KR100900775B1 - 신호 전송 회로 - Google Patents

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Abstract

본 발명은 직접회로, 반도체 칩 내의 긴 신호 전송 라인 상에서 신호가 제대로 전달될 수 있도록 해주는 신호 전송 회로에 관한 것으로, 본 발명에 따른 신호 전송 회로는, 신호 전송 라인 2단의 신호에 응답하여 상기 신호 전송 라인 1단을 구동하기 위한 제1풀업 트랜지스터 및 제1풀다운 트랜지스터; 제1경로 인에이블 신호 디스에이블시 상기 제1풀업 트랜지스터와 상기 제1풀다운 트랜지스터의 게이트를 제어해 제1경로로의 신호 전달을 막는 제1경로 제어부; 상기 신호 전송 라인 1단의 신호에 응답하여 상기 신호 전송라인 2단을 구동하기 위한 제2풀업 트랜지스터 및 제2풀다운 트랜지스터; 및 제2경로 인에이블 신호 디스에이블시 상기 제2풀업 트랜지스터와 상기 제2풀다운 트랜지스터의 게이트를 제어해 제2경로로의 신호 전달을 막는 제2경로 제어부를 포함한다.
신호 전송 회로, 리피터, 반도체 칩

Description

신호 전송 회로{Signal transfer circuit}
본 발명은 반도체 칩 내의 긴 신호 전송 라인(예, 글로벌 입/출력 라인, GIO)의 신호가 제대로 전송될 수 있도록 중계기 역할을 하는 신호 전송 회로에 관한 것으로, 특히 적은 면적으로 신호 전송 회로를 구현하기 위한 기술에 관한 것이다.
반도체 칩 및 직접회로 내에는 신호(데이터)를 전송하기 위한 수많은 신호 전송 라인들이 존재하며, 수많은 신호 전송 라인들 중에는 먼 거리까지 신호를 전달해야 하는 라인들이 있게 마련이다.
신호 전송 라인이 먼 거리까지 신호를 전달할 때 라인에 존재하는 로딩 등의 문제로 거리가 증가할수록 신호의 세기가 약해지고, 제대로 된 신호를 전달하기가 어려워진다. 따라서 신호 전송 라인의 중간에 약해지는 신호의 세기를 다시 증가시켜 주기 위한 신호 전송 회로를 사용한다.
반도체 메모리장치의 경우에, 라이트시 데이터 핀으로 입력된 데이터가 메모 리뱅크에 전달되어 라이트되며, 리드시에는 메모리뱅크에 저장된 데이터가 데이터 핀으로 전달되어 칩 외부로 출력된다. 따라서 데이터 핀과 메모리뱅크 사이에 데이터를 주고 받기 위한 라인이 필요한데 이러한 라인을 글로벌 입/출력 라인(GIO, Global Input/Output line)이라 한다.
글로벌 입/출력 라인은 데이터 핀 부근으로부터 메모리뱅크까지의 먼 거리를 달려야 하기 때문에 글로벌 입/출력 라인의 로딩은 상당히 클 수밖에 없으며, 이러한 로딩에 의해 데이터의 전달 속도가 느려지고, 잘못된 데이터가 전달될 수도 있다. 따라서 반도체 메모리장치의 글로벌 입/출력 라인 상에는 이러한 데이터들이 잘 전달될 수 있도록 하기 위해 신호 전송 회로가 사용된다.
도 1은 반도체 메모리장치의 글로벌 입/출력 라인에 적용된 종래의 신호 전송 회로를 도시한 도면이다.
신호 전송 회로는, 메모리뱅크 측의 데이터를 데이터 핀 측으로 전달하기 위한 제1경로 전달부(110)와, 데이터 핀 측의 데이터를 메모리뱅크 측으로 전달하기 위한 제2경로 전달부(120)를 포함한다.
제1경로 전달부(110)는 메모리뱅크(GIO_BK)로부터 데이터 핀(GIO_DQ)으로 데이터를 전달하기 위해, 즉 리드 동작을 위해 사용된다. 따라서 제1경로 전달부(110)는 리드 동작시 인에이블되는 리드 인에이블 신호(RDEN)가 인에이블 되어 있는 동안 인에이블된다.
그 동작을 보면, 리드 인에이블 신호(RDEN)가 '하이'로 인에이블되는 경우 트랜지스터(113)와 트랜지스터(116)가 턴온된다. 따라서 인버터(114+115)가 인에이 블된다. 인버터(112)는 메모리뱅크 측(GIO_BK)의 데이터를 반전하여 인버터(114+115)로 출력하고 인버터(114+115)는 이를 다시 반전하여 데이터 핀 측(GIO_DQ)으로 전달한다. 즉, 메모리뱅크 측(GIO_BK)의 데이터가 데이터 핀 측(GIO_DQ)으로 그대로 전달된다.
리드 인에이블 신호(RDEN)가 '로우'로 디스에이블되는 경우에는 트랜지스터(113)와 트랜지스터(115)가 턴온된다. 따라서 인버터(114+115)는 전원을 공급받지 못하기 때문에 자신의 게이트에 입력되는 신호를 전달하지 못하게 된다.
제2경로 전달부(120)는 데이터 핀(GIO_DQ)으로부터 메모리뱅크(GIO_BK)로 데이터를 전달하기 위해, 즉 라이트 동작을 위해 사용된다. 따라서 제2경로 전달부(120)는 라이트 동작시 인에이블되는 라이트 인에이블 신호(WTEN)가 인에이블 되어 있는 동안 인에이블된다.
그 동작을 보면, 라이트 인에이블 신호(WTEN)가 '하이'로 인에이블되는 경우 트랜지스터(123)와 트랜지스터(126)가 턴온된다. 따라서 인버터(124+125)가 인에이블된다. 인버터(122)는 데이터핀 측(GIO_DQ)의 데이터를 반전하여 인버터(124+125)로 출력하고 인버터(124+125)는 이를 다시 반전하여 메모리뱅크 측(GIO_BK)으로 전달한다. 즉, 데이터 핀 측(GIO_DQ)의 데이터가 메모리뱅크 측(GIO_BK)으로 그대로 전달된다.
라이트 인에이블 신호가 '로우'로 디스에이블되는 경우에는 트랜지스터(123)와 트랜지스터(126)가 턴온된다. 따라서 인버터(124+125)가 인에이블된다. 인버터(124+125)는 전원을 공급받지 못하기 때문에 자신의 게이트에 입력되는 신호를 전달하지 못하게 된다.
앞서 설명한 바와 같이, 신호 전송 회로는 글로벌 입/출력 라인으로 전달되며 그 세기가 약해지는 데이터를 강하게 전달해주기 위해 사용된다. 따라서 신호 전송 회로의 구동력을 상당히 세야 한다. 따라서 신호 전송 회로에 있어서 마지막으로 데이터를 드라이빙하는 트랜지스터의 크기는 상당히 크게 설계된다. 리드 동작시에는, 트랜지스터들(113,114,115,116)이 데이터를 구동하는 드라이버가 되는데, 이들은 상당히 큰 구동력을 가져야만 하고, 큰 구동력을 가져야하는 관계로 상당히 큰 사이즈를 차지하게 된다.
마찬가지로 라이트 동작시에는, 트랜지스터들(123,124,125,126)이 데이터를 구동하게 되므로, 이들도 상당히 큰 사이즈를 차지하게 된다.
반도체 메모리장치 내에는 다수개의 글로벌 입/출력 라인이 구비되며, 하나의 글로벌 입/출력 라인 마다 다수개의 뱅크와 연결된다. 따라서 도 1과 같은 신호 전송 회로는 상당히 많은 수가 구비되어야 하며, 그 결과 메모리장치 내에서 많은 면적을 차지한다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 신호 전송 회로의 전체 면적 및 전류소모를 줄이기 위한 기술에 관한 것이다.
상기한 목적을 달성하기 위한, 본 발명에 따른 신호 전송 회로는, 신호 전송 라인 2단의 신호에 응답하여 상기 신호 전송 라인 1단을 구동하기 위한 제1풀업 트랜지스터 및 제1풀다운 트랜지스터; 제1경로 인에이블 신호 디스에이블시 상기 제1풀업 트랜지스터와 상기 제1풀다운 트랜지스터의 게이트를 제어해 제1경로로의 신호 전달을 막는 제1경로 제어부; 상기 신호 전송 라인 1단의 신호에 응답하여 상기 신호 전송라인 2단을 구동하기 위한 제2풀업 트랜지스터 및 제2풀다운 트랜지스터; 및 제2경로 인에이블 신호 디스에이블시 상기 제2풀업 트랜지스터와 상기 제2풀다운 트랜지스터의 게이트를 제어해 제2경로로의 신호 전달을 막는 제2경로 제어부를 포함한다.
신호 전송 회로를 이와 같이 구성함으로써, 전달할 신호를 구동하는 드라이버를 구동하는 트랜지스터(다른 트랜지스터보다 큰 사이즈임)의 갯수를 줄일 수 있게 되며, 신호 전송 회로의 전체 면적을 줄일 수 있다.
또한, 본 발명에 따른 신호 전송 회로는, 제1경로 인에이블 신호 인에이블시에 신호 전송 라인 2단의 신호를 상기 신호 전송 라인 1단으로 전달해주는 제1경로 전달부; 및 제2경로 인에이블 신호 인에이블시에 상기 신호 전송 라인 1단의 신호를 상기 신호 전송 라인 2단으로 전달해주는 제2경로 전달부를 포함하며, 상기 제1경로 전달부와 상기 제2경로 전달부는 상기 신호 전송 라인 상의 신호가 전달될 때 단 한번만 반전되도록 하는 것을 특징으로 한다.
따라서 종래와 같이 신호 전송 라인 1단과 2단의 논리레벨을 동일하게 맞추어 주기 위한 인버터를 필요로 하지 않으며, 이러한 인버터의 제거로 신호 전송 회로의 전체 면적을 줄일 수 있게 된다.
본 발명은 신호 전달 회로 내에서 드라이버 역할을 하는 트랜지스터(다른 트랜지스터보다 훨씬 큰 크기임)의 갯수를 줄임으로 해서 신호 전달 회로의 면적을 줄일 수 있게 해준다. 또한, 신호 전송 라인 1단과 2단의 논리 레벨을 맞추기 위한 인버터를 제거함으로써 신호 전달 회로의 면적을 줄일 수 있게 해준다.
그리고 신호 전달 회로의 면적이 줄어듬으로 인해 신호 전달 회로가 소비하는 전류의 양도 줄일 수 있다는 장점이 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제1실시예에 따른 신호 전송 회로의 구성도이다.
본 발명에 따른 신호 전송 회로는, 제1경로 전달부(210)와, 제2경로 전달부(220)를 포함하여 구성된다.
제1경로 전달부(210)는, 제1경로 신호(RDEN) 인에이블시에 신호 전송 라인 2단(GIO_BK)의 신호를 신호 전송 라인 1단(GIO_DQ)으로 전달해주는 역할을 하며, 제2경로 전달부(220)는 제2경로 신호(WTEN) 인에이블시에 신호 전송 라인 1단(GIO_DQ)의 신호를 신호 전송 라인 2단(GIO_BK)으로 전달해주는 역할을 한다.
제1경로 전달부(210)는, 신호 전송 라인 2단(GIO_BK)의 신호에 응답하여 신호 전송 라인 1단(GIO_DQ)을 구동하기 위한 제1풀업 트랜지스터(211) 및 제1풀다운 트랜지스터(212); 제1경로 인에이블 신호(RDEN) 디스에이블시 제1풀업 트랜지스터(211)와 제1풀다운 트랜지스터(212)의 게이트를 제어해 제1경로로의 신호 전달을 막는 제1경로 제어부(213)를 포함하여 구성된다.
종래의 제1경로 전달부(110)는 신호 전송 라인의 신호를 구동해주는 드라이버가 직렬로 연결된 4개의 트랜지스터(123, 124, 125, 126 , 드라이버의 역할을 수행하기 때문에 사이즈가 큼)로 구성되어 있었으며, 이러한 트랜지스터들(123, 124, 125, 126) 때문에 면적이 늘어나는 문제가 있었다. 그러나 본 발명의 제1경로 전달부(210)는 드라이버 역할을 수행하는 트랜지스터의 갯수를 2개(211. 212)로 줄였다. 기존에는 드라이버 역할을 하는 트랜지스터(123, 124, 125, 126)에 공급되는 전류(전원)을 제어하는 방법으로 신호의 전달을 제어했기 때문에 큰 트랜지스터 4개(123, 124, 125, 126)가 필요했지만, 본 발명은 드라이버 역할을 하는 두 트랜지 스터(211, 212)의 게이트를 제어하는 방식으로 신호의 전달을 제어하기 때문에 드라이버 역할을 하는 트랜지스터(211, 212)의 갯수를 줄일 수 있다.
신호 전송 회로에 있어서 드라이버의 역할을 하는 트랜지스터(211, 212)는 가장 큰 면적을 차지하기 때문에, 이러한 트랜지스터(211, 212)의 갯수를 반으로 줄인다는 것은, 곧 신호 전송 회로의 면적이 작아진다는 것을 의미한다.
제1경로 제어부(213)는 드라이버 역할을 하는 제1풀업 트랜지스터(211)와 제1풀다운 트랜지스터(212)의 게이트를 제어함으로써 제1경로 전달부(210)가 신호 전송 라인 2단(GIO_BK)의 신호를 1단(GIO_DQ)으로 전달할 것인지 말 것인지를 제어한다.
제1경로 인에이블 신호(RDEN)가 인에이블 되어 있는 동안 제1경로 제어부(213)는, 제1풀업 트랜지스터(211)와 제1풀다운 트랜지스터(212)가 신호 전송 라인 2단(GIO_BK)의 신호를 1단(GIO_DQ)으로 구동하게 한다.
제1경로 인에이블 신호(RDEN)가 디스에이블 되어 있는 동안 제1경로 제어부(213)는, 제1풀업 트랜지스터(211)와 제1풀다운 트랜지스터(212)가 오프되도록 제어한다. 그리고, 신호 전송 라인 2단의 신호(GIO_BK)가 제1풀업 트랜지스터(211)와 제1풀다운 트랜지스터(212)로 입력되는 것도 막는다.
이러한 제1경로 제어부(213)는 도면에 도시된 바와 같이, 제1경로 인에이블 신호(RDEN) 인에이블시 온되어 신호 전송 라인 2단(GIO_BK)의 신호를 제1풀업 트랜지스터(211)로 입력하기 위한 제1패스게이트(PG1); 제1경로 인에이블 신호(RDEN) 인에이블시 온되어 신호 전송 라인 2단(GIO_BK)의 신호를 제1풀다운 트랜지스 터(212)로 입력하기 위한 제2패스게이트(PG2); 제1경로 인에이블 신호(RDEN) 디스에이블시 제1풀업 트랜지스터(211)를 오프시키기 위한 제1제어수단(214); 및 제1경로 인에이블 신호(RDEN) 디스에이블시 제1풀다운 트랜지스터(212)를 오프시키기 위한 제2제어수단(215)을 포함하여 구성될 수 있다.
제2경로 전달부(220)는, 신호 전송 라인 1단(GIO_DQ)의 신호에 응답하여 신호 전송 라인 2단(GIO_BK)을 구동하기 위한 제2풀업 트랜지스터(221)) 및 제2풀다운 트랜지스터(222); 및 제2경로 인에이블 신호(WTEN) 디스에이블시 제2풀업 트랜지스터(221)와 제2풀다운 트랜지스터(222)의 게이트를 제어해 제2경로로의 신호 전달을 막는 제2경로 제어부(223)를 포함하여 구성된다.
제2경로 전달부(220)의 제2경로 제어부(223)도 제1경로 제어부(213)와 동일한 방식으로 제2풀업 트랜지스터(221)와 제2풀다운 트랜지스터(222)를 제어한다. 다만 제1경로 인에이블 신호(RDEN) 대신에 제2경로 인에이블 신호(WTEN)에 응답해 신호 전송 라인 1단(GIO_DQ)의 신호를 신호 전송 라인 2단(GIO_BK)으로 전송할 것인지 말 것인지를 결정한다는 점만이 다르다.
이러한 제2경로 제어부(223)는 도면에 도시된 바와 같이, 제2경로 인에이블 신호(WTEN) 인에이블시 온되어 신호 전송 라인 1단(GIO_DQ)의 신호를 제2풀업 트랜지스터(221)로 입력하기 위한 제3패스게이트(PG3); 제2경로 인에이블 신호(WTEN) 인에이블시 온되어 신호 전송 라인 2단(GIO_BK)의 신호를 제2풀다운 트랜지스터(222)로 입력하기 위한 제4패스게이트(PG4); 제2경로 인에이블 신호(WTEN) 디스에이블시 제2풀업 트랜지스터(221)를 오프시키기 위한 제3제어수단(224); 및 제2경 로 인에이블 신호(WTEN) 디스에이블시 제2풀다운 트랜지스터(222)를 오프시키기 위한 제2제어수단(225)을 포함하여 구성될 수 있다.
상기 실시예는 신호 전송 회로가 반도체 메모리장치의 글로벌 입/출력 라인(GIO)에 적용된 예를 도시하였기에, 제1경로를 리드 경로(메모리뱅크에서 데이터 핀으로 데이터가 전달되는 경로)로 제2경로를 라이트 경로(데이터 핀에서 메모리뱅크로 데이터가 전달되는 경로)로 예시하고, 제1경로 인에이블 신호를 리드 인에이블 신호(RDEN)로 예시하고, 제2경로 인에이블 신호를 라이트 인에이블 신호(WTEN)로 예시하였지만, 이는 하나의 예시일 뿐이며 본 발명과 같은 신호 전송 회로가 메모리장치 이외에 여러 직접 회로 및 반도체 칩에 적용될 수 있음은 당연하다.
도 3은 본 발명의 제2실시예에 따른 신호 전송 회로의 구성도이다.
제2실시예에 따른 신호 전송 회로는 제1실시예(도 2)에서와 기본적으로는 동일한 제1경로 전달부(310)와 제2경로 전달부(320)를 포함한다. 그러나 제1실시예의 제1경로 전달부(210)와 제2경로 전달부(220) 내에서 각각 인버터(216, 226)가 하나씩 빠진 구성을 가진다.
따라서, 제2실시예는 제1실시예와 모든 동작 및 특성은 동일하지만, 신호 전송 라인 1단(GIO_DQ)의 신호가 신호 전송 라인 2단(GIO_BK)으로 전달되거나 신호 전송 라인 2단(GIO_BK)의 신호가 신호 전송 라인 1단(GIO_DQ)으로 전송될 때, 각 신호는 한번씩만 반전되는 것을 특징으로 한다. 예를 들어, 신호 전송 라인 1단(GIO_DQ)의 신호가 '하이'라면 신호 전송 라인 2단(GIO_BK)으로는 '로우'의 신호가 전달되고, 신호 전송 라인 2단(GIO_BK)의 신호가 '하이'라면 신호 전송 라인 1 단(GIO_DQ)으로는 '로우'의 신호가 전달된다.
반도체 메모리장치의 경우에 데이터가 라이트 동작시 데이터 핀으로 입력된 데이터가 글로벌 입/출력 라인(GIO)을 통해 뱅크에 전달되어 라이트된다. 그리고 데이터가 다시 리드될 때 뱅크로부터 호출된 데이터가 글로벌 입/출력 라인을 통해 데이터 핀으로 전달되어 칩 외부로 전달된다. 따라서 라이트 동작시 데이터의 위상을 반대로 하여 뱅크에 라이트 하더라도, 리드 동작시 다시 반대 위상의 데이터를 데이터 핀으로 출력하면 아무런 문제가 발생되지 않는다. 예를 들어, 라이트시 칩 외부로부터 '1'의 데이터가 입력되어 메모리 뱅크에 '0'의 데이터가 기록되었더라도 다시 그 데이터를 리드할 때 다시 한번 반전되어 '1'의 데이터가 출력된다면 메모리장치로서의 동작에는 아무런 이상이 없다.
이와 같이, 신호 전송 회로가 제1경로로 신호를 전달할 때 신호를 반대로(반전하여) 전달하더라도, 제2경로로 신호를 전달할 때도 신호를 반대로 전달하면 문제가 발생하지 않는 경우가 있다.
이러한 원리로 인해, 제1경로 전달부(310)와 제2경로 전달부(320) 내의 인버터 하나씩을 제외하고 신호 전송 회로를 설계해도 된다. 이러한 경우 신호 전송 회로 내에서 인버터를 총 2개 더 삭제할 수 있으므로(도 3은 도 2보다 인버터 2개가 더 적음), 신호 전송 회로의 전체 면적을 더 줄이고, 신호 전송 회로의 전류 소비 또한 줄일 수 있게 된다.
도 4는 본 발명의 제3실시예에 따른 신호 전송 회로의 구성도이다.
신호 전송 회로의 제1경로 전달부와 제2경로 전달부가 신호 전송 라인(GIO) 의 신호를 1단(GIO_DQ)에서 2단(GIO_BK) 또는 2단(GIO_BK)에서 1단(GIO_DQ)으로 전달할 때, 한번만 반전하고, 그럼으로써 경로 전달부 별로 각각 인버터를 하나씩 제거할 수 있다는, 본 발명의 특징 중 하나는(제2실시예의 설명 참조), 어떠한 신호 전송 회로에도 적용될 수 있다.
도 4의 제3실시예에서는 이러한 특징이 도 1에서 도시한 종래의 신호 전송 회로에 적용된 것을 도시하였다.
도 4와 도 1을 비교하여 보면 도 4에는 도 1에 있던 2개의 인버터(112, 122)가 제거되어, 신호 전송 라인 1단(GIO_DQ)의 신호가 2단(GIO_BK)으로 전달되거나 신호 전송 라인 2단(GIO_BK)의 신호가 1단(GIO_DQ)으로 전달되며 통과하는 경로 상에 인버터(414+415 or 424+425)는 단 하나뿐이다.
이와 같이 인버터(112, 122)를 제거함으로써 기존에 비해 신호 전송 회로의 면적을 줄일 수 있게 된다. 이렇게 인버터(112, 122)를 제거해도 되는 이유에 대해서는 도 3의 제2실시예 부분에서 자세히 설명하였으므로, 여기서는 더 이상의 상세한 설명은 생략하기로 한다.
본 발명의 기술사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 상기한 실시예들에서는 본 발명의 신호 전송 회로가 반도체 메모리장치의 글로벌 입/출력 라인에 적용된 것을 도시하였지만, 이러한 신호 전송 회로가 메모리장치 이외의 반도체 칩 및 직접회로 등에 적용 가능함은 당연하다.
도 1은 반도체 메모리장치의 글로벌 입/출력 라인에 적용된 종래의 신호 전송 회로를 도시한 도면.
도 2는 본 발명의 제1실시예에 따른 신호 전송 회로의 구성도.
도 3은 본 발명의 제2실시예에 따른 신호 전송 회로의 구성도.
도 4는 본 발명의 제3실시예에 따른 신호 전송 회로의 구성도.

Claims (12)

  1. 신호 전송 라인 2단의 신호에 응답하여 상기 신호 전송 라인 1단을 구동하기 위한 제1풀업 트랜지스터 및 제1풀다운 트랜지스터;
    제1경로 인에이블 신호 디스에이블시 상기 제1풀업 트랜지스터와 상기 제1풀다운 트랜지스터의 게이트를 제어해 제1경로로의 신호 전달을 막는 제1경로 제어부;
    상기 신호 전송 라인 1단의 신호에 응답하여 상기 신호 전송라인 2단을 구동하기 위한 제2풀업 트랜지스터 및 제2풀다운 트랜지스터; 및
    제2경로 인에이블 신호 디스에이블시 상기 제2풀업 트랜지스터와 상기 제2풀다운 트랜지스터의 게이트를 제어해 제2경로로의 신호 전달을 막는 제2경로 제어부
    를 포함하는 신호 전송 회로.
  2. 제 1항에 있어서,
    상기 제1경로 제어부는, 상기 제1경로 인에이블 신호 디스에이블시에 상기 신호 전송 라인 2단의 신호가 상기 제1풀업 트랜지스터 및 상기 제1풀다운 트랜지스터로 전달되지 않도록 하며,
    상기 제2경로 제어부는, 상기 제2경로 인에이블 신호 디스에이블시에 상기 신호 전송 하인 1단의 신호가 상기 제2풀업 트랜지스터 및 상기 제2풀다운 트랜지 스터로 전달되지 않도록 하는 것을 특징으로 하는 신호 전송 회로.
  3. 제 1항에 있어서,
    상기 제1경로 제어부는, 상기 제1경로 인에이블 신호 디스에이블시 상기 제1풀업 트랜지스터 및 상기 제1풀다운 트랜지스터를 오프시키며,
    상기 제2경로 제어부는, 상기 제2경로 인에이블 신호 디스에이블시 상기 제2풀업 트랜지스터 및 상기 제2풀다운 트랜지스터를 오프시키는 것을 특징으로 하는 신호 전송 회로.
  4. 제 1항에 있어서,
    상기 제1경로 제어부는,
    상기 제1경로 인에이블 신호 인에이블시 온되어 상기 신호 전송 라인 2단의 신호를 상기 제1풀업 트랜지스터로 입력하기 위한 제1패스게이트;
    상기 제1경로 인에이블 신호 인에이블시 온되어 상기 신호 전송 라인 2단의 신호를 상기 제1풀다운 트랜지스터로 입력하기 위한 제2패스게이트;
    상기 제1경로 인에이블 신호 디스에이블시 상기 제1풀업 트랜지스터를 오프시키기 위한 제1제어수단; 및
    상기 제1경로 인에이블 신호 디스에이블시 상기 제1풀다운 트랜지스터를 오 프시키기 위한 제2제어수단을 포함하는 것을 특징으로 하는 신호 전송 회로.
  5. 제 1항에 있어서,
    상기 제2경로 제어부는,
    상기 제2경로 인에이블 신호 인에이블시 온되어 상기 신호 전송 라인 1단의 신호를 상기 제2풀업 트랜지스터로 입력하기 위한 제3패스게이트;
    상기 제2경로 인에이블 신호 인에이블시 온되어 상기 신호 전송 라인 2단의 신호를 상기 제2풀다운 트랜지스터로 입력하기 위한 제4패스게이트;
    상기 제2경로 인에이블 신호 디스에이블시 상기 제2풀업 트랜지스터를 오프시키기 위한 제3제어수단; 및
    상기 제2경로 인에이블 신호 디스에이블시 상기 제2풀다운 트랜지스터를 오프시키기 위한 제2제어수단을 포함하는 것을 특징으로 하는 신호 전송 회로.
  6. 제 1항에 있어서,
    상기 신호 전송 라인의 신호가 제1경로 또는 제2경로로 전달될 때 상기 신호 전송 라인의 신호는 한번만 반전되는 것을 특징으로 하는 신호 전송 회로.
  7. 제 1항에 있어서,
    상기 신호 전송 라인 1단의 신호가 상기 신호 전송 라인 2단으로 전송되거나, 상기 신호 전송 라인 2단의 신호가 상기 신호 전송 라인 1단으로 전송될 때,
    상기 신호는 단 한번만 반전되는 것을 특징으로 하는 신호 전송 회로.
  8. 제 1항에 있어서,
    상기 신호 전송 라인은 메모리장치의 글로벌 입/출력 라인이며,
    상기 제1경로는 리드시 데이터가 전송되는 경로이고, 상기 제2경로는 라이트시 데이터가 전송되는 경로인 것을 특징으로 하는 신호 전송 회로.
  9. 제1경로 인에이블 신호 인에이블시에 신호 전송 라인 2단의 신호를 상기 신호 전송 라인 1단으로 전달해주는 제1경로 전달부; 및
    제2경로 인에이블 신호 인에이블시에 상기 신호 전송 라인 1단의 신호를 상기 신호 전송 라인 2단으로 전달해주는 제2경로 전달부를 포함하며,
    상기 제1경로 전달부와 상기 제2경로 전달부는 상기 신호 전송 라인 상의 신호가 전달될 때 단 한번만 반전되도록 하는 것을 특징으로 하는 신호 전송 회로.
  10. 제 9항에 있어서,
    상기 신호 전송 라인 1단의 신호와 상기 신호 전송 라인 2단의 신호는,
    서로 다른 논리 레벨을 갖는 것을 특징으로 하는 신호 전송 회로.
  11. 제 9항에 있어서,
    상기 제1경로 전달부와 상기 제2경로 전달부는,
    상기 신호 전송 라인 상의 신호가 전달되며 통과하는 경로상에 인버터는 단 하나만을 포함하는 것을 특징으로 하는 신호 전송 회로.
  12. 제 9항에 있어서,
    상기 신호 전송 라인은 메모리장치의 글로벌 입/출력 라인이며,
    상기 제1경로는 리드시 데이터가 전송되는 경로이며, 상기 제2경로는 라이트시 데이터가 전송되는 경로인 것을 특징으로 하는 신호 전송 회로.
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