KR100825791B1 - 저속 ａｔｅ 장비를 사용하여 용이하게 테스트될 수 있는고속 메모리장치 및 이에 대한 입출력핀 제어방법 - Google Patents

저속 ａｔｅ 장비를 사용하여 용이하게 테스트될 수 있는고속 메모리장치 및 이에 대한 입출력핀 제어방법 Download PDF

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Abstract

기존의 저속 ATE 장비를 사용하여 용이하게 테스트될 수 있는 양방향 통신 방식의 고속 메모리장치 및 이에 대한 입출력핀 제어방법이 개시된다. 상기 메모리장치는, 양방향 통신을 위해 사용되는 양방향 입출력핀, 및 상기 양방향 입출력핀과 동일한 기능을 갖는 반사형(mirrored) 양방향 입출력핀을 구비하고, 정상동작시에는 상기 양방향 입출력핀 및 상기 반사형 양방향 입출력핀중 선택된 어느 하나를 통해 호스트와 양방향(bi-directional) 통신이 수행되고, 테스트 모드시에는 상기 양방향 입출력핀 및 상기 반사형 양방향 입출력 핀 양쪽을 통해 테스트 장비와 단방향(uni-directional) 통신이 수행되는 것을 특징으로 한다. 이와 같이 상기 양방향 통신 방식의 고속 메모리장치는 테스트 모드시에 상기 양방향 입출력핀 및 상기 반사형 양방향 입출력 핀 양쪽을 통해 테스트 장비와 단방향 통신을 수행할 수 있으므로, 기존의 저속 테스트 장비를 사용하여 용이하게 테스트될 수 있는 장점이 있다.

Description

저속 ＡＴＥ 장비를 사용하여 용이하게 테스트될 수 있는 고속 메모리장치 및 이에 대한 입출력핀 제어방법{High speed memory device having improved testability by low speed automatic test equipment and input-output pin control method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 양방향 PWM(pulse width modulation) 통식 방식을 설명하기 위한 도면이다.
도 2A는 양방향 PWM 통신 방식을 이용하여 호스트로부터 메모리장치로의 기입동작시 데이터 프로토콜을 나타내는 도면이다.
도 2B는 양방향 PWM 통신 방식을 이용하여 메모리장치로부터 호스트로의 독출동작시 데이터 프로토콜을 나타내는 도면이다.
도 3은 자동 테스트 장비(Automatic Test Equipment, ATE)를 이용하여 양방향 PWM 통식 방식의 메모리장치를 테스트할 때의 연결도이다.
도 4는 본 발명에 따른 양방향 통신 방식의 고속 메모리장치를 시스템에 채용할 때의 연결도이다.
도 5는 자동 테스트 장비(Automatic Test Equipment, ATE)를 이용하여 본 발 명에 따른 양방향 통식 방식의 메모리장치를 테스트할 때의 연결도이다.
도 6은 본 발명에 따른 양방향 통식 방식의 고속 메모리장치의 패키지를 나타내는 도면이다.
도 7은 도 6에 도시된 본 발명에 따른 메모리장치 패키지들을 모듈화한 것을 나타내는 도면이다.
도 8은 본 발명에 따른 양방향 통신 방식의 고속 메모리장치의 입출력 부분을 나타내는 블록도이다.
도 9는 도 8에 도시된 제1입출력 버퍼의 상세 회로도이다.
도 10은 도 8에 도시된 제2입출력 버퍼의 상세 회로도이다.
본 발명은 양방향 통신 방식의 고속 메모리장치에 관한 것으로서, 특히 기존의 저속 ATE 장비를 사용하여 용이하게 테스트될 수 있는 양방향 통신 방식의 고속 메모리장치 및 이에 대한 입출력핀 제어방법에 관한 것이다.
최근의 고속 반도체 메모리장치에서는 내부의 레지스터들을 제어하기 위하여 양방향 PWM(pulse width modulation) 동작을 하는 양방향 PWM 통신 방식이 사용된다. 이러한 양방향 통신 방식을 일반적으로 OOB(Out Of Band) 통신 방식이라 한다.
도 1은 양방향 PWM 통식 방식을 설명하기 위한 도면이다. 도 2A는 양방향 PWM 통신 방식을 이용하여 호스트로부터 메모리장치로의 기입동작시 데이터 프로토 콜을 나타내는 도면이고, 도 2B는 양방향 PWM 통신 방식을 이용하여 메모리장치로부터 호스트로의 독출동작시 데이터 프로토콜을 나타내는 도면이다.
호스트(100), 예컨대 메모리 콘트롤러로부터 메모리장치(200)로 데이터 "0"를 기입하고자 할 때는, 먼저 호스트(100) 내의 피모스 풀업 트랜지스터(P11)를 상대적으로 짧은 시간동안 턴온시켜 호스트(100)의 OOB 핀(11)에 연결된 OOB 버스(12)를 논리"하이" 레벨로 만들고, 이후 호스트(100) 내의 엔모스 풀다운 트랜지스터(N11)를 상대적으로 긴 시간동안 턴온시켜 OOB 버스(12)를 논리"로우" 레벨로 만든다.
그리고 호스트(100)로부터 메모리장치(200)로 데이터 "1"을 기입하고자 할 때는, 먼저 호스트(100) 내의 피모스 풀업 트랜지스터(P11)를 상대적으로 긴 시간동안 턴온시켜 OOB 버스(12)를 논리"하이" 레벨로 만들고, 이후 호스트(100) 내의 엔모스 풀다운 트랜지스터(N11)를 상대적으로 짧은 시간동안 턴온시켜 OOB 버스(12)를 논리"로우" 레벨로 만든다. 호스트(100)로부터 메모리장치(200)로의 기입동작시에는 메모리장치(200) 내의 피모스 풀업 트랜지스터(P21)는 항상 턴오프 상태를 유지한다.
한편, 메모리장치(200)로부터 호스트(100)로 데이터 "0"를 독출하고자 할 때는, 먼저 호스트(100) 내의 피모스 풀업 트랜지스터(P11)를 상대적으로 짧은 시간동안 턴온시켜 OOB 버스(12)를 논리"하이" 레벨로 만들고, 이후 호스트(100) 내의 엔모스 풀다운 트랜지스터(N11)를 상대적으로 긴 시간동안 턴온시켜 OOB 버스(12)를 논리"로우" 레벨로 만든다. 이때 메모리장치(200) 내의 피모스 풀업 트랜지스 터(P21)는 턴오프 상태를 유지한다.
그리고 메모리장치(200)로부터 호스트(100)로 데이터 "1"을 독출하고자 할 때는, 먼저 호스트(100) 내의 피모스 풀업 트랜지스터(P11)를 상대적으로 짧은 시간동안 턴온시켜 OOB 버스(12)를 논리"하이" 레벨로 만들고, 이후 호스트(100) 내의 엔모스 풀다운 트랜지스터(N11)와 메모리장치(200) 내의 피모스 풀업 트랜지스터(P21)를 함께 상대적으로 긴 시간동안 턴온시킨다. 이 경우에는 메모리장치(200) 내의 피모스 풀업 트랜지스터(P21)의 풀다운 세기(strength)(전류구동 능력)가 호스트(100) 내의 엔모스 풀다운 트랜지스터(N11)의 풀다운 세기(strength) 보다 상대적으로 강하게(strong) 설계되기 때문에, OOB 버스(12)가 논리"하이" 레벨이 된다.
도 3은 자동 테스트 장비(Automatic Test Equipment, ATE)를 이용하여 양방향 PWM 통식 방식의 메모리장치를 테스트할 때의 연결도이다. 양방향 PWM 통식 방식의 메모리장치를 테스트하고자 할 때는 메모리장치(200)의 OOB 핀(21)이 OOB 버스(32)를 통해 ATE(300)의 OOB 핀(31)에 연결된다. ATE(300)의 피모스 풀업 트랜지스터(P31), 엔모스 풀다운 트랜지스터(N31), 및 입력버퍼(I31)는 각각 도 1에 도시된 호스트(100)의 피모스 풀업 트랜지스터(P11), 엔모스 풀다운 트랜지스터(N11), 및 입력버퍼(I11)에 해당한다.
그런데 ATE(300)에서는 엔모스 풀다운 트랜지스터(N31)의 풀다운 세기(strength)가 매우 강하기(very strong) 때문에, 메모리장치(200)로부터 ATE(300)로 데이터 "1"을 독출하고자 할 때 메모리장치(200) 내의 피모스 풀업 트 랜지스터(P21)를 턴온시키더라도 OOB 버스(32)의 전하들이 ATE(300)의 엔모스 풀다운 트랜지스터(N31)를 통해 디스차지되어 OOB 버스(32)를 논리"하이" 레벨로 유지하기 어렵다. 또한 ATE(300)에서는 동시적인(simultaneous) 양방향 동작을 구현하기 어려운 문제점이 있다. 이로 인하여 기존의 저속 ATE를 사용하여 양방향 통식 방식의 고속 메모리장치를 테스트하기 어려운 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는, 기존의 저속 ATE 장비를 사용하여 용이하게 테스트될 수 있는 양방향 통신 방식의 고속 메모리장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 양방향 통신 방식의 고속 메모리장치에 대한 입출력핀 제어방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 고속 메모리장치는, 양방향 통신을 위해 사용되는 양방향 입출력핀, 및 상기 양방향 입출력핀과 동일한 기능을 갖는 반사형(mirrored) 양방향 입출력핀을 구비하고, 정상동작시에는 상기 양방향 입출력핀 및 상기 반사형 양방향 입출력핀중 선택된 어느 하나를 통해 호스트와 양방향(bi-directional) 통신이 수행되고, 테스트 모드시에는 상기 양방향 입출력핀 및 상기 반사형 양방향 입출력 핀 양쪽을 통해 테스트 장비와 단방향(uni-directional) 통신이 수행되는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 본 발명에 따른 고속 메모리장치는, 상기 양방향 입출력핀을 통해 제1입력신호를 수신하거나 제1출력신호를 출력하는 제1입출력 버퍼, 및 상기 반사형 양방향 입출력핀을 통해 제2입력신호를 수신하거나 제2출력신호를 출력하는 제2입출력 버퍼를 더 구비한다.
상기 정상동작시에는 상기 제1입출력 버퍼 및 상기 제2입출력 버퍼중 선택되는 어느 하나가 대응되는 양방향 입출력핀을 통해 상기 호스트와 양방향 통신을 수행한다. 상기 테스트 모드시에는 상기 제1입출력 버퍼가 상기 양방향 입출력핀을 통해 상기 테스트 장비와 단방향 통신을 수행하고 또한 상기 제2입출력 버퍼가 상기 반사형 양방향 입출력핀을 통해 상기 테스트 장비와 단방향 통신을 수행한다.
바람직한 실시예에 따르면, 상기 제1입출력 버퍼는, 상기 양방향 입출력핀을 통해 입력되는 상기 제1입력신호를 버퍼링하여 출력하는 제1입력버퍼, 및 제1 및 제2제어신호에 응답하여 상기 제1출력신호를 상기 양방향 입출력핀을 통해 외부로 출력하는 제1출력버퍼를 구비한다. 또한 상기 제2입출력버퍼는, 상기 반사형 양방향 입출력핀을 통해 입력되는 상기 제2입력신호를 버퍼링하여 출력하는 제2입력버퍼, 및 제3 및 제4제어신호에 응답하여 상기 제2출력신호를 상기 반사형 양방향 입출력핀을 통해 외부로 출력하는 제2출력버퍼를 구비한다.
바람직한 실시예에 따르면, 상기 제1출력버퍼는, 상기 제1제어신호와 상기 제1출력신호를 입력으로 하는 낸드게이트, 상기 제2제어신호와 상기 제1출력신호를 입력으로 하는 노아게이트, 전원전압과 상기 양방향 입출력핀 사이에 연결되고 상기 낸드게이트의 출력신호에 의해 제어되는 피모스 풀업 트랜지스터, 및 상기 양방향 입출력핀과 접지전압 사이에 연결되고 상기 노아게이트의 출력신호에 의해 제어 되는 엔모스 풀다운 트랜지스터를 구비한다.
바람직한 실시예에 따르면, 상기 제2출력버퍼는, 상기 제3제어신호와 상기 제2출력신호를 입력으로 하는 낸드게이트, 상기 제4제어신호와 상기 제2출력신호를 입력으로 하는 노아게이트, 전원전압과 상기 반사형 양방향 입출력핀 사이에 연결되고 상기 낸드게이트의 출력신호에 의해 제어되는 피모스 풀업 트랜지스터, 및 상기 반사형 양방향 입출력핀과 접지전압 사이에 연결되고 상기 노아게이트의 출력신호에 의해 제어되는 엔모스 풀다운 트랜지스터를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 입출력핀 제어방법은, 양방향 통신을 위해 사용되는 양방향 입출력핀, 및 상기 양방향 입출력핀과 동일한 기능을 갖는 반사형(mirrored) 양방향 입출력핀을 구비하는 반도체 메모리장치에 대한 입출력핀 제어방법에 있어서, (a) 정상동작시에는 상기 양방향 입출력핀 및 상기 반사형 양방향 입출력핀중 선택된 어느 하나를 통해 호스트와 양방향(bi-directional) 통신이 수행되도록 상기 양방향 입출력핀들을 제어하는 단계, 및 (b) 테스트 모드시에는 상기 양방향 입출력핀 및 상기 반사형 양방향 입출력 핀 양쪽을 통해 테스트 장비와 단방향(uni-directional) 통신이 수행되도록 상기 양방향 입출력핀들을 제어하는 단계를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 (a) 단계는, 상기 정상동작시에는 상기 양방향 입출력핀에 연결된 제1입출력 버퍼 및 상기 반사형 양방향 입출력핀에 연결된 제2입출력 버퍼중 선택되는 어느 하나가 대응되는 양방향 입출력핀을 통해 상기 호스트와 양방향 통신을 수행하도록 제어하는 단계를 구비한다.
바람직한 실시예에 따르면, 상기 (b) 단계는, 상기 테스트 모드시에는 상기 제1입출력 버퍼가 상기 양방향 입출력핀을 통해 상기 테스트 장비와 단방향 통신을 수행하고 또한 상기 제2입출력 버퍼가 상기 반사형 양방향 입출력핀을 통해 상기 테스트 장비와 단방향 통신을 수행하는 단계를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명에 따른 양방향 통신 방식의 고속 메모리장치를 시스템에 채용할 때의 연결도이다. 도 5는 자동 테스트 장비(Automatic Test Equipment, ATE)를 이용하여 본 발명에 따른 양방향 통식 방식의 메모리장치를 테스트할 때의 연결도이다. 도 6은 본 발명에 따른 양방향 통식 방식의 고속 메모리장치의 패키지를 나타내는 도면이고, 도 7은 도 6에 도시된 본 발명에 따른 메모리장치 패키지들을 모듈화한 것을 나타내는 도면이다.
도 6을 참조하면, 본 발명에 따른 양방향 통신 방식의 고속 메모리장치는 양방향 통신을 위해 사용되는 양방향 입출력핀, 즉 OOB(Out Of Band) 핀 및 상기 OOB 핀의 대칭 위치에 배치되며 상기 OOB 핀과 동일한 기능을 갖는 반사형(mirrored) OOB 핀을 구비한다. OOB 핀과 반사형 OOB 핀은 본 발명에 따른 입출력핀 제어방법 에 따라 제어된다.
도 4에 도시된 바와 같이, 정상(normal) 시스템에서는 본 발명에 따른 메모리장치(61-64)의 OOB 핀(미도시)과 반사형 OOB 핀(미도시)중 어느 하나만이 호스트(500)에 연결되어 사용되고 다른 하나는 사용되지 않는다. 도 4에서는 모듈(600) 상의 각 메모리장치(61-64)의 OOB 핀이 OOB 버스(65)를 통해 호스트(500)에 연결되어 있는 경우가 도시되어 있다.
한편 테스트시에는 도 5에 도시된 바와 같이 본 발명에 따른 메모리장치(81-84)의 OOB 핀과 반사형 OOB 핀은 ATE(700)와의 단방향(uni-directional) 통신을 위하여 ATE(700)에 모두 연결되어 사용될 수 있다. 즉, 모듈(800) 상의 각 메모리장치(81-84)의 OOB 핀은 OOB 버스(85)를 통해 ATE(700)에 연결되어 사용되고 각 메모리장치(81-84)의 반사형 OOB 핀은 반사형 OOB 버스(86)를 통해 ATE(700)에 연결되어 사용될 수 있다.
따라서 본 발명에 따른 메모리장치에서는, 정상(normal) 동작시에는 OOB 핀과 반사형 OOB 핀중 선택된 어느 하나를 통해 호스트(500)와 양방향(bi-directional) 통신이 수행될 수 있고, 테스트 모드시에는 OOB 핀과 반사형 OOB 핀 양쪽을 통해 ATE(700)와 단방향(uni-directional) 통신이 수행될 수 있다. 이와 같이 테스트 모드시에는 OOB 핀과 반사형 OOB 핀 양쪽을 통해 ATE(700)와 단방향 통신이 수행됨으로써 기존의 저속 ATE 장비를 사용하여 본 발명에 따른 고속 메모리장치를 용이하게 테스트할 수 있다.
도 8은 본 발명에 따른 양방향 통신 방식의 고속 메모리장치의 입출력 부분 을 나타내는 블록도이다.
도 8을 참조하면, 본 발명에 따른 메모리장치는 OOB 핀(81)을 통해 제1입력신호를 수신하거나 제1출력신호를 출력하는 제1입출력 버퍼(83), 반사형 OOB 핀(82)을 통해 제2입력신호를 수신하거나 제2출력신호를 출력하는 제2입출력 버퍼(84), 및 제1입출력 버퍼(83)와 제2입출력 버퍼(84)를 제어하는 제어회로(85)를 구비한다.
정상동작시에는 제1입출력 버퍼(83)와 제2입출력 버퍼(84)중 선택되는 어느 하나가 대응되는 OOB 핀을 통해 도 4에 도시된 호스트(500)와 양방향 통신을 수행한다. 즉, 정상 시스템에서 OOB 핀(81)이 호스트(500)에 연결되는 경우에는 제1입출력 버퍼(83)가 선택되어 OOB 핀(81)을 통해 호스트(500)와 양방향 통신을 수행한다. 반사형 OOB 핀(82)이 호스트(500)에 연결되는 경우에는 제2입출력 버퍼(84)가 선택되어 반사형 OOB 핀(82)을 통해 호스트(500)와 양방향 통신을 수행한다.
한편, 테스트 모드시에는 OOB 핀(81)과 반사형 OOB 핀(82)이 모두 도 5에 도시된 ATE(700)에 연결되며, 제1입출력 버퍼(83)는 OOB 핀(81)을 통해 ATE(700)와 단방향 통신을 수행하고 또한 제2입출력 버퍼(84)는 반사형 OOB 핀(82)을 통해 ATE(700)와 단방향 통신을 수행한다.
제어회로(85)는 제1입출력 버퍼(83)를 제어하는 제1 및 제2제어신호(C1,C2)를 발생하고 제2입출력 버퍼(84)를 제어하는 제3 및 제4제어신호(C3,C4)를 발생한다. 제1 및 제2제어신호(C1,C2) 및 제3 및 제4제어신호(C3,C4)의 논리 상태에 의해 정상 모드 또는 테스트 모드시의 제1 및 제2입출력 버퍼(83,84)의 동작이 결정된 다.
좀더 상세하게는, 제1입출력 버퍼(83)는 OOB 핀(81)을 통해 입력되는 제1입력신호를 버퍼링하여 내부로 출력하는 제1입력버퍼(831), 및 제1 및 제2제어신호(C1,C2)에 응답하여 제1출력신호를 OOB 핀(81)을 통해 외부로 출력하는 제1출력버퍼(832)를 구비한다. 제2입출력 버퍼(84)는 반사형 OOB 핀(82)을 통해 입력되는 제2입력신호를 버퍼링하여 내부로 출력하는 제2입력버퍼(841), 및 제3 및 제4제어신호(C3,C4)에 응답하여 제2출력신호를 반사형 OOB 핀(82)을 통해 외부로 출력하는 제2출력버퍼(842)를 구비한다.
도 9는 도 8에 도시된 제1입출력 버퍼(83)의 상세 회로도이다.
도 9를 참조하면, 제1입출력 버퍼(83) 내의 제1출력버퍼(832)는 낸드게이트(ND91), 노아게이트(NR91), 피모스 풀업 트랜지스터(P91), 및 엔모스 풀다운 트랜지스터(N91)을 구비한다.
낸드게이트(ND91)는 제1제어신호(C1)와 제1출력신호(DOUT1)를 입력으로 하여 낸드 동작을 수행한다. 노아게이트(NR91)는 제2제어신호(C2)와 제1출력신호(DOUT1)를 입력으로 하여 노아 동작을 수행한다. 피모스 풀업 트랜지스터(P91)는 전원전압(VDD)과 OOB 핀(81) 사이에 연결되고 낸드게이트(ND91)의 출력신호에 의해 제어된다. 엔모스 풀다운 트랜지스터(N91)는 OOB 핀(81)과 접지전압(VSS) 사이에 연결되고 노아게이트(NR91)의 출력신호에 의해 제어된다.
테스트 모드시에 제1 및 제2제어신호(C1,C2)가 논리(0,1)이 되면 이에 따라 낸드게이트(ND91)의 출력신호는 논리 1이 되고 노아게이트(NR91)의 출력신호는 논 리 0이 된다. 이에 따라 피모스 풀업 트랜지스터(P91) 및 엔모스 풀다운 트랜지스터(N91)는 모두 턴오프된다. 다시말해, 테스트 모드시에 제1 및 제2제어신호(C1,C2)가 논리(0,1)이 되면 제1입출력 버퍼(83) 내의 제1출력버퍼(832)는 동작하지 않고 제1입출력 버퍼(83) 내의 제1입력버퍼(831)가 동작된다. 즉, 제1입출력 버퍼(83)는 입력버퍼로서 동작된다.
테스트 모드시에 제1 및 제2제어신호(C1,C2)가 논리(1,0)이 되면 낸드게이트(ND91) 및 노아게이트(NR91)는 인버터로서 동작되고 이에 따라 제1출력버퍼(832)는 정상적으로 동작된다. 즉, 제1입출력 버퍼(83)는 출력버퍼로서 동작된다. 따라서 제1입출력 버퍼(83)는 테스트 모드시에 OOB 핀(81)을 통해 ATE(700)와 단방향 통신을 수행할 수 있다.
한편, 정상 모드시에는 제1 및 제2제어신호(C1,C2)가 논리(1,1)이 된다. 이에 따라 노아게이트(NR91)의 출력신호는 논리 0이 되고 이에 따라 엔모스 풀다운 트랜지스터(N91)는 턴오프된다. 따라서 정상 모드시에는 제1입출력 버퍼(83)는 도 1에 도시된 메모리장치(200)의 입출력 버퍼(P21,I21)와 동일해 지고 OOB 핀(81)을 통해 호스트(500)와 양방향 통신을 수행할 수 있다.
도 10은 도 8에 도시된 제2입출력 버퍼(84)의 상세 회로도이다.
도 10을 참조하면, 제2입출력 버퍼(84)는 그 구성이 제1입출력 버퍼(83)의 구성과 동일하다. 제2입출력 버퍼(84) 내의 제2출력버퍼(842)는 낸드게이트(ND92), 노아게이트(NR92), 피모스 풀업 트랜지스터(P92), 및 엔모스 풀다운 트랜지스터(N92)을 구비한다.
낸드게이트(ND92)는 제3제어신호(C3)와 제2출력신호(DOUT2)를 입력으로 하여 낸드 동작을 수행한다. 노아게이트(NR92)는 제4제어신호(C4)와 제2출력신호(DOUT2)를 입력으로 하여 노아 동작을 수행한다. 피모스 풀업 트랜지스터(P92)는 전원전압(VDD)과 반사형 OOB 핀(82) 사이에 연결되고 낸드게이트(ND92)의 출력신호에 의해 제어된다. 엔모스 풀다운 트랜지스터(N92)는 반사형 OOB 핀(82)과 접지전압(VSS) 사이에 연결되고 노아게이트(NR92)의 출력신호에 의해 제어된다.
제2입출력 버퍼(84)의 동작은 도 9에 도시된 제1입출력 버퍼(83)의 동작과 동일하므로 여기에서 상세한 동작설명은 생략한다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 양방향 통신 방식의 고속 메모리장치는 테스트 모드시에 OOB 핀과 반사형 OOB 핀 양쪽을 통해 ATE와 단방향 통신을 수행할 수 있다. 따라서 기존의 저속 ATE 장비를 사용하여 본 발명에 따른 고속 메모리장치를 용이하게 테스트할 수 있다.

Claims (14)

  1. 양방향 통신을 위해 사용되는 양방향 입출력핀; 및
    상기 양방향 입출력핀과 동일한 기능을 갖는 반사형(mirrored) 양방향 입출력핀을 구비하고,
    정상동작시에는 상기 양방향 입출력핀 및 상기 반사형 양방향 입출력핀중 선택된 어느 하나를 통해 호스트와 양방향(bi-directional) 통신이 수행되고, 테스트 모드시에는 상기 양방향 입출력핀 및 상기 반사형 양방향 입출력 핀 양쪽을 통해 테스트 장비와 단방향(uni-directional) 통신이 수행되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서,
    상기 양방향 입출력핀을 통해 제1입력신호를 수신하거나 제1출력신호를 출력하는 제1입출력 버퍼; 및
    상기 반사형 양방향 입출력핀을 통해 제2입력신호를 수신하거나 제2출력신호를 출력하는 제2입출력 버퍼를 더 구비하고,
    상기 정상동작시에는 상기 제1입출력 버퍼 및 상기 제2입출력 버퍼중 선택되는 어느 하나가 대응되는 양방향 입출력핀을 통해 상기 호스트와 양방향 통신을 수행하고, 상기 테스트 모드시에는 상기 제1입출력 버퍼가 상기 양방향 입출력핀을 통해 상기 테스트 장비와 단방향 통신을 수행하고 또한 상기 제2입출력 버퍼가 상 기 반사형 양방향 입출력핀을 통해 상기 테스트 장비와 단방향 통신을 수행하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 제1입출력 버퍼는,
    상기 양방향 입출력핀을 통해 입력되는 상기 제1입력신호를 버퍼링하여 출력하는 제1입력버퍼; 및
    제1 및 제2제어신호에 응답하여 상기 제1출력신호를 상기 양방향 입출력핀을 통해 외부로 출력하는 제1출력버퍼를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 제2입출력버퍼는,
    상기 반사형 양방향 입출력핀을 통해 입력되는 상기 제2입력신호를 버퍼링하여 출력하는 제2입력버퍼; 및
    제3 및 제4제어신호에 응답하여 상기 제2출력신호를 상기 반사형 양방향 입출력핀을 통해 외부로 출력하는 제2출력버퍼를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제3항에 있어서, 상기 제1출력버퍼는,
    상기 제1제어신호와 상기 제1출력신호를 입력으로 하는 낸드게이트;
    상기 제2제어신호와 상기 제1출력신호를 입력으로 하는 노아게이트;
    전원전압과 상기 양방향 입출력핀 사이에 연결되고 상기 낸드게이트의 출력신호에 의해 제어되는 피모스 풀업 트랜지스터; 및
    상기 양방향 입출력핀과 접지전압 사이에 연결되고 상기 노아게이트의 출력신호에 의해 제어되는 엔모스 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제4항에 있어서, 상기 제2출력버퍼는,
    상기 제3제어신호와 상기 제2출력신호를 입력으로 하는 낸드게이트;
    상기 제4제어신호와 상기 제2출력신호를 입력으로 하는 노아게이트;
    전원전압과 상기 반사형 양방향 입출력핀 사이에 연결되고 상기 낸드게이트의 출력신호에 의해 제어되는 피모스 풀업 트랜지스터; 및
    상기 반사형 양방향 입출력핀과 접지전압 사이에 연결되고 상기 노아게이트의 출력신호에 의해 제어되는 엔모스 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  7. 양방향 통신을 위해 사용되는 양방향 입출력핀; 및
    상기 양방향 입출력핀과 동일한 기능을 갖는 반사형(mirrored) 양방향 입출력핀;
    상기 양방향 입출력핀을 통해 제1입력신호를 수신하거나 제1출력신호를 출력하는 제1입출력 버퍼; 및
    상기 반사형 양방향 입출력핀을 통해 제2입력신호를 수신하거나 제2출력신호를 출력하는 제2입출력 버퍼를 구비하고,
    정상동작시에는 상기 제1입출력 버퍼 및 상기 제2입출력 버퍼중 선택되는 어느 하나가 대응되는 양방향 입출력핀을 통해 호스트와 양방향 통신을 수행하고, 테스트 모드시에는 상기 제1입출력 버퍼가 상기 양방향 입출력핀을 통해 테스트 장비와 단방향(uni-directional) 통신을 수행하고 또한 상기 제2입출력 버퍼가 상기 반사형 양방향 입출력핀을 통해 상기 테스트 장비와 단방향 통신을 수행하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제7항에 있어서, 상기 제1입출력버퍼는,
    상기 양방향 입출력핀을 통해 입력되는 상기 제1입력신호를 버퍼링하여 출력하는 제1입력버퍼; 및
    제1 및 제2제어신호에 응답하여 상기 제1출력신호를 상기 양방향 입출력핀을 통해 외부로 출력하는 제1출력버퍼를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제8항에 있어서, 상기 제2입출력버퍼는,
    상기 반사형 양방향 입출력핀을 통해 입력되는 상기 제2입력신호를 버퍼링하여 출력하는 제2입력버퍼; 및
    제3 및 제4제어신호에 응답하여 상기 제2출력신호를 상기 반사형 양방향 입 출력핀을 통해 외부로 출력하는 제2출력버퍼를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  10. 제8항에 있어서, 상기 제1출력버퍼는,
    상기 제1제어신호와 상기 제1출력신호를 입력으로 하는 낸드게이트;
    상기 제2제어신호와 상기 제1출력신호를 입력으로 하는 노아게이트;
    전원전압과 상기 양방향 입출력핀 사이에 연결되고 상기 낸드게이트의 출력신호에 의해 제어되는 피모스 풀업 트랜지스터; 및
    상기 양방향 입출력핀과 접지전압 사이에 연결되고 상기 노아게이트의 출력신호에 의해 제어되는 엔모스 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제9항에 있어서, 상기 제2출력버퍼는,
    상기 제3제어신호와 상기 제2출력신호를 입력으로 하는 낸드게이트;
    상기 제4제어신호와 상기 제2출력신호를 입력으로 하는 노아게이트;
    전원전압과 상기 반사형 양방향 입출력핀 사이에 연결되고 상기 낸드게이트의 출력신호에 의해 제어되는 피모스 풀업 트랜지스터; 및
    상기 반사형 양방향 입출력핀과 접지전압 사이에 연결되고 상기 노아게이트의 출력신호에 의해 제어되는 엔모스 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  12. 양방향 통신을 위해 사용되는 양방향 입출력핀, 및 상기 양방향 입출력핀과 동일한 기능을 갖는 반사형(mirrored) 양방향 입출력핀을 구비하는 반도체 메모리장치에 대한 입출력핀 제어방법에 있어서,
    (a) 정상동작시에는 상기 양방향 입출력핀 및 상기 반사형 양방향 입출력핀중 선택된 어느 하나를 통해 호스트와 양방향(bi-directional) 통신이 수행되도록 상기 양방향 입출력핀들을 제어하는 단계; 및
    (b) 테스트 모드시에는 상기 양방향 입출력핀 및 상기 반사형 양방향 입출력 핀 양쪽을 통해 테스트 장비와 단방향(uni-directional) 통신이 수행되도록 상기 양방향 입출력핀들을 제어하는 단계를 구비하는 것을 특징으로 하는 입출력핀 제어방법.
  13. 제12항에 있어서, 상기 (a) 단계는,
    상기 정상동작시에는 상기 양방향 입출력핀에 연결된 제1입출력 버퍼 및 상기 반사형 양방향 입출력핀에 연결된 제2입출력 버퍼중 선택되는 어느 하나가 대응되는 양방향 입출력핀을 통해 상기 호스트와 양방향 통신을 수행하도록 제어하는 단계를 구비하는 것을 특징으로 하는 입출력핀 제어방법.
  14. 제13항에 있어서, 상기 (b) 단계는,
    상기 테스트 모드시에는 상기 제1입출력 버퍼가 상기 양방향 입출력핀을 통해 상기 테스트 장비와 단방향 통신을 수행하고 또한 상기 제2입출력 버퍼가 상기 반사형 양방향 입출력핀을 통해 상기 테스트 장비와 단방향 통신을 수행하는 단계를 구비하는 것을 특징으로 하는 입출력핀 제어방법.
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