KR100838389B1 - 메모리 장치의 내부전압 측정 회로. - Google Patents

메모리 장치의 내부전압 측정 회로. Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 내부전압을 측정하는 회로에 관한 것이며, 더 자세히는 패키지 된 반도체 메모리 소자에서 출력 드라이버를 통해 반도체 메모리 소자의 내부전압을 측정하는 회로에 관한 것이다. 본 발명에서는 패키지 된 반도체 메모리 장치의 데이터 출력 드라이버에서 데이터 출력이 없고 테스트 신호가 활성화되는 경우에, 내부전압을 출력할 수 있다. 또한, 반도체 장치에 필요한 더미 패드의 수를 줄여줄 수 있다.
데이터 출력 드라이버, 스페셜 본딩(special bonding), 테스트 상태

Description

메모리 장치의 내부전압 측정 회로.{MEASURE CIRCUIT FOR INSIDE-POWER VOLTAGE OF MEMORY DEVICE}
도 1은 종래의 내부전압을 측정할 수 있는 데이터 출력 드라이버를 도시한 블록도.
도 2는 본 발명의 내부전압을 측정할 수 있는 데이터 출력 드라이버를 도시한 블록도.
도 3은 도 2에 도시된 본 발명의 일 실시 예에 따른 내부전압을 측정할 수 있는 데이터 출력 드라이버를 도시한 상세 회로도.
도 4는 도 2에 도시된 본 발명의 이 실시 예에 따른 내부전압을 측정할 수 있는 데이터 출력 드라이버를 도시한 상세 회로도.
도 5에 도 2에 도시된 본 발명의 삼 실시 예에 따른 내부전압을 측정할 수 있는 데이터 출력 드라이버를 도시한 상세 회로도.
* 도면의 주요 부분에 대한 도면부호의 설명.
100 : 입/출력 패드.
200 : 데이터 출력 드라이버.
300 : 반도체 메모리 장치 내부의 전원 전압을 출력하기 위함 전압 출력수단.
400 : 뱅크.
본 발명은 반도체 메모리 소자의 내부전압을 측정하는 회로에 관한 것이며, 더 자세히는 패키지 된 반도체 메모리 소자에서 출력 드라이버를 통해 반도체 메모리 소자의 내부전압을 측정하는 회로에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전 되고 있다. 또한, 전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 하지만, 반도체 소자가 고집적화 및 대용량화되면서 내부 회로가 복잡해지고, 그에 따른 내부의 제어신호 및 내부 발생 전압들이 증가하게 되면서 테스트 단계에서 메모리소자의 불량의 원인을 분석하기 위해 측정하고자 하는 내부전압의 종류는 증가하고 있다.
도 1은 종래의 내부전압을 출력할 수 있는 데이터 출력 드라이버를 도시한 블록도이다.
도 1을 참조하면, 종래의 패키지 된 반도체 메모리 장치의 데이터 출력 드라이버에서 테스트를 위해 내부전압을 측정하는 방법은 패키징을 할 때 스페셜 본딩(special bonding) - 메모리 장치에서 사용하지 않은 입/출력 핀 또는 볼(더미 패드)이나 일부 어드레스 핀 또는 볼에 테스트용 패드를 접합하는 것 - 을 추가함으로써 필요한 내부전압을 측정하는 방법을 사용했다.
그런데, 도 1과 같이 각각의 내부전압을 측정하기 위해 복수 개의 더미 패드에 스페셜 본딩(special bonding)하게 되면, 스페셜 본딩한 핀 또는 볼을 원래의 목적으로 - 어드레스 핀 또는 볼을 사용했을 경우 - 사용할 수 없다는 문제점과 패키지 제작과정에서 스페셜 본딩을 하지않는 경우에는 내부전압을 측정할 수 없다는 문제점이 발생한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 패키지 된 반도체 메모리 장치의 데이터 출력 드라이버를 통해 내부전압을 출력하는 반도체 메모리 장치의 내부전압 측정회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 입/출력 패드; 뱅크로부터 입력받은 데이터를 구동하여 상기 입/출력 패드로 출력하는 데이터 출력 드라이버; 및 상기 데이터 출력 드라이버에서 데이터의 출력이 없고 테스트 신호가 활성화되면 메모리 장치의 내부에서 사용되는 내부전압을 상기 입/출력 패드로 출력하는 전압출력수단을 구비하는 메모리 장치의 내부전압측정회로가 제공된다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 입/출력 패드; 뱅크로부터 입력받은 데이터의 논리레벨에 응답하여 제1전압레벨로 풀 업하거나 제2전압레벨로 풀 다운하여 상기 입/출력 패드로 출력하는 데이터 출력 드라이버; 및 상기 데이터 출력 드라이버와 상기 제1전압레벨보다 낮고 상기 제2전압레벨보다 높은 전압레벨을 갖는 제1전원전압을 출력하는 회로에 연결되고, 테스트 신호가 활성화되면 상기 제1전원전압을 상기 입/출력 패드로 출력하는 전압출력수단을 구비하는 메모리 장치의 내부전압측정회로가 제공된다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 입/출력 패드; 뱅크로부터 입력받은 데이터의 논리레벨에 응답하여 제1전압레벨로 풀 업하거나 제2전압레벨로 풀 다운하여 상기 입/출력 패드로 출력하는 데이터 출력 드라이버; 및 상기 데이터 출력 드라이버와 상기 제1전압레벨보다 높은 전압레벨을 갖는 제2전원전압을 출력하는 회로에 연결되고, 테스트 신호가 활성화되면 상기 제2전원전압을 상기 입/출력 패드로 출력하는 전압출력수단을 구비하는 메모리 장치의 내부전압측정회로가 제공된다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 입/출력 패드; 뱅크로부터 입력받은 데이터의 논리레벨에 응답하여 제1전압레벨로 풀 업하거나 제2전압레벨로 풀 다운하여 상기 입/출력 패드로 출력하는 데이터 출력 드라이버; 및 상기 데이터 출력 드라이버와 상기 제2전압레벨보다 낮은 전 압레벨을 갖는 제3전원전압을 출력하는 회로에 연결되고, 테스트 신호가 활성화되면 상기 제3전원전압을 상기 입/출력 패드로 출력하는 전압출력수단을 구비하는 메모리 장치의 내부전압측정회로가 제공된다.
본 발명에서는 반도체 메모리 장치의 데이터 출력 드라이버에서 입/출력 패드로의 데이터 출력이 없는 경우, 데이터 출력 드라이버에 메모리 장치의 내부전압을 출력하는 회로를 추가함으로써 메모리 장치의 내부전압을 출력할 수 있다. 이를 위해서는 메모리 장치의 데이터 출력 드라이버에서 입/출력 패드로의 데이터 출력이 없는 것을 감지하고 그에 따라 내부전압을 출력할 수 있는 구조가 필요하다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 본 발명의 바람직한 실시 예를 소개하기로 한다.
도 2는 본 발명의 내부전압을 측정할 수 있는 데이터 출력 드라이버를 도시한 블록도이다.
도 2를 참조하면, 본 발명 따른 반도체 메모리 소자의 내부전압을 측정할 수 있는 데이터 출력 드라이버는, 입/출력 패드(100)과, 뱅크(400)로부터 입력받은 데이터를 구동하여 입/출력 패드(100)로 출력하는 데이터 출력 드라이버(200), 및 데이터 출력 드라이버(200)에 연결되고, 테스트 신호(tm_bias)가 활성화되면 메모리 장치의 내부에서 사용되는 내부전압(VCORE, VPP, VBB, VBLP)을 입/출력 패드(100)로 출력하는 전압출력수단(300)을 구비한다.
즉, 본 발명에서는 추가로 더미 패드를 사용하여 반도체 소자의 내부 전압을 측정하지 않고, 데이터를 출력하는데 사용하는 입/출력 패드(100)를 공유하여 반도체 소자의 내부전원전압(VCORE, VPP, VBB, VBLP)을 측정하는 방법을 사용한다.
여기서, 전압출력수단(300)은 테스트 신호(tm_bias)의 활성화에 응답하여 테스트 모드로 전환되었을 때 내부전원전압(VCORE, VPP, VBB, VBLP)을 입/츨력 패드(100)으로 출력하고, 테스트 신호(tm_bias)가 비 활성화 일 때는 내부전압을 출력하지않는 방법을 사용한다.
그리고, 테스트 신호(tm_bias)는 외부에서 입력되는 신호이다.
전술한 발명에서는, 도 1에서 설명한 종래 기술에 대응하여 반도체 메모리 장치에서 내부전원전압을 측정하기 위해 스페셜 본딩을 사용하지 않고 이미 데이터가 입/출력되는데 이용되는 데이터 입/출력 패드를 공유하여 내부전원전압을 출력하는 방법을 설명하고 있다.
도 3은 도 2에 도시된 본 발명의 일 실시 예에 따른 내부전압을 측정할 수 있는 데이터 출력 드라이버를 도시한 상세 회로도로서, 도 2와 동일한 엘리먼트에 대해서는 동일한 도면 부호를 부여하였다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 내부전압을 측정할 수 있는 데이터 출력 드라이버는, 입/출력 패드(100)과, 뱅크로부터 입력받은 데이터의 논리레벨에 응답하여 제1전압레벨(VDDQ)로 풀 업하거나 제2전압레벨(VSSQ)로 풀 다운하여 입/출력 패드(100)로 출력하는 데이터 출력 드라이버(200), 및 데이터 출력 드라이버(200)와 제1전압레벨(VDDQ)보다 낮고 제2전압레벨(VSSQ)보다 높은 전압레벨을 갖는 제1전원전압(VCORE)을 출력하는 회로에 연결되어 제1전원전압(VCORE)을 입력받고, 테스트 신호(tm_bias)가 활성화되면 제1전원전압(VCORE)을 입/출력 패드(100)로 출력하는 전압출력수단(300)을 구비한다.
여기서, 데이터 출력 드라이버(200)는, 뱅크에 저장된 데이터는 데이터 출력 드라이버를 통해 구동되어 입/출력 패드로 출력된다. 독출 동작시 데이터 "1"를 출력하기 위해서는 구동회로의 풀 업 트랜지스터(220)를 턴 온(turn on) 시켜야하고, 독출 동작시 데이터 "0"를 출력하기 위해서는 구동회로의 풀 다운 트랜지스터(240)를 턴 온(turn on) 시켜야한다.
또한, 전압출력수단(300)은, 테스트 신호(tm_bias)의 위상을 반전하여 테스트 바 신호(tm_biasb)로서 출력하는 제1인버터(INV1)와, 테스트 신호(tm_bias)와 테스트 바 신호(tm_biasb)에 응답하여 제1전원전압(VCORE)을 입/출력 패드(100)로 출력하는 것을 제어하는 패스 게이트(PASS)를 구비한다.
즉, 전술한 일 실시 예에서는 반도체 메모리 장치의 데이터 출력 드라이버에서 출력되는 내부전압의 전압레벨을 상관하지 않고 전체적인 구성을 설명한 실시 예였지만, 본 실시 예에서는 출력되는 내부전압의 전압레벨의 범위를 외부에서 입력되는 전원전압(VDDQ)와 접지전압(VSSQ) 사이에 있는 전압레벨로 한정하여 좀 더 구체적으로 전압출력수단을 구성하였다.
도 4는 도 2에 도시된 본 발명의 이 실시 예에 따른 내부전압을 측정할 수 있는 데이터 출력 드라이버를 도시한 상세 회로도이다.
도 4를 참조하면, 본 발명의 이 실시 예에 따른 내부전압을 측정할 수 있는 데이터 출력 드라이버는, 입/출력 패드(100)와, 뱅크로부터 입력받은 데이터의 논리레벨에 응답하여 제1전압레벨(VDDQ)로 풀 업하거나 제2전압레벨(VSSQ)로 풀 다운하여 입/출력 패드(100)로 출력하는 데이터 출력 드라이버(200), 및 데이터 출력 드라이버(200)와 제1전압레벨(VDDQ)보다 높은 전압레벨을 갖는 제2전원전압(VPP)을 출력하는 회로에 연결되어 제2전원전압(VPP)을 입력받고, 테스트 신호(tm_bias)가 활성화되면 제2전원전압(VPP)을 입/출력 패드(100)로 출력하는 전압출력수단(300)을 구비한다.
여기서, 테스트 신호(tm_bias)는, 활성화될 때 제1전압레벨(VDDQ)과 같은 전압레벨을 갖고 비 활성화될 때 제2전압레벨(VSSQ)과 같은 전압레벨을 갖는다.
또한, 데이터 출력 드라이버(200)는, 본 발명의 일 실시 예에서 설명한 바와 같으므로 여기서는 생략하겠다.
또한, 전압출력수단(300)은, 테스트 신호(tm_bias)의 위상을 반전하여 테스트 바 신호(tm_biasb)로서 출력하는 제1인버터(INV1)과, 활성화된 테스트 바 신호(tm_biasb)보다 전압레벨이 높은 제2전원전압(VPP)이 출력되던 것을 중지하기 위해 테스트 바 신호(tm_biasb)의 전압레벨을 상승시켜 테스트 바 상승신호(tm_biasb_up)로서 출력하는 레벨 업 쉬프터(320)와, 테스트 신호(tm_bias)와 테스트 바 상승신호(tm_biasb_up)에 응답하여 제2전원전압(VPP)을 입/출력 패드(100)로 출력하는 것을 제어하는 패스 게이트(PASS)를 구비한다.
그리고, 전술한 일 실시 예에서 전술한 일 실시 예와 다르게 레벨 업 쉬프터(320)가 필요한 이유는 다음과 같다. 전압출력수단(300)에서 출력을 제어하는 패스 게이트(PASS)는 한 쌍의 NMOS트랜지스터와 PMOS트랜지스터로 이루어져 있다. 즉, 전술한 일 실시 예와 같이 테스트 신호(tm_bias)와 테스트 바 신호(tm_biasb)를 제어신호로 사용한 경우에 NMOS트랜지스터는 제2전원전압(VPP)을 드레인으로 입력받아 소스로 출력하고 PMOS트랜지스터는 제2전원전압(VPP)을 소스로 입력받아 드레인으로 출력하게 된다. 이때, 테스트 신호(tm_bias)가 활성화되고 테스트 바 신호(tm_biasb)가 비활성화되어 제2전원전압(VPP)을 출력하면 NMOS트랜지스터의 게이트와 소스 및 PMOS트랜지스터의 게이트와 드레인은 충분한 전압차이를 가지고 턴 온(ON)된다. 하지만, 테스트 신호(tm_bias)가 비 활성화되고 테스트 바 신호(tm_biasb)가 활성화되어 제2전원전압의 출력을 중지하면 NMOS트랜지스터는 게이트와 소스 사이의 전압 차가 없어져서 성공적으로 턴 오프(OFF)되지만, PMOS트랜지스터는 게이트와 소스 사이의 전압 차이가 제2전원전압(VPP)과 테스트 바 신호(tm_biasb)의 차이만큼 되므로 턴 오프(OFF)에 실패하게 된다. 때문에 레벨 업 쉬프터(320)를 사용하여 테스트 바 신호(tm_biasb)의 전압레벨을 상승시킨 테스트 바 상승신호(tm_biasb_up)신호로서 성공적으로 패스 게이트(PASS)를 제어할 수 있게 된다.
즉, 전술한 일 실시 예에서는 출력되는 내부전압의 전압레벨의 범위를 외부에서 입력되는 전원전압(VDDQ)와 접지전압(VSSQ) 사이에 있는 전압레벨일 때 동작하는 전압출력수단이었지만, 본 실시 예에서는 테스트 신호가 전원전압(VDDQ)와 접지전압(VSSQ)사이에 있다는 것을 조건으로 내부전압의 전압레벨의 범위가 외부에서 입력되는 전원전압(VDDQ)보다 큰 경우에 동작하는 전압출력수단(300)을 구성하였 다.
도 5에 도 2에 도시된 본 발명의 삼 실시 예에 따른 내부전압을 측정할 수 있는 데이터 출력 드라이버를 도시한 상세 회로도이다.
도 5를 참조하면, 본 발명의 삼 실시 예삼 실시 예삼 실시 예을 측정할 수 있는 데이터 출력 드라이버는, 입/출력 패드(100)와, 뱅크로부터 입력받은 데이터의 논리레벨에 응답하여 제1전압레벨(VDDQ)로 풀 업하거나 제2전압레벨(VSSQ)로 풀 다운하여 입/출력 패드(100)로 출력하는 데이터 출력 드라이버(200), 및 데이터 출력 드라이버(200)와 제2전압레벨(VSSQ)보다 낮은 전압레벨을 갖는 제3전원전압(VBB)을 출력하는 회로와 연결되어 제3전원전압(VBB)을 입력받고, 테스트 신호(tm_bias)가 활성화되면 제3전원전압(VBB)을 입/출력 패드(100)로 출력하는 전압출력수단(300)을 구비한다.
여기서, 테스트 신호(tm_bias)는, 활성화될 때 제1전압레벨(VDDQ)과 같은 전압레벨을 갖고 비 활성화될 때 제2전압레벨(VSSQ)과 같은 전압레벨을 갖는다.
또한, 데이터 출력 드라이버(200)는, 본 발명의 일 실시 예에서 설명한 바와 같으므로 여기서는 생략하겠다.
또한, 전압출력수단(300)은, 테스트 신호(tm_bias)의 위상을 반전하여 테스트 바 신호(tm_biasb)로서 출력하는 제1인버터(INV1)과, 활성화된 테스트 바 신호(tm_biasb)보다 전압레벨이 낮은 제3전원전압(VBB)이 출력되던 것을 중지하기 위해 테스트 바 신호(tm_biasb)의 전압레벨을 하강시켜 테스트 하강신호(tm_bias_dn)로서 출력하는 레벨다운 쉬프터(320)와, 테스트 신호(tm_bias)와 테스트 하강신 호(tm_bias_dn)에 응답하여 제3전원전압(VBB)을 입/출력 패드(100)로 출력하는 것을 제어하는 패스 게이트(PASS)를 구비한다.
그리고, 전술한 삼 실시 예에서는 전술한 일 실시 예와 다르게 레벨 다운 쉬프터(320)가 필요한 이유는 다음과 같다. 전압출력수단(300)에서 출력을 제어하는 패스 게이트(PASS)는 한 쌍의 NMOS트랜지스터와 PMOS트랜지스터로 이루어져 있다. 즉, 전술한 일 실시 예와 같이 테스트 신호(tm_bias)와 테스트 바 신호(tm_biasb)를 제어신호로 사용한 경우에 NMOS트랜지스터는 제3전원전압(VBB)을 소스로 입력받아 드레인으로 출력하고 PMOS트랜지스터는 제3전원전압(VBB)을 드레인으로 입력받아 소스로 출력하게 된다. 이때, 테스트 신호(tm_bias)가 활성화되고 테스트 바 신호(tm_biasb)가 비활성화되어 제3전원전압(VBB)을 출력하면 NMOS트랜지스터의 게이트와 소스 및 PMOS트랜지스터의 게이트와 드레인은 충분한 전압차이를 가지고 턴 온(turn on)된다. 하지만, 테스트 신호(tm_bias)가 비 활성화되고 테스트 바 신호(tm_biasb)가 활성화되어 제3전원전압(VBB)의 출력을 중지하려하면 PMOS트랜지스터는 게이트와 소스 사이의 전압 차가 없어져서 성공적으로 턴 오프(OFF)되지만, NMOS트랜지스터는 게이트와 소스 사이의 전압 차이가 제3전원전압(VBB)과 테스트 신호(tm_bias)의 차이만큼 되므로 턴 오프(OFF)에 실패하게 된다. 때문에 레벨 업 쉬프터(320)를 사용하여 테스트 신호(tm_bias)의 전압레벨을 상승시킨 테스트 하강신호(tm_bias_dn)로서 성공적으로 패스 게이트(PASS)를 제어할 수 있게 된다.
즉, 전술한 이 실시 예에서는 테스트 신호가 전원전압(VDDQ)와 접지전압(VSSQ)사이에 있다는 것을 조건으로 출력되는 내부전압의 전압레벨의 범위가 외 부에서 입력되는 전원전압(VDDQ)보다 큰 경우에 동작하는 전압출력수단(300)이었지만, 본 실시 예에서는 테스트 신호가 전원전압(VDDQ)와 접지전압(VSSQ)사이에 있다는 것을 조건으로 내부전압의 전압레벨의 범위가 외부에서 입력되는 접지전압(VSSQ)보다 작은 경우에 동작하는 전압출력수단(300)을 구성하였다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환 및 변형이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명에서는 패키지 된 반도체 메모리 장치의 데이터 출력 드라이버에서 데이터 출력이 없고 테스트 신호가 활성화되는 경우에, 내부전압을 출력할 수 있다. 또한, 반도체 장치에 필요한 더미 패드의 수를 줄여줄 수 있다.

Claims (9)

  1. 삭제
  2. 입/출력 패드;
    뱅크로부터 입력받은 데이터의 논리레벨에 응답하여 제1전압레벨로 풀 업하거나 제2전압레벨로 풀 다운하여 상기 입/출력 패드로 출력하는 데이터 출력 드라이버; 및
    상기 데이터 출력 드라이버와 상기 제1전압레벨보다 낮고 상기 제2전압레벨보다 높은 전압레벨을 갖는 제1전원전압을 출력하는 회로에 연결되고, 테스트 신호가 활성화되면 상기 제1전원전압을 상기 입/출력 패드로 출력하는 전압출력수단
    을 구비하는 메모리 장치의 내부전압측정회로.
  3. 제2항에 있어서,
    상기 전압출력수단은,
    상기 테스트 신호의 위상을 반전하여 테스트 바 신호로서 출력하는 제1인버터;
    상기 테스트 신호와 상기 테스트 바 신호에 응답하여 상기 제1전원전압을 상기 입/출력 패드로 출력하는 것을 제어하는 패스 게이트;
    를 구비하는 것을 특징으로 하는 메모리 장치의 내부전압측정회로.
  4. 입/출력 패드;
    뱅크로부터 입력받은 데이터의 논리레벨에 응답하여 제1전압레벨로 풀 업하거나 제2전압레벨로 풀 다운하여 상기 입/출력 패드로 출력하는 데이터 출력 드라이버; 및
    상기 데이터 출력 드라이버와 상기 제1전압레벨보다 높은 전압레벨을 갖는 제2전원전압을 출력하는 회로에 연결되고, 테스트 신호가 활성화되면 상기 제2전원전압을 상기 입/출력 패드로 출력하는 전압출력수단
    을 구비하는 메모리 장치의 내부전압측정회로.
  5. 제4항에 있어서,
    상기 테스트 신호는,
    로직'하이'(High)로 활성화될 때 상기 제1전압레벨과 같은 전압레벨을 갖고, 로직'로우'(Low)로 비 활성화될 때 상기 제2전압레벨과 같은 전압레벨을 갖는 것을 특징으로 하는 메모리 장치의 내부전압측정회로.
  6. 제4항 또는 제5항에 있어서,
    상기 전압출력수단은,
    상기 테스트 신호의 위상을 반전하여 테스트 바 신호로서 출력하는 제1인버터;
    상기 테스트 바 신호의 전압레벨을 상승시켜 테스트 바 상승신호로 출력함으로써 상기 테스트 바 상승신호가 로직'하이'(High)로 활성화되었을 때, 상기 제2전원전압보다 높은 전압레벨이 되도록 하는 레벨 업 쉬프터;
    상기 테스트 신호와 상기 테스트 바 상승신호에 응답하여 상기 제2전원전압을 상기 입/출력 패드로 출력하는 것을 제어하는 패스 게이트;
    를 구비하는 것을 특징으로 하는 메모리 장치의 내부전압측정회로.
  7. 입/출력 패드;
    뱅크로부터 입력받은 데이터의 논리레벨에 응답하여 제1전압레벨로 풀 업하 거나 제2전압레벨로 풀 다운하여 상기 입/출력 패드로 출력하는 데이터 출력 드라이버; 및
    상기 데이터 출력 드라이버와 상기 제2전압레벨보다 낮은 전압레벨을 갖는 제3전원전압을 출력하는 회로에 연결되고, 테스트 신호가 활성화되면 상기 제3전원전압을 상기 입/출력 패드로 출력하는 전압출력수단
    을 구비하는 메모리 장치의 내부전압측정회로.
  8. 제7항에 있어서,
    상기 테스트 신호는,
    로직'하이'(High)로 활성화될 때 상기 제1전압레벨과 같은 전압레벨을 갖고, 로직'로우'(Low)로 비 활성화될 때 상기 제2전압레벨과 같은 전압레벨을 갖는 것을 특징으로 하는 메모리 장치의 내부전압측정회로.
  9. 제7항 또는 제8항에 있어서,
    상기 전압출력수단은,
    상기 테스트 신호의 위상을 반전하여 테스트 바 신호로서 출력하는 제1인버터;
    상기 테스트 신호의 전압레벨을 하강시켜 테스트 하강신호로 출력함으로써 상기 테스트 하강신호가 로직'로우'(High)로 비 활성화되었을 때, 상기 제3전원전압보다 낮은 전압레벨이 되도록 하는 레벨 다운 쉬프터;
    상기 테스트 신호와 상기 테스트 하강신호에 응답하여 상기 제3전원전압을 상기 입/출력 패드로 출력하는 것을 제어하는 패스 게이트;
    를 구비하는 것을 특징으로 하는 메모리 장치의 내부전압측정회로.
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* Cited by examiner, † Cited by third party
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