JPH113600A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH113600A JPH113600A JP9155142A JP15514297A JPH113600A JP H113600 A JPH113600 A JP H113600A JP 9155142 A JP9155142 A JP 9155142A JP 15514297 A JP15514297 A JP 15514297A JP H113600 A JPH113600 A JP H113600A
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- chip
- test mode
- input
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Abstract
(57)【要約】
【課題】 半導体記憶装置の内部に発生する信号レベル
をパッケ−ジ状態で測定することが可能な半導体記憶装
置を得ることである。 【解決手段】 ＷＣＢＲコントロ−ル回路２００からの
テストモ−ド信号ａと、リ−ドコントロ−ル回路１９０
からのリ−ド信号ｂが入力されるＮＡＮＤ回路１と、Ｎ
ＡＮＤ回路１の出力信号ｃがゲ−トに内部Ｖｃｃがソ−
スに供給されドレインがパッド３に接続したＰチャネル
ＭＯＳトランジスタを備えたものである。
をパッケ−ジ状態で測定することが可能な半導体記憶装
置を得ることである。 【解決手段】 ＷＣＢＲコントロ−ル回路２００からの
テストモ−ド信号ａと、リ−ドコントロ−ル回路１９０
からのリ−ド信号ｂが入力されるＮＡＮＤ回路１と、Ｎ
ＡＮＤ回路１の出力信号ｃがゲ−トに内部Ｖｃｃがソ−
スに供給されドレインがパッド３に接続したＰチャネル
ＭＯＳトランジスタを備えたものである。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
係り、パッケ−ジ状態において、チップ内部に発生する
信号レベルを測定することが可能な半導体記憶装置に関
するものである。
係り、パッケ−ジ状態において、チップ内部に発生する
信号レベルを測定することが可能な半導体記憶装置に関
するものである。
【０００２】
【従来の技術】図６は、例えば特開平８−３０４５１５
号公報に示された従来の半導体記憶装置を示す。図６に
おいてパッド１４２０，１４４０，１４６０等の内部に
あり、直流電圧テスト用の電圧を発生するチップ内部直
流電圧発生器１５００と、いずれか１つのパッドとチッ
プ内部直流電圧発生器１５００の間に連結されるスイッ
チ１６００と、２個のパッドの間に連結されスイッチ１
６００を制御するスイッチ制御手段１７００で構成す
る。テスト時にはパッド１４４０，１４６０にテスト用
制御信号を供給すれば、スイッチ制御手段１７００がイ
ネ−ブル状態となり、スイッチング制御信号が発生す
る。このスイッチング制御信号に応答してスイッチ１６
００がオンされるのでチップ内部直流電圧発生器１５０
０の出力がスイッチ１６００を通じてパッド１４２０に
連結され、チップ内部直流電圧発生器１５００のレベル
が測定できる。一方、正常動作時はスイッチ制御手段１
７００がディスエ−ブル状態となり、スイッチング制御
信号は発生しなく、スイッチ１６００はオフのままで、
チップ内部直流電圧発生器１５００と全く遮断するので
パッド１４２０はダミ−パッドとなる。
号公報に示された従来の半導体記憶装置を示す。図６に
おいてパッド１４２０，１４４０，１４６０等の内部に
あり、直流電圧テスト用の電圧を発生するチップ内部直
流電圧発生器１５００と、いずれか１つのパッドとチッ
プ内部直流電圧発生器１５００の間に連結されるスイッ
チ１６００と、２個のパッドの間に連結されスイッチ１
６００を制御するスイッチ制御手段１７００で構成す
る。テスト時にはパッド１４４０，１４６０にテスト用
制御信号を供給すれば、スイッチ制御手段１７００がイ
ネ−ブル状態となり、スイッチング制御信号が発生す
る。このスイッチング制御信号に応答してスイッチ１６
００がオンされるのでチップ内部直流電圧発生器１５０
０の出力がスイッチ１６００を通じてパッド１４２０に
連結され、チップ内部直流電圧発生器１５００のレベル
が測定できる。一方、正常動作時はスイッチ制御手段１
７００がディスエ−ブル状態となり、スイッチング制御
信号は発生しなく、スイッチ１６００はオフのままで、
チップ内部直流電圧発生器１５００と全く遮断するので
パッド１４２０はダミ−パッドとなる。
【０００３】
【発明が解決しようとする課題】上記のような従来の半
導体記憶装置では、パッド１４２０のようなチップ内部
直流電圧発生器１５００の出力を専用に引き出すパッド
が必要であり、正常動作時では全くチップ内部直流電圧
発生器１５００の出力と遮断されるためにダミ−パッド
となってしまう。また、２個のパッドの間に連結された
スイッチ制御手段でスイッチが制御される従来の方式で
は、制御が複雑になると多くのスイッチ制御手段および
スイッチを設けなければならず、余分な面積を取ってし
まいチップの集積度を向上することができない。
導体記憶装置では、パッド１４２０のようなチップ内部
直流電圧発生器１５００の出力を専用に引き出すパッド
が必要であり、正常動作時では全くチップ内部直流電圧
発生器１５００の出力と遮断されるためにダミ−パッド
となってしまう。また、２個のパッドの間に連結された
スイッチ制御手段でスイッチが制御される従来の方式で
は、制御が複雑になると多くのスイッチ制御手段および
スイッチを設けなければならず、余分な面積を取ってし
まいチップの集積度を向上することができない。
【０００４】この発明は上記のような問題点を解決する
ためになされたものであり、チップ内部信号引き出しの
ための専用パッドあるいは２個のパッドの間に連結され
たスイッチ制御手段等が存在せず、チップの集積度を向
上することができ、チップ内部で発生する信号のレベル
をチップ外部信号が入力されるパッドに出力して、信号
のレベルの測定を可能とする半導体記憶装置を得ること
を目的としている。
ためになされたものであり、チップ内部信号引き出しの
ための専用パッドあるいは２個のパッドの間に連結され
たスイッチ制御手段等が存在せず、チップの集積度を向
上することができ、チップ内部で発生する信号のレベル
をチップ外部信号が入力されるパッドに出力して、信号
のレベルの測定を可能とする半導体記憶装置を得ること
を目的としている。
【０００５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、外部からの制御信号を入力するための信号端
子と、これらの制御信号に制御され、複数のメモリセル
からのデ−タを増幅するセンスアンプを含み、外部から
のアドレス入力信号およびクロック信号および書き込み
制御入力信号により制御される書き込み制御回路により
テストモ−ド信号を出力するとともに、クロック信号に
より制御される読み出し制御回路によりデ−タの読み出
しに応答して読み出し信号を発生する半導体記憶装置に
おいて、テストモ−ド信号あるいは読み出し信号に応答
して、内部信号レベルを信号端子に出力する制御バッフ
ァを備えたものである。
憶装置は、外部からの制御信号を入力するための信号端
子と、これらの制御信号に制御され、複数のメモリセル
からのデ−タを増幅するセンスアンプを含み、外部から
のアドレス入力信号およびクロック信号および書き込み
制御入力信号により制御される書き込み制御回路により
テストモ−ド信号を出力するとともに、クロック信号に
より制御される読み出し制御回路によりデ−タの読み出
しに応答して読み出し信号を発生する半導体記憶装置に
おいて、テストモ−ド信号あるいは読み出し信号に応答
して、内部信号レベルを信号端子に出力する制御バッフ
ァを備えたものである。
【０００６】また、請求項１記載の半導体記憶装置にお
いて、制御バッファはテストモ−ド信号および読み出し
信号に応答して、テストモ−ド信号および読み出し信号
のレベルに応じて出力レベルを指示するＮＡＮＤ回路
と、ＮＡＮＤ回路の出力がゲ−トに入力され、ソ−スに
チップ内部の信号が入力され、ドレインが信号端子と接
続するＰチャネルＭＯＳトランジスタを備えたものであ
る。
いて、制御バッファはテストモ−ド信号および読み出し
信号に応答して、テストモ−ド信号および読み出し信号
のレベルに応じて出力レベルを指示するＮＡＮＤ回路
と、ＮＡＮＤ回路の出力がゲ−トに入力され、ソ−スに
チップ内部の信号が入力され、ドレインが信号端子と接
続するＰチャネルＭＯＳトランジスタを備えたものであ
る。
【０００７】さらに、請求項１記載の半導体記憶装置に
おいて、制御バッファは複数のテストモ−ド信号のレベ
ルに応じて出力レベルを指示するＮＯＲ回路と、各々の
テストモ−ド信号の反転信号がゲ−トに入力され、ソ−
スにチップ内部の信号が入力され、ドレインが第１の信
号端子と接続し、各々のテストモ−ド信号に応じたＰチ
ャネルＭＯＳトランジスタと、ＮＯＲ回路の出力がゲ−
トに入力され、ソ−スが内部制御信号の配線と接続し、
ドレインが第１の信号端子と接続する第１のＮチャネル
ＭＯＳトランジスタと、ＮＯＲ回路の反転出力がゲ−ト
に入力され、ソ−スが第２の信号端子と接続し、ドレイ
ンが内部制御信号の配線と接続する第２のＮチャネルＭ
ＯＳトランジスタを備えたものである。
おいて、制御バッファは複数のテストモ−ド信号のレベ
ルに応じて出力レベルを指示するＮＯＲ回路と、各々の
テストモ−ド信号の反転信号がゲ−トに入力され、ソ−
スにチップ内部の信号が入力され、ドレインが第１の信
号端子と接続し、各々のテストモ−ド信号に応じたＰチ
ャネルＭＯＳトランジスタと、ＮＯＲ回路の出力がゲ−
トに入力され、ソ−スが内部制御信号の配線と接続し、
ドレインが第１の信号端子と接続する第１のＮチャネル
ＭＯＳトランジスタと、ＮＯＲ回路の反転出力がゲ−ト
に入力され、ソ−スが第２の信号端子と接続し、ドレイ
ンが内部制御信号の配線と接続する第２のＮチャネルＭ
ＯＳトランジスタを備えたものである。
【０００８】
実施の形態１．以下、この発明をＤＲＡＭに適用した場
合について説明する。図１はＤＲＡＭの全体構成を示す
ブロック図である。図１を参照して、このＤＲＡＭ１０
０は、複数のメモリセルＭＣが行および列からなるマト
リクス状に配置されたメモリセルアレイ１１０と、メモ
リセルアレイ１１０の１つの行を選択する行デコ−ダ１
２０と、メモリセルアレイ１１０の１つの列を選択する
列デコ−ダ１３０と、メモリセルアレイ１１０からのデ
−タを増幅するセンスアンプ１５０とを備える。
合について説明する。図１はＤＲＡＭの全体構成を示す
ブロック図である。図１を参照して、このＤＲＡＭ１０
０は、複数のメモリセルＭＣが行および列からなるマト
リクス状に配置されたメモリセルアレイ１１０と、メモ
リセルアレイ１１０の１つの行を選択する行デコ−ダ１
２０と、メモリセルアレイ１１０の１つの列を選択する
列デコ−ダ１３０と、メモリセルアレイ１１０からのデ
−タを増幅するセンスアンプ１５０とを備える。
【０００９】このＤＲＡＭ１００はさらに、チップ外部
からのアドレス信号Ａ０〜Ａｎを行アドレス信号として
行デコ−ダ１２０に供給するとともに、列アドレス信号
として列デコ−ダ１３０に供給する行および列アドレス
バッファ１６０と、チップ外部からの入力デ−タＤＱ１
〜ＤＱｋをセンスアンプ１５０に供給する入力バッファ
１７０と、センスアンプ１５０からのデ−タをチップ外
部に供給する出力バッファ１８０と、センスアンプ１５
０からのデ−タのリ−ド時のみに行アドレスストロ−ブ
信号／ＲＡＳおよび列アドレスストロ−ブ信号／ＣＡＳ
に応答してリ−ド信号ｂを発生するリ−ドコントロ−ル
回路１９０と、行アドレスストロ−ブ信号／ＲＡＳおよ
び列アドレスストロ−ブ信号／ＣＡＳおよびチップ外部
のライト信号／ＷＥおよびアドレス信号Ａ０〜Ａｎに応
答してテストモ−ド信号ａ，ｄ，ｅ，ｇ等を発生するＷ
ＣＢＲコントロ−ル回路２００と、チップ外部のライト
信号／ＷＥの入力配線３ａ上にＷＣＢＲコントロ−ル回
路２００からのテストモ−ド信号ａおよび、リ−ドコン
トロ−ル回路１９０からのリ−ド信号ｂに応答するＷＥ
バッファ２１０を備える。
からのアドレス信号Ａ０〜Ａｎを行アドレス信号として
行デコ−ダ１２０に供給するとともに、列アドレス信号
として列デコ−ダ１３０に供給する行および列アドレス
バッファ１６０と、チップ外部からの入力デ−タＤＱ１
〜ＤＱｋをセンスアンプ１５０に供給する入力バッファ
１７０と、センスアンプ１５０からのデ−タをチップ外
部に供給する出力バッファ１８０と、センスアンプ１５
０からのデ−タのリ−ド時のみに行アドレスストロ−ブ
信号／ＲＡＳおよび列アドレスストロ−ブ信号／ＣＡＳ
に応答してリ−ド信号ｂを発生するリ−ドコントロ−ル
回路１９０と、行アドレスストロ−ブ信号／ＲＡＳおよ
び列アドレスストロ−ブ信号／ＣＡＳおよびチップ外部
のライト信号／ＷＥおよびアドレス信号Ａ０〜Ａｎに応
答してテストモ−ド信号ａ，ｄ，ｅ，ｇ等を発生するＷ
ＣＢＲコントロ−ル回路２００と、チップ外部のライト
信号／ＷＥの入力配線３ａ上にＷＣＢＲコントロ−ル回
路２００からのテストモ−ド信号ａおよび、リ−ドコン
トロ−ル回路１９０からのリ−ド信号ｂに応答するＷＥ
バッファ２１０を備える。
【００１０】また、アウトプットイネ−ブル信号／ＯＥ
の入力配線１２ａ上には、列アドレスストロ−ブ信号／
ＣＡＳおよびＷＣＢＲコントロ−ル回路２００からのテ
ストモ−ド信号ｄ，ｅ，ｇ等に応答するＯＥバッファ２
３０を備える。
の入力配線１２ａ上には、列アドレスストロ−ブ信号／
ＣＡＳおよびＷＣＢＲコントロ−ル回路２００からのテ
ストモ−ド信号ｄ，ｅ，ｇ等に応答するＯＥバッファ２
３０を備える。
【００１１】次に、図２は前述したＷＥバッファ２１０
の回路図を示す。図２を参照して、ＷＥバッファ２１０
は前記ＷＣＢＲコントロ−ル回路２００からのテストモ
−ド信号ａおよび、前記リ−ドコントロ−ル回路１９０
からのリ−ド信号ｂが入力されるＮＡＮＤ回路１と、そ
のＮＡＮＤ回路１の出力ｃがゲ−トに入力され、ソ−ス
に内部Ｖｃｃが供給されて、チップ外部のライト信号／
ＷＥを入力するパッド３から延在したチップ外部のライ
ト信号／ＷＥの入力配線３ａにドレインが接続するＰチ
ャネルＭＯＳトランジスタ２を備えている。
の回路図を示す。図２を参照して、ＷＥバッファ２１０
は前記ＷＣＢＲコントロ−ル回路２００からのテストモ
−ド信号ａおよび、前記リ−ドコントロ−ル回路１９０
からのリ−ド信号ｂが入力されるＮＡＮＤ回路１と、そ
のＮＡＮＤ回路１の出力ｃがゲ−トに入力され、ソ−ス
に内部Ｖｃｃが供給されて、チップ外部のライト信号／
ＷＥを入力するパッド３から延在したチップ外部のライ
ト信号／ＷＥの入力配線３ａにドレインが接続するＰチ
ャネルＭＯＳトランジスタ２を備えている。
【００１２】以上のように構成されたＷＥバッファ２１
０の動作について図３のタイミングチャ−トを参照して
説明する。ハイレベルのテストモ−ド信号ａおよび、リ
−ド信号ｂがＮＡＮＤ回路１に入力されたとき、Ｐチャ
ネルＭＯＳトランジスタ２はＯＮ状態となるのでチップ
内部Ｖｃｃがチップ外部のライト信号／ＷＥの入力配線
３ａ上に供給される。
０の動作について図３のタイミングチャ−トを参照して
説明する。ハイレベルのテストモ−ド信号ａおよび、リ
−ド信号ｂがＮＡＮＤ回路１に入力されたとき、Ｐチャ
ネルＭＯＳトランジスタ２はＯＮ状態となるのでチップ
内部Ｖｃｃがチップ外部のライト信号／ＷＥの入力配線
３ａ上に供給される。
【００１３】このとき、テストモ−ド信号ａがハイレベ
ルとなる条件は図３より、行アドレスストロ−ブ信号／
ＲＡＳがロウレベルとなる前に列アドレスストロ−ブ信
号／ＣＡＳがロウレベルとなっていて、かつチップ外部
のライト信号／ＷＥがロウレベルであり（このチップ外
部のライト信号／ＷＥがロウレベルとなっている状態を
ＷＣＢＲタイミングという。）、チップ外部からのアド
レス信号Ａ０〜Ａｎの入力電圧が電源電位Ｖｃｃ＋αＶ
となっていることが必要である。ハイレベルとなったテ
ストモ−ド信号ａはＷＣＢＲタイミングが終了、即ちチ
ップ外部のライト信号／ＷＥがハイレベルとなってもそ
のままの状態を維持する。
ルとなる条件は図３より、行アドレスストロ−ブ信号／
ＲＡＳがロウレベルとなる前に列アドレスストロ−ブ信
号／ＣＡＳがロウレベルとなっていて、かつチップ外部
のライト信号／ＷＥがロウレベルであり（このチップ外
部のライト信号／ＷＥがロウレベルとなっている状態を
ＷＣＢＲタイミングという。）、チップ外部からのアド
レス信号Ａ０〜Ａｎの入力電圧が電源電位Ｖｃｃ＋αＶ
となっていることが必要である。ハイレベルとなったテ
ストモ−ド信号ａはＷＣＢＲタイミングが終了、即ちチ
ップ外部のライト信号／ＷＥがハイレベルとなってもそ
のままの状態を維持する。
【００１４】また、リ−ド信号ｂがハイレベルとなる条
件は図３より、列アドレスストロ−ブ信号／ＣＡＳがロ
ウレベルとなる前に行アドレスストロ−ブ信号／ＲＡＳ
がロウレベルとなっていて、かつアウトプットイネ−ブ
ル信号／ＯＥがロウレベルとなっていることが必要であ
る。
件は図３より、列アドレスストロ−ブ信号／ＣＡＳがロ
ウレベルとなる前に行アドレスストロ−ブ信号／ＲＡＳ
がロウレベルとなっていて、かつアウトプットイネ−ブ
ル信号／ＯＥがロウレベルとなっていることが必要であ
る。
【００１５】従って、外部ライト信号／ＷＥの入力配線
３ａ上に供給されたチップ内部Ｖｃｃはチップ外部のラ
イト信号／ＷＥを入力するパッド３に出力される。この
チップ外部ライト信号／ＷＥを入力するパッド３のレベ
ルを測定すればチップ内部Ｖｃｃレベルが測定でき、例
えばチップ外部のライト信号／ＷＥを入力するパッド３
をワイヤボンディング等でリ−ドピンに繋げば、パッケ
−ジ状態で測定が可能となる。
３ａ上に供給されたチップ内部Ｖｃｃはチップ外部のラ
イト信号／ＷＥを入力するパッド３に出力される。この
チップ外部ライト信号／ＷＥを入力するパッド３のレベ
ルを測定すればチップ内部Ｖｃｃレベルが測定でき、例
えばチップ外部のライト信号／ＷＥを入力するパッド３
をワイヤボンディング等でリ−ドピンに繋げば、パッケ
−ジ状態で測定が可能となる。
【００１６】実施の形態１が従来例と異なる点は、チッ
プ外部のライト信号／ＷＥを入力するパッドを使用して
チップ内部電圧レベルを測定することが可能なので、チ
ップ内部電圧レベル測定用の専用パッドを設ける必要が
なく、チップに占めるパッド領域の面積を低減すること
ができることである。また、回路構成が簡単かつ製造も
容易であり、チップの集積度を向上することができる。
プ外部のライト信号／ＷＥを入力するパッドを使用して
チップ内部電圧レベルを測定することが可能なので、チ
ップ内部電圧レベル測定用の専用パッドを設ける必要が
なく、チップに占めるパッド領域の面積を低減すること
ができることである。また、回路構成が簡単かつ製造も
容易であり、チップの集積度を向上することができる。
【００１７】実施の形態２．次に、この発明の実施の形
態２による半導体記憶装置を図１を用いて説明する。図
１を参照して、この半導体記憶装置はアウトプットイネ
−ブル信号／ＯＥの入力配線１２ａ上に付設され、ＷＣ
ＢＲコントロ−ル回路２００からのテストモ−ド信号
ｄ，ｅ，ｇ等に応答し、かつ列アドレスストロ−ブ信号
／ＣＡＳの入力配線１３ａに接続され、実施の形態１で
述べたＯＥバッファ２３０を備える。
態２による半導体記憶装置を図１を用いて説明する。図
１を参照して、この半導体記憶装置はアウトプットイネ
−ブル信号／ＯＥの入力配線１２ａ上に付設され、ＷＣ
ＢＲコントロ−ル回路２００からのテストモ−ド信号
ｄ，ｅ，ｇ等に応答し、かつ列アドレスストロ−ブ信号
／ＣＡＳの入力配線１３ａに接続され、実施の形態１で
述べたＯＥバッファ２３０を備える。
【００１８】また、図４はこの実施の形態２における第
１の実施例である前記ＯＥバッファ２３０の回路図を示
す。図４を参照して、ＯＥバッファ２３０はＷＣＢＲコ
ントロ−ル回路２００からのテストモ−ド信号ｄ，ｅが
入力するインバ−タ回路９，１０と、これらのインバ−
タ回路９，１０の出力信号がゲ−トに入力され、ソ−ス
に各々チップ内部信号（例えば内部Ｖｃｃ、Ｖｃｃ／
２、Ｖｂｂ等をいう。）が供給され、アウトプットイネ
−ブル信号／ＯＥを入力するパッド１２から延在したア
ウトプットイネ−ブル信号／ＯＥの入力配線１２ａにド
レインが接続するＰチャネルＭＯＳトランジスタ４，５
を設けて、前記テストモ−ド信号ｄ，ｅが入力するＮＯ
Ｒ回路８と、このＮＯＲ回路８の出力ｆが入力するイン
バ−タ回路１１と、このインバ−タ回路１１の出力信号
がゲ−トに入力され、ソ−スがチップ内部／ＯＥ信号の
入力配線１２ｂに接続し、列アドレスストロ−ブ信号／
ＣＡＳを入力するパッド１３から延在した列アドレスス
トロ−ブ信号／ＣＡＳの入力配線１３ａにドレインが接
続したＮチャネルＭＯＳトランジスタ７と、前記ＮＯＲ
回路８の出力ｆがゲ−トに入力され、アウトプットイネ
−ブル信号／ＯＥを入力するパッド１２から延在したア
ウトプットイネ−ブル信号／ＯＥの入力配線１２ａにソ
−スが接続し、ドレインがチップ内部／ＯＥ信号の入力
配線１２ｂと接続するＮチャネルＭＯＳトランジスタ６
を備える。
１の実施例である前記ＯＥバッファ２３０の回路図を示
す。図４を参照して、ＯＥバッファ２３０はＷＣＢＲコ
ントロ−ル回路２００からのテストモ−ド信号ｄ，ｅが
入力するインバ−タ回路９，１０と、これらのインバ−
タ回路９，１０の出力信号がゲ−トに入力され、ソ−ス
に各々チップ内部信号（例えば内部Ｖｃｃ、Ｖｃｃ／
２、Ｖｂｂ等をいう。）が供給され、アウトプットイネ
−ブル信号／ＯＥを入力するパッド１２から延在したア
ウトプットイネ−ブル信号／ＯＥの入力配線１２ａにド
レインが接続するＰチャネルＭＯＳトランジスタ４，５
を設けて、前記テストモ−ド信号ｄ，ｅが入力するＮＯ
Ｒ回路８と、このＮＯＲ回路８の出力ｆが入力するイン
バ−タ回路１１と、このインバ−タ回路１１の出力信号
がゲ−トに入力され、ソ−スがチップ内部／ＯＥ信号の
入力配線１２ｂに接続し、列アドレスストロ−ブ信号／
ＣＡＳを入力するパッド１３から延在した列アドレスス
トロ−ブ信号／ＣＡＳの入力配線１３ａにドレインが接
続したＮチャネルＭＯＳトランジスタ７と、前記ＮＯＲ
回路８の出力ｆがゲ−トに入力され、アウトプットイネ
−ブル信号／ＯＥを入力するパッド１２から延在したア
ウトプットイネ−ブル信号／ＯＥの入力配線１２ａにソ
−スが接続し、ドレインがチップ内部／ＯＥ信号の入力
配線１２ｂと接続するＮチャネルＭＯＳトランジスタ６
を備える。
【００１９】以上のように構成されたＯＥバッファ２３
０の動作について説明する。まず、前記テストモ−ド信
号ｄがハイレベルでテストモ−ド信号ｅがロウレベルの
場合はＰチャネルＭＯＳトランジスタ４がＯＮ状態とな
り、ＰチャネルＭＯＳトランジスタ５がＯＦＦ状態とな
る。また、ＮＯＲ回路８の出力ｆはロウレベルであるた
めＮチャネルＭＯＳトランジスタ６はＯＦＦ状態とな
り、ＮチャネルＭＯＳトランジスタ７はＯＮ状態とな
る。従って、ＰチャネルＭＯＳトランジスタ４を介し、
アウトプットイネ−ブル信号／ＯＥの入力配線１２ａ上
に供給されたチップ内部信号のレベルが、アウトプット
イネ−ブル信号／ＯＥを入力するパッド１２に出力され
て測定が可能となる。
０の動作について説明する。まず、前記テストモ−ド信
号ｄがハイレベルでテストモ−ド信号ｅがロウレベルの
場合はＰチャネルＭＯＳトランジスタ４がＯＮ状態とな
り、ＰチャネルＭＯＳトランジスタ５がＯＦＦ状態とな
る。また、ＮＯＲ回路８の出力ｆはロウレベルであるた
めＮチャネルＭＯＳトランジスタ６はＯＦＦ状態とな
り、ＮチャネルＭＯＳトランジスタ７はＯＮ状態とな
る。従って、ＰチャネルＭＯＳトランジスタ４を介し、
アウトプットイネ−ブル信号／ＯＥの入力配線１２ａ上
に供給されたチップ内部信号のレベルが、アウトプット
イネ−ブル信号／ＯＥを入力するパッド１２に出力され
て測定が可能となる。
【００２０】また、ＮチャネルＭＯＳトランジスタ７を
介して、列アドレスストロ−ブ信号／ＣＡＳの入力配線
１３ａとチップ内部／ＯＥ信号の入力配線１２ｂが接続
されることにより、列アドレスストロ−ブ信号／ＣＡＳ
のみによってセンスアンプ１５０から読み出したデ−タ
のリ−ド制御が可能となる。
介して、列アドレスストロ−ブ信号／ＣＡＳの入力配線
１３ａとチップ内部／ＯＥ信号の入力配線１２ｂが接続
されることにより、列アドレスストロ−ブ信号／ＣＡＳ
のみによってセンスアンプ１５０から読み出したデ−タ
のリ−ド制御が可能となる。
【００２１】さらに前記テストモ−ド信号ｄがロウレベ
ルでテストモ−ド信号ｅがハイレベルの場合も同様であ
る。
ルでテストモ−ド信号ｅがハイレベルの場合も同様であ
る。
【００２２】次に、図５は第２の実施例であるＯＥバッ
ファ２５０を示す。図５を参照に、このＯＥバッファ２
５０は前記ＯＥバッファ２３０に比べて、さらにＷＣＢ
Ｒコントロ−ル回路２００からのテストモ−ド信号ｇが
入力するインバ−タ回路１７と、このインバ−タ回路１
７の出力信号がゲ−トに入力され、ソ−スにチップ内部
信号が供給され、アウトプットイネ−ブル信号／ＯＥを
入力するパッド１２から延在したアウトプットイネ−ブ
ル信号／ＯＥの入力配線１２ａにドレインが接続するＰ
チャネルＭＯＳトランジスタ１５を設け、前記テストモ
−ド信号ｇがｄ，ｅ同様入力するＮＯＲ回路１８を備え
る。
ファ２５０を示す。図５を参照に、このＯＥバッファ２
５０は前記ＯＥバッファ２３０に比べて、さらにＷＣＢ
Ｒコントロ−ル回路２００からのテストモ−ド信号ｇが
入力するインバ−タ回路１７と、このインバ−タ回路１
７の出力信号がゲ−トに入力され、ソ−スにチップ内部
信号が供給され、アウトプットイネ−ブル信号／ＯＥを
入力するパッド１２から延在したアウトプットイネ−ブ
ル信号／ＯＥの入力配線１２ａにドレインが接続するＰ
チャネルＭＯＳトランジスタ１５を設け、前記テストモ
−ド信号ｇがｄ，ｅ同様入力するＮＯＲ回路１８を備え
る。
【００２３】また、ＯＥバッファ２５０の動作はＯＥバ
ッファ２３０と同様である。
ッファ２３０と同様である。
【００２４】この実施の形態２によるとチップ内部信号
引き出しのための専用パッドあるいは２個のパッドの間
に連結されたスイッチ制御手段等が存在せず、チップの
集積度を向上することができ、チップ外部からクロック
信号を与えることによってセンスアンプからのデ−タの
リ−ド制御が可能となる。さらに、テスト信号およびイ
ンバ−タ回路およびＰチャネルＭＯＳトランジスタ等を
増加することにより、各種所望のチップ内部信号のレベ
ルを任意にアウトプットイネ−ブル信号／ＯＥの入力パ
ッドへ出力して測定することができる。
引き出しのための専用パッドあるいは２個のパッドの間
に連結されたスイッチ制御手段等が存在せず、チップの
集積度を向上することができ、チップ外部からクロック
信号を与えることによってセンスアンプからのデ−タの
リ−ド制御が可能となる。さらに、テスト信号およびイ
ンバ−タ回路およびＰチャネルＭＯＳトランジスタ等を
増加することにより、各種所望のチップ内部信号のレベ
ルを任意にアウトプットイネ−ブル信号／ＯＥの入力パ
ッドへ出力して測定することができる。
【００２５】
【発明の効果】上記したように、この発明に係る半導体
記憶装置は、外部からの制御信号を入力するための信号
端子と、これらの制御信号に制御され、複数のメモリセ
ルからのデ−タを増幅するセンスアンプを含み、外部か
らのアドレス入力信号およびクロック信号および書き込
み制御入力信号により制御される書き込み制御回路によ
りテストモ−ド信号を出力するとともに、クロック信号
により制御される読み出し制御回路によりデ−タの読み
出しに応答して読み出し信号を発生する半導体記憶装置
において、テストモ−ド信号あるいは読み出し信号に応
答して、内部信号レベルを信号端子に出力する制御バッ
ファを備えたことにより、チップ内部信号引き出しのた
めの専用パッドあるいは２個のパッドの間に連結された
スイッチ制御手段等が存在せず、チップの集積度を向上
することができる。
記憶装置は、外部からの制御信号を入力するための信号
端子と、これらの制御信号に制御され、複数のメモリセ
ルからのデ−タを増幅するセンスアンプを含み、外部か
らのアドレス入力信号およびクロック信号および書き込
み制御入力信号により制御される書き込み制御回路によ
りテストモ−ド信号を出力するとともに、クロック信号
により制御される読み出し制御回路によりデ−タの読み
出しに応答して読み出し信号を発生する半導体記憶装置
において、テストモ−ド信号あるいは読み出し信号に応
答して、内部信号レベルを信号端子に出力する制御バッ
ファを備えたことにより、チップ内部信号引き出しのた
めの専用パッドあるいは２個のパッドの間に連結された
スイッチ制御手段等が存在せず、チップの集積度を向上
することができる。
【００２６】また、請求項１記載の半導体記憶装置にお
いて、制御バッファはテストモ−ド信号および読み出し
信号に応答して、テストモ−ド信号および読み出し信号
のレベルに応じて出力レベルを指示するＮＡＮＤ回路
と、ＮＡＮＤ回路の出力がゲ−トに入力され、ソ−スに
チップ内部の信号が入力され、ドレインが信号端子と接
続するＰチャネルＭＯＳトランジスタを備えたことによ
って回路構成が簡単でかつ製造も容易であり、チップの
集積度を向上することができる。
いて、制御バッファはテストモ−ド信号および読み出し
信号に応答して、テストモ−ド信号および読み出し信号
のレベルに応じて出力レベルを指示するＮＡＮＤ回路
と、ＮＡＮＤ回路の出力がゲ−トに入力され、ソ−スに
チップ内部の信号が入力され、ドレインが信号端子と接
続するＰチャネルＭＯＳトランジスタを備えたことによ
って回路構成が簡単でかつ製造も容易であり、チップの
集積度を向上することができる。
【００２７】さらに、請求項１記載の半導体記憶装置に
おいて、制御バッファは複数のテストモ−ド信号のレベ
ルに応じて出力レベルを指示するＮＯＲ回路と、各々の
テストモ−ド信号の反転信号がゲ−トに入力され、ソ−
スにチップ内部の信号が入力され、ドレインが第１の信
号端子と接続し、各々のテストモ−ド信号に応じたＰチ
ャネルＭＯＳトランジスタと、ＮＯＲ回路の出力がゲ−
トに入力され、ソ−スが内部制御信号の配線と接続し、
ドレインが第１の信号端子と接続する第１のＮチャネル
ＭＯＳトランジスタと、ＮＯＲ回路の反転出力がゲ−ト
に入力され、ソ−スが第２の信号端子と接続し、ドレイ
ンが内部制御信号の配線と接続する第２のＮチャネルＭ
ＯＳトランジスタを備えたことにより、色々な種類の内
部信号レベルを信号端子に出力して測定することができ
る。
おいて、制御バッファは複数のテストモ−ド信号のレベ
ルに応じて出力レベルを指示するＮＯＲ回路と、各々の
テストモ−ド信号の反転信号がゲ−トに入力され、ソ−
スにチップ内部の信号が入力され、ドレインが第１の信
号端子と接続し、各々のテストモ−ド信号に応じたＰチ
ャネルＭＯＳトランジスタと、ＮＯＲ回路の出力がゲ−
トに入力され、ソ−スが内部制御信号の配線と接続し、
ドレインが第１の信号端子と接続する第１のＮチャネル
ＭＯＳトランジスタと、ＮＯＲ回路の反転出力がゲ−ト
に入力され、ソ−スが第２の信号端子と接続し、ドレイ
ンが内部制御信号の配線と接続する第２のＮチャネルＭ
ＯＳトランジスタを備えたことにより、色々な種類の内
部信号レベルを信号端子に出力して測定することができ
る。
【図１】 この発明の実施の形態１を説明するためのＤ
ＲＡＭのブロック図である。
ＲＡＭのブロック図である。
【図２】 この発明の実施の形態１におけるＷＥバッフ
ァの回路図である。
ァの回路図である。
【図３】 この発明の実施の形態１におけるＷＥバッフ
ァの動作を示すタイミングチャ−トである。
ァの動作を示すタイミングチャ−トである。
【図４】 この発明の実施の形態２における第１の実施
例であるＯＥバッファの回路図である。
例であるＯＥバッファの回路図である。
【図５】 この発明の実施の形態２における第２の実施
例であるＯＥバッファの回路図である。
例であるＯＥバッファの回路図である。
【図６】 従来の半導体記憶装置図である。
１ ＮＡＮＤ回路 ２ Ｐ
チャネルＭＯＳトランジスタ ３ パッド ４ ＰチャネルＭＯＳトランジスタ ５ Ｐ
チャネルＭＯＳトランジスタ ６ ＮチャネルＭＯＳトランジスタ ７ Ｎ
チャネルＭＯＳトランジスタ ８ ＮＯＲ回路 １２ パッド １２ｂ チップ内部／ＯＥ信号の入力配線 １３ パッド １５ ＰチャネルＭＯＳトランジスタ １８ ＮＯＲ回路 １９０ リ−ドコントロ−ル回路 ２００
ＷＣＢＲコントロ−ル回路 ２１０ ＷＥバッファ ２３０
ＯＥバッファ ａ テストモ−ド信号 ｂ リ
−ド信号 ｃ 出力 ｄ テ
ストモ−ド信号 ｅ テストモ−ド信号 ｆ 出
力 ｇ テストモ−ド信号 ｈ 出
力
チャネルＭＯＳトランジスタ ３ パッド ４ ＰチャネルＭＯＳトランジスタ ５ Ｐ
チャネルＭＯＳトランジスタ ６ ＮチャネルＭＯＳトランジスタ ７ Ｎ
チャネルＭＯＳトランジスタ ８ ＮＯＲ回路 １２ パッド １２ｂ チップ内部／ＯＥ信号の入力配線 １３ パッド １５ ＰチャネルＭＯＳトランジスタ １８ ＮＯＲ回路 １９０ リ−ドコントロ−ル回路 ２００
ＷＣＢＲコントロ−ル回路 ２１０ ＷＥバッファ ２３０
ＯＥバッファ ａ テストモ−ド信号 ｂ リ
−ド信号 ｃ 出力 ｄ テ
ストモ−ド信号 ｅ テストモ−ド信号 ｆ 出
力 ｇ テストモ−ド信号 ｈ 出
力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 尚隆 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内 (72)発明者 笠本 正之 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内
Claims (3)
- 【請求項１】 外部からの制御信号を入力するための信
号端子と、これらの制御信号に制御され、複数のメモリ
セルからのデ−タを増幅するセンスアンプを含み、外部
からのアドレス入力信号およびクロック信号および書き
込み制御入力信号により制御される書き込み制御回路に
よりテストモ−ド信号を出力するとともに、前記クロッ
ク信号により制御される読み出し制御回路により前記デ
−タの読み出しに応答して読み出し信号を発生する半導
体記憶装置において、 前記テストモ−ド信号あるいは読み出し信号に応答し
て、内部信号レベルを前記信号端子に出力する制御バッ
ファを備えることを特徴とする半導体記憶装置。 - 【請求項２】 前記制御バッファは前記テストモ−ド信
号および前記読み出し信号に応答して、前記テストモ−
ド信号および前記読み出し信号のレベルに応じて出力レ
ベルを指示するＮＡＮＤ回路と、 前記ＮＡＮＤ回路の出力がゲ−トに入力され、ソ−スに
チップ内部の信号が入力され、ドレインが前記信号端子
と接続するＰチャネルＭＯＳトランジスタを含むことを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記制御バッファは複数の前記テストモ
−ド信号のレベルに応じて出力レベルを指示するＮＯＲ
回路と、 各々の前記テストモ−ド信号の反転信号がゲ−トに入力
され、ソ−スにチップ内部の信号が入力され、ドレイン
が第１の信号端子と接続し、各々の前記テストモ−ド信
号に応じたＰチャネルＭＯＳトランジスタと、 前記ＮＯＲ回路の出力がゲ−トに入力され、ソ−スが内
部制御信号の配線と接続し、ドレインが前記第１の信号
端子と接続する第１のＮチャネルＭＯＳトランジスタ
と、 前記ＮＯＲ回路の反転出力がゲ−トに入力され、ソ−ス
が第２の信号端子と接続し、ドレインが前記内部制御信
号の配線と接続する第２のＮチャネルＭＯＳトランジス
タを含むことを特徴とする請求項１記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155142A JPH113600A (ja) | 1997-06-12 | 1997-06-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155142A JPH113600A (ja) | 1997-06-12 | 1997-06-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113600A true JPH113600A (ja) | 1999-01-06 |
Family
ID=15599468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9155142A Pending JPH113600A (ja) | 1997-06-12 | 1997-06-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113600A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100838389B1 (ko) * | 2005-09-29 | 2008-06-13 | 주식회사 하이닉스반도체 | 메모리 장치의 내부전압 측정 회로. |
| US7577050B2 (en) | 2005-09-29 | 2009-08-18 | Hynix Semiconductor, Inc. | Semiconductor memory device for measuring internal voltage |
-
1997
- 1997-06-12 JP JP9155142A patent/JPH113600A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100838389B1 (ko) * | 2005-09-29 | 2008-06-13 | 주식회사 하이닉스반도체 | 메모리 장치의 내부전압 측정 회로. |
| US7577050B2 (en) | 2005-09-29 | 2009-08-18 | Hynix Semiconductor, Inc. | Semiconductor memory device for measuring internal voltage |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
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|
| A621 | Written request for application examination |
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| RD01 | Notification of change of attorney |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061010 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070220 |