KR19980041721A - 반도체 회로 장치 - Google Patents

반도체 회로 장치 Download PDF

Info

Publication number
KR19980041721A
KR19980041721A KR1019970016940A KR19970016940A KR19980041721A KR 19980041721 A KR19980041721 A KR 19980041721A KR 1019970016940 A KR1019970016940 A KR 1019970016940A KR 19970016940 A KR19970016940 A KR 19970016940A KR 19980041721 A KR19980041721 A KR 19980041721A
Authority
KR
South Korea
Prior art keywords
power supply
internal power
test mode
node
signal
Prior art date
Application number
KR1019970016940A
Other languages
English (en)
Other versions
KR100287392B1 (ko
Inventor
이토우다카시
Original Assignee
키타오카타카시
미쓰비시덴키가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 키타오카타카시, 미쓰비시덴키가부시끼가이샤 filed Critical 키타오카타카시
Publication of KR19980041721A publication Critical patent/KR19980041721A/ko
Application granted granted Critical
Publication of KR100287392B1 publication Critical patent/KR100287392B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Abstract

내부 전원 회로가 발진한 경우에 구동 트랜지스터의 최적 게이트 폭을 용이하게 평가할 수 있다.
전압 강하 컨버터(300)내의 구동 트랜지스터(302)와 병렬로 한 개의 구동 트랜지스터(303)를 접속하여, WCBR 및 어드레스 키의 검출에 의해 활성화된 테스트 모드 신호 TE에 응답하여, 구동 트랜지스터(303)를 선택적으로 비활성화시킨다.

Description

반도체 회로 장치
본 발명은 반도체 회로 장치에 관한 것으로, 특히 외부 전원 전압을 수신하여 통상 모드와 테스트 모드를 구비하는 반도체 회로 장치에 관한 것이다.
현재, 반도체 회로 장치의 하나로서, DRAM(dynamic random access memory), SRAM(static random access memory) 등의 반도체 기억 장치가 제안되어 있다. 최근에는 소비 전력을 줄이기 위하여, 외부 전원 전압(예를 들면, 5V)을 강압하여 내부 전원 회로(예를 들면, 3. 3V)를 생성하는 내부 전원 회로를 내장한 반도체 기억 장치도 제안되어 있다.
도 14는 DRAM 등에 사용되는 종래의 내부 전원 회로의 구성을 도시한 회로도이다. 도시한 바와 같이, 종래의 내부 전원 회로는 차동 증폭기(3) 및 구동 트랜지스터(4)를 포함한다. 차동 증폭기(3)는 기준 전압 VREF을 수신하는 반전 입력 단자와 내부 전원 노드(2)에 접속된 비반전 입력 단자를 가진다. 구동 트랜지스터(4)는 차동 증폭기(3)의 출력 단자에 접속된 게이트를 가지고, 외부 전원 노드(1)와 내부 전원 노드(2) 사이에 접속된다.
상기 내부 전원 회로에 있어서는, 내부 전원 전압 intVCC이 차동 증폭기(3)에 피드백됨으로써, 차동 증폭기(3)가 내부 전원 전압 intVCC이 기준 전압 VREF와 동등하게 되도록 구동 트랜지스터(4)를 제어한다. 즉, 차동 증폭기(3) 및 구동 트랜지스터(4)는 폐쇄 루프(closed loop)를 형성하게 된다. 그 결과, 내부 전원 회로는 외부 전원 전압 extVCC보다도 낮은 내부 전원 전압 intVCC을 내부 전원 노드(2)에 공급한다.
이와 같은 내부 전원 회로에 있어서, 보다 많은 전류를 내부 전원 노드(2)에 공급하기 위해서는, 구동 트랜지스터(4)의 게이트 폭을 넓게 하는 것이 바람직하다. 이것은, 도 15에 도시한 바와 같이, 구동 트랜지스터(4)의 게이트 폭(W)을 넓힐수록 구동 능력이 향상되기 때문이다.
그러나, 상술한 바와 같이 내부 전원 회로에는 피드백 루프가 형성되어 있으므로, 도 15에 도시된 바와 같이, 구동 트랜지스터(4)의 게이트 폭(W)을 넓게할 수록 발진에 대한 안정성은 저하된다. 이처럼 구동 트랜지스터(4)의 구동 능력과 발진에 대한 안정성 사이에는 소위 상호 절충 관계(trade off)가 있다.
따라서, 발진이 일어나지 않는 범위 내에서 구동 트랜지스터(4)의 게이트 폭(W)을 가능한 한 넓게 설계하는 것이 바람직하지만, DRAM 칩을 제작한 후 기대하지 않은 발진이 일어날 경우가 있다. 이것은 구동 능력이 크고, 또 발진에 대한 안정성이 높은 최적의 게이트 폭(W)을 시뮬레이션 등을 이용하여 완전히 예측하는 것은 곤란하기 때문이다. 또, 제조 공정의 차이에 의해 발진이 일어나는 경우도 있다.
이와 같이, DRAM 칩을 제작한 후에 발진이 일어난 경우, 구동 트랜지스터(4)의 게이트 폭(W)을 보다 좁게 설계할 필요가 있지만, 게이트 폭(W)을 어느 정도 좁게 하면 발진이 정지하는가를 예측하기는 어렵다. 이 때문에 마스크를 개정하여 새로운 칩을 다시 제작하였음에도 불구하고, 재차 발진이 일어날 수 있다. 이와 같이 종래의 내부 전원 회로에 있어서는, 구동 트랜지스터(4)의 게이트 폭(W)을 가장 적절하게 설계하기 위해, 마스크를 반복해서 개정해야 하는 문제점이 있었다.
또한, 마스크의 개정 회수를 줄이기 위해, FIB(Focused Ion Beam) 가공을 이용하여 최적의 게이트 폭(W)을 평가하는 방법이 있지만, FIB 가공이라고 하는 번거로운 작업을 행해야 하는 문제점이 있었다. 더우기, 사전에 FIB 가공에 의한 평가를 하였다 하더라도, 발진이 일어날 수 있는 문제가 있었다.
따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로, 내부전원 회로의 전류 공급 능력을 용이하게 할 수 있는 반도체 회로 장치를 제공하는 데에 있다.
도 1은 본 발명의 제 1 실시예에 의한 DRAM의 전체 구성을 도시한 블럭도
도 2는 도 1의 내부 전원 회로의 상세한 회로도
도 3은 도 1의 테스트 모드 검출 회로 구성을 도시한 블럭도
도 4는 도 3의 WCBR 검출 회로의 상세한 회로도
도 5는 도 3의 수퍼 VIH 검출 회로의 상세한 블럭도
도 6은 도 3의 테스트 모드 검출 회로의 동작을 설명하기 위한 타이밍차트
도 7은 본 발명의 제 2 실시예에 의한 DRAM에 내장된 내부 전원 회로의 구체적인 구성을 도시한 회로도
도 8은 본 발명의 제 3 실시예에 의한 DRAM에 내장된 내부 전원 회로의 구체적인 구성을 도시한 회로도
도 9는 도 8의 내부 전원 회로를 위해 사용된 테스트 모드 검출 회로의 구성을 도시한 블럭도
도 10은 도 9의 어드레스 검출 회로의 상세한 회로도
도 11은 도 9의 테스트 모드 검출 회로의 동작을 설명하기 위한 타이밍차트
도 12는 본 발명의 제 4 실시예에 의한 DRAM에 내장된 내부 전원 회로의 구체적인 구성을 도시한 회로도
도 13은 본 발명의 제 5 실시예에 의한 DRAM에 내장된 내부 전원 회로의 구체적인 구성을 도시한 회로도
도 14는 DRAM에 내장된 종래의 내부 전원 회로의 구성을 도시한 회로도
도 15는 도 14의 구동 트랜지스터의 게이트 폭과 구동 능력 및 발진에 대한 안정성과의 관계를 도시한 그래프
도면의 주요 부분에 대한 부호의 설명
1 : 외부 전원 노드2 : 내부 전원 노드
10 : 메모리 셀 어레이11 : 행 및 열 어드레스 버퍼
12 : 행 디코더13 : 열 디코더
17 : 기록 구동 회로28 : 어드레스 단자
30 : 내부 전원 회로31 : 테스트 모드 검출 회로
32 : WCBR 검출 회로33 : 수퍼 VIH 검출 회로
300, 340 : 전압 강하 컨버터301, 341 : 차동 증폭기
302, 303, 342, 350 : 구동 트랜지스터304, 351 : 전송 게이트
306, 346, 353 : P 채널 MOS 트랜지스터
344 : N 채널 MOS 트랜지스터380, 390, 391 : 퓨즈
상기의 목적을 달성하기 위해, 본 발명의 반도체 회로 장치에 따르면, 외부전원 전압을 수신하고, 통상 모드와 테스트 모드를 가지는 반도체 회로 장치는, 내부회로, 제 1의 내부 전원 수단, 제 2의 내부 전원 수단, 검출 수단 및 활성화/비활성화 수단을 구비한다. 내부 회로는 내부 전원 노드에 접속되어, 소정의 동작을 행한다. 제 1의 내부 전원 수단은 외부 전원 전압을 수신하는 외부 전원 노드에 접속되어, 외부 전원 전압보다도 낮은 내부 전원 전압을 내부 전원 노드에 공급한다. 제 2의 내부 전원 수단은 외부 전원 노드에 접속되어, 내부 전원 전압을 내부 전원 노드에 공급한다. 검출 수단은 사전설정된 타이밍으로 외부로부터 인가된 제어 신호에 응답하여, 테스트 모드를 검출하여, 제 1의 테스트 모드 신호를 생성한다. 활성화/비활성화 수단은 제 1의 테스트 모드 신호에 응답하여, 제 2의 내부 전원 수단을 활성화/비활성화시킨다.
또, 본 발명의 반도체 회로 장치에 있어서는, 행 및 열 어레이 신호를 수신하는 다수의 어레이 단자를 구비한다. 상기 내부 회로는 메모리 셀 어레이, 어드레스 버퍼, 행 디코더, 열 디코더 및 기록 수단을 포함한다. 메모리 셀 어레이는 행 및 열로 배치된 다수의 메모리 셀을 갖는다. 어드레스 버퍼는 행 어드레스 스트로브 신호에 응답하여, 행 어드레스 신호의 스트로브를 행함과 동시에, 열 어드레스 스트로브 신호에 응답하여, 열 어드레스 신호의 스트로브를 실행한다. 행 디코더는 어드레스 버퍼로부터의 행 어드레스 신호에 응답하여, 메모리 셀 어레이의 행을 선택한다. 행 디코더는 어드레스 버퍼로부터의 열 어드레스 신호에 응답하여, 메모리 셀 어레이의 열을 선택한다. 기록 수단은 행 디코더에 의해 선택된 행 및 열 디코더에 의해 선택된 열에 배치된 메모리 셀 어레이에 데이터 신호를 기록 인에이블 신호에 응답하여, 기록한다. 상기 검출 수단은 행 어드레스 스트로브 신호가 활성화 되기 전에 열 어드레스 스트로브 신호 및 기록 인에이블 신호가 활성화되었을 때 제 2의 테스트 모드 신호를 생성하는 수단과 어드레스 단자중 적어도 한 개에 접속되어, 제 2의 테스트 모드 신호가 활성화되고, 내부 전원 전압보다도 높은 전압이 적어도 한 개의 어드레스 단자에 인가되었을 때 제 1의 테스트 모드 신호를 생성하는 수단을 포함한다.
또, 본 발명의 반도체 회로 장치에 있어서는, 제 1의 내부 전원 수단은, 차동증폭기 및 제 1의 구동 트랜지스터를 포함한다. 차동 증폭기는 기준 전압을 수신하는 반전 입력 단자와 내부 전원 노드에 접속된 비반전 입력 단자를 가진다. 제 1의 구동 트랜지스터는 차동 증폭기의 출력 단자에 접속된 게이트를 가지고, 외부 전원 노드와 내부 전원 노드 사이에 접속된다. 상기 제 2의 내부 전원 수단은 제 2의 구동 트랜지스터를 포함한다. 제 2의 구동 트랜지스터는 차동 증폭기의 출력 단자에 접속된 게이트를 가지고, 외부 전원 노드와 내부 전원 노드 사이에 접속된다.
또, 본 발명의 반도체 회로 장치에 있어서는, 외부 전원 전압을 수신하고, 통상 모드와 테스트 모드를 가지는 반도체 회로 장치는, 내부 회로, 제 1의 내부 전원 수단, 제 2의 내부 전원 수단, 검출 수단, 제 1의 비활성화 수단 및 제 2의 비활성화 수단을 포함한다. 내부 회로는 내부 전원 노드에 접속되어 소정의 동작을 행한다. 제 1의 내부 전원 수단은 외부 전원 전압을 수신하여, 외부 전원 전압보다도 낮은 내부 전원 전압을 내부 전원 노드에 공급한다. 제 2의 내부 전원 수단은 외부 전원 노드에 접속되어 내부 전원 전압을 내부 전원 노드에 공급한다. 검출 수단은 테스트 모드를 검출하여 테스트 모드 신호를 생성한다. 제 1의 비활성화 수단은 테스트 모드 신호에 응답하여, 제 2의 내부 전원 수단을 일시적으로 비활성화시킨다. 제 2의 비활성화 수단은 제 2의 내부 전원 수단을 정상적으로 비활성화시킨다.
또, 본 발명의 반도체 회로 장치에 있어서는, 상기 제 1의 내부 전원 수단은 차동 증폭기 및 제 1의 구동 트랜지스터를 포함한다. 차동 증폭기는 기준 전압을 수신하는 반전 입력 단자와 내부 전원 노드에 접속되는 비반전 입력 단자를 가진다. 제 1의 구동 트랜지스터는 차동 증폭기의 출력 단자에 접속된 게이트를 가지고, 외부 전원 노드와 내부 전원 노드 사이에 접속된다. 상기 제 2의 내부 전원 수단은 제 2의 구동 트랜지스터를 포함한다. 제 2의 구동 트랜지스터는 차동 증폭기의 출력 단자에 접속된 게이트를 가지고, 외부 전원 노드와 내부 전원 노드 사이에 접속된다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다. 여기서, 각 도면에서 동일 부분에는 동일한 부호를 사용하여 설명한다.
제 1 실시예
도 1은 본 발명의 제 1 실시예에 따른 DRAM의 전체 구성을 도시한 블럭도이다. 도시한 바와 같이, DRAM은 메모리 셀 어레이(10)와, 행 및 열 어드레스 버퍼(11)와, 행 디코더(12)와, 열 디코더(13)와, 센스 앰프(14)와, 입출력 회로(15)와, 입력 버퍼(16)와, 기록 드라이버(17)와, 프리앰프(18)와, 출력 버퍼(19)와, /RAS(행 어드레스 스트로브 신호)버퍼(20)와, /CAS(열 어드레스 스트로브 신호)버퍼(21)와, WE(기록 인에이블 신호)버퍼(22)를 구비한다.
또한, 이 DRAM은 특히 외부 전원 전압 extVCC(예를 들면, 5V)을 수신하는 전원단자(23)와, 접지전압GND를 수신하는 접지단자(24)와, 외부 행 어드레스 스트로브 신호 ext/RAS를 수신하는 제어단자(25)와, 외부 열 어드레스 스트로브 신호ext/CAS를 수신하는 제어 단자(26)와, 외부 기록 인에이블 신호ext/WE를 수신하는 제어단자(27)와, 행 및 열 어드레스 신호A1∼An을 수신하는 n 개의 어드레스 단자(28)와, 데이터 신호 DQ의 입출력을 실행하는 데이터 입출력 단자(29)를 구비한다.
메모리 셀 어레이(10)는 행 및 열로 배치된 다수의 메모리 셀(도시하지 않음)을 가진다. 행 및 열 어드레스 버퍼(11)는 /RAS 버퍼(20)로부터의 내부 행 어드레스 스트로브 신호 int/RAS에 응답하여, 행 어드레스 신호A1∼An의 스트로브(strove)를 행함과 동시에, /CAS 버퍼(21)로부터의 내부 열 어드레스 스트로브 신호int/CAS에 응답하여 열 어드레스 신호A1∼An의 스트로브를 행한다. 행 디코더(12)는 행 및 열 어드레스 버퍼(11)로부터의 행 어드레스 신호A1∼An에 응답하여, 메모리 셀 어레이(10)의 행(워드선)을 선택한다. 열 디코더(13)는 행 및 열 어드레스 버퍼(11)로부터의 열 어드레스 신호A1∼An에 응답하여, 메모리 셀 어레이(10)의 열(컬럼 선택선, 비트선)을 선택한다. 센스 앰프(14)는 메모리 셀 어레이(10)로부터 판독된 데이터 신호를 증폭한다. 입출력 회로(15)는 한 쌍의 컬럼 선택 게이트 및 데이터 입출력 선을 포함하고, 열 디코더(13)에 의해 선택된 열에 데이터 신호를 입력하거나, 또는 열 디코더(13)에 의해 선택된 열로부터 데이터 신호를 출력한다. 입력 버퍼(16)는 데이터 입출력 단자(29)에 입력된 데이터 신호 DQ를 기록 드라이버(17)에 공급한다. 이 기록 드라이버(17)는 데이터 신호 DQ를 입출력 회로(15)에 공급하고, /WE 버퍼(22)로 부터의 내부 기록 인에이블 신호int/WE에 응답하여, 행 디코더(12)에 의해 선택된 행과 열 디코더(13)에 의해 선택된 열에 배치된 메모리 셀에 데이터 신호 DQ를 기록한다.
또한, DRAM은 내부 전원 회로(30)과, 테스트 모드 검출 회로(31)를 구비한다. 내부 전원 회로(30)는 전원 단자(23)로부터의 외부 전원 전압 extVCC를 강압함으로써 내부 전원 전압 intVCC (예를 들면 3. 3V)를 생성하고, 메모리 셀 어레이(10), 어드레스 버퍼(11), 행 디코더(12), 열 디코더(13), 기록 드라이버(17) 등의 내부 회로에 각각 공급한다.
테스트 모드 검출 회로(31)는 내부 행 어드레스 스트로브 신호 int/RAS, 내부 열 어드레스 스트로브 신호 int/CAS 및 내부 기록 인에이블 신호 int/WE가 WCBR(/WE, /CAS before /RAS)의 타이밍으로 인가되고, 또 소정의 어드레스 키가 입력됨으로써 테스트 모드를 검출하여, 테스트 모드 신호 TE를 발생한다. 내부 전원 회로(30)의 공급 능력은 테스트 모드 신호 TE에 응답하여, 변화된다.
도 2는 도 1에 도시한 내부 전원 회로(30)의 상세한 회로도이다. 도시한 바와 같이, 내부 전원 회로(30)는 외부 전원 전압 extVCC를 수신하는 외부 전원 노드(1)에 접속되고, 내부 전원 전압 intVCC를 내부 전원 노드(2)에 공급하는 전압 강하 컨버터(VCD)(300)와, 외부 전원 노드(1)에 접속되고, 내부 전원 전압 intVCC를 내부 전원 노드(2)에 공급하는 구동 트랜지스터(303)를 구비한다. 또한, 내부 전원 회로(30)는 테스트 모드 신호 TE에 응답하여, 구동 트랜지스터(303)를 활성화/비활성화하기 위해, 전송 게이트(304)와, 인버터 회로(305)와, P 채널 MOS 트랜지스터(306)를 구비한다.
전압강하 컨버터(300)는 차동 증폭기(301)와 구동 트랜지스터(302)를 포함한다. 차동 증폭기(301)는 기준 전압 VREF를 수신하는 반전 입력 단자와, 내부 전원 노드(2)에 접속된 비반전 입력 단자를 가진다. 구동 트랜지스터(302)는 P 채널 MOS 트랜지스터로 이루어지며, 차동 증폭기(301)의 출력 단자에 접속된 게이트를 가지고, 외부 전원 노드(1)과 내부 전원 노드(2) 사이에 접속된다.
구동 트랜지스터(303)는 P 채널 MOS 트랜지스터로 구성되며, 차동 증폭기(301)의 출력 단자에 전송 게이트(304)를 통하여 접속된 게이트를 가지고, 외부 전원 노드(1)와 내부 전원 노드(2) 사이에 접속된다. 전송 게이트(304)는 차동 증폭기(301)의 출력 단자와 구동 트랜지스터(303)의 게이트 사이에 접속되어, 테스트 모드 신호 TE에 응답하여, 온/오프된다. P 채널 MOS 트랜지스터(306)는 외부 전원 노드(1)와 구동 트랜지스터(303)의 게이트 사이에 접속되어, 테스트 모드 TE에 응답하여, 전송 게이트(304)가 오프 상태일때 구동 트랜지스터(303)를 오프 상태로 한다.
도 3은 도 1에 도시한 테스트 모드 검출 회로(31)의 구성을 도시한 블럭도이다. 도시한 바와 같이, 테스트 모드 검출 회로(31)는 WCBR 검출 회로(32)와, 수퍼 VIH 검출 회로(33)를 구비한다.
WCBR 검출 회로(32)는 내부 행 어드레스 스트로브 신호 int/RAS가 활성화되기 전에 내부 열 어드레스 스트로브 신호 int/CAS 및 내부 기록 인에이블 신호 int/WE가 활성화되었을 때, 즉, 신호 int/RAS, int/CAS, int/WE가 WCBR의 타이밍으로 입력되었을 때, 테스트 모드 신호 WCBR를 생성한다.
수퍼 VIH 검출 회로(33)는 한 개의 어드레스 단자(28)에 접속되어, 테스트 모드 신호 WCBR이 활성화되고, 또 내부 전원 전압 intVCC보다도 높은 전압(수퍼VIH)이 어드레스 단자(28)에 입력되었을 때, 테스트 모드 신호 TE를 생성한다.
도 4는 도 3에 도시한 WCBR 검출 회로(32)의 상세한 회로도이다. 도시한 바와 같이, WCBR 검출 회로(32)는 인버터 회로(310)∼(314)와, NAND 회로(315)∼(320)와, 부논리의 NAND 회로(negative logic AND gate)(321)를 포함한다.
도 5는 도 3에 도시한 수퍼 VIH 검출 회로(33)의 상세한 블럭도이다. 도시한 바와 같이, 수퍼 VIH 검출 회로(33)는 어드레스 단자(28)에 인가된 수퍼 VIH의 레벨을 변환하는 레벨 컨버터(330)와, 이 레벨 컨버터(330)의 출력 전압을 기준 전압VREFO과 비교하여 테스트 모드 신호 TE를 생성하는 차동 증폭기(331)와, 차동 증폭기(331)의 접지 단자에 접속되어, 테스트 모드 신호 WCBR에 응답하여, 차동 증폭기(331)를 활성화/비활성화하는 N 채널 MOS 트랜지스터(332)를 포함한다.
다음으로, 상기와 같이 구성된 DRAM, 특히 내부 전원 회로(30) 및 테스트 모드 검출 회로(31)의 동작에 대해서 설명한다.
이 DRAM은 통상 모드와 테스트 모드를 가지며, 통상 모드에서는 통상의 동작을 행한다. 통상 모드에 있어서는, 테스트 모드 검출 회로(31)는 L레벨(low level;비활성)의 테스트 모드 신호 TE를 생성하므로, 도 2에 도시한 전송 게이트(304)는 온 상태로 되고, P 채널 MOS 트랜지스터(306)는 오프 상태로 된다. 그 결과, 구동 트랜지스터(303)는 구동 트랜지스터(302)와 병렬로 접속되어 있으므로, 구동 트랜지스터(302, 303) 전체의 실질적인 게이트 폭은 넓어진다. 따라서, 통상 모드에서는, 내부 전원 회로(30)는 상당한 전류 공급 능력을 가지게 된다.
상기와 같이 구성된 DRAM 칩을 제작한 후, DRAM을 통상 모드로 동작시키면, 내부 전원 회로(30)가 상당한 전류 공급 능력을 가지므로 발진하는 경우가 있다.
내부 전원 회로(30)가 발진했을 경우, 외부 행 어드레스 스트로브 신호ext/RAS, 외부 열 어드레스 스트로브 신호ext/CAS 및 외부 기록 인에이블 신호ext/WE를 WCBR의 타이밍으로 인가하고, 또한 내부 전원 전압int/VCC보다도 높은 수퍼VIH를 어드레스 신호A1로서 어드레스 단자(28)에 인가한다.
도 6의 타이밍차트에 도시된 바와 같이, 내부 행 어드레스 스트로브 신호int/RAS가 L레벨로 활성화되기 전에, 내부 행 어드레스 스트로브 신호int/CAS 및 내부 기록 인에이블 신호 int/WE의 양쪽이 L 레벨로 활성화되어 있으면, 도 3에 도시한 WCBR 검출 회로(32)는 H 레벨(High Level; 활성)의 테스트 모드 신호 WCRB를 생성한다. 따라서, 도 3에 도시한 수퍼 VIH 검출 회로(33)는, H 레벨의 테스트 모드 신호 WCRB에 응답하여, 활성화된다. 이 때, 수퍼 VIH가 어드레스 신호A1으로서 어드레스 단자(28)에 인가되어 있기 때문에, 수퍼 VIH 검출 회로(33)는 H레벨의 테스트 모드 신호TE를 생성한다.
테스트 모드 신호TE가 H 레벨로 활성화되면, 도 2에 도시한 전송 게이트(304)는 오프 상태가 되어, P 채널 MOS 트랜지스터(306)는 온 상태가 된다. 따라서, 구동 트랜지스터(303)는 구동 트랜지스터(302)로부터 분리되므로, 구동 트랜지스터(302, 303)전체의 실질적인 게이트 폭은 좁아지게 된다. P 채널 MOS 트랜지스터(306)는 온 상태로 되므로, 구동 트랜지스터(303)의 게이트는 높은 임피던스 상태가 되지 않고, 구동 트랜지스터(303)는 거의 완전하게 오프 상태로 된다.
상기와 같이 구동 트랜지스터(303)를 분리함으로써 내부 전원 회로(30)의 발진이 정지하면, 구동 트랜지스터(302)의 게이트 폭이 가장 알맞게 설정되는 것을 알 수 있다.
상기 제 1 실시예에 의하면, 제조된 DRAM 칩에 내장된 내부 전원 회로(30)가 발진한 경우에 있어서도, 마스크를 개정할 필요없이, WCBR 및 어드레스 키의 입력에 의해 구동 트랜지스터의 실질적인 게이트 폭을 좁게 할 수 있다. 그러므로, FIB 가공과 같은 번거로운 작업을 행하지 않고, 구동 트랜지스터의 최적 게이트 폭을 시뮬레이션이 아니라 실제의 칩상에서 평가할 수 있다. 그 결과, 내부 전원 회로(30)가 발진하지 않으면서 충분한 전류 공급 능력을 가지도록, 구동 트랜지스터의 게이트 폭을 용이하게 최적화 할 수 있다.
또, WCBR 및 어드레스 키의 입력에 의해 구동 트랜지스터의 실질적인 게이트 폭을 좁게 할 수 있으므로, 본딩 옵션(bonding option) 등에 의한 경우에 비하여, 칩이 차지하는 면적을 줄일 수 있다.
제 2 실시예
도 7은 본 발명의 제 2 실시예에 의한 DRAM에 내장된 내부 전원 회로의 상세한 회로도이다. 도시한 바와 같이, 이 내부 전원 회로는 도 2의 전압 강하 컨버터(300)와 동일한 제 1의 전압 강하 컨버터(300)와, 도 2의 구동 트랜지스터(303) 대신에 제 2의 전압 강하 컨버터(340)를 가진다. 제 2의 전압 강하 컨버터(340)는 차동 증폭기(341) 및 구동 트랜지스터(342)를 포함한다. 차동 증폭기(341)는 기준 전압 VREF를 수신하는 반전 입력 단자와, 내부 전원 노드(2)에 접속된 비반전 입력 단자를 가진다. 구동 트랜지스터(342)는 차동 증폭기(341)의 출력 단자에 접속된 게이트를 가지고, 외부 전원 노드(1)와 내부 전원 노드(2) 사이에 접속된다.
또한, 이 내부 전원 회로는 테스트 모드 신호TE에 응답하여, 전압 강하 컨버터(340)를 활성화/비활성화하기 위해, 인버터 회로(343)와, N채널 MOS 트랜지스터(344)와, 인버터 회로(345)와, P 채널 MOS 트랜지스터(346)를 구비한다. N 채널 MOS 트랜지스터(344)는 차동 증폭기(341)의 전원 단자(GND측)에 접속되어, 테스트 모드 신호TE에 응답하여, 온/오프 상태로 된다. P 채널 MOS 트랜지스터(346)는 외부 전원 노드(1)와 구동 트랜지스터(342)의 게이트 사이에 접속되어, 테스트 모드 신호TE에 응답하여, 트랜지스터(344)가 오프 상태일 때에 구동 트랜지스터(342)를 오프 상태로 한다. 테스트 모드 신호TE는 상기한 제 1 실시예와 마찬가지로, 도 3에 도시된 테스트 모드 검출 회로(31)에 의해 생성된다.
상기와 같이 내부 전원 회로를 구비한 DRAM이 통상 모드에 있는 경우, 테스트 모드 신호 TE는 L레벨로 비활성화된다. N 채널 MOS 트랜지스터(344)는 온 상태로 되고, P 채널 MOS 트랜지스터(346)는 오프 상태가 되므로, 제 2의 전압강하 컨버터(340)는 활성화된다. 따라서, 이들 전압 강하 컨버터(300) 및 (340)가 내부 전원 전압 intVCC을 내부 전원 노드(2)에 공급하게 된다.
통상 모드에서, 상기 내부 전원 회로가 발진했을 경우, 상기 제 1 실시예와 마찬가지로, DRAM은 테스트 모드가 되어, 테스트 모드 신호 TE가 H 레벨로 활성화된다. 따라서, N 채널 MOS 트랜지스터(344)는 오프상태가 되고, P 채널 MOS 트랜지스터(346)는 온 상태가 되기 때문에, 제 2의 전압강하 컨버터(340)는 비활성화된다. 이때, P 채널 MOS 트랜지스터(346)는 외부 전원 전압 extVCC를 구동 트랜지스터(342)의 게이트에 공급하므로, 구동 트랜지스터(342)는 거의 완전하게 오프 상태가 된다.
상기 제 2 실시예에 의하면, WCBR 및 어드레스 키의 검출에 의해 제 2의 전압 강하 컨버터(340)가 비활성화되므로, 상기 제 1 실시예와 같은 효과를 얻을 수 있다.
제 3 실시예
도 8은 본 발명의 제 3 실시예에 의한 DRAM에 내장된 내부 전원 회로의 구체적인 구성을 나타내는 회로도이다. 도시한 바와 같이, 이 내부 전원 회로는 도 2의 구성에 부가하여, 외부 전원 노드(1)에 접속되어, 내부 전원 전압 intVCC을 내부 전원 노드(2)에 공급하는 구동 트랜지스터(350)를 구비한다. 또, 내부 전원 회로는 후술하는 테스트 모드 신호 TE2에 응답하여, 구동 트랜지스터(350)를 활성화/비활성화하기 위해, 전송 게이트(351)와, 인버터 회로(352)와, P 채널 MOS 트랜지스터(353)를 구비한다. 또한, 전송 게이트(304) 및 인버터 회로(305)는 도 2의 테스트 모드 신호TE 대신에 후술하는 테스트 모드 신호TE1을 수신한다.
즉, 이 내부 전원 회로는 전압 강하 컨버터(300)외에, 두 개의 구동 트랜지스터(303, 350)와, 이들 트랜지스터를 각각 비활성화하기 위한 두 개의 회로(304∼306, 351∼353)를 구비한다.
도 9는 도 8의 내부 전원 회로를 위한 테스트 모드 검출 회로의 구성을 도시한 블럭도이다. 이 테스트 모드 검출 회로는, 상기 제 1 실시예에 있어서의 테스트 모드 검출 회로(31)를 대신하여 사용된다. 도시한 바와 같이, 이 테스트 모드 검출 회로는 상기 제 1 실시예와 마찬가지로, WCBR 검출 회로(320), 수퍼 VIH 검출 회로(33) 및 어드레스 검출 회로(36)를 포함한다.
어드레스 검출 회로(36)는 수퍼 VIH 검출 회로(33)로부터의 테스트 모드 신호TE에 응답하여, 활성화되고, 어드레스 신호 A2 및 A3의 조합에 응답하여, 테스트 모드 TE1 및 TE2를 생성한다.
도 10은 도 9의 어드레스 검출 회로(360)의 구체적인 구성을 도시한 회로도이다. 도시한 바와 같이, 어드레스 검출 회로(36)는, NAND회로(361∼364)와, 인버터회로(365∼370)와, 래치 회로(RS 플립플롭 회로)(371, 372)를 포함한다. NAND 회로(361, 362)는, 어드레스 신호 A2 및 A3 및 테스트 모드 신호 TE를 수신한다. 래치회로(371, 372)는 테스트 모드 신호TE1 및 TE2를 각각 생성함과 동시에, 리셋 신호 RST에 응답하여, 리셋된다.
도 11의 타이밍 차트에 도시된 것 처럼, WCBR 및 수퍼 VIH가 검출되면, 상기 제 1 실시예와 마찬가지로 테스트 모드 신호TE가 H레벨로 활성화된다. H레벨 또는 L레벨의 어드레스 신호A2가 어드레스 단자(28)에 입력될 수 있고, 또한, 이와는 별도로 H레벨 또는 L레벨의 어드레스 신호A3가 어드레스 단자(28)에 입력될 수 있다. 이와 같은 어드레스 신호A2 및 A3의 조합에 응답하여, H 레벨 또는 L 레벨의 테스트 모드 신호TE1 및 TE2가 생성된다.
상기와 같이 DRAM이 통상 모드에 있는 경우, 테스트 모드 신호TE1 및 TE2는 모두 L레벨로 비활성화되므로, 구동 트랜지스터(303) 및 (350)는 구동 트랜지스터(302)와 병렬로 접속된다.
상기와 같은 내부 전원 회로가 통상 모드에서 발진하는 경우, 테스트 모드 신호TE1 및 TE2중 적어도 하나가 H레벨로 활성화된다. 테스트 모드 신호 TE1이 활성화되면, 구동 트랜지스터(303)가 분리된다. 테스트 모드 신호TE2가 활성화되면, 구동 트랜지스터(350)가 분리된다. 테스트 모드 신호TE1 및 TE2가 모두 활성화되면, 구동 트랜지스터(303) 및 (350)가 모두 분리된다. 따라서, DRAM칩을 제작한 후에 내부 전원 회로가 발진했을 경우일지라도, 발진이 일어나지 않고, 또 충분한 전류 공급이 가능한 구동 트랜지스터의 게이트 폭을 실제의 칩상에서 평가할 수 있다.
상기 제 3 실시예에 의하면, WCBR 및 어드레스 키의 입력에 의해 다수의 구동 트랜지스터(303, 350)가 선택적으로 비활성화되므로, 상기 제 1 실시예보다도 세밀하게 구동 트랜지스터의 게이트 폭을 최적화할 수 있다.
상기 제 3 실시예과 같이, 내부 전원 회로는, 선택적으로 비활성화될 수 있는 다수의 구동 트랜지스터를 구비해도 무방하다. 마찬가지로, 내부 전원 회로는, 선택적으로 비활성화될 수 있는 다수의 전압 강하 컨버터를 구비할 수도 있다. 또, 테스트 인에이블 신호가 활성화되면, 다수의 구동 트랜지스터 또는 전압 강하 컨버터가 선택적으로 활성화되도록 해도 무방하다.
제 4 실시예
도 12는 본 발명의 제 4 실시예에 의한 DRAM에 내장된 내부 전원 회로의 구체적인 구성을 나타낸 회로도이다. 도시된 바와 같이, 이 내부 전원 회로는 도 2의 구성에 부가하여, 구동 트랜지스터(303)와 직렬로 접속된 퓨즈(380)를 구비한다.
여기서, 전송 게이트(304), 인버터 회로(305) 및 P 채널 MOS 트랜지스터 (305)는, 테스트 모드 신호 TE에 응답하여, 구동 트랜지스터(303)를 일시적으로 비활성화시킨다. 퓨즈(380)는 폴리실리콘 등으로 되어 있고, 구동 트랜지스터(303)를 정상적으로 비활성화시킨다. 또한, 테스트 모드 신호TE는 상기 제 1 실시예와 마찬가지로, WCBR 및 어드레스 키의 검출에 응답하여, 생성되는 것이 바람직하지만, 소위 본딩 옵션 등에 의해 생성될 수도 있다.
상기와 같은 내부 전원 회로를 구비한 DRAM이 통상 모드에 있는 경우, 테스트 모드 신호 TE는 비활성화되므로, 구동 트랜지스터(303)는 구동 트랜지스터(302)와 병렬로 접속된다. 여기에서는, 퓨즈(380)는 절단되어 있지 않다.
DRAM 칩을 제조한 후에, 내부 전원 회로가 발진한 경우, 테스트 모드 신호TE가 활성화되므로, 구동 트랜지스터(303)가 구동 트랜지스터(302)로부터 일시적으로 분리된다.
그러나, 발진의 원인이 구동 트랜지스터의 실질적인 게이트 폭과 무관한 경우에는, 구동 트랜지스터(303)가 분리되어도 발진은 정지되지 않는다. 이러한 경우에는, 구동 트랜지스터(303)는 재차 구동 트랜지스터(302)와 병렬로 접속될 수 있다.
한편, 발진의 원인이 구동 트랜지스터의 실질적인 게이트 폭과 관계가 있는 경우는, 구동 트랜지스터(303)가 분리되면, 발진은 정지된다. 이 경우는, 레이저 트리밍(laser triming) 등에 의해 퓨즈(380)를 물리적으로 절단한다. 따라서, 구동 트랜지스터(303)는 항구적으로 구동 트랜지스터(302)로부터 분리된다. 따라서, 발진이 일어나지 않고, 또 충분한 전류의 공급이 가능하도록 구동 트랜지스터의 게이트 폭을 최적화할 수 있다. 그 결과, 가장 적절하게 튜닝된 내부 전원 회로를 구비한 DRAM을 제공할 수 있다.
상기 제 4 실시예에 의하면, 구동 트랜지스터(303)를 일시적으로 비활성화하기 위한 회로(304∼306)에 부가하여, 구동 트랜지스터(303)를 항구적으로 비활성화시키는 퓨즈(380)가 설치되어 있으므로, DRAM 칩을 양산할 때에 있어서, 내부 전원 회로의 구동 트랜지스터의 실질적인 게이트 폭을 일시적으로 좁게함으로써, 최적의 게이트 폭을 평가한 후, 퓨즈(380)를 절단하여 구동 트랜지스터의 실질적인 게이트 폭을 항구적으로 좁게 할 수 있다. 그 결과, 내부 전원 회로의 구동 트랜지스터의 게이트 폭이 최적화된 DRAM을 제공할 수 있다.
제 5 실시예
도 13은 본 발명의 제 5 실시예에 의한 DRAM에 내장된 내부 전원 회로의 상세한 회로도이다. 도시한 바와 같이, 내부 전원 회로는 도 7의 구성에 부가하여, 구동 트랜지스터(342)를 정상적으로 비활성화시키기 위해, 폴리실리콘 등으로 된 퓨즈(390, 391)를 구비한다. 퓨즈(390)는 N 채널 MOS 트랜지스터(344)와 직렬로 접속된다. 퓨즈(391)는 구동 트랜지스터(342)와 직렬로 접속된다.
상기 구성의 내부 전원 회로를 구비한 DRAM이 통상 모드에 있는 경우, 테스트 모드 신호TE는 비활성화되므로, 제 2의 전압강하 컨버터(340)는 활성화된다. 여기에서는, 퓨즈(390, 391)는 절단되어 있지 않다.
DRAM칩의 제조후에, 이 내부 전원 회로가 발진했을 경우, 테스트 모드 신호TE는 활성화되므로, 제 2의 전압 강하 컨버터(340)는 비활성화되어 내부 전원 회로에서의 구동 트랜지스터의 실질적인 게이트 폭은 좁아진다. 따라서, 발진이 정지한 경우, 퓨즈(390, 391)가 물리적으로 절단됨으로써, 제 2의 전압 강하 컨버터(340)가 항구적으로 비활성화된다. 그 결과, 내부 전원 회로에서의 구동 트랜지스터의 실질적인 게이트 폭이 최적화된 DRAM을 제공할 수 있다.
상기 제 5 실시예에 의하면, 상기 제 4 실시예와 같은 효과가 얻어진다.
상기 제 4 실시예에서는 내부 전원 회로는 선택적으로 비활성화될 수 있는 한개의 구동 트랜지스터(303)를 구비하고, 상기 제 5 실시예에서는 내부 전원 회로는 선택적으로 비활성화될 수 있는 한개의 전압 강하 컨버터(340)를 구비하고 있지만, 상기 제 3 실시예와 같이 내부 전원 회로는 선택적으로 비활성화될 수 있는 다수의 구동 트랜지스터 또는 전압 강하 컨버터를 구비해도 무방하다.
또, 레이저에 의해 절단된 퓨즈(390, 391) 대신에, 높은 전압이 인가됨에 따라, 게이트 산화막이 파괴됨으로써 비도통 상태로 되는 퓨즈가 사용되어도 된다. 또한, 상기와 같이 비가역적인 퓨즈를 대신하여, 가역적인 비휘발성 메모리로 구성된 퓨즈가 사용될 수도 있다.
본 발명에 따른 반도체 회로 장치에 의하면, 제어 신호가 사전설정된 타이밍으로 인가되면, 활성화/비활성화 수단에 의해 제 2의 내부 전원 수단이 활성화/비활성화되기 때문에, 내부 전원 전압의 전류 공급 능력을 용이하게 최적화할 수 있다.
또한, 본 발명에 따른 반도체 회로 장치에 의하면, 검출 수단이 WCBR 및 어드레스 키를 검출하면, 제 2의 내부 전원 수단이 활성화되기 때문에, 본딩 옵션의 경우에 비해, 칩 면적의 증대가 억제된다.
또한, 본 발명에 따른 반도체 회로 장치에 의하면, 제 1의 내부 전원 수단이 작동 증폭기 및 제 1의 구동 트랜지스터를 포함하며, 제 2의 내부 전원 수단이 제 2의 구동 트랜지스터를 포함하기 때문에, 간단한 회로가 실현된다.
또한, 본 발명에 따른 반도체 회로 장치에 의하면, 테스트 모드에서 제 2의 내부 전원 수단이 일시적으로 비활성화되며, 또한 정상적으로 비활성화되어 획득되기 때문에, 내부 전원 전압의 전류 공급 능력이 최적화된 반도체 회로 장치를 제공할 수 있다.
또한, 본 발명에 따른 반도체 회로 장치에 의하면, 제 1의 내부 전원 수단이 작동 증폭기 및 제 1의 구동 트랜지스터를 포함하며, 제 2의 내부 전원 수단이 제 2의 구동 트랜지스터를 포함하기 때문에, 간단한 회로가 실현된다.

Claims (5)

  1. 외부 전원 전압을 수신하고, 통상 모드와 테스트 모드를 갖는 반도체 회로 장치에 있어서,
    내부 전원 노드에 접속되고, 소정의 동작을 행하는 내부 회로와,
    상기 외부 전원 전압을 수신하는 외부 전원 노드에 접속되고, 상기 외부 전원 전압보다도 낮은 내부 전원 전압을 상기 내부 전원 노드에 공급하는 제 1의 내부 전원 수단과,
    상기 외부 전원 노드에 접속되고, 상기 내부 전원 전압을 상기 내부 전원 노드에 공급하는 제 2의 내부 전원 수단과,
    사전설정된 타이밍으로 외부로부터 인가된 제어 신호에 응답하여, 상기 테스트 모드를 검출하고, 제 1의 테스트 모드 신호를 생성하는 검출 수단과,
    상기 제 1의 테스트 모드 신호에 응답하여, 상기 제 2의 내부 전원 수단을 활성화/비활성화시키는 활성화/비활성화 수단을 포함하는 반도체 회로 장치.
  2. 제 1 항에 있어서,
    행 및 열 어드레스 신호를 수신하는 다수의 어드레스 단자를 더 포함하며,
    상기 내부 회로는,
    행 및 열로 배치된 다수의 메모리 셀을 가지는 메모리 셀 어레이와,
    행 어드레스 스트로브 신호에 응답하여, 상기 행 어드레스 신호의 스트로브를 행함과 동시에, 열 어드레스 스트로브 신호에 응답하여, 상기 열 어드레스 신호의 스트로브를 행하는 어드레스 버퍼와,
    상기 어드레스 버퍼로부터의 상기 행 어드레스 신호에 응답하여, 상기 메모리 셀 어레이의 행을 선택하는 행 디코더와,
    상기 어드레스 버퍼로부터의 상기 열 어드레스 신호에 응답하여, 상기 메모리 셀 어레이의 열을 선택하는 열 디코더와,
    상기 행 디코더에 의해 선택된 행 및 상기 열 디코더에 의해 선택된 열에 배치된 메모리 셀에 데이터 신호를 기록 인에이블 신호에 응답하여 기록하는 기록 수단을 포함하고,
    상기 검출 수단은,
    상기 행 어드레스 스트로브 신호가 활성화되기 전에, 상기 열 어드레스 스트로브 신호 및 상기 기록 인에이블 신호가 활성화되었을 때, 제 2의 테스트 모드 신호를 생성하는 수단과,
    상기 어드레스 단자중 적어도 하나의 단자에 접속되고, 상기 제 2의 테스트 모드 신호가 활성화되고 상기 내부 전원 전압보다도 높은 전압이 상기 적어도 하나의 어드레스 단자에 공급되었을 때, 상기 제 1의 테스트 모드 신호를 생성하는 수단을 포함하는 반도체 회로 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1의 내부 전원 수단은,
    기준 전압을 수신하는 반전 입력 단자와, 상기 내부 전원 노드에 접속된 비반전 입력 단자를 갖는 차동 증폭기와,
    상기 차동 증폭기의 출력 단자에 접속된 게이트를 가지고, 상기 외부 전원 노드와 상기 내부 전원 노드 사이에 접속된 제 1의 구동 트랜지스터를 포함하며,
    상기 제 2의 내부 전원 수단은,
    상기 차동 증폭기의 출력 단자에 접속된 게이트를 가지고, 상기 외부 전원 노드와 상기 내부 전원 노드 사이에 접속된 제 2의 구동 트랜지스터를 포함하는 반도체 회로 장치.
  4. 외부 전원 전압을 수신하고, 통상 모드와 테스트 모드를 가지는 반도체 회로 장치에 있어서,
    내부 전원 노드에 접속되고, 소정의 동작을 행하는 내부 회로와,
    상기 외부 전원 전압을 수신하는 외부 전원 노드에 접속되고, 상기 외부 전원 전압보다도 낮은 내부 전원 전압을 상기 내부 전원 노드에 공급하는 제 1의 내부 전원 수단과,
    상기 외부 전원 노드에 접속되고, 상기 내부 전원 전압을 상기 내부 전원 노드에 공급하는 제 2의 내부 전원 수단과,
    상기 테스트 모드를 검출하여, 테스트 모드 신호를 생성하는 검출 수단과,
    상기 테스트 모드 신호에 응답하여, 상기 제 2의 내부 전원 수단을 일시적으로 비활성화시키는 제 1의 비활성화 수단과,
    상기 제 2의 내부 전원 수단을 정상적으로 비활성화시키는 제 2의 비활성화 수단을 포함하는 반도체 회로 장치.
  5. 제 4 항에 있어서,
    상기 제 1의 내부 전원 수단은,
    기준 전압을 수신하는 반전 입력 단자와, 상기 내부 전원 노드에 접속된 비반전 입력 단자를 갖는 차동 증폭기와,
    상기 차동 증폭기의 출력 단자에 접속된 게이트를 가지고, 상기 외부 전원 노드와 상기 내부 전원 노드 사이에 접속된 제 1의 구동 트랜지스터를 포함하며,
    상기 제 2의 내부 전원 수단은,
    상기 차동 증폭기의 출력 단자에 접속된 게이트를 가지고, 상기 외부 전원 노드와 상기 내부 전원 노드 사이에 접속된 제 2의 구동 트랜지스터를 포함하는 반도체 회로 장치.
KR1019970016940A 1996-11-18 1997-04-28 반도체 회로 장치 KR100287392B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8306542A JPH10149699A (ja) 1996-11-18 1996-11-18 半導体回路装置
JP96-306542 1996-11-18

Publications (2)

Publication Number Publication Date
KR19980041721A true KR19980041721A (ko) 1998-08-17
KR100287392B1 KR100287392B1 (ko) 2001-04-16

Family

ID=17958300

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970016940A KR100287392B1 (ko) 1996-11-18 1997-04-28 반도체 회로 장치

Country Status (6)

Country Link
US (1) US5956278A (ko)
JP (1) JPH10149699A (ko)
KR (1) KR100287392B1 (ko)
CN (1) CN1182938A (ko)
DE (1) DE19727789A1 (ko)
TW (1) TW329011B (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1166890A (ja) * 1997-08-12 1999-03-09 Mitsubishi Electric Corp 半導体集積回路装置
JP3459192B2 (ja) * 1999-03-26 2003-10-20 沖電気工業株式会社 半導体集積回路
DE10050761A1 (de) * 2000-10-13 2002-05-16 Infineon Technologies Ag Spannungsregelungsschaltung, insbelondere für Halbleiterspeicher
JP2003243538A (ja) * 2002-02-12 2003-08-29 Hitachi Ltd 半導体集積回路装置
KR100452319B1 (ko) * 2002-05-10 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 내부전원전압 발생회로 및내부전원전압 제어방법
DE10356420A1 (de) 2002-12-02 2004-06-24 Samsung Electronics Co., Ltd., Suwon Spannungsgeneratorschaltung
KR100543659B1 (ko) * 2003-06-20 2006-01-20 주식회사 하이닉스반도체 내부전압 생성용 액티브 드라이버
DE102004042130B4 (de) * 2003-09-30 2014-05-15 Zentrum Mikroelektronik Dresden Ag Verfahren und Anordnung zur Kernspannungs-Bereitstellung aus einer höheren Betriebsspannung
DE602004004597T2 (de) * 2004-10-28 2007-11-15 Stmicroelectronics S.R.L., Agrate Brianza Spannungs-Abwärts-Wandler mit reduzierter Welligkeit
KR100799109B1 (ko) * 2006-06-30 2008-01-29 주식회사 하이닉스반도체 반도체 소자
JP5120111B2 (ja) * 2008-06-30 2013-01-16 富士通株式会社 シリーズレギュレータ回路、電圧レギュレータ回路、及び半導体集積回路
US20100283445A1 (en) * 2009-02-18 2010-11-11 Freescale Semiconductor, Inc. Integrated circuit having low power mode voltage regulator
US8319548B2 (en) * 2009-02-18 2012-11-27 Freescale Semiconductor, Inc. Integrated circuit having low power mode voltage regulator
US8400819B2 (en) * 2010-02-26 2013-03-19 Freescale Semiconductor, Inc. Integrated circuit having variable memory array power supply voltage
US8289798B2 (en) * 2010-03-17 2012-10-16 International Business Machines Corporation Voltage regulator bypass in memory device
US9035629B2 (en) 2011-04-29 2015-05-19 Freescale Semiconductor, Inc. Voltage regulator with different inverting gain stages
US9728231B1 (en) 2016-05-03 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Device and method for data-writing
JP6792667B2 (ja) * 2019-05-13 2020-11-25 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2945508B2 (ja) * 1991-06-20 1999-09-06 三菱電機株式会社 半導体装置
JPH05217370A (ja) * 1992-01-30 1993-08-27 Nec Corp 内部降圧電源回路
JP3239581B2 (ja) * 1994-01-26 2001-12-17 富士通株式会社 半導体集積回路の製造方法及び半導体集積回路
JP3495787B2 (ja) * 1994-06-30 2004-02-09 株式会社ルネサステクノロジ 半導体装置
JPH08153388A (ja) * 1994-11-28 1996-06-11 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
CN1182938A (zh) 1998-05-27
TW329011B (en) 1998-04-01
DE19727789A1 (de) 1998-05-20
KR100287392B1 (ko) 2001-04-16
JPH10149699A (ja) 1998-06-02
US5956278A (en) 1999-09-21

Similar Documents

Publication Publication Date Title
KR100287392B1 (ko) 반도체 회로 장치
US6038183A (en) Semiconductor memory device having burn-in mode operation stably accelerated
US6958947B2 (en) Semiconductor memory device with internal voltage generators for testing a memory array and peripheral circuits
US7502269B2 (en) Semiconductor memory device capable of controlling drivability of overdriver
US5969995A (en) Static semiconductor memory device having active mode and sleep mode
US20030035328A1 (en) Semiconductor memory device shiftable to test mode in module as well as semiconductor memory module using the same
US20020034112A1 (en) Semiconductor device operable in a plurality of test operation modes
KR100452322B1 (ko) 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로
US6411560B1 (en) Semiconductor memory device capable of reducing leakage current flowing into substrate
US6212092B1 (en) Semiconductor integrated circuit
JP3406698B2 (ja) 半導体装置
KR19990003680A (ko) 데이터 입출력 마스크 입력버퍼의 전류소모를 감소시키기 위한 제어부를 구비하는 동기식 반도체 메모리장치
KR100429919B1 (ko) 반도체 장치 및 그 테스트 방법
KR100361658B1 (ko) 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법
US5875145A (en) Semiconductor memory device having a voltage lowering circuit of which supplying capability increases when column system is in operation
US7042794B2 (en) Address input buffer of differential amplification type in semiconductor memory device
US5488578A (en) Semiconductor memory device including bit check function and testing method using the same
US9001610B2 (en) Semiconductor device generating internal voltage
KR100632549B1 (ko) 반도체 메모리 장치
US20040120194A1 (en) Semiconductor memory device having improved bit line sensing operation and method for driving power in a bit line sense amplifier of the semiconductor memory device
US6535441B2 (en) Static semiconductor memory device capable of accurately detecting failure in standby mode
KR100279293B1 (ko) 마이크로 볼 그리드 어레이 패키지에 의해서 포장되는 반도체장치
US6501671B2 (en) Semiconductor memory device enabling selective production of different semiconductor memory devices operating at different external power-supply voltages
KR100303994B1 (ko) 이디오 디램의 스페셜 테스트 모드 진입 회로
KR100334868B1 (ko) 리프레쉬커맨드의제어를받는고전압발생장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050121

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee