JP2003243538A - 半導体集積回路装置 - Google Patents
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Abstract
(57)【要約】
【課題】 半導体集積回路装置の特性劣化を回避する。
【解決手段】 半導体基板に分散配置されてそれぞれ所
定電圧レベルの内部電源を生成するための複数のリミッ
タ回路（１０５〜１０９）を設け、このリミッタ回路に
含まれるトランジスタの形成領域が、上記バンプ電極の
形成位置の直下にかかるようにレイアウトする。複数の
リミッタ回路が半導体基板に分散配置されることで、特
定のリミッタ回路に電流が集中するのが回避され、それ
によってリミッタ回路周辺での不所望な温度上昇が抑え
られる。また、バンプ電極からそれに対応する上記トラ
ンジスタまでの配線長が短縮されることにより、そこで
の配線抵抗が低減されて電圧降下が少なくなり、内部電
源の電圧レベル低下が抑えられる。
定電圧レベルの内部電源を生成するための複数のリミッ
タ回路（１０５〜１０９）を設け、このリミッタ回路に
含まれるトランジスタの形成領域が、上記バンプ電極の
形成位置の直下にかかるようにレイアウトする。複数の
リミッタ回路が半導体基板に分散配置されることで、特
定のリミッタ回路に電流が集中するのが回避され、それ
によってリミッタ回路周辺での不所望な温度上昇が抑え
られる。また、バンプ電極からそれに対応する上記トラ
ンジスタまでの配線長が短縮されることにより、そこで
の配線抵抗が低減されて電圧降下が少なくなり、内部電
源の電圧レベル低下が抑えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置、特に回路基板実装用のバンプ電極（突起状電極）を
有するフリップチップ型の半導体集積回路装置に係り、
例えばシンクロナスＳＲＡＭ（スタティック・ランダム
・アクセス・メモリ）に適用して有効な技術に関する。
置、特に回路基板実装用のバンプ電極（突起状電極）を
有するフリップチップ型の半導体集積回路装置に係り、
例えばシンクロナスＳＲＡＭ（スタティック・ランダム
・アクセス・メモリ）に適用して有効な技術に関する。
【０００２】
【従来の技術】半田バンプなどの突起状電極が形成され
たフリップチップ型の半導体集積回路装置の例として
は、特開平５−２１８０４２号公報、特開平８−２５０
４９８号公報、米国特許第５５４７７４０号公報があ
る。これら各公報には、フリップチップ型の半導体集積
回路装置の基本形態の一つが示されている。それによれ
ば、例えばそのチップのボンディングパッドから再配線
を引き回し、再配線に接続されたバンプ電極をチップ表
面にアレイ状に配置し、そのように配置されたバンプ電
極を表面保護膜から露出させる。これによってバンプ電
極の間隔を拡大させ、実装基板の配線にバンプ電極を接
続するという基板実装を容易にするとともに、配線間隔
が広く低コストの実装基板の利用を可能にする。
たフリップチップ型の半導体集積回路装置の例として
は、特開平５−２１８０４２号公報、特開平８−２５０
４９８号公報、米国特許第５５４７７４０号公報があ
る。これら各公報には、フリップチップ型の半導体集積
回路装置の基本形態の一つが示されている。それによれ
ば、例えばそのチップのボンディングパッドから再配線
を引き回し、再配線に接続されたバンプ電極をチップ表
面にアレイ状に配置し、そのように配置されたバンプ電
極を表面保護膜から露出させる。これによってバンプ電
極の間隔を拡大させ、実装基板の配線にバンプ電極を接
続するという基板実装を容易にするとともに、配線間隔
が広く低コストの実装基板の利用を可能にする。
【０００３】上記のような半導体集積回路装置において
は、ＭＯＳトランジスタの微細化が進むに従って、その
耐圧が低下するため、その動作電圧が低下される。従っ
て、外部から高電位側電源ＶＤＤが供給された場合に、
その高電位側電源ＶＤＤに基づいてそれよりも低いレベ
ルの内部電源ＶＤＤＩを生成し、それを動作電源として
内部回路へ供給するようにしている。そのように高電位
側電源ＶＤＤに基づいてそれよりも低いレベルの内部電
源ＶＤＤＩは、リミッタ回路（降圧回路とも称される）
によって生成される。リミッタ回路は、ドライバＰＭＯ
Ｓ（ｐチャネル型ＭＯＳトランジスタ）と、内部電源Ｖ
ＤＤＩの検出結果と基準電圧Ｖｒｅｆとを比較し、その
比較結果に基づいて上記ドライバＰＭＯＳを駆動するた
めの差動アンプとを含む。上記高電位側電源ＶＤＤが上
記ドライバＰＭＯＳのソース・ドレイン間で電圧降下さ
れることで内部電源ＶＤＤＩが生成される。この内部電
源ＶＤＤＩのレベルが変動された場合には、その変動
は、上記基準電圧Ｖｒｅｆとの比較結果に反映されるこ
とにより、内部電源ＶＤＤＩのフィードバック制御が行
われ、それにより内部電源ＶＤＤＩが所定の電位に安定
化される。
は、ＭＯＳトランジスタの微細化が進むに従って、その
耐圧が低下するため、その動作電圧が低下される。従っ
て、外部から高電位側電源ＶＤＤが供給された場合に、
その高電位側電源ＶＤＤに基づいてそれよりも低いレベ
ルの内部電源ＶＤＤＩを生成し、それを動作電源として
内部回路へ供給するようにしている。そのように高電位
側電源ＶＤＤに基づいてそれよりも低いレベルの内部電
源ＶＤＤＩは、リミッタ回路（降圧回路とも称される）
によって生成される。リミッタ回路は、ドライバＰＭＯ
Ｓ（ｐチャネル型ＭＯＳトランジスタ）と、内部電源Ｖ
ＤＤＩの検出結果と基準電圧Ｖｒｅｆとを比較し、その
比較結果に基づいて上記ドライバＰＭＯＳを駆動するた
めの差動アンプとを含む。上記高電位側電源ＶＤＤが上
記ドライバＰＭＯＳのソース・ドレイン間で電圧降下さ
れることで内部電源ＶＤＤＩが生成される。この内部電
源ＶＤＤＩのレベルが変動された場合には、その変動
は、上記基準電圧Ｖｒｅｆとの比較結果に反映されるこ
とにより、内部電源ＶＤＤＩのフィードバック制御が行
われ、それにより内部電源ＶＤＤＩが所定の電位に安定
化される。
【０００４】尚、外部から供給された電源電圧を降圧し
てから内部回路へ供給するようにした半導体集積回路装
置について記載された文献の例としては、特許公開２０
０２−２５２６０号公報がある。
てから内部回路へ供給するようにした半導体集積回路装
置について記載された文献の例としては、特許公開２０
０２−２５２６０号公報がある。
【０００５】
【発明が解決しようとする課題】クロック信号に同期動
作されるシンクロナスＳＲＡＭ（スタティック・ランダ
ム・アクセス・メモリ）やシンクロナスＤＲＡＭ（ダイ
ナミック・ランダム・アクセス・メモリ）などの半導体
記憶装置においては、益々動作周波数が上がる傾向にあ
り、それに伴い、内部回路での消費電流も増大する。そ
れについて本願発明者が検討したところ、半導体記憶装
置における多くの内部回路には、リミッタ回路によって
生成された内部電源ＶＤＤＩが供給されるようになって
おり、その内部回路での消費電流の増大により、リミッ
タ回路に電流が集中すると、リミッタ回路やそれの周辺
部での不所望な温度上昇を招き、それに起因して半導体
集積回路装置の特性劣化を生ずるおそれがあること、さ
らには、電源ラインに流れる電流が多いために、外部電
源とリミッタ回路との間、リミッタ回路と内部回路との
間の配線抵抗による電圧降下が増大して内部電源ＶＤＤ
Ｉのレベルが下がり、それにより得半導体集積回路装置
の特性劣化を生ずるおそれのあることが見いだされた。
作されるシンクロナスＳＲＡＭ（スタティック・ランダ
ム・アクセス・メモリ）やシンクロナスＤＲＡＭ（ダイ
ナミック・ランダム・アクセス・メモリ）などの半導体
記憶装置においては、益々動作周波数が上がる傾向にあ
り、それに伴い、内部回路での消費電流も増大する。そ
れについて本願発明者が検討したところ、半導体記憶装
置における多くの内部回路には、リミッタ回路によって
生成された内部電源ＶＤＤＩが供給されるようになって
おり、その内部回路での消費電流の増大により、リミッ
タ回路に電流が集中すると、リミッタ回路やそれの周辺
部での不所望な温度上昇を招き、それに起因して半導体
集積回路装置の特性劣化を生ずるおそれがあること、さ
らには、電源ラインに流れる電流が多いために、外部電
源とリミッタ回路との間、リミッタ回路と内部回路との
間の配線抵抗による電圧降下が増大して内部電源ＶＤＤ
Ｉのレベルが下がり、それにより得半導体集積回路装置
の特性劣化を生ずるおそれのあることが見いだされた。
【０００６】本発明の目的は、半導体集積回路装置の特
性劣化を回避するための技術を提供することにある。
性劣化を回避するための技術を提供することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、半導体基板と、上記半導体基板
に設けられて電気回路を構成する回路素子と、上記半導
体基板に設けられて上記回路素子と電気的に結合された
配線層と、開口部を有して上記電気回路を覆うように形
成された有機絶縁膜と、上記有機絶縁膜に積層され、上
記開口部を介して上記配線層に電気的に結合された導電
層と、上記導電層を介して上記配線層に電気的に結合さ
れたバンプ電極とを有して半導体集積回路が構成される
とき、上記電気回路には、上記半導体基板に分散配置さ
れてそれぞれ所定電圧レベルの内部電源を生成するため
の複数のリミッタ回路を設け、このリミッタ回路には、
上記バンプ電極を介して外部から取り込まれた電源の電
圧レベルを降下させるトランジスタを設ける。そして、
上記トランジスタの形成領域が、電源取り込みに使用さ
れる上記バンプ電極の形成位置の直下にかかるようにレ
イアウトする。
に設けられて電気回路を構成する回路素子と、上記半導
体基板に設けられて上記回路素子と電気的に結合された
配線層と、開口部を有して上記電気回路を覆うように形
成された有機絶縁膜と、上記有機絶縁膜に積層され、上
記開口部を介して上記配線層に電気的に結合された導電
層と、上記導電層を介して上記配線層に電気的に結合さ
れたバンプ電極とを有して半導体集積回路が構成される
とき、上記電気回路には、上記半導体基板に分散配置さ
れてそれぞれ所定電圧レベルの内部電源を生成するため
の複数のリミッタ回路を設け、このリミッタ回路には、
上記バンプ電極を介して外部から取り込まれた電源の電
圧レベルを降下させるトランジスタを設ける。そして、
上記トランジスタの形成領域が、電源取り込みに使用さ
れる上記バンプ電極の形成位置の直下にかかるようにレ
イアウトする。
【００１０】上記の手段によれば、複数のリミッタ回路
が上記半導体基板に分散配置されて、特定のリミッタ回
路に電流が集中するのが回避されることで、リミッタ回
路やその周辺での不所望な温度上昇が抑制される。しか
も、そのリミッタ回路内のトランジスタの形成領域が上
記バンプ電極の形成位置の直下にかかるようにレイアウ
トされることで、電源取り込みに使用される上記バンプ
電極からそれに対応する上記トランジスタまでの配線長
が短縮される。このバンプ電極からそれに対応する上記
トランジスタまでの配線長が短縮されることにより、そ
こでの配線抵抗が低減され、その配線抵抗に起因する電
圧降下が少なくて済むため、内部電源の電圧レベルの低
下を抑制することができる。このことが、半導体集積回
路装置の特性劣化を回避する。
が上記半導体基板に分散配置されて、特定のリミッタ回
路に電流が集中するのが回避されることで、リミッタ回
路やその周辺での不所望な温度上昇が抑制される。しか
も、そのリミッタ回路内のトランジスタの形成領域が上
記バンプ電極の形成位置の直下にかかるようにレイアウ
トされることで、電源取り込みに使用される上記バンプ
電極からそれに対応する上記トランジスタまでの配線長
が短縮される。このバンプ電極からそれに対応する上記
トランジスタまでの配線長が短縮されることにより、そ
こでの配線抵抗が低減され、その配線抵抗に起因する電
圧降下が少なくて済むため、内部電源の電圧レベルの低
下を抑制することができる。このことが、半導体集積回
路装置の特性劣化を回避する。
【００１１】このとき、上記リミッタ回路は、上記内部
電源の電圧レベルを検出可能な電圧検出回路と、上記電
圧検出回路の検出結果と所定の基準電圧とを比較して上
記トランジスタを制御するための比較回路とを含んで構
成することができる。そして、上記トランジスタは、互
いに並列接続されることによってトランジスタ群を形成
する複数のｐチャネル型トランジスタを含み、このトラ
ンジスタ群の少なくとも一部が上記バンプ電極の形成位
置の直下に位置するようにレイアウトすることができ
る。
電源の電圧レベルを検出可能な電圧検出回路と、上記電
圧検出回路の検出結果と所定の基準電圧とを比較して上
記トランジスタを制御するための比較回路とを含んで構
成することができる。そして、上記トランジスタは、互
いに並列接続されることによってトランジスタ群を形成
する複数のｐチャネル型トランジスタを含み、このトラ
ンジスタ群の少なくとも一部が上記バンプ電極の形成位
置の直下に位置するようにレイアウトすることができ
る。
【００１２】半導体チップ面積が増大するのを回避する
ため、単一の基準電圧生成回路を上記複数のリミッタ回
路で共有すると良い。
ため、単一の基準電圧生成回路を上記複数のリミッタ回
路で共有すると良い。
【００１３】上記リミッタ回路によって生成された内部
電源を各部に供給するための内部電源供給経路と、アレ
イ状に配列された複数のメモリセルと、上記複数のメモ
リセルを選択するための複数のワード線とを含むとき、
上記内部電源供給経路は、互いに隣接する上記ワード線
間に配置されるように上記ワード線と共通の配線層によ
り形成された複数のワード線間電源配線と、上記ワード
線間電源配線と異なる配線層により形成され、上記ワー
ド線間電源配線に交差するとともにそれに電気的に結合
された複数のワード線上層電源配線とを含んで構成する
ことによって、上記内部電源供給経路における配線抵抗
を低減し、そこでの電圧降下を抑えるよにすると良い。
電源を各部に供給するための内部電源供給経路と、アレ
イ状に配列された複数のメモリセルと、上記複数のメモ
リセルを選択するための複数のワード線とを含むとき、
上記内部電源供給経路は、互いに隣接する上記ワード線
間に配置されるように上記ワード線と共通の配線層によ
り形成された複数のワード線間電源配線と、上記ワード
線間電源配線と異なる配線層により形成され、上記ワー
ド線間電源配線に交差するとともにそれに電気的に結合
された複数のワード線上層電源配線とを含んで構成する
ことによって、上記内部電源供給経路における配線抵抗
を低減し、そこでの電圧降下を抑えるよにすると良い。
【００１４】上記導電層には、上記バンプ電極の形成領
域を包囲するように形成された内部電源配線を含めるこ
とができる。また、上記導電層には、アドレス信号を伝
達するためのアドレス信号配線と、低電位側電源を各部
に供給するための低電位側電源配線とを含めることがで
き、その場合においてノイズやクロストークを低減する
には、上記アドレス信号配線を、それに隣接配置された
上記低電位側電源配線によってシールドすると良い。さ
らに、クロック信号伝達ラインやアドレス信号配線に上
記導電層を使うことができる。
域を包囲するように形成された内部電源配線を含めるこ
とができる。また、上記導電層には、アドレス信号を伝
達するためのアドレス信号配線と、低電位側電源を各部
に供給するための低電位側電源配線とを含めることがで
き、その場合においてノイズやクロストークを低減する
には、上記アドレス信号配線を、それに隣接配置された
上記低電位側電源配線によってシールドすると良い。さ
らに、クロック信号伝達ラインやアドレス信号配線に上
記導電層を使うことができる。
【００１５】
【発明の実施の形態】図２には、本発明にかかる半導体
集積回路装置の一例であるシンクロナスＳＲＡＭが示さ
れる。
集積回路装置の一例であるシンクロナスＳＲＡＭが示さ
れる。
【００１６】このシンクロナスＳＲＡＭ２は、特に制限
されないが、半導体チップ２０にＢＧＡ（ボール・グリ
ッド・アレイ）基板２１が結合されて成る。半導体チッ
プ２０は、特に制限されないが、公知の半導体集積回路
製造技術により、単結晶シリコン基板などの一つの半導
体基板に形成される。ＢＧＡ基板２１は、部品実装基板
などへの電気的な結合を可能とするための外部端子であ
るＢＧＡボール２４を有する。半導体チップ２０とＢＧ
Ａ基板２１とはバンプ電極２５を介して電気的に結合さ
れる。
されないが、半導体チップ２０にＢＧＡ（ボール・グリ
ッド・アレイ）基板２１が結合されて成る。半導体チッ
プ２０は、特に制限されないが、公知の半導体集積回路
製造技術により、単結晶シリコン基板などの一つの半導
体基板に形成される。ＢＧＡ基板２１は、部品実装基板
などへの電気的な結合を可能とするための外部端子であ
るＢＧＡボール２４を有する。半導体チップ２０とＢＧ
Ａ基板２１とはバンプ電極２５を介して電気的に結合さ
れる。
【００１７】図１には、図２に示されるシンクロナスＳ
ＲＡＭ２における半導体チップ２０を矢印２３方向から
見た場合のレイアウト例が示される。
ＲＡＭ２における半導体チップ２０を矢印２３方向から
見た場合のレイアウト例が示される。
【００１８】半導体チップ２０には、その短手方向に２
分割配置されたメモリセルアレイ１０１，１０２が形成
され、このメモリセルアレイ１０１，１０２間に中央回
路部１２５が配置される。メモリセルアレイ１０１，１
０２は、複数のスタティック型メモリセルがアレイ状に
配列されて成る。
分割配置されたメモリセルアレイ１０１，１０２が形成
され、このメモリセルアレイ１０１，１０２間に中央回
路部１２５が配置される。メモリセルアレイ１０１，１
０２は、複数のスタティック型メモリセルがアレイ状に
配列されて成る。
【００１９】メモリセルアレイ１０１，１０２における
長手方向の中央部には、対応するメモリセルアレイにお
けるワード線を駆動するためのワードドライバ１０３，
１０４が配置される。
長手方向の中央部には、対応するメモリセルアレイにお
けるワード線を駆動するためのワードドライバ１０３，
１０４が配置される。
【００２０】上記中央回路部１２５には、特に制限され
ないが、内部電源とされる高電位側電源ＶＤＤＩを生成
するためのリミッタ回路１０５〜１１２、データの入出
力を可能とする入出力回路（ＤＱ）１１３〜１１６、ア
ドレス信号の取り込みを可能とする入力回路１１７〜１
２０、出力データを一時的に保持して選択的に外部出す
るための出力レジスタ及びセレクタ（Ｒｅｑ．／ＳＥ
Ｌ）１２１，１２２、アドレスを一時的に保持してそれ
をプレデコードするためのアドレスレジスタ及びプレデ
コーダ（ＡＤＲ Ｒｅｇ．／Ｐｒｅ Ｄｅｃ）１２３、
及び基準電圧を生成するための基準電圧発生回路１２３
などが含まれる。
ないが、内部電源とされる高電位側電源ＶＤＤＩを生成
するためのリミッタ回路１０５〜１１２、データの入出
力を可能とする入出力回路（ＤＱ）１１３〜１１６、ア
ドレス信号の取り込みを可能とする入力回路１１７〜１
２０、出力データを一時的に保持して選択的に外部出す
るための出力レジスタ及びセレクタ（Ｒｅｑ．／ＳＥ
Ｌ）１２１，１２２、アドレスを一時的に保持してそれ
をプレデコードするためのアドレスレジスタ及びプレデ
コーダ（ＡＤＲ Ｒｅｇ．／Ｐｒｅ Ｄｅｃ）１２３、
及び基準電圧を生成するための基準電圧発生回路１２３
などが含まれる。
【００２１】ここで、本例においては、回路素子や配線
における電流集中を回避するため、８個のリミッタ回路
１０５〜１１２が中央回路部１２５において分散される
ように配置され、この８個のリミッタ回路１０５〜１１
２によって、内部回路への電源供給を分担することで、
リミッタ回路一つ当たりの負荷の軽減を図っている。個
々のリミッタ回路１０５〜１１２は、それぞれ与えられ
た高電位側電源ＶＤＤを基準電圧発生回路１２４からの
基準電圧Ｖｒｅｆに基づいて降圧することで高電位側電
源ＶＤＤＩを生成する。特に制限されないが、高電位側
電源ＶＤＤの電圧レベルを２．５Ｖとするとき、高電位
側電源ＶＤＤＩの電圧レベルは、１．２Ｖとされる。半
導体チップ面積の縮小化を図るため、基準電圧発生回路
１２４は、上記複数のリミッタ回路１０５〜１１２で共
有される。
における電流集中を回避するため、８個のリミッタ回路
１０５〜１１２が中央回路部１２５において分散される
ように配置され、この８個のリミッタ回路１０５〜１１
２によって、内部回路への電源供給を分担することで、
リミッタ回路一つ当たりの負荷の軽減を図っている。個
々のリミッタ回路１０５〜１１２は、それぞれ与えられ
た高電位側電源ＶＤＤを基準電圧発生回路１２４からの
基準電圧Ｖｒｅｆに基づいて降圧することで高電位側電
源ＶＤＤＩを生成する。特に制限されないが、高電位側
電源ＶＤＤの電圧レベルを２．５Ｖとするとき、高電位
側電源ＶＤＤＩの電圧レベルは、１．２Ｖとされる。半
導体チップ面積の縮小化を図るため、基準電圧発生回路
１２４は、上記複数のリミッタ回路１０５〜１１２で共
有される。
【００２２】図５には、上記リミッタ回路１０５〜１１
２の構成例が示される。
２の構成例が示される。
【００２３】上記リミッタ回路１０５〜１１２は、互い
に同一の構成とされ、それぞれ差動増幅器５０１、抵抗
５０２，５０３、及びｐチャネル型ＭＯＳトランジスタ
５０４を含んで成る。上記差動増幅器５０１は、高電位
側電源ＶＤＤが供給されることで動作される。抵抗５０
２，５０３は直列接続され、高電位側電源ＶＤＤＩのラ
インと低電位側電源ＶＳＳ（グランド）のラインに結合
され、高電位側電源ＶＤＤＩの電圧変動を検出する。こ
の検出結果（抵抗５０２，５０３の値に応じた分圧出
力）は差動増幅器５０１の非反転入力端子（＋）に伝達
される。また、差動増幅器５０１の反転入力端子（−）
には基準電圧発生回路１２４で発生された基準電圧Ｖｒ
ｅｆが伝達される。差動増幅器５０１では、上記抵抗５
０２，５０３での検出結果と上記基準電圧発生回路１２
４からの基準電圧Ｖｒｅｆとを比較し、その比較結果に
基づいて上記ｐチャネル型ＭＯＳトランジスタ５０４の
オン抵抗値を制御する。ｐチャネル型ＭＯＳトランジス
タ５０４は、高電位側電源ＶＤＤの電圧レベルを降圧す
ることで高電位側電源ＶＤＤＩを出力する。負荷の変動
により高電位側電源ＶＤＤＩの電圧レベルが変動した場
合、その電圧レベルの変動は抵抗５０２，５０３の分圧
出力レベルに反映され、差動増幅器５０１に伝達され
る。抵抗５０２，５０３の分圧出力レベルが基準電圧Ｖ
ｒｅｆよりも低い場合には、差動増幅器５０１の出力信
号によってｐチャネル型ＭＯＳトランジスタ５０４のオ
ン抵抗値が下げられ、それによって高電位側電源ＶＤＤ
Ｉの電圧レベルが上げられる。また、抵抗５０２，５０
３の分圧出力レベルが基準電圧Ｖｒｅｆよりも高い場合
には、差動増幅器５０１の出力信号によってｐチャネル
型ＭＯＳトランジスタ５０４のオン抵抗値が上げられ、
それによって高電位側電源ＶＤＤＩの電圧レベルが下げ
られる。このようなフィードバック制御により高電位側
電源ＶＤＤＩの電圧レベルが安定化される。
に同一の構成とされ、それぞれ差動増幅器５０１、抵抗
５０２，５０３、及びｐチャネル型ＭＯＳトランジスタ
５０４を含んで成る。上記差動増幅器５０１は、高電位
側電源ＶＤＤが供給されることで動作される。抵抗５０
２，５０３は直列接続され、高電位側電源ＶＤＤＩのラ
インと低電位側電源ＶＳＳ（グランド）のラインに結合
され、高電位側電源ＶＤＤＩの電圧変動を検出する。こ
の検出結果（抵抗５０２，５０３の値に応じた分圧出
力）は差動増幅器５０１の非反転入力端子（＋）に伝達
される。また、差動増幅器５０１の反転入力端子（−）
には基準電圧発生回路１２４で発生された基準電圧Ｖｒ
ｅｆが伝達される。差動増幅器５０１では、上記抵抗５
０２，５０３での検出結果と上記基準電圧発生回路１２
４からの基準電圧Ｖｒｅｆとを比較し、その比較結果に
基づいて上記ｐチャネル型ＭＯＳトランジスタ５０４の
オン抵抗値を制御する。ｐチャネル型ＭＯＳトランジス
タ５０４は、高電位側電源ＶＤＤの電圧レベルを降圧す
ることで高電位側電源ＶＤＤＩを出力する。負荷の変動
により高電位側電源ＶＤＤＩの電圧レベルが変動した場
合、その電圧レベルの変動は抵抗５０２，５０３の分圧
出力レベルに反映され、差動増幅器５０１に伝達され
る。抵抗５０２，５０３の分圧出力レベルが基準電圧Ｖ
ｒｅｆよりも低い場合には、差動増幅器５０１の出力信
号によってｐチャネル型ＭＯＳトランジスタ５０４のオ
ン抵抗値が下げられ、それによって高電位側電源ＶＤＤ
Ｉの電圧レベルが上げられる。また、抵抗５０２，５０
３の分圧出力レベルが基準電圧Ｖｒｅｆよりも高い場合
には、差動増幅器５０１の出力信号によってｐチャネル
型ＭＯＳトランジスタ５０４のオン抵抗値が上げられ、
それによって高電位側電源ＶＤＤＩの電圧レベルが下げ
られる。このようなフィードバック制御により高電位側
電源ＶＤＤＩの電圧レベルが安定化される。
【００２４】上記リミッタ回路１０５〜１１２で安定化
された高電位側電源ＶＤＤＩは、対応する内部回路へ伝
達される。高電位側電源ＶＤＤＩが供給されることで動
作する内部回路として、例えば入力回路１１７〜１２
０、メモリセルアレイ１０１，１０２、及び周辺回路５
０５を挙げることができる。ここで、周辺回路５０５に
は、出力レジスタ及びセレクタ（Ｒｅｑ．／ＳＥＬ）１
２１，１２２や、アドレスレジスタ及びプレデコーダ
（ＡＤＲ Ｒｅｇ．／Ｐｒｅ Ｄｅｃ）１２３が含まれ
る。上記内部回路への高電位側電源ＶＤＤＩの供給は、
電源供給経路での電圧降下を可能な限り抑えるため、上
記内部回路に最も近いところに位置するリミッタ回路１
０５〜１１２から行うのが望ましい。
された高電位側電源ＶＤＤＩは、対応する内部回路へ伝
達される。高電位側電源ＶＤＤＩが供給されることで動
作する内部回路として、例えば入力回路１１７〜１２
０、メモリセルアレイ１０１，１０２、及び周辺回路５
０５を挙げることができる。ここで、周辺回路５０５に
は、出力レジスタ及びセレクタ（Ｒｅｑ．／ＳＥＬ）１
２１，１２２や、アドレスレジスタ及びプレデコーダ
（ＡＤＲ Ｒｅｇ．／Ｐｒｅ Ｄｅｃ）１２３が含まれ
る。上記内部回路への高電位側電源ＶＤＤＩの供給は、
電源供給経路での電圧降下を可能な限り抑えるため、上
記内部回路に最も近いところに位置するリミッタ回路１
０５〜１１２から行うのが望ましい。
【００２５】尚、入出力回路１１３〜１１６には、外部
から供給された高電位側電源ＶＤＤＱが供給される。特
に制限されないが、この高電位側電源ＶＤＤＱの電圧レ
ベルは、１．５Ｖとされる。
から供給された高電位側電源ＶＤＤＱが供給される。特
に制限されないが、この高電位側電源ＶＤＤＱの電圧レ
ベルは、１．５Ｖとされる。
【００２６】図１４には、上記差動増幅器５０１の構成
例が示される。
例が示される。
【００２７】図１４に示されるように上記差動増幅器５
０１は、ｐチャネル型ＭＯＳトランジスタ１４０１，１
４０２，１４０３，１４０４と、ｎチャネル型ＭＯＳト
ランジスタ１４０５，１４０６，１４０７が結合されて
成る。ｎチャネル型ＭＯＳトランジスタ１４０５，１４
０６は、そのソース電極がｎチャネル型ＭＯＳトランジ
スタ１４０７を介して低電位側電源ＶＳＳに結合される
ことで差動結合される。ｎチャネル型ＭＯＳトランジス
タ１４０７は、そのゲート電極に所定の制御電圧が供給
されることで定電流源として機能する。ｎチャネル型Ｍ
ＯＳトランジスタ１４０５のドレイン電極は、ｐチャネ
ル型ＭＯＳトランジスタ１４０１，１４０２を介して高
電位側電源ＶＤＤに結合される。ｎチャネル型ＭＯＳト
ランジスタ１４０６のドレイン電極は、ｐチャネル型Ｍ
ＯＳトランジスタ１４０３，１４０４を介して高電位側
電源ＶＤＤに結合される。ｐチャネル型ＭＯＳトランジ
スタ１４０４にｐチャネル型ＭＯＳトランジスタ１４０
２がカレントミラー結合されることで、ｎチャネル型Ｍ
ＯＳトランジスタ１４０５，１４０６（差動対）のカレ
ントミラー型負荷が形成される。ｎチャネル型ＭＯＳト
ランジスタ１４０５のゲート電極には基準電圧発生回路
１２４からの基準電圧Ｖｒｅｆが伝達される。ｎチャネ
ル型ＭＯＳトランジスタ１４０６のゲート電極には抵抗
５０２，５０３の分圧出力が伝達される。ｐチャネル型
ＭＯＳトランジスタ１４０１，１４０２の直列接続ノー
ドから、この差動増幅器５０１の出力信号が得られ、こ
の出力がｐチャネル型ＭＯＳトランジスタ５０４のゲー
ト電極に伝達される。
０１は、ｐチャネル型ＭＯＳトランジスタ１４０１，１
４０２，１４０３，１４０４と、ｎチャネル型ＭＯＳト
ランジスタ１４０５，１４０６，１４０７が結合されて
成る。ｎチャネル型ＭＯＳトランジスタ１４０５，１４
０６は、そのソース電極がｎチャネル型ＭＯＳトランジ
スタ１４０７を介して低電位側電源ＶＳＳに結合される
ことで差動結合される。ｎチャネル型ＭＯＳトランジス
タ１４０７は、そのゲート電極に所定の制御電圧が供給
されることで定電流源として機能する。ｎチャネル型Ｍ
ＯＳトランジスタ１４０５のドレイン電極は、ｐチャネ
ル型ＭＯＳトランジスタ１４０１，１４０２を介して高
電位側電源ＶＤＤに結合される。ｎチャネル型ＭＯＳト
ランジスタ１４０６のドレイン電極は、ｐチャネル型Ｍ
ＯＳトランジスタ１４０３，１４０４を介して高電位側
電源ＶＤＤに結合される。ｐチャネル型ＭＯＳトランジ
スタ１４０４にｐチャネル型ＭＯＳトランジスタ１４０
２がカレントミラー結合されることで、ｎチャネル型Ｍ
ＯＳトランジスタ１４０５，１４０６（差動対）のカレ
ントミラー型負荷が形成される。ｎチャネル型ＭＯＳト
ランジスタ１４０５のゲート電極には基準電圧発生回路
１２４からの基準電圧Ｖｒｅｆが伝達される。ｎチャネ
ル型ＭＯＳトランジスタ１４０６のゲート電極には抵抗
５０２，５０３の分圧出力が伝達される。ｐチャネル型
ＭＯＳトランジスタ１４０１，１４０２の直列接続ノー
ドから、この差動増幅器５０１の出力信号が得られ、こ
の出力がｐチャネル型ＭＯＳトランジスタ５０４のゲー
ト電極に伝達される。
【００２８】尚、図１４に示される構成において、ｐチ
ャネル型ＭＯＳトランジスタ１４０１，１４０３を省略
しても良い。
ャネル型ＭＯＳトランジスタ１４０１，１４０３を省略
しても良い。
【００２９】図１０には、メモリセルアレイ１０１，１
０２における主要構成が示される。
０２における主要構成が示される。
【００３０】メモリセルアレイ１０１，１０２において
は、ワード線が階層構造とされる。メインワード線ＭＷ
Ｌ１の下位には、それに対応する８本のサブワード線Ｓ
ＷＬ１１〜ＳＷＬ１８が設けられる。メインワード線Ｍ
ＷＬ２の下位には、それに対応する８本のサブワード線
ＳＷＬ２１〜ＳＷＬ２８が設けられ、上記メインワード
線ＭＷＬ１，ＭＷＬ２やサブワード線ＳＷＬ１１〜ＳＷ
Ｌ１８，ＳＷＬ２１〜ＳＷＬ２８に交差するようにデー
タ線対ＤＬ１，ＤＬ１＊、ＤＬ２，ＤＬ２＊が設けられ
る（＊は論理反転を示す）。サブワード線ＳＷＬ１１〜
ＳＷＬ１８，ＳＷＬ２１〜ＳＷＬ２８とデータ線対ＤＬ
１，ＤＬ１＊、ＤＬ２，ＤＬ２＊とが交差する箇所に
は、情報の記憶を可能とするメモリセルＭＣが設けられ
る。このメモリセルＭＣは、スタティック型とされ、ｐ
チャネル型ＭＯＳトランジスタ１００１とｎチャネル型
ＭＯＳトランジスタ１００２とが直列接続されて成る第
１インバータと、ｐチャネル型ＭＯＳトランジスタ１０
０３とｎチャネル型ＭＯＳトランジスタ１００４とが直
列接続されて成る第２インバータとがループ状に結合さ
れて成る記憶部と、この記憶部を、対応するデータ線対
ＤＬ１，ＤＬ１＊、ＤＬ２，ＤＬ２＊に選択的に結合す
るためのｎチャネル型ＭＯＳトランジスタ１００５，１
００６とを含む。上記記憶部は、高電位側電源ＶＤＤＩ
が供給されることで動作される。複数のサブワード線Ｓ
ＷＬ１１〜ＳＷＬ１８，ＳＷＬ２１〜ＳＷＬ２８のうち
の一つが選択レベルに駆動されることで、それに対応す
るｎチャネル型ＭＯＳトランジスタ１００５，１００６
が導通され、対応するデータ線対ＤＬ１，ＤＬ１＊、Ｄ
Ｌ２，ＤＬ２＊に記憶部が結合されることで、対応する
メモリセルＭＣへのデータ書き込み又は当該メモリセル
ＭＣからのデータ読み出しが可能とされる。
は、ワード線が階層構造とされる。メインワード線ＭＷ
Ｌ１の下位には、それに対応する８本のサブワード線Ｓ
ＷＬ１１〜ＳＷＬ１８が設けられる。メインワード線Ｍ
ＷＬ２の下位には、それに対応する８本のサブワード線
ＳＷＬ２１〜ＳＷＬ２８が設けられ、上記メインワード
線ＭＷＬ１，ＭＷＬ２やサブワード線ＳＷＬ１１〜ＳＷ
Ｌ１８，ＳＷＬ２１〜ＳＷＬ２８に交差するようにデー
タ線対ＤＬ１，ＤＬ１＊、ＤＬ２，ＤＬ２＊が設けられ
る（＊は論理反転を示す）。サブワード線ＳＷＬ１１〜
ＳＷＬ１８，ＳＷＬ２１〜ＳＷＬ２８とデータ線対ＤＬ
１，ＤＬ１＊、ＤＬ２，ＤＬ２＊とが交差する箇所に
は、情報の記憶を可能とするメモリセルＭＣが設けられ
る。このメモリセルＭＣは、スタティック型とされ、ｐ
チャネル型ＭＯＳトランジスタ１００１とｎチャネル型
ＭＯＳトランジスタ１００２とが直列接続されて成る第
１インバータと、ｐチャネル型ＭＯＳトランジスタ１０
０３とｎチャネル型ＭＯＳトランジスタ１００４とが直
列接続されて成る第２インバータとがループ状に結合さ
れて成る記憶部と、この記憶部を、対応するデータ線対
ＤＬ１，ＤＬ１＊、ＤＬ２，ＤＬ２＊に選択的に結合す
るためのｎチャネル型ＭＯＳトランジスタ１００５，１
００６とを含む。上記記憶部は、高電位側電源ＶＤＤＩ
が供給されることで動作される。複数のサブワード線Ｓ
ＷＬ１１〜ＳＷＬ１８，ＳＷＬ２１〜ＳＷＬ２８のうち
の一つが選択レベルに駆動されることで、それに対応す
るｎチャネル型ＭＯＳトランジスタ１００５，１００６
が導通され、対応するデータ線対ＤＬ１，ＤＬ１＊、Ｄ
Ｌ２，ＤＬ２＊に記憶部が結合されることで、対応する
メモリセルＭＣへのデータ書き込み又は当該メモリセル
ＭＣからのデータ読み出しが可能とされる。
【００３１】ここで、図１１に示されるように、代表的
に示されるメインワード線ＭＷＬ１，ＭＷＬ２，ＭＷＬ
３と交差するように、高電位側電源ＶＤＤＩの電源配線
１１０１，１１０２が形成される場合であって、複数の
メインワード線ＭＷＬ１，ＭＷＬ２，ＭＷＬ３間に所定
のスペースが存在する場合には、この複数のメインワー
ド線ＭＷＬ１，ＭＷＬ２，ＭＷＬ３間に電源配線を設け
ることで、高電位側電源ＶＤＤＩの補強を行うと良い。
例えば図１２に示されるように、メインワード線ＭＷＬ
１，ＭＷＬ２間にメインワード線間電源配線１２０１を
設け、メインワード線ＭＷＬ２，ＭＷＬ３間にメインワ
ード線間電源配線１２０２を設ける。そして、メインワ
ード線ＭＷＬ１，ＭＷＬ２と、メインワード線間電源配
線１２０１，１２０２とは、それらの交差する箇所に設
けられたスルーホール１２０３によって導通される。こ
のようにメインワード線間電源配線１２０１，１２０２
が追加されて電源補強が行われた場合には、電源補強が
行われない場合（図１１参照）に比べて、メモリセルア
レイ１０１，１０２へ供給される高電位側電源ＶＤＤＩ
の電圧レベルの安定化を図ることができる。例えば電源
補強が行われない場合（図１１参照）における高電位側
電源ＶＤＤＩの配線抵抗が、０．１５Ωであるのに対し
て、図１２に示されるように電源補強が行われた場合に
は、図１３に示されるように高電位側電源ＶＤＤＩの配
線抵抗を、０．０５Ωにまで下げることができる。この
ように電源配線抵抗が小さくされることにより、当該電
源配線抵抗での電圧降下は少なくなる。
に示されるメインワード線ＭＷＬ１，ＭＷＬ２，ＭＷＬ
３と交差するように、高電位側電源ＶＤＤＩの電源配線
１１０１，１１０２が形成される場合であって、複数の
メインワード線ＭＷＬ１，ＭＷＬ２，ＭＷＬ３間に所定
のスペースが存在する場合には、この複数のメインワー
ド線ＭＷＬ１，ＭＷＬ２，ＭＷＬ３間に電源配線を設け
ることで、高電位側電源ＶＤＤＩの補強を行うと良い。
例えば図１２に示されるように、メインワード線ＭＷＬ
１，ＭＷＬ２間にメインワード線間電源配線１２０１を
設け、メインワード線ＭＷＬ２，ＭＷＬ３間にメインワ
ード線間電源配線１２０２を設ける。そして、メインワ
ード線ＭＷＬ１，ＭＷＬ２と、メインワード線間電源配
線１２０１，１２０２とは、それらの交差する箇所に設
けられたスルーホール１２０３によって導通される。こ
のようにメインワード線間電源配線１２０１，１２０２
が追加されて電源補強が行われた場合には、電源補強が
行われない場合（図１１参照）に比べて、メモリセルア
レイ１０１，１０２へ供給される高電位側電源ＶＤＤＩ
の電圧レベルの安定化を図ることができる。例えば電源
補強が行われない場合（図１１参照）における高電位側
電源ＶＤＤＩの配線抵抗が、０．１５Ωであるのに対し
て、図１２に示されるように電源補強が行われた場合に
は、図１３に示されるように高電位側電源ＶＤＤＩの配
線抵抗を、０．０５Ωにまで下げることができる。この
ように電源配線抵抗が小さくされることにより、当該電
源配線抵抗での電圧降下は少なくなる。
【００３２】図１６には、図２におけるバンプ電極及び
その近傍の断面が示され、図１７には、図１６における
主要部２６が拡大して示される。また、図１８には、図
１７における半導体チップ２０が拡大して示される。
その近傍の断面が示され、図１７には、図１６における
主要部２６が拡大して示される。また、図１８には、図
１７における半導体チップ２０が拡大して示される。
【００３３】半導体チップ２０の一主面側に、図示され
ない回路素子及び配線から成る電気回路が形成される。
すなわち、ＭＯＳトランジスタを形成するための拡散層
１９９が形成され、その上に金属配線層２００，２０
１，２０２，２０３，２０４が積層される。金属配線層
２００は最下位配線層（ＭＬ）とされ、金属配線層２０
１は第１配線層（Ｍ１）とされ、金属配線層２０２は第
２配線層（Ｍ２）とされ、金属配線層２０３は第１配線
層（Ｍ３）とされ、金属配線層２０４は第４配線層（Ｍ
４）とされる。この第４配線層（Ｍ４）が半導体チップ
２０における最上位配線層とされる。拡散層１９９と金
属配線層２００との間、及び金属配線層２００，２０
１，２０２，２０３，２０４間には、それらの電気的な
接触を避けるための絶縁層が介在される。拡散層２００
と金属配線２０１との間はコンタクトによって電気的な
結合が可能とされる。また、互いに異なる配線層２０
１，２０２，２０３，２０４間はスルーホールによって
電気的な結合が可能とされる。金属配線層２００，２０
１，２０２，２０３，２０４は互いに異なる配線層であ
り、しかも絶縁膜により隔絶されているため、互いに交
差するような配線が可能とされる。金属配線層２０４
は、半導体チップ２０における金属配線層の最上層とさ
れる。この最上層である金属配線層２０４には開口部２
６５を有して、半導体チップ２における電気回路を覆う
ように有機絶縁膜２６３が形成される。金属配線層の最
上層における上記開口部２６５の位置は、他の配線層と
の結合のためのスルーホールあるいはパッドとされる。
有機絶縁膜２６３は、特に制限されないが、ポリイミド
により構成される。そしてこの有機絶縁膜２６３には、
上記開口部２６５を介して上記金属配線層２０４に電気
的に結合された導電層としての再配線層２６６が積層さ
れている。この再配線層２６６は、ＷＰＰ（ウェーハ・
プロセス・パッケージ）配線層とも称される。上記再配
線層２６６は、異種金属層が積層され、且つ、それらが
電気的に結合されることで一つの配線層として機能す
る。本例においては、再配線層２６６を利用することに
よって半導体チップ２０における電気回路への電源供給
や、アドレス信号の伝達が行われる。特に制限されない
が、上記再配線層２６６は、銅（Ｃｕ）による配線層２
６２と、ニッケル（Ｎｉ）による配線層２６１とが積層
されることで低抵抗化が図られている。再配線層２６６
において上記開口部２６５に対応する箇所には、バンプ
電極２５が電気的に結合される開口部２６７を除いて有
機絶縁膜２６８が形成される。
ない回路素子及び配線から成る電気回路が形成される。
すなわち、ＭＯＳトランジスタを形成するための拡散層
１９９が形成され、その上に金属配線層２００，２０
１，２０２，２０３，２０４が積層される。金属配線層
２００は最下位配線層（ＭＬ）とされ、金属配線層２０
１は第１配線層（Ｍ１）とされ、金属配線層２０２は第
２配線層（Ｍ２）とされ、金属配線層２０３は第１配線
層（Ｍ３）とされ、金属配線層２０４は第４配線層（Ｍ
４）とされる。この第４配線層（Ｍ４）が半導体チップ
２０における最上位配線層とされる。拡散層１９９と金
属配線層２００との間、及び金属配線層２００，２０
１，２０２，２０３，２０４間には、それらの電気的な
接触を避けるための絶縁層が介在される。拡散層２００
と金属配線２０１との間はコンタクトによって電気的な
結合が可能とされる。また、互いに異なる配線層２０
１，２０２，２０３，２０４間はスルーホールによって
電気的な結合が可能とされる。金属配線層２００，２０
１，２０２，２０３，２０４は互いに異なる配線層であ
り、しかも絶縁膜により隔絶されているため、互いに交
差するような配線が可能とされる。金属配線層２０４
は、半導体チップ２０における金属配線層の最上層とさ
れる。この最上層である金属配線層２０４には開口部２
６５を有して、半導体チップ２における電気回路を覆う
ように有機絶縁膜２６３が形成される。金属配線層の最
上層における上記開口部２６５の位置は、他の配線層と
の結合のためのスルーホールあるいはパッドとされる。
有機絶縁膜２６３は、特に制限されないが、ポリイミド
により構成される。そしてこの有機絶縁膜２６３には、
上記開口部２６５を介して上記金属配線層２０４に電気
的に結合された導電層としての再配線層２６６が積層さ
れている。この再配線層２６６は、ＷＰＰ（ウェーハ・
プロセス・パッケージ）配線層とも称される。上記再配
線層２６６は、異種金属層が積層され、且つ、それらが
電気的に結合されることで一つの配線層として機能す
る。本例においては、再配線層２６６を利用することに
よって半導体チップ２０における電気回路への電源供給
や、アドレス信号の伝達が行われる。特に制限されない
が、上記再配線層２６６は、銅（Ｃｕ）による配線層２
６２と、ニッケル（Ｎｉ）による配線層２６１とが積層
されることで低抵抗化が図られている。再配線層２６６
において上記開口部２６５に対応する箇所には、バンプ
電極２５が電気的に結合される開口部２６７を除いて有
機絶縁膜２６８が形成される。
【００３４】図３には上記シンクロナスＳＲＡＭ２にお
ける再配線層とそれに接続されるバンプ電極及びパッド
のレイアウトが示され、また、図４には、図３における
線分３０１における切断断面が示される。
ける再配線層とそれに接続されるバンプ電極及びパッド
のレイアウトが示され、また、図４には、図３における
線分３０１における切断断面が示される。
【００３５】図３においてバンプ（Ｂｕｍｐ）電極は丸
印で示され、小さな四角は金属配線層２０４によって形
成されたパッドを示している。バンプ電極、パッド、及
び再配線層は、そこにかかる電圧や信号の違いを区別す
るため、網掛けやハッチング、塗りつぶし等が行われて
いる。
印で示され、小さな四角は金属配線層２０４によって形
成されたパッドを示している。バンプ電極、パッド、及
び再配線層は、そこにかかる電圧や信号の違いを区別す
るため、網掛けやハッチング、塗りつぶし等が行われて
いる。
【００３６】半導体チップの中央にはその長手方向に沿
って高電位側電源ＶＤＤの伝達ライン３０５が形成され
る。また、この高電位側電源ＶＤＤの伝達ライン３０５
を挟むように、高電位側電源ＶＤＤＩの伝達ライン３２
５や、低電位側電源ＶＳＳの伝達ライン３２６が形成さ
れる。上記高電位側電源ＶＤＤの伝達ライン３０５や、
高電位側電源ＶＤＤＩの伝達ライン３２５、及び低電位
側電源ＶＳＳの伝達ライン３２６を介して、高電位側電
源ＶＤＤのバンプ電極３０７〜３１２と、３１３〜３１
８とが対向配置される。そしてこの１２個のバンプ電極
３０７〜３１８は、外部から高電位側電源ＶＤＤを取り
込むために設けられる。この１２個のバンプ電極３０７
〜３１８のうち、８個のバンプ電極３０７，３０９，３
１０，３１２，３１３，３１５，３１６，３１８の形成
箇所は、図１に示されるリミッタ回路１０５〜１１２の
形成箇所に対応し、バンプ電極３０７，３０９，３１
０，３１２，３１３，３１５，３１６，３１８を介して
取り込まれた高電位側電源ＶＤＤは、それぞれ対応する
リミッタ回路１０５〜１１２に供給される。本例におい
てリミッタ回路１０５〜１１２におけるｐチャネル型Ｍ
ＯＳトランジスタ５０４の形成領域は、上記バンプ電極
の形成位置の直下にかかるように形成される。このよう
に形成するのは、バンプ電極３０７，３０９，３１０，
３１２，３１３，３１５，３１６，３１８から、それに
対応するｐチャネル型ＭＯＳトランジスタ５０４までの
距離を短くすることによって、そこでの電圧降下を可能
な限り抑えるためである。高電位側電源ＶＤＤは、例え
ば図６に示されるように、ＢＧＡ基板２１に設けられた
ＢＧＡボール２４からＢＧＡ基板２１内の導電ライン６
１，６３及びそれらを結合するためのスルーホール６２
を介してバンプ電極３０７〜３１８へ伝達され、そして
このバンプ電極３０７〜３１８から再配線層２６６にお
ける高電位側電源ＶＤＤの伝達ラインに伝達され、さら
に半導体チップ２０における金属配線層２００〜２０４
を介してｐチャネル型ＭＯＳトランジスタ５０４のソー
ス電極に伝達される。このため、上記のように上記バン
プ電極の形成位置の直下にかかる位置にｐチャネル型Ｍ
ＯＳトランジスタ５０４の形成領域を設けるようにすれ
ば、バンプ電極３０７〜３１８と、それに対応するｐチ
ャネル型ＭＯＳトランジスタ５０４との間の距離が最も
短くなるため、バンプ電極３０７〜３１８から、それに
対応するｐチャネル型ＭＯＳトランジスタ５０４のソー
ス電極までの配線長の短縮化を図ることができる。
って高電位側電源ＶＤＤの伝達ライン３０５が形成され
る。また、この高電位側電源ＶＤＤの伝達ライン３０５
を挟むように、高電位側電源ＶＤＤＩの伝達ライン３２
５や、低電位側電源ＶＳＳの伝達ライン３２６が形成さ
れる。上記高電位側電源ＶＤＤの伝達ライン３０５や、
高電位側電源ＶＤＤＩの伝達ライン３２５、及び低電位
側電源ＶＳＳの伝達ライン３２６を介して、高電位側電
源ＶＤＤのバンプ電極３０７〜３１２と、３１３〜３１
８とが対向配置される。そしてこの１２個のバンプ電極
３０７〜３１８は、外部から高電位側電源ＶＤＤを取り
込むために設けられる。この１２個のバンプ電極３０７
〜３１８のうち、８個のバンプ電極３０７，３０９，３
１０，３１２，３１３，３１５，３１６，３１８の形成
箇所は、図１に示されるリミッタ回路１０５〜１１２の
形成箇所に対応し、バンプ電極３０７，３０９，３１
０，３１２，３１３，３１５，３１６，３１８を介して
取り込まれた高電位側電源ＶＤＤは、それぞれ対応する
リミッタ回路１０５〜１１２に供給される。本例におい
てリミッタ回路１０５〜１１２におけるｐチャネル型Ｍ
ＯＳトランジスタ５０４の形成領域は、上記バンプ電極
の形成位置の直下にかかるように形成される。このよう
に形成するのは、バンプ電極３０７，３０９，３１０，
３１２，３１３，３１５，３１６，３１８から、それに
対応するｐチャネル型ＭＯＳトランジスタ５０４までの
距離を短くすることによって、そこでの電圧降下を可能
な限り抑えるためである。高電位側電源ＶＤＤは、例え
ば図６に示されるように、ＢＧＡ基板２１に設けられた
ＢＧＡボール２４からＢＧＡ基板２１内の導電ライン６
１，６３及びそれらを結合するためのスルーホール６２
を介してバンプ電極３０７〜３１８へ伝達され、そして
このバンプ電極３０７〜３１８から再配線層２６６にお
ける高電位側電源ＶＤＤの伝達ラインに伝達され、さら
に半導体チップ２０における金属配線層２００〜２０４
を介してｐチャネル型ＭＯＳトランジスタ５０４のソー
ス電極に伝達される。このため、上記のように上記バン
プ電極の形成位置の直下にかかる位置にｐチャネル型Ｍ
ＯＳトランジスタ５０４の形成領域を設けるようにすれ
ば、バンプ電極３０７〜３１８と、それに対応するｐチ
ャネル型ＭＯＳトランジスタ５０４との間の距離が最も
短くなるため、バンプ電極３０７〜３１８から、それに
対応するｐチャネル型ＭＯＳトランジスタ５０４のソー
ス電極までの配線長の短縮化を図ることができる。
【００３７】また、上記高電位側電源ＶＤＤＩの伝達ラ
イン３２５は、半導体チップが線分Ａ−Ａ’及びＢ−
Ｂ’で４分割されて得られる４個の矩形領域毎に、それ
ぞれ高電位側電源ＶＤＤのバンプ電極３０７〜３０９、
３１０〜３１２、３１３〜３１５、３１６〜３１８の形
成領域を包囲するように形成される。高電位側電源ＶＤ
Ｄのバンプ電極３０７〜３０９、３１０〜３１２、３１
３〜３１５、３１６〜３１８は、ｐチャネル型ＭＯＳト
ランジスタ５０４の形成領域との関係でほぼ決定される
ため、この高電位側電源ＶＤＤのバンプ電極３０７〜３
０９、３１０〜３１２、３１３〜３１５、３１６〜３１
８の形成領域を避けて高電位側電源ＶＤＤＩの伝達ライ
ンを形成する必要がある。高電位側電源ＶＤＤのバンプ
電極３０７〜３０９、３１０〜３１２、３１３〜３１
５、３１６〜３１８の形成領域を避け、しかも、多くの
内部回路への高電位側電源ＶＤＤＩを円滑に供給するに
は、再配線層２６６において、半導体チップが線分Ａ−
Ａ’及びＢ−Ｂ’で４分割されて得られる４個の矩形領
域毎に、それぞれ高電位側電源ＶＤＤのバンプ電極３０
７〜３０９、３１０〜３１２、３１３〜３１５、３１６
〜３１８の形成領域を包囲するように高電位側電源ＶＤ
ＤＩの伝達ライン３２５を形成し、この伝達ライン３２
５から、半導体チップ２０における金属配線２０４に伝
達するのが有利となる。
イン３２５は、半導体チップが線分Ａ−Ａ’及びＢ−
Ｂ’で４分割されて得られる４個の矩形領域毎に、それ
ぞれ高電位側電源ＶＤＤのバンプ電極３０７〜３０９、
３１０〜３１２、３１３〜３１５、３１６〜３１８の形
成領域を包囲するように形成される。高電位側電源ＶＤ
Ｄのバンプ電極３０７〜３０９、３１０〜３１２、３１
３〜３１５、３１６〜３１８は、ｐチャネル型ＭＯＳト
ランジスタ５０４の形成領域との関係でほぼ決定される
ため、この高電位側電源ＶＤＤのバンプ電極３０７〜３
０９、３１０〜３１２、３１３〜３１５、３１６〜３１
８の形成領域を避けて高電位側電源ＶＤＤＩの伝達ライ
ンを形成する必要がある。高電位側電源ＶＤＤのバンプ
電極３０７〜３０９、３１０〜３１２、３１３〜３１
５、３１６〜３１８の形成領域を避け、しかも、多くの
内部回路への高電位側電源ＶＤＤＩを円滑に供給するに
は、再配線層２６６において、半導体チップが線分Ａ−
Ａ’及びＢ−Ｂ’で４分割されて得られる４個の矩形領
域毎に、それぞれ高電位側電源ＶＤＤのバンプ電極３０
７〜３０９、３１０〜３１２、３１３〜３１５、３１６
〜３１８の形成領域を包囲するように高電位側電源ＶＤ
ＤＩの伝達ライン３２５を形成し、この伝達ライン３２
５から、半導体チップ２０における金属配線２０４に伝
達するのが有利となる。
【００３８】尚、金属配線２０４に伝達された高電位側
電源ＶＤＤＩは、その下位に属する金属配線層２００〜
２０３を介して内部回路に伝達される。
電源ＶＤＤＩは、その下位に属する金属配線層２００〜
２０３を介して内部回路に伝達される。
【００３９】また、本例では、外部から取り込まれたア
ドレス信号をも再配線層２６６を介して伝達するように
している、例えば代表的に示されるアドレス信号又はコ
ントロール信号入力用のバンプ電極（二重丸で示され
る）に、再配線層２６６によるアドレス信号伝達ライン
３０４が結合され、このアドレス信号伝達ライン３０４
を介して対応するパッドまでアドレス信号の伝達が行わ
れる。そして、このパッドから半導体チップ２０におけ
る金属配線層を介してアドレスレジスタ及びプレデコー
ダ（ＡＤＲ Ｒｅｇ．／Ｐｒｅ Ｄｅｃ）１２３に伝達
される。再配線層２６６は低抵抗であるため、そのよう
な再配線層２６６を使ってアドレス信号の伝達を行うよ
うにすれば、アドレス信号の遅延量が少ないので、アド
レス信号伝達時間の短縮化を図ることができる。
ドレス信号をも再配線層２６６を介して伝達するように
している、例えば代表的に示されるアドレス信号又はコ
ントロール信号入力用のバンプ電極（二重丸で示され
る）に、再配線層２６６によるアドレス信号伝達ライン
３０４が結合され、このアドレス信号伝達ライン３０４
を介して対応するパッドまでアドレス信号の伝達が行わ
れる。そして、このパッドから半導体チップ２０におけ
る金属配線層を介してアドレスレジスタ及びプレデコー
ダ（ＡＤＲ Ｒｅｇ．／Ｐｒｅ Ｄｅｃ）１２３に伝達
される。再配線層２６６は低抵抗であるため、そのよう
な再配線層２６６を使ってアドレス信号の伝達を行うよ
うにすれば、アドレス信号の遅延量が少ないので、アド
レス信号伝達時間の短縮化を図ることができる。
【００４０】また、本例では、アドレス信号伝達ライン
にノイズが混入したり、また、隣接するアドレス伝達ラ
インからのクロストークを避けるため、アドレス信号伝
達ラインを低電位側電源ＶＳＳの伝達ラインによってシ
ールドするようにしている。例えばアドレス信号伝達ラ
イン３０４を挟むように低電位側電源ＶＳＳの伝達ライ
ン３０２，３０３が併設され、それによりによってアド
レス信号伝達ライン３０４は、それに隣接する低電位側
電源ＶＳＳの伝達ライン３０２，３０３によってシール
ドされている。尚、他のアドレス信号伝達ラインも同様
にそれに隣接する低電位側電源ＶＳＳの伝達ラインによ
ってシールドされる。
にノイズが混入したり、また、隣接するアドレス伝達ラ
インからのクロストークを避けるため、アドレス信号伝
達ラインを低電位側電源ＶＳＳの伝達ラインによってシ
ールドするようにしている。例えばアドレス信号伝達ラ
イン３０４を挟むように低電位側電源ＶＳＳの伝達ライ
ン３０２，３０３が併設され、それによりによってアド
レス信号伝達ライン３０４は、それに隣接する低電位側
電源ＶＳＳの伝達ライン３０２，３０３によってシール
ドされている。尚、他のアドレス信号伝達ラインも同様
にそれに隣接する低電位側電源ＶＳＳの伝達ラインによ
ってシールドされる。
【００４１】上記ｐチャネル型ＭＯＳトランジスタ５０
４は、大きな駆動能力を必要とするため、実際には複数
個のｐチャネル型ＭＯＳトランジスタが並列接続された
ものが使われる。バンプ電極３０７とそれに対応するｐ
チャネル型ＭＯＳトランジスタ５０４との配置関係につ
いて以下に説明する。
４は、大きな駆動能力を必要とするため、実際には複数
個のｐチャネル型ＭＯＳトランジスタが並列接続された
ものが使われる。バンプ電極３０７とそれに対応するｐ
チャネル型ＭＯＳトランジスタ５０４との配置関係につ
いて以下に説明する。
【００４２】図７には、バンプ電極３０７近傍のレイア
ウトが拡大して示される。
ウトが拡大して示される。
【００４３】上記ｐチャネル型ＭＯＳトランジスタ５０
４は、互いに並列接続されることによって第１トランジ
スタ群７０１及び第２トランジスタ群７０２を形成する
複数のトランジスタを含む。第１トランジスタ群７０１
及び第２トランジスタ群７０２は、所定間隔をもって併
設される。そしてこの第１トランジスタ群７０１及び第
２トランジスタ群７０２の一部がバンプ電極３０７の直
下に位置するようにレイアウトされている。上記第１ト
ランジスタ群７０１及び第２トランジスタ群７０２は、
それぞれ１１個のレイアウト単位回路７０４を有する。
尚、７０３は、再配線層２６６と金属配線層２０４とを
結合するためのスルーホールを示している。
４は、互いに並列接続されることによって第１トランジ
スタ群７０１及び第２トランジスタ群７０２を形成する
複数のトランジスタを含む。第１トランジスタ群７０１
及び第２トランジスタ群７０２は、所定間隔をもって併
設される。そしてこの第１トランジスタ群７０１及び第
２トランジスタ群７０２の一部がバンプ電極３０７の直
下に位置するようにレイアウトされている。上記第１ト
ランジスタ群７０１及び第２トランジスタ群７０２は、
それぞれ１１個のレイアウト単位回路７０４を有する。
尚、７０３は、再配線層２６６と金属配線層２０４とを
結合するためのスルーホールを示している。
【００４４】図８には上記レイアウト単位回路７０４の
構成例が示される。また、図９には、図８における線分
８０１の切断断面が拡大して示される。
構成例が示される。また、図９には、図８における線分
８０１の切断断面が拡大して示される。
【００４５】図９に示されるようにＮ型ウェル（Ｎ−Ｗ
ＥＬＬ）に、二つのＰ＋領域が設けられることで１個の
ｐチャネル型ＭＯＳトランジスタが形成される。このよ
うなｐチャネル型ＭＯＳトランジスタは、一つのレイア
ウト単位回路７０４当たり３７個が形成され、それらが
金属配線層で結合されることで互いに並列接続される。
上記二つのＰ＋領域のうちの一方は、ソース電極、他方
はドレイン電極とされる。上記ソース電極には、金属配
線層２００〜２０４を介して、高電位側電源ＶＤＤが供
給される。また、上記ドレイン電極には、金属配線層２
００〜２０４を介して、高電位側電源ＶＤＤＩの伝達ラ
インが結合される。上記二つのＰ＋領域の間には、ゲー
ト電極９０１が形成される。レイアウト単位回路７０４
における全てのｐチャネル型ＭＯＳトランジスタのゲー
ト電極は、それに対応するリミット回路１０５〜１１２
における差動増幅器５０１の出力端子に結合される。
尚、互いに異なる金属配線層は、スルーホールによって
電気的な結合が行われる。
ＥＬＬ）に、二つのＰ＋領域が設けられることで１個の
ｐチャネル型ＭＯＳトランジスタが形成される。このよ
うなｐチャネル型ＭＯＳトランジスタは、一つのレイア
ウト単位回路７０４当たり３７個が形成され、それらが
金属配線層で結合されることで互いに並列接続される。
上記二つのＰ＋領域のうちの一方は、ソース電極、他方
はドレイン電極とされる。上記ソース電極には、金属配
線層２００〜２０４を介して、高電位側電源ＶＤＤが供
給される。また、上記ドレイン電極には、金属配線層２
００〜２０４を介して、高電位側電源ＶＤＤＩの伝達ラ
インが結合される。上記二つのＰ＋領域の間には、ゲー
ト電極９０１が形成される。レイアウト単位回路７０４
における全てのｐチャネル型ＭＯＳトランジスタのゲー
ト電極は、それに対応するリミット回路１０５〜１１２
における差動増幅器５０１の出力端子に結合される。
尚、互いに異なる金属配線層は、スルーホールによって
電気的な結合が行われる。
【００４６】上記の例によれば、以下の作用効果を得る
ことができる。
ことができる。
【００４７】（１）複数のリミッタ回路１０５〜１１２
が半導体基板に分散配置されて、特定のリミッタ回路に
電流が集中するのが回避されることで、リミッタ回路１
０５〜１１２やその周辺での不所望な温度上昇が抑制さ
れるため、リミッタ回路１０５〜１１２やその周辺での
不所望な温度上昇に起因する特性劣化を回避することが
できる。
が半導体基板に分散配置されて、特定のリミッタ回路に
電流が集中するのが回避されることで、リミッタ回路１
０５〜１１２やその周辺での不所望な温度上昇が抑制さ
れるため、リミッタ回路１０５〜１１２やその周辺での
不所望な温度上昇に起因する特性劣化を回避することが
できる。
【００４８】（２）単一の基準電圧生成回路１２４が複
数のリミッタ回路１０５〜１１２で共有しており、リミ
ッタ回路毎に基準電圧生成回路１２４を設ける必要がな
いため、半導体チップ面積が増大するのを回避すること
ができる。
数のリミッタ回路１０５〜１１２で共有しており、リミ
ッタ回路毎に基準電圧生成回路１２４を設ける必要がな
いため、半導体チップ面積が増大するのを回避すること
ができる。
【００４９】（３）メインワード線間電源配線１２０
１，１２０２が追加されて電源補強が行われた場合に
は、電源補強が行われない場合に比べて、メモリセルア
レイ１０１，１０２へ供給される高電位側電源ＶＤＤＩ
の電圧レベルの安定化を図ることができる。これによ
り、高電位側電源ＶＤＤＩのレベル低下に起因するシン
クロナスＳＲＡＭ２の特性劣化を回避することができ
る。
１，１２０２が追加されて電源補強が行われた場合に
は、電源補強が行われない場合に比べて、メモリセルア
レイ１０１，１０２へ供給される高電位側電源ＶＤＤＩ
の電圧レベルの安定化を図ることができる。これによ
り、高電位側電源ＶＤＤＩのレベル低下に起因するシン
クロナスＳＲＡＭ２の特性劣化を回避することができ
る。
【００５０】（４）アドレス信号伝達ライン３０４を挟
むように低電位側電源ＶＳＳの伝達ライン３０２，３０
３が併設され、それによりによってアドレス信号伝達ラ
イン３０４は、それに隣接する低電位側電源ＶＳＳの伝
達ライン３０２，３０３によってシールドされている。
このようにアドレス信号伝達ラインのシールドが行われ
ることにより、アドレス信号伝達ラインにノイズが混入
したり、また、隣接するアドレス伝達ラインからのクロ
ストークを避けることができるるので、シンクロナスＳ
ＲＡＭ２においてノイズ等に起因する誤動作を回避する
ことができる。
むように低電位側電源ＶＳＳの伝達ライン３０２，３０
３が併設され、それによりによってアドレス信号伝達ラ
イン３０４は、それに隣接する低電位側電源ＶＳＳの伝
達ライン３０２，３０３によってシールドされている。
このようにアドレス信号伝達ラインのシールドが行われ
ることにより、アドレス信号伝達ラインにノイズが混入
したり、また、隣接するアドレス伝達ラインからのクロ
ストークを避けることができるるので、シンクロナスＳ
ＲＡＭ２においてノイズ等に起因する誤動作を回避する
ことができる。
【００５１】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
【００５２】例えば、再配線層２６６（図１７参照）を
介してクロック信号を伝達することができる。図１５に
はその場合の構成例が示される。
介してクロック信号を伝達することができる。図１５に
はその場合の構成例が示される。
【００５３】ＢＧＡボール１５０１を介して外部から取
り込まれたクロック信号は、ＢＧＡ基板２１内の導電ラ
イン１５０６を介してクロック信号用のバンプ電極１５
０２に伝達され、このバンプ電極１５０２を介して再配
線層２６６によるクロック信号伝達ライン１５０４を介
して半導体チップ２０内のクロックバッファ回路１５０
５に伝達される。そして、このクロックバッファ回路１
５０５から出力されたクロック信号は、再配線層２６６
によるクロック信号伝達ライン１５０７を介して複数の
出力レジスタ回路１５０３などの電気回路に伝達され
る。再配線層２６６を使用したクロック信号伝達ライン
１５０４，１５０７は低抵抗であるため、このクロック
信号伝達ライン１５０４，１５０７が比較的長く配線さ
れたとしても、そこでのクロック信号の遅延が少なくて
済むため、クロック信号伝達の高速化を図ることができ
る。
り込まれたクロック信号は、ＢＧＡ基板２１内の導電ラ
イン１５０６を介してクロック信号用のバンプ電極１５
０２に伝達され、このバンプ電極１５０２を介して再配
線層２６６によるクロック信号伝達ライン１５０４を介
して半導体チップ２０内のクロックバッファ回路１５０
５に伝達される。そして、このクロックバッファ回路１
５０５から出力されたクロック信号は、再配線層２６６
によるクロック信号伝達ライン１５０７を介して複数の
出力レジスタ回路１５０３などの電気回路に伝達され
る。再配線層２６６を使用したクロック信号伝達ライン
１５０４，１５０７は低抵抗であるため、このクロック
信号伝達ライン１５０４，１５０７が比較的長く配線さ
れたとしても、そこでのクロック信号の遅延が少なくて
済むため、クロック信号伝達の高速化を図ることができ
る。
【００５４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシンク
ロナスＳＲＡＭに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種半導体集積
回路装置に広く適用することができる。
なされた発明をその背景となった利用分野であるシンク
ロナスＳＲＡＭに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種半導体集積
回路装置に広く適用することができる。
【００５５】本発明は、少なくとも半導体基板に回路素
子や配線層が形成されていることを条件に適用すること
ができる。
子や配線層が形成されていることを条件に適用すること
ができる。
【００５６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００５７】すなわち、複数のリミッタ回路が半導体基
板に分散配置されることで、特定のリミッタ回路に電流
が集中するのが回避され、それによってリミッタ回路周
辺での不所望な温度上昇を抑えることができるので、半
導体集積回路装置の特性劣化を回避することができる。
また、そのリミッタ回路内のトランジスタの形成領域が
バンプ電極の形成位置の直下にかかるようにレイアウト
されることで、バンプ電極からそれに対応する上記トラ
ンジスタまでの配線長が短縮されることにより、そこで
の配線抵抗が低減されて電圧降下が少なくなり、内部電
源の電圧レベル低下が抑えられるため、半導体集積回路
装置の特性劣化を回避することができる。
板に分散配置されることで、特定のリミッタ回路に電流
が集中するのが回避され、それによってリミッタ回路周
辺での不所望な温度上昇を抑えることができるので、半
導体集積回路装置の特性劣化を回避することができる。
また、そのリミッタ回路内のトランジスタの形成領域が
バンプ電極の形成位置の直下にかかるようにレイアウト
されることで、バンプ電極からそれに対応する上記トラ
ンジスタまでの配線長が短縮されることにより、そこで
の配線抵抗が低減されて電圧降下が少なくなり、内部電
源の電圧レベル低下が抑えられるため、半導体集積回路
装置の特性劣化を回避することができる。
【図１】本発明にかかる半導体集積回路装置の一例であ
るシンクロナスＳＲＡＭにおける半導体チップのレイア
ウト説明図である。
るシンクロナスＳＲＡＭにおける半導体チップのレイア
ウト説明図である。
【図２】上記シンクロナスＳＲＡＭの側面図である。
【図３】上記シンクロナスＳＲＡＭ２における再配線層
とそれに接続されるバンプ電極及びパッドのレイアウト
説明図である。
とそれに接続されるバンプ電極及びパッドのレイアウト
説明図である。
【図４】図３における主要部の切断断面図である。
【図５】上記シンクロナスＳＲＡＭに含まれるリミッタ
回路の構成例回路図である。
回路の構成例回路図である。
【図６】上記シンクロナスＳＲＡＭにおける主要配線経
路の説明図である。
路の説明図である。
【図７】上記シンクロナスＳＲＡＭに含まれるバンプ電
極近傍のレイアウト説明図である。
極近傍のレイアウト説明図である。
【図８】図７に示されるバンプ電極近傍における主要部
の構成例説明図である。
の構成例説明図である。
【図９】図８における主要部の切断断面図である。
【図１０】上記シンクロナスＳＲＡＭにおけるメモリセ
ルアレイの構成例回路図である。
ルアレイの構成例回路図である。
【図１１】一般的なメモリセルアレイにおけるメインワ
ード線とその上層の電源配線との関係説明図である。
ード線とその上層の電源配線との関係説明図である。
【図１２】上記シンクロナスＳＲＡＭにおけるメモリセ
ルアレイにおけるメインワード線とその上層の電源配線
との関係説明図である。
ルアレイにおけるメインワード線とその上層の電源配線
との関係説明図である。
【図１３】上記メモリセルアレイにおける電源配線補強
の効果を説明するための特性図である。
の効果を説明するための特性図である。
【図１４】上記シンクロナスＳＲＡＭに含まれるリミッ
タ回路における差動増幅回路の構成例回路図である。
タ回路における差動増幅回路の構成例回路図である。
【図１５】上記シンクロナスＳＲＡＭにおけるクロック
信号伝達系の構成例説明図である。
信号伝達系の構成例説明図である。
【図１６】上記バンプ電極及びその近傍の断面図であ
る。
る。
【図１７】図１６における主要部の拡大図である。
【図１８】図１７における主要部の拡大図である。
２ シンクロナスＳＲＡＭ
２０ 半導体チップ
２１ ＢＧＡ基板
２４ ＢＧＡボール
２５ バンプ電極
１０１，１０２ メモリセルアレイ
１０３，１０４ ワードドライバ
１０５〜１１２ リミッタ回路
１１３〜１１６ 入出力回路
１２１，１２２ 出力レジスタ及びセレクタ
１２３ アドレスレジスタ及びプレデコーダ
１２４ 基準電圧発生回路
１２５ 中央回路部
２００〜２０４ 金属配線
２６６ 再配線層
２６７ 開口部
３０７〜３１８ バンプ電極
５０１ 差動増幅器
５０４ ｐチャネル型ＭＯＳトランジスタ
５０２，５０３ 抵抗
７０１ 第１トランジスタ群
７０２ 第２トランジスタ群
１１０１，１１０２ 高電位側電源ＶＤＤＩの電源配線
１２０１，１２０２ メインワード線間電源配線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 25/04 Ｇ１１Ｃ 11/34 ３３５Ａ
25/18 ３４５
27/04
27/11
(72)発明者 豊嶋 博
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 林 厚宏
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
(72)発明者 根岸 剛己
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 上原 高志
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 5B015 JJ11 JJ15 KB65 KB74 KB84
NN03 PP02
5F038 BH02 BH07 BH16 DF05 EZ20
5F083 BS27 GA02 KA03 LA16 LA17
ZA29
Claims (11)
- 【請求項１】 半導体基板と、 上記半導体基板に設けられて電気回路を構成する回路素
子と、 上記半導体基板に設けられて上記回路素子と電気的に結
合された配線層と、 開口部を有して上記電気回路を覆うように形成された有
機絶縁膜と、 上記有機絶縁膜に積層され、上記開口部を介して上記配
線層に電気的に結合された導電層と、 上記導電層を介して上記配線層に電気的に結合されたバ
ンプ電極と、を有し、 上記電気回路は、上記半導体基板に分散配置されてそれ
ぞれ所定電圧レベルの内部電源を生成するための複数の
リミッタ回路を含み、 上記リミッタ回路は、上記バンプ電極を介して外部から
取り込まれた電源の電圧レベルを降下させるトランジス
タを含み、 上記トランジスタの形成領域は、電源取り込みに使用さ
れる上記バンプ電極の形成位置の直下にかかるようにレ
イアウトされて成ることを特徴とする半導体集積回路装
置。 - 【請求項２】 上記リミッタ回路は、上記内部電源の電
圧レベルを検出可能な電圧検出回路と、 上記電圧検出回路の検出結果と所定の基準電圧とを比較
し、その比較結果に基づいて上記トランジスタを制御す
るための比較回路と、を含んで成る請求項１記載の半導
体集積回路装置。 - 【請求項３】 上記トランジスタは、互いに並列接続さ
れることによってトランジスタ群を形成する複数のｐチ
ャネル型トランジスタを含み、上記トランジスタ群の少
なくとも一部が上記バンプ電極の形成位置の直下に位置
する請求項２記載の半導体集積回路装置。 - 【請求項４】 上記基準電圧を生成するための基準電圧
生成回路を有し、 上記基準電圧生成回路は、上記複数のリミッタ回路で共
有される請求項２記載の半導体集積回路装置。 - 【請求項５】 上記リミッタ回路によって生成された内
部電源を各部に供給するための内部電源供給経路と、 アレイ状に配列された複数のメモリセルと、 上記複数のメモリセルを選択するための複数のワード線
と、を含み、 上記内部電源供給経路は、互いに隣接する上記ワード線
間に配置されるように上記ワード線と共通の配線層によ
り形成された複数のワード線間電源配線と、 上記ワード線間電源配線と異なる配線層により形成さ
れ、上記ワード線間電源配線に交差するとともにそれに
電気的に結合された複数のワード線上層電源配線と、を
含む請求項１乃至４の何れか１項記載の半導体集積回路
装置。 - 【請求項６】 上記導電層は、上記バンプ電極の形成領
域を包囲するように形成された内部電源配線を含む請求
項１乃至４の何れか１項記載の半導体集積回路装置。 - 【請求項７】 上記導電層は、アドレス信号を伝達する
ためのアドレス信号配線と、低電位側電源を各部に供給
するための低電位側電源配線と、を含み、 上記アドレス信号配線は、それに隣接配置された上記低
電位側電源配線によってシールドされて成る請求項１乃
至４の何れか１項記載の半導体集積回路装置。 - 【請求項８】 上記導電層は、上記バンプ電極の形成領
域を包囲するように形成された内部電源配線と、 アドレス信号を伝達するためのアドレス信号配線と、 低電位側電源を各部に供給するための低電位側電源配線
と、を含み、 上記アドレス信号配線は、それに隣接配置された上記低
電位側電源配線によってシールドされて成る請求項１乃
至４の何れか１項記載の半導体集積回路。 - 【請求項９】 上記導電層は、クロック信号を上記電気
回路に伝達可能なクロック信号伝達ラインを含む請求項
１乃至４の何れか１項記載の半導体集積回路装置。 - 【請求項１０】 上記導電層は、クロック信号を上記電
気回路に伝達可能なクロック配線と、 上記バンプ電極の形成領域を包囲するようにリング状に
形成された内部電源配線と、 アドレス信号を伝達するためのアドレス信号配線と、低
電位側電源を各部に供給するための低電位側電源配線
と、を含み、 上記アドレス信号配線は、それに隣接配置された上記低
電位側電源配線によってシールドされて成る請求項１乃
至４の何れか１項記載の半導体集積回路装置。 - 【請求項１１】 半導体基板と、 上記半導体基板に設けられて電気回路を構成する回路素
子と、 上記半導体基板に設けられて上記電気回路と電気的に結
合された配線層と、 開口部を有して上記電気回路を覆うように形成された有
機絶縁膜と、 上記有機絶縁膜に積層され、上記開口部を介して上記配
線層に電気的に結合された導電層と、 上記導電層は、アドレス信号を伝達するためのアドレス
信号配線と、低電位側電源を各部に供給するための低電
位側電源配線と、を含み、 上記アドレス信号配線は、それに隣接配置された上記低
電位側電源配線によってシールドされて成ることを特徴
とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002034651A JP2003243538A (ja) | 2002-02-12 | 2002-02-12 | 半導体集積回路装置 |
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| US10/355,006 US6835971B2 (en) | 2002-02-12 | 2003-01-31 | Semiconductor integrated circuit device with a plurality of limiter circuits |
| KR10-2003-0008737A KR20030068436A (ko) | 2002-02-12 | 2003-02-12 | 반도체 집적회로 장치 |
| CNB031038131A CN100334724C (zh) | 2002-02-12 | 2003-02-12 | 半导体集成电路器件 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002034651A JP2003243538A (ja) | 2002-02-12 | 2002-02-12 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003243538A true JP2003243538A (ja) | 2003-08-29 |
| JP2003243538A5 JP2003243538A5 (ja) | 2005-08-25 |
Family
ID=27654923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002034651A Pending JP2003243538A (ja) | 2002-02-12 | 2002-02-12 | 半導体集積回路装置 |
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|---|---|
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| JP (1) | JP2003243538A (ja) |
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| JP2007207301A (ja) * | 2006-01-31 | 2007-08-16 | Ricoh Co Ltd | 半導体記憶装置 |
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| US5547740A (en) * | 1995-03-23 | 1996-08-20 | Delco Electronics Corporation | Solderable contacts for flip chip integrated circuit devices |
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| US5654860A (en) * | 1995-08-16 | 1997-08-05 | Micron Technology, Inc. | Well resistor for ESD protection of CMOS circuits |
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-
2002
- 2002-02-12 JP JP2002034651A patent/JP2003243538A/ja active Pending
-
2003
- 2003-01-23 TW TW092101497A patent/TWI277196B/zh not_active IP Right Cessation
- 2003-01-31 US US10/355,006 patent/US6835971B2/en not_active Expired - Fee Related
- 2003-02-12 KR KR10-2003-0008737A patent/KR20030068436A/ko active IP Right Grant
- 2003-02-12 CN CNB031038131A patent/CN100334724C/zh not_active Expired - Fee Related
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| TW200305271A (en) | 2003-10-16 |
| TWI277196B (en) | 2007-03-21 |
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