JP2003264256A - 半導体装置 - Google Patents

半導体装置

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JP2003264256A
JP2003264256A JP2002063623A JP2002063623A JP2003264256A JP 2003264256 A JP2003264256 A JP 2003264256A JP 2002063623 A JP2002063623 A JP 2002063623A JP 2002063623 A JP2002063623 A JP 2002063623A JP 2003264256 A JP2003264256 A JP 2003264256A
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JP
Japan
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wiring
semiconductor device
region
input
chip
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English (en)
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Mitsuaki Katagiri
光昭 片桐
Masami Usami
正己 宇佐美
Kenji Ujiie
健ニ 氏家
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 半導体チップと配線基板との間に充填する封
止樹脂中のボイド発生を最小限に留めながら、高い高速
電気伝送特性を示すフリップチップＢＧＡを提供する。 【解決手段】 パッケージ基板上にフリップチップ実装
されたシリコンチップ１Ａは、その主面の中央領域に電
源回路、入出力回路および複数個のボンディングパッド
ＢＰを配置し、中央領域以外の領域にＣｕ配線１０を介
してボンディングパッドＢＰと電気的に接続された半田
バンプ６をマトリクス状に配置する。そして、上記半田
バンプ６のうち、入出力電源用の半田バンプ６（ＶＤＤ
Ｑ）およびデータ信号入出力用の半田バンプ６（ＤＱ）
を上記中央領域に隣接する第１領域に配置し、アドレス
信号入力用の半田バンプ６（ＡＤＲ）を上記第１領域よ
りも外側の第２領域に配置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ウエハプロセス（前工程）を応用してパッケ
ージプロセスを処理する、いわゆるウエハプロセスパッ
ケージ（Wafer Process Package；ＷＰＰ）技術を用い
て製造された半導体チップを配線基板上にフリップチッ
プ実装するＢＧＡ(Ball Grid Array)構造の半導体装置
に適用して有効な技術に関する。
【０００２】
【従来の技術】半導体パッケージの一種であるＢＧＡ
（ボールグリッドアレイ）は、集積回路を形成した半導
体チップの主面上に半田などからなる多数のバンプ電極
をアレイ状に配置した構造を有している。
【０００３】このＢＧＡを配線基板に実装する際には、
通常、ＢＧＡと配線基板との隙間にアンダーフィルとよ
ばれる封止樹脂を充填することによって、ＢＧＡと配線
基板の接続部を保護する必要がある。
【０００４】しかし、上記アンダーフィル樹脂は、毛細
管現象によってＢＧＡと配線基板の隙間に流し込まれる
ため、特にバンプ電極の配置が不揃いになっている場合
は、樹脂の流れが不均一となり、樹脂が充填されない隙
間（ボイド）が部分的に発生する結果、ＢＧＡと配線基
板の接続信頼性が低下するという問題を引き起こす。
【０００５】上記したアンダーフィル樹脂注入時のボイ
ド抑制対策としては、例えば特開平８−９７３１３号公
報が公知である。この公報は、半導体チップの主面のバ
ンプ電極が形成されていない領域にダミーバンプなどの
突出部を設けることによって、毛細管現象による封止樹
脂の流れを良好にする技術を開示している。
【０００６】また、特開２００１−１５５５４号公報
は、半導体チップを実装する配線基板（回路基板）の表
面を覆うソルダレジストなどの絶縁性保護膜に複数の平
行または放射状の溝を設けたマルチチップモジュールを
開示している。半導体チップと回路基板との間に封止樹
脂を流し込む際には、液状の樹脂がこれらの溝内を円滑
に流れるので目詰まりや気泡の発生が防止され、ボイド
の発生が抑制される。
【０００７】
【発明が解決しようとする課題】本発明者らは、ワーク
ステーションのキャッシュメモリなどに使用される高速
ＳＲＡＭ(Static Random Access Memory)チップを配線
基板にフリップチップ実装したＢＧＡを開発している。
【０００８】この種の高速ＳＲＡＭは、高い高速電気伝
送特性が要求されるため、半導体チップ側の電源用配線
や配線基板側の電源用配線および信号用配線をできるだ
け短くする工夫が必要となる。
【０００９】しかし、高速電気伝送特性を優先した配線
レイアウトを行うと、バンプ電極の配置に制約が生じ、
バンプ電極の配列が不揃いになる。そのために、半導体
チップと配線基板との間に封止樹脂を流し込む際、バン
プ電極の配置が不揃いになった箇所でボイドが発生す
る。このボイドは、そのサイズが小さい場合には、それ
程問題とはならないが、複数のバンプ電極に跨るような
大きいボイドが発生すると、ＢＧＡをマザーボードに実
装する際など、配線基板に高熱が加わった時にボイド内
部のバンプ電極同士がショートを引き起こす虞れがあ
る。
【００１０】従って、上記のような高速ＳＲＡＭ用のＢ
ＧＡを開発する場合は、ボイドの発生を最小限に留めな
がら、高い高速電気伝送特性を実現することのできる配
線設計が要求される。
【００１１】本発明の目的は、高速電気伝送特性に優れ
たフリップチップＢＧＡを実現することのできる技術を
提供することにある。
【００１２】本発明の他の目的は、高速電気伝送特性に
優れたフリップチップＢＧＡの信頼性を向上させること
のできる技術を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１５】本発明は、半導体チップの主面に形成され
た複数個のバンプ電極を介して前記半導体チップを配線
基板上にフリップチップ実装した半導体装置において、
前記半導体チップの主面の中央領域には、電源回路、入
出力回路および複数個のパッドが配置され、前記主面の
前記中央領域以外の領域には、メタル配線を介して前記
パッドと電気的に接続された複数個のバンプ電極がアレ
イ状に配置され、前記主面の前記中央領域に隣接した第
１領域には、前記複数個のバンプ電極のうち、入出力電
源用のバンプ電極と、データ信号入出力用のバンプ電極
が主として配置され、前記第１領域よりも外側の第２領
域には、アドレス信号入力用のバンプ電極が主として配
置されている。
【００１６】また、前記半導体チップの第１領域と第２
領域との間には、前記メタル配線のうち、前記アドレス
信号入力用のバンプ電極と前記パッドを接続するメタル
配線が配置される第３領域が設けられている。一方、前
記配線基板の表面には、前記入出力電源用のバンプ電極
が接続される複数個の電極パッドが形成され、前記配線
基板の内部にはスルーホールを通じて前記電極パッドと
電気的に接続された電源プレーンが形成され、前記スル
ーホールは、前記半導体チップの前記第３領域と対向す
る領域に配置されている。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。ま
た、以下の実施の形態では、特に必要なとき以外は同一
または同様な部分の説明を原則として繰り返さない。
【００１８】図１は、本実施形態の半導体装置を示す平
面図、図２は、図１のII−II線に沿った断面図である。
【００１９】本実施形態の半導体装置は、パッケージ基
板（配線基板）２の主面上に１個のシリコンチップ１Ａ
をフリップチップ実装したＢＧＡである。パッケージ基
板２の外形寸法は、例えば２２ｍｍ×１４ｍｍであり、
シリコンチップ１Ａの外形寸法は、例えば１２．８ｍｍ
×１０．３ｍｍである。シリコンチップ１Ａは、後述す
るようなウエハプロセス（前工程）を応用してパッケー
ジプロセスを処理する、いわゆるウエハプロセスパッケ
ージ技術を用いて製造されたものである。
【００２０】図３は、図２の一部を拡大して示す断面図
である。図示のように、パッケージ基板２は、ガラスエ
ポキシ樹脂あるいはＢＴ(Bismaleimide Triazine)樹脂
などからなる絶縁層の上面、裏面および内部に４層のＣ
ｕ配線１５〜１８を形成した配線基板である。
【００２１】上記４層のＣｕ配線１５〜１８のうち、パ
ッケージ基板２の上面に形成された第１層目のＣｕ配線
１５と裏面に形成された第４層目のＣｕ配線１８は、主
として信号配線を構成している。また、パッケージ基板
２の内部に形成された第２層目のＣｕ配線１６はグラン
ドプレーンを構成し、第３層目のＣｕ配線１７は電源プ
レーンを構成している。第１層目〜第３層目のＣｕ配線
１５、１６、１７は、パッケージ基板２を貫通するスル
ーホール１９を通じて第４層目のＣｕ配線１８のいずれ
かと接続されている。第１層目のＣｕ配線１５の表面
は、その一端部である電極パッド４の表面を除き、ソル
ダレジスト２７で被覆されている。同様に、第４層目の
Ｃｕ配線１８の表面は、その一端部である電極パッド３
の表面を除き、ソルダレジスト２７で被覆されている。
【００２２】上記第４層目のＣｕ配線１８の一端部であ
る電極パッド３には、ＢＧＡの外部接続端子を構成する
半田ボール５が接続されている。図４に示すように、半
田ボール５は、パッケージ基板２の裏面にマトリクス状
に配置されており、その数は例えば１１９個である。
【００２３】上記パッケージ基板２に実装されたシリコ
ンチップ１Ａは、その主面に形成された複数個（例えば
２１４個）の半田バンプ６のそれぞれがパッケージ基板
２の対応する電極パッド４と電気的に接続されている。
シリコンチップ１Ａとパッケージ基板２との隙間には、
シリコンフィラーを添加したエポキシ樹脂などからなる
アンダーフィル樹脂（封止樹脂）７が充填されている。
アンダーフィル樹脂７は、シリコンチップ１Ａとパッケ
ージ基板２との熱膨張係数差に起因して、両者の接続部
である半田バンプ６に加わる応力を緩和する機能と、シ
リコンチップ１Ａの主面に水分などが浸入するのを防ぐ
機能とを兼ねている。シリコンチップ１Ａの裏面（上
面）には、シリコンチップ１Ａの保護と放熱を兼ねた金
属製のカバープレート８が接着剤９によって貼り付けら
れている。
【００２４】上記シリコンチップ１Ａの主面には、例え
ばワークステーションのキャッシュメモリなどに使用さ
れる高速ＳＲＡＭ(Static Random Access Memory)が形
成されている。図５に示すように、シリコンチップ１Ａ
の主面の中央領域には、電源回路および入出力回路がシ
リコンチップ１Ａの長辺方向に沿って配置されている。
上記入出力回路は、データ入出力回路（ＤＱ）、コント
ロール入力回路（ＣＮＴＬ）、アドレス入力回路（ＡＤ
Ｒ）などを含んで構成されており、このうち、コントロ
ール入力回路（ＣＮＴＬ）およびアドレス入力回路（Ａ
ＤＲ）は、データ入出力回路（ＤＱ）の内側に配置され
ている。また、これらの入出力回路および電源回路が配
置された中央領域を挟んだ両側には、ＳＲＡＭの記憶部
が配置されている。この記憶部は、複数のメモリマット
に分割され、例えば３２メガビット（Ｍｂｉｔ）の記憶
容量を有している。
【００２５】図６に示すように、上記シリコンチップ１
Ａの表面には、前述した複数個の半田バンプ６がマトリ
クス状に配置されている。これらの半田バンプ６は、主
として記憶部の上に配置されており、他の一部は上記電
源回路および入出力回路が配置された中央領域に配置さ
れている。また、シリコンチップ１Ａの中央領域には、
同図には示さないＡｌ配線を介して上記電源回路または
入出力回路に電気的に接続されたボンディングパッドＢ
Ｐがシリコンチップ１Ａの長辺方向に沿って２列に配置
されている。
【００２６】図６に示すように、上記複数個の半田バン
プ６は、電源用の半田バンプ６（ＶＤＤ）、グランド用
の半田バンプ６（ＶＳＳ）、入出力電源用の半田バンプ
６（ＶＤＤＱ）、データ信号入出力用の半田バンプ６
（ＤＱ）、アドレス信号入力用の半田バンプ６（ＡＤ
Ｒ）およびコントロール信号入力用の半田バンプ６（Ｃ
ＮＴＬ）からなる。また、シリコンチップ１Ａの表面の
一部には、上記半田バンプ６が接続されていないランド
１０ＡＰが形成されている。このランド１０ＡＰは、後
述するシリコンチップ１Ａの製造工程で行われるプロー
ブ検査の際のテストパッドとして使用される。
【００２７】本実施の形態のＢＧＡは、上記複数個の半
田バンプ６のうち、主として入出力電源用の半田バンプ
６（ＶＤＤＱ）、データ信号入出力用の半田バンプ６
（ＤＱ）およびアドレス信号入力用の半田バンプ６（Ａ
ＤＲ）のそれぞれとボンディングパッドＢＰをＣｕ配線
（メタル配線）１０を介して電気的に接続している。ま
た、主として電源用の半田バンプ６（ＶＤＤ）、グラン
ド用の半田バンプ６（ＶＳＳ）およびコントロール信号
入力用の半田バンプ６（ＣＮＴＬ）のそれぞれとボンデ
ィングパッドＢＰを図には示さないＡｌ配線を介して電
気的に接続している。なお、電源用の半田バンプ６（Ｖ
ＤＤ）、グランド用の半田バンプ６（ＶＳＳ）のそれぞ
れの一部は、ボンディングパッドＢＰを介さずに、電源
用のＡｌ配線またはグランド用のＡｌ配線とＣｕ配線１
０とを介して接続されている。
【００２８】また、本実施の形態のＢＧＡは、上記入出
力電源用の半田バンプ６（ＶＤＤＱ）を上記電源回路お
よび入出力回路が形成された中央領域に隣接する領域
（第１領域）に配置することによって、入出力電源用の
半田バンプ６（ＶＤＤＱ）とボンディングパッドＢＰを
接続するＣｕ配線１０の配線長を短くしている。入出力
電源用の半田バンプ６（ＶＤＤＱ）をこのような位置に
配置することにより、入出力電源が流れるＣｕ配線１０
のインピーダンスを低減することができるので、ＳＲＡ
Ｍの高速電気伝送特性が向上する。
【００２９】また、本実施の形態のＢＧＡは、上記デー
タ信号入出力用の半田バンプ６（ＤＱ）を上記中央領域
に隣接する領域（第１領域）に配置することによって、
データ信号入出力用の半田バンプ６（ＤＱ）とボンディ
ングパッドＢＰを接続するＣｕ配線１０の配線長を短く
し、データ信号の高速化を図っている。
【００３０】また、本実施の形態のＢＧＡは、上記アド
レス信号入力用の半田バンプ６（ＡＤＲ）を上記第１領
域よりも外側の領域（第２領域）にほぼ一列に配置して
いる。また、上記第１領域と第２領域との間にＣｕ配線
１０が延在する領域（第３領域）を設け、アドレス信号
入力用の半田バンプ６（ＡＤＲ）とボンディングパッド
ＢＰを接続するＣｕ配線１０を主としてこの第３領域に
配置している。
【００３１】また、本実施の形態のＢＧＡは、前述した
プローブ検査用のランド１０ＡＰを主として上記アドレ
ス信号入力用の半田バンプ６（ＡＤＲ）が配置された列
に配置している。半田バンプ６が接続されないランド１
０ＡＰをこのような位置に配置することにより、シリコ
ンチップ１Ａとパッケージ基板２との隙間にアンダーフ
ィル樹脂７を充填する際、複数の半田バンプ６に跨るよ
うな大きなボイドの発生が抑制されるので、半田バンプ
６同士の短絡不良を防止することができる。
【００３２】図７は、上記シリコンチップ１Ａの要部断
面図である。シリコンチップ１Ａの主面は、上記半田バ
ンプ６が形成された領域を除き、感光性ポリイミド樹脂
などからなる最上層保護膜１２で覆われている。この最
上層保護膜１２の下層には、Ｃｕ配線１０およびその一
端部を構成するランド１０Ａが形成されており、ランド
１０Ａの上面には、半田バンプ６が接続されている。Ｃ
ｕ配線１０およびランド１０Ａは、例えばＣｕ膜とＮｉ
（ニッケル）膜の積層膜で構成されている。Ｃｕ配線１
０およびランド１０Ａの下層には、感光性ポリイミド樹
脂膜１１が形成されている。Ｃｕ配線１０の他端部は、
感光性ポリイミド樹脂膜１１に形成された開孔１３を通
じて前記ボンディングパッドＢＰと電気的に接続されて
いる。
【００３３】図８は、図７の一部を拡大して示す断面図
である。シリコンチップ１Ａの主面には、ＳＲＡＭの回
路素子を構成するｎチャネル型ＭＩＳＦＥＴＱｎおよび
ｐチャネル型ＭＩＳＦＥＴＱｐが形成されている。ｎチ
ャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦ
ＥＴＱｐの上部には、下層から順に絶縁膜２０、第１層
Ａｌ配線２１、第１層間絶縁膜２２、第２層Ａｌ配線２
３、第２層間絶縁膜２４、第３層Ａｌ配線２５および無
機パッシベーション膜２６が形成されている。絶縁膜２
０、第１および第２層間絶縁膜（２２、２４）は、酸化
シリコン膜からなり、無機パッシベーション膜２６は、
酸化シリコン膜と窒化シリコン膜の積層膜からなる。前
記ボンディングパッドＢＰは、最上層配線である第３層
Ａｌ配線２５の上部の無機パッシベーション膜２６をエ
ッチングし、第３層Ａｌ配線２５の一部を露出させるこ
とによって形成されている。
【００３４】上記シリコンチップ１Ａを製造するには、
まず図９に示すようなシリコンウエハ１を用意する。シ
リコンウエハ１の主面には、複数のチップ領域１Ｂがマ
トリクス状に区画されており、それぞれのチップ領域１
Ｂには、前記図５に示したような回路ブロックを有する
ＳＲＡＭが形成されている。
【００３５】図１０に示すように、ＳＲＡＭは、ｎチャ
ネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱ
ｐおよび第１〜第３層Ａｌ配線（２１、２３、２５）な
どによって回路が構成されている。ＳＲＡＭの回路を構
成するこれらのＭＩＳＦＥＴおよび配線は、周知のウエ
ハプロセスによって形成される。また、各チップ領域１
Ｂの中央部には、最上層配線である第３層Ａｌ配線２５
の表面を覆う無機パッシベーション膜２６をエッチング
し、第３層Ａｌ配線２５の一部を露出させることによっ
て形成されたボンディングパッドＢＰが配置されてい
る。
【００３６】次に、図１１に示すように、無機パッシベ
ーション膜２６の上部に回転塗布法で感光性ポリイミド
樹脂膜１１を形成した後、感光性ポリイミド樹脂膜１１
に開孔１３を形成してボンディングパッドＢＰの表面を
露出させる。開孔１３を形成するには、ボンディングパ
ッドＢＰの上部以外の領域の感光性ポリイミド樹脂膜１
１を露光およびベークして半硬化させ、続いてボンディ
ングパッドＢＰの上部の非露光（未硬化）部分を現像に
より除去する。感光性ポリイミド樹脂膜１１は、その下
層の無機パッシベーション膜２６と共に、第３層Ａｌ配
線２５と後に形成されるＣｕ配線１０とを絶縁する層間
絶縁膜として機能する。
【００３７】次に、ウエハ１をベークすることによって
半硬化の感光性ポリイミド樹脂膜１１を完全硬化させた
後、図１２に示すように、開孔１３の底部に露出したボ
ンディングパッドＢＰの表面を含む感光性ポリイミド樹
脂膜１１の上部にメッキシード層１４を形成する。メッ
キシード層１４は、例えばスパッタリング法で堆積した
Ｃｒ膜とＣｕ膜との積層膜で構成する。
【００３８】次に、図１３に示すように、メッキシード
層１４の上部に、Ｃｕ配線形成領域を開孔したフォトレ
ジスト膜３１を形成し、このフォトレジスト膜３１をマ
スクに用いた電解メッキ法でメッキシード層１４の表面
にメタル膜１０Ｂを形成する。メタル膜１０Ｂは、Ｃｕ
膜とＮｉ膜との積層膜で構成する。Ｃｕ膜の上部のＮｉ
膜は、半田バンプ６の主成分であるＳｎがＣｕ膜中に拡
散し、ランド１０ＡやＣｕ配線１０が脆くなる不具合を
防止するために形成する。
【００３９】次に、フォトレジスト膜３１を除去した
後、図１４に示すように、Ｃｕ配線形成領域以外の領域
の感光性ポリイミド樹脂膜１１上に残った不要なメッキ
シード層１４をウェットエッチングで除去することによ
り、メタル膜１０ＢからなるＣｕ配線１０を形成する。
なお、メッキシード層１４をウェットエッチングで除去
する際には、メタル膜１０Ｂ（Ｃｕ配線１０）の表面も
同時にエッチングされるが、その膜厚はメッキシード層
１に比べて遙かに厚いので支障はない。
【００４０】次に、図１５に示すように、Ｃｕ配線１０
の上部に感光性ポリイミド樹脂膜を回転塗布して最上層
保護膜１２を形成した後、Ｃｕ配線１０の一端部上の最
上層保護膜１２を露光、現像により除去することによっ
て、ランド１０Ａを形成する。
【００４１】次に、各チップ領域１Ｂの良、不良を判別
するためのプローブ検査を行う。この検査は、上記ラン
ド１０Ａおよびプローブ検査用に形成した専用のランド
１０ＡＰにプローブを当てて行う。
【００４２】次に、ランド１０Ａの表面に無電解メッキ
法を用いてＡｕメッキ層（図示せず）を形成した後、図
１６に示すように、ランド１０Ａの上に半田バンプ６を
形成する。半田バンプ６を形成するには、図１７に示す
ように、ランド１０Ａの配置に対応する開孔３２が形成
された半田印刷マスク３３をシリコンウエハ１の主面上
に重ね合わせ、スキージ３４を使ってランド１０Ａ上に
半田ペースト６Ａを印刷する。その後、シリコンウエハ
１を加熱してランド１０Ａ上の半田ペースト６Ａをリフ
ローさせることにより、前記図１６に示すような球状の
半田バンプ６が得られる。半田バンプ６は、あらかじめ
球状に成形加工した半田ボールをランド１０Ａ上に供給
し、その後、ウエハ１を加熱して半田ボールをリフロー
させることによって形成することもできる。
【００４３】次に、図１８に示すように、ダイシングブ
レード３５を使って各チップ領域１Ｂを個片化すること
により、前記図５、図６に示したシリコンチップ１Ａが
得られる。このようにして得られたシリコンチップ１Ａ
は、性能、外観などの各種最終検査に付された後、トレ
ー治具に収納されて組み立て工程に搬送され、前記パッ
ケージ基板２に実装される。
【００４４】シリコンチップ１Ａをパッケージ基板２に
実装するには、図１９に示すように、パッケージ基板２
の上面の電極パッド４にフラックス（図示せず）を印刷
した後、シリコンチップ１Ａの各半田バンプ６を対応す
る電極パッド４上に位置決めし、パッケージ基板２を加
熱して半田バンプ６をリフローさせることにより、半田
バンプ６と電極パッド４との接続を行う。
【００４５】図２０は、パッケージ基板２の信号配線
（第１層目のＣｕ配線１５、第４層目のＣｕ配線１８）
およびスルーホール１９と、パッケージ基板２上に実装
されたシリコンチップ１ＡのＣｕ配線１０および半田バ
ンプ６の重なり状態を示す平面図である。
【００４６】図示のように、パッケージ基板２に形成さ
れたスルーホール１９のうち、第３層目の電源プレーン
（前記図３に示したＣｕ配線１７）に接続される入出力
電源用のスルーホール１９（ＶＤＤＱ）は、シリコンチ
ップ１Ａに形成されたアドレス信号入力用の半田バンプ
６（ＡＤＲ）とボンディングパッドＢＰを接続するＣｕ
配線１０が配置された領域（第３領域）と対向する領域
に配置されている。入出力電源用のスルーホール１９
（ＶＤＤＱ）をこのような位置に配置することにより、
入出力電源用の半田バンプ６（ＶＤＤＱ）が接続される
パッケージ基板２の電極パッド４から電源プレーンまで
の配線長が短くなるため、ＳＲＡＭの高速電気伝送特性
が向上する。
【００４７】次に、図２１に示すように、パッケージ基
板２の下面の電極パッド３に半田ボール５を接続する。
電極パッド３に半田ボール５を接続するには、まず電極
パッド４の表面にフラックスを印刷した後、あらかじめ
球状に成形加工した半田ボールを電極パッド３上に供給
し、その後、ウエハ１を加熱して半田ボールをリフロー
させる。
【００４８】次に、パッケージ基板２の上面および下面
を洗浄してフラックス残渣を除去した後、図２２に示す
ように、パッケージ基板２の上面とシリコンチップ１Ａ
の主面との隙間にアンダーフィル樹脂７を充填して加熱
硬化させる。その後、シリコンチップ１Ａの上面に接着
剤９を使って金属製のカバープレート８を貼り付け、接
着剤９の硬化およびバーンイン検査を経ることにより、
本実施の形態ＢＧＡが完成する。
【００４９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００５０】シリコンチップは、ＳＲＡＭチップに限定
されるものではなく、ＤＲＡＭ(Dynamic Random Access
Memory)、フラッシュメモリなどのメモリ素子や、これ
らのメモリ素子を混載したものであってもよい。
【００５１】本発明は、一般に高速動作が要求される半
導体チップをフリップチップ実装するＢＧＡやマルチチ
ップモジュールなどに広く適用することができる。
【００５２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５３】本発明の一実施態様によれば、高速電気伝
送特性に優れたフリップチップＢＧＡを実現することが
できる。
【００５４】本発明の他の実施態様によれば、高速電気
伝送特性に優れたフリップチップＢＧＡの信頼性を向上
させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の平面
図である。
【図２】図１のII−II線に沿った断面図である。
【図３】図２の一部を拡大して示す断面図である。
【図４】本発明の一実施の形態である半導体装置の平面
図である。
【図５】本発明の一実施の形態である半導体装置に実装
された半導体チップの回路構成を示す平面図である。
【図６】本発明の一実施の形態である半導体装置に実装
された半導体チップのバンプ電極配置を示す平面図であ
る。
【図７】本発明の一実施の形態である半導体装置に実装
された半導体チップの要部断面図である。
【図８】図７の一部を拡大して示す断面図である。
【図９】本発明の一実施の形態である半導体装置の製造
方法を示す半導体ウエハの平面図である。
【図１０】本発明の一実施の形態である半導体装置の製
造方法を示す半導体ウエハの要部断面図である。
【図１１】本発明の一実施の形態である半導体装置の製
造方法を示す半導体ウエハの要部断面図である。
【図１２】本発明の一実施の形態である半導体装置の製
造方法を示す半導体ウエハの要部断面図である。
【図１３】本発明の一実施の形態である半導体装置の製
造方法を示す半導体ウエハの要部断面図である。
【図１４】本発明の一実施の形態である半導体装置の製
造方法を示す半導体ウエハの要部断面図である。
【図１５】本発明の一実施の形態である半導体装置の製
造方法を示す半導体ウエハの要部断面図である。
【図１６】本発明の一実施の形態である半導体装置の製
造方法を示す半導体ウエハの要部断面図である。
【図１７】本発明の一実施の形態である半導体装置のバ
ンプ電極形成工程を示す説明図である。
【図１８】本発明の一実施の形態である半導体装置のウ
エハダイシング工程を示す説明図である。
【図１９】本発明の一実施の形態である半導体装置のチ
ップ実装工程を示す断面図である。
【図２０】本発明の一実施の形態である半導体装置の配
線基板に形成された信号配線（およびスルーホールの配
置と、この配線基板に実装された半導体チップのメタル
配線およびバンプ電極の配置を示す平面図である。
【図２１】本発明の一実施の形態である半導体装置の製
造方法を示す断面図である。
【図２２】本発明の一実施の形態である半導体装置の製
造方法を示す断面図である。
【符号の説明】
１ シリコンウエハ １Ａ シリコンチップ １Ｂ チップ領域 ２ パッケージ基板（配線基板） ３、４ 電極パッド ４ 電極パッド ５ 半田ボール ６ 半田バンプ ６Ａ 半田ペースト ７ アンダーフィル樹脂（封止樹脂） ８ カバープレート ９ 接着剤 １０ Ｃｕ配線（メタル配線） １０Ａ、１０ＡＰ ランド １０Ｂ メタル膜 １１ 感光性ポリイミド樹脂膜 １２ 最上層保護膜 １３ 開孔 １４ メッキシード層 １５〜１８ Ｃｕ配線 １９ スルーホール ２０ 絶縁膜 ２１ 第１層Ａｌ配線 ２２ 第１層間絶縁膜 ２３ 第２層Ａｌ配線 ２４ 第２層間絶縁膜 ２５ 第３層Ａｌ配線 ２６ 無機パッシベーション膜 ２７ ソルダレジスト ３１ フォトレジスト膜 ３２ 開孔 ３３ 半田印刷マスク ３４ スキージ ３５ ダイシング・ブレード ＡＤＲ アドレス入力回路 ＣＮＴＬ コントロール入力回路 ＤＱ データ入出力回路 ＢＰ ボンディングパッド Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 氏家 健ニ 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F033 HH07 HH08 HH11 HH13 HH17 JJ01 JJ08 KK08 MM05 PP15 PP27 PP28 QQ09 QQ10 QQ37 RR04 RR06 RR22 RR27 SS22 VV04 VV05 VV07 VV12 VV16 XX37 5F038 BE07 BE09 CA10 CD18 DF05 DT04 DT15 EZ07 EZ19 EZ20 5F064 BB13 BB14 BB15 CC12 DD42 DD44 DD46 DD48 EE32 EE33 EE53

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの主面に形成された複数個
    のバンプ電極を介して前記半導体チップを配線基板上に
    フリップチップ実装した半導体装置であって、 前記半導体チップの主面の中央領域には、電源回路、入
    出力回路および複数個のパッドが配置され、 前記主面の前記中央領域以外の領域には、メタル配線を
    介して前記パッドと電気的に接続された複数個のバンプ
    電極がアレイ状に配置され、 前記主面の前記中央領域に隣接した第１領域には、前記
    複数個のバンプ電極のうち、入出力電源用のバンプ電極
    と、データ信号入出力用のバンプ電極が主として配置さ
    れ、 前記第１領域よりも外側の第２領域には、アドレス信号
    入力用のバンプ電極が主として配置されていることを特
    徴とする半導体装置。
  2. 【請求項２】 前記第１領域と前記第２領域との間に
    は、前記メタル配線のうち、前記アドレス信号入力用の
    バンプ電極と前記パッドを接続するメタル配線が配置さ
    れる第３領域が設けられていることを特徴とする請求項
    １記載の半導体装置。
  3. 【請求項３】 前記半導体チップと前記配線基板との隙
    間に封止樹脂が充填されていることを特徴とする請求項
    １記載の半導体装置。
  4. 【請求項４】 前記アドレス信号入力用のバンプ電極が
    配置された前記第２領域には、前記メタル配線と一体に
    形成され、前記バンプ電極が接続されていないランドが
    配置されていることを特徴とする請求項３記載の半導体
    装置。
  5. 【請求項５】 前記配線基板の表面には、前記入出力電
    源用のバンプ電極が接続される複数個の電極パッドが形
    成され、前記配線基板の内部にはスルーホールを通じて
    前記電極パッドと電気的に接続された電源プレーンが形
    成され、前記スルーホールは、前記半導体チップの前記
    第３領域と対向する領域に配置されていることを特徴と
    する請求項２記載の半導体装置。
  6. 【請求項６】 前記メタル配線および前記バンプ電極
    は、ウエハプロセスで形成されたものであることを特徴
    とする請求項１記載の半導体装置。
  7. 【請求項７】 前記半導体チップの主面の中央領域以外
    の領域には、ＳＲＡＭのメモリセルが形成されているこ
    とを特徴とする請求項１記載の半導体装置。
  8. 【請求項８】 前記メタル配線は、銅膜を主成分とする
    ことを特徴とする請求項１記載の半導体装置。
  9. 【請求項９】 前記バンプ電極は、スズを主成分とする
    半田材料からなることを特徴とする請求項１記載の半導
    体装置。
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