JP2017034092A - 半導体装置 - Google Patents

Abstract

【課題】サイズが大きくなるのを抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置は、第１主面と第１主面とは反対側の第２主面ＳＡＦＣ２とを備えた半導体チップＣＨと、半導体チップの第２主面が、その第１主面に対向するように、半導体チップを搭載する配線基板とを備えている。半導体チップの第２主面には、第１回路に接続された複数の第１端子と、第２回路に接続された複数の第２端子とが配置されており、複数の第１端子の配列パターンと複数の第２端子の配列パターンとは、同一の配列パターンを含んでいる。半導体チップの第１主面側から見たとき、第１回路が第２回路に近くなる領域で、第１回路へ電源電圧を供給する電圧配線が、配線基板に形成され、第２回路が第１回路に近くなる領域で、第２回路へ電源電圧を供給する電圧配線が、配線基板に形成されている。
【選択図】図１２

Description

本発明は、半導体装置に関し、特に複数の半導体チップと、複数の半導体チップが搭載された配線基板とを備える半導体装置に関する。

複数の半導体チップや半導体パッケージを、１つのパッケージに集約する技術として、ＳｉＰ（Ｓｉｌｉｃｏｎ ｉｎ Ｐａｃｋａｇｅ）がある。ＳｉＰの一例として、複数の半導体チップや半導体パッケージが、配線基板上に搭載され、半導体装置として提供されるものがある。この場合、配線基板は、搭載される半導体チップに対向する主面（第１主面）と、当該半導体装置が搭載されるユーザー（顧客）の基板に対向する主面（第２主面）とを備えている。第１主面には、半導体チップと接続される複数の外部端子（第１外部端子）が設けられ、第２主面には、ユーザーの基板と接続される複数の外部端子（第２外部端子）が設けられる。配線基板は、第１主面と第２主面との間に挟まれた配線層を備えており、第１外部端子間および／または第１外部端子と第２外部端子間が、配線層内の金属配線によって電気的に接続される。

例えば、第１外部端子間を金属配線によって接続することにより、ユーザーの基板において、半導体チップ間を接続する配線を省略することが可能となり、ユーザーの負担を低減することが可能となる。また、高速化を図ることも可能となる。

一方、半導体チップは、例えば互いに異なる機能を有する複数のハードマクロを組み合わせて構成することが行われる。

ハードマクロを組み合わせて、半導体チップを構成する技術は、例えば特許文献１〜３に記載されている。

特開２０００−２６０９４９号公報 特開２００６−２２９０８８号公報 特開２００６−２６９６０４号公報

例えば、車に搭載される制御用の半導体装置においては、車の電子化に伴い、多くの高速なインタフェース回路を備えることが要求されている。

半導体チップは、平面形状が四角形状の第１主面と、第１主面の反対側であって、同じく平面形状が四角形状の第２主面とを備えている。この第２主面に、２次元的に複数の端子（例えば、バンプ電極）が配置される。半導体チップが配線基板に搭載されたとき、半導体チップの第２主面に配置された複数のバンプ電極は、配線基板の第１外部端子に接続される。第１外部端子に接続されたバンプ電極を介して、半導体チップ内の回路ブロックを動作させる電源電圧の給電、回路ブロックに含まれるインタフェース回路への入力信号の入力または／およびインタフェース回路からの出力信号の出力が行われることになる。

半導体チップにおいては、半導体チップの外部との間のインタフェース、すなわちインタフェース回路と外部との間の信号の送受信を容易化するために、半導体チップの周辺領域に、インタフェース回路が配置され、外部と電気的な接続を得る外部と電気的な接続を得るためのバンプ電極は、半導体チップの第２主面のそれぞれの辺に沿って配置される場合が多い。これにより、第２主面のそれぞれの辺に沿って配置されたバンプ電極を使って、容易に、半導体チップ内のインタフェース回路と半導体チップの外部との間で、電気的な接続を行うことが可能となる。なお、半導体チップの第２主面の中央部分に配置されているバンプ電極は、例えば、半導体チップ内の複数の回路ブロックに対して電源電圧を供給するのに用いられる。

半導体チップに内蔵されるインタフェース回路としては、例えばハードマクロによって多種類のインタフェース回路が構成される。例えば、アナログ電源電圧を動作電圧として動作する差動回路を含む高速なインタフェース回路、半導体チップの外部に設けられたメモリ回路との間で信号の送受信を行うインタフェース回路等が、ハードマクロによって構成される。

このように、インタフェース回路を、半導体チップの周辺領域に配置するようにすると、多くのインタフェース回路を、半導体チップに内蔵させた場合、半導体チップの辺が長くなり、半導体チップのサイズが大きくなることが危惧され、半導体装置の価格（生産コスト）が上昇することが危惧される。

特許文献１〜３のそれぞれには、ハードマクロに関する技術が記載されているが、多くのインタフェース回路を内蔵することにより生じる課題は、認識されていない。

一実施の形態による半導体装置は、半導体チップと、導電性部材と、配線基板とを備えている。

ここで、半導体装置は、第１回路と、第２回路と、第１主面と、第１主面とは反対側の面であって、第１主面と対向する第２主面と、第２主面に、２次元的（平面的）に形成され、第１回路に接続された複数の第１端子と、第２主面に、２次元的（平面的）に形成され、第２回路に接続された複数の第２端子とを備えている。また、配線基板は、複数の第１外部端子が配置された第１主面と、配線層と、配線層を挟んで、第１主面とは反対側に配置され、複数の第２外部端子が配置された第２主面とを備えている。導電性部材は、半導体チップの第２主面が、配線基板の第１主面と対向するように搭載された状態で、複数の第１端子と複数の第２端子とを、配線基板の複数の第１外部端子に接続する。

半導体チップの第１主面側から見たとき、複数の第１端子による配列パターンと、複数の第２端子による配列パターンは、同一の配列パターンを含んでいる。半導体チップの第１主面側から見たとき、第１回路は、第２回路よりも半導体チップの第１辺に近くなるように配置されている。また、複数の第１端子は、第１回路に電源電圧を供給する第１電源端子を含み、複数の第２端子は、第２回路に電源電圧を供給する第２電源端子を含んでいる。半導体チップの第１主面側から見たとき、第１回路において、第２回路の近くなる領域で、第１電源端子に電源電圧を供給する第１電源配線が、配線層に形成され、第２回路において、第１回路の近くなる領域で、第２電源端子に電源電圧を供給する第２電源配線が、配線層に形成されている。

これにより、半導体チップの第１主面から見たとき、半導体チップの第１辺に対して、第１回路、第２回路の順に配置されることになる。第１回路および第２回路のそれぞれは、インタフェース回路を構成しているため、第１辺に対して、インタフェース回路が複数（２）段で配置されていることになる。その結果、多くのインタフェース回路を半導体チップに内蔵させても、第１辺が長くなるのを抑制することが可能となり、半導体チップのサイズが大きくなるのを防ぐことが可能となる。

半導体チップの第１主面側から見たとき、第１電源端子と、第２電源端子とが近接するため、半導体チップの第１主面側から見たとき、配線層において、第１電源配線と第２電源配線とを近接させることが可能となる。これにより、配線基板のサイズの小型化を図ることが可能となる。

一実施の形態によれば、外形サイズが大きくなることを抑制することが可能な半導体装置を提供することができる。

実施の形態に係わる半導体装置の構成を示す模式的な平面図である。 実施の形態に係わる半導体装置の構成を示す模式的な断面図である。 実施の形態に係わる配線基板の断面を示す断面図である。 実施の形態に係わる半導体チップの構成を示す平面図である。 実施の形態に係わる半導体チップの構成を示すブロック図である。 実施の形態に係わるＭＩＰＩ−ＣＳＩ規格のインタフェース回路の構成を示すブロック図である。 実施の形態に係わるＭＩＰＩ−ＣＳＩ規格のインタフェース回路のバンプ電極の配置を示す平面図である。 （Ａ）〜（Ｃ）は、実施の形態に係わる半導体チップの回路ブロックの構成を示す図である。 実施の形態に係わるＭＩＰＩ−ＣＳＩ規格のインタフェース回路のバンプ電極の配置を示す平面図である。 実施の形態に係わる配線基板の平面図である。 実施の形態に係わる配線基板の詳細な平面図である。 実施の形態に係わる半導体装置の平面図である。 実施の形態に係わる配線基板の部分的な平面図である。 実施の形態に係わる配線基板の部分的な平面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。

（実施の形態）
＜半導体装置の構成概要＞
図１は、実施の形態に係わる半導体装置ＳＩＰの構成を示す模式的な平面図である。また、図２は、実施の形態に係わる半導体装置ＳＩＰの構成を示す模式的な断面図である。先ず、図１および図２を用いて、実施の形態に係わる半導体装置ＳＩＰの構成を説明する。

図１において、ＣＨは半導体チップを示し、ＣＨ１〜ＣＨ５は、半導体パッケージを示している。さらに、ＥＬは、コンデンサーのような電子部品を示しており、ＳＩＰ−Ｂは、配線基板を示している。ここで、半導体パッケージＣＨ１〜ＣＨ５のそれぞれは、半導体チップを例えば樹脂でモールドしたものである。図２には、図１に示した半導体チップＣＨ、半導体パッケージＣＨ１〜ＣＨ５および３個の電子部品ＥＬのうち、半導体チップＣＨ、半導体パッケージＣＨ１、ＣＨ５および１個の電子部品ＥＬの断面が例示されている。

半導体チップＣＨは、半導体基板（チップ）に、種々の回路ブロックが、周知の製造技術によって形成されている。同様に、半導体パッケージＣＨ１〜ＣＨ５のそれぞれは、種々の回路ブロックが、周知の製造技術によって形成された半導体基板（チップ）を備え、半導体基板が樹脂等でモールドされたものである。また、半導体チップＣＨは、図２に示すように、第１主面ＳＡＦＣ１と第１主面ＳＡＦＣ１に対して反対側の第２主面ＳＡＦＣ２とを備えている。半導体チップＣＨの第２主面ＳＡＦＣ２（図２）には、複数のバンプ電極（図示しない、以下、バンプ電極は、端子とも称する）が形成されており、種々の回路ブロックは、対応するバンプ電極に接続されている。半導体パッケージＣＨ１〜ＣＨ５のそれぞれも、図２に示すように、第１主面ＳＡＦＣ１と、第１主面ＳＡＦＣ１に対して反対側の第２主面ＳＡＦＣ２とを備えている。半導体パッケージＣＨ１〜ＣＨ５のそれぞれにおける半導体チップ内の回路ブロックは、第２主面ＳＡＦＣ２に形成された複数のバンプ電極（図示しない）に接続されている。

配線基板ＳＩＰ−Ｂは、第１主面ＳＡＦＳ１と、第２主面ＳＡＦＳ２と、配線層とを備えている。図２には、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１と第２主面ＳＡＦＳ２とが示されている。半導体チップＣＨおよび半導体パッケージＣＨ１〜ＣＨ５のそれぞれの第２主面ＳＡＦＣ２が、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１と対向するように、半導体チップＣＨおよび半導体パッケージＣＨ１〜ＣＨ５は、配線基板ＳＩＰ−Ｂに搭載されている。図２では、半導体チップＣＨおよび半導体パッケージＣＨ１、ＣＨ５のみが、配線基板ＳＩＰ−Ｂに搭載されている状態が示されているが、他の半導体パッケージＣＨ２〜ＣＨ４も、同様に配線基板ＳＩＰ−Ｂに搭載されている。

配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１には、複数の第１外部端子（図示しない）が設けられている。この複数の第１外部端子と、半導体チップＣＨおよび半導体パッケージＣＨ１〜ＣＨ５の第２主面ＳＡＦＣ２に設けられたバンプ電極との間に、○印で示したバンプ（導電性部材）ＢＰ、ＢＰ１〜ＢＰ５が形成され、このバンプＢＰ、ＢＰ１〜ＢＰ５によって、半導体チップＣＨおよび半導体パッケージＣＨ１〜ＣＨ５の第２主面ＳＡＦＣ２における複数のバンプ電極と、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１における複数の第１外部端子とが電気的に接続されている。なお、図２では、バンプＢＰとバンプＢＰ１〜ＢＰ５のサイズが、異なるように描かれているが、勿論、サイズは同じであってもよい。

配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２には、図示しないが、複数の第２外部端子が設けられている。配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１と第２主面ＳＡＦＳ２との間には、配線層が挟まれている。後で図３を用いて説明するが、配線層は、複数の金属配線層（導電性配線層）と絶縁層とを備えており、配線層内の金属配線層（導電性配線層）によって形成された配線により、第１主面ＳＡＦＳ１に設けられている第１外部端子間または第１主面ＳＡＦＳ１に設けられている第１外部端子と第２主面ＳＡＦＳ２に設けられている第２外部端子との間が電気的に接続されている。すなわち、所望の第１外部端子間または所望の第１外部端子と所望の第２外部端子との間が、配線層内の配線によって電気的に接続されている。

図２において、ＵＲ−Ｂは、ユーザーの基板（以下、ユーザー基板とも称する）を示している。ユーザー基板ＵＲ−Ｂは、第１主面ＳＡＦＵ１と、第２主面ＳＡＦＵ２と、第１主面ＳＡＦＵ１と第２主面ＳＡＦＵ２との間に挟まれた配線層とを備えている。配線基板ＳＩＰ−Ｂは、その第２主面ＳＡＦＳ２が、ユーザー基板ＵＲ−Ｂの第１主面ＳＡＦＵ−１と対向するように、ユーザー基板ＵＲ−Ｂに搭載されている。ユーザー基板ＵＲ−Ｂの第１主面ＳＡＦＵ１にも、図示しない複数のユーザー第１外部端子が設けられ、第２主面ＳＡＦＵ２にも、図示しない複数のユーザー第２外部端子が設けられている。所望のユーザー第１外部端子間または所望のユーザー第１外部端子と所望のユーザー第２外部端子との間が、第１主面ＳＡＦＵ１と第２主面ＳＡＦＵ２との間に挟まれた配線層内の導電性配線層によって形成された配線により電気的に接続されている。

ユーザー基板ＵＲ−Ｂの第１主面ＳＡＦＵ１に設けられたユーザー第１外部端子と、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２に設けられた第２外部端子との間は、図２において○印で示された複数のバンプ（導電性部材）ＢＧによって電気的に接続されている。これにより、例えば、半導体チップＣＨのバンプ電極は、ユーザー基板ＵＲ−Ｂの第２主面ＳＡＦＵ２におけるユーザー第２外部端子に電気的に接続されることになる。

図１および図２において、電子部品ＥＬは、コンデンサーを示している。このコンデンサーの端子ＢＦは、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１に設けられた第１外部端子に電気的に接続されている。特に制限されないが、図１および図２に示したコンデンサー（電子部品ＥＬ）のそれぞれは、電源電圧の安定化を図るためバイパスコンデンサーを示している。

図１には、例示として、半導体パッケージＣＨ１〜ＣＨ５のそれぞれの第２主面ＳＡＦＣ２に設けられたバンプ電極と、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１に設けられた第１外部端子との間に設けられたバンプが、○印で示されている。図１では示していないが、半導体チップＣＨにおいても、同様に、半導体チップＣＨの第２主面ＳＡＦＣ２に設けられたバンプ電極と配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１に設けられた第１外部端子との間に、複数のバンプが設けられている。

図１および図２では、半導体チップおよび半導体パッケージの第２主面ＳＡＦＣ２に設けられたバンプ電極と配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１に設けられた第１外部端子間を、バンプによって電気的に接続する例を示しているが、電気的に接続することが可能であればよいので、バンプに限定されるものではない。同様に配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２における第２外部端子とユーザー基板ＵＲ−Ｂの第１主面ＳＡＦＵ１におけるユーザー第１外部端子との間も、電気的に接続することが可能であれば、バンプに限定されるものではない。

この実施の形態において、特に制限されないが、半導体チップＣＨは、回路ブロックとして、マイクロプロセッサおよび複数の高速なインタフェース回路を内蔵した半導体チップである。また、半導体パッケージＣＨ１〜ＣＨ４は、回路ブロックとして、ダイナミック型メモリを内蔵した半導体チップをモールドして形成した半導体パッケージであり、半導体パッケージＣＨ５は、回路ブロックとして、電気的に書換可能な不揮発性メモリ（フラッシュメモリ）を内蔵し半導体チップをモールドして形成した半導体パッケージである。配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１に、複数の半導体チップＣＨ、半導体パッケージＣＨ１〜ＣＨ５が、並列的に配置されているため、半導体チップＣＨ、半導体パッケージＣＨ１〜ＣＨ５のそれぞれの第２主面ＳＡＦＣ２の面積よりも、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１の面積は大きくなっている。また、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２と第１主面ＳＡＦＳ１とは、平行して延在しているため、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２の面積も、半導体チップＣＨ、半導体パッケージＣＨ１〜ＣＨ５のそれぞれの第２主面ＳＡＦＣ２の面積よりも大きい。

図１において、破線で囲んだ領域ＤＡＲおよび実線で囲んだ領域ＡＡＲは、配線基板ＳＩＰ−Ｂ内の配線の種類を模式的に示している。領域ＤＡＲで示されている配線基板ＳＩＰ−Ｂの配線層における配線は、主として、半導体チップＣＨ、半導体パッケージＣＨ１〜ＣＨ５を動作させるためのデジタル電源電圧の供給と、デジタル信号の伝達に用いられる。これに対して、領域ＡＡＲで示されている配線基板ＳＩＰ−Ｂの配線層における配線は、主として、半導体チップＣＨ内の高速なインタフェース回路を動作させるためのアナログ電源電圧の供給と、アナログ信号の伝達に用いられる。

本明細書においては、図２において、上側から下側を見た場合を、上面視として説明する。また、半導体チップＣＨ、半導体パッケージＣＨ１〜ＣＨ５および配線基板ＳＩＰ−Ｂを基準として説明する場合、半導体チップＣＨおよび半導体パッケージＣＨ１〜ＣＨ５の第１主面ＳＡＦＣ１および配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１を、図２において上側から見た場合を、第１主面側（第１主面）から見た場合として、説明する。同様に、半導体チップＣＨおよび半導体パッケージＣＨ１〜ＣＨ５の第２主面ＳＡＦＣ２および配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２を、図２において下側から見た場合を、第２主面側（第２主面）から見た場合として、説明する。

図３は、実施の形態に係わる配線基板ＳＩＰ−Ｂの断面を示す断面図である。図３において、ＴＩＳは、トップ絶縁膜を示し、ＢＩＳは、ボトム絶縁膜を示し、ＩＳ１〜ＩＳ９のそれぞれは、絶縁層を示している。また、ＭＬ１〜ＭＬ１０は、金属配線層（導電性配線層）を示している。すなわち、配線基板ＳＩＰ−Ｂは、トップ絶縁膜ＴＩＳ、ボトム絶縁膜ＢＩＳ、金属配線層ＭＬ１〜ＭＬ１０および絶縁層ＩＳ１〜ＩＳ９を備えている。複数の金属配線層ＭＬ１〜ＭＬ１０と複数の絶縁膜ＩＳ１〜ＩＳ９は、トップ絶縁膜ＴＩＳとボトム絶縁膜ＢＩＳとの間に挟まれ、金属配線層ＭＬ１〜ＭＬ１０と絶縁層ＩＳ１〜ＩＳ９が、交互に配置されている。言い換えるならば、金属配線層ＭＬ１〜ＭＬ１０と絶縁層ＩＳ１〜ＩＳ９が、交互に積み上げられている。これにより、金属配線層ＭＬ１〜ＭＬ１０間は電気的に分離されている。配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１は、トップ絶縁膜ＴＩＳ側であり、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２は、ボトム絶縁膜ＢＩＳ側である。

図３には、示していないが、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１に設けられた第１外部端子間を接続する場合、トップ絶縁膜ＴＩＳの所望の部分に開口部が設けられ、第１外部端子となる電極が形成される。また、絶縁膜ＩＳ１〜ＩＳ９のうちの所望の層（１層あるいは複数層）の所望の部分に開口部が設けられ、設けた開口部に金属を充填することにより、所望の金属配線層が電気的に接続されるようにする。これにより、第１外部端子間を電気的に接続する金属配線が形成されることなる。同様に、第１主面ＳＡＦＳ１に設けられた第１外部端子と第２主面ＳＡＦＳ２に設けられた第２外部端子とを接続する場合、トップ絶縁膜ＴＩＳおよびボトム絶縁膜ＢＩＳの所望の部分に開口部が設けられ、第１外部端子および第２外部端子となる電極が形成される。また、絶縁膜ＩＳ１〜ＩＳ９のうちの所望の層（１層あるいは複数層）の所望の部分に開口部が設けられ、設けた開口部に金属を充填することにより、所望の金属配線が形成される。これにより、第１外部端子と第２外部端子間を電気的に接続することが可能となる。

見方を変えると、トップ絶縁膜ＴＩＳおよびボトム絶縁膜ＢＩＳに開口部が設けられたとき、開口部を介して露出された金属配線層の領域が、第１外部端子および第２外部端子に該当すると、見なすこともできる。

図１で示した領域ＤＡＲにおいては、例えば、第２層目の金属配線層ＭＬ２および第４層目の金属配線層ＭＬ４が、主にデジタル信号を伝達するための配線として用いられ、残りの金属配線層ＭＬ１、ＭＬ３およびＭＬ５〜ＭＬ１０は、主にデジタル電源電圧および接地電圧を給電するための配線として用いられる。これに対して、図１で示した領域ＡＡＲにおいては、例えば、第２層目の金属配線層ＭＬ２が、主に高速のインタフェース信号を伝達するための配線として用いられ、残りの金属配線層ＭＬ１、ＭＬ３〜ＭＬ１０は、主にアナログ電源電圧および接地電圧を給電するための配線として用いられる。

この実施の形態において、配線基板ＳＩＰ−Ｂは、４層のコア基板の両面に、ビルトアップ層を３層積み上げて形成されている。図３を参照にして説明すると、４層のコア基板は、４層の金属配線層ＭＬ４〜ＭＬ７によって形成されている。ここで、金属配線層ＭＬ４が、コア層トップであり、コア基板の第１主面とされ、第１主面である金属配線層ＭＬ４と対向する金属配線層ＭＬ７が、コア層ボトムであり、コア基板の第２主面とされている。コア基板は、その第１主面（コア層トップ）である金属配線層ＭＬ４と、その第２主面（コア層ボトム）である金属配線層ＭＬ７との間に、２個の金属配線層ＭＬ５およびＭＬ６が挟まれて、４層のコア基板となっている。

この４層のコア基板の第１主面である金属配線層ＭＬ４上に、ビルドアップ層が、３層積み上げられ、第２主面である金属配線層ＭＬ７上に、ビルドアップ層が、３層積み上げられている。図３では、コア基板の第１主面に積み上げられた３層のビルドアップ層が、金属配線層ＭＬ３〜ＭＬ１として示され、コア基板の第２主面に積み上げられた３層のビルドアップ層が、金属配線層ＭＬ８〜ＭＬ１０として示されている。

コア層およびビルドアップ層の加工精度は、製造工程に依存するが、一般的に、コア層よりも、ビルドアップ層の方が、加工精度が高く、太くて長い貫通スルーホールも使わなくて済む。そのため、高速な信号を伝達する高速信号配線は、ビルドアップ層を用いて形成することが望ましい。そのため、これに限定されるものでないが、この実施の形態においては、ビルドアップ層である第２層目の金属配線層ＭＬ２によって、デジタル信号および高速のインタフェース信号を伝達する信号配線が形成されている。

＜半導体チップの構成（端子配置）＞
図４は、実施の形態に係わる半導体チップの構成を示す平面図である。ここでは、マクロプロセッサおよびインタフェース回路を備えた半導体チップＣＨの平面図が、図４に示されている。図４は、半導体チップＣＨを、その第１主面ＳＡＦＣ１側から見たときの半導体チップＣＨの第２主面ＳＡＦＣ２に配置されているバンプ電極が示されている。言い換えるならば、図４には、半導体チップＣＨを透過して、半導体チップＣＨの第２主面ＳＡＦＣ２におけるバンプ電極の配置が、示されている。

半導体チップＣＨの第２主面ＳＡＦＣ２は、４個の辺ＥＵ、ＥＤ、ＥＲおよびＥＬを有している。すなわち、４個の辺によって、第２主面ＳＡＦＣ２は囲まれている。ここで、辺ＥＵと辺ＥＤは、互いに平行に延在しており、辺ＥＲと辺ＥＬも互いに平行に延在しており、辺ＥＵ、ＥＤと辺ＥＲ、ＥＬは、交差している。また、同図において、Ｃ−ＲＵは、辺ＥＵと辺ＥＲとが交差することにより形成される角部を示しており、Ｃ−ＤＲは、辺ＥＲと辺ＥＤとが交差することにより形成される角部を示している。同様に、Ｃ−ＬＤは、辺ＥＤと辺ＥＬとが交差することにより形成される角部を示しており、Ｃ−ＵＬは、辺ＥＬと辺ＥＵとが交差することにより形成される角部を示している。

第２主面ＳＡＦＣ２の辺ＥＵ、ＥＲ、ＥＤおよびＥＬは、半導体チップＣＨのそれぞれの辺を示していると見なすことができる。同様に、第２主面ＳＡＦＣ２の角部Ｃ−ＲＵ、Ｃ−ＤＲ、Ｃ−ＬＤおよびＣ−ＵＬは、半導体チップＣＨのそれぞれの角部を示していると見なすことができる。また、図４に示すように、半導体チップＣＨは、第１主面ＳＡＦＣ１側から見たとき、その平面形状が四角形状を有している。

半導体チップＣＨの第２主面ＳＡＦＣ２には、複数のバンプ電極が、２次元的（平面的）に、規則的に配置されている。第２主面ＳＡＦＣ２に配置された複数のバンプ電極のうち、第２主面ＳＡＦＣ２の中央部に、２次元的に、規則的に配置されたバンプ電極ＢＤは、デジタル電源電圧が給電されるバンプ電極として用いられる。これに対して、辺ＥＵ、ＥＤ、ＥＲおよびＥＬのそれぞれに沿って配置されたバンプ電極は、インタフェース信号の送受信用のバンプ電極およびインタフェース回路用の電源電圧が給電されるバンプ電極として用いられる。言い換えるならば、それぞれの辺と、デジタル電源電圧が給電されるバンプ電極ＢＤとの間に、インタフェース回路用のバンプ電極が配置されている。図面が複雑になるのを避けるために、図４では、デジタル電源電圧が給電されるバンプ電極ＢＤは、代表として９個が明示されている。なお、図４には、半導体チップＣＨの第２主面ＳＡＦＣ２の中心にバンプ電極が配置されている例が示されており、中心に配置されたバンプ電極が、バンプ電極ＢＤのうち特にＭ−ＢＤとして示されている。

半導体チップＣＨは、インタフェース回路として、互いに異なる種類の複数のインタフェース回路を備えている。例えば、マイクロプロセッサからの制御信号を出力、入力または入出力するデジタル信号用のインタフェース回路、マイクロプロセッサと他の半導体パッケージＣＨ１〜ＣＨ５との間でのデータの送受信に用いられるデジタル信号用のインタフェース回路および高速なインタフェース回路等を備えている。

高速なインタフェース回路の構成は、一例を後で説明するが、差動回路を備えており、差動回路は、アナログ電源電圧によって動作する。

この実施の形態に係わる半導体チップＣＨにおいては、辺ＥＵ、ＥＬおよびＥＲのそれぞれに沿って、デジタル信号用のインタフェース回路のバンプ電極が配置されている。また、高速なインタフェース回路のバンプ電極が、辺ＥＤに沿って配置されている。図４では、図面が複雑になるのを避けるために、デジタル信号用のインタフェースのバンプ電極は、個々に示されておらず、複数のバンプ電極が配置された領域を端子（バンプ電極）領域ＤＦとして示されている。同様に、高速なインタフェース回路のバンプ電極も、個々のバンプ電極は示しておらず、複数のバンプ電極が配置された領域を、端子（バンプ電極）領域ＡＦ１〜ＡＦ６、ＡＦ７−０〜ＡＦ７−３として示されている。

この実施の形態において、半導体チップＣＨは、高速なインタフェース回路として、特に制限されないが、次に述べる６種類のインタフェース回路を備えている。すなわち、インタフェース回路として、ユニバーサル・シリアル・バス（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ：以下、ＵＳＢとも称する）規格のインタフェース回路、エイチ・ディー・エム・アイ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ：以下、ＨＤＭＩ（登録商標）とも称する）規格のインタフェース回路を備えている。また、インタフェース回路として、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）技術のインタフェース回路、ｅＳＡＴＡ（ｅｘｔｅｒｎａｌ Ｓｅｒｉａｌ ＡＴＡ）技術のインタフェース回路、ＰＣＩｅ（ＰＣＩ Ｅｘｐｒｅｓｓ）規格のインタフェース回路およびＭＩＰＩ−ＣＳＩ規格のインタフェース回路を備えている。

図４には、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路として、複数レーン分（複数チャンネル分）のインタフェース回路が設けられ、ＵＳＢ規格のインタフェース回路として、２チャンネル分のインタフェース回路が設けられ、残りの高速なインタフェース回路のそれぞれは、１チャンネル分のインタフェース回路が設けられている場合が示されている。すなわち、半導体チップＣＨは、高速なインタフェース回路のうち、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路を複数個有し、ＵＳＢ規格のインタフェース回路を２個有し、残りの高速なインタフェース回路を、それぞれ１個有している場合が、示されている。

図４において、辺ＥＤに沿って配置された端子領域ＡＦ１〜ＡＦ６、ＡＦ７−０〜ＡＦ７−３のうち、端子領域ＡＦ１には、１チャンネル目のＵＳＢ規格のインタフェース回路に対応する複数のバンプ電極が配置されており、端子領域ＡＦ２には、２チャンネル目のＵＳＢ規格のインタフェース回路に対応する複数のバンプ電極が配置されている。同様に、端子領域ＡＦ３には、ＰＣＩｅ規格のインタフェース回路に対応する複数のバンプ電極が配置され、端子領域ＡＦ４には、ｅＳＡＴＡ技術のインタフェース回路に対応する複数のバンプ電極が配置され、端子領域ＡＦ５には、ＨＤＭＩ規格のインタフェース回路に対応する複数のバンプ電極が配置され、端子領域ＡＦ６には、ＬＶＤＳ技術のインタフェース回路に対応する複数のバンプ電極が配置されている。

この実施の形態に係わる半導体チップＣＨは、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路を４個有している。後で図５を用いて説明するが、この実施の形態においては、４個のＭＩＰＩ−ＣＳＩ規格のインタフェース回路ＣＳＩ０〜ＣＳＩ３は、２組に分けられて、配置されている。すなわち、４個のＭＩＰＩ−ＣＳＩ規格のインタフェース回路は、辺ＥＤに近接して配置されたＭＩＰＩ−ＣＳＩ規格のインタフェース回路ＣＳＩ０、ＣＳＩ２（第１回路、第３回路）と、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路ＣＳＩ０、ＣＳＩ２に比べて、辺ＥＤから遠くに配置されたＭＩＰＩ−ＣＳＩ規格のインタフェース回路ＣＳＩ１、ＣＳＩ３（第２回路、第４回路）に分けられている。言い換えると、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路ＣＳＩ０、ＣＳＩ２は、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路ＣＳＩ１、ＣＳＩ３に比べて、辺ＥＤの近くに配置されている。

見方を変えると、辺ＥＤを基準とした場合、インタフェース回路は、２段に配置されていることになる。この場合、辺ＥＤに近接した配置されたインタフェース回路ＣＳＩ０、ＣＳＩ２が１段目に相当する。インタフェース回路ＣＳＩ０、ＣＳＩ２よりも、半導体チップの中心部に近接して配置された（あるいはインタフェース回路ＣＳＩ０、ＣＳＩ２に比べて辺ＥＤから離れて配置された）インタフェース回路ＣＳＩ１、ＣＳＩ３が、２段目に相当する。

これらのインタフェース回路ＣＳＩ０〜ＣＳＩ３の配置に合わせて、それぞれに対応するバンプ電極も、第２主面ＳＡＦＣ２に配置されている。すなわち、インタフェース回路ＣＳＩ０およびＣＳＩ２に対応するバンプ電極は、辺ＥＤの近くに配置された端子領域ＡＦ７−０およびＡＦ７−２に配置され、インタフェース回路ＣＳＩ１およびＣＳＩ３に対応するバンプ電極は、端子領域ＡＦ７−０およびＡＦ７−２よりも、辺ＥＤから遠くに配置された端子領域ＡＦ７−１およびＡＦ７−３に配置されている。見方を変えると、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路に対応するバンプ電極も、辺ＥＤを基準とした場合、２段で配置されていると見なすことができる。

すなわち、インタフェース回路ＣＳＩ０に対応したバンプ電極は、辺ＥＤに近い１段目の端子領域ＡＦ７−０に配置され、インタフェース回路ＣＳＩ２に対応したバンプ電極も、辺ＥＤに近い１段目の端子領域ＡＦ７−２に配置されている。これに対して、インタフェース回路ＣＳＩ１に対応したバンプ電極は、辺ＥＤから遠い（離れた）２段目の端子領域ＡＦ７−１に配置され、インタフェース回路ＣＳＩ３に対応したバンプ電極も、辺ＥＤから遠い（離れた）２段目の端子領域ＡＦ７−３に配置されていることになる。

これにより、辺ＥＤに沿って、全てのインタフェース回路を配置する場合に比べて、半導体チップＣＨの辺ＥＤが長くなるのを防ぐことが可能となる。その結果、半導体チップＣＨのサイズが大きくなるのを抑制することが可能となる。

なお、実施の形態に係わる半導体チップＣＨは、ＵＳＢ規格のインタフェース回路を２個備えている。そのため、半導体チップＣＨにおいて、ＵＳＢ規格のインタフェース回路を、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路の代わりに、２段にすることも可能である。しかしながら、ＵＳＢ３．０規格およびＵＳＢ２．０規格では、最大データ転送速度が、ＭＩＰＩ−ＣＳＩ規格のデータ転送速度よりも高速である。データ転送速度が高速であるため、ＭＩＰＩ−ＣＳＩのインタフェース回路を２段にする場合に比べて、データを転送する信号配線の配置等を考慮することが要求される。また、ＵＳＢ３．０規格、ＵＳＢ２．０規格およびＵＳＢ１．１規格を満たすインタフェース回路を動作させるためには、それぞれの規格に合った３種類のアナログ電源電圧が要求される。これに対して、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路では、アナログ電源電圧が、例えば１種類で済む。従って、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路を、辺ＥＤから半導体チップＣＨの中心部に向けて２段にした方が、アナログ電源電圧配線の配置が容易となる。

そのため、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路を、図４に示すように２段（多段）にすることが望ましいが、図４に加えて、ＵＳＢ規格のインタフェース回路も、多段に配置するようにしてもよい。

また、インタフェース回路ＣＳＩ０〜ＣＳＩ３に対応したバンプ電極が配置されている端子領域ＡＦ７−０〜ＡＦ７−３は、４個の角部Ｃ−ＲＵ、Ｃ−ＤＲ、Ｃ−ＬＤおよびＣ−ＵＬのうち、角部Ｃ−ＬＤに近接した部分に配置されている。これにより、後で説明するが、配線基板ＳＩＰ−Ｂでの配線の自由度を向上させることが可能となる。

＜半導体チップの構成（回路ブロック）＞
次に、半導体チップＣＨ内の構成を説明する。図５は、実施の形態に係わる半導体チップＣＨの構成を示すブロック図である。半導体チップＣＨは、複数の回路ブロックを備えているが、図５には、マイクロプロセッサＣＰＵと、高速なインタフェース回路のみが、代表として描かれている。

図５は、模式的にではあるが、半導体チップＣＨを、第１主面ＳＡＦＣ１側から見たときの回路ブロックの配置が、実際の配置に合わせて描かれている。すなわち、図５において、次に説明するインタフェース回路は、半導体チップＣＨにおけるインタフェース回路の実際の配置に合わせて描かれている。

同図において、マイクロプロセッサＣＰＵは、図示しないメモリに格納されたプログラムに従って動作する。動作の際に、例えば、デジタル用のインタフェース回路、デジタル用のインタフェース回路に対応した端子領域ＤＦ（図４）内のバンプ電極および配線層内の配線を介して、半導体パッケージＣＨ１〜ＣＨ５との間でデータの送受信を行い、所定の処理を行う。また、マイクロプロセッサＣＰＵは、プログラムに従って、高速のインタフェース回路および高速なインタフェース回路に対応する端子領域ＡＦ１〜ＡＦ６、ＡＦ７−０〜ＡＦ７−３（図４）内のバンプ電極を介して、半導体装置ＳＩＰの外部との間で信号の送受信を行う。

図５において、ＵＳ１およびＵＳ２は、ＵＳＢ規格のインタフェース回路を示しており、インタフェース回路ＵＳ１は、１チャンネル目のＵＳＢ規格のインタフェース回路であり、インタフェース回路ＵＳ２は、２チャンネル目のＵＳＢ規格のインタフェース回路である。図５において、ＰＣＩは、ＰＣＩｅ規格のインタフェース回路を示しており、ＳＡＴは、ｅＳＡＴＡ技術のインタフェース回路を示しており、ＨＤＭは、ＨＤＭＩ規格のインタフェース回路を示している。また、ＬＶＤＳは、ＬＶＤＳ技術のインタフェース回路を示しており、ＣＳＩ０〜ＣＳＩ３のそれぞれは、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路を示している。ここで、インタフェース回路ＣＳＩ０〜ＣＳＩ３のそれぞれは、例えば複数のレーンに対応したＭＩＰＩ−ＣＳＩ規格のインタフェース回路である。

図５では、インタフェース回路ＬＶＤＳおよびＣＳＩ０〜ＣＳＩ３の回路ブロックが、他のインタフェース回路よりも大きく描いてあるが、説明の都合上で大きく描いてあるだけで、これに限定されるものではない。

高速なインタフェース回路ＵＳ１、ＵＳ２、ＰＣＩ、ＳＡＴ、ＨＤＭ、ＬＶＤＳ、ＣＳＩ０およびＣＳＩ２のそれぞれは、半導体チップＣＨの辺ＥＤに沿って配置されている。インタフェース回路ＣＳＩ１およびＣＳＩ３も、半導体チップＣＨの辺ＥＤに沿って配置されているが、辺ＥＤとの間に、インタフェース回路ＣＳＩ０およびＣＳＩ２を挟むように、インタフェース回路ＣＳＩ１およびＣＳＩ３は配置されている。これにより、インタフェース回路ＣＳＩ０、ＣＳＩ２に比べて、インタフェース回路ＣＳＩ１およびＣＳＩ３は、辺ＥＤから遠くに配置されている。すなわち、辺ＥＤを基準とした場合、インタフェース回路ＣＳＩ０〜ＣＳＩ３は、２段で配置されている。また、４個の角部Ｃ−ＲＵ、Ｃ−ＤＲ、Ｃ−ＬＤおよびＣ−ＵＬのうち、角部Ｃ−ＬＤに近接した領域において、インタフェース回路ＣＳＩ０〜ＣＳＩ３は、２段で配置されている。

これらのインタフェース回路ＵＳ１、ＵＳ２、ＰＣＩ、ＳＡＴ、ＨＤＭ、ＬＶＤＳおよびＣＳＩ０〜ＣＳＩ３の入力または出力は、図４で示した対応する端子領域ＡＦ１〜ＡＦ６およびＡＦ７−０〜ＡＦ７−３内に配置されたバンプ電極に接続されている。

＜高速なインタフェース回路の構成＞
次に、高速なインタフェース回路の構成を説明する。ここでは、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路の構成を、図６および図７を用いて説明する。図６は、２レーン分のＭＩＰＩ−ＣＳＩ規格のインタフェース回路ＣＳＩの構成を示すブロック図である。また、図７は、図６に示すＭＩＰＩ−ＣＳＩ規格のインタフェース回路ＣＳＩに対応したバンプ電極（端子）の配列を示す平面図である。

先ず、図６を用いて、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路ＣＳＩについて説明する。図６には、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路ＣＳＩのうち、バンプ電極に対応した部分の単位回路部ＣＳＩ−Ｕ０、ＣＳＩ−Ｕ１およびＣＳＩ−ＵＣのみが明示されている。これらの単位回路部ＣＳＩ−Ｕ０、ＣＳＩ−Ｕ１およびＣＳＩ−ＵＣからの出力信号ＯＮ０、ＯＰ０、ＯＮ１、ＯＰ１およびＯＮＣ、ＯＰＣは、図示しない処理回路部に供給され、処理回路部から、インタフェース回路ＣＳＩの出力信号が、例えばマイクロプロセッサＣＰＵへ供給される。

特に制限されないが、単位回路部ＣＳＩ−Ｕ０、ＣＳＩ−Ｕ１およびＣＳＩ−ＵＣは、互いに同じ構成を有している。そのため、ここでは、単位回路部ＣＳＩ−Ｕ１を代表として、説明する。図６において、ＳＡは、差動回路を示しており、ＬＶＣＴは、レベル変換回路を示している。差動回路ＳＡには、入力信号として１対の差動信号（相補信号）Ｎ１、Ｐ１が供給される。差動回路ＳＡは、基準信号ＲＥＸＴの値に従って、その特性が定まる差動回路である。差動回路ＳＡによって増幅された１対の差動信号は、レベル変換回路ＬＶＣＴに供給され、レベル変換された出力信号ＯＮ１、ＯＰ１が、図示しない処理回路部へ供給される。すなわち、単位回路部ＣＳＩ−Ｕ１は、１対の差動信号Ｎ１、Ｐ１を入力し、１対の差動信号Ｎ１、Ｐ１に対応し、レベル変換された出力信号ＯＮ１、ＯＰ１を出力する。

同様に、単位回路部ＣＳＩ−Ｕ０は、１対の差動信号Ｎ０、Ｐ０を入力し、入力した差動信号に対応した１対の出力差動信号ＯＮ０、ＯＰ０を出力する。また、単位回路部ＣＳＩ−ＵＣが、１対の差動クロック信号ＮＣ、ＰＣを入力し、１対の差動クロック信号ＮＣ、ＰＣに対応した１対の出力差動クロック信号ＯＮＣ、ＯＰＣを出力する。

ＭＩＰＩ−ＣＳＩ規格のインタフェース回路ＣＳＩには、例えばカメラからの出力信号およびクロック信号が、入力信号およびクロック信号として供給される。例えば、カメラからの出力信号が、１対の差動信号Ｎ１、Ｐ１として供給され、クロック信号が、１つの差動クロック信号ＮＣ、ＰＣとして供給される。

図示していない処理回路部は、１対の出力差動クロック信号ＯＮＣ、ＯＰＣに同期して、１対の出力信号ＯＮ１、ＯＰ１を取り込み、処理を行い、マイクロプロセッサＣＰＵへ供給する。２レーン目に対応する単位回路ＣＳＩ−Ｕ１を例にして、説明したが、１レーン目に対応する単位回路ＣＳＩ−Ｕ０についても同様である。

１レーン目の入力信号である１対の差動信号Ｎ０、Ｐ０は、配線基板ＳＩＰ−Ｂ内の信号配線を介して、半導体装置ＳＩＰの外部（例えば、図示しないカメラ）から、対応するバンプ電極ＢＤ−Ｎ０、ＢＤ−Ｐ０に供給される。同様に、２レーン目の入力信号である１対の差動信号Ｎ１、Ｐ１も、配線基板ＳＩＰ−Ｂ内の信号配線を介して、半導体装置ＳＩＰの外部から、対応するバンプ電極ＢＤ−Ｎ１、ＢＤ−Ｐ１へ供給される。また、クロック信号である１対の差動クロック信号ＮＣ、ＰＣも、配線基板ＳＩＰ−Ｂ内の信号配線を介して、半導体装置ＳＩＰの外部から、対応するバンプ電極ＢＤ−ＮＣ、ＢＤ−ＰＣへ供給される。

単位回路部ＣＳＩ−Ｕ０、ＣＳＩ−Ｕ１およびＣＳＩ−ＵＣ内のそれぞれの差動回路ＳＡには、バンプ電極ＢＤ−Ｖａ、ＢＤ−ＶｓおよびＢＤ−ＲＥが接続されている。ここで、バンプ電極ＢＤ−Ｖａは、アナログ電源電圧Ｖａが供給されるアナログ電源用バンプ電極（アナログ電源用端子）であり、半導体装置ＳＩＰの外部から、アナログ電源電圧Ｖａが供給される。また、バンプ電極ＢＤ−Ｖｓは、接地電源電圧Ｖｓが供給される接地電源用バンプ電極（接地電源用端子）であり、半導体装置ＳＩＰの外部から、接地電源電圧Ｖｓが供給される。単位回路部ＣＳＩ−Ｕ０、ＣＳＩ−Ｕ１およびＣＳＩ−ＵＣ内の差動回路ＳＡは、アナログ電源用バンプ電極ＢＤ−Ｖａに供給されるアナログ電源電圧Ｖａを、動作電圧として動作する。また、それぞれの差動回路ＳＡの特性は、バンプ電極ＢＤ−ＲＥへ供給される基準信号ＲＥＸＴによって、特性が設定される。

単位回路部ＣＳＩ−Ｕ０、ＣＳＩ−Ｕ１およびＣＳＩ−ＵＣ内のレベル変換回路ＬＶＣＴは、バンプ電極ＢＤ−ＶｄおよびＢＤ−Ｖｓに接続されている。ここで、バンプ電極ＢＤ−Ｖｄは、半導体装置ＳＩＰの外部からデジタル電源電圧Ｖｄが供給されるデジタル電源用バンプ電極である。それぞれのレベル変換回路ＬＶＣＴは、デジタル電源用バンプ電極ＢＤ−Ｖｄに供給されるデジタル電源電圧Ｖｄを動作電圧として、動作する。図６では、レベル変換回路ＬＶＣＴと、差動回路ＳＡとが、同じバンプ電極ＢＤ−Ｖｓに接続されている例が、示されているが、これに限定されるものではない。例えば、レベル変換回路ＬＶＣＴには、デジタル用の接地電源電圧が供給され、差動回路ＳＡには、アナログ用の接地電源電圧が供給されるようにしてもよい。

図８（Ａ）および（Ｂ）は、差動回路ＳＡの構成例を示す回路図である。

差動回路ＳＡは、例えば図８（Ａ）に示すように、１対の差動トランジスタ（ＭＯＳＦＥＴ）ＮＴ１、ＮＴ２と、定電流回路ＩＯと、負荷回路ＬＤとを備えている。定電流回路Ｉｏを介して、接地電源電圧Ｖｓが、差動トランジスタＮＴ１、ＮＴ２のソースに供給され、アナログ電源電圧Ｖａが、負荷回路ＬＤを介して、差動トランジスタＮＴ１、ＮＴ２のそれぞれのドレインに供給される。これにより、１対の差動信号Ｐ１、Ｎ１の差に従った信号／ＯＵＴ１、ＯＵＴ１が形成され、出力される。また、差動回路ＳＡの他の例としては、疑似差動回路がある。疑似差動回路の構成例を図８（Ｂ）に示す。疑似差動回路は、それぞれ接地電源電圧Ｖｓとアナログ電源電圧Ｖａが供給され、アナログ電源電圧Ｖａにより動作する１対のインバータ回路ＩＶ１、ＩＶ２を備えている。インバータＩＶ１、ＩＶ２に、１対の差動信号Ｐ１、Ｎ１を供給することにより、差動的に変化する出力信号／ＯＵＴ１、ＯＵＴ１が形成され、出力されることになる。

１対の差動信号を、インタフェース信号として用いることにより、信号間の差でデータを判定することが可能となるため、高速なインタフェース回路を実現することが可能となる。すなわち、実施の形態で用いているインタフェース回路は、高速なデータ転送が可能な高速のインタフェース回路となっている。

図５に示したマイクロプロセッサＣＰＵは、ナンド回路、オア回路のような論理回路、ＰＬＬ発振回路等を含んでいる。これらの回路は、デジタル電源電圧Ｖｄによって動作する。図８（Ｃ）に示した論理回路を例にして説明すると、論理回路ＬＣＫＴには、接地電源電圧Ｖｓとデジタル電源電圧Ｖｄが供給され、デジタル電源電圧Ｖｄを動作電圧として動作する。図８（Ｃ）に示した例で説明すると、論理回路ＬＣＫＴは、それぞれ単相の入力信号ｉｎ１〜ｉｎｐの間で論理演算を行い、演算結果をＯＵＴとして出力する。アナログ電源電圧Ｖａは、図６に示したバンプ電極ＢＤ−Ｖａを介して供給され、デジタル電源電圧Ｖｄは、図６に示したバンプ電極ＢＤ―Ｖｄを介して供給される。

本明細書においては、差動回路およびＰＬＬ発振回路を動作させる電源電圧を、アナログ用電源電圧と称し、論理回路を動作させる電源電圧を、デジタル用電源電圧と称している。

図７は、図６で説明したバンプ電極ＢＤ−Ｖｄ、ＢＤ−Ｖｓ、ＢＤ−Ｖａ、ＢＤ−Ｎ０、ＢＤ−Ｐ０、ＢＤ−Ｎ１、ＢＤ−Ｐ１、ＢＤ−ＮＣおよびＢＤ−ＰＣの配列を示している。図７は、半導体チップＣＨを、第１主面ＳＡＦＣ１側から、第２主面ＳＡＦＣ２を見たとき、第２主面ＳＡＦＣ２に配置されているバンプ電極の配置を示している。図６では、アナログ電源用バンプ電極ＢＤ−Ｖａ、デジタル電源用バンプ電極ＢＤ−Ｖｄおよび接地電源用バンプ電極ＢＤ−Ｖｓのそれぞれを、１個のバンプ電極として示していたが、この実施の形態においては、それぞれが複数のバンプ電極によって構成されており、図７には、実際の配列に合わせて、図６に示したバンプ電極の配置が描かれている。

図６に示したインタフェース回路ＣＳＩのバンプ電極は、半導体チップＣＨの第２主面ＳＡＦＣ２において、１個の端子領域ＣＳＩ−ＢＤ内に配置されている。この端子領域ＣＳＩ−ＢＤは、図７において破線で示されており、互いに平行して延在する辺（領域辺）ＣＳ−Ｕ、ＣＳ−Ｄと、辺ＣＳ−Ｕ、ＣＳ−Ｄと交差する辺（領域辺）ＣＳ−Ｒ、ＣＳ−Ｌを備えている。ここで、辺ＣＳ−Ｒと辺ＣＳ−Ｌも互いに平行して延在している。そのため、端子領域ＣＳＩ−ＢＤは、辺ＣＳ−Ｕ、ＣＳ−Ｄ、ＣＳ−ＲおよびＣＳ−Ｌによって囲まれた領域であり、その平面形状は四角形状となっている。

図７において、バンプ電極は、○印で示されている。○印で示されたバンプ電極は、図７において「凡例」で示すように、○印に付した線によって、それぞれのバンプ電極の機能が示されている。すなわち、太い横方向の実線で埋められた○印は、デジタル電源用バンプ電極を示し、横方向の実線で埋められた○印は、アナログ電源用バンプ電極を示し、縦方向の実線で埋められた○印は、接地電源用バンプ電極を示している。また、右上がりの破線で埋められた○印は、信号用バンプ電極を示し、黒塗りの◎印は、クロック信号用バンプ電極を示し、ドットで埋められた○印は、基準信号用バンプ電極を示している。図７に示した表記方法（「凡例」参照）は、特に明記しない限り、図６、図９、図１２および図１３においても同じである。また、図１０、図１１、図１３および図１４においては、配線基板ＳＩＰ−Ｂに配置した外部端子も、図７に示した表記方法と同じ表記方法で表されている。

特に制限されないが、図６に示したインタフェース回路ＣＳＩは、図７に示した端子領域ＣＳＩ−ＢＤに重なるように形成されている。すなわち、第１主面ＳＡＦＣ１側から見たとき、第２主面ＳＡＦＣ２に配置された端子領域ＣＳＩ−ＢＤの上方（第１主面ＳＡＦＣ１側）の領域に、インタフェース回路ＣＳＩが重なるように形成されている。

端子領域ＣＳＩ−ＢＤにおいて、バンプ電極は、千鳥状に配置されている。千鳥状に配置されているバンプ電極のうち、端子領域ＣＳＩ−ＢＤの辺ＣＳ−Ｕの近くであって、辺ＣＳ−Ｕに沿って、複数のデジタル電源用バンプ電極ＢＤ−Ｖｄが配置されている。言い換えるならば、辺ＣＳ−Ｕの近傍に、この辺ＣＳ−Ｕに沿って、複数のデジタル電源用バンプ電極ＢＤ−Ｖｄが配置され、デジタル電源用バンプ電極ＢＤ−Ｖｄ行が構成されている。

また、辺ＣＳ−Ｕに沿って、複数の接地電源用バンプ電極ＢＤ−Ｖｓが配置され、接地電源用バンプ電極ＢＤ−Ｖｓ行が構成されている。この接地電源用バンプ電極ＢＤ−Ｖｓ行と、辺ＣＳ−Ｕとの間には、デジタル電源用バンプ電極ＢＤ−Ｖｄ行が挟まれている。すなわち、この実施の形態においては、接地電源用バンプ電極ＢＤ−Ｖｓ行は、デジタル電源用バンプ電極ＢＤ−Ｖｄ行に比べて、辺ＣＳ−Ｕから遠くに配置されている。

辺ＣＳ−Ｕに沿って、接地電源用バンプ電極ＢＤ−Ｖｓとアナログ電源用バンプ電極ＢＤ−Ｖａとが交互に配置され、これらのバンプ電極によって、バンプ電極ＢＤ−Ｖｓ：Ｖａ行が構成されている。また、辺ＣＳ−Ｕに沿って、アナログ電源用バンプ電極ＢＤ−Ｖａと接地電源用バンプ電極ＢＤ−Ｖｓとが交互に配置され、これらのバンプ電極によって、バンプ電極ＢＤ−Ｖａ：Ｖｓ行が構成されている。

さらに、辺ＣＳ−Ｕに沿って、基準信号ＲＥＸＴが供給される基準信号用バンプ電極ＢＤ−ＲＥと、差動信号Ｐ１が供給される信号用バンプ電極ＢＤ−Ｐ１と、クロック信号ＰＣが供給されるクロック信号用バンプ電極ＢＤ−ＰＣと、差動信号Ｐ０が供給される信号用バンプ電極ＢＤ−Ｐ０が配置され、これらのバンプ電極によって、バンプ電極ＢＤ−ＲＥ：Ｐ行が構成されている。また、辺ＣＳ−Ｕに沿って、差動信号Ｎ１が供給される信号用バンプ電極ＢＤ−Ｎ１と、クロック信号ＮＣが供給されるクロック信号用バンプ電極ＢＤ−ＮＣと、差動信号Ｎ０が供給される信号用バンプ電極ＢＤ−Ｎ０が配置され、これらのバンプ電極によって、バンプ電極ＢＤ−Ｎ行が構成されている。図７から理解されるように、端子領域ＣＳＩ−ＢＤにおいて、バンプ電極ＢＤ−Ｖｓ：Ｖａ行、バンプ電極ＢＤ−Ｖａ：Ｖｓ行、バンプ電極ＢＤ−ＲＥ：Ｐ行、バンプ電極ＢＤ−Ｎ行の順に、辺ＣＳ−Ｕから遠くなっている。

また、端子領域ＣＳＩ−ＢＤにおいて、辺ＣＳ−Ｌの近くであって、辺ＣＳ−Ｌに沿って、デジタル電源用バンプ電極ＢＤ−Ｖｄと、接地電源用バンプ電極ＢＤ−Ｖｓと、基準信号用バンプ電極ＢＤ−ＲＥが、配置され、これらのバンプ電極によって、基準信号用バンプ電極ＢＤ−ＲＥ列が構成されている。同様に、辺ＣＳ−Ｌに沿って配置された３個のバンプ電極によって、バンプ電極ＢＤ列が構成され、図７においては、バンプ電極ＢＤ列が６列含まれている。

端子領域ＣＳＩ−ＢＤを、バンプ電極の行で見た場合、端子領域ＣＳＩ−ＢＤは、６行のバンプ電極行を備えており、辺ＣＳ−Ｕに最も近い行は、デジタル電源用バンプ電極ＢＤ−Ｖｄ行となり、次に辺ＣＳ−Ｕに近い行は、接地電源用バンプ電極ＢＤ−Ｖｓ行となる。また、端子領域ＣＳＩ−ＢＤを、バンプ電極の列で見た場合、端子領域ＣＳＩ−ＢＤは、６列のバンプ電極列を備えており、辺ＣＳ−Ｌに最も近い列は、基準信号用バンプ電極ＢＤ−ＲＥ列となる。

このように、端子領域ＣＳＩ−ＢＤは、辺ＣＳ−Ｕの近くに、デジタル電源用バンプ電極ＢＤ−Ｖｄ行と接地電源用バンプ電極Ｖｓ行とが配置され、辺ＣＳ−Ｌの近くに、基準信号用バンプ電極ＢＤ−ＲＥを含む基準信号用バンプ電極ＢＤ−ＲＥ列が配列された配列パターンを有している。

図６に示したインタフェース回路ＣＳＩは、ハードマクロによって構成され、図７に示した端子領域ＣＳＩ−ＢＤ内に配置されたバンプ電極から、デジタル電源電圧Ｖｄ、接地電源電圧Ｖｓ、アナログ電源電圧Ｖａ、２対の差動信号、１対の差動クロック信号および基準信号が供給される。

この実施の形態においては、図６および図７に示したインタフェース回路ＣＳＩの回路構成および端子領域ＣＳＩ−ＢＤの配置パターンが、基準とされる。例えば、図６および図７に示した基準のインタフェース回路ＣＳＩに対して、２レーン増やす場合には、単位回路部ＣＳＩ−Ｕ１と同じ構成を有する単位回路部が２個追加される。この場合、図７に示したバンプ電極ＢＤ列のうち、クロック信号用バンプ電極ＢＤ−ＰＣおよびＢＤ−ＮＣを含まないバンプ電極ＢＤ列が４個追加され、追加された２個の単位回路部に接続されることになる。

反対に、図６および図７に示した基準のインタフェース回路ＣＳＩからレーンを減らす場合には、例えば図６に示した単位回路部ＣＳＩ−Ｕ１を削除し、図７に示したバンプ電極ＢＤ列のうち、クロック信号用バンプ電極ＢＤ−ＰＣおよびＢＤ−ＮＣを含まないバンプ電極ＢＤ列を２個削除すればよい。勿論、削除せずに、信号用バンプ電極に差動信号を供給しないようにしてもよい。

この実施の形態においては、レーン数を増加または減少させる場合でも、辺ＣＳ−Ｕには、デジタル電源用バンプ電極ＢＤ−Ｖｄ行と接地電源用バンプ電極Ｖｓ行が近接して配置されるような、配列パターンを維持する。また、辺ＣＳ−Ｌの近くには、基準信号用バンプ電極ＢＤ−ＲＥを含む基準信号用バンプ電極ＢＤ−ＲＥ列が配列されるような配列パターンが維持されるようにする。

図７を参照にして、行と列を説明したが、勿論、見る方向により、行は列となり、列は行となり得る。

＜高速なインタフェース回路のバンプ電極（端子）配置＞
図９は、図５で説明したＭＩＰＩ−ＣＳＩ規格のインタフェース回路ＣＳＩ０〜ＣＳＩ３に接続されるバンプ電極の配置を示す平面図である。図９は、半導体チップＣＨの第１主面ＳＡＦＣ１側から第２主面ＳＡＦＣ２を見たときの平面図である。また、同図には、第２主面ＳＡＦＣ２に配置されている複数のバンプ電極のうち、インタフェース回路ＣＳＩ０〜ＣＳＩ３に接続される、すなわち対応するバンプ電極のみが示されている。

図９において、破線の領域ＣＳＩ０−ＢＤは、インタフェース回路ＣＳＩ０に対応するバンプ電極が配置されている端子領域を示し、破線の領域ＣＳＩ１−ＢＤは、インタフェース回路ＣＳＩ１に対応するバンプ電極が配置されている端子領域を示している。同様に、破線の領域ＣＳＩ２−ＢＤは、インタフェース回路ＣＳＩ２に対応するバンプ電極が配置されている端子領域を示し、破線の領域ＣＳＩ３−ＢＤは、インタフェース回路ＣＳＩ３に対応するバンプ電極が配置されている端子領域を示している。

この実施の形態では、特に制限されないが、インタフェース回路ＣＳＩ０およびＣＳＩ２のそれぞれは、４レーンであり、インタフェース回路ＣＳＩ１およびＣＳＩ３のそれぞれは、２レーンである。これに伴い、インタフェース回路ＣＳＩ０およびＣＳＩ２のそれぞれは、差動クロック信号に対応した１個の単位回路部ＣＳＩ−ＵＣと、ＣＳＩの入力信号に対応した４個の単位回路部ＣＳＩ−Ｕ０〜Ｕ３を備えている。また、インタフェース回路ＣＳＩ１およびＣＳＩ３のそれぞれは、差動クロック信号に対応した１個の単位回路部ＣＳＩ−ＵＣと、ＣＳＩの入力信号に対応した２個の単位回路部ＣＳＩ−Ｕ０〜Ｕ１を備えている。ここで、単位回路部ＣＳＩ−ＵＣと単位回路部ＣＳＩ−Ｕ０〜Ｕ３は、図６で説明した単位回路部ＣＳＩ−Ｕ１と同じであるので、説明は省略する。

端子領域ＣＳＩ０−ＢＤには、４レーンに対応するバンプ電極が配置されている。図７で説明した基準となる端子領域ＣＳＩ−ＢＤに対して、２レーン分のバンプ電極が追加されている。

図７では、電源電圧および信号の前に符号「ＢＤ−」を付加していたが、図９では図面が複雑になるのを避けるために、符号「ＢＤ−」は省略されている。すなわち、図９において、デジタル電源用バンプ電極は、Ｖｄで示され、接地電源用バンプ電極は、Ｖｓで示され、アナログ電源用バンプ電極は、Ｖａで示されている。

また、インタフェース回路ＣＳＩ０に対応する基準信号用バンプ電極は、ＲＥ０で示され、インタフェース回路ＣＳＩ１に対応する基準信号用バンプ電極は、ＲＥ１で示され、インタフェース回路ＣＳＩ２に対応する基準信号用バンプ電極は、ＲＥ２で示され、インタフェース回路ＣＳＩ３に対応する基準信号用バンプ電極は、ＲＥ３で示されている。それぞれのインタフェース回路において、差動回路ＳＡの特性を、個々に設定することが可能となるように、この実施の形態においては、基準信号用バンプ電極が、インタフェース回路に対して１対１で配置されている。

端子領域ＣＳＩ０−ＢＤにおいて、Ｎ００、Ｐ００〜Ｎ０３、Ｐ０３のそれぞれは、レーンの入力信号が供給され信号用バンプ電極であり、それぞれ１対の差動信号が供給される。また、ＮＣ０およびＰＣ０は、クロック信号用バンプ電極であり、１対の差動クロック信号が供給される。図７と比較すると、信号用バンプ電極Ｎ０２、Ｐ０２、Ｎ０３およびＰ０３が追加されている。さらに、これらのバンプ電極が追加されたことにより、これらのバンプ電極を含むバンプ電極列ＤＢが追加されている。追加されたバンプ電極列ＢＤには、信号用バンプ電極以外に、デジタル電源用バンプ電極Ｖｄ、接地電源用バンプ電極Ｖｓおよびアナログ電源用バンプ電極Ｖａが含まれている。

端子領域ＣＳＩ０−ＢＤに配置されているバンプ電極の数は、基準の端子領域ＣＳＩ−ＢＤに比べて、増えているが、辺ＣＳ−Ｕに沿って配置されているデジタル電源用バンプ電極ＢＤ−Ｖｄ行は、デジタル電源用バンプ電極Ｖｄによって構成されている。同様に、辺ＣＳ−Ｕに沿って配置されている接地電源用バンプ電極ＢＤ−Ｖｓ行は、接地電源用バンプ電極Ｖｓによって構成されている。また、辺ＣＳ−Ｌに沿って配置されている基準信号バンプＢＤ−ＲＥ列には、基準信号用バンプ電極ＲＥ０が含まれている。

端子領域ＣＳＩ１−ＢＤは、基準の端子領域ＣＳＩ−ＢＤ（図７）を、その辺ＣＳ−Ｕを中心として、上下でミラー反転した配置を有している。端子領域ＣＳＩ１−ＢＤにおいても、Ｎ１０、Ｐ１０〜Ｎ１１、Ｐ１１のそれぞれは、レーンの入力信号が供給され信号用バンプ電極であり、それぞれ１対の差動信号が供給される。また、ＮＣ１およびＰＣ１は、クロック信号用バンプ電極であり、１対の差動クロック信号が供給される。

基準の端子領域ＣＳＩ−ＢＤを、辺ＣＳ−Ｕを中心としてミラー反転しているため、端子領域ＣＳＩ１−ＢＤの辺ＣＳ−Ｕは、端子領域ＣＳＩ０−ＢＤの辺ＣＳ−Ｕに近接することになる。言い換えるならば、端子領域ＣＳＩ１−ＢＤの辺ＣＳ−Ｄは、端子領域ＣＳＩ０−ＢＤの辺ＣＳ−Ｕから遠ざかるように、端子領域ＣＳＩ１−ＢＤは配置されることになる。端子領域ＣＳＩ１−ＢＤの辺ＣＳ−Ｕが、端子領域ＣＳＩ０−ＢＤの辺ＣＳ−Ｕに近接することにより、端子領域ＣＳＩ１−ＢＤの辺ＣＳ−Ｕの近くに配置されているデジタル電源用バンプ電極ＢＤ−Ｖｄ行は、端子領域ＣＳＩ０−ＢＤの辺ＣＳ−Ｕの近くに配置されているデジタル電源用バンプ電極ＢＤ−Ｖｄ行に近接することになる。同様に、端子領域ＣＳＩ１−ＢＤの辺ＣＳ−Ｕの近くに配置されている接地電源用バンプ電極ＢＤ−Ｖｓ行は、端子領域ＣＳＩ０−ＢＤの辺ＣＳ−Ｕの近くに配置されている接地電源用バンプ電極ＢＤ−Ｖｓ行に近接することになる。

また、辺ＣＳ−Ｕを中心にして、上下でミラー反転しているため、端子領域ＣＳＩ０−ＢＤの辺ＣＳ−Ｌと端子領域ＣＳＩ１−ＢＤの辺ＣＳ−Ｌとは、ともに、半導体チップＣＨの辺ＥＬと対向することなる。すなわち、端子領域ＣＳＩ０−ＢＤの辺ＣＳ−Ｌに沿って配置された基準信号用バンプ電極ＢＤ−ＲＥ列と端子領域ＣＳＩ１−ＢＤの辺ＣＳ−Ｌに沿って配置された基準信号用バンプ電極ＢＤ−ＲＥ列は、ともに半導体チップＣＨの辺ＥＬに対向することになる。

端子領域ＣＳＩ２−ＢＤは、基準の端子領域ＣＳＩ−ＢＤ（図７）を、その辺ＣＳ−Ｌを中心として、左右でミラー反転した配置を有している。また、レーンの数が、２レーンから４レーンへ変更されている。見方を変えると、端子領域ＣＳＩ０−ＢＤを、辺ＣＳ−Ｌを中心として、左右にミラー反転したものが、端子領域ＣＳＩ２−ＢＤと見なすこともできる。

端子領域ＣＳＩ２−ＢＤにおいても、Ｎ２０、Ｐ２０〜Ｎ２３、Ｐ２３のそれぞれは、レーンの入力信号が供給され信号用バンプ電極であり、それぞれ１対の差動信号が供給される。また、ＮＣ２およびＰＣ２は、クロック信号用バンプ電極で有り、１対の差動クロック信号が供給される。

基準の端子領域ＣＳＩ−ＢＤを、辺ＣＳ−Ｌを中心としてミラー反転しているため、端子領域ＣＳＩ２−ＢＤの辺ＣＳ−Ｌは、端子領域ＣＳＩ０−ＢＤの辺ＣＳ−Ｌに近接することになる。言い換えるならば、端子領域ＣＳＩ２−ＢＤの辺ＣＳ−Ｒは、端子領域ＣＳＩ０−ＢＤの辺ＣＳ−Ｌから遠ざかるように、端子領域ＣＳＩ２−ＢＤは配置されていることになる。端子領域ＣＳＩ２−ＢＤの辺ＣＳ−Ｌが、端子領域ＣＳＩ０−ＢＤの辺ＣＳ−Ｌに近接することにより、端子領域ＣＳＩ２−ＢＤの辺ＣＳ−Ｌの近くに配置されている基準信号用バンプ電極ＢＤ−ＲＥ列は、端子領域ＣＳＩ０−ＢＤの辺ＣＳ−Ｌの近くに配置されている基準信号用バンプ電極ＢＤ−ＲＥ列に近接することになる。すなわち、端子領域ＣＳＩ０−ＢＤの辺ＣＳ−Ｌに沿って配置された基準信号用バンプ電極ＢＤ−ＲＥ０と端子領域ＣＳＩ２−ＢＤの辺ＣＳ−Ｌに沿って配置された基準信号用バンプ電極ＢＤ−ＲＥ２とが近接することになる。

端子領域ＣＳＩ３−ＢＤは、基準の端子領域ＣＳＩ−ＢＤ（図７）を、その辺ＣＳ−Ｕを中心として、上下でミラー反転し、さらに辺ＣＳ−Ｌを中心として左右でミラー反転した配置を有している。見方を変えると、端子領域ＣＳＩ１−ＢＤを、辺ＣＳ−Ｌを中心として、左右にミラー反転したものが、端子領域ＣＳＩ３−ＢＤと見なすこともできる。

端子領域ＣＳＩ３−ＢＤにおいても、Ｎ３０、Ｐ３０〜Ｎ３１、Ｐ３１のそれぞれは、レーンの入力信号が供給され信号用バンプ電極であり、それぞれ１対の差動信号が供給される。また、ＮＣ３およびＰＣ３は、クロック信号用バンプ電極で有り、１対の差動クロック信号が供給される。

基準の端子領域ＣＳＩ−ＢＤを、辺ＣＳ−Ｌを中心としてミラー反転しているため、端子領域ＣＳＩ３−ＢＤの辺ＣＳ−Ｌは、端子領域ＣＳＩ１−ＢＤの辺ＣＳ−Ｌに近接することになる。言い換えるならば、端子領域ＣＳＩ３−ＢＤの辺ＣＳ−Ｒは、端子領域ＣＳＩ１−ＢＤの辺ＣＳ−Ｌから遠ざかるように、端子領域ＣＳＩ３−ＢＤは配置されていることになる。また、辺ＣＳ−Ｕを中心としてミラー反転しているため、端子領域ＣＳＩ３−ＢＤの辺ＣＳ−Ｕは、端子領域ＣＳＩ０−ＢＤおよびＣＳＩ２−ＢＤのそれぞれの辺ＣＳ−Ｕに近接することになる。

これにより、端子領域ＣＳＩ３−ＢＤのデジタル電源用バンプ電極ＢＤ−Ｖｄ行および接地電源用バンプ電極ＢＤ−Ｖｓ行は、端子領域ＣＳＩ０−ＢＤおよびＣＳＩ２−ＢＤのそれぞれのデジタル電源用バンプ電極ＢＤ−Ｖｄ行および接地電源用バンプ電極ＢＤ−Ｖｓ行に近接することになる。また、端子領域ＣＳＩ３−ＢＤの辺ＣＳ−Ｌの近くに配置されている基準信号用バンプ電極ＢＤ−ＲＥ列は、端子領域ＣＳＩ１−ＢＤの辺ＣＳ−Ｌの近くに配置されている基準信号用バンプ電極ＢＤ−ＲＥ列に近接することになる。すなわち、端子領域ＣＳＩ１−ＢＤの辺ＣＳ−Ｌに沿って配置された基準信号用バンプ電極ＢＤ−ＲＥ１と端子領域ＣＳＩ３−ＢＤの辺ＣＳ−Ｌに沿って配置された基準信号用バンプ電極ＢＤ−ＲＥ３とが近接することになる。

これにより、半導体チップＣＨの第２主面ＳＡＦＣ２において、端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤのそれぞれにおけるデジタル電源用バンプ電極ＢＤ−Ｖｄ行および接地電源用バンプ電極ＢＤ−Ｖｓ行は、互いに近接することになる。また、半導体チップＣＨの第２主面ＳＡＦＣ２において、端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤのそれぞれにおける基準信号用バンプ電極ＢＤ−ＲＥ列も、互いに近接することになる。

＜配線基板ＳＩＰ−Ｂの全体配置＞
図１０は、実施の形態に係わる配線基板ＳＩＰ−Ｂの平面図である。図１０は、第１主面ＳＡＦＳ１側から、配線基板ＳＩＰ−Ｂを見たときの平面図である。

図１０において、ＳＩＰ−Ｕ、ＳＩＰ−Ｄは、配線基板ＳＩＰ−Ｂの辺を示しており、辺ＳＩＰ−ＵとＳＩＰ−Ｄは、互いに平行して延在している。また、ＳＩＰ−Ｒ、ＳＩＰ−Ｌも、配線基板ＳＩＰ−Ｂの辺を示している。辺ＳＩＰ−ＲとＳＩＰ−Ｌは、互いに平行して延在し、辺ＳＩＰ−Ｕ、ＳＩＰ−Ｄと交差している。配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１および第２主面ＳＡＦＳ２は、これらの辺ＳＩＰ−Ｕ、ＳＩＰ−Ｄ、ＳＩＰ−ＲおよびＳＩＰ−Ｌによって囲まれ、平面形状が四角形状を有していると見なすことができる。

上記したように、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１および第２主面ＳＡＦＳ２のそれぞれには、第１外部端子と第２外部端子が形成されている。図１０には、第１主面ＳＡＦＳ１に形成されている第１外部端子のうち、半導体チップＣＨの第２主面ＳＡＦＣ２（図４）に形成されたバンプ電極が、バンプによって接続される第１外部端子ＳＢ１が、実線の○印で示されている。これに対して、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２に配置されている第２外部端子ＳＢ２は、破線の○印で示されている。

図１０において、一点鎖線で示した領域ＳＡＦＳ１−ＳＢは、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１の領域を示しており、この領域ＳＡＦＳ１−ＳＢにおいて、第１主面ＳＡＦＳ１と半導体チップＣＨの第２主面ＳＡＦＣ２とが対向するように、半導体チップＣＨは、配線基板ＳＩＰ−Ｂに搭載される。このとき、一点鎖線で示した領域ＳＡＦＳ１−ＳＢ内に形成されているそれぞれの第１外部端子（○印）が、半導体チップＣＨの第２主面ＳＡＦＣ２に形成されている対応するバンプ電極ＢＤに、バンプを介して電気的に接続される。言い換えると、領域ＳＡＦＳ１−ＳＢは、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１において、半導体チップＣＨが搭載されている位置を示していると見なすことができる。

なお、半導体チップＣＨを搭載する際、半導体チップＣＨの辺ＥＵ（図４）と配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｕとが対向し、半導体チップＣＨの辺ＥＤ（図４）と配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｄとが対向するように搭載される。また、このとき、半導体チップＣＨの辺ＥＲ（図４）と配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｒとが対向し、半導体チップＣＨの辺ＥＬ（図４）と配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｌとが対向するように搭載される。

一点鎖線の領域ＳＡＦＳ１−ＳＢ内には、複数の第１外部端子ＳＢ１が、２次元的（平面的）に、規則的に配置されている。図１０では、領域ＳＡＦＳ１−ＳＢ内に配置された第１外部端子が、白抜きの○印で示された第１外部端子ＳＢ１と、平行した実線で埋められた○印で示された第１外部端子ＳＢ１−Ａ１〜ＳＢ−Ａ５と、右上がりの斜線またはドットで埋められた○印で示された第１外部端子ＳＢ１−Ｉ１〜ＳＢ１−Ｉ５として示されている。ここで、第１外部端子ＳＢ１−Ａ１〜ＳＢ１−Ａ５は、アナログ電源用第１外部端子を示しており、第１外部端子ＳＢ１−Ｉ１〜ＳＢ１−Ｉ３およびＳＢ１−Ｉ５は、信号用第１外部端子を示しており、第１外部端子ＳＢ１−Ｉ４は、基準信号用第１外部端子を示している。また、領域ＳＡＦＳ１−ＳＢは、複数の第１外部端子ＳＢ１を備えているが、図１０では、例示として１個の第１外部端子に符号ＳＢ１が付されている。

図４および図９において説明したように、半導体チップＣＨの第２主面ＳＡＦＣ２において、辺ＥＤには、これらの辺に沿って高速なインタフェース回路に対応したバンプ電極が配置されている。すなわち、高速なインタフェース回路の信号用バンプ電極と、アナログ電源用バンプ電極が、辺ＥＤに沿って、辺ＥＤの近傍に配置されている。また、特に制限されないが、図９に示すように、アナログ電源用バンプ電極よりも、信号用バンプ電極が、辺に近接するように配置されている。

これに合わせて、半導体チップＣＨの辺ＥＤに対応する領域ＳＡＦＳ１−ＳＢの下辺ＥＤに沿って、信号用第１外部端子ＳＢ１−Ｉ１〜ＳＢ１−Ｉ５（基準信号用第１外部端子を含む）が配置され、信号用第１外部端子ＳＢ１−Ｉ１〜ＳＢ１−Ｉ５を挟むようにして、領域ＳＡＦＳ１−ＳＢの下辺ＥＤに沿って、アナログ電源用第１外部端子ＳＢ１−Ａ１〜ＳＢ１−Ａ５が配置されている。半導体チップＣＨが、配線基板ＳＩＰ−Ｂに搭載されたとき、この信号用第１外部端子ＳＢ１−Ｉ１〜ＳＢ１−Ｉ５は、バンプによって、半導体チップＣＨの辺ＥＤに沿って配置された信号用バンプ電極に接続される。同様に、アナログ電源用第１外部端子ＳＢ１−Ａ１〜ＳＢ１−Ａ５は、バンプによって、半導体チップＣＨの辺ＥＤに沿って配置されたアナログ電源用バンプ電極に接続される。また、例示として示した複数の第１外部端子ＳＢ１の一部は、図４に示したバンプ電極ＢＤに接続される。これにより、デジタル電源電圧Ｖｄおよび接地電源電圧Ｖｓが、第１外部端子ＳＢ１を介して、図４のバンプ電極ＢＤに供給される。

配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２には、２次元的（平面的）に、複数の第２外部端子が配置されている。図７には、この第２外部端子を機能で分類し、領域で囲んで、示している。図１０において、ＤＦ−ＳＢは、デジタル信号のインタフェース回路に対応した複数の第２外部端子が配置されている第２外部端子領域を示している。また、図１０において、ＵＳ１−ＳＢ、ＵＳ２−ＳＢ１、ＵＳ２−ＳＢ２、ＰＣＩ−ＳＢ、ＳＡＴ―ＳＢ、ＨＤＭ−ＳＢ１、ＨＤＭ−ＳＢ２、ＬＶ−ＳＢおよびＣＳ−ＳＢのそれぞれは、高速なインタフェース回路の信号用第２外部端子が配置されている第２外部端子領域を示している。高速なインタフェース回路の信号用第２外部端子は、図１０においては、右上がりの斜線で埋められた破線の○印で示されている。高速なインタフェース回路に対応する第２外部端子領域ＵＳ１−ＳＢ、ＵＳ２−ＳＢ１、ＵＳ２−ＳＢ２、ＰＣＩ−ＳＢ、ＳＡＴ―ＳＢ、ＨＤＭ−ＳＢ１、ＨＤＭ−ＳＢ１およびＬＶ−ＳＢのそれぞれが、複数の第２外部端子を備えていることを示すために、図１０では、それぞれに、２個の信号用第２外部端子ＳＢ２−Ｉが配置されているように描かれている。また、第２外部端子領域ＣＳ−ＳＢについては、３個の信号用第２外部端子が例示されている。勿論、インタフェース回路の種類によって、第２外部端子領域内に含まれる信号用第２外部端子の個数は変わる。

ここで、第２外部端子領域ＤＦ−ＳＢに含まれる信号用第２外部端子（図示しない）は、図４に示した端子領域ＤＦ内に配置されたバンプ電極に対応している。第２外部端子領域ＵＳ１−ＳＢ、ＵＳ２−ＳＢ１、ＵＳ２−ＳＢ２、ＰＣＩ−ＳＢ、ＳＡＴ―ＳＢ、ＨＤＭ−ＳＢ１、ＨＤＭ−ＳＢ２、ＬＶ−ＳＢおよびＣＳ−ＳＢのそれぞれに配置されている第２外部端子ＳＢ２−Ｉは、図４に示した端子領域ＡＦ−１〜ＡＦ−６およびＡＦ７−０〜ＡＦ７−３内のそれぞれの信号用バンプ電極に対応している。第２外部端子領域ＤＦ−ＳＢ、ＵＳ１−ＳＢ、ＵＳ２−ＳＢ１、ＵＳ２−ＳＢ２、ＰＣＩ−ＳＢ、ＳＡＴ―ＳＢ、ＨＤＭ−ＳＢ１、ＨＤＭ−ＳＢ２、ＬＶ−ＳＢおよびＣＳ−ＳＢのそれぞれにおける信号用第２外部端子ＳＢ２−Ｉは、配線基板ＳＩＰ−Ｂ内の信号配線を介して、領域ＳＡＦＳ１−ＳＢ内に配置されている第１外部端子に電気的に接続され、第１外部端子を介して、対応するバンプ電極に接続されている。

例として、図１０には、第２外部端子領域ＣＳ−ＳＢ内に配置されている２個の第２外部端子ＳＢ２−Ｉが、信号配線を介して、第１外部端子ＳＢ１−Ｉ３とＳＢ１−Ｉ５に電気的に接続されていることが示されている。この第１外部端子ＳＢ１−Ｉ３およびＳＢ１−Ｉ５は、バンプによって、対応するバンプ電極に接続されている。他の第２外部端子領域に配置されている第２外部端子ＳＢ２−Ｉも、同様に、配線基板ＳＩＰ−Ｂ内に配置された適切な信号配線によって、領域ＳＡＦＳ１−ＳＢ内に配置された信号用第１外部端子に電気的に接続され、対応するバンプ電極に接続される。

特に制限されないが、図５に示したＵＳＢ規格のインタフェース回路ＵＳ２は、２チャンネルを有している。また、ここでは、説明の都合上、ＨＤＭＩ規格のインタフェース回路ＨＤＭも２チャンネルを有している場合を説明する。

図５に示したＵＳＢ規格のインタフェース回路ＵＳ１の信号は、図４に示した端子領域ＡＦ１に配置されたバンプ電極に接続され、端子領域ＡＦ１に配置されたバンプ電極は、第１外部端子を介して、第２外部端子領域ＵＳＢ１−ＳＢ内に配置された第２外部端子ＳＢ２−Ｉに接続されている。ＵＳＢ規格のインタフェース回路ＵＳＢ２の１チャンネル目の信号および２チャンネル目の信号は、図４に示した端子領域ＡＦ２内のバンプ電極に接続され、端子領域ＡＦ２内において、１チャンネル目の信号は、第１外部端子を介して第２外部端子領域ＵＳ２−ＳＢ１内の第２外部端子ＳＢ２−Ｉに接続され、２チャンネル目の信号は、第１外部端子を介して第２外部端子領域ＵＳ２−ＳＢ２内の第２外部端子ＳＢ２−Ｉに接続されている。また、図５に示したインタフェース回路ＰＣＩの信号は、端子領域ＡＦ３内のバンプ電極に接続され、さらに第１外部端子を介して、第２外部端子領域ＰＣＩ−ＳＢ内の第２外部端子ＳＢ２−Ｉに接続されている。さらに、インタフェース回路ＳＡＴの信号は、端子領域ＡＦ４内のバンプ電極に接続され、さらに第１外部端子を介して、第２外部端子領域ＳＡＴ−ＳＢ内の第２外部端子ＳＢ２−Ｉに接続されている。

さらに、図５に示したインタフェース回路ＨＤＭの信号は、端子領域ＡＦ５内のバンプ電極に接続され、１チャンネル目の信号は、第１外部端子を介して、第２外部端子領域ＨＤＭ−ＳＢ１内の第２外部端子ＳＢ２−Ｉに接続され、２チャンネル目の信号は、第１外部端子を介して、第２外部端子領域ＨＤＭ−ＳＢ２内の第２外部端子ＳＢ２−Ｉに接続されている。図５に示したインタフェース回路ＬＶＤＳの信号は、端子領域ＡＦ６内のバンプ電極に接続され、さらに第１外部端子を介して、第２外部端子領域ＬＶ−ＳＢ内の第２外部端子ＳＢ２−Ｉに接続されている。

図５に示したインタフェース回路ＣＳＩ０の信号は、端子領域ＡＦ７−０において、信号用バンプ電極（図９の信号Ｎ００、Ｐ００〜Ｎ０３、Ｐ０３）に接続され、クロック信号は、端子領域ＡＦ７−０において、クロック信号用バンプ電極（ＮＣ０、ＰＣ０）に接続され、基準信号は、端子領域ＡＦ７−０において、基準用バンプ電極（ＲＥ０）に接続される。また、インタフェース回路ＣＳＩ１の信号は、端子領域ＡＦ７−１において、信号用バンプ電極（図９の信号Ｎ１０、Ｐ１０〜Ｎ１１、Ｐ１１）に接続され、クロック信号は、端子領域ＡＦ７−１において、クロック信号用バンプ電極（ＮＣ１、ＰＣ１）に接続され、基準信号は、端子領域ＡＦ７−１において、基準用バンプ電極（ＲＥ１）に接続される。

さらに、図５に示したインタフェース回路ＣＳＩ２の信号は、端子領域ＡＦ７−２において、信号用バンプ電極（図９の信号Ｎ２０、Ｐ２０〜Ｎ２３、Ｐ２３）に接続され、クロック信号は、端子領域ＡＦ７−２において、クロック信号用バンプ電極（ＮＣ２、ＰＣ２）に接続され、基準信号は、端子領域ＡＦ７−２において、基準用バンプ電極（ＲＥ２）に接続される。また、インタフェース回路ＣＳＩ３の信号は、端子領域ＡＦ７−３において、信号用バンプ電極（図９の信号Ｎ３０、Ｐ３０〜Ｎ３１、Ｐ３１）に接続され、クロック信号は、端子領域ＡＦ７−３において、クロック信号用バンプ電極（ＮＣ３、ＰＣ３）に接続され、基準信号は、端子領域ＡＦ７−３において、基準用バンプ電極（ＲＥ３）に接続される。

端子領域ＡＦ７−０〜ＡＦ７−３のそれぞれにおける信号用バンプ電極は、第１外部端子を介して、第２外部端子領域ＣＳ−ＳＢ内に配置されている第２外部端子ＳＢ２−Ｉに接続されている。同様、端子領域ＡＦ７−０〜ＡＦ７−３のそれぞれにおけるクロック信号用バンプ電極は、第１外部端子を介して、第２外部端子領域ＣＳ−ＳＢ内に配置されている第２外部端子ＳＢ２−Ｉに接続されている。

この実施の形態においては、配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｄ、ＳＩＰ−ＲおよびＳＩＰ−Ｌの一部に沿って、それぞれの辺に近接して、高速なインタフェース回路の信号を出力または入力する第２外部端子ＳＢ２−Ｉが配置されていることになる。これにより、ユーザーは、ユーザー基板ＵＲ−Ｂ（図２）において、インタフェース回路の信号を、半導体装置ＳＩＰから容易に受信あるいは送信することが可能となる。特に、高速なインタフェース回路については、データ転送速度が高い信号を、比較的短い配線で送信または受信することが可能となる。

図１０において、ＲＥ−ＳＢ１、ＲＥ−ＳＢ２およびＲＥ−ＳＢ３のそれぞれは、半導体装置ＳＩＰの外部から基準電圧または基準信号が供給される基準信号用第２外部端子ＳＢ２−Ｒが配置された第２外部端子領域を示している。図１０において、基準信号用第２外部端子ＳＢ２−Ｒは、ドットで埋められた破線の○印で示されている。この基準信号用第２外部端子ＳＢ２−Ｒも、配線基板内の適切な金属配線層を介して、第１外部端子領域ＳＡＦＳ１−ＳＢ内の第１外部端子に電気的に接続されている。

図１０では、一例として、第１外部端子領域ＳＡＦＳ１−ＳＢ内の第１外部端子ＳＢ１−Ｉ４が、第２外部端子領域ＲＥ−ＳＢ１内の第２外部端子ＳＢ２−Ｒに接続されていることが示されている。図１０に示した第１外部端子ＳＢ１−Ｉ４は、例えば、図９に示した基準信号用バンプ電極ＲＥ２に接続される。また、第１外部端子領域ＳＡＦＳ１−ＳＢ内の第１外部端子ＳＢ１−Ｉ３は、例えば図９の信号用バンプ電極Ｎ０３に接続され、第１外部端子領域ＳＡＦＳ１−ＳＢ内の第１外部端子ＳＢ１−Ｉ５は、例えば図９の信号用バンプ電極Ｎ２３に接続される。このようにすることにより、差動回路ＳＡは、第２外部端子ＳＢ２−Ｒに供給される基準信号を受け、その特性が設定されることになる。

図１０において、ＡＶ−ＳＢは、高速なインタフェース回路を動作させるためのアナログ電源電圧が供給されるアナログ電源用第２外部端子（ＳＢ２−Ａ１〜ＳＢ２−Ａ５）を備えた第２外部端子領域を示している。図１０では、アナログ電源用第２外部端子は、平行な実線で埋められた破線の○印によって示されている。アナログ電源用第２外部端子は、配線基板ＳＩＰ−Ｂ内の適切な電源電圧配線によって、領域ＳＡＦＳ１−ＳＢ内の第１外部端子ＳＢ１−Ａ１〜ＳＢ１−Ａ５に電気的に接続されている。図１０では、例示として、アナログ電源用第２外部端子が、配線基板ＳＩＰ−Ｂ内の電源電圧配線によって、領域ＳＡＦＳ１―ＳＢ内に配置されたアナログ電源用第１外部端子ＳＢ１−Ａ３に電気的に接続されていることが示されている。残りのアナログ電源用第２外部端子も、配線基板ＳＩＰ−Ｂ内の電源電圧配線によって、アナログ電源用第１外部端子ＳＢ１−Ａ１〜ＳＢ１−Ａ５に電気的に接続されている。

半導体チップＣＨが、領域ＳＡＦＳ１−ＳＢに搭載されることにより、バンプによって、アナログ電源用第１外部端子ＳＢ１−Ａ１〜ＳＢ１−Ａ５は、半導体チップＣＨ内の高速なインタフェース回路のアナログ電源電圧用バンプ電極に接続される。図９を参照にして、一例を述べると、アナロブ電源電圧用の第１外部端子ＳＢ１−Ａ３は、図９に示したアナログ電源用バンプ電極ＢＤ−Ｖａに接続される。これにより、アナロブ電源電圧Ｖａが、第２外部端子領域ＡＶ−ＳＢに配置された第２外部端子に供給されることにより、インタフェース回路に供給されることになる。

このように、この実施の形態においては、高速なインタフェース回路の信号が出力あるいは入力される信号用第２外部端子と、高速なインタフェース回路を動作させるアナログ電源電圧が供給されるアナログ電源用第２外部端子が、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２において、物理的に分離されている。すなわち、高速なインタフェース回路の信号用第２外部端子と、この高速なインタフェース回路を動作させる電源電圧を供給するアナログ電源電圧用第２外部端子とが、配線基板ＳＩＰ−Ｂの第２主面にＳＡＦＳ２において、セットとして、互いに近接して配置されているのではなく、互いに分離して配置されている。

＜配線基板の詳細配置＞
図１１は、実施の形態に係わる配線基板ＳＩＰ−Ｂの平面図である。図１１は、配線基板ＳＩＰ−Ｂを、その第１主面ＳＡＦＳ１から見たときの、第２主面ＳＡＦＳ２の平面を示している。すなわち、配線基板ＳＩＰ−Ｂを透過して、第１主面ＳＡＦＳ１から第２主面ＳＡＦＳ２を見たときの平面図である。

配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２には、複数の第２外部端子ＳＢ２が、２次元的（平面的）に形成され、配置されている。特に制限されないが、この実施の形態において、第２主面ＳＡＦＳ２は、３個の部分に分けられている。すなわち、第２主面ＳＡＦＳ２の中央部に配置された中央部ＳＡＦＳ２−ＳＢと、中央部ＳＡＦＳ２−ＳＢを囲むように配置された空白部Ｎ−ＳＢと、空白部Ｎ−ＳＢと辺ＳＩＰ−Ｕ、ＳＩＰ−Ｄ、ＳＩＰ−ＲおよびＳＩＰ−Ｌとの間の第２外部端子部とに分けられている。

配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２に配置された第２外部端子ＳＢ２は、図１および図２において説明したように、バンプによって、ユーザー基板ＵＲ−Ｂの第１主面ＳＡＦＵ１に配置されたユーザー第１外部端子に接続される。中央部ＳＡＦＳ２−ＳＢに配置された第２外部端子ＳＢ２は、例えばデジタル電源電圧Ｖｄと接地電源電圧Ｖｓが供給される電源用第２外部端子とされる。すなわち、ユーザー基板ＵＲ−Ｂのユーザー第１外部端子に接続されたとき、ユーザー第１外部端子からデジタル電源電圧Ｖｄと接地電源電圧Ｖｓが、中央部ＳＡＦＳ２−ＳＢに配置された第２外部端子ＳＢ２に供給される。この中央部ＳＡＦＳ２−ＳＢに配置された第２外部端子は、配線基板ＳＩＰ−Ｂ内の配線層を介して、図１０で説明した領域ＳＡＦＳ１−ＳＢ内に配置された第１外部端子のうち、デジタル電源用第１外部端子および接地電源用第１外部端子（図１０において白抜きの○印）に接続される。これにより、半導体チップＣＨには、中央部ＳＡＦＳ２−ＳＢに配置された第２外部端子からも、デジタル電源電圧と接地電源電圧が給電されるようになる。

中央部ＳＡＦＳ２−ＳＢを取り囲むように配置された空白部Ｎ−ＳＢには、第２外部端子が配置されていない。このようにすることにより、配線基板ＳＩＰ−Ｂが、ユーザー基板ＵＲ−Ｂに搭載されたとき、ユーザー基板ＵＲ−Ｂにおいて、空白部Ｎ−ＳＢと対向する第１主面ＳＡＦＵ１および第２主面ＳＡＦＵ２の領域には、ユーザー第１外部端子およびユーザー第２外部端子を配置する必要がなくなる。そのため、空白部Ｎ−ＳＢに対向する領域に、ユーザー部品を搭載することが可能となり、ユーザーの自由度を向上させることが可能となる。

空白部Ｎ−ＳＢと配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｕ、ＳＩＰ−Ｄ、ＳＩＰ−ＲおよびＳＩＰ−Ｌとの間の第２外部端子部には、複数の第２外部端子が、２次元的に配置されている。この第２外部端子部に配置された複数の第２外部端子のうちの所定の第２外部端子によって、図１０で説明した第２外部端子領域ＤＦ−ＳＢ、ＵＳ１−ＳＢ、ＵＳ２−ＳＢ１、ＵＳ２−ＳＢ２、ＰＣＩ−ＳＢ、ＳＡＴ−ＳＢ、ＨＤＭ−ＳＢ１、ＨＤＭ−ＳＢ２、ＬＶ−ＳＢ、ＣＳ−ＳＢ、ＡＶ−ＳＢおよびＲＥ−ＳＢ１〜ＲＥ−ＳＢ３が構成される。また、第２外部端子部に配置された所定の第２外部端子ＳＢ２は、デジタル電源電圧および接地電源電圧を給電する第２外部端子として用いられる。

なお、図１１において、一点鎖線は、配線基板ＳＩＰ−Ｂに半導体チップＣＨを搭載したときの、半導体チップＣＨの位置を示している。

図１１には、空白部Ｎ−ＳＢと配線基板ＳＩＰ−Ｂの辺ＳＩＰ−ＤおよびＳＩＰ−Ｌとの間に配置された第２外部端子部が、詳しく示されている。すなわち、図１０で示した第２外部端子領域ＬＶ−ＳＢおよびＣＳ−ＳＢの部分が詳しく示されている。

第２外部端子領域ＣＳ−ＳＢ（図１０）は、図１１においては、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路ＣＳＩ０〜ＣＳＩ３のそれぞれに対応する第２外部端子領域ＣＳＩ０−ＳＢ〜ＣＳＩ３−ＳＢに分けられている。言い換えるならば、インタフェース回路ＣＳＩ０〜ＣＳＩ３のそれぞれに対応する４個の第２外部端子領域ＣＳＩ０−ＳＢ〜ＣＳＩ３−ＳＢによって、図１０に示した第２外部端子領域ＣＳ−ＳＢが構成されている。

図１１では、第２外部端子領域ＣＳＩ０−ＳＢ〜ＣＳＩ３−ＳＢのそれぞれが、破線によって囲まれた領域として示されている。この実施の形態においては、第２外部端子領域ＣＳＩ０−ＳＢ〜ＣＳＩ３−ＳＢは、２組に分けられ、配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｌを基準にして、２段で配置されている。すなわち、第２外部端子領域ＣＳＩ０−ＳＢとＣＳＩ２−ＳＢが、組とされ、配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｌに沿って、かつ辺ＳＩＰ−Ｌに近接するように延在して、配置されている。また、第２外部端子領域ＣＳＩ１−ＳＢとＣＳＩ３−ＳＢが、組とされ、配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｌに沿って、延在して、配置されている。第２外部端子領域ＣＳＩ１−ＳＢ、ＣＳＩ３−ＳＢと、辺ＳＩＰ−Ｌとの間に、第２外部端子領域ＣＳＩ０−ＳＢ、ＣＳＩ２−ＳＢを挟むように、第２外部端子領域ＣＳＩ１−ＳＢ、ＣＳＩ３−ＳＢは配置されている。言い換えるならば、第２外部端子領域ＣＳＩ０−ＳＢ、ＣＳＩ２−ＳＢは、第２外部端子領域ＣＳＩ１−ＳＢ、ＣＳＩ３−ＳＢよりも、辺ＳＩＰ−Ｌに近くなるように配置されている。これにより、辺ＳＩＰ−Ｌを基準としたとき、第２外部端子領域ＣＳＩ０−ＳＢ、ＣＳＩ２−ＳＢは、１段目の第２外部端子領域となり、第２外部端子領域ＣＳＩ１−ＳＢ、ＣＳＩ３−ＳＢは、２段目の第２外部端子領域となる。

第２外部端子領域ＣＳＩ０−ＳＢには、配線基板ＳＩＰ−Ｂ内の配線層によって形成された信号配線を介してインタフェース回路ＣＳＩ０の信号用バンプ電極Ｎ００、Ｐ００〜Ｎ０３、Ｐ０３（図９）に接続される信号用第２外部端子と、配線基板ＳＩＰ−Ｂ内の配線層によって形成された信号配線を介してインタフェース回路ＣＳＩ０のクロック信号用バンプ電極ＮＣ０、ＰＣ０（図９）に接続されるクロック信号用第２外部端子が配置されている。また、第２外部端子領域ＣＳＩ２−ＳＢには、配線基板ＳＩＰ−Ｂ内の配線層によって形成された信号配線を介してインタフェース回路ＣＳＩ２の信号用バンプ電極Ｎ２０、Ｐ２０〜Ｎ２３、Ｐ２３（図９）に接続される信号用第２外部端子と、配線基板ＳＩＰ−Ｂ内の配線層によって形成された信号配線を介してインタフェース回路ＣＳＩ２のクロック信号用バンプ電極ＮＣ２、ＰＣ２（図９）に接続されるクロック信号用第２外部端子が配置されている。

同様に、第２外部端子領域ＣＳＩ１−ＳＢには、配線基板ＳＩＰ−Ｂ内の配線層によって形成された信号配線を介してインタフェース回路ＣＳＩ１の信号用バンプ電極Ｎ１０、Ｐ１０〜Ｎ１１、Ｐ１１（図９）に接続される信号用第２外部端子と、配線基板ＳＩＰ−Ｂ内の配線層によって形成された信号配線を介してインタフェース回路ＣＳＩ１のクロック信号用バンプ電極ＮＣ１、ＰＣ１（図９）に接続されるクロック信号用第２外部端子が配置されている。また、第２外部端子領域ＣＳＩ３−ＳＢには、配線基板ＳＩＰ−Ｂ内の配線層によって形成された信号配線を介してインタフェース回路ＣＳＩ３の信号用バンプ電極Ｎ３０、Ｐ３０（図９）に接続される信号用第２外部端子と、配線基板ＳＩＰ−Ｂ内の配線層によって形成された信号配線を介してインタフェース回路ＣＳＩ３のクロック信号用バンプ電極ＮＣ３、ＰＣ３（図９）に接続されるクロック信号用第２外部端子が配置されている。

図１１において、第２外部端子領域ＣＳＩ０−ＳＢ〜ＣＳＩ３−ＳＢに配置されている第２外部端子のうち、右上がりの斜線が付された○印の第２外部端子は、信号用バンプ電極が接続される第２外部端子を示している。また、黒塗りの◎印の第２外部端子は、クロック信号用バンプ電極が接続される第２外部端子を示している。図１１では、図面が複雑になるのを避けるために、インタフェース回路ＣＳＩ０のバンプ電極が接続される第２外部端子が配置された第２外部端子領域ＣＳＩ０−ＳＢについてのみ、第２外部端子に符号が付されており、残りの第２外部端子領域ＣＳＩ１−ＳＢ〜ＣＳＩ３−ＳＢ内に配置されている第２外部端子については、符号が省略されている。

次に、インタフェース回路ＣＳＩ０に対応する第２外部端子領域ＣＳＩ０−ＳＢを例にして、第２外部端子領域における第２外部端子の配置を説明する。第２外部端子領域ＣＳＩ０−ＳＢには、２列、５行で、第２外部端子ＳＢ２が、２次元的に配置されている。第２外部端子領域ＣＳＩ０−ＳＢの中央部（３行目）に、クロック信号用第２外部端子ＮＣ０−ＳＢ、ＰＣ０−ＳＢが配置され、このクロック信号用第２外部端子ＮＣ０−ＳＢ、ＰＣ０−ＳＢを中心として、図１１では、その上下の行に、信号用第２外部端子が配置されている。

中央行に配置されたクロック信号用第２外部端子ＮＣ０−ＳＢおよびＰＣ０−ＳＢは、配線層により形成された信号配線を介して、図９に示した端子領域ＣＳＩ０−ＢＤ内のクロック信号用バンプ電極ＮＣ０およびＰＣ０に接続されている。図１１において、クロック信号用第２外部端子ＮＣ０−ＳＢおよびＰＣ０−ＳＢの下側の行に配置された信号用第２外部端子Ｎ００−ＳＢ、Ｐ００−ＳＢは、配線層内の信号配線を介して、図９に示した端子領域ＣＳＩ０−ＢＤ内の信号用バンプ電極Ｎ００、Ｐ００に接続されている。クロック信号用第２外部端子ＮＣ０−ＳＢおよびＰＣ０−ＳＢの上側の行に配置された信号用第２外部端子Ｎ０１−ＳＢ、Ｐ０１−ＳＢは、配線層内の信号配線を介して、図９に示した端子領域ＣＳＩ０−ＢＤ内の信号用バンプ電極Ｎ０１、Ｐ０１に接続されている。

同様にして、信号用第２外部端子Ｎ００−ＳＢ、Ｐ００−ＳＢの下側の行に配置された信号用第２外部端子Ｎ０２−ＳＢ、Ｐ０２−ＳＢは、図９に示した端子領域ＣＳＩ０−ＢＤ内の信号用バンプ電極Ｎ０２、Ｐ０２に接続され、信号用第２外部端子Ｎ０１−ＳＢ、Ｐ０１−ＳＢの上側の行に配置された信号用第２外部端子Ｎ０３−ＳＢ、Ｐ０３−ＳＢは、図９に示した端子領域ＣＳＩ０−ＢＤ内の信号用バンプ電極Ｎ０３、Ｐ０３に接続されている。

第２外部端子領域ＣＳＩ１−ＳＢおよびＣＳＩ２−ＳＢにおいても、中央行に、クロック信号用第２外部端子が配置され、その上下の行に、信号用第２外部端子が配置されている。第２外部端子領域ＣＳＩ１−ＳＢおよびＣＳＩ２−ＳＢのそれぞれに配置されているクロック信号用第２外部端子は、図９において対応する端子領域ＣＳＩ１−ＢＤおよびＣＳＩ２−ＢＤ内のクロック信号用バンプ電極ＮＣ１、ＰＣ１およびＮＣ２、ＰＣ２に接続されている。また、第２外部端子領域ＣＳＩ１−ＳＢおよびＣＳＩ２−ＳＢのそれぞれにおいて、クロック信号用第２外部端子の上下の行に配置されている信号用第２外部端子は、対応する端子領域ＣＳＩ１−ＢＤおよびＣＳＩ２−ＢＤにおける信号用バンプ電極に接続されている。

この実施の形態において、第２外部端子領域ＣＳＩ３−ＳＢは、１レーンのみが使用されるようになっている。すなわち、第２外部端子領域ＣＳＩ３−ＳＢは、１対のクロック信号用第２外部端子と、１対の信号用第２外部端子のみを有している。第２外部端子領域ＣＳＩ３に配置された１対のクロック信号用第２外部端子は、図９に示した端子領域ＣＳＩ３−ＢＤ内のクロック信号用バンプ電極ＮＣ３およびＰＣ３に接続され、第２外部端子領域ＣＳＩ３に配置された１対の信号用第２外部端子は、図９に示した端子領域ＣＳＩ３−ＢＤ内の信号用バンプ電極Ｎ３０およびＰ３０に接続されている。勿論、第２外部端子領域ＣＳＩ３−ＳＢに、１対の信号用第２外部端子を配置し、この１対の信号用第２外部端子を、図９に示したバンプ電極Ｎ３１およびＰ３１に接続して、２レーンとなるようにしてもよい。

図１１において、破線で囲んだ第２外部端子領域ＲＥ−ＳＢ１は、図１０で示した第２外部端子領域ＲＥ−ＳＢ１に対応する。この実施の形態においては、図５で示したＭＩＰＩ−ＣＳＩ規格のインタフェース回路ＣＳＩ０〜ＣＳＩ３のそれぞれの特性を定める基準信号が、ユーザー基板ＵＲ−Ｂから、第２外部端子領域ＲＥ−ＳＢ１内に配置された第２外部端子に供給される。図１１では、第２外部端子領域ＲＥ−ＳＢ１に配置された第２外部端子は、基準信号用第２外部端子であることを明示するために、ドットで埋められた○印で描かれている。

この実施の形態において、インタフェース回路ＣＳＩ０の差動回路が接続された基準信号用バンプ電極ＲＥ０（図９）は、配線層内の信号配線を介して、第２外部端子領域ＲＥ−ＳＢ１内に配置された基準信号用第２外部端子ＲＥ０−ＳＢに接続されている。また、インタフェース回路ＣＳＩ１の差動回路が接続された基準信号用バンプ電極ＲＥ１（図９）は、配線層内の信号配線を介して、第２外部端子領域ＲＥ−ＳＢ１内に配置された基準信号用第２外部端子ＲＥ１−ＳＢに接続され、インタフェース回路ＣＳＩ２の差動回路が接続された基準信号用バンプ電極ＲＥ２（図９）は、配線層内の信号配線を介して、第２外部端子領域ＲＥ−ＳＢ１内に配置された基準信号用第２外部端子ＲＥ２−ＳＢに接続されている。同様に、インタフェース回路ＣＳＩ３の差動回路が接続された基準信号用バンプ電極ＲＥ３（図９）は、配線層内の信号配線を介して、第２外部端子領域ＲＥ−ＳＢ１内に配置された基準信号用第２外部端子ＲＥ３−ＳＢに接続されている。

図１１において、ＬＶ０−ＳＢおよびＬＶ１−ＳＢは、図５に示したインタフェース回路ＬＶＤＳからの信号とクロック信号が、供給される第２外部端子領域を示している。インタフェース回路ＬＶＤＳについても、インタフェース回路ＣＳＩ０〜ＣＳＩ３と同様に、インタフェース回路ＬＶＤＳからの信号とクロック信号は、半導体チップＣＨの第２主面ＳＡＦＣ２に配置された所定のバンプ電極に供給される。所定のバンプ電極に供給された信号とクロック信号は、配線基板ＳＩＰ−Ｂにおける所定の第１外部端子および信号配線を介して、第２外部端子領域ＬＶ０−ＳＢおよびＬＶ１−ＳＢ１内に配置されている第２外部端子に供給される。図１０では、インタフェース回路ＬＶＤＳに対応する第２外部端子領域ＬＶ−ＳＢは、１個の領域として示されているが、インタフェース回路ＣＳＩ０〜ＣＳＩ３に対応する第２外部端子領域ＣＳ−ＢＳと同様に、２段の第２外部端子領域ＬＶ０−ＳＢ、ＬＶ１−ＳＢによって構成されている。

第２外部端子領域ＬＶ０−ＳＢおよびＬＶ１−ＳＢにおいて、右下がりの斜線で埋められた○印は、インタフェース回路ＬＶＤＳ（図５）から信号が供給される信号用第２外部端子ＮＶ０、ＰＶ０〜ＮＶ３、ＰＶ３を示しており、黒塗りの◎印で示された第２外部端子は、インタフェース回路ＬＶＤＳからクロック信号が供給されるクロック信号用第２外部端子ＮＶＣ、ＰＶＣを示している。

この実施の形態においては、第２外部端子領域ＬＶ０−ＳＢは、辺ＳＩＰ−Ｌに沿って、辺ＳＩＰ−Ｌに近接するように、配置されている。また、第２外部端子領域ＬＶ１−ＳＢも、辺ＳＩＰ−Ｌに沿って、配置されているが、辺ＳＩＰ−Ｌとの間に、第２外部端子領域ＬＶ０−ＳＢの一部の領域と、第２外部端子領域ＣＳＩ０−ＳＢの一部の領域とが挟まるように、配置されている。すなわち、辺ＳＩＰ−Ｌを基準とした場合、第２外部端子領域ＬＶ０−ＳＢが１段目となり、第２外部端子領域ＬＶ１−ＳＢが２段目となるように配置されている。言い換えるならば、第２外部端子領域ＬＶ１−ＳＢは、第２外部端子領域ＬＶ０−ＳＢよりも、辺ＳＩＰ−Ｌから遠くなるように配置されている。

図１１において、差動対のクロック信号が供給されるクロック信号用第２外部端子ＮＶＣおよびＰＶＣは、辺ＳＩＰ−Ｌの近くに配置された第２外部端子領域ＬＶ０−ＳＢの最上列に配置されている。このクロック信号用第２外部端子ＮＶＣ、ＰＶＣの下側に、対となる差動信号が供給される信号用第２外部端子ＮＶ０、ＰＶ０が配置され、さらに下側に、対となる差動信号が供給される信号用第２外部端子ＮＶ２、ＰＶ２が配置されている。また、辺ＳＩＰ−Ｌに対して、第２外部端子領域ＬＶ０−ＳＢに比べて遠くに配置された第２外部端子領域ＬＶ１−ＳＢ内には、対となる差動信号が供給される信号用第２外部端子ＮＶ３、ＰＶ３が１行に配置され、さらにこの信号用第２外部端子ＮＶ３、ＰＶ３の行の下側の行に、対となる差動信号が供給される信号用第２外部端子ＮＶ１、ＰＶ１が配置されている。

図１１において、平行した縦線で埋められた○印は、ユーザー基板ＵＲ−Ｂに搭載されたとき、接地電源電圧が供給される接地電源用第２外部端子の例を示している。また。図１１には、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２に複数の第２外部端子は配置されていることを示すために、複数の白抜きの○印で、第２主面ＳＡＦＳ２に配置された第２外部端子が例示されている。

この実施の形態においては、配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｌを基準とした場合、ＭＩＰＩ−ＣＳＩ規格のインタフェース回路ＣＳＩ０〜ＣＳＩ３に対応した第２外部端子領域ＣＳＩ０−ＳＢ〜ＣＳＩ３−ＳＢが２組に分けられ、２段で配置されている。同様に、ＬＶＤＳ技術のインタフェース回路ＬＶＤＳに対応した第２外部端子領域も第２外部端子領域ＬＶ０−ＳＢとＬＶ１−ＳＢとに分けられ、２段で配置されている。辺ＳＩＰ−Ｌから配線基板ＳＩＰ−Ｂの中心部あるいは半導体チップＣＨが搭載される領域（図１１の一点鎖線）に向けて、１段目の第２外部端子領域（ＣＳＩ０−ＳＢ、ＣＳＩ２−ＳＢ、ＬＶ０−ＳＢ）、２段目の第２外部端子領域（ＣＳＩ１−ＳＢ、ＣＳＩ３−ＳＢ、ＬＶ１−ＳＢ）の順に配置されていると見なすことができる。言い換えるならば、１段目の第２外部端子領域の方が、２段目の外部端子領域に比べて、辺ＳＩＰ−Ｌに近接して配置されていることになる。

この実施の形態においては、図５で述べたように、インタフェース回路ＣＳＩ０〜ＣＳＩ３は、半導体チップＣＨの４個の角部のうち角部Ｃ−ＬＤに近接して配置されている。これに合わせて、インタフェース回路ＣＳＩ０〜ＣＳＩ３に対応する端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤも、４個の角部のうち角部Ｃ−ＬＤに近接して配置されている。

半導体チップＣＨを配線基板ＳＩＰ−Ｂに搭載したとき、半導体チップＣＨの第１主面ＳＡＦＣ１側から見た場合、半導体チップＣＨの辺ＥＤと交差する配線基板ＳＩＰ−Ｂ内の信号配線を、端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤに配置されている信号用バンプ電極、クロック信号用バンプ電極および基準信号用バンプ電極と接続し、この辺ＥＤと交差する信号配線に、第２外部端子領域ＣＳＩ０−ＳＢ〜ＣＳＩ３−ＳＢからの信号が伝達されるようにすることが考えられる。しかしながら、端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤを、辺ＥＤから半導体チップＣＨの中心方向に向けて２段に配置したため、辺ＥＤを交差する信号配線の数が増えることが考えられ、全ての信号配線を配置することが困難となることが危惧される。例えば、互いに異なる配線層によって、辺ＥＤと交差する信号配線を形成することが考えられるが、この場合には配線基板ＳＩＰ−Ｂの層変更や信号配線の交差による信号品質の劣化が考えられる。

この実施の形態においては、２段に配置された端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤが、角部Ｃ−ＬＤに近接して配置されている。そのため、例えば、辺ＥＤと交差する信号配線を用いて、１段目の端子領域ＣＳＩ０−ＢＤおよびＣＳＩ２−ＢＤにおける信号用バンプ電極、クロック信号用バンプ電極および基準信号用バンプ電極へ、信号を供給するようにし、辺ＥＬと交差する信号配線を用いて、２段目の端子領域ＣＳＩ１−ＢＤおよびＣＳＩ３−ＢＤにおける信号用バンプ電極、クロック信号用バンプ電極および基準信号用バンプ電極へ、信号を供給する。これにより、辺ＥＤと交差する信号配線の数を減らすことが可能となるので、信号品質を改善することができる。勿論、２段目の端子領域ＣＳＩ１−ＢＤおよびＣＳＩ３−ＢＤにおける信号用バンプ電極、クロック信号用バンプ電極および基準信号用バンプ電極の一部へ供給する信号を、辺ＥＬと交差する信号配線によって供給するようにしてもよい。このように、２段配置の端子領域を、角部に近接させることにより、配線基板ＳＩＰ−Ｂでの配線の自由度を向上させることが可能となる。

ユーザーの利便性から、配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｕ、ＳＩＰ−Ｄ、ＳＩＰ−ＲおよびＳＩＰ−Ｌに沿って、インタフェース回路に対応した第２外部端子領域を配置することが望ましい。一方、配線基板ＳＩＰ−Ｂのサイズが大きくなることにより、配線基板ＳＩＰ−Ｂの製造価格が上昇する。この実施の形態においては、インタフェース回路ＣＳＩ０〜ＣＳＩ３およびインタフェース回路ＬＶＤＳに対応する第２外部端子領域が、配線基板ＳＩＰ−Ｂにおいて、２段で配置されている。そのため、インタフェース回路の数が増加することにより、第２外部端子領域の数が増えても、配線基板ＳＩＰ−Ｂの辺が長くなるのを抑制することが可能となり、配線基板のサイズの大型化を抑制することが可能となる。その結果、配線基板の製造価格の上昇を抑制することが可能となる。

また、この実施の形態においては、インタフェース回路ＣＳＩ０〜ＣＳＩ３のそれぞれに対応して、第２外部端子領域ＣＳＩ０−ＳＢ〜ＣＳＩ３−ＳＢが、配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｌに沿って、２段で配置されている。そのため、例えばユーザー基板ＵＲ−Ｂの所定の配線層に形成した信号配線を用いて、辺ＳＩＰ−Ｌに近接して配置されたインタフェース回路ＣＳＩ０およびＣＳＩ２のそれぞれのレーンに信号を供給することが可能となる。このとき、上記した所定の配線層とは異なる配線層によって形成した信号配線を用いて、辺ＳＩＰ−Ｌから離れて配置されたインタフェース回路ＣＳＩ１およびＣＳＩ３のそれぞれのレーンに信号を供給することが可能となる。このようにすることにより、インタフェース回路を単位として、ユーザーは取り扱うことが可能となり、利便性の向上を図ることが可能となる。

＜配線基板内の電源配線＞
図１２は、実施の形態に係わる半導体装置ＳＩＰの平面図である。図１２は、半導体チップＣＨを配線基板ＳＩＰ−Ｂに搭載した半導体装置ＳＩＰを、半導体チップＣＨの第１主面ＳＡＦＣ１側から見たときの平面図である。同図には、半導体チップＣＨの第２主面ＳＡＦＣ２に配置されているバンプ電極と、配線基板ＳＩＰ−Ｂ内のデジタル電源電圧配線と、接地電源電圧配線とが描かれている。

図１２には、端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤにおけるバンプ電極の配置が、示されている。図１２に示したバンプ電極の配置は、既に図９で説明したバンプ電極の配置と同じである。そのため、端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤにおけるバンプ電極の配置に関する説明は省略する。また、図面が複雑になるのを避けるために、図１２では、図９で付していた符号が省略されている。なお、図１２においても、バンプ電極の表示形式は、図９と同様に図７で説明した「凡例」に従っている。

図１２において、実線Ｖｄ−Ｌは、配線基板ＳＩＰ−Ｂ内の所定の導電性配線層によって形成されたデジタル電源電圧配線を示しており。一点鎖線Ｖｓ−Ｌ１およびＶｓ−Ｌ２は、配線基板ＳＩＰ−Ｂ内の所定の導電性配線層によって形成された接地電源電圧配線を示している。所定の導電性配線層は、例えば、図３に示した第１層目の金属配線層ＭＬ１である。

第１主面ＳＡＦＣ１側から見たとき、デジタル電源電圧配線Ｖｄ−Ｌは、端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤのそれぞれと重なった領域（電源電圧配線の領域）Ｖｄ−Ｌ０〜Ｖｄ−Ｌ３を備えている。また、接地電源電圧配線Ｖｓ−Ｌ１は、端子領域ＣＳＩ０−ＢＤ、ＣＳＩ２−ＢＤと重なった領域（接地電源電圧配線の領域）Ｖｓ−Ｌ１０、Ｖｓ−Ｌ１２を備えている。同様に、接地電源電圧配線Ｖｓ−Ｌ２は、端子領域ＣＳＩ１−ＢＤ、ＣＳＩ３−ＢＤと重なった領域（接地電源電圧配線の領域）Ｖｓ−Ｌ２１、Ｖｓ−Ｌ２３を備えている。

それぞれの端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤにおけるデジタル電源用バンプ電極ＢＤ−Ｖｄ行（図９）が、デジタル電源電圧配線Ｖｄ−Ｌのうち、デジタル電源電圧配線の領域Ｖｄ−Ｌ０〜Ｖｄ−Ｌ３において重なるように、デジタル電源電圧配線Ｖｄ−Ｌは配置されている。同様に、それぞれの端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤにおける接地電源用バンプ電極ＢＤ−Ｖｓ行（図９）が、接地電源電圧配線Ｖｓ−Ｌ１、Ｖｓ−Ｌ２のうち、接地電源電圧配線の領域Ｖｓ−Ｌ１０、Ｖｓ−Ｌ１２、Ｖｓ−Ｌ２１、Ｖｓ−Ｌ２３において重なるように、接地電源電圧配線Ｖｓ−Ｌ１、Ｖｓ−Ｌ２は配置されている。

半導体チップＣＨを配線基板ＳＩＰ−Ｂに搭載するとき、トップ絶縁膜ＴＩＳ（図３）の所定の部分に開口部が設けられ、デジタル電源用バンプ電極ＢＤ−Ｖｄ行に配置されているそれぞれのデジタル電源用バンプ電極Ｖｄ（図９）は、電源電圧配線の領域Ｖｄ−Ｌ０〜Ｖｄ−Ｌ３において、デジタル電源電圧配線Ｖｄ−Ｌに電気的に接続される。また、接地電源用バンプ電極ＢＤ−Ｖｓ行に配置されている接地電源用バンプ電極Ｖｓ（図９）を含む接地電源用バンプ電極Ｖｓは、接地電源電圧配線の領域Ｖｓ−Ｌ１０、Ｖｓ−Ｌ１２、Ｖｓ−Ｌ２１、Ｖｓ−Ｌ２３において、接地電源電圧配線Ｖｓ−Ｌ１、Ｖｓ−Ｌ２に電気的に接続される。

図１２では示していないが、アナログ電源用バンプ電極、信号用バンプ電極、基準信号用バンプ電極およびクロック信号用バンプ電極も、トップ絶縁膜ＴＩＳに設けられた開口部を介して。適切な導電性配線層により形成された信号配線に接続されている。

図１２において、符号Ｖｄ−ＳＢ２が付された破線の大きな○印は、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２に配置されたデジタル電源用第２外部端子Ｖｄ−ＳＢ２を示し、符号Ｖｓ−ＳＢ２が付された破線の大きな○印は、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２に配置された接地電源用第２外部端子Ｖｓ−ＳＢ２を示している。第１金属配線層ＭＬ１により形成されたデジタル電源電圧配線Ｖｄ−Ｌは、スルーホールを介して、例えばデジタル電源電圧配線Ｖｄ−Ｌ（領域Ｖｄ−Ｌ０、Ｖｄ−Ｌ２）の直下に配置されたデジタル電源用第２外部端子Ｖｄ−ＳＢ２に電気的に接続される。同様に、第１金属配線層ＭＬ１により形成された接地電源電圧配線Ｖｓ−Ｌ１、Ｖｓ−Ｌ２は、スルーホールを介して、例えば接地電源電圧配線Ｖｓ−Ｌ１（領域Ｖｓ−Ｌ１０、Ｖｓ−Ｌ１２）の直下に配置された接地電源用第２外部端子Ｖｓ−ＳＢ２に電気的に接続される。

この実施の形態においては、端子配列ＣＳＩ１−ＢＤおよびＣＳＩ３−ＢＤと重なっているデジタル電源電圧配線の領域が、端子配列ＣＳＩ０−ＢＤおよびＣＳＩ２−ＢＤに近接しており、端子配列ＣＳＩ０−ＢＤおよびＣＳＩ２−ＢＤと重なっているデジタル電源電圧配線の領域が、端子配列ＣＳＩ１−ＢＤおよびＣＳＩ３−ＢＤに近接している。すなわち、インタフェース回路ＣＳＩ０およびＣＳＩ２を動作させるデジタル電源電圧Ｖｄを供給するデジタル電源電圧配線と、インタフェース回路ＣＳＩ１およびＣＳＩ３を動作させるデジタル電源電圧Ｖｄを供給するデジタル電源電圧配線とが、配線基板ＳＩＰ−Ｂにおいて、近接して配置されることになる。

同様に、端子配列ＣＳＩ１−ＢＤおよびＣＳＩ３−ＢＤと重なっている接地電源電圧配線の領域が、端子配列ＣＳＩ０−ＢＤおよびＣＳＩ２−ＢＤに近接しており、端子配列ＣＳＩ０−ＢＤおよびＣＳＩ２−ＢＤと重なっている接地電源電圧配線の領域が、端子配列ＣＳＩ１−ＢＤおよびＣＳＩ３−ＢＤに近接している。すなわち、インタフェース回路ＣＳＩ０およびＣＳＩ２に接地電圧を供給する接地電源電圧配線と、インタフェース回路ＣＳＩ１およびＣＳＩ３に接地電圧を供給する接地電源電圧配線とが、配線基板ＳＩＰ−Ｂにおいて、近接して配置されることになる。

そのため、デジタル電源用第２外部端子Ｖｄ−ＳＢ２および接地電源用第２外部端子Ｖｓ−ＳＢ２を、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２において、集中して配置することが可能となる。デジタル電源用第２外部端子Ｖｄ−ＳＢ２および接地電源用第２外部端子Ｖｓ−ＳＢ２が集中することにより、半導体装置ＳＩＰをユーザー基板ＵＲ−Ｂに搭載するとき、ユーザー基板ＵＲ−Ｂの第１主面ＳＡＦＵ１において、強い電源配線に、第２外部端子Ｖｄ−ＳＢ２およびＶｓ−ＳＢ２を効率よく接続することが可能となる。

また、端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤのそれぞれの電源用パッド電極Ｖｄと第２外部端子Ｖｄ−ＳＢ２との間の経路および端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤのそれぞれの接地用パッド電極Ｖｓと第２外部端子Ｖｓ−ＳＢ２との間の経路を短くすることが可能となるため、寄生のインダクタンスを低減することが可能となる。

図１２において、例えば、端子領域ＣＳＩ０−ＢＤに配置された複数のバンプ電極が、第１端子と見なされ、端子領域ＣＳＩ１−ＢＤに配置された複数のバンプ電極が、第２端子と見なされる。この場合、第１端子は、インタフェース回路ＣＳＩ０（第１回路）に接続され、第２端子は、インタフェース回路ＣＳＩ１（第２回路）に接続されている。ここで、第１端子および第２端子のそれぞれは、図７に示した基準のパターン（配列パターン）に従って配置されている。レーンの追加あるいは削除または／およびミラー反転等の変更を加えても、端子領域において、電源用バンプ電極ＢＤ−Ｖｄ行、ＢＤ−Ｖｓ行および基準信号用バンプ電極を含む列が、端子領域の互いに交差する辺に沿って、近接して配置されていれば、同一の配列パターンである。そのため、端子領域ＣＳＩ０−ＢＤと端子領域ＣＳＩ１−ＢＤのそれぞれにおけるバンプ電極は、同一の配列パターンを含んでいることになる。

インタフェース回路ＣＳＩ０は、インタフェース回路ＣＳＩ１よりも、半導体チップＣＨの辺ＥＤ（第１辺）に近く配置されている。また、端子領域ＣＳＩ０−ＢＤは、端子領域ＣＳＩ１−ＢＤよりも、辺ＥＤに近く配置されている。インタフェースＣＳＩ０が、インタフェースＣＳＩ１に近くなる領域、言い換えるならば端子領域ＣＳＩ０が、端子領域ＣＳＩ１に近くなる領域において、図１２に示すように、配線層には、第１の電源配線Ｖｄ−Ｌ（Ｖｄ−Ｌ０）、Ｖｓ−Ｌ１（Ｖｓ−Ｌ１０）が形成される。また、インタフェースＣＳＩ１が、インタフェースＣＳＩ０に近くなる領域、言い換えるならば端子領域ＣＳＩ１が、端子領域ＣＳＩ０に近くなる領域において、図１２に示すように、配線層には、第２の電源配線Ｖｄ−Ｌ（Ｖｄ−Ｌ１）、Ｖｓ−Ｌ２（Ｖｓ−Ｌ２１）が形成される。この場合、端子領域ＣＳＩ０に配置されたバンプ電極Ｖｄ、Ｖｓは、電源配線（Ｖｄ−Ｌ０）、（Ｖｓ−Ｌ１０）から電源電圧が供給されるバンプ電極（第１電源端子）であり、端子領域ＣＳＩ１−ＢＤに配置されたバンプ電極Ｖｄ、Ｖｓは、電源配線（Ｖｄ−Ｌ１）、（Ｖｓ−Ｌ２１）から電源電圧が供給されるバンプ電極（第２電源端子）である。

また、図１２において、端子領域ＣＳＩ２−ＢＤに配置された複数のバンプ電極が、第３端子と見なされ、端子領域ＣＳＩ３−ＢＤに配置された複数のバンプ電極が、第４端子と見なされる。この場合、第３端子は、インタフェース回路ＣＳＩ２（第３回路）に接続され、第４端子は、インタフェース回路ＣＳＩ３（第４回路）に接続されている。ここで、第３端子および第４端子のそれぞれは、図７に示した基準のパターン（配列パターン）に従って配置されている。そのため、端子領域ＣＳＩ２−ＢＤと端子領域ＣＳＩ３−ＢＤのそれぞれにおけるバンプ電極は、同一の配列パターンを含んでいることになる。

インタフェース回路ＣＳＩ２は、インタフェース回路ＣＳＩ３よりも、半導体チップＣＨの辺ＥＤ（第１辺）に近く配置されている。また、端子領域ＣＳＩ２−ＢＤは、端子領域ＣＳＩ３−ＢＤよりも、辺ＥＤに近く配置されている。インタフェースＣＳＩ２が、インタフェースＣＳＩ３に近くなる領域、言い換えるならば端子領域ＣＳＩ２が、端子領域ＣＳＩ３に近くなる領域において、図１２に示すように、配線層には、第１の電源配線Ｖｄ−Ｌ（Ｖｄ−Ｌ２）、Ｖｓ−Ｌ１（Ｖｓ−Ｌ１２）が形成される。また、インタフェースＣＳＩ３が、インタフェースＣＳＩ２に近くなる領域、言い換えるならば端子領域ＣＳＩ３が、端子領域ＣＳＩ２に近くなる領域において、図１２に示すように、配線層には、第２の電源配線Ｖｄ−Ｌ（Ｖｄ−Ｌ３）、Ｖｓ−Ｌ２（Ｖｓ−Ｌ２３）が形成される。この場合、端子領域ＣＳＩ２に配置されたバンプ電極Ｖｄ、Ｖｓは、電源配線（Ｖｄ−Ｌ２）、（Ｖｓ−Ｌ１２）から電源電圧が供給されるバンプ電極（第３電源端子）であり、端子領域ＣＳＩ３−ＢＤに配置されたバンプ電極Ｖｄ、Ｖｓは、電源配線（Ｖｄ−Ｌ３）、（Ｖｓ−Ｌ２３）から電源電圧が供給されるバンプ電極（第４電源端子）である。

図１２において、端子領域ＣＳＩ２−ＢＤに配置されたバンプ電極は、端子領域ＣＳＩ０−ＢＤに配置されたバンプ電極をミラー反転したものと見なすことができるため、端子領域ＣＳＩ０−ＢＤにおけるバンプ電極の配列パターンと端子領域ＣＳＩ２−ＢＤにおけるバンプ電極の配列パターンとは、同じ配列パターンであると見なすことができる。同様に、端子領域ＣＳＩ１−ＢＤにおけるバンプ電極の配列パターンと端子領域ＣＳＩ３−ＢＤにおけるバンプ電極の配列パターンとは、同じ配列パターンであると見なすことができる。

実施の形態において、図５に示したインタフェース回路ＣＳＩ０〜ＣＳＩ３のそれぞれは、ハードマクロによって構成されており、互いに同じ機能、すなわちＭＩＰＩ−ＣＳＩ規格のインタフェースの機能を有している。

図９に示すように、端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤのそれぞれは、辺ＣＳ−Ｕ、ＣＳ−Ｄ、ＣＳ−ＲおよびＣＳ−Ｌを有している。半導体チップＣＨの辺との関係を述べると、端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤのそれぞれの辺ＣＳ−Ｕ、ＣＳ−Ｄは、半導体チップＣＨの辺ＥＵ、ＥＤに対向し、これらの辺ＥＵ、ＥＤと平行するように延在している。また、端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤのそれぞれの辺ＣＳ−Ｕ、ＣＳ−Ｄは、半導体チップＣＨの辺ＥＵ、ＥＤと平行するように延在している。また、端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤのそれぞれの辺ＣＳ−Ｌ、ＣＳ−Ｒは、半導体チップＣＨの辺ＥＬ、ＥＲと平行するように延在している。

＜基準信号のシールド＞
図１３は、端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤと第２外部端子領域ＣＳＩ０−ＳＢ、ＣＳＩ２−ＳＢ、ＲＥ−ＳＢ１との接続を模式的に示した平面図である。図１３は、半導体チップＣＨを、配線基板ＳＩＰ−Ｂに搭載した状態で、半導体チップＣＨの第１主面ＳＡＦＣ１側から、半導体装置ＳＩＰを見たときの模式的な平面図である。同図には、特に半導体チップＣＨの第２主面ＳＡＦＣ２における端子領域ＣＩＳ０−ＢＤ〜ＣＩＳ３−ＢＤと、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２における第２外部端子領域ＣＳＩ０−ＳＢ、ＣＳＩ２−ＳＢおよびＲＥ−ＳＢ１との間を接続する信号配線が描かれている。

図１３においては、説明の容易化を図るために、端子領域ＣＩＳ０−ＢＤ〜ＣＩＳ３−ＢＤに配置されているバンプ電極のうちの一部と、第２外部端子領域ＣＳＩ０−ＳＢおよびＣＳＩ２−ＳＢに配置されている第２外部端子のうちの一部のみが示されている。すなわち、端子領域ＣＩＳ０−ＢＤ〜ＣＩＳ３−ＢＤには、図９で説明したように、それぞれ複数のバンプ電極が配置されているが、図１３では、基準信号用バンプ電極ＲＥ０〜ＲＥ３と、１対の差動信号が供給される信号用バンプ電極Ｎ０３、Ｐ０３、Ｎ１１、Ｐ１１、Ｎ２３，Ｐ２３およびＮ３１、Ｐ３１と、接地電源用バンプ電極Ｖｓのみが示されている。同様に、第２外部端子領域ＣＳＩ０−ＳＢおよびＣＳＩ２−ＳＢには、図１１で説明したように、複数の第２外部端子が配置されているが、図１３では、これらの第２外部端子のうち、半導体装置ＳＩＰの外部から１対の差動信号が供給される信号用第２外部端子Ｎ０３−ＳＢ、Ｐ０３−ＳＢと信号用第２外部端子Ｎ２３−ＳＢ、Ｐ２３−ＳＢのみが示されている。

半導体チップＣＨは、配線基板ＳＩＰ−Ｂに搭載され、半導体チップのバンプ電極と配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１に配置された第１外部端子に接続される。これにより、端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤのそれぞれに配置された基準信号用バンプ電極ＲＥ０〜ＲＥ３は、配線基板ＳＩＰ−Ｂ内の信号配線によって、配線基板ＳＩＰ−Ｂの第２主面ＳＡＦＳ２に配置された第２外部端子領域ＲＥ−ＳＢ１内の第２外部端子ＲＥ０−ＳＢ〜ＲＥ３−ＳＢに接続される。基準信号が、半導体装置ＳＩＰの外部から、第２外部端子領域ＲＥ−ＳＢ１内に配置された第２外部端子ＲＥ０−ＳＢ〜ＲＥ３−ＳＢに供給されることによって、インタフェース回路ＣＳＩ０〜ＣＳＩ３のそれぞれに含まれた差動回路ＳＡ（図６）の特性が、基準信号によって設定される。

また、端子領域ＣＳＩ０−ＢＤに配置された信号用バンプ電極Ｎ０３、Ｐ０３は、配線基板ＳＩＰ−Ｂ内の信号配線によって、対応する第２外部端子領域ＣＳＩ０−ＳＢ内に配置された信号用第２外部端子Ｎ０３−ＳＢ、Ｐ０３−ＳＢに接続されている。同様に、端子領域ＣＳＩ２−ＢＤに配置された信号用バンプ電極Ｎ２３、Ｐ２３は、配線基板ＳＩＰ−Ｂ内の信号配線によって、対応する第２外部端子領域ＣＳＩ２−ＳＢ内に配置された信号用第２外部端子Ｎ２３−ＳＢ、Ｐ２３−ＳＢに接続されている。また、図１３では省略しているが、端子領域ＣＳＩ１−ＢＤに配置された信号用バンプ電極Ｎ１１、Ｐ１１は、配線基板ＳＩＰ−Ｂ内の信号配線によって、対応する第２外部端子領域ＣＳＩ１−ＳＢ内に配置された信号用第２外部端子に接続されている。同様に、図示しないが、端子領域ＣＳＩ３−ＢＤに配置された信号用バンプ電極Ｎ３１、Ｐ３１は、配線基板ＳＩＰ−Ｂ内の信号配線によって、対応する第２外部端子領域ＣＳＩ３−ＳＢ内に配置された信号用第２外部端子に接続されている。

特に制限されないが、この実施の形態においては、端子領域ＣＳＩ１−ＢＤおよびＣＳＩ３−ＢＤ内に配置された接地電源用バンプ電極Ｖｓは、配線基板ＳＩＰ−Ｂ内の接地電源電圧配線によって、接地電源電圧Ｖｓが供給される接地電源用第２外部端子Ｖｓ−ＳＢ２に接続されている。

この実施の形態においては、基準信号用バンプ電極ＲＥ０〜ＲＥ３のそれぞれに対応する第１外部端子、すなわちバンプによって、基準信号用バンプ電極ＲＥ０〜ＲＥ３に接続される第１外部端子（図１０に示した例では、第１外部端子ＳＢ１−Ｉ４）は、配線層内の第２金属配線層ＭＬ２（図３）によって形成された信号配線ＲＥ０−Ｌ２〜ＲＥ３−Ｌ２に接続されている。信号配線ＲＥ０−Ｌ２〜ＲＥ３−Ｌ２は、第２外部端子領域ＲＥ−ＳＢ１の近傍まで延在しており、第２外部端子領域ＲＥ−ＳＢ１の近傍において、層間絶縁膜（例えば、図３のＩＳ２）に開口部ＣＮが設けられ、開口部ＣＮを介して、第２金属配線層とは異なる金属配線層により形成された信号配線ＲＥ０−Ｌ〜ＲＥ３−Ｌ（一点鎖線）に電気的に接続されている。これらに信号配線ＲＥ０−Ｌ〜ＲＥ３−Ｌは、第２外部端子領域ＲＥ−ＳＢ１内に配置された基準信号用第２外部端子ＲＥ０−ＳＢ〜ＲＥ３−ＳＢに電気的に接続されている。

また、信号用バンプ電極Ｎ０３、Ｐ０３、Ｎ２３、Ｐ２３のそれぞれに対応する第１外部端子、すなわちバンプによって、基準信号用バンプ電極Ｎ０３、Ｐ０３、Ｎ２３、Ｐ２３に接続される第１外部端子（図１０に示した例では、第１外部端子ＳＢ１−Ｉ３、ＳＢ１−Ｉ５）は、配線層内の第２金属配線層ＭＬ２（図３）によって形成された信号配線Ｎ０３−Ｌ２、Ｐ０３−Ｌ２、Ｎ２３−Ｌ２、Ｐ２３−Ｌ２に接続されている。信号配線Ｎ０３−Ｌ２、Ｐ０３−Ｌ２、Ｎ２３−Ｌ２、Ｐ２３−Ｌ２は、第２外部端子領域ＣＳＩ０−ＳＢ、ＣＳＩ２−ＳＢの近傍まで延在しており、第２外部端子領域ＣＳＩ０−ＳＢ、ＣＳＩ２−ＳＢの近傍において、層間絶縁膜（例えば、図３のＩＳ２）に開口部ＣＮが設けられ、開口部ＣＮを介して、第２金属配線層とは異なる金属配線層により形成された信号配線Ｎ０３−Ｌ、Ｐ０３−Ｌ、Ｎ２３−Ｌ、Ｐ２３−Ｌ（一点鎖線）に電気的に接続されている。これらの信号配線Ｎ０３−Ｌ、Ｐ０３−Ｌ、Ｎ２３−Ｌ、Ｐ２３−Ｌは、第２外部端子領域ＣＳＩ０−ＳＢ、ＣＳＩ２−ＳＢ内に配置された信号用第２外部端子Ｎ０３−ＳＢ、Ｐ０３−ＳＢ、Ｎ２３−ＳＢ、Ｐ２３−ＳＢに電気的に接続されている。

端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤ内の他の信号用バンプ電極も、信号用バンプ電極Ｎ０３、Ｐ０３、Ｎ２３、Ｐ２３と同様にして、対応する信号用第２外部端子に電気的に接続されている。

この実施の形態においては、端子領域ＣＳＩ１−ＢＤに配置された接地電源用バンプ電極Ｖｓおよび端子領域ＣＳＩ１−ＢＤに配置された接地電源用バンプ電極Ｖｓのそれぞれに対応する第１外部端子は、配線層内の第２金属配線層ＭＬ２（図３）によって形成された接地電源配線Ｖｓ−ＰＬ１、Ｖｓ−ＰＬ２（太い実線）に接続されている。接地電源配線Ｖｓ−ＰＬ１、Ｖｓ−ＰＬ２は、例えば第２外部端子領域ＲＥ−ＳＢ１の近傍まで延在しており、第２外部端子領域ＲＥ−ＳＢ１の近傍において、層間絶縁膜（例えば、図３のＩＳ２）に開口部ＣＮが設けられ、開口部ＣＮを介して、第２金属配線層とは異なる金属配線層により形成された接地電源配線（太い一点鎖線）に電気的に接続されている。この接地電源配線は、第２外部端子領域ＲＥ−ＳＢ１に近接して配置された接地電源用第２外部端子Ｖｓ−ＳＢ２に電気的に接続されている。

図１３は、模式的ではあるが、第２金属配線層によって形成された信号配線ＲＥ０−Ｌ２〜ＲＥ３−Ｌ２、Ｎ０３−Ｌ２、Ｐ０３−Ｌ２、Ｎ２３−Ｌ２、Ｐ２３−Ｌ２および接地電源配線Ｖｓ−ＰＬ１、Ｖｓ−Ｐｌ２の配置は、実際の配置に合わせて描かれている。すなわち、半導体チップＣＨの第１主面ＳＡＦＣ１側から、第２金属配線層ＭＬ２を見たとき、対となる差動信号を伝達する信号配線Ｎ０３−Ｌ２、Ｐ０３−Ｌ２、Ｎ２３−Ｌ２、Ｐ２３−Ｌ２と、基準信号を伝達する信号配線ＲＥ０−Ｌ２〜ＲＥ３−Ｌ２との間に、接地電源配線Ｖｓ−ＰＬ１、Ｖｓ−ＰＬ２（第１電圧配線、第２電圧配線）が配置されている。言い換えるならば、第２金属配線層ＭＬ２における信号配線と接地電源配線とを、平面視で見た場合、基準信号を伝達する信号配線を、差動信号を伝達する信号配線から分離するように、基準信号を伝達する信号配線は、接地電源電圧（所定の電圧）を供給する接地電源配線によって挟まれている。この場合、接地電源電圧を供給する接地電源配線Ｖｓ−ＰＬ１と接地電源配線Ｖｓ−ＰＬ２との間には、基準信号を伝達する信号配線のみが配置され、差動信号等の信号を伝達する信号配線は配置されていない。

これにより、差動信号が変化しても、基準信号が変化することを防ぐことが可能となる。すなわち、接地電源配線Ｖｓ−ＰＬ１、Ｖｓ−ＰＬ２によって、基準信号を伝達する信号配線がシールドされる。

また、この実施の形態においては、半導体チップＣＨの第１主面ＳＡＦＣ１側から見たとき、第１金属配線層ＭＬ１において、基準信号を伝達する信号配線ＲＥ０−Ｌ２〜ＲＥ３−Ｌ２と重なる領域には、接地電源配線が形成されている、また、第３金属配線層ＭＬ３においても、基準信号を伝達する信号配線ＲＥ０−Ｌ２〜ＲＥ３−Ｌ２と重なる領域には、接地電源配線が形成されている。これらの接地電源配線には、接地電源が供給されるように、接地電源用第２外部端子Ｖｓ−ＳＢ２に接続されている。これにより、上層および下層からの信号変化に対しても、基準信号を伝達する信号配線ＲＥ０−Ｌ２〜ＲＥ３−Ｌ２はシールドされている。

図面を見易くするために、一点鎖線で示した信号配線および接地電源配線が、図１３では、比較的長く描かれているが、上記したように、実際には、開口部ＣＮが、第２外部端子領域の近傍に配置されているため、一点鎖線で示した信号配線および接地電源配線は、短い。

この実施の形態においては、端子領域ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤのそれぞれにおいて、基準信号用バンプ電極が配置されている基準信号用バンプ電極ＢＤ−ＲＥ列が、互いに近接する。そのため、基準信号用バンプ電極ＲＥ０〜ＲＥ３が、半導体チップＣＨの第２主面ＳＡＦＣ２において集中することになる。その結果、配線基板ＳＩＰ−Ｂにおいて、基準信号を伝達する信号配線ＲＥ０−Ｌ２〜ＲＥ３−Ｌ２を互いに近接して配置することが可能となる。そのため、信号配線ＲＥ０−Ｌ２〜ＲＥ３−Ｌ２を、纏めて、２本の接地電源配線Ｖｓ−ＰＬ１、Ｖｓ−ＰＬ２の間に配置することが可能となる。これにより、インタフェース回路の特性が変化してしまうのを防ぎながら、配線基板ＳＩＰ−Ｂのサイズが大きくなるのを防ぐことが可能となる。

なお、図１３では、接地電源配線Ｖｓ−ＰＬ１およびＶｓ−ＰＬ２が、端子領域ＣＳＩ１−ＢＤおよびＣＳＩ３−ＢＤに配置された接地電源用バンプ電極Ｖｓに接続されている例を示したが、これに限定されるものではない。

＜インタフェース回路ＬＶＤＳ＞
図１４は、端子領域ＬＶ０−ＳＢ、ＬＶ１−ＳＢと半導体チップＣＨとの接続を模式的に示した平面図である。図１４は、半導体チップＣＨを、配線基板ＳＩＰ−Ｂに搭載した状態で、半導体チップＣＨの第１主面ＳＡＦＣ１側から、半導体装置ＳＩＰを見たときの模式的な平面図である。同図には、特に半導体チップＣＨに形成されているインタフェース回路ＬＶＤＳと、配線基板ＳＩＰ−Ｂにおける第２外部端子領域ＬＶ０−ＳＢ、ＬＶ１−ＳＢ内の信号用第２外部端子およびクロック信号用第２外部端子との間の信号配線が描かれている。

この実施の形態においては、図１１で示したように、配線基板ＳＩＰ−Ｂの辺ＳＩＰ−Ｌを基準として、配線基板ＳＩＰ−Ｂの中央部（内側部）へ向けて、インタフェース回路ＬＶＤＳに対応する第２外部端子領域が、２段で配置されている。図１１では、第２外部端子領域ＬＶ０−ＳＢに、２組の信号用第２外部端子ＮＶ０、ＰＶ０とＮＶＣ、ＰＶＣが配置されている例が示されているが、図１４では、図面を見易くするために、１組の信号用第２外部端子ＮＶ１、ＰＶ１は、省略されている。

半導体チップＣＨに形成されたインタフェース回路ＬＶＤＳに対応するバンプ電極は、バンプによって、配線基板ＳＩＰ−Ｂの第１主面ＳＡＦＳ１における対応する第１外部端子に接続されている。インタフェース回路ＬＶＤＳのバンプ電極に接続された第１外部端子は、開口部を介して、第２金属配線層によって形成された信号配線に接続され、この信号配線は、第２外部端子領域ＬＶ０−ＳＢおよびＬＶ１−ＳＢの近傍に配置された開口部を介して、他の金属配線層によって形成された信号配線を介して、対応する第２外部端子領域ＬＶ０−ＳＢ、ＬＶ１−ＳＢ内に配置されたクロック信号用第２外部端子ＰＶＣ、ＮＶＣおよび信号用第２外部端子ＰＶ０、ＮＶ０、ＰＶ１、ＮＶ１、ＰＶ３、ＮＶ３に電気的に接続されている。

図１４には、インタフェース回路ＬＶＤＳと第２外部端子ＰＶ０、ＮＶ０、ＰＶ１、ＮＶ１、ＰＶ３、ＮＶ３とを接続する信号配線のうち、第２金属配線層ＭＬ２によって形成された信号配線が、ＰＶＣ−Ｌ２、ＮＶＣ−Ｌ２、ＰＶ０−Ｌ２、ＮＶ０−Ｌ２、ＰＶ１−Ｌ２、ＮＶ１−Ｌ２、ＰＶ３−Ｌ２、ＮＶ３−Ｌ２として示されている。すなわち、クロック信号を伝達する信号配線のうち、第２金属配線層ＭＬ２によって形成された信号配線が、ＰＶＣ−Ｌ２、ＮＶＣ−Ｌ２として示されている。また、３組の差動信号を伝達する信号配線のうち、第２金属配線層ＭＬ２によって形成された信号配線が、ＰＶ０−Ｌ２、ＮＶ０−Ｌ２、ＰＶ１−Ｌ２、ＮＶ１−Ｌ２、ＰＶ３−Ｌ２、ＮＶ３−Ｌ２として示されている。

図１４は、模式的な図面ではあるが、第２金属配線層ＭＬ２によって形成された信号配線ＰＶＣ−Ｌ２、ＮＶＣ−Ｌ２、ＰＶ０−Ｌ２、ＮＶ０−Ｌ２、ＰＶ１−Ｌ２、ＮＶ１−Ｌ２、ＰＶ３−Ｌ２、ＮＶ３−Ｌ２は、実際に合わせて描かれている。

インタフェース回路ＬＶＤＳとクロック信号用第２外部端子ＰＶＣ、ＮＶＣとを接続する信号配線ＰＶＣ−Ｌ２と信号配線ＮＶＣ−Ｌ２は、直線的に接続するように配置されている。同様に、インタフェース回路ＬＶＤＳと信号用第２外部端子ＰＶ０、ＮＶ０とを接続する信号配線ＰＶ０−Ｌ２、ＮＶ０−Ｌ２も、直線的に接続するように配置されている。これに対して、インタフェース回路ＬＶＤＳと信号用第２外部端子ＰＶ１、ＮＶ１、ＰＶ３、ＮＶとを接続する信号配線ＰＶ１−Ｌ２、ＮＶ１−Ｌ２、ＰＶ３―Ｌ２、ＮＶ３−Ｌ２のそれぞれは、折り返して部ＣＴを備えている。すなわち、信号配線ＰＶ１−Ｌ２、ＮＶ１−Ｌ２、ＰＶ３―Ｌ２、ＮＶ３−Ｌ２のそれぞれは、折り返し部を経由して、インタフェース回路と信号用第２外部端子との間は接続されている。

半導体チップＣＨに第１主面ＳＡＦＣ１側から見たとき、信号用第２外部端子ＰＶ１、ＮＶ１、ＰＶ３およびＮＶ３は、信号用第２外部端子ＰＶ０、ＮＶ０およびクロック信号用第２外部端子ＰＶＣ、ＮＶＣが配置された第２外部端子領域ＬＶ０−ＳＢに比べて、半導体チップＣＨの近くに配置されている。そのため、信号配線ＰＶ１−Ｌ２、ＮＶ１−Ｌ２、ＰＶ３−Ｌ２およびＮＶ３−Ｌ２を、信号配線ＰＶ０−Ｌ２、ＮＶ１−Ｌ２、ＰＶＣ−Ｌ２、ＮＶＣ−Ｌ２と同様に、直線的に配置した場合、伝達する信号に対する信号配線による遅延時間がほぼ等しくなる。例えば、インタフェース回路ＬＶＤＳから、クロック信号に同期して、差動信号を、第２外部端子から出力する場合を考えると、クロック信号用第２外部端子ＰＶＣ、ＮＶＣにおいて、クロック信号が変化するよりも前の時刻に、第２外部端子ＰＶ１、ＮＶ１、ＰＶ３、ＮＶ３において、信号が変化することになる。

これに対して、この実施の形態においては、信号配線ＰＶ１−Ｌ２、ＮＶ１−Ｌ２、ＰＶ３−Ｌ２およびＮＶ３−Ｌ２のそれぞれが、折り返し部ＣＴを備えているため、第２外部端子ＰＶ１、ＮＶ１、ＰＶ３、ＮＶ３において、信号の変化するタイミングを遅くすることが可能となる。これにより、インタフェース回路ＬＶＤＳに対応する第２外部端子を、２段に分けて配置しても、クロック信号用第２外部端子ＰＶＣ、ＮＶＣにおけるクロック信号の変化に合わせて、第２外部端子ＰＶ０、ＮＶ０、ＰＶ１、ＮＶ１、ＰＶ３、ＮＶ３のそれぞれで、信号が変化するようにすることが可能となり、誤動作の発生を低減することが可能となる。

なお、基準信号用第２外部端子ＲＥ０−ＳＢ〜ＲＥ３−ＳＢに供給される基準信号は、時間の経過に伴って変化しない静的な信号である。基準信号は、例えばユーザー基板ＵＲ−Ｂの第２主面ＳＡＦＵ２に、それぞれの基準信号用第２外部端子ＲＥ０−ＳＢ〜ＲＥ３−ＳＢに対応した抵抗素子を設け、これらの抵抗素子に、半導体チップＣＨあるいはユーザー基板ＵＲ−Ｂ上でバイアス電流を発生し、抵抗素子に供給することによって、形成する。図１３で示したようにして、シールドを行うことにより、静的な信号が変動するのを抑制することが可能となり、サイズの増加も抑制することが可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、配線基板ＳＩＰ−Ｂに搭載されるＣＨ１〜ＣＨ５は、半導体パッケージを例として説明したが、ＣＨ１〜ＣＨ５も、ＣＨと同様に半導体チップであってもよい。

ＣＨ 半導体チップ
ＣＨ１〜ＣＨ５ 半導体パッケージ
ＣＳＩ０〜ＣＳＩ３ インタフェース回路
ＣＳＩ０−ＢＤ〜ＣＳＩ３−ＢＤ 端子領域
ＳＡＦＣ１、ＳＡＦＳ１、ＳＡＦＵ１ 第１主面
ＳＡＦＣ２、ＳＡＦＳ２、ＳＡＦＵ２ 第２主面
ＳＩＰ 半導体装置
ＳＩＰ−Ｂ 配線基板
Ｖｄ−Ｌ デジタル電源電圧配線
Ｖｓ−Ｌ１、Ｖｓ−Ｌ２ 接地電源電圧配線

Claims (14)

1. 第１回路と、第２回路と、第１主面と、前記第１主面とは反対側の面であって、前記第１主面と対向する第２主面と、前記第２主面に、２次元的に形成され、前記第１回路に接続された複数の第１端子と、前記第２主面に、２次元的に形成され、前記第２回路に接続された複数の第２端子とを備え、平面形状が四角形状の半導体チップと、
   複数の第１外部端子が配置された第１主面と、配線層と、前記配線層を挟んで、前記複数の第１外部端子が配置された前記第１主面とは反対側に配置され、複数の第２外部端子が配置された第２主面とを備えた配線基板と、
   前記半導体チップの前記第２主面が、前記配線基板の前記第１主面と対向するように搭載され、前記複数の第１端子と前記複数の第２端子とを、前記複数の第１外部端子に接続する導電性部材と、
   を備え、
   前記半導体チップの前記第１主面側から見たとき、前記複数の第１端子による配列パターンと、前記複数の第２端子による配列パターンは、同一の配列パターンを含み、
   前記半導体チップの前記第１主面側から見たとき、前記第１回路は、前記第２回路よりも前記半導体チップの第１辺に近くなるように配置され、
   前記複数の第１端子は、前記第１回路に電源電圧を供給する第１電源端子を含み、前記複数の第２端子は、前記第２回路に電源電圧を供給する第２電源端子を含み、
   前記半導体チップの第１主面側から見たとき、前記第１回路において、前記第２回路に近い領域で、前記第１電源端子に電源電圧を供給する第１電源配線が、前記配線層に形成され、前記第２回路において、前記第１回路に近い領域で、前記第２電源端子に電源電圧を供給する第２電源配線が、前記配線層に形成されている、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１電源端子は、前記第１回路と前記第１電源配線とが重なる領域に配置され、前記第２電源端子は、前記第２回路と前記第２電源配線とが重なる領域に配置されている、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記半導体チップは、第３回路と、第４回路と、前記半導体チップの第２主面に、２次元的に形成され、前記第３回路に接続された複数の第３端子と、前記半導体チップの第２主面に、２次元的に形成され、前記第４回路に接続された複数の第４端子とを備え、
   前記半導体チップの第１主面側から見たとき、前記複数の第３端子による配列パターンと、前記複数の第４端子による配列パターンとは、同じ配列パターンを含み、
   前記半導体チップの第１主面側から見たとき、前記第３回路は、前記第４回路よりも前記半導体チップの前記第１辺に近くなるように配置され、
   前記複数の第３端子は、前記第３回路に電源電圧を供給する第３電源端子を含み、前記複数の第４端子は、前記第４回路に電源電圧を供給する第４電源端子を含み、
   前記半導体チップの第１主面側から見たとき、前記第３回路において、前記第４回路に近い領域で、前記第３電源端子が、前記第１電源配線と重なるように配置され、前記第４回路において、前記第３回路に近い領域で、前記第４電源端子が、前記第２電源配線と重なるように配置され、前記第１電源配線と前記第２電源配線とによって、前記第３回路と前記第４回路とに電源電圧が供給される、半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第１端子による配列パターンと、前記第３端子による配列パターンとは、同一であり、前記第２端子による配列パターンと、前記第４端子による配列パターンとは、同一である、半導体装置。
5. 請求項４に記載の半導体装置において、
   前記半導体チップは、
   前記第１辺に対向する第２辺と、
   前記第１辺および前記第２辺と交差する第３辺と、
   前記第３辺に対向し、前記第１辺および前記第２辺と交差する第４辺と、
   前記第１辺、前記第２辺、前記第３辺および前記第４辺のそれぞれが交差することにより形成される複数の角部と、
   を備え、
   前記第１回路、前記第２回路、前記第３回路および前記第４回路は、前記複数の角部のうち、前記第１辺と前記第３辺により形成される角部に近い領域に配置されている、半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第１回路、前記第２回路、前記第３回路および前記第４回路は、同じ機能を有する、半導体装置。
7. 請求項１に記載の半導体装置において、
   前記複数の第１端子は、基準信号が供給される第１基準端子を有し、前記第１回路は、前記第１基準端子に供給される基準信号によって特性が設定され、
   前記複数の第２端子は、基準信号が供給される第２基準端子を有し、前記第２回路は、前記第２基準端子に供給される基準信号によって特性が設定され、
   前記配線層は、前記第１電源配線および前記第２電源配線が形成される配線層よりも、前記配線基板の前記第２主面に近い配線層に形成された第１信号配線と、第２信号配線と、所定の電圧が供給される第１電圧配線と、所定の電圧が供給される第２電圧配線とを備え、
   前記第１信号配線と前記第２信号配線は、前記第１電圧配線と前記第２電圧配線とに挟まれるように配置され、前記第１基準端子に、前記第１信号配線が接続され、前記第２基準端子に前記第２信号配線が接続され、前記第１電圧配線と前記第２電圧配線との間には、基準信号を伝達する信号配線以外は配置されていない、半導体装置。
8. 第１回路と、第２回路と、第１主面と、前記第１主面とは反対側の面であって、前記第１主面と対向する第２主面と、前記第２主面に、２次元的に形成され、前記第１回路に接続された複数の第１端子と、前記第２主面に、２次元的に形成され、前記第２回路に接続された複数の第２端子とを備えた半導体チップと、
   複数の第１外部端子が配置された第１主面と、複数の導電性配線層を有する配線層と、前記配線層を挟んで、前記複数の第１外部端子が配置された前記第１主面とは反対側に配置され、複数の第２外部端子が配置された第２主面とを備えた配線基板であって、前記半導体チップの前記第２主面が、前記配線基板の前記第１主面に対向するように搭載され、前記複数の第１端子と前記第２端子が、前記複数の第１外部端子に接続される配線基板と、
   を備え、
   前記半導体チップの前記第１主面側から見たとき、前記複数の第１端子は、互いに対向する第１領域辺と第２領域辺と、前記第１領域辺と前記第２領域辺のそれぞれと交差し、互いに対向する第３領域辺と第４領域辺とを備えた第１端子領域内に配置され、
   前記半導体チップの前記第１主面側から見たとき、前記複数の第２端子は、互いに対向する第５領域辺と第６領域辺と、前記第５領域辺と前記第６領域辺のそれぞれと交差し、互いに対向する第７領域辺と第８領域辺とを備えた第２端子領域内に配置され、
   前記半導体チップの前記第１主面側から見たとき、前記第１端子領域の第１領域辺と、前記第２端子領域の第２領域辺とが対向するように、前記第１端子領域と前記第２端子領域は配置され、
   前記半導体チップの前記第１主面側から見たとき、前記第１端子領域の前記第１領域辺に近い領域に、前記第１領域辺に沿って配置された複数の第１端子が、前記第１回路を動作させる電源電圧が供給される複数の第１電源端子とされ、前記第２端子領域の前記第５領域辺に近い領域に、前記第５領域辺に沿って配置された複数の第２端子が、前記第２回路を動作させる電源電圧が供給される複数の第２電源端子とされ、
   前記半導体チップの前記第１主面側から見たとき、前記配線層は、前記複数の第１電源端子と重なるように配置され、前記複数の第１電源端子へ電源電圧を供給する第１電源配線と、前記複数の第２電源端子と重なるように配置され、前記複数の第２電源端子へ電源電圧を供給する第２電源配線とを備える、半導体装置。
9. 請求項８に記載の半導体装置において、
   前記半導体チップの第１主面側から見たとき、前記半導体チップの第２主面は、互いに対向する第１辺と第２辺と、前記第１辺と第２辺のそれぞれと交差し、互いに対向する第３辺と第４辺とを備え、
   前記半導体チップの第１主面側から見たとき、前記第１端子領域の第１領域辺と第２領域辺と、前記第２端子領域の第５領域辺と第６領域辺は、前記第２主面の第１辺と第２辺と、平行するように延在し、前記第１端子領域の第３領域辺と第４領域辺と、前記第２端子領域の第７領域辺と第８領域辺は、前記第２主面の第３辺と第４辺と、平行するように延在し、
   前記半導体チップの第１主面側から見たとき、前記第１端子領域の第１領域辺は、前記第２端子領域の第５領域辺よりも、前記第２主面の第１辺の近くに配置され、
   前記半導体チップの第１主面側から見たとき、前記第１端子領域の第３領域辺は、第４領域辺よりも、第２主面の第３辺の近くに配置され、前記第２端子領域の第７領域辺は、第８領域辺よりも、前記第２主面の第３辺の近くに配置され、
   前記第１端子領域の第３領域辺の近くに配置された第１端子が、前記第１回路の特性を設定する基準信号を供給する第１基準端子とされ、前記第２端子領域の第７領域辺の近くに配置された第２端子が、前記第２回路の特性を設定する基準信号を供給する第２基準端子とされ、
   前記半導体チップの第１主面側から見たとき、前記配線層は、前記複数の導電性配線層のうちの所定の導電性配線層により形成された第１信号配線と、第２信号配線と、前記第１信号配線と前記第２信号配線とを挟むように配置された第１電圧配線と第２電圧配線とを備え、
   前記第１信号配線は、前記第１基準端子に接続され、前記第２信号配線は、前記第２基準端子に接続され、前記第１電圧配線および前記第２電圧配線には、所定の電圧が供給される、半導体装置。
10. 請求項９に記載の半導体装置において、
    前記第１回路は、前記複数の第１端子のうちの１対の第１端子を介して１対の差動信号が供給される第１差動回路を備え、
    前記半導体チップの第１主面側から見たとき、前記配線層は、前記所定の導電性配線層により形成された１対の信号配線を備え、前記１対の信号配線と、前記第１信号配線および前記第２信号配線との間に、前記第１電圧配線が配置されている、半導体装置。
11. 請求項９に記載の半導体装置において、
    前記第１回路と前記第２回路は、同じ機能を有する、半導体装置。
12. 第１主面と、前記第１主面の反対側であって、その平面形状が四角形状の第２主面と、差動回路を有する第１ハードマクロと、差動回路を有する第２ハードマクロと、前記第１ハードマクロに接続され、前記第２主面に２次元的に配置された複数の第１バンプ電極と、前記第２ハードマクロに接続され、前記第２主面に２次元的に配置された複数の第２バンプ電極とを備える半導体チップと、
    前記半導体チップの前記第２主面と対向させられるように、前記半導体チップが搭載される第１主面と、配線層と、前記配線層を挟んで、前記半導体チップが搭載される前記第１主面とは反対側の第２主面とを備える配線基板と、
    を備え、
    前記半導体チップの前記第１主面側から見たとき、前記第１ハードマクロと前記第２ハードマクロとが、前記半導体チップの前記第２主面において互いに対向する第１辺と第２辺との間に挟まれるように配置され、かつ前記第１ハードマクロが、前記第２ハードマクロよりも、前記第１辺の近くに配置され、
    前記半導体チップの前記第１主面側から見たとき、前記複数の第１バンプ電極と、前記複数の第２バンプ電極とは、前記第１辺と前記第２辺との間に挟まれるように配置され、かつ前記複数の第１バンプ電極は、前記複数の第２バンプ電極よりも、前記第１辺の近くに配置され、
    前記半導体チップの前記第１主面側から見たとき、２次元的に配置された前記複数の第１バンプ電極のうち、２次元的に配置された前記複数の第２バンプ電極に近接した複数の第１バンプ電極が、前記第１ハードマクロを動作させる電源電圧を供給する第１バンプ電極とされ、２次元的に配置された前記複数の第２バンプ電極のうち、２次元的に配置された前記複数の第１バンプ電極に近接した複数の第２バンプ電極が、前記第２ハードマクロを動作させる電源電圧を供給する第２バンプ電極とされ、
    前記半導体チップの前記第１主面側から見たとき、前記配線層は、電源電圧を供給する前記複数の第１バンプ電極と重なるように配置され、前記第１ハードマクロへ供給される電源電圧を伝達する第１電源配線と、電源電圧を供給する前記複数の第２バンプ電極と重なるように配置され、前記第２ハードマクロへ供給される電源電圧を伝達する第２電源配線とを備える、半導体装置。
13. 請求項１２に記載の半導体装置において、
    前記半導体チップの前記第１主面側から見たとき、２次元的に配置された前記複数の第１バンプ電極のうち、前記半導体チップの前記第２主面の第３辺の近くに配置された第１バンプ電極は、前記第１ハードマクロに基準信号を供給する第１バンプ電極とされ、
    ２次元的に配置された前記複数の第２バンプ電極のうち、前記半導体チップの前記第２主面の第３辺の近くに配置された第２バンプ電極は、前記第２ハードマクロに基準信号を供給する第２バンプ電極とされ、
    前記配線層は、基準信号を供給する前記第１バンプ電極に接続される第１信号配線と、基準信号を供給する前記第２バンプ電極に接続される第２信号配線と、所定の電圧が供給される第１電圧配線と、上記所定の電圧が供給される第２電圧配線とを形成する所定の導電性配線層を備え、
    前記半導体チップの前記第１主面から見たとき、前記配線層において、前記第１電圧配線と前記第２電圧配線は、前記第１信号配線および前記第２信号配線を挟むように、配置されている、半導体装置。
14. 請求項１３に記載の半導体装置において、
    前記第１ハードマクロと前記第２ハードマクロは、同一の機能を有する、半導体装置。

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