JP2007149977A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体集積回路(3)はパッケージ基板(2)に臨む複数の外部接続端子(BMP)を有し、その一部として、並列に入出力可能にされる外部入力端子(BMP[D])及び外部出力端子(BMP[Q])等を有する。パッケージ基板は、相互に対応する外部接続端子とモジュール端子(BLL)とを電気的に接続するために複数の配線層(L1〜L4)を有する。半導体集積回路に臨む第1の配線層(L1)は相互に対応する前記外部入力端子とモジュール端子とを接続する主な配線を有し、モジュール端子が形成される第2の配線層(L4)は相互に対応する外部出力端子とモジュール端子とを接続する主な配線を有する。ノイズ源と成り得る外部出力端子に接続された外部出力系の主な信号配線は半導体集積回路から離れた配線層に追いやられている。
【選択図】図1
Description
本発明に係る半導体装置(1)は、パッケージ基板(2)と前記パッケージ基板に搭載された半導体集積回路(3)とを有する。前記半導体集積回路は前記パッケージ基板に臨む複数の外部接続端子(BMP)を有し、前記複数の外部接続端子の一部として並列に入出力可能にされる外部入力端子(BMP[D])及び外部出力端子(BMP[Q])と、外部グランド端子(BMP[Vss])と、外部電源端子(BMP[Vdd])とを有する。前記パッケージ基板は、前記半導体集積回路が搭載される面とは反対の面にアレイ状に配置された複数のモジュール端子(BLL)を有する。前記パッケージ基板は、相互に対応する前記外部接続端子と前記モジュール端子とを電気的に接続するために必要な配線パターンが形成された複数の配線層(L1〜L4)を有する。前記複数の配線層の内、前記半導体集積回路に臨む第1の配線層(L1)は相互に対応する前記外部入力端子と前記モジュール端子とを接続する主な配線(L1[D])を有し、前記モジュール端子が形成される第2の配線層(L4)は相互に対応する前記外部出力端子と前記モジュール端子とを接続する主な配線(L4[Q])を有する。
本発明の別の観点による半導体装置(1)は、パッケージ基板(2)と前記パッケージ基板に搭載された半導体集積回路(3)とを有する。前記半導体集積回路は、半導体チップ(10)と、複数の引出し配線(BLN)と、前記パッケージ基板に臨む複数の外部接続端子(BMP)とを有する。前記引出し配線は、前記半導体チップの表面保護膜から露出するパッド電極(CPD)と対応する外部接続端子(BMP)とを結合するものであり、半導体集積回路には所謂WPP構造が採用される。前記複数の外部接続端子の一部として、並列に入出力可能にされる外部入力端子(BMP[D])及び外部出力端子(BMP[Q])と、外部グランド端子(BMP[Vss])と、外部電源端子(BMP[Vdd])と、外部入出力用電源端子(BMP[Vddq])とを有する。外部入出力用電源端子は前記外部出力端子及び外部入力端子に接続する回路に動作電源を供給する端子である。前記半導体集積回路の中央部から縁辺部に向かって順次、前記パッド電極の第1配列、前記外部入出力用電源端子と前記外部グランド端子の第2配列、前記外部出力端子の第3配列、前記外部入出力用電源端子と前記外部グランド端子の第4配列、前記外部入力端子の第5配列が形成される。
図2には本発明に係る半導体装置の一例としてクワッド−スタティック・ランダム・アクセス・メモリ(QDR−SRAM)のブロック図が示される。QDR−SRAM1は、フルグリッドのボール・グリッド・アレイ(BGA)形態のパッケージ基板(PKG)2に、WPP構造を有する半導体集積回路(LSI)3を搭載して構成される。半導体集積回路3はデータの外部入力と外部出力が並列に可能にされ、入力と出力が夫々固有のクロック信号に同期され、各々の動作はクロック信号のフォールエッジとライズエッジの夫々の同期可能にされる。D[in]は外部入力データ、Q[out]は外部出力データ、Vreは参照電位、ADRSはアドレス信号、STRVは外部アクセス制御信号を代表的に示す。メモリアレイ(ARY)4は、特に制限されないが各々独立にメモリ動作可能な複数のメモリバンクを備え、メモリバンク毎にメモリセルの選択が可能にされる。メモリセルの選択はアドレスデコーダ(DEC)5によるアドレス信号ADRSのデコード結果従って行われる。書込み動作が選択されたメモリバンクに対する書込みデータの外部入力は入力回路6が行い、読出し動作が選択されたメモリバンクから出力される読出しデータの外部出力は出力回路7が行う。入力回路6は制御回路8へのコマンド入力にも利用される。制御回路8は入力コマンド及びアクセス制御信号に従って内部動作を制御し、その動作タイミングは外部からのクロック信号に同期させる。
図1及び図14の縦断面構造に端的に示されるように、データ入力バンプ電極BMP[D]と対応するデータ入力ボール電極BLL[D]とを接続する主な配線を表層の配線層L1に形成し、データ出力バンプ電極BMP[Q]と対応するデータ出力ボール電極BLL[Q]とを裏面の配線層L4に形成する。データ入力系配線とデータ出力系配線の配線層を分離することにより、相互間のクロストークを低減することができる。半導体集積回路3のパッド電極CPDは半導体チップ10の中央部に配置されており、データ出力バンプ電極BMP[Q]はデータ入力バンプ電極BMP[D]よりもパッド電極CPD寄りの配置を有する。要するに、データ出力バンプ電極BMP[Q]に接続するスルーホールTH[Q]はデータ入力バンプ電極BMP[D]に接続するスルーホールTH[D]よりもパッケージ基板2の中央寄りに配置される。したがって、ノイズ源となる出力信号配線はデータ出力パッド電極CPD[Q]の近傍で、遠くのL4配線層に追いやられ、その結果、データ入力パッド電極CPD[D]につながるWPPの引出し配線やその他のWPP引出し配線に対向するパッケージ基板10上でノイズ源となる出力信号配線の長さが短くなる。これにより、シールド層が介在されていないL1配線層とWPP引出し配線との間において、L1配線層のBMP[Q]に接続するノイズ源配線に起因するその他のWPP引出し配線との間のクロストークについても低減することができる。
外部入出力用電源電圧Vddqのためのプレーン状の導電パターン(Vddpプレーン)PLN[Vddq]はL2配線層に割り当てられる。その平面的構成は図10に示される。グランド電圧Vssのためのプレーン状の導電パターン(Vssプレーン)PLN[Vss]はL3配線層に割り当てられる。その平面的構成は図11に示される。電源電圧Vddのためのプレーン状の導電パターン(Vddプレーン)PLN[Vdd]はL4配線層に割り当てられる。その平面的構成は図12に示される。
図1の縦断面構造、図8の平面的構成より明らかなように、前記半導体集積回路3の中央部から縁辺部に向かって順次、パッド電極CPDの第1配列、外部入出力用電源バンプ電極BMP[vddq]とグランドバンプ電極BMP[Vss]の第2配列、データ出力バンプ電極BMP[Q]の第3配列、外部入出力用電源バンプ電極BMP[Vddq]とグランドバンプ電極BMP[Vss]の第4配列、データ入力バンプ電極BMP[D]の第5配列が形成される。図16には図8のA1部分の拡大図が示される。パッド電極CPDの第1配列と、データ出力バンプ電極BMP[Q]の第3配列と、データ入力バンプ電極BMP[D]の第5配列との間には必ず外部入出力用電源バンプ電極BMP[vddq]又はグランドバンプ電極BMP[Vss]が配置される。従って、隣り合うデータ入力用の引出し配線BLN[D]とデータ出力用の引出し配線BLN[Q]との間にはグランド用引出し配線BLN[Vss]又はVddq電源の引出し配線BLN[Vddq]を配置することが容易になる。それらグランド用引出し配線BLN[Vss]及びVddq電源の引出し配線BLN[Vddq]は、隣り合うデータ入力用の引出し配線BLN[D]とデータ出力用の引出し配線BLN[Q]にとって電磁的なシールド配線として機能し、データ入力用の引出し配線BLN[D]とデータ出力用の引出し配線BLN[Q]とのクロストークを抑制することができる。
図17にはグランド電圧Vss及び外部入出力電源電圧Vddqの給電経路の縦断面構造が例示される。図12に示されるように、グランドボール電極BLL[Vss]はパッケージ基板2の中央部に配置される。電源プレーンPLN[Vdd]の外側に外部入出力電源ボール電極BLL[Vddq]が配置される。その外側にデータ入力ボール電極BLL[D]及びデータ出力ボール電極BLL[Q]が配置される。図17にはそのうち、グランドボール電極BLL[Vss]と外部入出力電源ボール電極BLL[Vddq]が代表的に示される。外部入出力電源ボール電極BLL[Vddq]はスルーホールTH[Vddq]Aを介して配線層L2の電源プレーンPLN[Vddq]と配線層L1の配線L1[Vddq]Aに接続される。配線L1[Vddq]Aはバンプ電極BMP[Vddq]AからWPP引出し配線BLN[Vddq]を通して電源パッドCPD[Vddq]に接続する。パッケージ基板2の中央部寄りには外部入出力電源ボール電極BLL[Vddq]に結合されないスルーホールTH[Vddq]Bが形成され、このスルーホールTH[Vddq]Bも、配線L1[Vddq]B及びバンプ電極BMP[Vddq]B経由で、上記と同じくWPP引出し配線BLN[Vddq]を通して電源パッドCPD[Vddq]に接続する。スルーホールTH[Vddq]Aを経由する給電経路は図16を参照することによって明らかなように、専らBLN[D]とBLN[Q]との間のシールド配線BLN[Vddq]を形成するためである。このシールド配線BLN[Vddq]だけで給電を行おうとすると、当該経路の自己インダクタンスが大きくなり過ぎてしまい、リターン経路とされるべきグランド電圧Vssの給電経路と電磁的な特性が大きく相違することになる。スルーホールTH[Vddq]Bを経由する給電経路は、電源プレーンPLN[Vddq]を介してグランド電圧Vssの給電経路と電磁的特性を同等するための経路である。換言すれば、図10より容易に理解されるように電源プレーンPLN[Vddq]によってインピーダンスの小さな電流経路を確保しようとするものである。この点においても、電源電圧Vddqとグランド電圧Vssとの実効インダクタンスが小さくされる。
上述した図14の外部出力データ用のスルーホールTH[Q]、図17のVss用のスルーホールTH[Vss]、同じく図17の電源Vddqの給電に用いるスルーホールTH[Vddq]は、いままでの説明より明らかなようにパッケージ基板2の中央寄りに形成することが望ましい。この意味においてスルーホール形成の自由度を高めた構成について説明する。
前記QDR−SRAM1のデータ並列入出力における出力の変化が入力データに与える影響について評価を行った。評価は、ある出力ピンをノイズ源としたとき、それによる全ての入力ピンの電圧変化を評価するシミュレーションを行い、これを全ての出力ピンに対して繰り返し行うことで図23に例示されるような実効相互インダクタンスマトリクスを作成して行う。即ち、特定の出力ピンの変化が夫々の入力に与える影響を、実効相互インダクタンスとして全出力ピンについていてシミュレーションにより演算を行った。図25にはシミュレーション対象回路が模式的に示される。図25ではチップ側(CHP side)のSig0がノイズ源となりチップ側の出力ピン、Sig1,Sig2…が入力ピンを意味する。信号系に対する電源側(POW side)からのリターンパスとしての電源系にはVss,Vddqのパスを考慮する。図23には、Q18〜Q30の出力ピンとD18〜D3の入力ピンに対するシミュレーション結果が示される。例えば出力ピンQ18の電流変化は、相互インダクタンス0.98nHに比例するノイズ電圧として入力ピンD18に与えられ、相互インダクタンス0.37nHに比例するノイズ電圧として入力ピンD19に与えられることを示している。ΣMQはある入力ピンに関する全出力ピン及び電源分の実効相互インダクタンスの絶対値の総和を意味する。ここで、図26に例示されるように、テスタボード30にQDR−SRAM1を搭載し、信号振幅を徐々に小さくしながら順次リードライトを繰り返し、テスタレシーバ31から入力したリードデータの正誤を判定したとき、データエラーを生じない最小振幅値Dminを実測した。このとき、本発明者の検討によれば、図27に例示されるように、ΣMQの値が大きくなると最小振幅値Dminが大きくなる傾向のあることが明らかになった。即ち、最小振幅値Dminが大きいほど電磁的耐ノイズ性が小さいと言うことであり、ΣMQの値が電磁的耐ノイズ性に対する指標になり、ΣMQの値を小さくすることが最小振幅値Dminを小さくする上において重要であることが本発明者によって見出された。この観点より、図23の実効相互インダクタンスマトリクスにおいてD27の入力ピンに関するΣMQ=3.82nHがワーストとなっている。比較例として図24には今まで説明したWPP構造とパッケージ基板の特徴的構造を採用しなかったQDR−SRAM(comparison QDR−SRQM)の場合の実効相互インダクタンスマトリクスが例示される。比較例のワースト値はΣMQ=4.78nHであり、本願発明に係るQDR−SRAM1は約1nHの改善がなされたことになる。図28には双方のQDR−SRAMにおけるΣMQの相違が示される。
2 パッケージ基板(PKG)
3 半導体集積回路(LSI)
4 メモリアレイ
5 アドレスデコーダ(DEC)
6 入力回路
7 出力回路
8 制御回路
C,/C データ出力動作用の差動クロック信号
K,/K データ入力動作用の差動クロック信号
10 導体チップ(CHP)
CPD パッド電極
BMP バンプ電極(外部接続端子)
L1〜L4 配線層
Vdd 電源電圧
Vddq 入出力回路用電源電圧
Vddi 内部降圧電圧
Vss グランド電圧
TH スルーホール
PLN[Vddq] Vddpプレーン
PLN[Vss] Vssプレーン
PLN[Vdd] Vddプレーン
20 チップ中央部のWPP引出し配線
Claims (20)
- パッケージ基板と前記パッケージ基板に搭載された半導体集積回路とを有する半導体装置であって、
前記半導体集積回路は前記パッケージ基板に臨む複数の外部接続端子を有し、前記複数の外部接続端子の一部として並列に入出力可能にされる外部入力端子及び外部出力端子と、外部グランド端子と、外部入出力用電源端子、外部電源端子とを有し、
前記パッケージ基板は、前記半導体集積回路が搭載される面とは反対の面にアレイ状に配置された複数のモジュール端子を有し、
前記パッケージ基板は、相互に対応する前記外部接続端子と前記モジュール端子とを電気的に接続するために必要な配線パターンが形成された複数の配線層を有し、
前記複数の配線層の内、前記半導体集積回路に臨む第1の配線層は相互に対応する前記外部入力端子と前記モジュール端子とを接続する主な配線を有し、前記モジュール端子が形成される第2の配線層は相互に対応する前記外部出力端子と前記モジュール端子とを接続する主な配線を有する半導体装置。 - 前記半導体集積回路において、前記外部入力端子と前記外部出力端子との間には前記外部グランド端子、前記外部入出力用電源端子または前記外部電源端子の何れかが配置されていることを特徴とする請求項1記載の半導体装置。
- 前記第1の配線層と第2の配線層との間には前記外部グランド端子に接続されるプレーン状の導電パターンが主に形成される第3の配線層と、前記外部入出力用電源端子に接続するプレーン状の導電パターンが主に形成された第4の配線層とを有する請求項1記載の半導体装置。
- 前記第3の配線層は前記第2の配線層と前記第4の配線層との間に配置されることを特徴とする請求項3記載の半導体装置。
- 更に、前記第2の配線層は、前記外部電源端子に接続するプレーン状の導電パターンを有することを特徴とする請求項1記載の半導体装置。
- 前記半導体集積回路は半導体チップと複数の引出し配線とを有し、
前記引出し配線は、前記半導体チップの表面保護膜から露出するパッド電極と対応する前記外部接続端子とを結合する請求項1記載の半導体装置。 - 前記半導体集積回路において前記外部入力端子に接続する前記引出し配線は、前記半導体集積回路の外部出力端子に接続する前記第1配線層の配線に対して直交する配置を有する請求項6記載の半導体装置。
- 前記外部接続端子として更に、第1の外部クロック入力端子と第2の外部クロック入力端子とを有し、
前記第1の外部クロック入力端子は前記外部出力端子から出力するデータの出力動作を同期させるクロック信号を入力し、
前記第2の外部クロック入力端子は前記外部入力端子から入力するデータの入力動作を同期させるクロック信号を入力する請求項6記載の半導体装置。 - 前記引出し配線の内、前記第1の外部クロック入力端子に接続するクロック用第1引出し配線と第2の外部クロック入力端子に接続するクロック用第2引出し配線とは、前記半導体チップの中央部を横切って対応するパッド電極に接続する請求項8記載の半導体装置。
- 前記パッケージ基板は、前記クロック用第1引出し配線及びクロック用第2引出し配線と重なる位置に、異なる配線層の配線を接続するための複数のスルーホールを有する請求項9記載の半導体装置。
- 前記モジュール端子におけるアレイ状配置のピッチに対し前記外部接続端子は当該ピッチの半分のピッチを基本ピッチとして有し、
相互に配列のピッチの等しいモジュール端子と外部接続端子は、前記パッケージ基板と半導体集積回路との表裏方向に重なりを有する請求項10記載の半導体装置。 - パッケージ基板と前記パッケージ基板に搭載された半導体集積回路とを有する半導体装置であって、
前記半導体集積回路は、半導体チップと、複数の引出し配線と、前記パッケージ基板に臨む複数の外部接続端子とを有し、
前記引出し配線は、前記半導体チップの表面保護膜から露出するパッド電極と対応する外部接続端子とを結合し、
前記複数の外部接続端子の一部として、並列に入出力可能にされる外部入力端子及び外部出力端子と、外部グランド端子と、外部電源端子と、外部入出力用電源端子とを有し、
外部入出力用電源端子は前記外部出力端子及び外部入力端子に接続する回路に動作電源を供給する端子であり、
前記半導体集積回路の中央部から縁辺部に向かって順次、前記パッド電極の第1配列、前記外部入出力用電源端子と前記外部グランド端子の第2配列、前記外部出力端子の第3配列、前記外部入出力用電源端子と前記外部グランド端子の第4配列、前記外部入力端子の第5配列が形成された半導体装置。 - 前記パッド電極の第1配列を挟んで、前記外部入出力用電源端子と前記外部グランド端子の第2配列とは反対側に、前記外部グランド端子及び前記外部電源端子の第6配列が形成された請求項12記載の半導体装置。
- 前記外部出力端子に接続する引出し配線と前記外部入力端子に接続する引出し配線との間の領域に、前記外部入出力用電源端子に接続する引出し用配線が配置される請求項13記載の半導体装置。
- 前記外部出力端子に接続する引出し配線と前記外部入力端子に接続する引出し配線との間の領域に、前記外部グランド端子に接続する引出し用配線が配置される請求項14記載の半導体装置。
- 前記半導体集積回路において前記外部入力端子に接続する前記引出し配線は、前記半導体集積回路の外部出力端子に接続する前記第1配線層の配線に対して直交する配置を有する請求項13記載の半導体装置。
- 前記パッケージ基板は、前記半導体集積回路が搭載される面とは反対の面にアレイ状に配置された複数のモジュール端子を有し、
前記パッケージ基板は、前記外部接続端子と対応する前記モジュール端子とを電気的に接続するために必要な配線パターンが形成された複数の配線層を有し、
前記複数の配線層の内、前記半導体集積回路に臨む第1の配線層は前記外部入力端子と対応するモジュール端子とを接続する主な配線を有し、前記モジュール端子が形成される第2の配線層は前記外部出力端子と対応するモジュール端子とを接続する主な配線を有する請求項13記載の半導体装置。 - 前記第1の配線層と前記第2の配線層との間に、前記グランド端子に接続するプレーン状の導電パターンが主に形成された第3の配線層と、前記外部入出力用電源端子に接続するプレーン状の導電パターンが主に形成された第4の配線層とを有する請求項17記載の半導体装置。
- 前記第2の配線層は、前記外部電源端子に接続するプレーン状の導電パターンを更に有し、
前記第3の配線層は前記第2の配線層と第4の配線層との間に配置される請求項18記載の半導体装置。 - 前記外部出力端子から出力するデータの出力動作を同期させるためのクロック信号を入力する第1の外部クロック入力端子と、
前記外部入力端子から入力するデータの入力動作を同期させるためのクロック信号を入力する第2の外部クロック入力端子とを更に有し、
前記半導体集積回路はスタティック・ランダム・アクセス・メモリとして動作可能とされる請求項13記載の半導体装置。
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