JP2015153808A - 半導体チップ、および、半導体モジュール - Google Patents

半導体チップ、および、半導体モジュール Download PDF

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Abstract

【課題】半導体チップにおいて信号品質を向上させる。
【解決手段】半導体チップは、信号パッド121と、接地パッド122と、信号セル131と、パワーセル132と、信号線124と、接地線125とを具備する。信号パッドは、チップ基板110に設けられる。また、接地パッドは、チップ基板に設けられる。また、信号セルはチップ基板に設けられる。また、接地セルはチップ基板に設けられる。さらに、信号線は、信号セルと信号パッドとを接続し、接地線は、信号線に沿って配線されて接地セルと接地パッドとを接続する。
【選択図】図３

Description

本技術は、半導体チップ、および、半導体モジュールに関する。詳しくは、バンプが設けられた半導体チップ、および、半導体モジュールに関する。
従来より、半導体チップをパッケージ基板に実装する際には、ワイヤボンディング方式や、フリップチップ実装方式などの様々な実装技術が用いられる。ここで、ワイヤボンディング方式は、導電性のワイヤを用いて、半導体チップおよびパッケージ基板に設けられた電極同士を接続する方式である。一方、フリップ実装方式は、ワイヤでなく、半導体チップ上に２次元格子状に設けられたバンプと呼ばれる突起状の端子によって、半導体チップをパッケージ基板に接続する方式である。このフリップチップ実装方式は、ワイヤボンディング方式に比べて実装面積を小さくでき、電気的特性がよいという特徴をもつため、小型であることや、電気特性が良好であることが優先される際によく用いられる。
このフリップ実装方式に用いる半導体チップとして、半導体チップの中心軸の近傍に入出力セルを設け、その入出力セルにバンプを接続した半導体チップが提案されている（例えば、特許文献１参照。）。この半導体チップには、電源線を介して接続される電源バンプと、接地線を介して接続される接地バンプと、信号線を介して接続される信号バンプとが設けられる。この接地バンプは、中心軸の近傍に配置され、信号バンプは、その中心軸から離れた位置に配置される。
特開２００３−２６４２５６号公報
しかしながら、上述の従来技術では、信号バンプと接地バンプとが離れて配置されているため、それらのバンプに接続される信号線と接地線とからなるループコイルのインダクタンスが大きくなり、信号品質が低下するおそれがある。また、電源バンプや接地バンプの個数を少なくするほど、電源品質が低下し、結果的に、この信号品質の低下が大きくなってしまうという問題がある。
本技術はこのような状況に鑑みて生み出されたものであり、半導体チップにおいて信号品質を向上させることを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、
チップ基板に設けられた信号端子と、上記チップ基板に設けられた接地端子と、上記チップ基板に設けられた信号セルと、上記チップ基板に設けられた接地セルと、上記信号セルと上記信号端子とを接続する信号線と、上記信号線に沿って配線されて上記接地セルと上記接地端子とを接続する接地線とを具備する半導体チップである。これにより、信号線に沿って配線された接地線により接地セルと接地端子とが接続されるという作用をもたらす。
また、この第１の側面において、上記チップ基板に設けられた電源端子と、上記チップ基板に設けられた電源セルと、上記接地線に沿って配列されて上記電源端子と上記電源セルとを接続する電源線とをさらに具備し、上記信号端子は、上記接地端子よりも上記チップ基板の外周に近い位置に設けられ、上記接地端子は、上記電源端子よりも上記チップ基板の外周に近い位置に設けられてもよい。これにより、接地端子よりもチップ基板の外周に近い位置に信号端子が設けられ、電源端子よりもチップ基板の外周に近い位置に接地端子が設けられるという作用をもたらす。
また、この第１の側面において、上記チップ基板において上記接地セルは複数設けられ、上記接地セルのそれぞれに共通に上記接地端子が接続されてもよい。これにより、複数の接地セルのそれぞれに共通に接地端子が接続されるという作用をもたらす。
また、本技術の第２の側面は、上記チップ基板に設けられた信号端子と、上記チップ基板に設けられた接地端子と、上記チップ基板に設けられた信号セルと、上記チップ基板に設けられた接地セルと、上記信号セルと上記信号端子とを接続する信号線と、上記信号線に沿って配線されて上記接地セルと上記接地端子とを接続する接地線とを備える半導体チップと、上記接地端子に接続された接地パッドと、上記電源端子に接続された電源パッドとを備える半導体パッケージとを具備する半導体モジュールである。これにより、信号線に沿って配線された接地線により接地セルと接地端子とが接続されるという作用をもたらす。
また、この第２の側面において、上記半導体チップは、上記チップ基板に設けられた電源端子をさらに備え、上記半導体パッケージは、上記電源端子に接続された電源パッドと、上記信号パッドに接続された信号線が配線された信号線配線層と、上記接地パッドに接続された接地線が配線された接地線配線層と、上記電源パッドに接続された電源線が配線された電源線配線層とを備え、上記接地線配線層は、上記信号線配線層と上記電源線配線層との間に設けられてもよい。これにより、信号線配線層と電源線配線層との間に接地線配線層が設けられるという作用をもたらす。
また、この第２の側面において、上記半導体パッケージは、上記信号線配線層と上記接地線配線層とを接続する第１のビアと、上記接地線配線層を貫通して上記信号線配線層と上記電源線配線層とを接続する第２のビアとをさらに備えてもよい。これにより、信号線配線層と接地線配線層とが第１のビアにより接続され、信号線配線層と電源線配線層とが第２のビアにより接続されるという作用をもたらす。
また、この第２の側面において、上記半導体パッケージは、上記信号パッドに接続された信号電極と上記接地パッドに接続された接地電極と上記電源パッドに接続された電源電極とを設けた電極層をさらに備え、上記信号電極は、上記接地電極よりも上記電極層の外周に近い位置に設けられ、上記接地電極は、上記電源電極よりも上記電極層の外周に近い位置に設けられてもよい。これにより、接地電極よりも電極層の外周に近い位置に信号電極が設けられ、電源電極よりも電極層の外周に近い位置に接地電極が設けられるという作用をもたらす。
本技術によれば、信号品質を向上させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
第１の実施の形態における半導体モジュールの断面図の一例である。 第１の実施の形態におけるチップ基板の平面図の一例である。 第１の実施の形態におけるチップ基板の拡大図の一例である。 第１の実施の形態における電源バンプを削減したチップ基板の拡大図の一例である。 第１の実施の形態におけるＩＯセル配列の位置を変更したチップ基板の拡大図の一例である。 第１の実施の形態におけるパッケージ基板の上面図の一例である。 第１の実施の形態における半導体パッケージの断面図の一例である。 第１の実施の形態におけるパッケージ基板の斜視図の一例である。 第１の実施の形態における電極層の平面図の一例である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（信号線に沿って接地線を配線した例）
＜１．第１の実施の形態＞
［半導体モジュールの構成例］
図１は、第１の実施の形態における半導体モジュールの断面図の一例である。この半導体モジュールは、半導体チップ１００と半導体パッケージ３００とを備える。
半導体チップ１００は、チップ基板１１０と、複数のバンプパッドと、それぞれのバンプパッド上に設けられたバンプとを備える。このチップ基板１１０の表面にはバンプパッドとして、信号線が接続される信号パッド１２１と、グランド線が接続される接地パッド１２２と、電源線が接続される電源パッド１２３とが設けられる。また、バンプとして、信号線を介して信号パッド１２１に接続される信号バンプ１４１と、接地線を介して接地パッド１２２に接続される接地バンプ１４２と、電源線を介して電源パッド１２３に接続される電源バンプ１４３とが設けられる。なお、信号バンプ１４１、接地バンプ１４２および電源バンプ１４３は、それぞれ特許請求の範囲に記載の信号端子、接地端子および電源端子の一例である。
また、半導体パッケージ３００は、パッケージ基板３５０と複数のバンプパッドと複数のボール電極とを備える。このパッケージ基板３５０の両面のうち、半導体チップ１００が接続される面を、以下「上面」とし、そうでない面を「下面」と称する。パッケージ基板３５０の上面にはバンプパッドとして、信号バンプ１４１に接続される信号パッド３１１と、接地バンプ１４２に接続される接地パッド３１２と、電源バンプ１４３に接続される電源パッド３１３とが設けられる。
一方、パッケージ基板３５０の下面には、ボール電極として、電源電極３４３、接地電極３４２および信号電極３４１が設けられる。電源電極３４３は、電源線を介して電源パッド３１３に接続されるボール電極である。また、接地電極３４２は、接地線を介して接地パッド３１２に接続されるボール電極である。信号電極３４１は、信号線を介して信号パッド３１１に接続されるボール電極である。
上述の半導体チップ１００を半導体パッケージ３００に実装する際には、半導体チップ１００のバンプが設けられた面が半導体パッケージ３００に押し当てられる。そして加圧処理や加熱処理により半導体チップ１００のバンプが溶融し、半導体パッケージ３００のバンプパッドと接続される。このように、バンプを介して半導体チップを半導体パッケージなどの基板に実装する方式は、フリップチップ実装方式と呼ばれる。また、半導体パッケージ３００の下面は、リフロー方式等により、プリント基板などに接続される。
［チップ基板の構成例］
図２は、第１の実施の形態におけるチップ基板１１０の平面図の一例である。このチップ基板１１０には、複数の信号パッド１２１と複数の接地パッド１２２と複数の電源パッド１２３とＩＯ（Input Output）セル配列１３０とが設けられる。同図において、斜線を施した丸印は、電源パッド１２３を示し、黒で塗り潰した丸印は、接地パッド１２２を示し、白の丸印は、信号パッド１２１を示す。これらの信号パッド１２１、接地パッド１２２および電源パッド１２３は、例えば、２次元格子状に配列される。なお、チップ基板１１０には、信号線、電源線および接地線が配線されているが、記載の便宜上、これらの配線は同図において省略されている。
また、ＩＯセル配列１３０には、チップ基板の外周に沿って複数のＩＯセルが配列される。また、信号パッド１２１のそれぞれは、接地パッド１２２および電源パッド１２３よりもチップ基板１１０の外周に近い位置に設けられる。また、接地パッド１２２は、電源パッド１２３よりもチップ基板１１０の外周に近い位置に設けられる。言い換えれば、チップ基板１１０の中央から外周へ向かって、電源パッド１２３、接地パッド１２２および信号パッド１２１の順に配置される。
これらの信号パッド１２１の一部は、ＩＯセル配列１３０の上部に配置されてもよい。図２では、例えば、信号パッド１２１が外周に沿って３列設けられ、外周に近い方の２列が、ＩＯセル配列１３０の上部に配置されている。
図３は、第１の実施の形態におけるチップ基板１１０の拡大図の一例である。同図の右端の太線は、チップ基板１１０の外周を表す。ＩＯセル配列１３０には、チップ基板１１０の外周に沿って、信号セル１３１と、パワーセル１３２および１３３とが配列される。また、信号パッド１２１、接地パッド１２２および電源パッド１２３が設けられ、信号線１２４、接地線１２５および電源線１２６が配線される。
信号セル１３１は、信号を半導体チップ１００の内部の回路に入出力するためのＩＯセルである。この信号セル１３１は、信号パッド１２１のいずれかに対応付けられ、対応する信号パッド１２１と信号線１２４を介して接続される。
前述したように、信号パッド１２１は、接地パッド１２２および電源パッド１２３よりチップ基板１１０の外周に近い位置に設けられているため、信号線１２４の配線引き出しを、接地線１２５や電源線１２６が妨げることが少なくなる。したがって、信号線１２４の配線が容易となり、信号数を増加することが容易になる。
パワーセル１３２は、接地電位を半導体チップ１００の内部の回路に供給するためのＩＯセルである。このパワーセル１３２は、接地パッド１２２のいずれかに対応付けられ、対応する接地パッド１２２と接地線１２５を介して接続される。この接地線１２５は、信号線１２４に沿って配線される。なお、パワーセル１３２は、特許請求の範囲に記載の接地セルの一例である。
ここで、信号パッド１２１と接地パッド１２２とは、２次元格子状のパッド配列において、隣り合う位置に配置されることが望ましい。また、信号セル１３１とパワーセル１３２とは、ＩＯセル配列１３０において隣り合う位置に配置されることが望ましい。
このように、接地線１２５を信号線１２４に沿って配線し、接地パッド１２２を信号パッド１２１の隣りに配置し、また、パワーセル１３２を信号セル１３１の隣りに配置することにより、信号のインダクタンス成分が低減する。これは、信号パッド１２１および信号セル１３１の間の信号経路と、接地パッド１２２およびパワーセル１３２の間のリターン経路とからなるループコイルの面積が比較的小さくなるためである。ループコイルの面積が小さいほど、その自己インダクタンスＬが小さくなり、その自己インダクタンスに応じたインダクタンス成分（−Ｌ・ｄＩ／ｄｔ）が小さくなる。ここで、ｄＩ／ｄｔは、電流の時間変化率である。インダクタンス成分が小さくなることにより、電源品質や高速応答性などが良好になる。
また、少なくとも１つ以上の接地パッド１２２には、２つのパワーセル１３２が対応付けられ、それらのパワーセル１３２に共通に接続される。対応する２つのパワーセル１３２は、ＩＯセル配列１３０において、信号セル１３１を挟む位置に配列される。
このように、１つの接地パッド１２２を複数のパワーセル１３２に共通に接続することにより、ＩＯセル当たりのバンプ数を削減することができる。
また、パワーセル１３３は、接地電位より高い電源電位を半導体チップ１００の内部の回路に供給するためのＩＯセルである。このパワーセル１３３は、電源パッド１２３のいずれかに対応付けられ、対応する電源パッド１２３と電源線１２６を介して接続される。この電源線１２６は、接地線１２５に沿って配線される。なお、パワーセル１３３は、特許請求の範囲に記載の電源セルの一例である。
ここで、接地パッド１２２と電源パッド１２３とは、２次元格子状のパッド配列において、隣り合う位置に配置されることが望ましい。また、パワーセル１３２とパワーセル１３３とは、ＩＯセル配列１３０において隣り合う位置に配置されることが望ましい。
このように、電源線１２６を接地線１２５に沿って配線し、電源パッド１２３を接地パッド１２２の隣りに配置し、また、パワーセル１３３をパワーセル１３２の隣りに配置することにより、電源インピーダンスや放射性ノイズが低減する。
なお、図４に例示するように、少なくとも１つ以上の電源パッド１２３に、２つのパワーセル１３３を対応付けて、それらのパワーセル１３３に接続してもよい。この場合、対応する２つのパワーセル１３３は、例えば、ＩＯセル配列１３０において、信号セル１３１およびパワーセル１３２を挟む位置に配列される。
また、チップ基板１１０においてＩＯセル配列１３０の上部に２列の信号パッド１２１を設けているが、図５に例示するように、その２列からＩＯセル配列１３０を離して、これらの列よりもチップ基板１１０の外周に近い位置に設けてもよい。
［パッケージ基板の構成例］
図６は、第１の実施の形態におけるパッケージ基板３５０の上面図の一例である。このパッケージ基板３５０の上面には、信号パッド３１１、接地パッド３１２および電源パッド３１３が、半導体チップ１００側のバンプと対応する位置に設けられる。また、電源パッド３１３に接続された電源線３１８と、信号パッド３１１に接続された信号線３１９とが配線される。
図７は、第１の実施の形態における半導体パッケージ３００の断面図の一例である。パッケージ基板３５０は、信号線配線層３１０、接地線配線層３２０、電源線配線層３３０および電極層３４０を備える。
信号線配線層３１０は、両面のうち一方が半導体パッケージ３００の上面となる層であり、その上面に信号パッド３１１、接地パッド３１２および電源パッド３１３が設けられ、信号線３１９が配線される。
接地線配線層３２０は、信号線配線層３１０と電源線配線層３３０との間に設けられ、接地線３２９が配線される層である。この接地線配線層３２０は、ビア３２１を介して信号線配線層３１０に接続される。このビア３２１は、接地パッド３１２の直下に設けられ、接地線配線層３２０において接地線３２９が接続される。なお、ビア３２１は、特許請求の範囲に記載の第１のビアの一例である。
電源線配線層３３０は、電源線３３９が配線される層である。この電源線配線層３３０は、接地線配線層３２０を貫通するビア３３１を介して信号線配線層３１０に接続される。このビア３３１は、電源パッド３１３の直下に設けられ、電源線配線層３３０において電源線３３９が接続される。なお、ビア３３１は、特許請求の範囲に記載の第２のビアの一例である。
このように、信号線配線層３１０と電源線配線層３３０との間に接地線配線層３２０を設けることにより、電源線３３９および信号線３１９の一方から放射された電磁波により、他方に生じる放射ノイズを低減することができる。これは、電源線３３９および信号線３１９の間に設けられた接地線３２９が、電磁波を抑制するシールドとして機能するためである。
また、電極層３４０は、両面のうち一方が半導体パッケージ３００の下面となる層であり、その下面に信号電極３４１、接地電極３４２および電源電極３４３のボール電極が設けられる。これらのボール電極は、電源線配線層３３０や接地線配線層３２０を介して配線された信号線、接地線および電源線により、対応するバンプパッドと接続される。
図７に例示したように、ビア３２１および３３１により、信号線配線層３１０を接地線配線層３２０および電源線配線層３３０に接続することにより、電源パッド３１３および接地パッド３１２から、対応するボール電極までの経路を短くすることができる。このため、電源インピーダンスを低減することができる。
図８は、第１の実施の形態におけるパッケージ基板３５０の斜視図の一例である。同図において、接地線３２９が配線された接地線配線層３２０は、実線により表されている。また、ビア３２１および３３１と、信号線３１９が配線された信号線配線層３１０とは点線により表されている。同図に示すように、これらの層は、ビア３２１を介して接続されている。
図９は、第１の実施の形態における電極層３４０の平面図の一例である。同図の右端の太線が電極層３４０の外周を表す。同図において、斜線を施した丸印は、電源電極３４３を示し、黒で塗り潰した丸印は、接地電極３４２を示し、白の丸印は、信号電極３４１を示す。同図に示すように、これらのボール電極は、電極層３４０において２次元格子状に配列されている。このように、複数のボール電極を２次元格子状に配列した半導体パッケージは、ＢＧＡ（Ball grid array）パッケージと呼ばれる。
また、電極層３４０において、信号電極３４１のそれぞれは、接地電極３４２および電源電極３４３よりも電極層３４０の外周に近い位置に設けられる。また、接地電極３４２は、電源電極３４３よりも電極層３４０の外周に近い位置に設けられる。言い換えれば、電極層３４０の中央から外周へ向かって、電源電極３４３、接地電極３４２および信号電極３４１の順に配置される。
ここで、接地電極３４２と電源電極３４３とは、２次元格子状の電極配列において、隣り合う位置に配置されることが望ましい。これにより、電源インピーダンスを低減することができる。
このように、本技術の第１の実施の形態によれば、接地セルと接地端子とを接続する接地線を信号線に沿って配線したため、信号のインダクタンス成分を小さくすることができる。これにより、信号品質を向上させることができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
なお、本技術は以下のような構成もとることができる。
（１）チップ基板に設けられた信号端子と、
前記チップ基板に設けられた接地端子と、
前記チップ基板に設けられた信号セルと、
前記チップ基板に設けられた接地セルと、
前記信号セルと前記信号端子とを接続する信号線と、
前記信号線に沿って配線されて前記接地セルと前記接地端子とを接続する接地線と
を具備する半導体チップ。
（２）前記チップ基板に設けられた電源端子と、
前記チップ基板に設けられた電源セルと、
前記接地線に沿って配列されて前記電源端子と前記電源セルとを接続する電源線と
をさらに具備し、
前記信号端子は、前記接地端子よりも前記チップ基板の外周に近い位置に設けられ、
前記接地端子は、前記電源端子よりも前記チップ基板の外周に近い位置に設けられる
前記（１）記載の半導体チップ。
（３）前記チップ基板において前記接地セルは複数設けられ、前記接地セルのそれぞれに共通に前記接地端子が接続される
前記（１）または（２）に記載の半導体チップ。
（４）チップ基板に設けられた信号端子と、前記チップ基板に設けられた接地端子と、前記チップ基板に設けられた信号セルと、前記チップ基板に設けられた接地セルと、前記信号セルと前記信号端子とを接続する信号線と、前記信号線に沿って配線されて前記接地セルと前記接地端子とを接続する接地線とを備える半導体チップと、
前記接地端子に接続された接地パッドと、前記電源端子に接続された電源パッドとを備える半導体パッケージと
を具備する半導体モジュール。
（５）前記半導体チップは、前記チップ基板に設けられた電源端子をさらに備え、
前記半導体パッケージは、
前記電源端子に接続された電源パッドと、
前記信号パッドに接続された信号線が配線された信号線配線層と、
前記接地パッドに接続された接地線が配線された接地線配線層と、
前記電源パッドに接続された電源線が配線された電源線配線層と
を備え、
前記接地線配線層は、前記信号線配線層と前記電源線配線層との間に設けられる
前記（４）記載の半導体モジュール。
（６）前記半導体パッケージは、
前記信号線配線層と前記接地線配線層とを接続する第１のビアと、
前記接地線配線層を貫通して前記信号線配線層と前記電源線配線層とを接続する第２のビアとをさらに備える
前記（５）記載の半導体モジュール。
（７）前記半導体パッケージは、前記信号パッドに接続された信号電極と前記接地パッドに接続された接地電極と前記電源パッドに接続された電源電極とを設けた電極層をさらに備え、
前記信号電極は、前記接地電極よりも前記電極層の外周に近い位置に設けられ、
前記接地電極は、前記電源電極よりも前記電極層の外周に近い位置に設けられる
前記（５）または（６）記載の半導体モジュール。
１００ 半導体チップ
１１０ チップ基板
１２１、３１１ 信号パッド
１２２、３１２ 接地パッド
１２３、３１３ 電源パッド
１３０ ＩＯセル配列
１３１ 信号セル
１３２、１３３ パワーセル
１４１ 信号バンプ
１４２ 接地バンプ
１４３ 電源バンプ
３００ 半導体パッケージ
３１０ 信号線配線層
３２０ 接地線配線層
３２１、３３１ ビア
３３０ 電源線配線層
３４０ 電極層
３４１ 信号電極
３４２ 接地電極
３４３ 電源電極
３５０ パッケージ基板

Claims (7)

  1. チップ基板に設けられた信号端子と、
    前記チップ基板に設けられた接地端子と、
    前記チップ基板に設けられた信号セルと、
    前記チップ基板に設けられた接地セルと、
    前記信号セルと前記信号端子とを接続する信号線と、
    前記信号線に沿って配線されて前記接地セルと前記接地端子とを接続する接地線と
    を具備する半導体チップ。
  2. 前記チップ基板に設けられた電源端子と、
    前記チップ基板に設けられた電源セルと、
    前記接地線に沿って配列されて前記電源端子と前記電源セルとを接続する電源線と
    をさらに具備し、
    前記信号端子は、前記接地端子よりも前記チップ基板の外周に近い位置に設けられ、
    前記接地端子は、前記電源端子よりも前記チップ基板の外周に近い位置に設けられる
    請求項１記載の半導体チップ。
  3. 前記チップ基板において前記接地セルは複数設けられ、前記接地セルのそれぞれに共通に前記接地端子が接続される
    請求項１記載の半導体チップ。
  4. チップ基板に設けられた信号端子と、前記チップ基板に設けられた接地端子と、前記チップ基板に設けられた信号セルと、前記チップ基板に設けられた接地セルと、前記信号セルと前記信号端子とを接続する信号線と、前記信号線に沿って配線されて前記接地セルと前記接地端子とを接続する接地線とを備える半導体チップと、
    前記接地端子に接続された接地パッドと、前記電源端子に接続された電源パッドとを備える半導体パッケージと
    を具備する半導体モジュール。
  5. 前記半導体チップは、前記チップ基板に設けられた電源端子をさらに備え、
    前記半導体パッケージは、
    前記電源端子に接続された電源パッドと、
    前記信号パッドに接続された信号線が配線された信号線配線層と、
    前記接地パッドに接続された接地線が配線された接地線配線層と、
    前記電源パッドに接続された電源線が配線された電源線配線層と
    を備え、
    前記接地線配線層は、前記信号線配線層と前記電源線配線層との間に設けられる
    請求項４記載の半導体モジュール。
  6. 前記半導体パッケージは、
    前記信号線配線層と前記接地線配線層とを接続する第１のビアと、
    前記接地線配線層を貫通して前記信号線配線層と前記電源線配線層とを接続する第２のビアとをさらに備える
    請求項５記載の半導体モジュール。
  7. 前記半導体パッケージは、前記信号パッドに接続された信号電極と前記接地パッドに接続された接地電極と前記電源パッドに接続された電源電極とを設けた電極層をさらに備え、
    前記信号電極は、前記接地電極よりも前記電極層の外周に近い位置に設けられ、
    前記接地電極は、前記電源電極よりも前記電極層の外周に近い位置に設けられる
    請求項５記載の半導体モジュール。
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