JP2012243800A - 半導体装置 - Google Patents

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Abstract

【課題】配線基板の電気特性、特にデータ信号の高速伝送特性を改善する。
【解決手段】配線基板は、コア基板と、第１の配線層と、第２の配線層とを有する。第１の配線層は、配線パターン２１，２２および第１のフローティング導体パターン２３を含み、コア基板の第１の面に形成されている。第２の配線層は、データ信号の伝送用の信号端子２４および電源用の電源端子２５を含み、コア基板の第１の面に対向する第２の面に形成されている。第１のフローティング導体パターン２３は、コア基板の第１の面において信号端子２４と対向する部分を除いた領域に配置されている。
【選択図】図２

Description

本発明は、半導体チップが搭載される配線基板、および当該配線基板を含む半導体装置に関する。
半導体チップが搭載される配線基板には、例えばポリイミドのようなコア基板に複数の配線層が形成されて成るものがある。特許文献１に記載のプリント配線板では、配線基板の一方の面に配線パターンが形成されている。配線基板の他方の面には、配線パターンと、ダミーパターン、つまりフローティング導体パターンが形成されている。これらの配線パターンおよびダミーパターンは銅からなる。
プリント配線板の反りやねじれを抑制するため、配線パターンの領域とダミーパターンの領域との残銅率はほぼ等しいことが好ましい。ここで、残銅率とは、銅からなる配線パターンが存在する部分の面積と、銅が存在していない部分の面積との比率を言う。
特開２００４−２００２６５号公報
本願発明者は、上記構成の配線基板について以下のような問題を発見した。すなわち、配線基板の一方の面に形成されたフローティング導体パターンによって、配線基板の他方の面に形成されたデータ信号の伝送用の信号端子に寄生する電気容量が増大する。この寄生容量によって、データ信号の高速伝送が阻害される虞がある。特許文献１では、信号端子とフローティング導体パターンとの間で生じる電気容量については全く考慮されていない。
一実施態様における配線基板は、コア基板と、第１の配線層と、第２の配線層とを有する。第１の配線層は、配線パターンおよび第１のフローティング導体パターンを含み、コア基板の第１の面に形成されている。第２の配線層は、データ信号の伝送用の信号端子および電源用の電源端子を含み、コア基板の第１の面に対向する第２の面に形成されている。第１のフローティング導体パターンは、コア基板の第１の面において信号端子と対向する部分を除いた領域に配置されている。
一実施態様における半導体装置は、上記の配線基板と、この配線基板に搭載された半導体チップとを備えている。
上記の構成よれば、第１のフローティング導体パターンと信号端子とが対向しないため、信号端子に寄生する電気容量が低下する。これにより、配線基板の電気特性、特にデータ信号の高速伝送特性が改善される。
第１の実施形態の配線基板を備えた半導体装置の一例を示す断面図である。 （ａ）は配線基板の第１の面に形成された第１の配線層を示す概略平面図であり、（ｂ）は配線基板の第２の面に形成された第２の配線層を示す概略平面図である。 （ａ）は比較例の配線基板の第１の面に形成された第１の配線層を示す概略平面図であり、（ｂ）は比較例の配線基板の第２の面に形成された第２の配線層を示す概略平面図である。 信号端子の電気容量を見積もった結果を示すグラフである。 図２における配線基板を備えた半導体装置の別の例を示す断面図である。 図２における配線基板を備えた半導体装置のさらに別の例を示す断面図である。
以下、本発明について図面を用いて説明する。
図１は、第１の実施形態の配線基板を備えた半導体装置の一例を示す断面図である。図１はＣｏＣ（Chip on Chip）型の半導体装置３０を示している。ＣｏＣ型の半導体装置３０は、配線基板１０と、配線基板１０に搭載されたチップ積層体３２と、を備えている。チップ積層体３２は、互いに積層された複数の半導体チップ３４を含んでいる。チップ積層体３２は、例えばフリップチップ接続により配線基板１０に固定されている。
一例として、チップ積層体３２は、８枚のコア（Ｃｏｒｅ）チップ３４と１枚のインターフェース（ＩＦ）チップ３４とを含む。インターフェースチップ３４は非導電ペースト３１により配線基板１０に接続されている。
各コアチップ３４は、チップを貫通する貫通電極３５によって互いに電気的に接続されている。コアチップ３４は、例えばメモリ回路のような所定の回路が形成されている。最上層のコアチップ３４の上面は、非導電フィルム（Non-conductive Film：ＮＣＦ）３６及びリードフレーム３７によって覆われている。配線基板１０は、半導体チップ３４に形成された貫通電極３５の電極ピッチを拡大するための再配線基板として機能する。
半導体チップ３４間の隙間には第１の封止樹脂３８、例えばアンダーフィル材が充填されている。チップ積層体３２および第１の封止樹脂３８は第２の封止樹脂３９によって覆われている。これらの封止樹脂３８，３９によってチップ積層体３２が保護されている。
配線基板１０は、第１の配線層１４および第２の配線層１６が形成されたコア基板１２を有する。コア基板１２としては、ガラスエポキシを用いることができる。コア基板１２のチップ積層体３２側の面（第１の面）に第１の配線層１４が形成されている。コア基板１２の当該第１の面に対向する第２の面に第２の配線層１６が形成されている。
図２（ａ）は配線基板１０の第１の面に形成された第１の配線層１４を示しており、図２（ｂ）は配線基板１０の第２の面に形成された第２の配線層１６を示している。ここで、図２（ａ）と図２（ｂ）は、同じ方向から見たときの配線層１４，１６のパターンを示していることに留意されたい。
第１の配線層１４は、配線パターン２１，２２および第１のフローティング導体パターン２３を含み、コア基板１２の第１の面に形成されている。第２の配線層１６は、データ信号の伝送用の信号端子２４および電源用の電源端子２５を含み、コア基板１２の第１の面に対向する第２の面に形成されている。なお図２では、それぞれの端子２４，２５の種類が示されている。第２の配線層１６は、信号端子２４に接続された信号配線２６や第２のフローティング導体パターン２８を含んでいても良い。第２の配線層１６の信号端子２４および電源端子２５と、第１の配線層１４の配線パターン２１，２２とは、ビア１９を介して電気的に接続されている。
本実施形態では、第２の配線層１６の信号端子２４および電源端子２５はマトリクス状に配置されており、ボールグリッドアレイ（ＢＧＡ）型の半導体装置に用いられる。第２の配線層１６は、信号端子２４および電源端子２５の部分を除いて、ソルダーレジスト膜等の絶縁膜１８によって覆われていることが好ましい。同様に、第１の配線層１４が不図示の絶縁膜によって覆われていても良い。信号端子２４および電源端子２５には、外部接続用のバンプ電極４０が設けられる。バンプ電極４０としては、例えば半田ボールを用いることが出来る。
第１の配線層１４の第１のフローティング導体パターン２３は、コア基板１２の第１の面において、信号端子２４と対向する部分を除いた領域に配置されている。図２（ａ）は、コア基板１２の第１の配線層１４を示しており、便宜上第２の配線層１６の信号端子２４の位置が点線によって示されている。第１のフローティング導体パターン２３は、信号端子２４および信号配線２５と対向する部分を除いた領域に配置されていることがより好ましい。上記の構成よれば、第１のフローティング導体パターン２３と、信号端子２４および／または信号配線２６とが対向しないため、信号端子２４および／または信号配線２６の電気容量が低下する。これにより、配線基板１０の電気特性、特に高周波信号の高速伝送特性が改善される。
第１および第２のフローティング導体パターン２３，２８は、小分割された多数のドットからなることが好ましい。図２に示す例では、第２のフローティング導体パターン２８は、信号端子２４、電源端子２５および信号配線２６を除いた領域全体に点在している。そして、第１のフローティング導体パターン２３は、コア基板の第１の面において、信号端子２４および信号配線２６と対向する部分を除いた領域全体に点在している。これにより、コア基板１２の第１の面と第２の面とで、配線層１４，１６を形成する導体の量がほぼ等しくなり、配線基板１０の反りや湾曲が抑制される。
次に、配線基板１０の信号端子２４の電気容量を見積もった結果について説明する。上記の配線基板１０の実施例として、第１のフローティング導体パターン２３を形成する各々のドットの一辺を１５０μｍの正方形とし、ドット間の距離を５０μｍとした配線基板を考える。
また、本実施例に対する比較例として図３に示す配線基板を考える。図３（ａ）は比較例の配線基板の第１の面に形成された第１の配線層を示しており、図３（ｂ）は比較例の配線基板の第２の面に形成された第２の配線層を示している。図３（ａ）と図３（ｂ）は、同じ方向から見たときの配線層のパターンを示していることに留意されたい。図３において、図２と同じ構成には同じ符号が付されている。
比較例における第１の配線層および第２の配線層の配線パターン２１，２２や端子２４，２５は、本実施例の配線基板と同様である。しかし、比較例の配線基板では、第１の配線層および第２の配線層は、メッシュ状のフローティング導体パターン４３，４８を有している。ここで、フローティング導体パターン４３，４８のメッシュを形成するラインの幅は７０μｍとし、このラインによって囲まれた開口を一辺が２００μｍの正方形とした。第１の配線層のフローティング導体パターン４３は、信号端子２４と対向する部分には設けられていない。
図４では、実施例の配線基板および比較例の配線基板について、三次元電磁界解析ツールを用いて信号端子２１の電気容量を見積もった結果が示されている。グラフ中の横軸は各々の信号端子２４の位置を示しており、縦軸は電気容量を示している。本実施例の配線基板では、信号端子２１の電気容量が、比較例における電気容量の約２０％小さくなっている。これは、第１のフローティング導体パターン２３が小分割化されたドット形状からなることに起因する。
本発明の配線基板１０は、図１に示す半導体装置に用いられるものに限定されない。例えば、この配線基板１０は、図５に示すように、フリップチップ−ボールグリッドアレイ（ＦＣ−ＢＧＡ）型の半導体装置に用いることもできる。具体的には、この半導体装置７０は、上記構成の配線基板１０と、配線基板１０に搭載された半導体チップ３４とを備えている。
半導体チップ３４は、配線基板１０の一方の面に設けられたバンプ電極７２によって配線基板１０に接続されている。半導体チップ３４と配線基板１０との接続部および半導体チップ３４の周辺には、封止樹脂７８が設けられている。封止樹脂７８は、当該接続部および半導体チップ３４を保護している。配線基板１０の他方の面には、外部端子となるバンプ電極４０が設けられている。
また、本発明の配線基板１０は、図６に示すように、２層μＢＧＡ型の半導体装置に用いることもできる。具体的には、この半導体装置８０は、配線基板１０と、配線基板１０に搭載された半導体チップ３４とを備えている。配線基板１０における、配線パターン、信号端子、電極端子、フローティング導体パターンについては、第１の実施形態の配線基板と同様である。ただし、図６に示す配線基板１０は、その中央部に貫通口８３が形成されている。
半導体チップ３４は、この配線基板１０の貫通口８３に跨っており、接着剤８２により配線基板１０に固定されている。配線基板１０に形成された第１の配線層から貫通口８３に向けて配線８４が突出している。この突出した配線８４が半導体チップ３４の接続パッドに接続されている。配線基板１０の貫通口８３には封止樹脂８５が充填されている。さらに、半導体チップ３４を覆う別の封止樹脂７８が設けられている。
以上、本発明者によってなされた発明を実施形態に基づいて説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
１０ 配線基板
１２ コア基板
１４ 第１の配線層
１６ 第２の配線層
１８ 絶縁膜
１９ ビア
２１ 信号配線
２２ 電源配線
２３ 第１のフローティング導体パターン
２４ 信号端子
２５ 電源端子
２６ 信号配線
２８ 第２のフローティング導体パターン
３０ 半導体装置
３１ 非導電ペースト
３２ チップ積層体
３４ 半導体チップ
３５ 貫通電極
３６ 非導電フィルム
３７ リードフレーム
３８ 第１の封止樹脂
３９ 第２の封止樹脂
４０ バンプ電極

Claims (7)

  1. コア基板と、
    配線パターンおよび第１のフローティング導体パターンを含み、前記コア基板の第１の面に形成された第１の配線層と、
    データ信号の伝送用の信号端子および電源用の電源端子を含み、前記コア基板の前記第１の面に対向する第２の面に形成された第２の配線層と、を有し、
    前記第１のフローティング導体パターンは、前記コア基板の前記第１の面において前記信号端子と対向する部分を除いた領域に配置されている、配線基板。
  2. 前記第２の配線層は前記信号端子と接続された信号配線を有し、
    前記第１のフローティング導体パターンは、前記コア基板の前記第１の面において前記信号端子および前記信号配線と対向する部分を除いた領域に配置されている、請求項１に記載の配線基板。
  3. 前記第１のフローティング導体パターンは多数のドットからなる、請求項１または２に記載の配線基板。
  4. 前記第２の配線層は、前記信号端子、前記電源端子および前記信号配線を除いた領域全体に点在した多数のドットからなる第２のフローティング導体パターンを有しており、
    前記第１のフローティング導体パターンは、前記コア基板の前記第２の面の前記信号端子および前記信号配線と対向する部分を除いた領域全体に点在している、請求項３に記載の配線基板。
  5. 前記信号端子および前記電源端子はマトリクス状に配置されている、請求項１から４のいずれか１項に記載の配線基板。
  6. 前記第１の配線層の前記配線パターンは、前記第２の配線層の前記信号端子および前記電源端子とビアを介して電気的に接続されている、請求項１から５のいずれか１項に記載の配線基板。
  7. 請求項１から６のいずれか１項に記載の配線基板と、前記配線基板に搭載された半導体チップと、を備えた半導体装置。
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