JP2012099714A - 半導体チップ及びこれを備える半導体装置 - Google Patents

半導体チップ及びこれを備える半導体装置 Download PDF

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Abstract

【課題】出力バッファのスイッチングに伴う電源ノイズがストローブ出力バッファに伝搬することを防止する。
【解決手段】データ信号ＤＱ０を出力するデータ出力バッファＯＢ０と、データ出力バッファＯＢ０に電源電位ＶＤＤＱを供給する電源パッド１１０ｖ１と、電源パッド１１０ｖ１に接続される電源配線１２０ｖ１と、ストローブ信号ＤＱＳを出力するストローブ出力バッファＯＢｄｑｓと、ストローブ出力バッファＯＢｄｑｓに電源電位ＶＤＤＱを供給する電源パッド１１０ｖ２とを有し、電源配線１２０ｖ１と電源パッド１１０ｖ２は、互いに電気的に独立している。これにより、データ出力バッファＯＢ０のスイッチングに伴う電源ノイズがストローブ出力バッファＯＢｄｑｓに伝搬しないことから、ストローブ信号ＤＱＳの信号品質を高めることが可能となる。
【選択図】図６

Description

本発明は半導体チップ及びこれを備える半導体装置に関し、特に、データ信号を出力するデータ出力バッファ及びストローブ信号を出力するストローブ出力バッファが設けられた半導体チップ及びこれを備える半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などのデータ転送レートの高い半導体チップにおいては、データ信号を出力する際に、データ信号の出力タイミングを示すストローブ信号を出力することがある。これにより、データ信号の受信側となるコントローラは、ストローブ信号に同期してデータ信号を取り込むことができることから、データ転送レートが高い場合であっても、正しくデータ信号を取り込むことが可能となる。
データ信号やストローブ信号を出力する出力バッファは、半導体チップの外部に信号を出力する回路であることから、駆動能力の大きなトランジスタが用いられる。このため出力バッファは、スイッチングに伴って電源ノイズを発生させやすい。このような電源ノイズが電源配線を介して他の内部回路に伝搬しないよう、出力バッファ用の電源パッドは、他の内部回路用の電源パッドとは別個に設けられていることがある（特許文献１参照）。
特開２００９−２８３６７３号公報
しかしながら、出力バッファのスイッチングに伴う電源ノイズは、他の出力バッファにも影響を与えることがある。特に、特許文献１の図１２に示されているように、データ信号を出力するデータ出力バッファと、ストローブ信号を出力するストローブ出力バッファの電源を共通化すると、データ出力バッファの動作によって発生する電源ノイズがストローブ出力バッファに伝搬し、ストローブ信号の信号品質が低下することがあった。
ストローブ信号は、コントローラ側にとってデータの取り込みタイミングを示す基準信号であることから、他の信号よりも高い信号品質が求められる。このため、出力バッファのスイッチングに伴う電源ノイズがストローブ出力バッファに伝搬しないよう、半導体チップ及びこれを搭載する基板において対策を行うことが望まれている。
本発明の一側面による半導体チップは、データ信号を出力するデータ出力バッファと、前記データ出力バッファに第１の電源電位を供給する第１の電源パッドと、前記第１の電源パッドに接続される第１の配線と、前記データ信号の出力タイミングを示すストローブ信号を出力するストローブ出力バッファと、前記ストローブ出力バッファに第２の電源電位を供給する第２の電源パッドと、を有し、前記第１の配線と前記第２の電源パッドは、互いに電気的に独立していることを特徴とする。
また、本発明の一側面による半導体装置は、上記の半導体チップと、第１の面及び前記第１の面と対向する第２の面を有し、前記第１の面側に前記半導体チップが搭載された基板と、前記基板の前記第２の面に設けられ、前記半導体チップの前記第１の電源パッドに前記第１の電源電位を供給する第１の電源ボールと、前記基板の前記第２の面に設けられ、前記半導体チップの前記第２の電源パッドに前記第２の電源電位を供給する第２の電源ボールと、を備え、前記第１の電源ボール及び前記第２の電源ボールは、電気的に接続されていないことを特徴とする。
本発明の他の側面による半導体チップは、第１及び第２の電源ノードと第１の出力ノードを有し、第１及び第２の電源ノードのいずれか一方を前記第１の出力ノードに接続することによって前記第１の出力ノードからデータ信号を出力するデータ出力バッファと、第３及び第４の電源ノードと第２の出力ノードを有し、第３及び第４の電源ノードのいずれか一方を前記第２の出力ノードに接続することによって前記第２の出力ノードから前記データ信号の出力タイミングを示すストローブ信号を出力するストローブ出力バッファと、前記第１の出力ノードに接続されたデータパッドと、前記第２の出力ノードに接続されたストローブパッドと、いずれも第１の電源電位が供給される第１及び第３の電源パッドと、いずれも第２の電源電位が供給される第２及び第４の電源パッドと、前記第１乃至第４の電源パッドと前記第１乃至第４の電源ノードとをそれぞれ接続し、互いに絶縁分離された第１乃至第４の電源配線と、を備えることを特徴とする。
また、本発明の他の側面による半導体装置は、上記の半導体チップと、該半導体チップが搭載された基板とを備え、前記基板は、第１乃至第４の電源ボールと、前記第１乃至第４の電源パッドと前記第１乃至第４の電源ボールとをそれぞれ接続し、互いに絶縁分離された第１乃至第４の基板配線と、を備えることを特徴とする。
本発明によれば、データ出力バッファの電源経路とストローブ出力バッファの電源経路とが互いに電気的に独立していることから、データ出力バッファのスイッチングに伴う電源ノイズがストローブ出力バッファに伝搬しない。これにより、ストローブ信号の信号品質を高めることが可能となる。
本発明の好ましい実施形態による半導体装置１０の構成を示す断面図である。 半導体チップ１００に設けられたパッド列ＰＬ１，ＰＬ２の配置を説明するための模式図である。 基板２００の部分断面図である。 基板２００に設けられたボール２１０の平面的なレイアウトを説明するための模式図である。 基板２００に設けられた基板配線の一部を示す模式図である。 出力バッファとボールとの接続関係を示す回路図である。 出力バッファの等価回路図である。 第１の比較例による出力バッファとボールとの接続関係を示す回路図である。 第２の比較例による出力バッファとボールとの接続関係を示す回路図である。 半導体チップ１００内の電源配線の好ましいレイアウトを説明するための模式図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の構成を示す断面図である。
図１に示すように、本実施形態による半導体装置１０は、半導体チップ１００とこれを搭載する基板２００によって構成されている。半導体チップ１００の種類については特に限定されないが、ＤＲＡＭのようにデータ信号を出力する際に、その出力タイミングを示すストローブ信号を出力するタイプの半導体チップが本発明の適用対象である。本実施形態においては、半導体チップ１００としてＤＤＲ３（Double Data Rate 3）型のＤＲＡＭを用いている。
特に限定されるものではないが、半導体チップ１００は、図１及び図２に示すように主面１００ａの略中央部に２列のパッド列ＰＬ１，ＰＬ２が設けられている。このような半導体チップ１００を基板２００にフリップチップ接続する場合、パッド列ＰＬ１に含まれるパッドについては基板２００の領域Ａ１側に設けられた配線に接続する必要があり、パッド列ＰＬ２に含まれるパッドについては基板２００の領域Ａ２側に設けられた配線に接続する必要があるため、基板２００上の配線に制約が生じる。しかしながら、本実施形態においては、後述する内部電源配線の使用によって、かかる制約に起因する問題を解決することが可能である。この点については追って詳述する。
図２に示すように、パッド列ＰＬ１，ＰＬ２は、それぞれＸ方向に並べて配置された複数のパッドからなる。パッド列ＰＬ１とパッド列ＰＬ２は、互いにＹ方向に隣接して配置されている。パッド列ＰＬ１，ＰＬ２に含まれるパッドとしては、電源パッド、データパッド、ストローブパッド、アドレスパッド、コマンドパッドなどが含まれるが、以下の説明においては、主として電源パッドに着目して説明を進める。
基板２００はいわゆる単層基板である。つまり、半導体チップ１００が搭載された表面２０１及び外部端子であるボール２１０が形成された表面２０２にそれぞれ配線層が形成され、これら配線層がスルーホール導体によって接続された構成であって、これら配線層の他に内部の配線層を有していない。これにより、内部に配線層を有する多層基板に比べて低コスト化を図ることができる。但し、単層基板においては、内部の配線層を用いた配線の引き回しができないことから、パッド列ＰＬ１に接続された配線は領域Ａ１側に設けられたボールに接続する必要があり、パッド列ＰＬ２に接続された配線は領域Ａ２側に設けられたボールに接続する必要がある。
ここで、「配線層」とは配線を基板の平面方向に引き回すことが可能な層をいう。したがって、基板の厚み方向に接続を行うスルーホール導体などは、基板の内部に設けられているものの、配線層ではない。基板２００の部分断面図である図３に示すように、基板２００の表面２０１に設けられた基板配線部分２２１と、基板２００の表面２０２に設けられた基板配線部分２２２と、基板２００を貫通して設けられ、これら基板配線部分２２１と基板配線部分２２２とを接続するスルーホール導体２２３に着目した場合、スルーホール導体２２３が基板配線部分２２１と接する一方の端部２２３ａと、スルーホール導体２２３が基板配線部分２２２と接する他方の端部２２３ｂは、平面視で同じ位置に設けられることになる。ここで、「平面視」とは、基板２００の厚み方向、つまり、図３に示す矢印Ｚから見た場合を指す。
図３においては、一つのスルーホール導体２２３のみを図示しているが、基板２００に多数のスルーホール導体２２３が設けられていることは言うまでもない。そして、これらスルーホール導体２２３の一方の端部２２３ａと、これに対応する他方の端部２２３ｂは、平面視でいずれも同じ位置となる。
図４は、基板２００に設けられたボール２１０の平面的なレイアウトを説明するための模式図である。
図４に示すように、基板２００に設けられたボール２１０は、領域Ａ１に設けられたボール群２１０Ａ１と、領域Ａ２に設けられたボール群２１０Ａ２に分けられる。ボール群２１０Ａ１に属するボールは、半導体チップ１００のパッド列ＰＬ１に属するパッドに接続され、ボール群２１０Ａ２に属するボールは、半導体チップ１００のパッド列ＰＬ２に属するパッドに接続される。この点は、既に説明したとおりである。本実施形態では半導体チップ１００としてＤＤＲ３型のＤＲＡＭを用いているため、そのボールの配列は、ＤＤＲ３型ＤＲＡＭの規格により定められた配列が採用されている。
図５は、基板２００に設けられた基板配線の一部を示す模式図である。
図５に示すように、各パッド１１０と各ボール２１０は、基板２００上の基板配線２２０によって基本的に一対一に接続される。但し、一部の電源パッド（例えば電源パッド１１９）については、複数のボールに共通接続されることがある。上述の通り、半導体チップ１００は基板２００の一方の表面２０１側に搭載され、各ボール２１０は基板２００の他方の表面２０２側に設けられることから、図５に示す基板配線２２０は、いずれも図３に示した基板配線部分２２１，２２２及びスルーホール導体２２３を含んでいる。また、隣接する２つのボール間に配線可能な基板配線部分２２２の本数は、例えば３本に制限される。これは、多数の基板配線部分２２２を隣接するボール間に形成するためには、基板２００に対する微細加工が必要となり、コスト増の要因となるからである。
図５において、「ＶＤＤ」又は「ＶＳＳ」と表記されたボール２１０は、出力バッファ以外の内部回路に使用する電源電位ＶＤＤ及び接地電位ＶＳＳをそれぞれ供給するためのボールである。また、「ＶＤＤＱ」又は「ＶＳＳＱ」と表記されたボール２１０は、出力バッファに使用する電源電位ＶＤＤＱ及び接地電位ＶＳＳＱをそれぞれ供給するためのボールである。特に限定されるものではないが、電源電位ＶＤＤＱと電源電位ＶＤＤは互いに同じレベルである。また、電源電位ＶＤＤＱ及び電源電位ＶＤＤは、接地電位ＶＳＳＱ及び接地電位ＶＳＳよりも高電位である。
図５に示す例では、「ＶＤＤＱ」又は「ＶＳＳＱ」と表記されたボール２１０がそれぞれ２つずつ示されている。これら４つのボールは、それぞれ別個の基板配線２２０を介してそれぞれ別個のパッド１１０に接続されている。このうち、「ＶＤＤＱ」と表記されたボール２１１及び「ＶＳＳＱ」と表記されたボール２１２は、データ出力バッファに動作電圧を供給するためのボールである。一方、「ＶＤＤＱ」と表記されたボール２１３及び「ＶＳＳＱ」と表記されたボール２１４は、ストローブ出力バッファに動作電圧を供給するためのボールである。このように、データ出力バッファに動作電圧を供給する基板配線２２０と、ストローブ出力バッファに動作電圧を供給する基板配線２２０は、基板２００上において共通化されておらず、互いに絶縁分離されている。
その他のボールは、データ信号又はストローブ信号の入出力や、コマンド信号などを入力するためのボールであり、入出力又は入力される信号名がそれぞれ図示されている。パッドについても、入出力又は入力される信号名がそれぞれ図示されている。
図６は、出力バッファとボールとの接続関係を示す回路図である。
図６において、符号１００が付されている領域に示された回路又は配線は、半導体チップ１００に設けられた回路又は配線であることを意味し、符号２００が付されている領域に示された配線は、基板２００に設けられた配線であることを意味する。
図６に示すように、半導体チップ１００には、ｎ個のデータ出力バッファＯＢ０〜ＯＢｎ−１と、ストローブ出力バッファＯＢｄｑｓが設けられている。これら出力バッファＯＢ０〜ＯＢｎ−１，ＯＢｄｑｓは、いずれも高位側の電源ノードｖ及び低位側の電源ノードｓを有しており、これら電源ノード間に印加される電圧によって動作する。出力バッファＯＢ０は、等価回路図である図７に示すように、電源ノードｖと電源ノードｓとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタ及びＮチャンネル型ＭＯＳトランジスタによって構成されている。かかる構成により、入力信号ＩＮ０の論理レベルに基づいて電源ノードｖ及び電源ノードｓのいずれか一方を、これらトランジスタの接続点である出力ノードｑに接続し、これにより出力ノードｑからデータ信号ＤＱ０を出力する。他の出力バッファＯＢ１〜ＯＢｎ−１，ＯＢｄｑｓについても同様の回路構成を有している。
データ出力バッファＯＢ０〜ＯＢｎ−１の出力ノードｑは、半導体チップ１００内のそれぞれ対応するデータ配線１２０ｄｑ０〜１２０ｄｑｎ−１を介して、それぞれ対応するデータパッド１１０ｄｑ０〜１１０ｄｑｎ−１に接続されている。データパッド１１０ｄｑ０〜１１０ｄｑｎ−１は、基板２００に設けられた基板配線２２０ｄｑ０〜２２０ｄｑｎ−１を介して、それぞれ対応するボール２１０ｄｑ０〜２１０ｄｑｎ−１に接続されている。
また、ストローブ出力バッファＯＢｄｑｓの出力ノードｑは、半導体チップ１００内のストローブ配線１２０ｄｑｓを介してストローブパッド１１０ｄｑｓに接続されている。ストローブパッド１１０ｄｑｓは、基板２００に設けられた基板配線２２０ｄｑｓを介して、ボール２１０ｄｑｓに接続される。
データ出力バッファＯＢ０〜ＯＢｎ−１の電源ノードｖ及び電源ノードｓは、それぞれ半導体チップ１００内の電源配線１２０ｖ１，１２０ｓ１を介して、それぞれ複数の電源パッド１１０ｖ１，１１０ｓ１に接続されている。本発明において電源パッド１１０ｖ１，１１０ｓ１をそれぞれ複数個設けることは必須でないが、データ出力バッファＯＢ０〜ＯＢｎ−１に十分な電力を供給ためには、電源パッド１１０ｖ１，１１０ｓ１をそれぞれ複数個設けることが好ましい。これら複数の電源パッド１１０ｖ１及び複数の電源パッド１１０ｓ１は、図６に示すように半導体チップ１００の内部で短絡され、データ出力バッファＯＢ０〜ＯＢｎ−１の電源ノードｖ及び電源ノードｓにそれぞれ接続される。
一方、ストローブ出力バッファＯＢｄｑｓの電源ノードｖ及び電源ノードｓは、それぞれ半導体チップ１００内の電源配線１２０ｖ２，１２０ｓ２を介して、それぞれ電源パッド１１０ｖ２，１１０ｓ２に接続されている。電源配線１２０ｖ２は、電源配線１２０ｖ１とは別個の配線であり、半導体チップ１００の内部において絶縁分離されている。同様に、電源配線１２０ｓ２は、電源配線１２０ｓ１とは別個の配線であり、半導体チップ１００の内部において絶縁分離されている。
かかる構成により、データ出力バッファＯＢ０〜ＯＢｎ−１用の電源と、ストローブ出力バッファＯＢｄｑｓ用の電源は、半導体チップ１００の内部において完全に分離される。
これら電源パッドは、基板２００に設けられた基板配線を介してそれぞれ対応する電源ボールに接続される。具体的には、データ出力バッファ用の電源パッド１１０ｖ１，１１０ｓ１については、それぞれ対応する基板配線２２０ｖ１，２２０ｓ１を介して、それぞれ対応する電源ボール２１０ｖ１，２１０ｓ１に接続され、ストローブ出力バッファ用の電源パッド１１０ｖ２，１１０ｓ２については、それぞれ対応する基板配線２２０ｖ２，２２０ｓ２を介して、それぞれ対応する電源ボール２１０ｖ２，２１０ｓ２に接続される。基板配線２２０ｖ２は、基板配線２２０ｖ１とは別個の配線であり、基板２００上において絶縁分離されている。同様に、基板配線２２０ｓ２は、基板配線２２０ｓ１とは別個の配線であり、基板２００上において絶縁分離されている。
かかる構成により、データ出力バッファＯＢ０〜ＯＢｎ−１用の電源と、ストローブ出力バッファＯＢｄｑｓ用の電源は、基板２００上においても完全に分離される。
これにより、データ出力バッファＯＢ０〜ＯＢｎ−１の動作に伴って発生する電源ノイズは、ストローブ出力バッファＯＢｄｑｓには伝搬しないため、ストローブ信号ＤＱＳの信号品質を高めることが可能となる。これに対し、第１の比較例である図８に示すように、データ出力バッファＯＢ０〜ＯＢｎ−１用の電源とストローブ出力バッファＯＢｄｑｓ用の電源を半導体チップ１００の内部において電気的に接続したり、第２の比較例である図９に示すように、データ出力バッファＯＢ０〜ＯＢｎ−１用の電源とストローブ出力バッファＯＢｄｑｓ用の電源を基板２００において電気的に接続したりすると、データ出力バッファＯＢ０〜ＯＢｎ−１の動作に伴って発生する電源ノイズが共通の電源配線を介してストローブ出力バッファＯＢｄｑｓに伝搬し、ストローブ信号ＤＱＳの信号品質に影響を与える可能性がある。このような問題は、本実施形態においては上述の通り解消される。
図１０は、半導体チップ１００内の電源配線の好ましいレイアウトを説明するための模式図である。
図１０に示す例では、パッド列ＰＬ１，ＰＬ２にそれぞれ複数の電源パッド１１０ｖ１，１１０ｓ１が設けられており、パッド列ＰＬ２に１個の電源パッド１１０ｖ２と２個の電源パッド１１０ｓ２が設けられている。上述の通り、電源パッド１１０ｖ１，１１０ｓ１はデータ出力バッファＯＢ０〜ＯＢｎ−１用の電源パッドであり、電源パッド１１０ｖ２，１１０ｓ２はストローブ出力バッファＯＢｄｑｓ用の電源パッドである。
また、パッド列ＰＬ１に設けられた複数の電源パッド１１０ｖ１，１１０ｓ１は、パッド列ＰＬ１に沿ってＸ方向に延在する電源配線１３１ａ又は１３３ａによってそれぞれ共通接続され、同様に、パッド列ＰＬ２に設けられた複数の電源パッド１１０ｖ１，１１０ｓ１も、パッド列ＰＬ２に沿ってＸ方向に延在する電源配線１３１ｂ又は１３３ｂによってそれぞれ共通接続される。さらに、パッド列ＰＬ１に沿った電源配線１３１ａ又は１３３ａと、パッド列ＰＬ２に沿った電源配線１３１ｂ又は１３３ｂは、パッド列ＰＬ１，ＰＬ２間に存在する領域Ａ３においてＹ方向に延在する電源配線１３２によって短絡されている。
これにより、パッド列ＰＬ１に設けられた複数の電源パッド１１０ｖ１とパッド列ＰＬ２に設けられた複数の電源パッド１１０ｖ１は、所定の電源配線１３２によって短絡され、同様に、パッド列ＰＬ１に設けられた複数の電源パッド１１０ｓ１とパッド列ＰＬ２に設けられた複数の電源パッド１１０ｓ１は、別の電源配線１３２によって短絡されることになる。その結果、データ出力バッファＯＢ０〜ＯＢｎ−１用の電源がより安定化される。例えば、パッド列ＰＬ２に配置可能な電源パッドの数が少なく、これによりパッド列ＰＬ２側に配置されるデータ出力バッファへの電力供給が不足するような場合であっても、パッド列ＰＬ１に配置可能な電源パッドから電源配線１３２を介して電力供給されるため、各データ出力バッファに十分な電力を供給することが可能となる。
尚、一方のパッド列に配置可能な電源パッドの数が不足する理由は、既に説明したとおり、パッド列ＰＬ１に含まれるパッドについては基板２００の領域Ａ１側に設けられた配線に接続する必要があり、パッド列ＰＬ２に含まれるパッドについては基板２００の領域Ａ２側に設けられた配線に接続する必要があるという制約が存在するからである。しかも、隣接する２つのボール間に配線可能な配線の本数が例えば３本に制限される場合には、領域Ａ１内または領域Ａ２内における基板配線の引き回しにも大きな制約が生じるため、上記のような電力供給不足が生じやすい。このような問題は、Ｙ方向に延在する電源配線１３２を用いて電源配線１３１ａ又は１３３ａと電源配線１３１ｂ又は１３３ｂを短絡することによって解消される。
特に限定されるものではないが、電源配線１３１については１層目のアルミニウム配線層（ＡＬ１）を用い、電源配線１３２については２層目のアルミニウム配線層（ＡＬ２）を用い、電源配線１３３については３層目のアルミニウム配線層（ＡＬ３）を用いることが好ましい。これは、上層の配線層ほど配線の断面積が大きく低抵抗となるため、電源配線１３２に最下層の配線層ＡＬ１を用いると、電源配線１３２によって電源配線１３１ａ又は１３３ａと電源配線１３１ｂ又は１３３ｂとを接続する効果が少なくなってしまうからである。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１０ 半導体装置
１００ 半導体チップ
１１０ パッド
１１０ｄｑ０〜１１０ｄｑｎ−１ データパッド
１１０ｄｑｓ ストローブパッド
１１０ｖ１，１１０ｓ１ 電源パッド（データ出力バッファ用）
１１０ｖ２，１１０ｓ２ 電源パッド（ストローブ出力バッファ用）
１２０ｄｑ０〜１２０ｄｑｎ−１ データ配線
１２０ｄｑｓ ストローブ配線
１２０ｖ１，１２０ｓ１ 電源配線（データ出力バッファ用）
１２０ｖ２，１２０ｓ２ 電源配線（ストローブ出力バッファ用）
１３１〜１３３ 電源配線
２００ 基板
２０１，２０２ 表面の表面
２１０，２１０ｄｑｓ，２１０ｄｑ０〜２１０ｄｑｎ−１ ボール
２１０ｖ１，２１０ｓ１ 電源ボール（データ出力バッファ用）
２１０ｖ２，２１０ｓ２ 電源ボール（ストローブ出力バッファ用）
２２０，２２０ｄｑｓ，２２０ｄｑ０〜２２０ｄｑｎ−１ 基板配線
２２０ｖ１，２２０ｓ１ 基板配線（データ出力バッファ用）
２２０ｖ２，２２０ｓ２ 基板配線（ストローブ出力バッファ用）
２２１，２２２ 基板配線部分
２２３ スルーホール導体
２２３ａ，２２３ｂ スルーホール導体の端部
ＤＱ０〜ＤＱｎ−１ データ信号
ＤＱＳ ストローブ信号
ＯＢ０〜ＯＢｎ データ出力バッファ
ＯＢｄｑｓ ストローブ出力バッファ
ＰＬ１，ＰＬ２ パッド列
ＶＤＤＱ 電源電位
ＶＳＳＱ 接地電位

Claims (12)

  1. データ信号を出力するデータ出力バッファと、
    前記データ出力バッファに第１の電源電位を供給する第１の電源パッドと、
    前記第１の電源パッドに接続される第１の配線と、
    前記データ信号の出力タイミングを示すストローブ信号を出力するストローブ出力バッファと、
    前記ストローブ出力バッファに第２の電源電位を供給する第２の電源パッドと、を有し、
    前記第１の配線と前記第２の電源パッドは、互いに電気的に独立していることを特徴とする半導体チップ。
  2. 前記第１の電源電位と前記第２の電源電位は互いに同じレベルであることを特徴とする請求項１に記載の半導体チップ。
  3. 前記第１及び第２の電源電位は、接地電位よりも高電位であることを特徴とする請求項１又は２に記載の半導体チップ。
  4. 前記データ出力バッファに前記接地電位を供給する第３の電源パッドと、
    前記第３の電源パッドに接続される第２の配線と、
    前記ストローブ出力バッファに前記接地電位を供給する第４の電源パッドと、をさらに有し、
    前記第２の配線と前記第４の電源パッドは、互いに電気的に独立していることを特徴とする請求項３に記載の半導体チップ。
  5. 前記データ出力バッファ及び前記第１の電源パッドを複数備え、前記第１の配線は前記複数のデータ出力バッファと前記複数の第１の電源パッドとを共通接続することを特徴とする請求項１乃至４のいずれか一項に記載の半導体チップ。
  6. 第１及び第２の電源ノードと第１の出力ノードを有し、第１及び第２の電源ノードのいずれか一方を前記第１の出力ノードに接続することによって前記第１の出力ノードからデータ信号を出力するデータ出力バッファと、
    第３及び第４の電源ノードと第２の出力ノードを有し、第３及び第４の電源ノードのいずれか一方を前記第２の出力ノードに接続することによって前記第２の出力ノードから前記データ信号の出力タイミングを示すストローブ信号を出力するストローブ出力バッファと、
    前記第１の出力ノードに接続されたデータパッドと、
    前記第２の出力ノードに接続されたストローブパッドと、
    いずれも第１の電源電位が供給される第１及び第３の電源パッドと、
    いずれも第２の電源電位が供給される第２及び第４の電源パッドと、
    前記第１乃至第４の電源パッドと前記第１乃至第４の電源ノードとをそれぞれ接続し、互いに絶縁分離された第１乃至第４の電源配線と、を備えることを特徴とする半導体チップ。
  7. それぞれ第１の方向に並べて配置された複数のパッドからなり、互いに前記第１の方向と直交する第２の方向に隣接して配置された第１及び第２のパッド列を備え、
    前記第１及び第２のパッド列には、いずれも前記第１及び第２の電源パッドが複数個含まれており、
    前記第１のパッド列に含まれる前記第１の電源パッドと前記第２のパッド列に含まれる前記第１の電源パッドとを接続する第５の電源配線と、前記第１のパッド列に含まれる前記第２の電源パッドと前記第２のパッド列に含まれる前記第２の電源パッドとを接続する第６の電源配線とをさらに備える、ことを特徴とする請求項６に記載の半導体チップ。
  8. 前記第５及び第６の電源配線は、いずれも、前記第１又は第２のパッド列に沿って前記第１の方向に延在する第１の配線部分と、前記第１及び第２のパッド列に挟まれた領域において前記第２の方向に延在する第２の配線部分とを含んでおり、
    前記第２の配線部分は、前記第１の配線部分の少なくとも一部よりも上層の配線層に形成されている、ことを特徴とする請求項７に記載の半導体チップ。
  9. 請求項６乃至８のいずれか一項に記載の半導体チップと、前記半導体チップが搭載された基板とを備え、
    前記基板は、第１乃至第４の電源ボールと、前記第１乃至第４の電源パッドと前記第１乃至第４の電源ボールとをそれぞれ接続し、互いに絶縁分離された第１乃至第４の基板配線と、を備えることを特徴とする半導体装置。
  10. 前記基板は、
    前記半導体チップが搭載された第１の面と、
    前記第１乃至第４の電源ボールが設けられた第２の面と、
    前記第１乃至第４の基板配線のうち前記第１の面に設けられた第１の基板配線部分と、
    前記第１乃至第４の基板配線のうち前記第２の面に設けられた第２の基板配線部分と、
    前記基板を貫通して設けられ、前記第１の基板配線部分と前記第２の基板配線部分とを接続する複数のスルーホール導体と、を有し、
    前記複数のスルーホール導体は、それぞれ前記第１の基板配線部分と接する第１の端部と、前記第２の基板配線部分と接する第２の端部とを含み、前記第１の端部とこれに対応する前記第２の端部はいずれも平面視で同じ位置に設けられている、ことを特徴とする請求項９に記載の半導体装置。
  11. データ信号を出力するデータ出力バッファと、前記データ出力バッファに第１の電源電位を供給する第１の電源パッドと、前記第１の電源パッドに接続される第１の配線と、前記データ信号の出力タイミングを示すストローブ信号を出力するストローブ出力バッファと、前記ストローブ出力バッファに第２の電源電位を供給し、且つ、前記第１の配線対して電気的に独立している第２の電源パッドとを有する半導体チップと、
    第１の面及び前記第１の面と対向する第２の面を有し、前記第１の面側に前記半導体チップが搭載された基板と、
    前記基板の前記第２の面に設けられ、前記半導体チップの前記第１の電源パッドに前記第１の電源電位を供給する第１の電源ボールと、
    前記基板の前記第２の面に設けられ、前記半導体チップの前記第２の電源パッドに前記第２の電源電位を供給する第２の電源ボールと、を備え、
    前記第１の電源ボール及び前記第２の電源ボールは、電気的に接続されていないことを特徴とする半導体装置。
  12. 前記基板は単層構造であり、内部に配線層が設けられていないことを特徴とする請求項１１に記載の半導体装置。
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