JP2008192651A - 半導体素子ユニットとその複合体及び半導体装置とそのモジュール並びにそれらの組立構造とフィルム基板の接続構造 - Google Patents
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Abstract
【課題】 本発明は、低抵抗化と外部からの不要電磁輻射を受けにし、寄生インダクタンスが小さく、低温で組立可能な半導体装置の構造を提供することにある。
【解決手段】本発明の半導体装置は、フィルム状の基板本体2Aを表裏貫通する透孔に導電材料を充填してなる貫通ビア2Cと該貫通ビアに接続する配線または端子を備えてフィルム基板2が構成されるとともに、端子部材1Cを備えた半導体素子1が前記端子部材を前記配線または端子に電気的に接続して前記フィルム状の基板本体2A上に取り付けられてなる。
【選択図】図1
【解決手段】本発明の半導体装置は、フィルム状の基板本体2Aを表裏貫通する透孔に導電材料を充填してなる貫通ビア2Cと該貫通ビアに接続する配線または端子を備えてフィルム基板2が構成されるとともに、端子部材1Cを備えた半導体素子1が前記端子部材を前記配線または端子に電気的に接続して前記フィルム状の基板本体2A上に取り付けられてなる。
【選択図】図1
Description
本発明は半導体装置に関するもので、特に、高速メモリの実装に必要な、寄生インダクタンスが小さく、高速信号伝送が可能な実装系を構成する接続信頼性の高い多段積層構造の半導体素子ユニットとその複合体及び半導体装置とそのモジュール並びにそれらの組立構造とフィルム基板の接続構造に関する。
従来、半導体素子を基板に搭載する場合、半導体素子に設けられた突起電極を介して実装基板に設けられたはんだ層を溶融し、凝固させることによって電気的接合を取る構造が知られている。(特許文献1参照)
しかし、高速大容量のチップサイズの大きなメモリや大規模論理チップでは、半導体素子と実装基板の間に熱膨張係数の大きな差があるため、はんだの溶融状態から凝固に至る間によって、はんだ継手が損傷を受ける場合があり、実装歩留まりの低下をもたらす原因のひとつとなっていた。
この対策として、半導体素子と実装基板の間に熱硬化樹脂を入れ、はんだ接合と同時に樹脂を硬化させることではんだ継手に集中する力を分散させるなどの方法がなされてきた。
また、ひとつの半導体装置の中に複数の半導体素子を積層する場合、実装基板に半導体素子をワイヤボンディングし、さらにその上に半導体素子を積層し、ワイヤボンディングするなどの方法で積層半導体装置を製造している。
特許第3809125号公報
しかし、高速大容量のチップサイズの大きなメモリや大規模論理チップでは、半導体素子と実装基板の間に熱膨張係数の大きな差があるため、はんだの溶融状態から凝固に至る間によって、はんだ継手が損傷を受ける場合があり、実装歩留まりの低下をもたらす原因のひとつとなっていた。
この対策として、半導体素子と実装基板の間に熱硬化樹脂を入れ、はんだ接合と同時に樹脂を硬化させることではんだ継手に集中する力を分散させるなどの方法がなされてきた。
また、ひとつの半導体装置の中に複数の半導体素子を積層する場合、実装基板に半導体素子をワイヤボンディングし、さらにその上に半導体素子を積層し、ワイヤボンディングするなどの方法で積層半導体装置を製造している。
従来から、マイクロストリップ構造と低抵抗な電源層を有する多層基板に半導体素子を搭載することによって、半導体装置を構成し、前記課題が改善されてきた。
しかし、従来の技術においては、半導体装置を積層する場合、はんだを介して接続することが不可欠であるため、はんだ溶融温度以下での積層組立を実現することはできなかった。また、溶融はんだを用いて高温で接続する限り、半導体素子と実装基板との間に熱膨張係数の大きな差があるため、はんだ継手が損傷を受け易く、実装歩留まりを向上させることができなかった。
しかし、従来の技術においては、半導体装置を積層する場合、はんだを介して接続することが不可欠であるため、はんだ溶融温度以下での積層組立を実現することはできなかった。また、溶融はんだを用いて高温で接続する限り、半導体素子と実装基板との間に熱膨張係数の大きな差があるため、はんだ継手が損傷を受け易く、実装歩留まりを向上させることができなかった。
本発明は、以上のような事情に鑑みてなされたもので、電源の低抵抗化と外部からの不要電磁輻射を受けにくくするとともに、寄生インダクタンスが小さく、低温で組立可能な半導体素子ユニットとその複合体及び半導体装置とそのモジュール並びにそれらの組立構造とフィルム基板の接続構造を提供することにある。
また、本発明の他の目的として、はんだ溶融温度より低い温度で半導体装置の積層が可能な構造を提供することにある。
また、本発明の他の目的として、はんだ溶融温度より低い温度で半導体装置の積層が可能な構造を提供することにある。
(1)本発明の半導体素子ユニットは、フィルム状の基板本体を表裏貫通する透孔に導電材料を充填してなる貫通ビアと該貫通ビアに接続する配線または端子を備えてフィルム基板が構成されるとともに、端子部材を備えた半導体素子が前記端子部材を前記配線または端子に電気的に接続して前記フィルム状の基板本体上に取り付けられてなることを特徴とする。
(2)本発明の半導体素子ユニットは、前記フィルム状の基板本体の配線または端子と前記半導体素子の端子部材が接合されてなることを特徴とする。
(3)本発明の半導体素子ユニットは、前記半導体素子に形成された端子部材の少なくとも表面と、前記フィルム状の基板本体の配線または端子の少なくとも表面がAuを主体とする被覆層からなる。
(4)本発明の半導体装置は、(1)〜(3)の何れかに記載の半導体素子ユニットのフィルム状の基板本体が前記貫通ビアを多層配線基板表面側の配線または端子に超音波接合して多層配線基板に接合されてなることを特徴とする。
(5)本発明の半導体装置は、(1)〜(3)の何れかに記載の半導体素子ユニットのフィルム状の基板本体が前記貫通ビアを多層配線基板の表面側のビア上の配線または端子に超音波接合して前記多層配線基板に接合されてなることを特徴とする。
(3)本発明の半導体素子ユニットは、前記半導体素子に形成された端子部材の少なくとも表面と、前記フィルム状の基板本体の配線または端子の少なくとも表面がAuを主体とする被覆層からなる。
(4)本発明の半導体装置は、(1)〜(3)の何れかに記載の半導体素子ユニットのフィルム状の基板本体が前記貫通ビアを多層配線基板表面側の配線または端子に超音波接合して多層配線基板に接合されてなることを特徴とする。
(5)本発明の半導体装置は、(1)〜(3)の何れかに記載の半導体素子ユニットのフィルム状の基板本体が前記貫通ビアを多層配線基板の表面側のビア上の配線または端子に超音波接合して前記多層配線基板に接合されてなることを特徴とする。
(6)本発明の半導体素子ユニット複合体は、(1)〜(3)の何れかに記載の半導体素子ユニットが複数重ねられるとともに、下段側の半導体素子ユニットの半導体素子の上に上段側の半導体素子ユニットのフィルム状の基板本体を配置し、該基板本体を下段側の半導体素子ユニットに向けて湾曲させ、上段側の半導体素子ユニットのフィルム状の基板本体の端部と下段側の半導体素子ユニットのフィルム状の基板本体の端部を多層配線基板の面方向に並べ、該多層配線基板側の配線または端子に超音波接合されてなることを特徴とする。
(7)本発明の半導体素子ユニット複合体は、(1)〜(3)の何れかに記載の半導体素子ユニットが複数重ねられるとともに、下段側の半導体素子ユニットの半導体素子の上に上段側の半導体素子ユニットのフィルム状の基板本体を配置し、該基板本体を下段側の半導体素子ユニットに向けて湾曲させ、該基板本体の端部側を下段側の半導体素子ユニットの基板本体上に沿わせ、上段側の基板本体の貫通ビアを下段側の基板本体の貫通ビアを介して多層配線基板の配線または端子に超音波接合して上下の半導体素子ユニットが接合されてなることを特徴とする。
(8)本発明の半導体装置は、(6)または(7)に記載の複数の半導体素子ユニットのうち、半導体素子ユニットのフィルム状の基板本体が、その貫通ビアを多層配線基板表面側の配線または端子に超音波接合して多層配線基板に接合されてなることを特徴とする。
(9)本発明の半導体装置は、(6)または(7)に記載の複数の半導体素子ユニットのうち、半導体素子ユニットのフィルム状の基板本体が、その貫通ビアを多層配線基板表面側のビア上の配線または端子に超音波接合して多層配線基板に接合されてなることを特徴とする。
(7)本発明の半導体素子ユニット複合体は、(1)〜(3)の何れかに記載の半導体素子ユニットが複数重ねられるとともに、下段側の半導体素子ユニットの半導体素子の上に上段側の半導体素子ユニットのフィルム状の基板本体を配置し、該基板本体を下段側の半導体素子ユニットに向けて湾曲させ、該基板本体の端部側を下段側の半導体素子ユニットの基板本体上に沿わせ、上段側の基板本体の貫通ビアを下段側の基板本体の貫通ビアを介して多層配線基板の配線または端子に超音波接合して上下の半導体素子ユニットが接合されてなることを特徴とする。
(8)本発明の半導体装置は、(6)または(7)に記載の複数の半導体素子ユニットのうち、半導体素子ユニットのフィルム状の基板本体が、その貫通ビアを多層配線基板表面側の配線または端子に超音波接合して多層配線基板に接合されてなることを特徴とする。
(9)本発明の半導体装置は、(6)または(7)に記載の複数の半導体素子ユニットのうち、半導体素子ユニットのフィルム状の基板本体が、その貫通ビアを多層配線基板表面側のビア上の配線または端子に超音波接合して多層配線基板に接合されてなることを特徴とする。
(10)本発明の半導体装置は、(1)〜(3)の何れかに記載の半導体素子ユニットのフィルム状の基板本体上に前記半導体素子と同等かそれよりも厚いスペーサ基板が前記半導体素子の周囲に位置するように配置され、前記スペーサ基板を表裏貫通して設けられた透孔に導電材料を充填して貫通ビアが形成され、前記フィルム状の基板本体に設けられた貫通ビアの上に前記スペーサ基板に形成された貫通ビアが設置され、両ビアを超音波接合して前記基板本体に前記スペーサ基板が接合されてなることを特徴とする。
(11)本発明の半導体装置モジュールは、(10)に記載の半導体素子ユニット複合体が複数上下に積み重ねられ、下段側の半導体素子ユニット複合体の貫通ビアの上に上段側の半導体素子ユニット複合体の貫通ビアが設置され、前記ビアを超音波接合することにより下段側の半導体素子ユニット複合体と上段側の半導体素子ユニット複合体が接合されてなることを特徴とする。
(12)本発明の半導体装置モジュールは、(10)に記載の複数積み重ねられた半導体素子ユニット複合体において、上下の半導体素子ユニット複合体のフィルム状の基板本体を接合する貫通ビアが最上段の半導体素子ユニット複合体の貫通ビアから最下段の半導体素子ユニット複合体の貫通ビアまで上下に一列に接続されてなることを特徴とする。
(13)本発明の半導体装置モジュールの組み立て構造は、(11)または(12)に記載の半導体装置モジュールが、最下段のフィルム状の基板本体の貫通ビアを多層配線基板側の電極に超音波接合して多層配線基板に接合されてなることを特徴とする。
(12)本発明の半導体装置モジュールは、(10)に記載の複数積み重ねられた半導体素子ユニット複合体において、上下の半導体素子ユニット複合体のフィルム状の基板本体を接合する貫通ビアが最上段の半導体素子ユニット複合体の貫通ビアから最下段の半導体素子ユニット複合体の貫通ビアまで上下に一列に接続されてなることを特徴とする。
(13)本発明の半導体装置モジュールの組み立て構造は、(11)または(12)に記載の半導体装置モジュールが、最下段のフィルム状の基板本体の貫通ビアを多層配線基板側の電極に超音波接合して多層配線基板に接合されてなることを特徴とする。
(14)本発明の半導体装置モジュールの組み立て構造は、前記フィルム状の基板本体の表面側と裏面側に前記貫通ビアにより導通された配線または端子が設けられ、前記上下に積み重ねられた複数の半導体装置モジュールの半導体素子の複数の端子部材が前記フィルム状の基板本体の配線または端子と貫通ビアを介して前記多層配線基板の配線または端子に接続されてなることを特徴とする。
(15)本発明のフィルム基板の接続構造は、フィルム状の基板本体を備えたフィルム基板に該基板本体を厚さ方向に貫通する透孔が形成され、該透孔に導電材料を充填して貫通ビアが構成され、前記基板本体の表面側あるいは裏面側に位置する貫通ビアの接合面の少なくとも一方に、複数の導電材料製の被覆層からなる接合層が形成され、前記フィルム基板が接合されるリジッド基板等の取付基板に配線または端子が形成されるとともに、前記フィルム基板が、前記貫通ビア最表面の被覆接合層を前記取付基板の配線または端子の表面層に当接し超音波接合して前記取付基板に接合されてなることを特徴とする。
(15)本発明のフィルム基板の接続構造は、フィルム状の基板本体を備えたフィルム基板に該基板本体を厚さ方向に貫通する透孔が形成され、該透孔に導電材料を充填して貫通ビアが構成され、前記基板本体の表面側あるいは裏面側に位置する貫通ビアの接合面の少なくとも一方に、複数の導電材料製の被覆層からなる接合層が形成され、前記フィルム基板が接合されるリジッド基板等の取付基板に配線または端子が形成されるとともに、前記フィルム基板が、前記貫通ビア最表面の被覆接合層を前記取付基板の配線または端子の表面層に当接し超音波接合して前記取付基板に接合されてなることを特徴とする。
(16)本発明のフィルム基板の接続構造は、(15)に記載の接合層の最表面層がAuを主体とする被覆接合層からなり、前記配線の最表面層がAuを主体とする表面層からなり、前記フィルム基板が、前記Auを主体とする被覆接合層を前記Auを主体とする表面層に当接させて前記貫通ビアを超音波接合されてなることを特徴とする。
(17)本発明のフィルム基板の接続構造は、フィルム状の基板本体を備えたフィルム基板に該基板本体を厚さ方向に貫通する透孔が形成され、該透孔に導電材料を充填して貫通ビアが構成され、前記基板本体の表面側あるいは裏面側に位置する貫通ビアの接合面の少なくとも一方に、接合層が形成されてフィルム基板が構成されるとともに、前記フィルム基板が複数、各フィルム基板に設けた貫通ビアどうしをフィルム基板の面方向に同一位置で縦方向に積み重ねて積層され、上下に積み重ねられた貫通ビアどうしを超音波接合により接合することで積層したフィルム基板が接合されてなることを特徴とする。
(18)本発明のフィルム基板の接続構造は、前記貫通ビアの接合層の最表面層がAuを主体とする被覆接合層からなり、前記フィルム基板が、前記Auを主体とする被覆接合層を他のフィルム基板の被覆接合層に超音波接合して積み重ねた貫通ビアを介し接合されてなることを特徴とする。
(17)本発明のフィルム基板の接続構造は、フィルム状の基板本体を備えたフィルム基板に該基板本体を厚さ方向に貫通する透孔が形成され、該透孔に導電材料を充填して貫通ビアが構成され、前記基板本体の表面側あるいは裏面側に位置する貫通ビアの接合面の少なくとも一方に、接合層が形成されてフィルム基板が構成されるとともに、前記フィルム基板が複数、各フィルム基板に設けた貫通ビアどうしをフィルム基板の面方向に同一位置で縦方向に積み重ねて積層され、上下に積み重ねられた貫通ビアどうしを超音波接合により接合することで積層したフィルム基板が接合されてなることを特徴とする。
(18)本発明のフィルム基板の接続構造は、前記貫通ビアの接合層の最表面層がAuを主体とする被覆接合層からなり、前記フィルム基板が、前記Auを主体とする被覆接合層を他のフィルム基板の被覆接合層に超音波接合して積み重ねた貫通ビアを介し接合されてなることを特徴とする。
本発明構造であるならば、表裏に回路形成が可能なフィルム配線基板を用いることで、高速信号伝送に適した配線(例えばマイクロストリップ構造)を形成し、半導体素子に形成した突起電極と超音波接合することによって寄生インダクタンスの小さな電気的接続が達成される。
さらに、フィルム基板の表裏を電気的に接続する貫通ビアを有し、しかもその貫通ビアをめっきなどの方法によって金属で実質的に充填することによって、超音波振動を伝達し易く、そのため、次の実装階層である多層基板との間をはんだ溶融温度よりも低い温度で常温に近い低温での超音波接合を達成できる。このように貫通ビアを介した超音波接合手段を活用することによって、フィルム基板の多段積層構造も温度階層を気にすることなく比較的容易に構成することができる。
さらに、フィルム基板の表裏を電気的に接続する貫通ビアを有し、しかもその貫通ビアをめっきなどの方法によって金属で実質的に充填することによって、超音波振動を伝達し易く、そのため、次の実装階層である多層基板との間をはんだ溶融温度よりも低い温度で常温に近い低温での超音波接合を達成できる。このように貫通ビアを介した超音波接合手段を活用することによって、フィルム基板の多段積層構造も温度階層を気にすることなく比較的容易に構成することができる。
超音波接合を行う場合、接合する部分どうしはAuとAuを介する接合が最も確実かつ良好な接合となる。
従って、フィルム基板ではなく、リジット基板等の剛性の高い多層基板にフィルム基板を接合する場合、フィルム基板側が貫通ビアであるならば、多層基板側は、配線、端子、ビアの何れであってもフィルム状の基板本体に設けた貫通ビアを介して超音波接合が可能となる。
従って、フィルム基板ではなく、リジット基板等の剛性の高い多層基板にフィルム基板を接合する場合、フィルム基板側が貫通ビアであるならば、多層基板側は、配線、端子、ビアの何れであってもフィルム状の基板本体に設けた貫通ビアを介して超音波接合が可能となる。
半導体素子ユニットを複数積層し、取付基板に接合する構造の場合、半導体素子ユニットの単位毎に実使用状態に近い高速テストを行い、高周波駆動のテストを行って良品となった半導体素子ユニットのみを選択後、積層することで良品のみを集めた半導体素子ユニット複合体を得ることができる。
また、スペーサ基板により半導体素子の周囲を囲み、上面フラットな状態の半導体素子ユニット複合体としてから必要枚数積層する構造を採用するならば、上下に積層する半導体素子ユニット複合体どうしのフィルム基板の貫通ビアを積み重ねることが容易にできるので、積み重ねた貫通ビアを介して複数枚の半導体素子ユニット複合体の超音波接合が実現でき、半導体素子ユニット複合体を複数枚接合して一体化した構造の半導体装置モジュールを得ることができる。
また、スペーサ基板により半導体素子の周囲を囲み、上面フラットな状態の半導体素子ユニット複合体としてから必要枚数積層する構造を採用するならば、上下に積層する半導体素子ユニット複合体どうしのフィルム基板の貫通ビアを積み重ねることが容易にできるので、積み重ねた貫通ビアを介して複数枚の半導体素子ユニット複合体の超音波接合が実現でき、半導体素子ユニット複合体を複数枚接合して一体化した構造の半導体装置モジュールを得ることができる。
この半導体装置モジュールは、上下に積み重なった貫通ビアの接合により一体化されるので、半導体素子ユニット複合体どうしの接合性も良好であり、フィルム基板のような可撓性の剛性の低いものが積層されていても、全体としてまとまってハンドリングには充分な程度の剛性を発揮し、取り扱い性に優れる。
以下、本発明の一実施形態による半導体素子ユニットあるいは半導体装置等を図面を参照して説明するが、本発明は以下に説明する実施形態に制限されるものでないことは勿論である。
図1は本発明に係る半導体素子ユニットAを備えた半導体装置Bの第1実施形態の断面構造を示す概念図である。
図1において、半導体素子1がフィルム基板2の上に取り付けられて半導体素子ユニットAが構成され、この半導体素子ユニットAがリジット基板等の取付基板5に取り付けられて半導体装置Bが構成されている。
前記半導体素子1は、内部に各種のIC(集積回路)、LSI(大規模集積回路)等、あるいはMPU(Micro Processing Unit)、MCU(Micro Controller Unit)、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)、ゲートアレイ等に代表される回路を単独搭載あるいは複合搭載してなる機能素子を含み、それら機能素子を樹脂やセラミックなどの封止材料により封止してなる板状の封止体1Aを備えたパッケージ構成部品であり、封止体1Aの底面側に複数の凸部状の端子基部1Bとこの端子基部1Bから突起状に形成された突起端子1Cからなる端子部材1Dが形成された概形とされてなる。なお、本実施形態では封止体1Aの底面側に端子部材1Dを複数設けた構造を半導体素子1の一例として示したが、パッケージ型の半導体素子は他に種々の形状があり、板状の封止体1Aの側面から足型の端子を複数設けた構造、封止体1Aの底面に針状あるいはピン状の端子を複数設けた形状、端子の作用をなす半田ボールを設けた構造等、いずれの形状の半導体素子であっても封止体1Aから突出して設けられている端子部材を備えた構成であれば、広く本発明を適用することができる。
図1は本発明に係る半導体素子ユニットAを備えた半導体装置Bの第1実施形態の断面構造を示す概念図である。
図1において、半導体素子1がフィルム基板2の上に取り付けられて半導体素子ユニットAが構成され、この半導体素子ユニットAがリジット基板等の取付基板5に取り付けられて半導体装置Bが構成されている。
前記半導体素子1は、内部に各種のIC(集積回路)、LSI(大規模集積回路)等、あるいはMPU(Micro Processing Unit)、MCU(Micro Controller Unit)、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)、ゲートアレイ等に代表される回路を単独搭載あるいは複合搭載してなる機能素子を含み、それら機能素子を樹脂やセラミックなどの封止材料により封止してなる板状の封止体1Aを備えたパッケージ構成部品であり、封止体1Aの底面側に複数の凸部状の端子基部1Bとこの端子基部1Bから突起状に形成された突起端子1Cからなる端子部材1Dが形成された概形とされてなる。なお、本実施形態では封止体1Aの底面側に端子部材1Dを複数設けた構造を半導体素子1の一例として示したが、パッケージ型の半導体素子は他に種々の形状があり、板状の封止体1Aの側面から足型の端子を複数設けた構造、封止体1Aの底面に針状あるいはピン状の端子を複数設けた形状、端子の作用をなす半田ボールを設けた構造等、いずれの形状の半導体素子であっても封止体1Aから突出して設けられている端子部材を備えた構成であれば、広く本発明を適用することができる。
また、本実施形態の半導体素子1とフィルム基板2を備えた半導体装置Bを半導体パッケージの内部に封入されている内部基板(インターポーザ)とすることも可能であり、取付基板5をメモリモジュールやいわゆるSiP(System in Package)あるいはSoP(Small Outline Package)のモジュール基板やパッケージ基板と見立てることもできる。
前記端子部材1Dの突起端子1Cは先端部に丸形形状(R形状)を付した金属導電体からなるピン型に形成されている。この突起端子1Cの先端部にはNiの下地層を介してAuを主体とするAuメッキ層が形成されていることが好ましい。本発明においてAu(金)を主体とする層とは、Au濃度50%以上のものを意味し、例えば99%以上の高純度析出めっき型のAuメッキ層、純度98%の24Kメッキ層、純度約56%〜60%程度の14KのAu合金メッキ層など、いずれの濃度の層であってもAuを主体とする層であれば適用できる。
前記端子部材1Dの突起端子1Cは先端部に丸形形状(R形状)を付した金属導電体からなるピン型に形成されている。この突起端子1Cの先端部にはNiの下地層を介してAuを主体とするAuメッキ層が形成されていることが好ましい。本発明においてAu(金)を主体とする層とは、Au濃度50%以上のものを意味し、例えば99%以上の高純度析出めっき型のAuメッキ層、純度98%の24Kメッキ層、純度約56%〜60%程度の14KのAu合金メッキ層など、いずれの濃度の層であってもAuを主体とする層であれば適用できる。
前記フィルム基板2は、撓曲性を有する熱可塑性の樹脂フィルム((PI)ポリイミドフィルム等)からなる基板本体2Aと、基板本体2Aをその厚さ方向に貫通する複数の透孔2Bに個々にメッキ銅などの導電性金属材料を充填してなる貫通ビア2Cと、基板本体2の表面側に形成されて前記貫通ビア2Cに接続されている表面側の配線2Dまたは端子2dと、基板本体2の裏面側に形成されて前記貫通ビア2Cに接続されている裏面側の配線2Eを具備して構成されている。
前記貫通ビア2Cは、図3に拡大して示すように銅メッキなどの導電性金属材料により透孔2Cを充填するように形成され、基板本体2Aの表面側と裏面側に透孔2Cより径の大きなフランジ部2Fを有するようにリベット型に形成されている。また、貫通ビア2Cにおいて基板本体2Aの表面側に設けられているフランジ部2Fの上面側にはNiメッキによる下地層7とAuを主体とする被覆層8とからなる接合層9が形成され、基板本体2Aの裏面側に設けられているフランジ部2Fの下面側にもNiメッキによる下地層7とAuを主体とする被覆層8とからなる接合層9が形成されている。また、これらの下地層7とAuを主体とする被覆層8はフィルム基板2において表面あるいは裏面側に露出して形成されている後述の配線13あるいは端子13aにも被覆されていることが望ましい。
なお、貫通ビア2Cはこの形態ではリベット型に形成され、抜け止めされた構造とされているが、貫通ビア2Cの形状はリベット型に限るものではなく、配線や端子とひと続きとなった形状、あるいは、単に透孔2Bを埋めた柱状など形状は問わない。
前記貫通ビア2Cは、図3に拡大して示すように銅メッキなどの導電性金属材料により透孔2Cを充填するように形成され、基板本体2Aの表面側と裏面側に透孔2Cより径の大きなフランジ部2Fを有するようにリベット型に形成されている。また、貫通ビア2Cにおいて基板本体2Aの表面側に設けられているフランジ部2Fの上面側にはNiメッキによる下地層7とAuを主体とする被覆層8とからなる接合層9が形成され、基板本体2Aの裏面側に設けられているフランジ部2Fの下面側にもNiメッキによる下地層7とAuを主体とする被覆層8とからなる接合層9が形成されている。また、これらの下地層7とAuを主体とする被覆層8はフィルム基板2において表面あるいは裏面側に露出して形成されている後述の配線13あるいは端子13aにも被覆されていることが望ましい。
なお、貫通ビア2Cはこの形態ではリベット型に形成され、抜け止めされた構造とされているが、貫通ビア2Cの形状はリベット型に限るものではなく、配線や端子とひと続きとなった形状、あるいは、単に透孔2Bを埋めた柱状など形状は問わない。
前記取付基板5は、多層配線プリント基板と称される構造を有し、複数層の内部プリント基板を接合一体化してなる構造とされ、内部プリント基板を各層毎に貫通する形式のフィルドビア11と内部プリント基板の表面部側や裏面部側に設けられた内部配線12が備えられ、取付基板5の表面側には、内部プリント基板を貫通しているフィルドビア11のうち、取付基板5の表面に到達しているものに接続されている表面側配線13と表面側端子13aが設けられ、取付基板5の裏面側には、内部プリント基板を貫通しているフィルドビア11のうち、取付基板5の裏面に到達しているものに接続されている裏面側配線14と裏面側端子14aが設けられている。また、取付基板5の表面側配線13と表面側端子13aの上面には、Niメッキによる下地層17とAuを主体とする被覆層18とからなる接合層19が形成されている。
この取付基板5はリジットな構造とされ、熱可塑性樹脂にフィラーなどを混入して硬化させてなるフィルム状の基板本体2Aよりも剛性の高い構造とされる。
この取付基板5はリジットな構造とされ、熱可塑性樹脂にフィラーなどを混入して硬化させてなるフィルム状の基板本体2Aよりも剛性の高い構造とされる。
前記半導体素子1の突起端子1Cは、フィルム基板2の配線2Dに接続される部分においては半田などの接合材により電気的に接続されているが、突起端子1Cにおいて貫通ビア2Cに接続されているものは、超音波接合されている。
超音波接合としては、例えば、図2に示す如き超音波接合具15を用いて半導体素子1をフィルム基板2に接合するには、半導体素子1とフィルム基板2を重ねた後、半導体素子1を上から押さえ付けておき、裏面側から超音波接合具15を押し付けるか、半導体素子1とフィルム基板2を図1に示す状態とは上下逆として重ね合わせ、上方から超音波接合具15を押し当てて行うことができる。
超音波接合条件として具体的には、接合周波数50kHz、接合温度25℃、接合荷重5〜10N、振幅8〜16μm、接合時間0.2秒、ポリイミド製のフィルム基板厚さ50μm、銅製貫通ビア径30μm程度の条件で確実に超音波接合することができる。
超音波接合としては、例えば、図2に示す如き超音波接合具15を用いて半導体素子1をフィルム基板2に接合するには、半導体素子1とフィルム基板2を重ねた後、半導体素子1を上から押さえ付けておき、裏面側から超音波接合具15を押し付けるか、半導体素子1とフィルム基板2を図1に示す状態とは上下逆として重ね合わせ、上方から超音波接合具15を押し当てて行うことができる。
超音波接合条件として具体的には、接合周波数50kHz、接合温度25℃、接合荷重5〜10N、振幅8〜16μm、接合時間0.2秒、ポリイミド製のフィルム基板厚さ50μm、銅製貫通ビア径30μm程度の条件で確実に超音波接合することができる。
また、フィルム基板2の貫通ビア2Cにおいて取付基板5に対して接合する部分についても超音波接合がなされている。取付基板5の表面部分に位置するフィルドビア11の上にフィルム基板2の貫通ビア2Cを設置している部分にあっては、超音波接合具15を上から押し付けて例えば前述の条件で超音波接合することができる。また、取付基板5の表面部分に位置する表面側配線13の上にフィルム基板2の貫通ビア2Cを配置している部分にあっては、超音波接合具15を上から押し付けて例えば前述の条件で超音波接合することができる。
前記超音波接合具15により超音波接合を行うためには、超音波接合具15により必要な圧力を印加しつつ超音波を接合部位に正確に伝達する必要がある。ここで超音波接合具15と接合部位との間に、樹脂や柔軟材などの振動減衰の要因となるものを介在させると超音波接合は極めて困難となる。例えば、ポリイミドのフィルム状の基板本体上に配線を形成したフィルム基板を2枚用意し、配線どうしを当接させてこれらを挟むように加圧して接合具により超音波溶接しようとしても、配線どうしの間に挟持しているポリイミドなどの熱硬化性樹脂が超音波振動を減衰させ、接合するべき部位に伝達される振動数を変えてしまうので、満足な超音波接合ができない。
前記超音波接合具15により超音波接合を行うためには、超音波接合具15により必要な圧力を印加しつつ超音波を接合部位に正確に伝達する必要がある。ここで超音波接合具15と接合部位との間に、樹脂や柔軟材などの振動減衰の要因となるものを介在させると超音波接合は極めて困難となる。例えば、ポリイミドのフィルム状の基板本体上に配線を形成したフィルム基板を2枚用意し、配線どうしを当接させてこれらを挟むように加圧して接合具により超音波溶接しようとしても、配線どうしの間に挟持しているポリイミドなどの熱硬化性樹脂が超音波振動を減衰させ、接合するべき部位に伝達される振動数を変えてしまうので、満足な超音波接合ができない。
これに対して前述の構造の如く、半導体素子1の突起端子1Cとフィルム基板2の貫通ビア2Cとを当接させて超音波接合具15により突起端子1Cと貫通ビア2Cに超音波を伝達しながら超音波接合するケースでは、金属の貫通ビア2Cから金属の突起端子1Cに超音波を直に伝達できるので、振動を減衰させることなく超音波接合ができる。
また、リジット基板であり、ポリイミドなどの樹脂よりも振動を良好に伝達することができる取付基板5に対する超音波接合を行う場合には、図2に示す如く取付基板5の上にフィルム基板2を重ね、取付基板5のフィルドビア11の上に貫通ビア1Cを配置した部位について上方から超音波接合具15を押し当てて前述の条件で超音波接合するならば、超音波接合具15からの圧力と超音波振動をフィルドビア11と貫通ビア1Cとの界面に充分に印加することができるので、良好な超音波接合ができる。また、取付基板5の配線13の上にフィルム基板2の貫通ビア1Cを配置した部位においても、上方から超音波接合具15を押し当てて前述の条件で超音波接合することができる。なお、取付基板5については以上の観点から、熱硬化性樹脂にフィラーや添加剤などを配合してなり、フィルム状の基板本体2Aよりも剛性の高い基板であって、超音波振動を良好に伝達するものから構成されていることが好ましい。
また、リジット基板であり、ポリイミドなどの樹脂よりも振動を良好に伝達することができる取付基板5に対する超音波接合を行う場合には、図2に示す如く取付基板5の上にフィルム基板2を重ね、取付基板5のフィルドビア11の上に貫通ビア1Cを配置した部位について上方から超音波接合具15を押し当てて前述の条件で超音波接合するならば、超音波接合具15からの圧力と超音波振動をフィルドビア11と貫通ビア1Cとの界面に充分に印加することができるので、良好な超音波接合ができる。また、取付基板5の配線13の上にフィルム基板2の貫通ビア1Cを配置した部位においても、上方から超音波接合具15を押し当てて前述の条件で超音波接合することができる。なお、取付基板5については以上の観点から、熱硬化性樹脂にフィラーや添加剤などを配合してなり、フィルム状の基板本体2Aよりも剛性の高い基板であって、超音波振動を良好に伝達するものから構成されていることが好ましい。
次に、半導体素子1の突起端子1Cが超音波接合される部分、即ち、フィルム基板2の貫通ビア2Cの上面側にはAuを主体とする被覆層が形成され、突起端子1Cが接合される側のフィルム基板2の貫通ビア2Cの上面側にもAuを主体とする被覆層が形成されているので、超音波接合される界面はAuとAuによる接合となり、超音波接合により充分な接合強度と導電性でもって電気的導通と機械的接合力が得られる。なお、Auを主体する被覆層の下地となるNi層は突起端子1Cを構成する金属あるいは貫通ビア2Cを構成する金属がAuとの機械的接合力において問題となる場合に適用されるが、突起端子1Cと貫通ビア2CがAuとの接合力の高い材料からなる場合は略しても良い。
また、フィルム基板2の貫通ビア2Cが取付基板5の配線13に超音波接合される部分、あるいは、貫通ビア2Cが取付基板5のフィルドビア11上に超音波接合される部分についても同様に、取付基板5の配線13の上にAuを主体とする被覆層18が形成され、フィルドビア11の上にAuを主体とする被覆層18が形成されているので、超音波接合される界面はAuとAuによる接合となり、超音波接合により充分な接合強度と導電性でもって電気的導通と機械的接合力が得られる。
また、フィルム基板2の貫通ビア2Cが取付基板5の配線13に超音波接合される部分、あるいは、貫通ビア2Cが取付基板5のフィルドビア11上に超音波接合される部分についても同様に、取付基板5の配線13の上にAuを主体とする被覆層18が形成され、フィルドビア11の上にAuを主体とする被覆層18が形成されているので、超音波接合される界面はAuとAuによる接合となり、超音波接合により充分な接合強度と導電性でもって電気的導通と機械的接合力が得られる。
半導体素子1を備えたフィルム基板2を取付基板5上に接合した半導体装置Bは、例えば図3に示す如く更に大きなマザーボードのような集合基板20に取り付けることで実用に供される。ここで取付基板5の裏面側のフィルドビア11あるいは裏面側の配線14を集合基板に接合する場合は半田付けあるいはボールボンディングによる接合手法など、基板どうしの接合における常法を適用すればよい。また、集合基板20には表面側配線あるいは内部配線などが形成され、単層基板あるいは複層基板などが用いられるが、図2では詳細を略している。
以上説明した実施形態の構造では、表裏に配線などの回路形成が可能なフィルム基板2を用いることで、高速信号伝送に適した配線(例えばマイクロストリップ構造)を形成し、半導体素子1に形成した突起端子1Cと各種配線を超音波接合することによって寄生インダクタンスの小さな電気的接続が達成される。また、超音波接合を行った接合部分は機械強度の面でも高い接合状態が得られる。
さらに、フィルム基板2の表裏を電気的に接続可能な貫通ビア2Cを設けたことにより、超音波振動が伝達され易く、そのため、次の実装階層である取付基板5との間をはんだ溶融温度よりも低い温度で接合が可能な超音波接合で達成できる。この超音波接合手段を活用することによって、多段積層構造であっても温度階層を気にすることなく比較的容易に積層構造を形成することができる。
さらに、フィルム基板2の表裏を電気的に接続可能な貫通ビア2Cを設けたことにより、超音波振動が伝達され易く、そのため、次の実装階層である取付基板5との間をはんだ溶融温度よりも低い温度で接合が可能な超音波接合で達成できる。この超音波接合手段を活用することによって、多段積層構造であっても温度階層を気にすることなく比較的容易に積層構造を形成することができる。
また、取付基板5に半導体素子ユニットAを取り付けるにあたり、フィルム基板2に形成されている配線2Dを利用して半導体素子1の検査を行うことができ、この検査に合格した半導体素子ユニットAのみを取付基板5に取り付けるようにすれば、不良品を取り付けてしまうことを防止できる。なお、半導体素子ユニットAの配線13であるならば、半導体素子1の単品ではなく、配線拡張した段階の構造となっているので、高速動作の試験も含めた厳密なテストを行うことができる。この点において半導体素子1の単品であるならば、テスターや検査装置のプローブによりある程度の試験を行い得るが、高速信号入力の高速テストなどは難しいが、半導体素子ユニットAの状態での高速テストであればより実使用状態に近い状態で試験できるので、完全な良品を選別できる。
図4と図5は本発明の半導体素子ユニット複合体に係る第1の実施形態を示す構成図であり、この第1の実施形態の半導体素子ユニット複合体Fは、先に説明した実施形態の半導体素子ユニットAを2階建て構造としたものである。
この形態に適用されている半導体素子ユニットAは先の形態と同様に、半導体素子1をフィルム基板2に取り付けた構造であり、フィルム基板2が基板本体2Aに貫通ビア2Cを形成してなる構成、貫通ビア2Cがフランジ部2Fを有して下地層7と被覆層8からなる接合層9を有する構成などは同等である。
この形態の半導体素子ユニット複合体Fの特徴点は、2つの半導体素子ユニットAが重ねられるとともに、下段側の半導体素子ユニットAの半導体素子1の上に上段側の半導体素子ユニットAのフィルム状の基板本体2Aを配置し、該基板本体2Aの両端側を下段側の半導体素子ユニットAに向けて湾曲させ、該基板本体2Aの両端部側を下段側の半導体素子ユニットAの基板本体2A上に沿わせ、上段側の基板本体2Aの貫通ビア2Cの必要なものを下段側の基板本体2Aの貫通ビア2Cの必要なものに超音波接合して上下の半導体素子ユニットA、Aが接合されてなる点である。
この形態に適用されている半導体素子ユニットAは先の形態と同様に、半導体素子1をフィルム基板2に取り付けた構造であり、フィルム基板2が基板本体2Aに貫通ビア2Cを形成してなる構成、貫通ビア2Cがフランジ部2Fを有して下地層7と被覆層8からなる接合層9を有する構成などは同等である。
この形態の半導体素子ユニット複合体Fの特徴点は、2つの半導体素子ユニットAが重ねられるとともに、下段側の半導体素子ユニットAの半導体素子1の上に上段側の半導体素子ユニットAのフィルム状の基板本体2Aを配置し、該基板本体2Aの両端側を下段側の半導体素子ユニットAに向けて湾曲させ、該基板本体2Aの両端部側を下段側の半導体素子ユニットAの基板本体2A上に沿わせ、上段側の基板本体2Aの貫通ビア2Cの必要なものを下段側の基板本体2Aの貫通ビア2Cの必要なものに超音波接合して上下の半導体素子ユニットA、Aが接合されてなる点である。
また、この形態の半導体素子ユニット複合体Fは、上段側の半導体素子ユニットAのフィルム状の基板本体2Aにおいて端部側に配置されている貫通ビア2Cを、下段側の半導体素子ユニットAのフィルム状の基板本体2Aにおいて端部側に配置されている貫通ビア2Cの上に重ね、上下に重なっているうちの必要な貫通ビア2Cどうしを超音波接合して両半導体素子ユニットA、Aが接合一体化されてなる。
超音波接合には、先の実施形態において使用した超音波接合器具15を用いて前述した溶接条件にて超音波接合すれば良い。
超音波接合には、先の実施形態において使用した超音波接合器具15を用いて前述した溶接条件にて超音波接合すれば良い。
この実施形態の構造により、上下の半導体素子ユニットA、Aを半田付け温度以下の常温に近い温度にて電気的かつ機械的に接合することができ、半導体素子ユニットAの立体集積化が容易にできる。また、半田付け温度以下の常温に近い温度にて電気的かつ機械的に接合することにより、半導体素子ユニットAに搭載されている半導体素子1、1に熱的ストレスを加えることなく集積化ができるとともに、貫通ビア2Cどうしの超音波接合により高い接合強度を得ることができる。
図5は前述の半導体素子ユニット複合体Fを先の実施形態において適用した取付基板5に接続した半導体装置25の一例構造を示す。
図5に示す取付基板5は先に説明した実施形態の取付基板5と同様に、多層配線プリント基板と称される構造を有し、複数層の内部プリント基板を接合一体化してなる構造とされ、内部プリント基板を各層毎に貫通する形式のフィルドビア11と内部プリント基板の表面部側や裏面部側に設けられた内部配線12が備えられ、取付基板5の表面側には、内部プリント基板を貫通しているフィルドビア11のうち、取付基板5の表面に到達しているものに接続されている表面側配線13と表面側端子13aが設けられ、取付基板5の裏面側には、内部プリント基板を貫通しているフィルドビア11のうち、取付基板5の裏面に到達しているものに接続されている裏面側配線14と裏面側端子14aが設けられている。また、取付基板5の表面側配線13と表面側端子13aの上面には、Niメッキによる下地層17とAuを主体とする被覆層18とからなる接合層19が形成されている点についても同様である。
図5に示す取付基板5は先に説明した実施形態の取付基板5と同様に、多層配線プリント基板と称される構造を有し、複数層の内部プリント基板を接合一体化してなる構造とされ、内部プリント基板を各層毎に貫通する形式のフィルドビア11と内部プリント基板の表面部側や裏面部側に設けられた内部配線12が備えられ、取付基板5の表面側には、内部プリント基板を貫通しているフィルドビア11のうち、取付基板5の表面に到達しているものに接続されている表面側配線13と表面側端子13aが設けられ、取付基板5の裏面側には、内部プリント基板を貫通しているフィルドビア11のうち、取付基板5の裏面に到達しているものに接続されている裏面側配線14と裏面側端子14aが設けられている。また、取付基板5の表面側配線13と表面側端子13aの上面には、Niメッキによる下地層17とAuを主体とする被覆層18とからなる接合層19が形成されている点についても同様である。
本実施形態では、半導体素子ユニット複合体Fにおいて最下段の半導体素子ユニットAの基板本体2Aに形成されている貫通ビア2Cのうち、必要なものを取付基板5の表面側に設けられている表面側配線13に超音波接合して取付基板5に接合一体化されている。
この構造において取付基板5はリジットな硬度の高い基板であり、半導体素子ユニットA側の貫通ビア2Cを取付基板5の表面側配線13の上に設置して上側から超音波接合具15にて加圧しながら超音波振動を印加することにより接合することができる。
この場合、図5に示す如く、上段側の半導体素子ユニットAの貫通ビア2Cと下段側の半導体素子ユニットAの貫通ビア2Cと取付基板5の表面側の配線13であって、しかもその下にフィルドビア11が形成されている部分においては、ビア2C、2C、11の3つを積み重ねた構造になるので、3つ積み重ねてから一度に超音波接合具15にて加圧しながら超音波振動を印加することにより接合することができる。
また、3段重ねの超音波接合を行う場合、取付基板5のフィルドビア11の上に下段側の半導体素子ユニットAの貫通ビア2Cを重ねて超音波接合し、その後に上段側の半導体素子ユニットAの貫通ビア2Cを重ねて超音波接合する順序で接合しても良い。
以上の如く構成された半導体装置25を更に図2に示す構造の集合基板20に更に取り付けても良いのは勿論である。
この構造において取付基板5はリジットな硬度の高い基板であり、半導体素子ユニットA側の貫通ビア2Cを取付基板5の表面側配線13の上に設置して上側から超音波接合具15にて加圧しながら超音波振動を印加することにより接合することができる。
この場合、図5に示す如く、上段側の半導体素子ユニットAの貫通ビア2Cと下段側の半導体素子ユニットAの貫通ビア2Cと取付基板5の表面側の配線13であって、しかもその下にフィルドビア11が形成されている部分においては、ビア2C、2C、11の3つを積み重ねた構造になるので、3つ積み重ねてから一度に超音波接合具15にて加圧しながら超音波振動を印加することにより接合することができる。
また、3段重ねの超音波接合を行う場合、取付基板5のフィルドビア11の上に下段側の半導体素子ユニットAの貫通ビア2Cを重ねて超音波接合し、その後に上段側の半導体素子ユニットAの貫通ビア2Cを重ねて超音波接合する順序で接合しても良い。
以上の如く構成された半導体装置25を更に図2に示す構造の集合基板20に更に取り付けても良いのは勿論である。
図6は本発明の半導体素子ユニット複合体に係る他の実施形態を示す構成図であり、この実施形態の半導体素子ユニット複合体Gは、先に説明した実施形態の半導体素子ユニットAにスペーサ基板27を設けた構造としたものである。
この形態の半導体素子ユニット複合体Gは、半導体素子ユニットAのフィルム状の基板本体2A上に前記半導体素子1と同等かそれよりも厚いスペーサ基板27が前記半導体素子の周囲に位置するように配置され、前記スペーサ基板27を表裏貫通して設けられた透孔に導電材料を充填して貫通ビア2Gが形成され、前記フィルム状の基板本体2Aに設けられた貫通ビア2Cの上に前記スペーサ基板27に形成された貫通ビア2Gが設置され、両貫通ビア2G、2Cを超音波接合して前記基板本体に前記スペーサ基板が接合されてなる。
前記構造の各貫通ビア2Gは先の実施形態で説明した貫通ビア2Cと同等の構造のものである。
この実施形態の半導体素子ユニット複合体Gは、半導体素子1の上面とスペーサ基板27の上面とがほぼ面一とされて上面フラットにされている点に特徴を有する。
前記上面フラット構造の半導体素子ユニット複合体Gであるならば、複数枚積層した場合であっても、凹凸のない状態で上下積層できる構造とされる。その積層構造の一例を図7に示す。
この形態の半導体素子ユニット複合体Gは、半導体素子ユニットAのフィルム状の基板本体2A上に前記半導体素子1と同等かそれよりも厚いスペーサ基板27が前記半導体素子の周囲に位置するように配置され、前記スペーサ基板27を表裏貫通して設けられた透孔に導電材料を充填して貫通ビア2Gが形成され、前記フィルム状の基板本体2Aに設けられた貫通ビア2Cの上に前記スペーサ基板27に形成された貫通ビア2Gが設置され、両貫通ビア2G、2Cを超音波接合して前記基板本体に前記スペーサ基板が接合されてなる。
前記構造の各貫通ビア2Gは先の実施形態で説明した貫通ビア2Cと同等の構造のものである。
この実施形態の半導体素子ユニット複合体Gは、半導体素子1の上面とスペーサ基板27の上面とがほぼ面一とされて上面フラットにされている点に特徴を有する。
前記上面フラット構造の半導体素子ユニット複合体Gであるならば、複数枚積層した場合であっても、凹凸のない状態で上下積層できる構造とされる。その積層構造の一例を図7に示す。
図7は前記構造の半導体素子ユニット複合体Gを複数積層した構造例を示すもので、半導体素子ユニット複合体Gを複数積層した構造を本明細書では半導体装置モジュールと称する。
この形態の半導体装置モジュールJは、半導体素子ユニット複合体Gを3つ積層した構造とされ、この形態では上下に積層されている各半導体素子ユニット複合体Gの貫通ビア2G、2Cが全て上下に一列に並べられて上下に当接している貫通ビア2C、2Gどうしが超音波接合されている。
この形態の如くスペーサ基板27を備えた半導体素子ユニット複合体Gは必要な枚数、積層することが可能であり、その場合に全てのフィルム状の基板本体2Aをほぼ並行に収まりよく接合することができる。
この形態の半導体装置モジュールJは、半導体素子ユニット複合体Gを3つ積層した構造とされ、この形態では上下に積層されている各半導体素子ユニット複合体Gの貫通ビア2G、2Cが全て上下に一列に並べられて上下に当接している貫通ビア2C、2Gどうしが超音波接合されている。
この形態の如くスペーサ基板27を備えた半導体素子ユニット複合体Gは必要な枚数、積層することが可能であり、その場合に全てのフィルム状の基板本体2Aをほぼ並行に収まりよく接合することができる。
図8は先の実施形態で説明した半導体装置モジュールJを取付基板5に接合した半導体装置モジュールJの組立構造を示す。
この形態の半導体装置モジュールJの組立構造においても先の図1に示す半導体装置Bの構造と同様に、最下段のフィルム基板2の貫通ビア2Cが取付基板5の表面側の配線13あるいは端子13aに超音波接合されて取付基板5に接合一体化されている。
この形態の半導体装置モジュールJの組立構造においても先の図1に示す半導体装置Bの構造と同様に、最下段のフィルム基板2の貫通ビア2Cが取付基板5の表面側の配線13あるいは端子13aに超音波接合されて取付基板5に接合一体化されている。
この実施形態の構造においても、先の実施形態の場合と同様に、取付基板5の表面部分に位置するフィルドビア11の上にフィルム基板2の貫通ビア2Cを設置している部分にあっては、超音波接合具15を上から押し付けて例えば前述の条件で超音波接合することができる。また、取付基板5の表面部分に位置する表面側配線13の上にフィルム基板2の貫通ビア2Cを配置している部分にあっては、超音波接合具15を上から押し付けて例えば前述の条件で超音波接合することができる。
図8の構造において取付基板5上に半導体装置モジュールJを組立するには、超音波接合により一端図7に示す半導体装置モジュールJとして一体化したものを取付基板5上に重ねてから、図2に示す超音波接合器5を用いて一度に接合しても良いし、取付基板5上に1つの半導体素子ユニット複合体Gを超音波接合した後、2層目の半導体素子ユニット複合体Gを超音波接合し、次いで3層目の半導体素子ユニット複合体Gを超音波接合するというように、順次半導体素子ユニット複合体Gを必要数順番に超音波接合しても良い。
図9は先の実施形態で説明した半導体装置モジュールJを取付基板5に接合した半導体装置モジュールJの組立構造の他の例を示す。
この例では図7に示す構造の半導体装置モジュールJを得た後、取付基板5の配線13あるいは端子13aに半田付けによる接合部28を介して半導体装置モジュールJを組み立てた形態である。前記配線13や端子13に先に説明した下地層7とAuを主体とする被覆層8を積層しておくならば、超音波接合ではなく、ハンダ付けによる接合でも容易に取付基板5に接合できる。
以上説明のように取付基板5に接合する場合に超音波接合の他の手段を用いても良い。
この例では図7に示す構造の半導体装置モジュールJを得た後、取付基板5の配線13あるいは端子13aに半田付けによる接合部28を介して半導体装置モジュールJを組み立てた形態である。前記配線13や端子13に先に説明した下地層7とAuを主体とする被覆層8を積層しておくならば、超音波接合ではなく、ハンダ付けによる接合でも容易に取付基板5に接合できる。
以上説明のように取付基板5に接合する場合に超音波接合の他の手段を用いても良い。
図8と図9に示すいずれの半導体装置モジュールJの組立構造においても、半導体素子1の高集積化が可能である。しかも、1つ1つは可撓性を有して剛性の少ないフィルム状の基板本体2Aであっても、上下に複数枚相互に超音波接合してなる半導体装置モジュールJであれば作業者やロボットがハンドリングする場合に適切な剛性を有するので、図8と図9に示す半導体装置モジュールJの組立構造を製作する場合に作業性が向上し、製造
が容易となる。
が容易となる。
図10は本発明の半導体複合素子ユニットの第2実施形態をパッケージ製品タイプとした状態を示す概念図である。
この第2の実施形態の半導体素子ユニット複合体Kは、先に説明した第1の実施形態の半導体素子ユニットAを2階建て構造としたものである。
この形態に適用されている半導体素子ユニットAは先の形態と同様に、半導体素子1をフィルム基板2に取り付けた構造であり、フィルム基板2が基板本体2Aに貫通ビア2Cを形成してなる構成、貫通ビア2Cの構成などは同等である。
この形態の半導体素子ユニット複合体Kの特徴点は、2つの半導体素子ユニットAが取付基板5の上に重ねられるとともに、下段側の半導体素子ユニットAの半導体素子1の上に上段側の半導体素子ユニットAのフィルム状の基板本体2Aを配置し、該基板本体2Aの片端側(図10では左端部側)を下段側の半導体素子ユニットAに向けて湾曲させ、該基板本体2Aの片端部側を下段側の半導体素子ユニットAの基板本体2Aを越えて延長して取付基板5上に沿わせ、上段側の基板本体2Aの貫通ビア2Cの必要なものと下段側の基板本体2Aの貫通ビア2Cの必要なものとを取付基板5の表面側の配線13の位置ずれした位置に超音波接合して上下の半導体素子ユニットA、Aが取付基板5に接合されてなる点である。
また、取付基板5の上の半導体素子ユニットA、Aは、封止材からなる封止部30で覆われ、取付基板5の下面側の配線には接続端子として用いられるハンダボール部31が必要個数形成されている。
この第2の実施形態の半導体素子ユニット複合体Kは、先に説明した第1の実施形態の半導体素子ユニットAを2階建て構造としたものである。
この形態に適用されている半導体素子ユニットAは先の形態と同様に、半導体素子1をフィルム基板2に取り付けた構造であり、フィルム基板2が基板本体2Aに貫通ビア2Cを形成してなる構成、貫通ビア2Cの構成などは同等である。
この形態の半導体素子ユニット複合体Kの特徴点は、2つの半導体素子ユニットAが取付基板5の上に重ねられるとともに、下段側の半導体素子ユニットAの半導体素子1の上に上段側の半導体素子ユニットAのフィルム状の基板本体2Aを配置し、該基板本体2Aの片端側(図10では左端部側)を下段側の半導体素子ユニットAに向けて湾曲させ、該基板本体2Aの片端部側を下段側の半導体素子ユニットAの基板本体2Aを越えて延長して取付基板5上に沿わせ、上段側の基板本体2Aの貫通ビア2Cの必要なものと下段側の基板本体2Aの貫通ビア2Cの必要なものとを取付基板5の表面側の配線13の位置ずれした位置に超音波接合して上下の半導体素子ユニットA、Aが取付基板5に接合されてなる点である。
また、取付基板5の上の半導体素子ユニットA、Aは、封止材からなる封止部30で覆われ、取付基板5の下面側の配線には接続端子として用いられるハンダボール部31が必要個数形成されている。
図11は本発明の半導体複合素子ユニットの第3実施形態をパッケージ製品タイプとした状態を示す概念図である。
この第2の実施形態の半導体素子ユニット複合体Lは、先に説明した第1の実施形態の半導体素子ユニットAを2階建て構造としたものである。
この形態に適用されている半導体素子ユニットAは先の形態と同様に、半導体素子1をフィルム基板2に取り付けた構造であり、フィルム基板2が基板本体2Aに貫通ビア2Cを形成してなる構成、貫通ビア2Cの構成などは同等である。
この形態の半導体素子ユニット複合体Lの特徴点は、2つの半導体素子ユニットAが取付基板5の上に重ねられるとともに、下段側の半導体素子ユニットAの半導体素子1の上に上段側の半導体素子ユニットAのフィルム状の基板本体2Aを配置し、該基板本体2Aの片端側(図10では左端部側)を下段側の半導体素子ユニットAに向けて湾曲させ、該基板本体2Aの片端部側を下段側の半導体素子ユニットAの基板本体2Aの片端側に重ねて取付基板5上に沿わせ、上段側の基板本体2Aの貫通ビア2Cの必要なものと下段側の基板本体2Aの貫通ビア2Cの必要なものとを取付基板5の表面側の配線13に超音波接合して上下の半導体素子ユニットA、Aが取付基板5に接合されてなる点である。
また、取付基板5の上の半導体素子ユニットA、Aは、封止材からなる封止部30で覆われ、取付基板5の下面側の配線には接続端子として用いられるハンダボール部31が必要個数形成されている。
この第2の実施形態の半導体素子ユニット複合体Lは、先に説明した第1の実施形態の半導体素子ユニットAを2階建て構造としたものである。
この形態に適用されている半導体素子ユニットAは先の形態と同様に、半導体素子1をフィルム基板2に取り付けた構造であり、フィルム基板2が基板本体2Aに貫通ビア2Cを形成してなる構成、貫通ビア2Cの構成などは同等である。
この形態の半導体素子ユニット複合体Lの特徴点は、2つの半導体素子ユニットAが取付基板5の上に重ねられるとともに、下段側の半導体素子ユニットAの半導体素子1の上に上段側の半導体素子ユニットAのフィルム状の基板本体2Aを配置し、該基板本体2Aの片端側(図10では左端部側)を下段側の半導体素子ユニットAに向けて湾曲させ、該基板本体2Aの片端部側を下段側の半導体素子ユニットAの基板本体2Aの片端側に重ねて取付基板5上に沿わせ、上段側の基板本体2Aの貫通ビア2Cの必要なものと下段側の基板本体2Aの貫通ビア2Cの必要なものとを取付基板5の表面側の配線13に超音波接合して上下の半導体素子ユニットA、Aが取付基板5に接合されてなる点である。
また、取付基板5の上の半導体素子ユニットA、Aは、封止材からなる封止部30で覆われ、取付基板5の下面側の配線には接続端子として用いられるハンダボール部31が必要個数形成されている。
これらの図10と図11に示す半導体素子ユニット複合体K、Gでは、前述の半導体素子ユニットAを備えているので、表裏に配線回路が形成されたフィルム状であるので、例えば、マイクロストリップ構造のような高速信号電送に適した配線を搭載可能であり、半導体素子1の突起端子1Cと配線を超音波接合により接続することにより、寄生インダクタンスの小さな電気接続が可能となるなど、先の第1の実施形態の半導体複合素子ユニットと同等の効果が得られる。また、半導体素子ユニットAの貫通ビア2Cはいずれもメッキ銅などの導電性金属材料が充填された構造であり、超音波振動を震動減衰することなく伝達できるので、超音波接合部分の接合も確実になされている。勿論、超音波接合では常温に近い温度での接合が可能なために、半導体素子1、1が接合時に熱損傷を受けることもない。
A 半導体素子ユニット、
B 半導体装置、
F、G 半導体素子ユニット複合体、
J 半導体装置モジュール、
K、L 半導体素子ユニット複合体、
1 半導体素子、
1C 突起端子、
1D 端子部材、
2 フィルム基板、
2A 基板本体、
2B 透孔、
2C 貫通ビア、
2D 配線、
2E 配線、
7 下地層、
8 被覆層、
9 接合層、
11 フィルドビア、
13 配線、
13a 端子、
14 配線、
14a 端子、
15 超音波接合具、
17 下地層、
18 被覆層、
19 接合層、
20 集合基板、
25 半導体装置、
B 半導体装置、
F、G 半導体素子ユニット複合体、
J 半導体装置モジュール、
K、L 半導体素子ユニット複合体、
1 半導体素子、
1C 突起端子、
1D 端子部材、
2 フィルム基板、
2A 基板本体、
2B 透孔、
2C 貫通ビア、
2D 配線、
2E 配線、
7 下地層、
8 被覆層、
9 接合層、
11 フィルドビア、
13 配線、
13a 端子、
14 配線、
14a 端子、
15 超音波接合具、
17 下地層、
18 被覆層、
19 接合層、
20 集合基板、
25 半導体装置、
Claims (18)
- フィルム状の基板本体を表裏貫通する透孔に導電材料を充填してなる貫通ビアと該貫通ビアに接続する配線または端子を備えてフィルム基板が構成されるとともに、端子部材を備えた半導体素子が前記端子部材を前記配線または端子に電気的に接続して前記フィルム状の基板本体上に取り付けられてなることを特徴とする半導体素子ユニット。
- 前記フィルム状の基板本体の配線または端子と前記半導体素子の端子部材が接合されてなることを特徴とする請求項1に記載の半導体素子ユニット。
- 前記半導体素子の端子部材の少なくとも表面と、前記フィルム状の基板本体の配線または端子の少なくとも表面が、Auを主体とする被覆層からなることを特徴とする請求項2に記載の半導体素子ユニット。
- 請求項1〜3の何れかに記載の半導体素子ユニットのフィルム状の基板本体が前記貫通ビアを多層配線基板表面側の配線または端子に超音波接合して前記多層配線基板に接合されてなることを特徴とする半導体装置。
- 請求項1〜3の何れかに記載の半導体素子ユニットのフィルム状の基板本体が前記貫通ビアを多層配線基板の表面側のビア上の配線または端子に超音波接合して前記多層配線基板に接合されてなることを特徴とする半導体装置。
- 請求項1〜3の何れかに記載の半導体素子ユニットが複数重ねられるとともに、下段側の半導体素子ユニットの半導体素子の上に上段側の半導体素子ユニットのフィルム状の基板本体を配置し、該基板本体を下段側の半導体素子ユニットに向けて湾曲させ、上段側の半導体素子ユニットのフィルム状の基板本体の端部と下段側の半導体素子ユニットのフィルム状の基板本体の端部を多層配線基板の面方向に並べ、該多層配線基板側の配線または端子に超音波接合されてなることを特徴とする半導体素子ユニット複合体。
- 請求項1〜3の何れかに記載の半導体素子ユニットが複数重ねられるとともに、下段側の半導体素子ユニットの半導体素子の上に上段側の半導体素子ユニットのフィルム状の基板本体を配置し、該基板本体を下段側の半導体素子ユニットに向けて湾曲させ、該基板本体の端部側を下段側の半導体素子ユニットの基板本体上に沿わせ、上段側の基板本体の貫通ビアを下段側の基板本体の貫通ビアを介して多層配線基板側の配線または端子に超音波接合されてなることを特徴とする半導体素子ユニット複合体。
- 請求項6または7に記載の複数の半導体素子ユニットのうち、半導体素子ユニットのフィルム状の基板本体が、その貫通ビアを多層配線基板表面側の配線または端子に超音波接合して多層配線基板に接合されてなることを特徴とする半導体装置。
- 請求項6または7に記載の複数の半導体素子ユニットのうち、半導体素子ユニットのフィルム状の基板本体が、その貫通ビアを多層配線基板表面側のビア上の配線または端子に超音波接合して多層配線基板に接合されてなることを特徴とする半導体装置。
- 請求項1〜3の何れかに記載の半導体素子ユニットのフィルム状の基板本体上に前記半導体素子と同等かそれよりも厚いスペーサ基板が前記半導体素子の周囲に位置するように配置され、前記スペーサ基板を表裏貫通して設けられた透孔に導電材料を充填して貫通ビアが形成され、前記フィルム状の基板本体に設けられた貫通ビアの上に前記スペーサ基板に形成された貫通ビアが設置され、両ビアを超音波接合して前記基板本体に前記スペーサ基板が接合されてなることを特徴とする半導体素子ユニット複合体。
- 請求項10に記載の半導体素子ユニット複合体が複数上下に積み重ねられ、下段側の半導体素子ユニット複合体の貫通ビアの上に上段側の半導体素子ユニット複合体の貫通ビアが設置され、前記ビアを超音波接合することにより下段側の半導体素子ユニット複合体と上段側の半導体素子ユニット複合体が接合されてなることを特徴とする半導体装置モジュール。
- 前記複数積み重ねられた半導体素子ユニット複合体において、上下の半導体素子ユニット複合体のフィルム状の基板本体を接合する貫通ビアが最上段の半導体素子ユニット複合体の貫通ビアから最下段の半導体素子ユニット複合体の貫通ビアまで上下に一列に接続されてなることを特徴とする請求項11に記載の半導体装置モジュール。
- 請求項11または請求項12に記載の半導体装置モジュールが、最下段のフィルム状の基板本体の貫通ビアを多層配線基板側の配線または端子に超音波接合して多層配線基板に接合されてなることを特徴とする半導体装置モジュールの組立構造。
- 前記フィルム状の基板本体の表面側と裏面側に前記貫通ビアにより導通された配線または端子が設けられ、前記上下に積み重ねられた複数の半導体装置モジュールの半導体素子の複数の端子部材が前記フィルム状の基板本体の配線または端子と貫通ビアを介して前記多層配線基板の配線または端子に接続されてなることを特徴とする請求項13に記載の半導体装置モジュールの組立構造。
- フィルム状の基板本体を備えたフィルム基板に該基板本体を厚さ方向に貫通する透孔が形成され、該透孔に導電材料を充填して貫通ビアが構成され、前記基板本体の表面側あるいは裏面側に位置する貫通ビアの接合面の少なくとも一方に、複数の導電材料製の被覆層からなる接合層が形成され、前記フィルム基板が接合されるリジッド基板等の取付基板に配線または端子が形成されるとともに、前記フィルム基板が、前記貫通ビア最表面の被覆接合層を前記取付基板の配線または端子の表面層に当接し超音波接合して前記取付基板に接合されてなることを特徴とするフィルム基板の接続構造。
- 前記接合層の最表面層がAuを主体とする被覆接合層からなり、前記配線の最表面層がAuを主体とする表面層からなり、前記フィルム基板が、前記Auを主体とする被覆接合層を前記Auを主体とする表面層に当接させて貫通ビアを超音波接合して接合されてなることを特徴とする請求項15に記載のフィルム基板の接続構造。
- フィルム状の基板本体を備えたフィルム基板に該基板本体を厚さ方向に貫通する透孔が形成され、該透孔に導電材料を充填して貫通ビアが構成され、前記基板本体の表面側あるいは裏面側に位置する貫通ビアの接合面の少なくとも一方に、接合層が形成されてフィルム基板が構成されるとともに、
前記フィルム基板が複数、各フィルム基板に設けた貫通ビアどうしをフィルム基板の面方向に同一位置で縦方向に積み重ねて積層され、上下に積み重ねられた貫通ビアどうしを超音波接合により接合することで積層したフィルム基板が接合されてなることを特徴とするフィルム基板の接続構造。 - 前記貫通ビアの接合層の最表面層がAuを主体とする被覆接合層からなり、前記フィルム基板が、前記Auを主体とする被覆接合層を他のフィルム基板の被覆接合層に超音波接合して積み重ねた貫通ビアを介し接合されてなることを特徴とする請求項17に記載のフィルム基板の接続構造。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012099714A (ja) * | 2010-11-04 | 2012-05-24 | Elpida Memory Inc | 半導体チップ及びこれを備える半導体装置 |
JP2013038270A (ja) * | 2011-08-09 | 2013-02-21 | Fujitsu Ltd | 電子装置及びその製造方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010003712A (ja) * | 2007-08-09 | 2010-01-07 | Renesas Technology Corp | 半導体装置、半導体装置の配置配線方法、及びデータ処理システム |
JPWO2010038433A1 (ja) * | 2008-09-30 | 2012-03-01 | ローム株式会社 | プローブカードの製造方法、プローブカード、半導体装置の製造方法およびプローブの形成方法 |
US8531015B2 (en) * | 2009-03-26 | 2013-09-10 | Stats Chippac, Ltd. | Semiconductor device and method of forming a thin wafer without a carrier |
KR20110113980A (ko) * | 2010-04-12 | 2011-10-19 | 삼성전자주식회사 | 필름을 포함한 다층 인쇄회로기판 및 그 제조 방법 |
US11333683B2 (en) * | 2019-12-24 | 2022-05-17 | Teradyne, Inc. | Transposed via arrangement in probe card for automated test equipment |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002057279A (ja) * | 2000-01-28 | 2002-02-22 | Toshiba Corp | 半導体装置、積層型半導体装置及びその製造方法 |
JP2002343934A (ja) * | 2001-05-18 | 2002-11-29 | Toshiba Corp | 半導体装置の製造方法 |
JP2006310523A (ja) * | 2005-04-28 | 2006-11-09 | Elpida Memory Inc | 半導体装置及びその製造方法、並びに、回路基板の接続方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3987521B2 (ja) * | 2004-11-08 | 2007-10-10 | 新光電気工業株式会社 | 基板の製造方法 |
JP4463178B2 (ja) * | 2005-09-30 | 2010-05-12 | Okiセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
-
2007
- 2007-01-31 JP JP2007022400A patent/JP2008192651A/ja active Pending
-
2008
- 2008-01-30 US US12/022,516 patent/US20080185729A1/en not_active Abandoned
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002057279A (ja) * | 2000-01-28 | 2002-02-22 | Toshiba Corp | 半導体装置、積層型半導体装置及びその製造方法 |
JP2002343934A (ja) * | 2001-05-18 | 2002-11-29 | Toshiba Corp | 半導体装置の製造方法 |
JP2006310523A (ja) * | 2005-04-28 | 2006-11-09 | Elpida Memory Inc | 半導体装置及びその製造方法、並びに、回路基板の接続方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012099714A (ja) * | 2010-11-04 | 2012-05-24 | Elpida Memory Inc | 半導体チップ及びこれを備える半導体装置 |
US8922053B2 (en) | 2010-11-04 | 2014-12-30 | Ps4 Luxco S.A.R.L. | Semiconductor chip and semiconductor device including the same |
JP2013038270A (ja) * | 2011-08-09 | 2013-02-21 | Fujitsu Ltd | 電子装置及びその製造方法 |
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