JP2010003712A - 半導体装置、半導体装置の配置配線方法、及びデータ処理システム - Google Patents

半導体装置、半導体装置の配置配線方法、及びデータ処理システム Download PDF

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Abstract

【課題】高密度配線に資することができるビアの多重化技術を提供する。
【解決手段】異なる配線層の配線（Ｌ１１，Ｌ１２）を接続するのに、異なる配線層のL字状に屈曲された配線（３０，３１）を電気的に接続するためのビア（３２，３３）をL字状の屈曲部を挟んだ両側に備える多重ビアセル部（２０）を用いる。多重ビアセル部のビアは最小配線ピッチで規定されるＸ方向のグリッド線とＹ方向のグリッド線に載り、前記第１の多重ビアセル部の全部又は一部のビアは前記Ｘ方向のグリッド線とＹ方向のグリッド線の交点からずれている。第１の多重ビアセル部のビアはＬ字状に対応してＸ方向のグリッド線とＹ方向のグリッド線の夫々に載るから、第１の多重ビアセル部から見たＸ方向のスペース条件と、Ｙ方向のスペース条件が大幅に相違しない。したがって、Ｘ方向とＹ方向の夫々の方向における配線可能性が均一になる。
【選択図】図１

Description

本発明は、半導体装置の相隣り合う配線層の配線をビア（via）を用いて電気的に接続する配置配線技術に関する。
半導体集積回路の製造工程において、微粒子によるランダム欠陥やフォトマスクの位置合わせ誤差等によって歩留まりが低下するのを改善するために、例えば異なる配線層の配線を接続するのにビアを追加挿入することが行われている。
特許文献１には一つのビアを配置した後にその隣に冗長ビアを追加する技術が記載される。特許文献２には、ある一つのビアを中心に近接するグリッドにビアを追加配置する方法について記載される。これらに記載の技術は特定のビアに対して冗長ビアを追加配置するというものである。
特許文献３には斜め４５度の配線相互をビアで接続する技術が記載され、特にダブルカットビアと称される構造が示されている。ダブルカットビアは、第１のビアの周囲の配線や他のビアの状態を考慮して配線の延長等を行って第２のビアを追加して構成されるビア構造対とされている。このビア構造体も、特定のビアに対して冗長ビアを追加配置する技術になっている。特許文献４にも特許文献３と同様に斜め４５度の配線相互を接続するのに特定にビアに加えて冗長ビアを追加する設計方法が示されている。
米国特許第５７９８９３７号特許明細 米国特許第６０２６２２４号特許明細 特開２００５−３４７６９２号公報 特開２００５−１０９３３６号公報
本発明者はビアを多重化するときの問題点について検討した。第１にはセルベースで配置配線を行う場合に、シングルビアのビアセルを複数個配置してビアを多重化する場合には、夫々のビアセルを配置する毎に周囲に対してスペース条件が満足されるかを判定しなければならず、多重化されるビアの数が増えるに従ってデータ処理時間が長くなることが見出された。第２には複数のビアを配線グリッドに沿って直列的に配置すると、その配置方向に対するスペース条件とそれに交差する方向のスペース条件が異なり、X方向とY方向の夫々の方向における配線可能性が不均一化する原因になる。第３には、異電位信号線に接続するビア相互の間隔である異電位ビア間のスペースに関するルールは配線の最小ピッチのルールに比べて厳しくされるから、複数のビアを夫々グリッドの交点に対応させて配置すると、その周囲から少なくとも２グリッド以上離さなければ異電位ビアを配置できないという制約を受けることになる。これら問題点については何れの特許文献においても考慮されていない。配線層の異なる配線相互を接続するのに特定にビアに加えて冗長ビアを追加するという設計手法を採用する場合には何れの問題点についても解決することはできない。
本発明の目的は、ビアを多重化して配線の接続を行うためのデータ処理時間を短縮することにある。
本発明の別の目的は、高密度配線に資することができるビアの多重化技術を提供することにある。
本発明の更に別の目的は回路素子の高集積化に資することができるビア多重化技術を提供することにある。
本発明の更に別の目的は、ビアの多重化によってその周囲に生ずる異電位ビアの配置に対する制約が厳しくならないようにすることにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、異なる配線層の配線を接続するのに、異なる配線層のL字状に屈曲された配線を電気的に接続するためのビアをL字状の屈曲部を挟んだ両側に備える多重ビアセル部を用いる。多重ビアセル部のビアは最小配線ピッチで規定されるＸ方向のグリッド線とＹ方向のグリッド線に載り、前記第１の多重ビアセル部の全部又は一部のビアは前記Ｘ方向のグリッド線とＹ方向のグリッド線の交点からずれている。
第１の多重ビアセル部のビアはＬ字状に対応してＸ方向のグリッド線とＹ方向のグリッド線の夫々に載るから、第１の多重ビアセル部から見たＸ方向のスペース条件と、Ｙ方向のスペース条件が大幅に相違しない。複数のビアを配線グリッドに沿って直列的に配置した場合にその配置方向に対するスペース条件とそれに交差する方向のスペース条件が大きく異なる場合とは相違する。したがって、Ｘ方向とＹ方向の夫々の方向における配線可能性が均一になる。この配線可能性の均一化は第１の多重ビアセル部の周囲において異電位ビアの配置制限を受ける場所についてもＸ，Ｙ方向の夫々に対して均一化し、その制限を受けるビアの数を減少させるように作用する。また、第１の多重ビアセル部のビアはグリッド線に載っているがグリッドの交点からずれているので、ビアの周囲とのスペース条件との関係より、そのずれ分だけビアのカバーマージン、即ち、ビアが配線方向にずれても許容できるマージン、が実質的に大きくなる。この点において半導体装置の高集積化に資することができる。また、第１の多重ビアセル部は１個につき複数個のビアを持つから、その配置配線処理において特定のビアを中心に更に別のビアを追加して多重化するデータ処理に比べて、上記第１の多重ビアセルを用いる場合にはその配置配線処理時間を短縮することができる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、ビアを多重化して配線の接続を行うためのデータ処理時間を短縮することができる。
高密度配線に資することができる。
回路素子の高集積化に資することができる。
周囲への異電位ビアの配置に対する制約が厳しくならないようにビアの多重化を行うことができる。
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１＿１〕半導体装置は、半導体基板上に規則的に配置された多数の回路セル部（２，３，４，ＣＥＬ）を有し、配置された回路セル部の端子（Ｔｓ，Ｌ１１，Ｌ１２）が第１配線層に形成され、前記第１配線層の上層の第２配線層に前記回路セル部の端子を接続するのに第１階層の複数のビアセル部を有する。前記第１階層のビアセル部として、相隣合う配線層のL字状に屈曲され配線（３０，３１）を電気的に接続するビア（３２，３３）をL字状の屈曲部を挟んだ両側に備える第１の多重ビアセル部（２０）を有する。前記第１の多重ビアセル部のビアは最小配線ピッチで規定されるＸ方向のグリッド線とＹ方向のグリッド線に載り、前記第１の多重ビアセル部の全部又は一部のビアは前記Ｘ方向のグリッド線とＹ方向のグリッド線の交点からずれている。回路セル部及びビアセル部は、セルベースの配置配線設計における配置対象とされるセル（セルデータに基づいて定義される）に対応して構成された回路部分を意味する。従って、第１の多重ビアセル部はセルデータの一つである第１の多重ビアセルに対応して構成された回路部分を意味する。
第１の多重ビアセル部のビアはＬ字状に対応してＸ方向のグリッド線とＹ方向のグリッド線の夫々に載るから、第１の多重ビアセル部から見たＸ方向のスペース条件とＹ方向のスペース条件に大差を生じない。複数のビアを配線グリッドに沿って直列的に配置した場合にその配置方向に対するスペース条件とそれに交差する方向のスペース条件が大きく異なる場合とは相違する。したがって、上記手段によれば、Ｘ方向とＹ方向の夫々の方向における配線可能性が均一になる。この配線可能性の均一化は第１の多重ビアセル部の周囲において異電位ビアの配置制限を受ける場所についてもＸ，Ｙ方向の夫々に対して均一化し、その制限を受けるビアの数を減少させるように作用する。また、第１の多重ビアセル部のビアはグリッド線に載っているがグリッドの交点からずれているので、ビアの周囲とのスペース条件との関係より、そのずれ分だけビアのカバーマージン、即ち、ビアが配線方向にずれても許容できるマージン、が実質的に大きくなる。この点において半導体装置の高集積化に資することができる。
〔１＿２〕項１＿１の半導体装置は更に、前記複第１階層のビアセル部として、直線状に延在された相隣合う夫々の配線層の配線（４１，４２）を電気的に接続するためのビア（４３，４４）を直線状に複数個備える第２の多重ビアセル部（４０）を有する。前記第２の多重ビアセル部の夫々のビアは最小配線ピッチで規定されるグリッド線上に載り、前記第２の多重ビアセル部の全部又は一部のビアは前記グリッド線の交点からずれている。第１の多重ビアセル部を利用できないとき、第２の多重ビアセル部を用いる場合にも、当該ビアの周囲とのスペース条件との関係より、そのずれ分だけビアのカバーマージンが実質的に大きくなる。
〔１＿３〕項１＿１の半導体装置は更に、前記第２配線層の配線を第３配線層の配線に接続するのに第２階層の複数のビアセル部を有するとき、この第２階層のビアセル部として前記第１の多重ビアセル部を採用することも可能である。
〔１＿４〕項１＿３の半導体装置は更に、前記第３配線層の配線を第４配線層の配線に接続するのに第３階層の複数のビアセル部を有するとき、この第３階層のビアセル部として前記第１の多重ビアセル部を採用することも可能である。
〔２＿１〕半導体装置は、半導体基板上に規則的に配置された多数の回路セル部を有し、配置された回路セル部の端子が第１配線層に形成され、前記第１配線層の上層の第２配線層に前記回路セル部の端子を接続するのに第１階層の複数のビアセル部を有し、第２配線層の配線を第３配線層の配線に接続するのに第２階層の複数のビアセル部を有する。前記第１階層及び第２階層のビアセル部として、相隣合う配線層のL字状に屈曲された配線を電気的に接続するためのビアをL字状の屈曲部を挟んだ両側に備える第１の多重ビアセル部を有する。前記第１階層のビアセル部は前記第２階層のビアセル部よりも前記第１の多重ビアセル部を多く備えている。
第１の多重ビアセル部のビアはＬ字状の屈曲部の両側でＸ方向の配線とＹ方向の配線の双方に結合することができるから、第１の多重ビアセル部から見たＸ方向のスペース条件と、Ｙ方向のスペース条件が大幅に相違しない。複数のビアを配線グリッドに沿って直列的に配置した場合にその配置方向に対するスペース条件とそれに交差する方向のスペース条件が大きく異なる場合とは相違する。したがって、Ｘ方向とＹ方向の夫々の方向における配線可能性を均一化することができる。要するに、第１の多重ビアセル部の周囲においてＸ方向とＹ方向共に他の配線の形成に利用し易くなる。また、第１の多重ビアセル部の周囲における配線可能性が均一化されるということは、配線密度の高い領域においてビアを多重化し易くなる、ということである。回路セル部の端子が構成される第１配線層の配線は他の配線層の配線に比べて配線密度が高くされるので、そのような領域に優先的に第１の多重ビアセル部を多く採用することにより、半導体装置全体としてビアの多重化が促進され、半導体装置の歩留まり向上に資することができる。
〔２＿２〕項２＿１の半導体装置は更に、第３配線層の配線を第４配線層の配線に接続するのに第３階層の複数のビアセル部を有する。前記第３階の複数のビアセル部として前記第１の多重ビアセル部を有するとき、前記第２階層のビアセル部は前記第３階層のビアセル部よりも前記第１の多重ビアセル部を多く備えている。上層ほど配線密度が低くなる場合を想定している。配線密度が高いところでは第１の多重ビアセル部は狭いところでもビアの多重化を可能とし、配線密度が低いところでは第１の多重ビアセル部はその周囲の領域における配線の自由度を増すように作用する。
〔２−３〕項２＿２の半導体装置は更に、前記複第１階層のビアセル部として、直線状に延在され絶縁層が介在された相隣合う夫々の配線層の配線を電気的に接続するためのビアを直線状に複数個備える第２の多重ビアセル部を有する。スペース条件的にＬ字状の第１の多重ビアセル部を採用できなくても直線状の第２の多重ビアセル部を採用することによって半導体装置の歩留まり向上に寄与することができる。
〔２−４〕項２＿３の半導体装置は更に、前記第２階層のビアセル部として前記第２の多重ビアセル部を有する。前記第２階層のビアセル部に対しても項２＿２と同様とすることができる。
〔２＿５〕項２＿４の半導体装置は更に、前記第３階層のビアセル部として前記第２の多重ビアセル部を有する。前記第３階層のビアセル部に対しても項２＿２と同様とすることができる。
〔２＿６〕前記ビアは、上下の配線層と配線層の間の絶縁層に貫通されたビアホールに、前記上下の夫々の配線層の配線に結合された導電性のビアプラグが充填されて成る。
〔３＿１〕半導体装置の配置配線方法は、コンピュータ装置を用いて、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するとき、異なる配線層の配線パターンを接続する箇所に、異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルを配置する処理を行なう。これによれば、第１の多重ビアセル部は１個につき複数個のビアを持つから、その配置配線処理において特定のビアを中心に更に別のビアを追加して多重化するデータ処理に比べて、上記第１の多重ビアセルを用いる場合にはその配置配線処理時間を短縮することができる。
〔３＿２〕項３＿１の配置配線方法において、前記第１の多重ビアセルを配置するとき、前記第１の多重ビアセル部のビアを最小配線ピッチで規定されるＸ方向のグリッド線とＹ方向のグリッド線に載せ、前記第１の多重ビアセル部の全部又は一部のビアを前記Ｘ方向のグリッド線とＹ方向のグリッド線の交点からずらす。第１の多重ビアセルを構成する複数のビアの中心を結ぶ線分はＸ方向のグリッド線とＹ方向のグリッド線に対して斜めになり、その中心間距離は第１の多重ビアセルのデータにおいて予め規定されているから上記操作を行うことが可能にされる。ビアはグリッド線の交点に配置されることを要しない。夫々のビアがグリッド線に載ればよい。
上記より、第１の多重ビアセル部のビアはＬ字状に対応してＸ方向のグリッド線とＹ方向のグリッド線の夫々に載るから、第１の多重ビアセル部から見たＸ方向のスペース条件と、Ｙ方向のスペース条件が大幅に相違しない。複数のビアを配線グリッドに沿って直列的に配置した場合にその配置方向に対するスペース条件とそれに交差する方向のスペース条件が大きく異なる場合とは相違する。したがって、Ｘ方向とＹ方向の夫々の方向における配線可能性が均一になる。この配線可能性の均一化は第１の多重ビアセル部の周囲において異電位ビアの配置制限を受ける場所についてもＸ，Ｙ方向の夫々に対して均一化し、その制限を受けるビアの数を減少させるように作用する。また、第１の多重ビアセル部のビアはグリッド線に載っているがグリッドの交点からずれているので、ビアの周囲とのスペース条件との関係より、そのずれ分だけビアのカバーマージン、即ち、ビアが配線方向にずれても許容できるマージン、が実質的に大きくなる。この点において半導体装置の高集積化に資することができる。
〔３＿３〕項３＿２の配置配線方法は、コンピュータ装置を用いて、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するときの一つの具体的な処理として以下の処理を行う。当該処理は、異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルのデータを読み込む処理；及び
異なる配線層の配線パターンを接続する箇所に前記第１の多重ビアセルをそのデータを利用して配置する処理である。
最初からすべての配線層間の接続箇所に第１の多重ビアセルを用いることも可能である。その場合には歩留まりの向上効果は最大に期待できるが、半導体装置の高集積化はある程度犠牲になる。
〔３＿４〕《シングルビアセルを選択的に第１の多重ビアセルに置換》
項３＿２の配置配線方法は、コンピュータ装置を用いて、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するときの別の具体的な処理として以下の処理を行う。当該処理は、異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルのデータを読み込む処理；
異なる配線層の配線パターンを単一のビアを用いて電気的に接続するためのシングルビアセルのデータを読み込む処理；
異なる配線層の配線パターンを接続する箇所に前記シングルビアセルをそのデータを利用して配置する処理；
配置されたシングルビアセルの周囲に、当該シングルビアセルを第１の多重ビアセルに置換するために必要なスペース条件が満足されているか否かを判定する処理；及び
前記スペース条件が満足されていると判定された箇所のシングルビアセルに代えて前記第１の多重ビアセルをそのデータを利用して再配置する処理である。
これにより、最初は配線層間の接続箇所にシングルビアセルを用いるから、回路セル内の配線パターンを含めて配線密度の高い最下層の配線層を上層の配線層に接続するためのビアの配置を高密度で初期的に行うことができ、この点において半導体装置の高集積化の要請を最優先とすることができる。その上で、可能な範囲に対してシングルビアセルを第１の多重ビアセルに置き換えて、歩留まり向上に寄与することができる。
〔３＿５〕《シングルビアセルを強制的に第１の多重ビアセルに置換》
項３＿２の配置配線方法は、コンピュータ装置を用いて、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するときの別の具体的な処理として以下の処理を行う。当該処理は、異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルのデータを読み込む処理；
異なる配線層の配線パターンを単一のビアを用いて電気的に接続するためのシングルビアセルのデータを読み込む処理；
異なる配線層の配線パターンを接続する箇所に前記シングルビアセルをそのデータを利用して配置する処理；
配置されたシングルビアセルに代えて前記第１の多重ビアセルをそのデータを利用して再配置する処理；及び
再配置された前記第１の多重ビアセルがその周囲との間でスペース条件を満足していないとき当該第１の多重ビアセルの周囲の配置パターンにスペース条件を満足させる処理である。
これにより、最初は配線層間の接続箇所にシングルビアセルを用いるから、回路セル内の配線パターンを含めて配線密度の高い最下層の配線層を上層の配線層に接続するためのビアの配置を高密度で初期的に行うことができ、この点において半導体装置の高集積化の要請を最優先とすることができる。その上で、シングルビアセルを強制的に第１の多重ビアセルに置き換えることにより、項３_４の手段よりも高い歩留まりの向上を実現できる。ただし、配線パターンを修正する手間が増える。
〔３＿６〕
《シングルビアセルを選択的に第２の多重ビアセルに置換し、置換不可能なシングルビアセルを強制的に第１の多重ビアセルに置換》
項３＿２の配置配線方法は、コンピュータ装置を用いて、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するときの更に別の具体的な処理として以下の処理を行う。当該処理は、異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルのデータを読み込む処理；
直線状に延在された異なる配線層の配線パターンを直線的に並列された複数個のビアを用いて電気的に接続する第２の多重ビアセルのデータを読み込む処理；
異なる配線層の配線パターンを単一のビアを用いて電気的に接続するためのシングルビアセルのデータを読み込む処理；
異なる配線層の配線パターンを接続する箇所に前記シングルビアセルをそのデータを利用して配置する処理；
配置されたシングルビアセルの周囲に、当該シングルビアセルを第２の多重ビアセルに置換するために必要なスペース条件が満足されているか否かを判定する処理；
前記スペース条件が満足されていると判定された箇所のシングルビアセルに代えて前記第２の多重ビアセルをそのデータを利用して再配置する処理；
前記スペース条件が満足されていないと判定された箇所のシングルビアセルに代えて前記第１の多重ビアセルをそのデータを利用して再配置する処理；及び
再配置された前記第１の多重ビアセルがその周囲との間でスペース条件を満足していないとき当該第１の多重ビアセルの周囲の配線パターンにスペース条件を満足させる処理である。
これにより、最初は配線層間の接続箇所にシングルビアセルを用いるから、回路セル内の配線パターンを含めて配線密度の高い最下層の配線層を上層の配線層に接続するためのビアの配置を高密度で初期的に行うことができ、この点において半導体装置の高集積化の要請を最優先とすることができる。その上で、シングルビアセルを可能は範囲で第２の多重ビアセルに置き換え、残ったシングルビアセルを強制的に第１の多重ビアセルに置換することにより、項３_４の手段よりも高い歩留まりの向上を実現できる。ただし、配線パターンを修正する手間が増えるが、その手間は項３＿５より軽くなる。
〔３＿７〕
《シングルビアセルを選択的に第１の多重ビアセルに置換し、置換不可能なシングルビアセルを強制的に第２の多重ビアセルに置換》
項３＿２の配置配線方法は、コンピュータ装置を用いて、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するときの更に別の具体的な処理として以下の処理を行う。当該処理は、異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルのデータを読み込む処理；
直線状に延在された異なる配線層の配線パターンを直線的に並列された複数個のビアを用いて電気的に接続する第２の多重ビアセルのデータを読み込む処理；
異なる配線層の配線パターンを単一のビアを用いて電気的に接続するためのシングルビアセルのデータを読み込む処理；
異なる配線層の配線パターンを接続する箇所に前記シングルビアセルをそのデータを利用して配置する処理；
配置されたシングルビアセルの周囲に、当該シングルビアセルを第１の多重ビアセルに置換するために必要なスペース条件が満足されているか否かを判定する処理；
前記スペース条件が満足されていると判定された箇所のシングルビアセルに代えて前記第１の多重ビアセルをそのデータを利用して再配置する処理；
前記スペース条件が満足されていないと判定された箇所のシングルビアセルに代えて前記第２の多重ビアセルをそのデータを利用して再配置する処理；及び
再配置された前記第２の多重ビアセルがその周囲との間でスペース条件を満足していないとき当該第２の多重ビアセルの周囲の配線パターンにスペース条件を満足させる処理である。
これにより、最初は配線層間の接続箇所にシングルビアセルを用いるから、回路セル内の配線パターンを含めて配線密度の高い最下層の配線層を上層の配線層に接続するためのビアの配置を高密度で初期的に行うことができ、この点において半導体装置の高集積化の要請を最優先とすることができる。その上で、シングルビアセルを可能な範囲で第１の多重ビアセルに置き換え、残ったシングルビアセルを強制的に第２の多重ビアセルに置換することにより、項３_４の手段よりも高い歩留まりの向上を実現できる。ただし、配線パターンを修正する手間が増えるが、その手間は項３＿６より軽くなる。何故ならば、前述の如く、配線密度が高いところでは第１の多重ビアセルは狭いところでもビアの多重化を可能とし、配線密度が低いところでは第１の多重ビアセルはその周囲の領域における配線の自由度を増すように作用するから、第１の多重ビアセルに置換できずに残るシングルビアセルの数が少なくなり、結果としてこれを強制的に第２の多重ビアセルに置換することによって生ずる配線パターンの修正箇所が減るからである。
〔４＿１〕半導体装置の配置配線設計を支援するデータ処理システムは、プログラムを実行するデータプロセッサと記憶装置とを有する。前記データプロセッサは、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するとき、異なる配線層の配線パターンを接続する箇所に、異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルを配置する処理を行なう。これによれば、第１の多重ビアセル部は１個につき複数個のビアを持つから、その配置配線処理において特定のビアを中心に更に別のビアを追加して多重化するデータ処理に比べて、上記第１の多重ビアセルを用いる場合にはその配置配線処理時間を短縮することができる。
〔４＿２〕項４＿１のデータ処理システムにおいて、前記第１の多重ビアセルを配置するとき、前記第１の多重ビアセル部のビアを最小配線ピッチで規定されるＸ方向のグリッド線とＹ方向のグリッド線に載せ、前記第１の多重ビアセル部の全部又は一部のビアを前記Ｘ方向のグリッド線とＹ方向のグリッド線の交点からずらす。これにより、Ｘ方向とＹ方向の夫々の方向における配線可能性が均一になる。この配線可能性の均一化は第１の多重ビアセル部の周囲において異電位ビアの配置制限を受ける場所についてもＸ，Ｙ方向の夫々に対して均一化し、その制限を受けるビアの数を減少させるように作用する。また、第１の多重ビアセル部のビアはグリッド線に載っているがグリッドの交点からずれているので、ビアの周囲とのスペース条件との関係より、そのずれ分だけビアのカバーマージンが実質的に大きくなる。この点において半導体装置の高集積化に資することができる。
〔４＿３〕項４＿２のデータ処理システムにおいて前記データプロセッサは、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するとき、項３＿３、項３＿４、項３＿５、項３_６、又は項３＿７の処理を行ってよい。
２．実施の形態の詳細
実施の形態について更に詳述する。
《半導体装置》
図２には半導体装置に配置された回路セルが例示される。半導体装置１は特に制限されないが相補型ＭＯＳ集積回路製造技術などにより単結晶シリコンなどの半導体基板に形成されている。半導体基板上には多数の回路セル部が配置される。回路セル部としてナンドゲートセル部２、インバータセル部３、及びオアゲートセル部４が代表的に示される。回路セル部の信号端子Ｔｓは信号配線ＳＬによって接続されることによって所要の論理が形成される。回路セル部２，３，４の電源系端子Ｔｐは電源配線ＶＬ及びグランド配線ＧＬに接続される。
図３には半導体装置１の縦断面構造の概略が例示される。５は回路セル部（ＣＥＬ）を構成する一つのＭＯＳトランジスタを代表的に示す。半導体基板に形成された不純物拡散領域１０にそれとは異なる導電型でソース電極（ＳＲＣ）１１とドレイン電極（ＤＲＮ）１２が形成される。ソース電極１１とドレイン電極１２の間の不純物拡散領域がチャネル形成領域（ＣＮＬ）１３とされ、その上にはゲート絶縁膜を介してゲート電極（ＧＴＥ）１４が形成される。図には配線層として第１配線層Ｍ１、第２配線層Ｍ２、第３配線層Ｍ３、及び第４配線層Ｍ４が例示される。配線層の間には層間絶縁膜が介在されて、配線層には前記信号配線や電源系配線などの金属配線が形成される。
回路セル部（ＣＥＬ）５はセルベースのレイアウト設計（配置配線設計）に用いられる回路セルデータによって特定された回路部分であり、回路セル部（ＣＥＬ）５の信号端子や電源系端子などの端子Ｔは第１配線層Ｍ１の配線Ｌ１１，Ｌ１２として割り当てられる。回路セルデータが規定する回路部分の配線の形状はレイアウト設計において原則的に変更の対象にはならない。したがってセルに端子である配線Ｌ１１，Ｌ１２の配線パターンはレイアウト設計において形状変更の対象にはされていない。
回路セルの端子間を接続する前記配線ＳＬ，ＶＬ，ＧＬには配線層Ｍ１の上層の配線層Ｍ２，Ｍ３，Ｍ４の配線を用いる。相互に異なる配線層の配線はビアセル部によって接続される。図３には、配線層Ｍ１の配線Ｌ１１と配線層Ｍ２の配線Ｌ２１を接続する第１階層のビアセル部として第１の多重ビアセル部２０が例示され、配線層Ｍ２の配線Ｌ２１と配線層Ｍ３の配線Ｌ３１を接続する第２階層のビアセル部として別の第１の多重ビアセル部２０が例示され、配線層Ｍ３の配線Ｌ３１と配線層Ｍ４の配線Ｌ４１を接続する第３階層のビアセル部としてシングルビアセル部２２が例示される。
図４には、図３において配線層Ｍ１の配線Ｌ１１と配線層Ｍ２のＬ２１を接続している第１の多重ビアセル部２０の構造が例示される。前記第１の多重ビアセル部２０は、相隣合う配線層Ｍ１のL字状に屈曲され配線３０と配線層Ｍ２のL字状に屈曲され配線３１とを電気的に接続する複数のビア３２，３３をL字状の屈曲部を挟んだ両側に備える。前記ビアは、上下の配線層と配線層の間の絶縁層に貫通されたビアホールに、前記上下の夫々の配線層の配線に結合された導電性のビアプラグが充填されて構成される。図ではビアの横断面形状を四角で表現しているが円でも楕円でもよき、その形状は何ら制限されない。
図１には第１の多重ビアセル部２０の平面的な構造が例示される。配線層Ｍ１の配線が縦方向に延在され、配線層Ｍ２の配線が横方向に延在される。配線層の最小配線幅は例えば１４０ナノメータ（ｎｍ）、配線の最小間隔は例えば１４０ｎｍとされる。この配線ルールにおいて配線層Ｍ１、Ｍ２の配線は配線ピッチＤｘ，Ｄｙが２８０ｎｍのグリッド線ＧＬＤ＿Ｘ，ＧＲＤ＿Ｙにその中心線が載るようにレイアウト設計される。この配線ルールに則って、第１の多重ビアセル部２０のビア３２，３３の中心間距離Ｄｃの設計値は２８０ｎｍにされる。このとき、前記第１の多重ビアセル部のビアは、Ｘ方向のグリッド線ＧＲＤ＿ＸとＹ方向のグリッド線ＧＲＤ＿Ｙに載り、且つ、前記Ｘ方向のグリッド線ＧＲＤ＿ＸとＹ方向のグリッド線ＧＲＤ＿Ｙの交点からずれている。
第１の多重ビアセル部２０のビアはＬ字状に対応してＸ方向のグリッド線ＧＲＤ＿ＸとＹ方向のグリッド線ＧＲＤ＿Ｙの夫々に載るから、第１の多重ビアセル部２０から見たＸ方向のスペース条件とＹ方向のスペース条件に大差を生じない。すなわち、第１配線層Ｍ１の配線Ｌ１３，Ｌ１４，Ｌ１５は第１の多重ビアセル部２０の配線３０から最小配線間隔を空けるようにその配線端部が離間されている。第２配線層Ｍ２の配線Ｌ２３，Ｌ２４，Ｌ２５は第１の多重ビアセル部２０の配線３１から最小配線間隔を空けるようにその配線端部が離間されている。したがって、第１の多重ビアセル部２０に対して第１の配線層Ｍ１の配線に対して空けられている空間ＳＰＣ１の大きさと、第１の多重ビアセル部２０に対して第２の配線層Ｍ２の配線に対して空けられている空間ＳＰＣ２の大きさとは大凡等しくなっている。
図５には多重ビアセル部のその他の例である第２の多重ビアセル部４０の構造が例示される。前記第２の多重ビアセル部４０は、直線状に延在された相隣り合うそれぞれの配線層Ｍ１，Ｍ２の配線４１，４２を電気的に接続する複数のビア４３，４４を直線状に複数個備えて構成される。
図１の第１の多重ビアセル部２０に対し、図６に例示されるように、複数のビアを配線グリッドに沿って直列的に配置した第２の多重ビアセル部４０を採用した場合には、その配置方向であるＸ方向に対するスペース条件とそれに交差する方向であるＹ方向のスペース条件が大きく異なる。例えば空間ＳＰＣ３において配線層Ｍ２の配線と離間しなければならない空間の大きさに対して配線層Ｍ１の配線と離間しなければならない空間を大きく採らなければならない。したがって、第２の多重ビアセル部４０を採用する場合に比べて、図１に例示されるＬ字状の第１の多重ビアセル部２０を採用することにより、Ｘ方向とＹ方向の夫々の方向における配線可能性が均一になる。
図７には第１の多重ビアセル部２０の周囲における異電位ビアの配置制限箇所が示される。異電位信号線に接続する異電位ビア相互間の設計上の距離は同電位ビアの最小ピッチよりも大きく設定することが必要になる。製造プロセス上、ビアの心間距離は異なる２層の夫々の配線マスクの位置合わせ誤差が累積されるから、例えば異電位ビアは最小配線ピッチの２倍以上離すことが必要とされる。この制限に従えば、第１の多重ビアセル部２０の周囲に置ける異電位ビアの配置制限箇所には記号×が付されている。この場合、図１で説明した如く、第１の多重ビアセル部２０の周囲においてＸ方向とＹ方向の夫々の方向における配線可能性の均一化は、第１の多重ビアセル部２０の周囲において異電位ビアの配置制限を受ける場所についてもＸ，Ｙ方向の夫々に対して均一化し、その制限を受けるビアの数を減少させるように作用する。比較例として図８には第２の多重ビアセル部４０の周囲における異電位ビアの配置制限箇所が示される。第１の多重ビアセル部２０に比べての第２の多重ビアセル部４０は周囲における配線可能な空間が不均一になっているので、グリッド線ＧＲＤ＿Ｙ上の制限箇所の数がグリッド線ＧＲＤ＿Ｘ上の制限箇所の数よりも多くなっている。図７と図８から明らかなように異電位ビアの配置制限がＸ，Ｙ方向で均一化されれば、異電位ビアの配置制限を受ける箇所も少なくなり、結果として、半導体装置の高集積化に資することができる。
図９には第１の多重ビアセル部２０における夫々のビアのカバーマージンが例示される。第１の多重ビアセル部２０のビア３２，３３はグリッド線ＧＲＤ＿Ｘ，ＧＲＳ＿Ｙに載っているがグリッドの交点からずれているので、ビアの周囲とのスペース条件（最小ピッチ）との関係より、そのずれ分Ｄｉｎｃだけビア３２，３３のカバーマージンＤｃｍｇｎ、即ち、ビア３２がグリッド線ＧＲＤ＿Ｙの方向にずれても許容できるマージン、ビア３３がグリッド線ＧＲＤ＿Ｘの方向にずれても許容できるマージン、が実質的に大きくなる。これは半導体装置の歩留まり向上に寄与する。このカバーマージンの実質的拡大については第２の多重ビアセル部４０についても当てはまることである。
図１０には第１の多重ビアセル部におけるビアの全体としてのカバーマージンが例示される。上層と下層の配線マスクがグリッド線ＧＲＤ＿Ｘに沿う方向にずれた場合には、ビア３２と配線層Ｌ１１、Ｌ１２との重なりは良好に維持されないが、ビア３３と配線層Ｌ１１、Ｌ１２との重なりは良好に維持される。上層と下層の配線マスクがグリッド線ＧＲＤ＿Ｙに沿う方向にずれた場合には上記とは逆にビア３２と配線層Ｌ１１、Ｌ１２との重なりは良好に維持されるが、ビア３３と配線層Ｌ１１、Ｌ１２との重なりは良好に維持されなくなる。しかしながら、何れの場合においてもビア３２、３３の内の少なくとも１方は配線層Ｌ１１、Ｌ１２と重なって電気的に良好な接続状態を達成することができる。第１の多重ビアセル部２０はＬ字状の屈曲部の両側でＸ方向の配線とＹ方向の配線に接続する構造を持っているからである。図８に例示される第２の多重ビアセル部４０の場合、上層と下層の配線マスクがグリッド線ＧＲＤ＿Ｘに沿う方向に大きくずれるとビアと配線との接続を満足させることができなくなる場合がある。
図１１にはシングルビアセル部２２の平面的な構造が例示され、図１２はその斜視図である。ここでは、配線層Ｍ１，Ｍ２の配線を接続するシングルビアセル部２２を一例として示す。シングルビアセル部２２は、異なる配線層Ｍ１，Ｍ２の配線５１，５２を電気的に接続する１個のビア５３を備えて構成される。
図１３には異なる配線層の配線間のシングルビアセル部で接続した場合における各配線層間におけるシングルビアセル部の数の分布が例示される。同図に示されるように配線層Ｍ１と配線層Ｍ２との間の第１階層Ｖ１のシングルビアセル部の数が圧倒的に多く、上層の階層に行くに従ってシングルビアセル部の数が減ってくる。図３に例示されるように第１配線層Ｍ１には回路セル部（ＣＥＬ）５のセル端子が多数配置されている。多数配置された回路セル部のセル端子は所要の論理を実現するために配線を介して相互に接続される。第１階層Ｖ１にはセル端子を第２配線層Ｍ１の配線に接続するためのビアセル部が高密度に配置されることになるからである。したがって、回路セル部の端子が構成される第１配線層Ｍ１の配線は他の配線層の配線に比べて配線密度が高くされるので、そのような領域に、Ｘ，Ｙ双方向で周囲の配線可能領域に偏りの少ない第１の多重ビアセル部を多く採用することにより、半導体装置全体としてビアの多重化を促進でき、且つ、半導体装置の歩留まりを更に向上させることが可能になる。配線密度が高いところでは第１の多重ビアセル部２０は狭いところでもビアの多重化を可能とし、配線密度が低いところでは第１の多重ビアセル部２０はその周囲の領域における配線の自由度を増すように作用する。スペース条件的にＬ字状の第１の多重ビアセル部２０を採用できなくても直線状の第２の多重ビアセル部４０を採用することによって半導体装置の歩留まり向上に寄与することができる。
図１４には配線層Ｍ１，Ｍ２の配線の具体的な平面レイアウトが例示される。Ｈは回路セル部のセル高さ寸法である。
図１５には図１４のＡ部分の詳細が例示される。図１５において６０〜６４は回路セル部（ＣＥＬ）５のセル端子であり、第１配線層Ｍ１の配線によって構成される。２０Ａはセル端子６０を配線層Ｍ２の配線７０に接続する第１の多重ビアセル部である。４０Ａはセル端子６１を配線層Ｍ２の配線７１に接続する第２の多重ビアセル部である。４０Ｂはセル端子６２を配線層Ｍ２の配線７２に接続する第２の多重ビアセル部である。２２Ａはセル端子６３を配線層Ｍ２の配線７３に接続するシングルビアセル部である。２０Ｂはセル端子６４を配線層Ｍ２の配線７４に接続する第１の多重ビアセル部である。
図１６には回路セル部のセル端子を第１の多重ビアセル部と接続し易いようにするための考慮について例示される。回路セル部（ＣＥＬ）５のセル端子６５にＬ字状の屈曲部がある場合、図示されるようにその屈曲部の中心ＢＮＤをＸ，Ｙ方向のグリッド線ＧＲＤ＿Ｘ、ＧＲＤ＿Ｙの交点に配置することが望ましい。こうすれば、当該セル端子を第１の多重ビアセル部２０で接続する場合に双方のビア３２，３３を、グリッド線ＧＲＤ＿Ｘ、ＧＲＤ＿Ｙの交点からは容易に外すことが出来て好都合である。第１の多重ビアセル部２０の配置処理においてその屈曲部の中心ＢＮＤを所要のグリッド線ＧＲＤ＿Ｘ、ＧＲＤ＿Ｙの交点に配置する操作を行えばよい。
《データ処理システム》
図１７には上記半導体装置の配置配線設計を支援するデータ処理システムが例示される。データ処理システムはプログラムを実行するデータプロセッサ（ＤＰＲＣＳ）７０、記憶装置としてメモリ（ＭＲＹ）７１、及びポインティングデバイスやディスプレイ等の入出力回路（ＩＯ）７９を有し、メモリ７１には補助記憶装置（ＳＴＲＧ）７２が保有するプログラムやデータがロードされる。補助記憶装置７２は、上記半導体装置のセルベールの配置配線設計を支援するデータ処理を行なうためのレイアウト処理プログラム（ＬＹＯＴＰＧＭ）７３、配置配線処理に利用する各種レイアウトルールを保有するレイアウトルールデータ（ＬＹＯＴＲＵＬ）７４、半導体装置の回路接続関係を規定するネットリスト（ＮＥＴＬＳＴ）７５、ゲート回路やフリップフロップ若しくは演算期等の基本回路を構成する検証済みの各種回路セルデータを保有する回路セルデータベース（ＣＣＬＤＢ）７６、各種ビアセルのデータを保有するビアセルデータベース（ＶＣＬＤＢ）７７、および配置配線によって逐次得られた配線層毎のパターンデータ（ＬＹＰＤ：レイヤパターン情報）７８を記憶する領域を備える。
回路セルデータベース７６は回路セル名とその回路セルを構成するパターン図形データを有する。
ビアセルデータベース７７はビアセル名とそのセルを構成するパターン図形データを有する。例えば図１８に例示されるようにサイズやビア間の距離が相違される第１の多重ビアセル部２０、第２の多重ビアセル部４０、シングルビアセル部２２を構成するデータを保有する。この明細書においてビアセル部は物理的な構成を意味し、配置配線処理等においてビアセル部を抽象的に把握するときはこれを単にビアセルと称し、ビアセルデータによって把握される対象と位置付けている。
回路セルやビアセルの図形データ、更に例やパターン情報の図形データは例えば図１９に示されるポリゴンデータ、あるいはパースデータ（シンボリックデータ）のデータ構造を有する。ポリゴンデータは図形パターンを多角形の各頂点のｘ、ｙ座標データによって特定するデータである。多角形を四角に分解して各分解図形の座標データを持つようにしてもよい。パースデータは図形パターンを中心線のｘ、ｙ座標データと中心線に直交する方向の幅データとによって特定するデータである。尚、パースデータを用いた処理では中心線の座標点において幅データを用いて矩形の端部処理が行なわれるものとする。図形データの座標は、回路セルデータベース７６及びビアセルデータベース７７においてはそれぞれのローカル座標とされ、レイヤパターン情報７８においては半導体装置のグローバル座標とされる。
前記レイアウト処理プログラム７３はデータプロセッサ７０が実行することによって、半導体装置の以下の配置配線方法を制御する。
《配置配線方法》
図２０には半導体装置の設計処理における配置配線設計の位置付けが示される。半導体装置の設計は、ＨＤＬ等の機能記述言語を用いた機能設計（Ｓ１）、ＨＤＬ等で記述されたデータを用いてゲートレベルの論理を構成する論理合成（Ｓ２）、論理合成結果に対する論理シミュレーション等による論理検証（Ｓ３）、セルベースの配置配線（レイアウト）設計（Ｓ４）、配置配線結果に対するレイアウト検証（Ｓ５）、及びレオアウトデータに基づいてパターンを設計するマスクアートワーク（Ｓ６）からなる。
レイアウト設計Ｓ４ではセルベースで配置配線を行う。例えば、フロアプラン作成処理（Ｓ４Ａ）、回路セルの自動配置とそれに対応する物理パターン生成処理（Ｓ４Ｂ）、及びその後の多重ビアセルの自動配置処理（Ｓ４Ｃ）から成る。ここでは、回路セルの自動配置とそれに対応する物理パターン生成処理（Ｓ４Ｂ）において配線層の異なる配線間の接続にシングルビアセルを用いるものとする。処理Ｓ４Ｃではシングルビアセルを多重ビアセルの置き変える処理を行なうものとする。多重ビアセルの自動配置処理Ｓ４Ｃによって配線シュートや配線ピッチ等のレイアウトルール違反を生ずるようになったときは物理パターンを修正する処理を行なうことになる。
《シングルビアセルを選択的に第１の多重ビアセルに置換》
図２１は多重ビアセルの自動配置処理Ｓ４Ｃの具体例が示される。Ｓ４Ｂの処理において配線層の異なる配線間の接続にはシングルビアセルが用いられ、Ｓ４Ｂの処理結果は配線層毎のレイヤ情報７８として補助記憶装置７２に格納される。多重ビアセルの自動配置に当たり、データプロセッサ７０は補助記憶装置７２からシングルビアセルの所在、その周辺の配線パターンの図形データを含むレイ情報を読み込む。併せて、多重ビアセルのセルデータ７７を補助記憶装置７２から読み込む（Ｓ４０）。データプロセッサ７０は読み込んだ情報に基づいて、シングルビアセルを第１の多重ビアセルに置き変え可能な箇所を抽出する。即ち、その箇所のシングルビアの周囲には第１の多重ビアセルへの置き換えに必要なスペース条件が満足されているかを判定する（Ｓ４１）。スペース条件とは、他の配線とのショート、他の配線等との間に確保する最小間隔違反、異電ビアとの隣接間隔違反等である。スペース条件が満足されている場合には、対応するシングルビアセルのセル名を第１の多重ビアセルのセル名に変更し(Ｓ４２)、第１の多重ビアセルのセルデータを用いてシングルビアセルの位置に第１の多重ビアセルを再配置するようにパターンを生成する(Ｓ４３)。空出されたシングルビアセルの全てに対して上記処理を行なう。その処理を終了したとき、データプロセッサ７０はその旨のメッセージを出力する（Ｓ４４）。
第１の多重ビアセルは１個につき複数個のビア３２，３３を持つから、その配置配線処理において特定のシングルビアを中心に更に別のシングルビアを追加して多重化するデータ処理に比べて、上記第１の多重ビアセルを用いる場合にはその配置配線処理時間を短縮することができる。
また、最初は配線層間の接続箇所にシングルビアセルを用いるから、回路セル内の配線パターンを含めて配線密度の高い最下層の配線層を上層の配線層に接続するためのビアの配置を高密度で初期的に行うことができ、この点において半導体装置の高集積化の要請を最優先とすることができる。その上で、可能な範囲に対してシングルビアセルを第１の多重ビアセルに置き換えて、歩留まり向上に寄与することができる。
上記図２１の処理を行なう場合には、図２２に示されるように、置換された第１の多重ビアセルは周囲に対して空間条件を満足する。
《シングルビアセルを強制的に第１の多重ビアセルに置換》
図２３は多重ビアセルの自動配置処理Ｓ４Ｃの別の具体例が示される。Ｓ４Ｂの処理において配線層の異なる配線間の接続にはシングルビアセルが用いられ、Ｓ４Ｂの処理結果は配線層毎のレイヤ情報７８として補助記憶装置７２に格納される。多重ビアセルの自動配置に当たり、データプロセッサ７０は補助記憶装置７２からシングルビアセルの所在、その周辺の配線パターンの図形データを含むレイ情報を読み込む。併せて、多重ビアセルのセルデータ７７を補助記憶装置７２から読み込む（Ｓ４０）。データプロセッサ７０は読み込んだ情報に基づいて、シングルビアセルが配置されている箇所を抽出する（Ｓ４１Ａ）。抽出されたシングルビアセルのセル名を無条件に第１の多重ビアセルのセル名に変更し(Ｓ４２Ａ)、第１の多重ビアセルのセルデータを用いてシングルビアセルの位置に第１の多重ビアセルを強制的に再配置するようにパターンを生成する(Ｓ４３Ａ)。強制的とは、周囲でスペース条件が満足されるか否かを問わない、と言う意味である。抽出されたシングルビアセルの全てに対して上記処理を行なう。例えば図２４に例示されるようなＹ方向の配線とＸ方向の配線にショートを生じても良いとする。
この後、強制的に第１の多重ビアセルに置換した箇所でスペース条件が満足されているか否かを判定し（Ｓ５０）、満足されていない箇所に対しては、短絡や最小スペースを満足しない配線を切り取り（Ｓ５１）、切り取った部分を他の配線層の配線に繋ぎ変え、あるいは同じ配線層の別に配線を利用して迂回させる等の処理を行なって（Ｓ５２）、スペース条件を満足しない第１の多重ビアセルの周囲に空間条件を満足させる。一連の処理を終了したとき、データプロセッサ７０はその旨のメッセージを出力する（Ｓ４４）。
これにより、最初は配線層間の接続箇所にシングルビアセルを用いるから、回路セル内の配線パターンを含めて配線密度の高い最下層の配線層を上層の配線層に接続するためのビアの配置を高密度で初期的に行うことができ、この点において半導体装置の高集積化の要請を最優先とすることができる。その上で、シングルビアセルを強制的に第１の多重ビアセルに置き換えることにより、図２２の場合よりも高い歩留まりの向上を実現できる。ただし、配線パターンを修正する手間が増える。
《最初から第１の多重ルビアセルを配置》
図２５にはビアセルの初期配置から第１の多重ルビアセルを用いる場合の処理手順が示される。この場には、図２０のＳ４Ｂの処理においてシングルビアを用いず第１の多重ビアセルを用いる。処理Ｓ４Ｃは行なわない。即ち、図２５に示されるように、Ｓ４Ｂの処理において、データプロセッサ７０はレイヤ情報及び多重ビアセルデータを読み込み(Ｓ６０)、異なる配線層の配線を接続する箇所に第１の多重ビアセルを配置する(Ｓ６１)。
最初からすべての配線層間の接続箇所に第１の多重ビアセルを用いる場合には歩留まりの向上効果は最大に期待できるが、半導体装置の高集積化はある程度犠牲になる。
《初期配置のシングルビアセルを第２の多重ビアセルに置換し残りを強制的に第１の多重ビアセルに置換》
図２６には初期配置したシングルビアセルを選択的に第２の多重ビアセルに置換し、置換不可能なシングルビアセルを強制的に第１の多重ビアセルに置換する処理手順が示される。Ｓ４Ｂ及びＳ４０の処理は図２１と同じである。
Ｓ７０では、データプロセッサ７０は読み込んだ情報に基づいて、シングルビアセルを第２の多重ビアセルに置き変え可能な箇所を抽出する。即ち、その箇所のシングルビアの周囲には第２の多重ビアセルへの置き換えに必要なスペース条件が満足されているかを判定する。スペース条件とは、他の配線とのショート、他の配線等との間に確保する最小間隔違反、異電ビアとの隣接間隔違反等である。スペース条件が満足されている場合には、対応するシングルビアセルのセル名を第２の多重ビアセルのセル名に変更し、第２の多重ビアセルのセルデータを用いてシングルビアセルの位置に第２の多重ビアセルを再配置するようにパターンを生成する。抽出されたシングルビアセルの全てに対して上記処理を行なう。
この後のＳ７１の処理では、前記スペース条件を満足しないと判定されて残ったシングルビアセルのセル名を無条件に第１の多重ビアセルのセル名に変更し、第１の多重ビアセルのセルデータを用いてシングルビアセルの位置に第１の多重ビアセルを強制的に再配置するようにパターンを生成する。強制的とは、周囲でスペース条件が満足されるか否かを問わない、と言う意味である。抽出されたシングルビアセルの全てに対して上記処理を行なう。この後、強制的に第１の多重ビアセルに置換した箇所でスペース条件が満足されているか否かを判定し、満足されていない箇所に対しては、短絡や最小スペースを満足しない配線を切り取り、切り取った部分を他の配線層の配線に繋ぎ変え、あるいは同じ配線層の別に配線を利用して迂回させる等の処理を行なって、スペース条件を満足しない第１の多重ビアセルの周囲に空間条件を満足させる。一連の処理を終了したとき、データプロセッサ７０はその旨のメッセージを出力する（Ｓ４４）。
これにより、最初は配線層間の接続箇所にシングルビアセルを用いるから、回路セル内の配線パターンを含めて配線密度の高い最下層の配線層を上層の配線層に接続するためのビアの配置を高密度で初期的に行うことができ、この点において半導体装置の高集積化の要請を最優先とすることができる。その上で、シングルビアセルを可能な範囲で第２の多重ビアセルに置き換え、残ったシングルビアセルを強制的に第１の多重ビアセルに置換することにより、図２１の場合よりも高い歩留まりの向上を実現できる。ただし、配線パターンを修正する手間が増えるが、その手間は図２３の場合よりも軽くなる。
《初期配置のシングルビアセルを第１の多重ビアセルに置換し残りを強制的に第２の多重ビアセルに置換》
図２７は初期配置のシングルビアセルを選択的に第１の多重ビアセルに置換し、置換不可能なシングルビアセルを強制的に第２の多重ビアセルに置換する処理手順が示される。Ｓ４Ｂ、Ｓ４０，Ｓ４１，Ｓ４２１，Ｓ４３までの処理は図２１と同じである。処理Ｓ４３の後には、スペース条件が満足されていないと判定された箇所にはシングルビアセルが残っている。この箇所には、シングルビアセルに代えて前記第２の多重ビアセルを強制的に配置する処理を行ない、再配置された前記第２の多重ビアセルがその周囲との間でスペース条件を満足していないとき当該第２の多重ビアセルの周囲の配線パターンにスペース条件を満足させる処理を行なう（Ｓ８０）。
これにより、最初は配線層間の接続箇所にシングルビアセルを用いるから、回路セル内の配線パターンを含めて配線密度の高い最下層の配線層を上層の配線層に接続するためのビアの配置を高密度で初期的に行うことができ、この点において半導体装置の高集積化の要請を最優先とすることができる。その上で、シングルビアセルを可能な範囲で第１の多重ビアセルに置き換え、残ったシングルビアセルを強制的に第２の多重ビアセルに置換することにより、図２１のよりも高い歩留まりの向上を実現できる。ただし、配線パターンを修正する手間が増えるが、その手間は図２６の処理より軽くなる。何故ならば、前述の如く、配線密度が高いところでは第１の多重ビアセルは狭いところでもビアの多重化を可能とし、配線密度が低いところでは第１の多重ビアセルはその周囲の領域における配線の自由度を増すように作用するから、第１の多重ビアセルに置換できずに残るシングルビアセルの数が少なくなり、結果としてこれを強制的に第２の多重ビアセルに置換することによって生ずる配線パターンの修正箇所が減るからである。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、第１及び第２の多重ビアセルが供えるビアの数は２個に限定されず、３個以上であってもよい。第１の多重ビアセルのビアの一部だけがＸ，ＹＴ方向のグリッド線の交点から外れていてもよい。
図１は第１の多重ビアセル部の平面的な構造を例示する平面図である。 図２は半導体装置に配置された回路セルを例示するブロック図である。 図３は半導体装置の縦断面構造の概略を示す断面図である。 図４は第１の多重ビアセル部の構造を例示する斜視図である。 図５は多重ビアセル部のその他の例である第２の多重ビアセル部の構造を例示する斜視図である。 図６は第２の多重ビアセル部を示す平面図である。 図７は第１の多重ビアセル部の周囲における異電位ビアの配置制限箇所を示す平面図である。 図８は第２の多重ビアセル部の周囲における異電位ビアの配置制限箇所を示す平面図である。 図９は第１の多重ビアセル部における夫々のビアのカバーマージンを説明するための平面図である。 図１０は第１の多重ビアセル部におけるビアの全体としてのカバーマージンを説明するための平面図である。 図１１はシングルビアセル部２２の平面的な構造を例示する平面図である。 図１２はシングルビアセル部の斜視図である。 図１３は異なる配線層の配線間のシングルビアセル部で接続した場合における各配線層間におけるシングルビアセル部の数の分布を例示する説明図である。 図１４は配線層Ｍ１，Ｍ２の配線の具体的な平面レイアウトを例示する平面図である。 図１５は図１４のＡ部分の詳細を例示する平面図である。 図１６は回路セル部のセル端子を第１の多重ビアセル部と接続し易いようにするための考慮について例示した平面図である 図１７は半導体装置の配置配線設計を支援するデータ処理システムを例示するブロック図である。 図１８はビアセルデータベースが保有するビアセルデータの説明図である。 図１９は回路セルやビアセルのデータ構造を例示する説明図である。 図２０は半導体装置の設計処理における配置配線設計のフローチャートである。 図２１はシングルビアセルを選択的に第１の多重ビアセルに置換する具体例を示すフローチャートである。 図２１の処理を行なう場合に置換された第１の多重ビアセルが周囲に対して空間条件を満足する状態を示す平面図である。 図２３はシングルビアセルを強制的に第１の多重ビアセルに置換する配置処理の具体例を示すフローチャートである。 図２４はＹ方向の配線とＸ方向の配線にショートを生じている状態を示す平面図である。 図２５はビアセルの初期配置から第１の多重ルビアセルを用いる場合の処理手順を示すフローチャートである。 図２６は初期配置したシングルビアセルを選択的に第２の多重ビアセルに置換し、置換不可能なシングルビアセルを強制的に第１の多重ビアセルに置換する処理手順を示すフローチャートである。 図２７は初期配置のシングルビアセルを選択的に第１の多重ビアセルに置換し、置換不可能なシングルビアセルを強制的に第２の多重ビアセルに置換する処理手順を示すフローチャートである。
符号の説明
１ 半導体装置
２ ナンドゲートセル部
３ インバータセル部
４ オアゲートセル部
Ｔｓ 回路セル部の信号端子
ＳＬ 信号配線
Ｔｐ 電源系端子
ＶＬ 電源配線
ＧＬ グランド配線
５ 回路セル部（ＣＥＬ）
１０ 不純物拡散領域
１１ ソース電極（ＳＲＣ）
１２ ドレイン電極（ＤＲＮ）
１３ チャネル形成領域（ＣＮＬ）
１４ ゲート電極（ＧＴＥ）
Ｌ１１，Ｌ１２ セルに端子である配線
Ｍ１ 第１配線層
Ｍ２ 第２配線層
Ｍ３ 第３配線層
Ｍ４ 第４配線層
２０ 第１の多重ビアセル部
２２ シングルビアセル部
３０，３１ L字状に屈曲され配線
３２，３３ ビア
ＧＬＤ＿Ｘ，ＧＲＤ＿Ｙ グリッド線
４０ 第２の多重ビアセル部
４１，４２ 直線状に延在された相隣り合う配線層Ｍ１，Ｍ２の配線
４３，４４ ビア

Claims (24)

  1. 半導体基板上に規則的に配置された多数の回路セル部を有し、配置された回路セル部の端子が第１配線層に形成され、前記第１配線層の上層の第２配線層に前記回路セル部の端子を接続するのに第１階層の複数のビアセル部を有する半導体装置であって、
    前記第１階層のビアセル部として、相隣合う配線層のL字状に屈曲された配線を電気的に接続するためのビアをL字状の屈曲部を挟んだ両側に備える第１の多重ビアセル部を有し、
    前記第１の多重ビアセル部のビアは最小配線ピッチで規定されるＸ方向のグリッド線とＹ方向のグリッド線に載り、前記第１の多重ビアセル部の全部又は一部のビアは前記Ｘ方向のグリッド線とＹ方向のグリッド線の交点からずれている、半導体装置。
  2. 前記複第１階層のビアセル部として、直線状に延在され絶縁層が介在された相隣合う夫々の配線層の配線を電気的に接続するためのビアを直線状に複数個備える第２の多重ビアセル部を有し、
    前記第２の多重ビアセル部の夫々のビアは最小配線ピッチで規定されるグリッド線上に載り、前記第２の多重ビアセル部の全部又は一部のビアは前記グリッド線の交点からずれている、請求項１記載の半導体装置。
  3. 前記第２配線層の配線を第３配線層の配線に接続するのに第２階層の複数のビアセル部を有し、
    前記第２階層のビアセル部は前記第１の多重ビアセル部を有する、請求項１記載の半導体装置。
  4. 前記第３配線層の配線を第４配線層の配線に接続するのに第３階層の複数のビアセル部を有し、
    前記第３階層のビアセル部は前記第１の多重ビアセル部を有する、請求項３記載の半導体装置。
  5. 半導体基板上に規則的に配置された多数の回路セル部を有し、配置された回路セル部の端子が第１配線層に形成され、前記第１配線層の上層の第２配線層に前記回路セル部の端子を接続するのに第１階層の複数のビアセル部を有し、第２配線層の配線を第３配線層の配線に接続するのに第２階層の複数のビアセル部を有する半導体装置であって、
    前記第１階層及び第２階層のビアセル部として、相隣合う配線層のL字状に屈曲された配線を電気的に接続するためのビアをL字状の屈曲部を挟んだ両側に備える第１の多重ビアセル部を有し、
    前記第１階層のビアセル部は前記第２階層のビアセル部よりも前記第１の多重ビアセル部を多く備えている、半導体装置。
  6. 第３配線層の配線を第４配線層の配線に接続するのに第３階層の複数のビアセル部を有し、
    前記第３階の複数のビアセル部として前記第１の多重ビアセル部を有し、
    前記第２階層のビアセル部は前記第３階層のビアセル部よりも前記第１の多重ビアセル部を多く備えている、請求項５記載の半導体装置。
  7. 前記複第１階層のビアセル部として、直線状に延在された相隣合う夫々の配線層の配線を電気的に接続するためのビアを直線状に複数個備える第２の多重ビアセル部を有する、請求項５又は６記載の半導体装置。
  8. 前記第２階層のビアセル部として前記第２の多重ビアセル部を有する、請求項７記載の半導体装置。
  9. 前記第３階層のビアセル部として前記第２の多重ビアセル部を有する、請求項８記載の半導体装置。
  10. 前記ビアは、上下の配線層と配線層の間の絶縁層に貫通されたビアホールに、前記上下の夫々の配線層の配線に結合された導電性のビアプラグが充填されて成る、請求項５乃至９の何れか１項記載の半導体装置。
  11. 半導体装置の配置配線方法であって、
    コンピュータ装置を用いて、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するとき、異なる配線層の配線パターンを接続する箇所に、異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルを配置する処理を行なう、半導体装置の配置配線方法。
  12. 前記第１の多重ビアセルを配置するとき、前記第１の多重ビアセル部のビアを最小配線ピッチで規定されるＸ方向のグリッド線とＹ方向のグリッド線に載せ、前記第１の多重ビアセル部の全部又は一部のビアを前記Ｘ方向のグリッド線とＹ方向のグリッド線の交点からずらす、請求項１１記載の半導体装置の配置配線方法。
  13. コンピュータ装置を用いて、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するとき、
    異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルのデータを読み込む処理と、
    異なる配線層の配線パターンを接続する箇所に前記第１の多重ビアセルをそのデータを利用して配置する処理と、を行なう請求項１２記載の半導体装置の配置配線方法。
  14. コンピュータ装置を用いて、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するとき、
    異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルのデータを読み込む処理と、
    異なる配線層の配線パターンを単一のビアを用いて電気的に接続するためのシングルビアセルのデータを読み込む処理と、
    異なる配線層の配線パターンを接続する箇所に前記シングルビアセルをそのデータを利用して配置する処理と、
    配置されたシングルビアセルの周囲に、当該シングルビアセルを第１の多重ビアセルに置換するために必要なスペース条件が満足されているか否かを判定する処理と、
    前記スペース条件が満足されていると判定された箇所のシングルビアセルに代えて前記第１の多重ビアセルをそのデータを利用して再配置する処理と、を行う請求項１２記載の半導体装置の配置配線方法。
  15. コンピュータ装置を用いて、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するとき、
    異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルのデータを読み込む処理と、
    異なる配線層の配線パターンを単一のビアを用いて電気的に接続するためのシングルビアセルのデータを読み込む処理と、
    異なる配線層の配線パターンを接続する箇所に前記シングルビアセルをそのデータを利用して配置する処理と、
    配置されたシングルビアセルに代えて前記第１の多重ビアセルをそのデータを利用して再配置する処理と、
    再配置された前記第１の多重ビアセルがその周囲との間でスペース条件を満足していないとき当該第１の多重ビアセルの周囲の配置パターンにスペース条件を満足させる処理とを行う、請求項１２記載の半導体装置の配置配線方法。
  16. コンピュータ装置を用いて、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するとき、
    異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルのデータを読み込む処理と、
    直線状に延在された異なる配線層の配線パターンを直線的に並列された複数個のビアを用いて電気的に接続する第２の多重ビアセルのデータを読み込む処理と、
    異なる配線層の配線パターンを単一のビアを用いて電気的に接続するためのシングルビアセルのデータを読み込む処理と、
    異なる配線層の配線パターンを接続する箇所に前記シングルビアセルをそのデータを利用して配置する処理と、
    配置されたシングルビアセルの周囲に、当該シングルビアセルを第２の多重ビアセルに置換するために必要なスペース条件が満足されているか否かを判定する処理と、
    前記スペース条件が満足されていると判定された箇所のシングルビアセルに代えて前記第２の多重ビアセルをそのデータを利用して再配置する処理と、
    前記スペース条件が満足されていないと判定された箇所のシングルビアセルに代えて前記第１の多重ビアセルをそのデータを利用して再配置する処理と、
    再配置された前記第１の多重ビアセルがその周囲との間でスペース条件を満足していないとき当該第１の多重ビアセルの周囲の配線パターンにスペース条件を満足させる処理と、を行う請求項１２記載の半導体装置の配置配線方法。
  17. コンピュータ装置を用いて、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するとき、
    異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルのデータを読み込む処理と、
    直線状に延在された異なる配線層の配線パターンを直線的に並列された複数個のビアを用いて電気的に接続する第２の多重ビアセルのデータを読み込む処理と、
    異なる配線層の配線パターンを単一のビアを用いて電気的に接続するためのシングルビアセルのデータを読み込む処理と、
    異なる配線層の配線パターンを接続する箇所に前記シングルビアセルをそのデータを利用して配置する処理と、
    配置されたシングルビアセルの周囲に、当該シングルビアセルを第１の多重ビアセルに置換するために必要なスペース条件が満足されているか否かを判定する処理と、
    前記スペース条件が満足されていると判定された箇所のシングルビアセルに代えて前記第１の多重ビアセルをそのデータを利用して再配置する処理と、
    前記スペース条件が満足されていないと判定された箇所のシングルビアセルに代えて前記第２の多重ビアセルをそのデータを利用して再配置する処理と、
    再配置された前記第２の多重ビアセルがその周囲との間でスペース条件を満足していないとき当該第２の多重ビアセルの周囲の配線パターンにスペース条件を満足させる処理と、を行う請求項１２記載の半導体装置の配置配線方法。
  18. 半導体装置の配置配線設計を支援するデータ処理システムであって、
    プログラムを実行するデータプロセッサと記憶装置とを有し、
    前記データプロセッサは、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するとき、異なる配線層の配線パターンを接続する箇所に、異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルを配置する処理を行なう、データ処理システム。
  19. 前記第１の多重ビアセルを配置するとき、前記第１の多重ビアセル部のビアを最小配線ピッチで規定されるＸ方向のグリッド線とＹ方向のグリッド線に載せ、前記第１の多重ビアセル部の全部又は一部のビアを前記Ｘ方向のグリッド線とＹ方向のグリッド線の交点からずらす、請求項１８記載のデータ処理システム。
  20. 前記データプロセッサは、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するとき、
    異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルのデータを前記記憶装置から読み込む処理と、
    異なる配線層の配線パターンを接続する箇所に前記第１の多重ビアセルをそのデータを利用して配置する処理と、を行なう請求項１９記載の半導体集積回路におけるデータ処理システム。
  21. 前記データプロセッサは、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するとき、
    異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルのデータを前記記憶装置から読み込む処理と、
    異なる配線層の配線パターンを単一のビアを用いて電気的に接続するためのシングルビアセルのデータを前記記憶装置から読み込む処理と、
    異なる配線層の配線パターンを接続する箇所に前記シングルビアセルのそのデータを利用して配置する処理と、
    配置されたシングルビアセルの周囲に、当該シングルビアセルを第１の多重ビアセルに置換するために必要なスペース条件が満足されているか否かを判定する処理と、
    前記スペース条件が満足されていると判定された箇所のシングルビアセルに代えて前記第１の多重ビアセルをそのデータを利用して再配置する処理と、を行う請求項１９記載のデータ処理システム。
  22. 前記データプロセッサは、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するとき、
    異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルのデータを前記記憶装置から読み込む処理と、
    異なる配線層の配線パターンを単一のビアを用いて電気的に接続するためのシングルビアセルのデータを前記記憶装置から読み込む処理と、
    異なる配線層の配線パターンを接続する箇所に前記シングルビアセルをそのデータを利用して配置する処理と、
    配置されたシングルビアセルに代えて前記第１の多重ビアセルをそのデータを利用して再配置する処理と、
    再配置された前記第１の多重ビアセルがその周囲との間でスペース条件を満足していないとき当該第１の多重ビアセルの周囲の配線パターンにスペース条件を満足させる処理と、を行う請求項１９記載のデータ処理システム。
  23. 前記データプロセッサは、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するとき、
    異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルのデータを前記記憶装置から読み込む処理と、
    直線状に延在された異なる配線層の配線パターンを直線的に並列された複数個のビアを用いて電気的に接続する第２の多重ビアセルのデータを前記記憶装置から読み込む処理と、
    異なる配線層の配線パターンを単一のビアを用いて電気的に接続するためのシングルビアセルのデータを前記記憶装置から読み込む処理と、
    異なる配線層の配線パターンを接続する箇所に前記シングルビアセルをそのデータを利用して配置する処理と、
    配置されたシングルビアセルの周囲に、当該シングルビアセルを第２の多重ビアセルに置換するために必要なスペース条件が満足されているか否かを判定する処理と、
    前記スペース条件が満足されていると判定された箇所のシングルビアセルに代えて前記第２の多重ビアセルをそのデータを利用して再配置する処理と、
    前記スペース条件が満足されていないと判定された箇所のシングルビアセルに代えて前記第１の多重ビアセルをそのデータを利用して再配置する処理と、
    再配置された前記第１の多重ビアセルがその周囲との間でスペース条件を満足していないとき当該第１の多重ビアセルの周囲の配線パターンにスペース条件を満足させる処理と、を行う請求項１９記載のデータ処理システム。
  24. 前記データプロセッサは、所要の回路を構成するために必要な回路セルを配置し、配置した回路セルに配線パターンを接続するとき、
    異なる配線層のＬ字状に屈曲された配線パターンを電気的に接続するビアをそのL字状の屈曲部を挟む両側に備えた第１の多重ビアセルのデータを前記記憶装置から読み込む処理と、
    直線状に延在された異なる配線層の配線パターンを直線的に並列された複数個のビアを用いて電気的に接続する第２の多重ビアセルのデータを前記記憶装置から読み込む処理と、
    異なる配線層の配線パターンを単一のビアを用いて電気的に接続するためのシングルビアセルのデータを前記記憶装置から読み込む処理と、
    異なる配線層の配線パターンを接続する箇所に前記シングルビアセルをそのデータを利用して配置する処理と、
    配置されたシングルビアセルの周囲に、当該シングルビアセルを第１の多重ビアセルに置換するために必要なスペース条件が満足されているか否かを判定する処理と、
    前記スペース条件が満足されていると判定された箇所のシングルビアセルに代えて前記第１の多重ビアセルをそのデータを利用して再配置する処理と、
    前記スペース条件が満足されていないと判定された箇所のシングルビアセルに代えて前記第２の多重ビアセルをそのデータを利用して再配置する処理と、
    再配置された前記第２の多重ビアセルがその周囲との間でスペース条件を満足していないとき当該第２の多重ビアセルの周囲の配線パターンにスペース条件を満足させる処理と、を行う請求項１９記載のデータ処理システム。
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