JP2009252805A - 半導体集積回路、半導体集積回路のレイアウト方法およびレイアウトプログラム - Google Patents

Abstract

【課題】新たなビアを配置するための領域の有無に依存することなく冗長ビアを構成する技術を提供する。
【解決手段】第１配線層に設けられた第１配線パターン（４）と第２配線層に設けられた第２配線パターン（６）とを接続する第１ビアコンタクト（２）と、前記第１配線層に設けられた第３配線パターン（５）と前記第２配線パターンと（６）を接続する第２ビアコンタクト（３）と、前記第１配線層に構成され、前記第１配線パターン（４）と前記第３配線パターン（５）との各々を接続し、前記第２配線パターン（６）にオーバラップする冗長接続用配線パターン（７）とを具備する半導体集積回路を構成する。
【選択図】図４

Description

本発明は、半導体集積回路、半導体集積回路のレイアウト方法およびレイアウトプログラムに関する。

半導体集積回路の微細化、高集積化に伴って、集積回路のビア（Ｖｉａ）の数が増加し、Ｖｉａの品質が半導体集積回路の品質に影響を与えるようになってきている。半導体集積回路の製造品質を向上させ、不具合の発生を抑えるために、冗長ビアを備えた半導体集積回路が知られている（例えば、特許文献１参照）。

特許文献１（特開２００７−１１５９５９号公報）には、専有面積の少ない冗長ビア構造に関する技術が記載されている。特許文献１に記載のビア構造は、第１のビアランドと第２のビアランドを備えている。第１のビアランドは、第１、第２の配線層間のビア構造が、絶縁層に形成される複数のビアホールと、第１の配線層に形成され、複数のビアホールを含むビアホール形成領域を第１の配線層の主配線方向に拡張し第２の配線層の第２の主配線方向には拡張しない領域を有する。第２のビアランドは、第２の配線層に形成され、ビアホール領域を第２の主配線方向に拡張し第１の主配線方向には拡張しない領域を有する。

特開２００７−１１５９５９号公報

従来の技術では、既存のビアの周囲に十分な領域を確保した後、その既存のビアに対応する新たなビアと新たな配線とを構成している。新規ビアを配置するための領域が確保できない場合、新規ビアの配置ができない。

本発明が解決しようとする課題は、新たなビアを配置するための領域の有無に依存することなく冗長ビアを構成する技術を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記の課題を解決するために、第１配線層に設けられた第１配線パターン（４）と第２配線層に設けられた第２配線パターン（６）とを接続する第１ビアコンタクト（２）と、前記第１配線層に設けられた第３配線パターン（５）と前記第２配線パターンと（６）を接続する第２ビアコンタクト（３）と、前記第１配線層に構成され、前記第１配線パターン（４）と前記第３配線パターン（５）との各々を接続し、前記第２配線パターン（６）にオーバラップする冗長接続用配線パターン（７）とを具備する半導体集積回路を構成する。
既存のビアである第１ビアコンタクト（２）と第２ビアコンタクト（３）との間に冗長接続用配線パターン（７）を構成する。冗長接続用配線パターン（７）を構成することで、第１ビアコンタクト（２）または第２ビアコンタクト（３）の一方が適切に形成されない場合であっても、もう一方が冗長ビアとして作用する。

本発明によると、新たなビアを配置するための領域の有無に依存することなく冗長ビアを構成することができる。

［第１実施形態］
以下に、図面を参照して本発明を実施するための形態について説明を行う。図１は、本発明の第１実施形態の半導体集積回路１の構成を例示する平面図である。半導体集積回路１は、第１ビアコンタクト２と、第２ビアコンタクト３と、第１上層配線４と、第２上層配線５と、下層配線６と、冗長接続用配線７とを含んでいる。第１ビアコンタクト２と第２ビアコンタクト３は、層間絶縁膜（図示されず）に構成されたビアコンタクトである。第１上層配線４と第２上層配線５は、その層間絶縁膜の上層に構成された配線パターンである。下層配線６は、その層間絶縁膜の下層に構成された配線パターンである。冗長接続用配線７は、その層間絶縁膜の上層において、第１ビアコンタクト２と第２ビアコンタクト３とを接続している。

図２は、第１実施形態の半導体集積回路１の配線層毎の構成を例示する平面図である。図２の（ａ）は、第１ビアコンタクト２または第２ビアコンタクト３を有する層間絶縁膜の上に構成される上層配線部分を例示している。図２の（ｂ）は、その層間絶縁膜の下に構成される下層配線部分を例示している。図２の（ａ）に示されているように、半導体集積回路１は、層間絶縁膜の上層配線部分において、第１ビアコンタクト２と第２ビアコンタクト３とを接続する冗長接続用配線７を備えている。また、図２の（ｂ）に示されているように、層間絶縁膜の下層配線部分において、第１ビアコンタクト２と第２ビアコンタクト３とが、下層配線６を介して接続されている。

図３は、第１実施形態の半導体集積回路１の構成を例示する断面図である。図３に示されているように、第１上層配線４は、上層配線部分において、第１ビアコンタクト２の上端に接触している。第１ビアコンタクト２の下端は、下層配線６に接触している。また、第２上層配線５は、上層配線部分において、第２ビアコンタクト３の上端に接触している。第２ビアコンタクト３の下端は、下層配線６に接触している。ここにおいて、本実施形態に冗長接続用配線７は、第１上層配線４または第２上層配線５と同じ配線層に構成され、第１上層配線４と第２上層配線５とを接続している。

図４は、第１実施形態の半導体集積回路１の構成を例示する斜視図である。図４に示されているように、第１ビアコンタクト２と第２ビアコンタクト３は、下層部分において下層配線６を介して接続され、上層部分において、冗長接続用配線７を介して接続されている。これにより、第１ビアコンタクト２と第２ビアコンタクト３は、互いに冗長ビアとして作用する。第１ビアコンタクト２と第２ビアコンタクト３が冗長ビアとなるため、半導体集積回路１に対する信頼性が向上し、また、歩留まりの低下を抑制することができる。

［比較例］
以下に、本発明の理解を容易にするための比較例について説明する。図５は、比較例における、冗長接続用配線７を備えていない半導体集積回路１の構成を例示する斜視図である。図５に示されているように、比較例における半導体集積回路１においては、第１上層配線４は、第１ビアコンタクト２のみを介して下層配線６に接続され、また、第２上層配線５は、第２ビアコンタクト３のみを介して下層配線６に接続されている。第１ビアコンタクト２が、適切に形成されない場合、比較例における半導体集積回路１では、第１上層配線４と下層配線６との接続が遮断されてしまう。同様に、第２ビアコンタクト３が適切に形成されない場合、第２上層配線５と下層配線６との接続が遮断されてしまう。

上述した本実施形態の半導体集積回路１は、第１ビアコンタクト２または第２ビアコンタクト３の一方が適切に形成されない場合であっても、もう一方が冗長ビアとして作用する。そのため、例えば、第１ビアコンタクト２が適切に形成されない場合であっても、第１上層配線４と下層配線６とは、第２ビアコンタクト３を介して適切に接続される。

以下に、本実施形態の半導体集積回路１の設計を支援する設計支援装置について説明を行う。図６は、本実施形態の半導体集積回路１の設計を支援する半導体設計支援装置１１に構成を例示するブロック図である。半導体設計支援装置１１は、情報処理装置１２と、入力装置１３と、出力装置１４とを含んでいる。

情報処理装置１２は、プログラムに示される手順に従って、情報処理を高速に実行する機械であり、電子計算機とも呼ばれる。情報処理装置１２は、入力、記憶、演算、制御および出力の５つの機能を備えている。本実施形態においては、情報処理装置１２が、後述するＥＤＡツール２１や自動配置・配線ツール２２に示される手順に従って動作することで、自動配置・配線ツールや冗長ビア用ツールとして機能する。

入力装置１３は、情報処理装置１２へデータを入力するマンマシンインターフェースである。入力装置１３の代表として、キーボードやマウスなどが例示される。

出力装置１４は、情報処理装置１２の処理結果を外部に出力するマンマシンインターフェースである。出力装置１４の代表として、ディスプレイ装置やプリンタなどが例示される。

情報処理装置１２は、ＣＰＵ１５と、メモリ１６と、大容量記憶装置１７とを備え、それらは、バス１８を介して接続されている。

ＣＰＵ１５は、情報処理装置１２に備えられた各種装置の制御や、入力装置１３や出力装置１４に入出力されるデータの処理などを行う。ＣＰＵ１５は、入力装置１３などから受け取ったデータを解釈して演算し、その演算結果を出力装置１４などで出力する。

メモリ１６は、データの書き込みと読み出しが可能な記憶媒体である。メモリ１６は、ＣＰＵ１５がソフトウェアを実行するときのメインメモリとして使用される。メモリ１６の代表としてＤＲＡＭやＳＲＡＭなどが例示される。

大容量記憶装置１７は、記憶した情報を、電源のＯＮ／ＯＦＦに依存することなく保持しつつける機能を有する記憶媒体である。大容量記憶装置１７は、ＥＤＡツール２１を備えている。また、大容量記憶装置１７には、ネットリスト２４と、配置・配線情報２５と、接続ルールライブラリ２６と、セルライブラリ２７とが備えられている。さらに、ＥＤＡツール２１は、自動配置・配線ツール２２と冗長ビア用配線ツール２３を含んでいる。

以下に、本実施形態の半導体集積回路１を設計するための動作について説明を行う。本実施形態の半導体集積回路１は、自動配置・配線ツール２２によって生成された配置配線結果に対し、冗長ビア用配線ツール２３が所定の処理を行うことで構成される。自動配置・配線ツール２２は、ネットリスト２４と、配置・配線情報２５と、接続ルールライブラリ２６と、セルライブラリ２７とに基づいて、フロアプランニングを行った後、セルを最適な位置に自動配置する。その後、ネットリスト２４を基に、セル間を自動で配線することで、上記の配置配線結果を生成する。

図７は、冗長ビア用配線ツール２３の動作を例示するフローチャートである。冗長ビア用配線ツール２３は、その配置配線結果に備えられた全てのビアに対し、以下の動作を実行する。図７を参照すると、ステップＳ１０１において、複数のビアのうちの１つを第１ビアとして特定する。ステップＳ１０２において、その第１ビアと同じ層間絶縁膜に構成されている他のビアを第２ビアとして特定する。

ステップＳ１０３において、第１ビアと第２ビアとが同じ電圧か否かの判断を行う。その判断の結果、第１ビアと第２ビアとが同じ電圧の場合、処理はステップＳ１０４に進み、第１ビアと第２ビアとが異なる電圧の場合、処理は終了する。

ステップＳ１０４において、第１ビアと第２ビアとの位置座標を抽出する。その抽出した位置座標に基づいて、第１ビアのＸ座標と第２ビアのＸ座標が一致しているか否か、または、第１ビアのＹ座標と第２ビアのＹ座標とが一致しているか否かの判断を行う。その判断の結果、Ｘ座標またはＹ座標が一致していた場合、処理はステップＳ１０５に進む。Ｘ座標とＹ座標のどちらも一致していない場合、処理は終了する。

ステップＳ１０５において、第１ビアに接触しているメタル配線を特定し、そのメタル配線が第２ビアに接触しているか否かの判断を行う。その判断の結果、そのメタル配線が、第２ビアに接触している場合、処理はステップＳ１０６に進み、接触していない場合には、処理はステップＳ１０８に進む。

ステップＳ１０６において、第１ビアと第２ビアとを結んでいるメタル配線が、Ｘ軸方向またはＹ軸方向に沿う直線上に構成されているか否かの判断を行う。その判断の結果、第１ビアと第２ビアとが、その直線上に配置されていない場合には、処理はステップＳ１０８に進む。第１ビアと第２ビアとが、Ｘ軸方向またはＹ軸方向に沿う直線上に構成されている場合、処理はステップＳ１０７に進む。

ステップＳ１０７において、第１ビアと第２ビアとを接続するメタル配線が構成されていない配線層に、第１ビアと第２ビアとを直線的に接続する新たなメタル配線を構成する。例えば、第１ビアと第２ビアとの下層側が先に接続されている場合、上層側もメタル配線で接続する。

ステップＳ１０８において、第１ビアと第２ビアは同電圧であり、かつ、第１ビアと第２ビアが、メタル配線で直接的に接続されていないので、第１ビアの上端と第２ビアの上端とをメタル配線で接続し、第１ビアの下端と第２ビアの下端とをメタル配線で接続する。

ステップＳ１０９において、デザインルールチェックを、第１ビアと第２ビアの上端が接続され、かつ、第１ビアと第２ビアの下端が互いに接続された状態で、デザインルールチェックを実行する。その結果、ＤＲＣｖｉｏｌａｔｉｏｎ（スペーシング・エラーやショート・エラーなど）が発生していない場合、処理はステップＳ１１０に進み、ＤＲＣｖｉｏｌａｔｉｏｎが発生する場合、処理はステップＳ１１１に進む。

ステップＳ１１０において、第１ビアと第２ビアとを互いに冗長ビアとする配線レイアウトを構成し、半導体集積回路１の配線レイアウトとする。ステップＳ１１１において、ＤＲＣｖｉｏｌａｔｉｏｎが発生するので、レイアウトの変更を行うことなく処理を終了する。

上述の実施形態の動作において、ステップＳ１０８の判断を行なうとき、そのメタル配線が、第１ビア（または第２ビア）を有する層間絶縁膜の上層の配線層に配置されるメタル配線に対して上述の判断を行った後、下層の配線層に配置されるメタル配線に対して上述の判断を行ってもよい。

また、そのメタル配線が、第１ビア（または第２ビア）を有する層間絶縁膜の上層の配線層に配置されるメタル配線に対してステップＳ１０８の判断を行った後、下層の配線層に対する検討を行うことなく、以降の処理を行っても良い。その場合、各判断ステップでＮＯの判定が出た場合、下層の配線層に対する検討を行うことで、本実施形態の動作を適切に行うことができる。なお、層間絶縁膜の下層に対する判断を先に行っても良い。

［第２実施形態］
以下に、図面を参照して、本発明を実施するための第２実施形態について説明を行う。図８は、第２実施形態の半導体集積回路１の構成を例示する平面図である。第２実施形態の半導体集積回路１は、第１実施形態の半導体集積回路１に、さらに、第３ビアコンタクト８を含んでいる。図８に示されているように、第３ビアコンタクト８は、第１ビアコンタクト２と第２ビアコンタクト３の間に配置されている。

図９は、第２実施形態の半導体集積回路１の配線層毎の構成を例示する平面図である。図９の（ａ）は、第１ビアコンタクト２または第２ビアコンタクト３を有する層間絶縁膜の上に構成される上層配線部分を例示している。図９の（ｂ）は、その層間絶縁膜の下に構成される下層配線部分を例示している。図９に示されているように、第２実施形態の半導体集積回路１において、第３ビアコンタクト８は、冗長接続用配線７と下層配線６の各々に接続されている。

図１０は、第２実施形態の半導体集積回路１の構成を例示する斜視図である。図１０を参照すると、第３ビアコンタクト８は、第１ビアコンタクト２と第２ビアコンタクト３の間に配置され、下層配線６と冗長接続用配線７とを接続している。これにより、第２実施形態の半導体集積回路１は、第１ビアコンタクト２または第２ビアコンタクト３が適切に形成されない場合であっても、第３ビアコンタクト８が冗長ビアとして作用することで、適切に動作をすることができる。

図１１は、第２実施形態の半導体集積回路１を構成するための動作を例示するフローチャートである。第２実施形態の動作において、ステップＳ１０１〜ステップＳ１１１までの動作は、第１実施形態と同様である。図１１を参照すると、ステップＳ２０１において、第１ビアと第２ビアとの間に第３ビアを配置することができるか否かの判断を実行する。その判断の結果、第３ビアを配置することができる場合、処理はステップＳ２０２に進む。第３ビアを配置することができない場合、処理は終了する。

ステップＳ２０２において、第１ビアと第２ビアの間に、第３ビアを配置する。ステップＳ２０３において、第３ビアを有する半導体集積回路１に対し、デザインルールチェックを実行する。その結果、その結果、ＤＲＣｖｉｏｌａｔｉｏｎ（スペーシング・エラーやショート・エラーなど）が発生していない場合、処理はステップＳ２０４に進む。

ＤＲＣｖｉｏｌａｔｉｏｎが発生する場合には、ステップＳ２０５に進み、第３ビアを備えていないレイアウト（ステップＳ１１０で更新されたレイアウト）に更新する。ステップＳ２０４において、第１ビアと第２ビアと第３ビアとを互いに冗長ビアとする配線レイアウトを構成し、半導体集積回路１の配線レイアウトとする。
上述の第２実施形態では、本実施形態の理解を容易にするために、第１ビアと第２ビアの間に、第３ビアを１つ配置する場合の構成・動作について説明してきた。第２実施形態において、新たに追加するビアの数に制限は無い。例えば、新たなビアを複数個配置することが可能であれば、その複数のビアを配置して、半導体集積回路１を構成することが好ましい。

図１は、第１実施形態の半導体集積回路１の構成を例示する平面図である。 図２は、第１実施形態の半導体集積回路１の配線層毎の構成を例示する平面図である。 図３は、第１実施形態の半導体集積回路１の構成を例示する断面図である。 図４は、第１実施形態の半導体集積回路１の構成を例示する斜視図である。 図５は、冗長接続用配線７を備えていない半導体集積回路１の構成を例示する斜視図である。 図６は、半導体設計支援装置１１に構成を例示するブロック図である。 図７は、第１実施形態の動作を例示するフローチャートである。 図８は、第２実施形態の半導体集積回路１の構成を例示する平面図である。 図９は、第２実施形態の半導体集積回路１の配線層毎の構成を例示する平面図である。 図１０は、第２実施形態の半導体集積回路１の構成を例示する斜視図である。 図１１は、第２実施形態の動作を例示するフローチャートである。

符号の説明

１…半導体集積回路
２…第１ビアコンタクト
３…第２ビアコンタクト
４…第１上層配線
５…第２上層配線
６…下層配線
７…冗長接続用配線
８…第３ビアコンタクト
１１…半導体設計支援装置
１２…情報処理装置
１３…入力装置
１４…出力装置
１５…ＣＰＵ
１６…メモリ
１７…大容量記憶装置
１８…バス
２１…ＥＤＡツール
２２…自動配置・配線ツール
２３…冗長ビア用配線ツール
２４…ネットリスト
２５…配置・配線情報
２６…接続ルールライブラリ
２７…セルライブラリ

Claims (10)

1. 第１配線層に設けられた第１配線パターンと第２配線層に設けられた第２配線パターンとを接続する第１ビアコンタクトと、
   前記第１配線層に設けられた第３配線パターンと前記第２配線パターンとを接続する第２ビアコンタクトと、
   前記第１配線層に構成され、前記第１配線パターンと前記第３配線パターンとの各々を接続し、前記第２配線パターンにオーバラップする冗長接続用配線パターンと
   を具備する
   半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記冗長接続用配線パターンは、
   前記第１ビアコンタクトと前記第２ビアコンタクトとの間に配置され、前記第２配線パターンが配置される延伸方向に沿って延伸する
   半導体集積回路。
3. 請求項１または２に記載の半導体集積回路において、さらに、
   前記冗長接続用配線パターンと前記第２配線パターンとを接続する第３ビアコンタクトを含み、
   前記第３ビアコンタクトは、
   前記第１ビアコンタクトと前記第２ビアコンタクトとの間に配置される
   半導体集積回路。
4. 請求項１から３の何れか１項に記載の半導体集積回路において、
   前記第１配線層は、半導体基板を基準にして第ｎ（ｎは任意の自然数）番目の配線層であり、
   前記第２配線層は、第ｎ＋１番目の配線層または第ｎ−１番目の配線層である
   半導体集積回路。
5. （ａ）ネットリストとセルライブラリと接続ルールとに基づいて、半導体集積回路の配線レイアウトを決定し、前記半導体集積回路の層間絶縁膜を挟む第１配線層と第２配線層と、前記層間絶縁膜に設けられた第１ビアコンタクトと、前記層間絶縁膜に設けられ、前記第１ビアコンタクトと同じ電圧の第２ビアコンタクトを特定するステップと、
   （ｂ）前記第１配線層に設けられる第１配線パターンと前記第２配線層に設けられる第２配線パターンとが、ＸＹ座標のＸ軸またはＹ軸に沿って延伸するとき、前記第１ビアコンタクトと前記第２ビアコンタクトとを結ぶ直線が、前記Ｘ軸または前記Ｙ軸の何れか一方に平行か否かを判定するステップと、
   （ｃ）前記直線が前記Ｘ軸または前記Ｙ軸の何れか一方に平行なとき、前記第１ビアコンタクトの第１端に接続される前記第１配線パターンが、前記第２ビアコンタクトの第１端に接続しているか否かを判定するステップと、
   （ｄ）前記第１配線パターンが前記第２ビアコンタクトの第１端に接続しているとき、前記第１配線パターンが直線上に配置されているか否かを判定するステップと、
   （ｅ）前記第１ビアコンタクトと前記第２ビアコンタクトとを結ぶ前記第１配線パターンが直線上に配置されているとき、冗長接続用配線パターンを追加し、前記第１ビアコンタクトの第２端と前記第２ビアコンタクトの第２端とを前記冗長接続用配線パターンで直線的に接続するステップと、
   （ｆ）前記冗長接続用配線パターンで前記第１ビアコンタクトと前記第２ビアコンタクトとを接続した配線レイアウトに対し、デザインルールチェックを実行し、そのチェック結果が良好か否かを判定するステップ
   を具備する
   半導体集積回路のレイアウト方法。
6. 請求項５に記載の半導体集積回路のレイアウト方法において、さらに、
   （ｇ）前記第１ビアコンタクトの第１端に接続される前記第１配線パターンが、前記第２ビアコンタクトの第１端に接続していないとき、
   前記第１ビアコンタクトの第１端と前記第２ビアコンタクトの第１端とを前記冗長接続用配線パターンで直線的に接続し、かつ、前記第１ビアコンタクトの第２端と前記第２ビアコンタクトの第２端とを前記冗長接続用配線パターンで直線的に接続するステップと、
   を含む
   半導体集積回路のレイアウト方法。
7. 請求項５または６に記載の半導体集積回路のレイアウト方法において、さらに、
   （ｈ）前記第１ビアコンタクトと前記第２ビアコンタクトとの間に、第３ビアコンタクトを配置するステップと、
   を具備する
   半導体集積回路のレイアウト方法。
8. コンピュータを半導体集積回路の設計支援装置として機能させるための手順を示す半導体設計支援プログラムであって、
   （ａ）ネットリストとセルライブラリと接続ルールとに基づいて、半導体集積回路の配線レイアウトを決定し、前記半導体集積回路の層間絶縁膜を挟む第１配線層と第２配線層と、前記層間絶縁膜に設けられた第１ビアコンタクトと、前記層間絶縁膜に設けられ、前記第１ビアコンタクトと同じ電圧の第２ビアコンタクトを特定するステップと、
   （ｂ）前記第１配線層に設けられる第１配線パターンと前記第２配線層に設けられる第２配線パターンとが、ＸＹ座標のＸ軸またはＹ軸に沿って延伸するとき、前記第１ビアコンタクトと前記第２ビアコンタクトとを結ぶ直線が、前記Ｘ軸または前記Ｙ軸の何れか一方に平行か否かを判定するステップと、
   （ｃ）前記直線が前記Ｘ軸または前記Ｙ軸の何れか一方に平行なとき、前記第１ビアコンタクトの第１端に接続される前記第１配線パターンが、前記第２ビアコンタクトの第１端に接続しているか否かを判定するステップと、
   （ｄ）前記第１配線パターンが前記第２ビアコンタクトの第１端に接続しているとき、前記第１配線パターンが直線上に配置されているか否かを判定するステップと、
   （ｅ）前記第１ビアコンタクトと前記第２ビアコンタクトとを結ぶ前記第１配線パターンが直線上に配置されているとき、冗長接続用配線パターンを追加し、前記第１ビアコンタクトの第２端と前記第２ビアコンタクトの第２端とを前記冗長接続用配線パターンで直線的に接続するステップと、
   （ｆ）前記冗長接続用配線パターンで前記第１ビアコンタクトと前記第２ビアコンタクトとを接続した配線レイアウトに対し、デザインルールチェックを実行し、そのチェック結果が良好か否かを判定するステップ
   をコンピュータに実行させるための手順を示す
   半導体設計支援プログラム。
9. 請求項５に記載の半導体設計支援プログラムにおいて、さらに、
   （ｇ）前記第１ビアコンタクトの第１端に接続される前記第１配線パターンが、前記第２ビアコンタクトの第１端に接続していないとき、
   前記第１ビアコンタクトの第１端と前記第２ビアコンタクトの第１端とを前記冗長接続用配線パターンで直線的に接続し、かつ、前記第１ビアコンタクトの第２端と前記第２ビアコンタクトの第２端とを前記冗長接続用配線パターンで直線的に接続するステップ
   をコンピュータに実行させるための手順を示す
   半導体設計支援プログラム。
10. 請求項８または９に記載の半導体設計支援プログラムにおいて、さらに、
    （ｈ）前記第１ビアコンタクトと前記第２ビアコンタクトとの間に、第３ビアコンタクトを配置するステップと、
    をコンピュータに実行させるための手順を示す
    半導体設計支援プログラム。

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