JP2013239073A - レイアウト方法及び設計支援プログラム - Google Patents

Abstract

【課題】ビアセルの冗長率の向上及び配線の信頼性の向上を図る。
【解決手段】冗長ビア形成処理においては、スタンダードセル上の素子と配線層との接点に対するアクセス回数の指定情報と、冗長ビア構造におけるビアセルの配置領域の指定情報と、冗長ビア構造におけるビアセル同士の配置間隔の指定情報とが第１処理条件とされる。上記冗長ビア形成処理においては、冗長ビア構造におけるビアセル同士の接続形態の指定情報が第２処理条件とされる。上記冗長ビア形成処理は、第１処理（２０２）、第２処理（２０３）、第３処理（２０４）、第４処理（２０５，２０６）を含む。未使用アクセスポイントの有効利用を図ることにより、下層配線層において、多くの冗長ビアセルを配置することができる。冗長ビア構造におけるビアセルの同士の接続形態を指定することができるので、直列接続に限定されず、並列接続も可能とされ、配線の信頼性の向上を図ることができる。
【選択図】図２

Description

本発明は、半導体集積回路のレイアウト方法及び設計支援プログラムに関し、特に、標準化されている機能セル（「スタンダードセル」という）を組み合わせて配置配線する方式の半導体集積回路のレイアウトに好適に利用できるものである。

半導体集積回路の多層配線において、下層の配線と上層の配線とを電気的につなぐ接続領域が配置される。この接続領域を「ビア」という。プロセスの微細化に伴いビアの接触不良が顕在化している。これを回避するためには、同電位のビアを複数設ける冗長ビア構造が有効とされる。

特許文献１には、専有面積の少ない冗長ビア構造に関する技術が記載されている。

特許文献２には、新たなビアを配置するための領域の有無に依存することなく、冗長ビアを構成する技術が記載されている。

特開２００７−１１５９５９号公報 特開２００９−２５２８０５号公報

冗長ビア構造を得るための従来の冗長ビア形成処理によれば、最下位の配線層で極端にビアセルの冗長率が低いことが判明した。例えば、駆動能力が小さく面積が小さなスタンダードセルは、スタンダードセル上の素子と配線層との接点（これを「ピン」という）のサイズも小さく、かつピン同士の間隔も狭いことから、下位層配線になるに従いデザインルールを満たす冗長ビア構造の実現が困難とされる。ピンを構成する配線層の中でも、ＥＤＡ（electronic design automation）ツールによって接続可能な箇所を「アクセスポイント」とすると、特に最下位層であるピンへの接続に関しては、ピンのサイズが小さくなるほど、アクセスポイント自体のサイズが小さくなる。この結果、ピンに一度しかアクセス（接続）できないＥＤＡツールの場合、アクセスポイントに配置できるビアセルが1個となるスタンダードセル多数存在してしまい、デザインルールを満足できない。このため、ビアセルをアレイ状に複数配置することが困難となり、このことが、ビアセルの冗長率低下につながっている。

その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

課題を解決するための手段のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、課題を解決するためのレイアウト方法において、冗長ビア形成処理が行われる。この冗長ビア形成処理においては、スタンダードセル上の素子と配線層との接点に対するアクセス回数の指定情報と、冗長ビア構造におけるビアセルの配置領域の指定情報と、冗長ビア構造におけるビアセル同士の配置間隔の指定情報とが第１処理条件とされる。また、上記冗長ビア形成処理においては、冗長ビア構造におけるビアセル同士の接続形態の指定情報が第２処理条件とされる。そして、上記冗長ビア形成処理は、第１処理、第２処理、第３処理、第４処理を含む。上記第１処理では、上記スタンダードセル上の素子と配線層との接点毎に、配線又はビアセルを配置可能な領域が検索される。上記第２処理では、上記第１処理の検索結果に基づいて未使用領域が抽出される。上記第３処理では、上記第２処理で抽出された未使用領域に、冗長ビア構造におけるビアセルを配置可能な領域があるか否かが判別される。上記第４処理では、上記第３処理での判別結果に基づいて、シングルのビアセルが上記第１処理条件に従って配置され、複数のビアセル同士が上記第２処理条件に従って配線される。

課題を解決するための手段のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、ビアセルの冗長率の向上及び配線の信頼性の向上を達成することができる。

ワークステーションを使って行われる自動レイアウトの流れを示すフローチャートである。 図１における冗長ビア形成処理の流れを示すフローチャートである。 半導体集積回路のレイアウトの実施に用いられるワークステーションの構成例ブロック図である。 冗長ビア形成処理の条件を示す説明図である。 冗長ビア形成処理の具体的例の説明図である。 シングルビアセルの平面図である。 図６に示されるシングルビアセルのＡ−Ａ’線での切断断面図である。 実施の形態１での冗長ビア形成処理の優位性の説明図である。 冗長ビア構造におけるビアセル配置の説明図である。 冗長ビア構造におけるビアセル配置の説明図である。 冗長ビア構造におけるビアセル配置の説明図である。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕代表的な実施の形態に係るレイアウト方法は、冗長ビア形成処理（１５，１８）を含む。この冗長ビア形成処理においては、スタンダードセル上の素子と配線層との接点に対するアクセス回数の指定情報と、冗長ビア構造におけるビアセルの配置領域の指定情報と、冗長ビア構造におけるビアセル同士の配置間隔の指定情報とが第１処理条件とされる。また、上記冗長ビア形成処理においては、冗長ビア構造におけるビアセル同士の接続形態の指定情報が第２処理条件とされる。そして、上記冗長ビア形成処理は、第１処理（２０２）、第２処理（２０３）、第３処理（２０４）、第４処理（２０５，２０６）を含む。上記第１処理（２０２）では、上記スタンダードセル上の素子と配線層との接点毎に、配線又はビアセルを配置可能な領域が検索される。上記第２処理（２０３）では、上記第１処理の検索結果に基づいて未使用領域が抽出される。上記第３処理（２０４）では、上記第２処理で抽出された未使用領域に、冗長ビア構造におけるビアセルを配置可能な領域があるか否かが判別される。上記第４処理（２０５，２０６）では、上記第３処理での判別結果に基づいて、シングルのビアセルが上記第１処理条件に従って配置され、複数のビアセル同士が上記第２処理条件に従って配線される。これにより、冗長セル構造が得られる。

上記の冗長ビア形成処理によれば、未使用のアクセスポイントがある場合、第１処理条件として、ピンに対するアクセス回数を指定された場合に、その指定されたアクセス回数の範囲で、デザインルールを満たす限り、シングルビアセルの多様な配置が可能となる。例えば、図９の（Ｃ）に示されるように、コ字状に形成された配線層（５２）のアクセスポイントに対して、それぞれシングルビア（９３，９４）を配置し、シングルビア（９３，９４）を配線（９５）で結合することにより、冗長構造を得ることができる。

また、第１処理条件として、冗長ビア構成におけるビアセルの配置領域の指定が可能とされるので、冗長ビア構成におけるビアセルの配置領域が配線の優先方向に限定されない。つまり、配線の延長線上にも配置可能であるし、それと交差する方向への配置も可能である。例えば図１０の（Ｂ）に示されるように、配線の優先方向（矢印Ｙ方向）とは交差する方向にビアセル（１０４）を配置することが可能となる。この場合、第２金属配線（１０６）を設けてビアセル（１０３，１０４）を結合することで、冗長ビア構造とすることができる。このような冗長ビア構造においては、ビアセル（１０３）が、異物（１０５）の混入に起因して接触不良になっても、第１金属配線（１０１）から第２金属配線（１０２）への信号伝達が可能になる。

このように上記の冗長ビア形成処理によれば、未使用アクセスポイントの有効利用を図ることができるので、下層配線層において、多くの冗長ビアセルを配置することができ、ビアセルの冗長率の向上を図ることができる。

さらに、第１処理条件として、冗長ビア構造におけるビアセル同士の配置間隔の指定が可能とされるので、ＤＲＣ（デザインルールチェック）に基づいて不連続にビアセルを配置することもできる。例えば、図１１の（Ｃ）に示されるように、ビアセル（１１２，１１３）間を十分に離すことができるので、比較的大きな異物（１１１）が混入した場合でも、ビアセル（１１２，１１３）の双方が接触不良となることを避けることができる。つまり、冗長ビア構造におけるビアセル同士の配置間隔を広げることで、異物に対する回避率の向上を図ることができる。

そして、第２処理条件として、冗長ビア構造におけるビアセルの同士の接続形態を指定することができるので、直列接続に限定されず、並列接続も可能とされる。同電位ビアセル同士の接続形態として、並列接続が指定された場合、例えば図１０の（Ｂ）に示されるように、配線の優先方向（矢印Ｙ方向）とは交差する方向にビアセル（１０４）を配置してビアセル（１０３，１０４）を結合する（並列接続）することができる。この場合、第２金属配線（１０６）を設けてビアセル（１０３，１０４）を結合することで、冗長ビア構造とすることができる。このような冗長ビア構造においては、ビアセル（１０３）が、異物（１０５）混入に起因して接触不良になっても、第１金属配線（１０１）から第２金属配線（１０２）への信号伝達が可能になる。これにより、配線の接続信頼性の向上を図ることができる。

〔２〕上記〔１〕において、上記冗長ビア形成処理として、上記第４処理の結果に、所定のデザインルールに違反する箇所が含まれているか否かの判別を行う第５処理（２０７）と、上記第５処理の判別結果に従って、上記第４処理における配線のリペアを行う第６処理（２０８）とを実行することができる。

このような処理が行われることにより、上記第４処理の結果に、所定のデザインルールに違反する箇所が含まれている場合には、配線のリペアを行うことができるので、配線の信頼性を更に向上させることができる。

〔３〕上記〔２〕において、上記冗長ビア形成処理では、上記冗長ビア形成処理の適正化を図るため、上記第１処理条件又は上記第２処理条件の内容を変更して、上記第１処理ないし上記６処理を必要に応じて、繰り返すことができる。

〔４〕上記〔３〕において、上記スタンダードセルを配置するスタンダードセル配置処理（１１）と、上記スタンダードセル配置処理で配置された上記スタンダードセルの配線を行う配線処理（１４，１７）と、を含めることができる。このとき、上記冗長ビア形成処理は、上記スタンダードセルの配線処理に対応して行うことができる。例えば上記冗長ビア形成処理は、上記スタンダードセルの配線処理が終了する毎に行うようにしても良いし、上記スタンダードセルの配線処理中に行っても良い。

〔５〕上記〔４〕において、上記冗長ビア形成処理は、上記冗長ビア形成処理を示すコマンドに従ってコンピュータ（３２）に実行させることができる。この場合において、上記第１処理条件及び上記第２処理条件は、上記コマンドの引数として上記コンピュータに与えることができる。

〔６〕本願において開示される別の実施の形態として、第１処理（２０２）、第２処理（２０３）、第３処理（２０４）、第４処理（２０５，２０６）を、コンピュータに実行させるための設計支援プログラムを挙げることができる。このとき、スタンダードセル上の素子と配線層との接点に対するアクセス回数の指定情報と、冗長ビア構造におけるビアセルの配置領域の指定情報と、冗長ビア構造におけるビアセル同士の配置間隔の指定情報とが第１処理条件とされる。冗長ビア構造におけるビアセル同士の接続形態の指定情報が第２処理条件とされる。上記第１処理において、上記スタンダードセル上の素子と配線層との接点毎に、配線又はビアセルを配置可能な領域を検索する。上記第２処理において、上記第１処理の検索結果に基づいて未使用領域を抽出する。上記第３処理において、上記第２処理で抽出された未使用領域に、冗長ビア構造におけるビアセルを配置可能な領域があるか否かを判別する。上記第４処理において、上記第３処理での判別結果に基づいて、シングルのビアセルを上記第１処理条件に従って配置し、複数のビアセル同士を上記第２処理条件に従って配線することで冗長セル構造を得る。

このような設計支援プログラムがコンピュータで実行されることにより、上記〔１〕の場合と同様の効果を得ることができる。

〔７〕上記〔６〕の設計支援プログラムにおいて、上記冗長ビア形成処理として、上記第４処理の結果に、所定のデザインルールに違反する箇所が含まれているか否かの判別を行う第５処理（２０７）と、上記第５処理の判別結果に従って、上記第４処理における配線のリペアを行う第６処理（２０８）とをコンピュータに実行させるように構成することができる。

かかる構成によれば、上記第４処理の結果に、所定のデザインルールに違反する箇所が含まれている場合には、配線のリペアを行うことができるので、配線の信頼性を更に向上させることができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

《実施の形態１》
図３には、半導体集積回路のレイアウトの実施に用いられるワークステーションが示される。図３に示されるワークステーション３０は、特に制限されないが、ディスプレイ３１、ワークステーション本体３２、記憶装置３３、及び入力装置３４を含んで成る。ワークステーション本体３２は、所定のプログラムを実行するためのＣＰＵ（中央処理装置）を備えており、このワークステーション本体３２が、コンピュータの一例とされる。記憶装置３３は、例えばハードディスク装置であり、ワークステーション本体３２で実行されるプログラムや、半導体集積回路のレイアウトに使用される各種情報が格納されている。ワークステーション本体３２で実行されるプログラムには、自動配置配線処理を行うための自動配置配線用プログラムや、冗長ビア形成処理用プログラムが含まれる。この自動配置配線用プログラムや、冗長ビア形成処理用プログラムをＥＤＡツール３３１と総称する。半導体集積回路のレイアウトに使用される各種情報には、ネットリスト３３２、配置配線情報３３３、デザインルールライブラリ３３４、セルライブラリ３３５が含まれる。入力装置３４は、例えばキーボードやマウスであり、半導体集積回路の設計者の操作により、ワークステーション本体３２に対して各種情報を入力することができる。ディスプレイ３１は、ワークステーション本体３２から供給された表示用データを可視化する。

図１には、ワークステーション３０を使って行われる自動レイアウトの流れが示される。

この自動レイアウトには、ＥＤＡルール３３１が用いられる。つまり、自動配置配線処理を行うための自動配置配線用プログラムや、冗長ビア形成処理用プログラムが記憶装置３３が読み出されて、ワークステーション本体３２で実行される。このとき、ワークステーション本体３２によって、記憶装置３３内のネットリスト３３２、配置配線情報３３３、デザインルールライブラリ３３４、及びセルライブラリ３３５が必要に応じて参照される。自動レイアウトは以下のように行われる。

先ず、スタンダードセルが配置される（１１）。スタンダードセルは、予め用意された標準的な機能ブロックであり、セルライブラリ３３５にデータベース化されている。このセル配置後にセル間のタイミングの最適化が行われる（１２）。その後、各部にクロック信号を供給するためのクロックツリーにおけるクロックスキューの調整が行われ（１３）、それに応じて、クロック信号を伝達するためのクロックラインの配線が行われる（１４）。このクロックラインの配線終了後に、設計者が、冗長ビア形成処理が必要と判断した場合には、冗長ビア形成処理をワークステーション本体３２に実行させることができる（１５）。その後、クロック調整後のタイミング最適化が行われ（１６）、ネットリスト３３２や配置配線情報３３３が参照されて、スタンダードセル間の信号配線を含む詳細配線が行われる（１７）。この詳細配線終了後に、設計者が、冗長ビア形成処理が必要と判断した場合には、冗長ビア形成処理をワークステーション本体３２に実行させることができる（１９）。その後、上記ステップ１７で行われた詳細配線も含めて、再びタイミング最適化が行われる（１９）。

上記ステップ１１〜１４，１６，１７，１９の各処理は、記憶装置３３内の自動配置配線用プログラムによって実現される。また、上記ステップ１５，１８の冗長ビア形成処理は、記憶装置３３内の冗長ビア形成処理用プログラムによって実現される。

次に、上記ステップ１５，１８の冗長ビア形成処理について詳述する。

冗長ビア形成処理は、当該処理を示すコマンドを入力装置３４からワークステーション本体３２に与えることで可能となる。冗長ビア形成処理を示すコマンドが入力された場合、記憶装置３３内の冗長ビア形成処理用プログラムが読み出されてワークステーション本体３２で実行される。このとき、冗長ビア形成処理を示すコマンドの引数として、冗長ビア形成処理の条件をワークステーション本体３２に与えることができる。冗長ビア形成処理の条件として、例えば図４に示されるような第１処理条件及び第２処理条件を挙げることができる。

第１処理条件として、スタンダードセル上の素子と配線層との接点に対するアクセス回数の指定情報と、冗長ビア構造におけるビアセルの配置領域の指定情報と、冗長ビア構造におけるビアセル同士の配置間隔の指定情報とを挙げることができる。また、第２処理条件として、冗長ビア構造におけるビアセル同士の接続形態の指定情報を挙げることができる。ビアセル同士の接続形態として、ビアセル同士の直列接続と、ビアセル同士の並列接続とを挙げることができる。このような処理条件が冗長ビア形成処理コマンドの引数として与えられることにより、ワークステーション本体３２では、引数として与えられた処理条件に応じた冗長ビア形成処理が実行される。

図２には、上記ステップ１５，１８の冗長ビア形成処理の流れが示される。

先ず、ワークステーション本体３２において、冗長ビア形成処理を示すコマンドの引数として入力された第１処理条件及び第２処理条件の設定が行われる（２０１）。

次に、上記スタンダードセル上の素子と配線層との接点毎に、配線又はビアセルを配置可能な領域（アクセスポイント）の検索が行われる（２０２）。ここで、スタンダードセル上の素子と配線層との接点は、「ピン」と称される。このピンは、例えば図５に示されるように、スタンダードセル５０上に配線層が形成される場合に、ＥＤＡツールによって、スタンダードセル上の素子と配線層とを接続するための接点５１であり、多数存在する。ピンを構成する配線層の中でも、ＥＤＡツールによって接続可能な箇所は「アクセスポイント」とされ、このアクセスポイントが、配線又はビアセルを配置可能な領域とされる。例えば図５において、コ字状に形成された配線層５２は、ピンを構成する配線層である。この配線層５２において、５３で示される箇所は、ＥＤＡツールによって接続可能な箇所であるため、アクセスポイントとされるが、５４で示される箇所は、ＥＤＡツールによって配線可能な幅を有していないため、アクセスポイントではない。アクセスポイントではない箇所に、配線やビアセルを配置することはできない。上記ステップ２０２での検索結果は、データＡとして、記憶装置３３に格納される。

次に、上記ステップ２０２で検索されたデータＡに基づいて、配線又はビアセルを配置可能な領域毎に、配線又はビアセルの接続状況や配置状況を調査し、未使用の領域が抽出される（２０３）。未使用領域の抽出結果は、データＢとして、記憶装置３３に格納される。

次に、上記ステップ２０３で得られたデータＢに基づいて、未使用の領域内に、デザインルールに違反しない範囲で、冗長ビア構造におけるビアセルを配置可能な領域があるか否かの判別が行われる（２０４）。このステップ２０４の判別において、ビアセルを配置可能な領域が無い（ＮＯ）と判断された場合には、この冗長ビア形成処理が終了される。

しかし、上記ステップ２０４の判別において、ビアセルを配置可能な領域が有る（ＹＥＳ）と判断された場合には、当該領域（利用可能な配置領域）に、第１処理条件に従って、シングルビアセルを配置する。図６には、シングルビアセルの平面図が示され、図７には、図６におけるＡ−Ａ’線切断断面図が示される。

例えば第１層金属配線７１と第２層金属配線７２とを結合するためのビアセルは、第１層金属配線７１と第２層金属配線７２とを結合するビア７３と、上記金属配線７１，７２の一部を含んで形成される。

次に、同電位のビアセル（シングルビアセル）同士を第２処理条件に従って配線で接続することにより、冗長ビア構造を得る（２０６）。第２処理条件は、冗長ビア構造におけるビアセル同士の接続形態（直列接続又は並列接続）の指定情報である。例えば第２処理条件として、「並列接続」が指定されていた場合には、上記ステップ２０６でのビアセル同士の接続は、並列接続が優先される。

次に、上記ステップ２０６での処理結果に、タイミング違反や配線ショート等の所定のデザインルールに違反する箇所が有るか否かの判別が行われる（２０７）。この判別において、デザインルールに違反する箇所が無い（ＮＯ）と判断された場合には、この冗長ビア形成処理が終了される。

しかし、上記ステップ２０７の判別において、デザインルールに違反する箇所が有る（ＹＥＳ）と判断された場合には、上記ステップ２０６での配線リペアにより、違反箇所が取り除かれる（２０８）。

上記ステップ２０１〜２０８までの処理は、ＥＤＡツール（記憶装置３３内の冗長ビア形成処理用プログラム）によって実現される。

設計者は、上記ステップ２０１〜２０８までの処理が終了した時点で、その処理結果について検討する。この検討において、第１処理条件又は第２処理条件を変更して、冗長ビア形成処理を再び行う必要があると判断した場合には、第１処理条件又は第２処理条件（引数）を変更して当該処理を示すコマンドを入力装置３４から再びワークステーション本体３２に与える。これにより、ワークステーション本体３２では、上記ステップ２０１〜２０８までの処理が実行される。このような処理により、デザインルールを満たす冗長ビア構造を得ることができる。

次に、この実施の形態での冗長ビア形成処理の優位性について説明する。

図８には、実施の形態での冗長ビア形成処理の優位性が、比較対象とされる従来技術との関係で示される。

（１）スタンダードセルのピンに対してアクセス可能な回数は、従来技術では１回に限られている。これに対して、この実施の形態では、第１処理条件として、ピンに対するアクセス回数を指定することができるので、１回に限定されない。つまり、半導体集積回路の設計者が、アクセス可能な回数として、任意の値をワークステーション本体３２に設定することができる。これにより、未使用アクセスポイントの有効利用を図ることができ、それによって冗長ビア発生率の向上を図ることができる。ここで、図９の（Ａ），（Ｂ）に示されるように、コ字状に形成された配線層５２のアクセスポイントにビアセルを配置する場合を考える。従来技術によれば、ピンに対するアクセス可能な回数が１回に限定されているので、図９の（Ａ）のようにシングルビアセル９１を一度に２個配置しようとしても、シングルビアセル２個の面積に比べて、対象となるピンの面積が十分でないため、デザインルール違反となる。また、図９の（Ｂ）に示される場合には、隣接する他の配線層９２にシングルビアセル９１が接触してしまい、この場合もビアセルを配置できない。これに対して、この実施の形態によれば、未使用のアクセスポイントがある場合、第１処理条件として、ピンに対するアクセス回数を指定された場合に、その指定されたアクセス回数の範囲で、デザインルールを満たす限り、シングルビアセルの多様な配置が可能となる。例えば、図９の（Ｃ）に示されるように、コ字状に形成された配線層５２のアクセスポイントに対して、それぞれシングルビア９３，９４を配置し、シングルビア９３，９４を配線９５で結合することにより、冗長構造を得ることができる。

（２）冗長ビア構造におけるビアセルの配置領域は、従来技術によれば、配線の延長線上に限定される。例えば図１０の（Ａ）に示されるように、矢印Ｙ方向を優先方向とするとき、冗長ビア構造におけるビアセルの配置領域が第２金属配線１０２方向に限定される場合、冗長ビア構造におけるビアセルの配置領域はこの第２金属配線１０２の延長線上に限定される。例えば第１金属配線１０１と第２金属配線１０２とが交差する箇所（アクセスポイント）に配置されたビアセル１０３に対して、第２金属配線１０２の延長線上で、上記ビアセル１０３に連接するようにビアセル１００が配置される。

しかし、このような冗長ビア構造において、アクセスポイントに配置されたビアセル１０３が、異物１０５の混入に起因して接触不良になった場合には、第１金属配線１０１から第２金属配線１０２への信号伝達が不可能になる。

これに対して、この実施の形態によれば、第１処理条件として、冗長ビア構成におけるビアセルの配置領域の指定が可能とされるので、冗長ビア構成におけるビアセルの配置領域が配線の優先方向（矢印Ｙ方向）に限定されない。つまり、配線の延長線上にも配置可能であるし、それと交差する方向への配置も可能である。例えば図１０の（Ｂ）に示されるように、配線の優先方向（矢印Ｙ方向）とは交差する方向にビアセル１０４を配置することが可能となる。この場合、第２金属配線１０６を設けてビアセル１０３，１０４を結合することで、冗長ビア構造とすることができる。このような冗長ビア構造においては、ビアセル１０３が、異物１０５の混入に起因して接触不良になっても、第１金属配線１０１から第２金属配線１０２への信号伝達が可能になる。

上記（１）,（２）により、未使用アクセスポイントの有効利用を図ることができるので、下層配線層において、多くの冗長ビアセルを配置することができ、ビアセルの冗長率の向上を図ることができる。

（３）従来技術によれば、冗長ビア構造におけるビアセルの配置間隔を指定することができないため、ＤＲＣ（デザインルールチェック）に基づきビアセルが連続して配置される場合に限定される。例えば図１１の（Ａ）に示されるように、ビアセル配置中に異物１１１が混入した場合において、ビアセル１１２，１１３が連続して配置されていると、比較的大きな異物１１１の混入に起因してビアセル１１２，１１３の双方が接触不良となる虞がある。

これに対して、この実施の形態によれば、第１処理条件として、冗長ビア構造におけるビアセル同士の配置間隔の指定が可能とされるので、ＤＲＣに基づいて不連続にビアセルを配置することもできる。例えば、図１１の（Ｃ）に示されるように、ビアセル１１２，１１３間を十分に離すことができるので、比較的大きな異物１１１が混入した場合でも、ビアセル１１２，１１３の双方が接触不良となることを避けることができる。つまり、冗長ビア構造におけるビアセル同士の配置間隔を広げることで、異物に対する回避率の向上を図ることができる。

（４）従来技術によれば、同電位ビアセル同士の接続形態として、直列接続に限定されてしまう。例えば図１０の（Ａ）に示されるように、冗長ビア構造におけるビアセルの配置領域が第２金属配線１０２方向に限定される場合、冗長ビア構造におけるビアセルの配置領域はこの第２金属配線１０２の延長線上に限定される。この結果、第１金属配線１０１と第２金属配線１０２とが交差する箇所（アクセスポイント）に配置されたビアセル１０３に対して、第２金属配線１０２の延長線上で、ビアセル１０３に連接するようにビアセル１００が配置される。つまり、ビアセル１００は、ビアセル１０３に直列接続される。このような冗長ビア構造においては、ビアセル１０３が、異物１０５の混入に起因して接触不良になっても、第１金属配線１０１から第２金属配線１０２への信号伝達が可能になる。

これに対して、この実施の形態によれば、第２処理条件として、冗長ビア構造におけるビアセルの同士の接続形態を指定することができるので、直列接続に限定されず、並列接続も可能とされる。同電位ビアセル同士の接続形態として、並列接続が指定された場合、例えば図１０の（Ｂ）に示されるように、配線の優先方向（矢印Ｙ方向）とは交差する方向にビアセル１０４を配置してビアセル１０３，１０４を結合する（並列接続）することができる。この場合、第２金属配線１０６を設けてビアセル１０３，１０４を結合することで、冗長ビア構造とすることができる。このような冗長ビア構造においては、ビアセル１０３が、異物１０５の混入に起因して接触不良になっても、第１金属配線１０１から第２金属配線１０２への信号伝達が可能になる。これにより、配線の接続信頼性の向上を図ることができる。

尚、第２処理条件として、冗長ビア構造におけるビアセル同士の接続形態を「並列接続」とした場合において、特にクリティカルパス（タイミングの厳しいパス）を含むためにタイミングの収束が困難とされる場合には、冗長ビア構造におけるビアセル同士の接続形態を「直列接続」に変更して、冗長ビア形成処理を再実行することも可能である。この場合、クリティカルパスについては、タイミングの収束が優先され、当該クリティカルパスを除く配線について、接続信頼性の向上を図ることができる。

以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

３０ ワークステーション
３１ ディスプレイ
３２ ワークステーション本体
３３ 記憶装置
３４ 入力装置
３３１ ＥＤＡツール
３３２ ネットリスト
３３３ 配置配線情報
３３４ デザインルールライブラリ
３３５ セルライブラリ

Claims (7)

1. スタンダードセル上の素子と配線層との接点に対するアクセス回数の指定情報と、冗長ビア構造におけるビアセルの配置領域の指定情報と、冗長ビア構造におけるビアセル同士の配置間隔の指定情報とを第１処理条件とし、冗長ビア構造におけるビアセル同士の接続形態の指定情報を第２処理条件として、冗長ビア構造を得るための冗長ビア形成処理を含み、
   上記冗長ビア形成処理は、上記スタンダードセル上の素子と配線層との接点毎に、配線又はビアセルを配置可能な領域を検索する第１処理と、
   上記第１処理の検索結果に基づいて未使用領域を抽出する第２処理と、
   上記第２処理で抽出された未使用領域に、冗長ビア構造におけるビアセルを配置可能な領域があるか否かを判別する第３処理と、
   上記第３処理での判別結果に基づいて、シングルのビアセルを上記第１処理条件に従って配置し、複数のビアセル同士を上記第２処理条件に従って配線することで冗長セル構造を得る第４処理と、を含むレイアウト方法。
2. 上記冗長ビア形成処理は、上記第４処理の結果に、所定のデザインルールに違反する箇所が含まれているか否かの判別を行う第５処理と、
   上記第５処理の判別結果に従って、上記第４処理における配線のリペアを行う第６処理と、を更に含む請求項１記載のレイアウト方法。
3. 上記冗長ビア形成処理は、上記第１処理条件又は上記第２処理条件の内容を変更して、上記第１処理ないし上記６処理が繰り返される請求項２記載のレイアウト方法。
4. 上記スタンダードセルを配置するスタンダードセル配置処理と、
   上記スタンダードセル配置処理で配置された上記スタンダードセルの配線を行う配線処理と、を含み、
   上記冗長ビア形成処理は、上記スタンダードセルの配線処理に対応して行われる請求項３記載のレイアウト方法。
5. 上記冗長ビア形成処理は、上記冗長ビア形成処理を示すコマンドに従ってコンピュータに実行させ、
   上記第１処理条件及び上記第２処理条件は、上記コマンドの引数として上記コンピュータに与える請求項４記載のレイアウト方法。
6. スタンダードセル上の素子と配線層との接点に対するアクセス回数の指定情報と、冗長ビア構造におけるビアセルの配置領域の指定情報と、冗長ビア構造におけるビアセル同士の配置間隔の指定情報とを第１処理条件とし、冗長ビア構造におけるビアセル同士の接続形態の指定情報を第２処理条件として、
   上記スタンダードセル上の素子と配線層との接点毎に、配線又はビアセルを配置可能な領域を検索する第１処理と、
   上記第１処理の検索結果に基づいて未使用領域を抽出する第２処理と、
   上記第２処理で抽出された未使用領域に、冗長ビア構造におけるビアセルを配置可能な領域があるか否かを判別する第３処理と、
   上記第３処理での判別結果に基づいて、シングルのビアセルを上記第１処理条件に従って配置し、複数のビアセル同士を上記第２処理条件に従って配線することで冗長セル構造を得る第４処理と、をコンピュータに実行させるための設計支援プログラム。
7. 上記第４処理の結果に、所定のデザインルールに違反する箇所が含まれているか否かの判別を行う第５処理と、
   上記第５処理の判別結果に従って上記第４処理における配線のリペアを行う第６処理と、をコンピュータに実行させるための請求項６記載の設計支援プログラム。

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