KR20200141971A - 2차원 비아 필러 구조물들 - Google Patents

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Abstract

다양한 비아 필러 구조에 대한 예시적인 실시예는 반도체 스택의 제2 상호연결층 내의 하나 이상의 제2 컨덕터와 상호연결된 반도체 스택의 제1 상호연결층 내의 하나 이상의 제1 컨덕터를 포함한다. 제1 상호연결층 및 제2 상호연결층 내의 하나 이상의 제1 컨덕터 및/또는 하나 이상의 제2 컨덕터는 각각 다수의 방향을 횡단할 수 있다. 일부 상황에서, 이는 다수의 상호연결부가 하나 이상의 제1 컨덕터와 하나 이상의 제2 컨덕터를 상호연결하는 데 활용될 수 있게 한다. 이들 다수의 상호연결부는 하나 이상의 제1 컨덕터와 하나 이상의 제2 컨덕터 사이의 저항을 감소시켜 하나 이상의 제1 컨덕터와 하나 이상의 제2 컨덕터 사이에서 흐르는 신호의 성능을 향상시킬 수 있다.

Description

2차원 비아 필러 구조물들{TWO-DIMENSIONAL VIA PILLAR STRUCTURES}
관련 출원에 대한 상호 참조
본 출원은 여기에 참조로 그 전체가 포함된, 2017년 11월 15일자로 출원된 미국 가특허 출원 제62/586,475호의 이익을 주장한다.
반도체 제조 공정의 지속적인 개선은 제조사와 설계자로 하여금 더 작고 더 강력한 전자 디바이스들 제조할 수 있게 하고 있다. 반도체 제조 공정은 1971년경에 도달된 10 ㎛ 반도체 제조 공정으로부터 2012년경 도달된 22 nm 반도체 제조 공정으로 발전되었다. 반도체 제조 공정은 2019년경 5 nm 반도체 제조 공정으로 발전을 촉진할 것으로 예상된다. 그러나, 이러한 반도체 제조 공정의 각 발전 단계에 따라, 집적 회로의 형성에 있어 새로운 문제점이 발견되었다. 종종, 반도체 제조 공정은 전자 디바이스의 제조에 부과된 하나 이상의 전자 설계 제약을 규정한다. 하나의 이러한 전자 설계 제약은 반도체 스택의 도전층 내의 컨덕터 간 간격에 관한 것이다. 이러한 전자 설계 제약이 충족되도록 하기 위해, 반도체 스택의 도전층 중 하나는 수평 방향으로 컨덕터를 포함하도록 지정되고, 반도체 스택의 도전층 중 다른 하나는 수직 방향으로 컨덕터를 포함하도록만 지정된다. 수평 방향의 컨덕터와 수직 방향의 컨덕터를 상호연결함으로써, 전자 디바이스의 다양한 구성 요소가 상호연결되어 전자 디바이스를 형성할 수 있다. 그러나, 일부 상황에서, 수평 방향의 컨덕터와 수직 방향의 컨덕터 사이의 이러한 상호연결은 이들 컨덕터를 통해 흐르는 신호를 바람직하지 않게 열화시켜 전자 디바이스의 성능이 저하된다. 예를 들어, 컨덕터 및 관련 상호연결부의 저항은 물리적 크기에 반비례하는 것으로 특징될 수 있다. 반도체 제조 공정이 계속 발전할 때, 컨덕터와 관련 상호연결부의 물리적인 크기는 더 작아져서 저항이 증가된다. 또한, 상호연결부의 저항은 바람직하게 않게도 전자 디바이스의 성능 저하를 증가시킨다.
본 개시 내용의 양태들은 첨부된 도면과 함께 파악할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 피처들이 일정한 비율로 작성되지 않는다는 것을 알 수 있다. 실제로, 다양한 피처의 치수는 설명의 명료성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시 내용의 예시적인 실시예에 따른 예시적인 반도체 스택의 블록도이고;
도 2a 내지 2p는 본 개시 내용의 예시적인 실시예에 따른 다양한 예시적인 2차원 비아 필러 구조물의 평면도이고;
도 3은 본 개시 내용의 일 실시예에 따른 전자 설계 플랫폼의 블록도이고;
도 4는 본 개시 내용DMKL 예시적인 실시예에 따른 예시적인 설계 플랫폼을 구현하기 위한 예시적인 컴퓨터 시스템의 블록도이고;
도 5는 본 개시 내용의 예시적인 실시예에 따른 예시적인 비아 필러 구조물을 제조하기 위한 예시적인 동작의 흐름도이다.
이하의 개시 내용은 제공된 주제의 상이한 피처를 구현하기 위한 많은 다른 실시예 또는 예를 제공한다. 본 개시 내용을 단순화시키기 위해 구성 요소 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 단지 예시일뿐 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉되게 형성되는 실시예를 포함할 수 있으며, 제1 및 제2 피처가 직접 접촉되지 않을 수 있게 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 그 자체로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 지시하지 않는다.
개요
다양한 비아 필러 구조물에 대한 예시적인 실시예는 반도체 스택의 제2 상호연결층의 하나 이상의 제2 컨덕터와 상호연결된 반도체 스택의 제1 상호연결층의 하나 이상의 제1 컨덕터를 포함한다. 제1 상호연결층 및 제2 상호연결층 내의 하나 이상의 제1 컨덕터 및/또는 하나 이상의 제2 컨덕터는 각각 다수의 방향을 횡단(traverse)할 수 있다. 일부 상황에서, 이는 하나 이상의 제1 컨덕터와 하나 이상의 제2 컨덕터를 상호연결하기 위해 비아(vias)와 같은 다수의 상호연결부를 사용할 수 있게 한다. 이러한 다수의 상호연결부는 하나 이상의 제1 컨덕터와 하나 이상의 제2 컨덕터 사이의 저항을 감소시킴으로써 하나 이상의 제1 컨덕터와 하나 이상의 제2 컨덕터 사이에서 전달되는 신호의 성능을 향상시킬 수 있다.
예시적인 반도체 스택
도 1은 본 개시 내용의 일 실시예에 따른 예시적인 반도체 스택의 블록도를 예시한다. 도 1에 예시된 바와 같이, 예시적인 반도체 스택(100)는 하나 이상의 상호연결층(102.1 내지 102.m)을 포함한다. 하나 이상의 상호연결층(102.1 내지 102.m)은 예를 제공하기 위해 하나 이상의 금속 라우팅층과 같은 하나 이상의 도전층을 포함할 수 있다. 하나 이상의 금속 라우팅층은 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 백금(Pt) 및/또는 본 개시 내용의 사상 및 범위를 벗어나지 않고 관련 기술 분야의 당업자에게 자명한 임의의 다른 공지된 금속을 포함할 수 있다. 하나 이상의 상호연결층(102.1 내지 102.m)은 추가적으로 또는 대안적으로, 예를 제공하는 하나 이상의 유전체 층과 같은 하나 이상의 비도전층을 포함할 수 있다. 하나 이상의 유전체 층은 실리콘 산화물, 스핀 온 글래스, 실리콘 질화물 , 실리콘 탄화물, 실리콘 탄소 질화물, 실리콘 산질화물 , 실리콘 산탄화물, 실리콘 탄소 질화물 불소 도핑된 실리케이트 유리(FSG), 로우 k 유전체 재료 및/또는 본 개시 내용의 사상 및 범위를 벗어나지 않고 관련 기술 분야의 당업자에게 자명한 임의의 다른 공지된 유전체와 같은 하나 이상의 유전체 재료를 포함할 수 있다. 또한, 하나 이상의 상호연결층(102.1 내지 102.m)은 상호연결층(102.1 내지 102.m) 중 다양한 상호연결층을 전기적 및/또는 기계적으로 상호연결하도록 예컨대 예시되는 하나 이상의 비아 구조물과 같은 하나 이상의 상호연결부를 포함할 수 있다. 하나 이상의 비아 구조물은 하나 이상의 관통 홀 비아, 하나 이상의 블라인드 비아, 하나 이상의 매립 비아, 또는 본 개시 내용의 사상 및 범위를 벗어나지 않고 관련 기술 분야의 당업자에게 명백한 임의의 다른 적절한 비아 구조물로서 구현될 수 있다. 또한, 관련 기술 분야의 당업자는 도 1에 예시된 바와 같은 예시적인 반도체 스택(100)의 구성 및 배치가 예시적인 목적으로만 제공됨을 인식할 것이다. 관련 기술 분야의 당업자는 본 개시 내용의 사상 및 범위를 벗어나지 않고 하나 이상의 상호연결층(102.1 내지 102.m)에 대한 다른 구성 및 배치가 가능함을 인식할 것이다.
도 1에 도시된 예시적인 실시예에서, 하나 이상의 상호연결층(102.1 내지 102.m)은 반도체 기판(106) 상에, 예를 들어, 반도체 기판(106) 위에 위치된다. 반도체 기판(106)은 실리콘 결정과 같은 반도체 재료의 얇은 조각일 수 있지만, 다른 재료, 또는 예컨대, 사파이어 또는 본 개시 내용의 사싱 및 범위를 벗어나지 않고 관련 기술 분야의 당업자에게 자명한 임의의 다른 적절한 재료의 조합을 포함할 수 있다. 예시적인 실시예에서, 예시적인 반도체 스택(100)은 하나 이상의 확산층 및/또는 하나 이상의 폴리실리콘 층을 더 포함할 수 있다. 이 예시적인 실시예에서, 예컨대 하나 이상의 트랜지스터와 같은 하나 이상의 능동 부품, 예컨대 하나 이상의 저항과 같은 하나 이상의 수동 부품 및/또는 하나 이상의 커패시터, 및/또는 하나 이상의 인덕터, 및/또는 관련 기술 분야의 당업자에게 분명한 하나 이상의 다른 적절한 부품과 같은 하나 이상의 반도체 부품이 하나 이상의 확산층 및/또는 하나 이상의 폴리실리콘 층을 사용하여 형성될 수 있다. 일부 상황에서, 하나 이상의 반도체 부품은 하나 이상의 상호연결층(102.1 내지 102.m)을 사용하여 서로 및/또는 다른 반도체 부품에 상호연결되어 하나 이상의 집적 회로를 형성할 수 있다.
예시적인 2차원 비아 필러 구조물
도 2a 내지 도 2p는 본 개시 내용의 예시적인 실시예에 따른 다양한 2차원 비아 필러 구조물의 평면도를 예시한다. 도 2a 내지 도 2p에 예시된 바와 같이, 2차원 비아 필러 구조물(200 내지 230)은 예시된 반도체 스택(100)과 같은 반도체 스택의 제1 상호연결층에 형성된 하나 이상의 도전 재료의 제1 컨덕터(240)와 반도체 스택의 제2 상호연결층에 형성된 하나 이상의 도전 재료의 제2 컨덕터(242)를 포함한다. 여기서, "제1 상호연결층"과 "제2 상호연결층"이라는 용어는 단지 반도체 층 스택의 상호연결층을 구별하기 위해 사용된다. "제1 상호연결층"과 "제2 상호연결층"이라는 용어는 각각 반도체 층 스택의 제1 상호연결층 및 제2 상호연결층일 필요는 없다. 오히려, 당업자는 "제1 상호연결층" 및 "제2 상호연결층"이 반도체 층 스택의 임의의 2개의 상호연결층일 수 있음을 인식할 것이다. 예시적인 실시예에서, 제1 상호연결층 및 제2 상호연결층은 예를 들어 반도체 스택 내에 제공되는 예시된 2개의 금속 라우팅층과 같은 2개의 도전층을 나타낸다. 편의상, 제1 컨덕터는 흑색 음영을 사용하여 예시되고 제2 컨덕터는 도 2a 내지 도 2p에서 흰색 음영을 사용하여 예시된다. 추가로, 제1 컨덕터(240) 및 제2 컨덕터(242)의 폭은도 2a 내지 도 2p에서 일정한 비율로 예시되어 있지 않다. 예를 들어, 제1 컨덕터(240)의 폭은 본 개시 내용의 사상 및 범위를 벗어나지 않고 당업자가 인식할 수 있는 바와 같이 예시적인 목적으로 도 2a 내지 도 2p에서 과장되어 있다. 도 2a 내지 도 2p에 예시된 바와 같이, 제1 컨덕터(240)를 갖는 제1 상호연결층은 반도체 층 스택 내에 제2 컨덕터(242)를 갖는 제2 상호연결층 아래에 위치된다. 제1 컨덕터(240)의 폭의 이러한 과장은 제1 컨덕터(240)가 도 2a 내지 도 2p에서 가시적이 되도록 한다. 그러나, 관련 기술 분야의 숙련된 기술자라면 본 개시 내용의 사상 및 범위를 벗어나지 않고 제1 컨덕터(240)의 폭이 제2 컨덕터(242)의 폭과 대략 동일할 수 있고/있거나 제1 컨덕터(240)의 폭이 제2 컨덕터(242)의 폭보다 작을 수 있음을 인식할 것이다.
도 2a 내지 도 2p도 추가적으로 예시된 바와 같이, 제1 컨덕터(240)는 제1 상호연결층 내에서 다수의 방향을 횡단하고, 제2 컨덕터(242)는 제2 상호연결층 내에서 유사하게 다수의 방향을 횡단한다. 예를 들어, 제1 컨덕터(240)는 도 2a 내지 도 2p에 예시된 바와 같이 제1 상호연결층 내에서 제1 방향(250) 및 제2 방향(252)을 횡단한다. 이 예에서, 제2 컨덕터(242)는 유사하게 제2 상호연결층 내에서 제1 방향(250) 및 제2 방향(252)을 횡단한다. 도 2a 내지 도 2p에 도시된 예시적인 실시예들 중 일부에서, 제1 컨덕터(240)는 2차원 비아 필러 구조물(200 내지 230)을 횡단하는 대칭축에 대해 비대칭인 것으로 간주될 수 있고, 제2 컨덕터(242)는 이 대칭축에 대해 비대칭인 것으로 간주될 수 있다. 예를 들어, 대칭축은 제2 방향(252)을 횡단하여 제2 컨덕터(242)를 도 2c에 예시된 바와 같이 2차원 비아 필러 구조물(204)의 하나 이상의 도전 재료의 2개의 대략 동일한 부분들로 분리될 수 있다. 이 예에서, 도 2c에 예시된 바와 같이, 제1 컨덕터(240)는 제2 방향(252)으로 제2 컨덕터(242)를 수직으로 횡단하는 대칭축(240)에 비대칭인 것으로 간주될 수 있고, 제2 컨덕터(242)는 제2 방향(252)으로 제2 컨덕터(242)를 수직으로 횡단하는 대칭축(240)에 대칭인 것으로 간주될 수 있다. 다른 예로서, 대칭축은 제1 방향(250)으로 횡단하여 제2 컨덕터(242)를 도 2d에 예시된 바와 같이 2차원 비아 필러 구조물(206)의 하나 이상의 도전 재료의 2개의 대략 동일한 부분들로 분리될 수 있다. 이 예에서, 도 2d에 예시된 바와 같이, 제1 컨덕터(240)는 제1 방향(250)으로 제2 컨덕터(242)를 수평으로 횡단하는 대칭축에 대해 비대칭인 것으로 간주될 수 있고, 제2 컨덕터(242)는 제1 방향(250)으로 제2 컨덕터(242)를 수평으로 횡단하는 대칭축에 대칭인 것으로 간주될 수 있다.
또한, 제1 컨덕터(240) 및 제2 컨덕터(242)는 도 2a 내지 도 2p에서 사각형 "x"를 사용하여 예시된 도 1에서 전술한 다중 비아 구조물과 같은 다중 상호연결부를 사용하여 상호연결되어 2차원 비아 필러 구조물(200 내지 230)을 형성한다. 다중 비아 구조물은 제1 컨덕터(240)와 제2 컨덕터(242)를 상호연결하는 하나 이상의 관통 홀 비아, 하나 이상의 블라인드 비아, 하나 이상의 매립 비아, 또는 본 개시 내용의 사상 및 범위를 벗어나지 않고 관련 기술 분야의 당업자에게 명백한 임의의 다른 적절한 비아 구조물과 같은 다중 전기적 연결부를 나타낸다.
일반적으로, 제1 컨덕터(240)는 제1 상호연결층 내의 제1 방향(250)과 제2 방향(252) 사이를 횡단하는 하나 이상의 도전 재료의 상호연결된 조각형 세그먼트의 제1 시퀀스로서 특징될 수 있고, 제2 컨덕터(242)는 제2 상호연결층 내의 제1 방향(250)과 제2 방향(252) 사이를 횡단하는 하나 이상의 도전 재료의 상호연결된 조각형 세그먼트의 제2 시퀀스로서 특징될 수 있다. 예를 들어, 도 2a에 예시된 바와 같이, 제1 컨덕터(240)는 제1 상호연결층 내에서 제1 방향(250)을 횡단하는 제1 세그먼트와 제2 방향(252)을 횡단하는 제2 세그먼트를 가지는 하나 이상의 도전 재료의 조각형 세그먼트의 제1 시퀀스로서 특징될 수 있다. 이 예에서, 제2 컨덕터(242)는 제2 상호연결층 내에서 제1 방향(250)을 횡단하는 제1 세그먼트와 제2 방향(252)을 횡단하는 제2 세그먼트를 가지는 하나 이상의 도전 재료의 조각형 세그먼트의 제2 시퀀스로서 특징될 수 있다.
일부 상황에서, 도 2a 내지 도 2p를 참조하면, 다중 비아 구조물은 제1 컨덕터(240)와 제2 컨덕터(242)를 전기적 및/또는 기계적으로 상호연결하도록 제1 컨덕터(240)의 조각형 세그먼트의 제1 시퀀스와 제2 컨덕터(242)의 조각형 세그먼트의 제2 시퀀스 사이에 중첩되게 위치된다. 도 2a 내지 도 2p에 예시된 바와 같은 다중 비아 구조물은 예시적인 목적만을 위한 것이다. 관련 기술 분야의 당업자는 본 개시 내용의 사상 및 범위를 벗어나지 않고 더 많거나 적은 수의 비아 구조물이 적용될 수 있음을 인식할 것이다. 예를 들어, 도 2a에 예시된 바와 같이, 제1 컨덕터(240)의 조각형 세그먼트의 제1 시퀀스 및 제2 컨덕터(242)의 조각형 세그먼트의 제2 시퀀스 사이의 이러한 중첩은 제1 컨덕터(240)의 조각형 세그먼트의 제1 시퀀스 및 제2 컨덕터(242)의 조각형 세그먼트의 제2 시퀀스 중 세그먼트들의 대략 중간 지점에서 일어날 수 있다. 이 예에서, 다중 비아 구조물은 제1 컨덕터(240)와 제2 컨덕터(242)를 전기적 및/또는 기계적으로 상호연결하도록 세그먼트들의 대략 중간 지점 사이에 위치된다. 다른 예로서, 도 2d에 예시된 바와 같이, 제1 컨덕터(240)의 조각형 세그먼트의 제1 시퀀스 및 제2 컨덕터(242)의 조각형 세그먼트의 제2 시퀀스 사이의 이러한 중첩은 제1 컨덕터(240)의 조각형 세그먼트의 제1 시퀀스 및 제2 컨덕터(242)의 조각형 세그먼트의 제2 시퀀스 중 세그먼트들의 대략 말단 지점에서 일어날 수 있다. 이 예에서, 다중 비아 구조물은 제1 컨덕터(240)와 제2 컨덕터(242)를 전기적 및/또는 기계적으로 상호연결하도록 세그먼트들의 대략 말단 지점 사이에 위치된다.
도 2a 내지 도 2p에 예시된 실시예에서, 다중 비아 구조물은 제1 컨덕터(240) 및 제2 컨덕터(242)를 상호 접촉하는 단일 비아 구조물을 사용하는 것에 비해, 2차원 비아 구조물(200 내지 230) 내의 비아 구조물의 수에 비례하는 인자에 의해 제1 컨덕터(240)와 제2 컨덕터(242) 사이의 저항을 감소시킬 수 있다. 일반적으로, 이 저항 감소는 다음과 같이 나타낼 수 있다:
Figure pat00001
여기서, RNEW는 제1 컨덕터(240)와 제2 컨덕터(242) 사이의 감소된 저항을 나타내며, ROLD는 제1 컨덕터(240)와 제2 컨덕터(242) 사이에 단 하나의 비아 구조물을 가질 때 제1 컨덕터(240) 및 제2 컨덕터(242) 사이의 저항이고, ψ는 제1 컨덕터(240)와 제2 컨덕터(242) 사이의 비아 구조물의 수를 나타낸다. 예로서, 2차원 비아 필러 구조물(200)의 2개의 비아 구조물은 2개의 인자에 의해 제1 컨덕터(240)와 제2 컨덕터(242) 사이의 저항을 감소시킬 수 있고; 2차원 비아 필러 구조물(202), 2차원 필러 구조물(204), 2차원 필러 구조물(216), 2차원 필러 구조물(222), 2차원 필러 구조물(224), 2차원 필러 구조물(226), 2차원 필러 구조물(228), 2차원 필러 구조물(230)의 3개의 비아 구조물은 3개의 인자에 의해 제1 컨덕터(240)와 제2 컨덕터(242) 사이의 저항을 감소시킬 수 있고; 2차원 비아 필러 구조물(212), 2차원 비아 필러 구조물(218), 2차원 비아 필러 구조물(220)의 4개의 비아 구조물은 4개의 인자에 의해 제1 컨덕터(240)와 제2 컨덕터(242) 사이의 저항을 감소시킬 수 있고; 2차원 필러 구조물(206)과 2차원 필러 구조물(214)의 5개의 비아 구조물은 5개의 인자에 의해 제1 컨덕터(240)와 제2 컨덕터(242) 사이의 저항을 감소시킬 수 있고; 2차원 필러 구조물(208)의 8개의 비아 구조물은 8개의 인자에 의해 제1 컨덕터(240)와 제2 컨덕터(242) 사이의 저항을 감소시킬 수 있고; 2차원 필러 구조물(210)의 10개의 비아 구조물은 10개의 인자에 의해 제1 컨덕터(240)와 제2 컨덕터(242) 사이의 저항을 감소시킬 수 있다. 제1 컨덕터(240)와 제2 컨덕터(242) 사이의 이러한 저항의 감소는 제1 컨덕터(240)와 제2 컨덕터(242) 사이를 흐르는 신호의 성능을 향상시킨다.
예시적인 비아 필러 구조물을 구현하기 위한 전자 설계 플랫폼
도 3은 본 개시 내용의 예시적인 실시예에 따른 전자 설계 플랫폼의 블록도를 예시한다. 도 3에 예시된 바와 같이, 전자 설계 플랫폼(300)은 하나 이상의 전자 설계 소프트웨어 어플리케이션을 포함하는 설계 흐름을 나타내는 데, 이 설계 흐름은 하나 이상의 컴퓨팅 디바이스, 프로세서, 컨트롤러, 또는 본 개시 내용의 사상 및 범위에서 벗어나지 않고 당업자에게 분명한 다른 디바이스에 의해 실행시, 전자 디바이스용 아날로그 및/또는 디지털 회로의 하나 이상의 하이 레벨 소프트웨어 레벨 디스크립션을 설계, 시뮬레이션, 분석, 및/또는 검증할 수 있다. 예시적인 실시예에서, 하나 이상의 하이 레벨 소프트웨어 레벨 디스크립션은 예를 들어, C, 시스템 C, C++, LabVIEW 및/또는 MATLAB 등의 그래픽 설계 어플리케이션, SysML, SMDL 및/또는 SSDL와 같은 범용 시스템 설계 언어, 또는 본 개시 내용의 사상 및 범위를 벗어나지 않고 관련 분야의 당업자에게 분명한 임의의 다른 적절한 하이 레벨 소프트웨어 또는 범용 시스템 설계 언어와 같은 하이 레벨 소프트웨어 언어, 또는 공통 파워 포맷(CPF), 결합 파워 포맷(UPF), 또는 본 개시 내용의 사상 및 범위를 벗어나지 않고 관련 분야의 당업자에게 분명한 임의의 다른 적절한 하이 레벨 소프트웨어 포맷과 같은 하이 레벨 소프트웨어 포맷을 이용하여 구현될 수 있다. 도 3에 도시된 예시적인 실시예에서, 전자 설계 플랫폼(30)은 합성 어플리케이션(302), 배치 및 라우팅 어플리케이션(304), 시뮬레이션 어플리케이션(306) 및 검증 어플리케이션(308)을 포함한다.
또한, 본 개시 내용의 실시예는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 본 개시 내용의 실시예는 하나 이상의 프로세서에 의해 판독되고 실행될 수 있는 기계 판독 가능 매체 상에 저장된 명령으로서 구현될 수 있다. 기계 판독 가능 매체는 디바이스(예, 컴퓨팅 디바이스)에 의해 판독 가능한 형태로 정보를 저장하거나 전송하는 임의의 메커니즘을 포함할 수 있다. 예를 들어, 기계 판독 가능 매체는 읽기 전용 메모리(ROM)와 같은 비일시적 기계 판독 가능 매체; 랜덤 액세스 메모리(RAM); 자기 디스크 저장 매체; 광학 저장 매체; 플래시 메모리 소자 등을 포함할 수 있다. 다른 예로서, 기계 판독 가능 매체는 전기적, 광학적, 음향적 또는 다른 형태의 전파 신호(예, 반송파, 적외선 신호, 디지털 신호 등)와 같은 일시적인 기계 판독 가능 매체를 포함할 수 있다. 또한, 펌웨어, 소프트웨어, 루틴, 명령은 본 명세서에서 특정 동작을 수행하는 것으로서 설명될 수 있다. 그러나, 이러한 설명은 단지 편의를 위한 것일뿐이며, 이러한 동작은 사실상 컴퓨팅 디바이스, 프로세서, 컨트롤러 또는 펌웨어, 소프트웨어, 루틴, 명령 등을 실행하는 다른 디바이스로부터 유도된다는 것을 알아야 한다. 예시적인 실시예에서, 합성 어플리케이션(302), 배치 및 라우팅 어플리케이션(30), 시뮬레이션 어플리케이션(306) 및 검증 어플리케이션(308)은 하나 이상의 컴퓨팅 디바이스, 프로세서, 컨트롤러 또는 본 개시 내용의 사상 및 범위를 벗어나지 않고 관련 분야의 당업자에게 분명한 다른 디바이스에 의해 실행시, 하나 이상의 컴퓨팅 디바이스, 프로세서, 컨트롤러 또는 다른 디바이스를 범용 전자 디바이스로부터 특수 용도의 전자 디바이스로 구성하여 이하에서 더 상세히 설명되는 바와 같이 이들 어플리케이션 중 하나 이상을 실행하는 하나 이상의 전자 설계 소프트웨어 어플리케이션을 나타낸다.
합성 어플리케이션(302)은 전자 디바이스의 하나 이상의 특징, 파라미터 또는 속성을 하나 이상의 논리 연산, 하나 이상의 산술 연산, 하나 이상의 제어 연산 및/또는 본 개시의 사상 및 범위를 벗어나지 않고 관련 기술 분야의 당업자에게 분명한 임의의 다른 적절한 연산 또는 연산들로, 전자 디바이스의 아날로그 회로 및/또는 디지털 회로에 관한 하나 이상의 하이 레벨 소프트웨어 레벨 디스크립션으로 변환한다. 합성 어플리케이션(302)은 전자 설계 사양에 요약된 전자 디바이스의 하나 이상의 특징, 파라미터 또는 속성에 따라 하나 이상의 논리 연산, 하나 이상의 산술 연산, 하나 이상의 제어 연산, 및/또는 다른 적절한 연산을 검증하도록 하나 이상의 논리 연산, 하나 이상의 산술 연산, 하나 이상의 제어 연산 및/또는 다른 적절한 연산 또는 연산들을 시뮬레이션하기 위해 시뮬레이션 알고리즘을 활용할 수 있다.
배치 및 라우팅 어플리케이션(304)는 전자 디바이스의 아날로그 회로 및/또는 디지털 회로에 대한 전자 아키텍처 설계를 형성하기 위해 하나 이상의 하이 레벨 소프트웨어 레벨 디스크립션을 변환한다. 배치 및 라우팅 어플리케이션(304)은 선택적으로 하나 이상의 논리 연산, 하나 이상의 산술 연산, 하나 이상의 제어 연산, 및/또는 하나 이상의 하이 레벨 소프트웨어 레벨 디스크립션의 다른 적절한 연산 또는 연산들을 기하학적 형상 및/또는 해당 기하학적 형상 사이의 상호연결부로 변환하도록 표준 셀 라이브러리 내의 하나 이상의 표준 셀 중에서 선택하여 전자 디바이스의 아날로그 회로 및/또는 디지털 회로에 대한 전자 아키텍처 설계를 형성한다. 일반적으로, 하나 이상의 표준 셀 변형은 대응하는 표준 셀과 유사한 기능을 가지지만, 기하학적 형상, 해당 기하학적 형상의 위치 및/또는 기하학적 형상 사이의 상호연결의 측면에서 대응하는 표준 셀과 상이하다.
표준 셀의 라이브러리들 중에서 하나 이상의 표준 셀을 선택한 후, 배치 및 라우팅 어플리케이션(304)은 하나 이상의 선택된 표준 셀을 전자 디바이스 설계 부동산에 배치한다. 예시적인 실시예에서, 배치 및 라우팅 어플리케이션(304)은 여러 상호연결층을 횡단하는 하나 이상의 도전 재료의 하나 이상의 컨덕터를 배치하여 하나 이상의 선택된 표준 셀을 상호연결함으로써 전자 디바이스의 아날로그 회로 및/또는 디지털 회로에 대한 전자 아키텍처 설계를 형성한다. 이 예시적인 실시예에서, 배치 및 라우팅 어플리케이션(304)은 이후에 예시된 2차원 비아 필러 구조물(200 내지 230) 중 하나 이상의 구조물과 같은 2차원 비아 필러 구조물을 배치하여 다중 상호연결층 중 다른 상호연결층 내의 하나 이상의 도전 라우팅을 상호연결할 수 있다.
시뮬레이션 어플리케이션(306)은 전자 디바이스의 아날로그 회로 및/또는 디지털 회로에 대한 전자 아키텍처 설계의 하나 이상의 특징, 파라미터 또는 속성을 복제하도록 전자 디바이스의 아날로그 및/또는 디지털 회로에 대한 전자 아키텍처 설계를 시뮬레이션한다. 예시적인 실시예에서, 시뮬레이션 어플리케이션(306)은 정적 타이밍 분석(STA), IREM 분석으로도 지칭되는 전압 강하 분석, 클럭 도메인 교차 검증(CDC 검사), 모델 검사로도 지칭되는 정규 검증, 등가성 검사, 또는 본 개시 내용의 사상 및 범위를 벗어나지 않고 관련 기술 분야의 당업자에게 명백한 임의의 다른 적절한 분석을 제공할 수 있다. 추가의 예시적인 실시예에서, 시뮬레이션 어플리케이션(306)은 선형 소신호(small-signal) 주파수 도메인 분석과 같은 교류(AC) 분석 및/또는 비선형 정지점 계산 또는 전압, 전류 및/또는 파라미터를 스위핑하면서 계산된 비선형 동작점의 시퀀스와 같은 직류(DC) 분석을 수행하여 STA, IREM 분석 또는 다른 적절한 분석을 수행할 수 있다.
검증 어플리케이션(306)은 전자 설계 사양을 만족하도록 시뮬레이션 어플리케이션(306)에 의해 복제된 전자 디바이스의 아날로그 회로 및/또는 디지털 회로에 대한 전자 아키텍처 설계의 하나 이상의 특징, 파라미터 또는 속성을 검증한다. 검증 어플리케이션(308)은 전자 디바이스의 아날로그 회로 및/또는 디지털 회로에 대한 전자 아키텍처 설계가 전자 디바이스를 제조하기 위한 반도체 파운드리 및/또는 반도체 기술 노드에 의해 정의된 바와 같은 하나 이상의 추천된 설계 규칙으로 지칭된 파라미터를 만족하는 지 여부를 학인하도록 설계 규칙 검사(DRC)로도 지칭되는 물리적 검증을 수행할 수 있다.
예시적인 설계 플랫폼을 구현하기 위한 예시적인 컴퓨터 시스템
도 4는 본 개시 내용의 예시적인 실시예에 따른 설계 플랫폼을 구현하기위한 예시적인 컴퓨터 시스템의 블록도를 예시한다. 컴퓨터 시스템(400)은 전자 설계 플랫폼(100)를 구현하는 데 사용될 수 있다. 그러나, 일부 상황에서, 2개 이상의 컴퓨터 시스템(400)이 전자 설계 플랫폼(100)을 구현하는 데 사용될 수 있다. 이 설명을 읽은 후, 당업자에게는 다른 컴퓨터 시스템 및/또는 컴퓨터 아키텍처를 사용하여 실시예를 구현하는 방법이 명백해질 것이다.
컴퓨터 시스템(400)은 도 3에 예시된 바와 같은 합성 어플리케이션(302), 배치 및 라우팅 어플리케이션(30), 시뮬레이션 어플리케이션(306) 및/또는 검증 어플리케이션(308)을 실행하도록 중앙 처리 디바이스 또는 CPU로도 지칭되는 하나 이상의 프로세서(404)를 포함한다. 하나 이상의 프로세서(404)는 통신 인프라구조물 또는 버스(406)에 연결될 수 있다. 예시적인 실시예에서, 하나 이상의 프로세서(404) 중 하나 이상은 그래픽 처리 유닛(GPU)으로서 구현될 수 있다. GPU는 전자 디바이스에 대해 수학적으로 집중적인 어플리케이션을 신속하게 처리하도록 설계된 특수 전자 회로를 나타낸다. GPU는 컴퓨터 그래픽 어플리케이션, 이미지 및 비디오에 일반적으로 사용되는 수학적 집중 데이터와 같은 대규모 데이터 블록을 병렬 처리하는 데 효율적인 고도의 병렬 구조를 가질 수 있다.\
컴퓨터 시스템(400)은 사용자 입력/출력 인터페이스(들)(402)를 통한 통신 인프라구조물(406)과 통신하는 모니터, 키보드, 포인팅 디바이스 등과 같은 사용자 입력/출력 디바이스(들)(403)를 역시 포함한다.
컴퓨터 시스템(400)는 예시된 랜덤 액세스 메모리(RAM)와 같은 메인 또는 주요 메모리(408)를 포함한다. 메인 메모리(408)는 하나 이상의 레벨의 캐시를 포함할 수 있다. 메인 메모리(408)는 도 3에서 전술한 바와 같이 합성 어플리케이션(302), 배치 및 라우팅 어플리케이션(304), 시뮬레이션 어플리케이션(306) 및/또는 검증 어플리케이션(308)과 같은 제어 로직(즉, 컴퓨터 소프트웨어) 및/또는 데이터를 저장하고 있다. 컴퓨터 시스템(400)은 도 3에서 전술한 바와 같이 합성 어플리케이션(302), 배치 및 라우팅 어플리케이션(304), 시뮬레이션 어플리케이션(306) 및/또는 검증 어플리케이션(308)을 저장하기 위해 하나 이상의 보조 저장 디바이스 또는 메모리(410)를 포함할 수 있다. 하나 이상의 보조 저장 디바이스 또는 메모리(410)는 예를 들어 하드 디스크 드라이브(412) 및/또는 탈착가능 저장 디바이스 또는 드라이브(414)를 포함할 수 있다. 탈착가능 저장 디바이스(414)는 플로피 디스크 드라이브, 자기 테이프 드라이브, 컴팩트 디스크 드라이브, 광학 저장 디바이스, 테이프 백업 디바이스 및/또는 임의의 다른 저장 디바이스/드라이브 일 수 있다. 탈착가능 저장 드라이브(414)는 탈착가능 저장 유닛(418)과 상호 작용할 수 있다. 탈착가능 저장 유닛(418)은 컴퓨터 소프트웨어(제어 로직) 및/또는 데이터를 저장하는 컴퓨터 이용 가능한 또는 판독 가능한 저장 디바이스를 포함한다. 탈착가능 저장 유닛(418)은 플로피 디스크, 자기 테이프, 콤팩트 디스크, DVD, 광 저장 디스크 및/또는 임의의 다른 컴퓨터 데이터 저장 디바이스일 수 있다. 탈착가능 저장 드라이브(414)는 널리 공지된 방법으로 탈착가능 저장 유닛(418)에 대해 판독 및/또는 기록을 행한다.
예시적인 실시예에 따르면, 하나 이상의 보조 저장 디바이스 또는 메모리(410)는 컴퓨터 프로그램 및/또는 다른 명령 및/또는 데이터를 컴퓨터 시스템(400)이 액세스할 수 있도록 다른 수단, 방식 또는 다른 접근법을 포함할 수 있다. 이러한 수단, 방식 또는 다른 접근법은 예를 들면 탈착가능 저장 유닛(422)과 인터페이스(420)를 포함할 수 있다. 탈착가능 저장 유닛(422)과 인터페이스(420)의 예로는 프로그램 카트리지 및 카트리지 인터페이스(예, 비디오 게임 디바이스에서 볼 수 있는 것), 탈착가능 메모리 칩(예, EPROM 또는 PROM) 및 관련 소켓, 메모리 스틱 및 USB 포트, 메모리 카드 및 관련 메모리 카드 슬롯 및/또는 임의의 다른 탈착가능 저장 유닛 및 관련 인터페이스를 포함할 수 있다.
컴퓨터 시스템(400)은 통신 또는 네트워크 인터페이스(424)를 더 포함할 수 있다. 통신 또는 네트워크 인터페이스(424)는 컴퓨터 시스템(400)이 원격 디바이스, 원격 네트워크, 원격 엔티티 등의 임의의 조합(개별적 및 집합적으로 428로 지시됨)과 통신하고 상호 작용하도록 할 수 있다. 예를 들어, 통신 또는 네트워크 인터페이스(424)는 컴퓨터 시스템(400)이 유선 및/또는 무선일 수 있는 통신 경로(426)를 통해 원격 디바이스(428)와 통신할 수 있게 하며, 통신 경로는 LAN, WAN, 인터넷 등의 임의의 조합을 포함할 수 있다. 제어 로직 및/또는 데이터는 통신 경로(426)를 통해 컴퓨터 시스템(400)에 대해 전송될 수 있다.
일 실시예에서, 제어 로직(소프트웨어)이 저장된 실감형 컴퓨터 활용 가능 또는 판독 가능 매체를 포함하는 실감형 장치 또는 물품도 역시 본 명세서에서는 컴퓨터 프로그램 제품 또는 프로그램 저장 디바이스로 지칭된다. 상기 임의의 조합을 포함하는 실감형 제조 디바이스 또는 물품은 물론, 이것은 한정되는 것은 아니지만 컴퓨터 시스템(400), 메인 메모리(408), 보조 메모리(410) 및 탈착가능 저장 유닛(418 및 422)을 포함한다. 이러한 제어 로직은 하나 이상의 데이터 처리 디바이스(예, 컴퓨터 시스템(400))에 의해 실행시, 상기 데이터 처리 디바이스가 본 명세서에서 설명된 바와 같이 동작하게 한다.
본 개시 내용에 포함된 교시 내용을 기초로, 당업자에게는 도 4에 예시되지 않은 데이터 처리 디바이스, 컴퓨터 시스템 및/또는 컴퓨터 아키텍처를 구성하고 사용하는 방법이 분명할 것이다.
예시적인 비아 필러 구조물의 예시적인 제조
도 5는 본 개시 내용의 예시적인 실시예에 따른 예시적인 비아 필러 구조물을 제조 하기 위한 예시적인 동작의 흐름도이다. 본 개시 내용은 이러한 동작 설명에 한정되지 않는다. 오히려, 당업자에게는 다른 동작 제어 흐름이 본 개시 내용의 범위 및 사상 내에 있다는 것이 명백할 것이다. 예시적인 동작 제어 흐름(500)은 예시로 제시된 2차원 비아 필러 구조물(200 내지 230) 중 하나 이상과 같은 예시적인 2차원 비아 필러 구조물을 형성하는 포토리소그래피 및 화학적 처리 단계의 다중 단계 시퀀스를 나타낸다. 포토리소그래피 및 화학적 처리 단계의 다중 단계 시퀀스는 일부 예로 제시된 증착, 제거 및/또는 패터닝 동작을 포함할 수 있다. 증착 동작은 재료가 성장 코팅 또는 전사되는 처리 동작을 나타낸다. 제거는 재료가 제거되는 다른 동작을 나타낸다. 패터닝 동작은 재료가 형성되거나 변경되는 추가의 처리 동작을 나타낸다.
502 동작에서, 연산 제어 흐름(500)은 예시된 도 2a 내지 도 2p에 도시된 바와 같이 제1 컨덕터(240)와 같은 하나 이상의 제1 컨덕터를 반도체 스택의 제1 상호연결층에 형성한다. 도 5에 제시된 예시적인 실시예에서, 동작 제어 흐름(500)은 하나 이상의 제1 컨덕터에 대응하는 기하학적 패턴을 제1 상호연결층으로 전사한다. 이후, 동작 제어 흐름(500)은 하나 이상의 제1 컨덕터를 형성하기 위해 기하학적 패턴에 따라 제1 상호연결층으로부터 도전 재료의 일부를 제거하는 패터닝 공정을 수행한다. 예시적인 실시예에서, 동작 제어 흐름(500)은 하나 이상의 제1 컨덕터를 형성하기 위해 예컨대 12nm 반도체 기술 노드와 같은 보다 개선 된 반도체 기술 노드를 이용한다. 이 예시적인 실시예에서, 동작 제어 흐름(500)은 하나 이상의 제1 컨덕터를 형성하는 패터닝 공정으로서, EUV(Extreme UltraViolet Lithography) 기술, X선 리소그래피 기술, 전자 빔 리소그래피 기술, 집속 이온 빔 리소그래피 기술 및/또는 나노임프린트 리소그래피 기술과 같은 차세대 리소그래피(NGL) 기술을 이용한다. 이 예시적인 실시예에서, NGL 기술의 이용은 하나 이상의 제1 컨덕터가 반도체 스택의 제1 상호연결층 내에 예컨대 예시된제1 방향(250) 및 제2 방향(252)과 같은 다수의 방향을 횡단할 수 있게 한다. 예를 들어, NGL 기술에 대해 달성 가능한 분해능은 하나 이상의 제1 컨덕터가 반도체 스택의 제1 상호연결층 내에서 예컨대 예시된 제1 방향(250) 또는 제2 방향(252) 등의 단일 방향만의 횡단을 허용하는 포토리소그래피와 같은 다른 종래의 리소그래피 기술의 달성 가능한 분해능보다 낮다.
504 동작에서, 연산 제어 흐름(500)은 502 동작의 제1 컨덕터와 하기 506 동작에서 더 상세히 설명되는 506 동작의 제2 컨덕터 사이의 하나 이상의 상호연결부를 형성한다. 도 5에 도시된 예시적인 실시예에서, 동작 제어 흐름(500)은 502 동작의 제1 컨덕터와 506 동작의 제2 컨덕터를 상호연결하는 다수의 비아 구조를 형성한다. 다수의 비아 구조물은 제1 컨덕터(308)와 제2 컨덕터(310)를 전기적 및/또는 기계적 및 기계적으로 상호연결하기 위해 제1 상호연결층과 제2 상호연결층 사이의 다수의 전기적 연결부를 나타낸다. 다수의 비아 구조물은 하나 이상의 관통 홀 비아, 하나 이상의 블라인드 비아, 하나 이상의 매립 비아 또는 본 개시 내용의 사상 및 범위를 벗어나지 않고 당업자에게 분명한 임의의 다른 적절한 비아 구조물로서 구현될 수 있다.
506 동작에서, 동작 제어 흐름(500)은 예시된 도 2a 내지 도 2p에서 전술한 바와 같은 제2 컨덕터(242)와 같은 하나 이상의 제2 컨덕터를 반도ㅍ체 스택의 제2 상호연결층에 형성하여 예시적인 비아 필러 구조물을 형성한다. 예시적인 실시예에서, 제1 상호연결층은 반도체 스택의 상호연결층 중 하부 상호연결층을 나타내고, 제2 상호연결층은 반도체 스택의 상호연결층 중 상부 상호연결층을 나타낸다. 이 예시적인 실시예에서, 하부 상호연결층은 반도체 스택의 반도체 기판 위에 위치되고, 상부 상호연결층은 하부 반도체 층 위에 위치된다. 도 5에 도시된 예시적인 실시예에서, 동작 제어 흐름(500)은 하나 이상의 제2 컨덕터에 대응하는 기하학적 패턴을 제2 상호연결층에 전사한다. 이후, 동작 제어 흐름(500)은 하나 이상의 제2 컨덕터를 형성하도록 기하학적 패턴에 따라 제2 상호연결층으로부터 도전 재료의 일부를 제거하는 패터닝 공정을 수행한다. 다른 예시적인 실시예에서, 동작 제어 흐름(500)은 전술한 바와 같은 하나 이상의 제1 컨덕터와 실질적으로 유사한 방식으로 하나 이상의 제2 컨덕터를 형성하기 위해 더 진보된 반도체 기술 노드를 이용한다. 이러한 다른 예시적인 실시예에서, NGL 기술의 사용은 반도체 스택의 제2 상호연결층 내에서 하나 이상의 제2 컨덕터가 예컨대 제1 방향(250) 및 제2 방향(252) 등의 다수의 방향을 횡단하도록 허용한다. 예를 들어, NGL 기술에 대해 달성 가능한 분해능은 하나 이상의 제2 컨덕터가 반도체 스택의 제2 상호연결층 내에서 예컨대 예시된 제1 방향(250) 또는 제2 방향(252) 등의 단일 방향만의 횡단을 허용하는 포토리소그래피와 같은 다른 종래의 리소그래피 기술의 달성 가능한 분해능보다 낮다.
결론
전술한 상세한 설명은 비아 필러 구조물을 개시한다. 비아 필러 구조물은 반도체 스택의 제1 상호연결층 내의 제1 컨덕터, 반도체 스택의 제2 상호연결층 내의 제2 컨덕터, 그리고 제1 컨덕터와 제2 컨덕터를 전기적으로 및/또는 기계적으로 연결하는 다중 비아 구조물을 포함한다. 제1 컨덕터는 반도체 스택의 제1 상호연결층 내의 제1 방향 및 제2 방향을 횡단하며, 제2 컨덕터는 반도체 스택의 제2 상호연결층 내의 제1 방향 및 제2 방향을 횡단한다.
전술한 상세한 설명은 다른 비아 필러 구조물을 개시한다. 이 다른 비아 필러 구조물은 반도체 스택의 제1 상호연결층 내의 도전 재료의 제1의 상호연결된 조각형 세그먼트, 반도체 스택의 제2 상호연결층 내의 도전 재료의 제2의 상호연결된 조각형 세그먼트, 및 상기 제1의 상호연결된 조각형 세그먼트 중 하나 이상의 제1 세그먼트와 상기 제2의 상호연결된 조각형 세그먼트 중 하나 이상의 제2 세그먼트를 전기적으로 연결하는 다수의 비아 구조물을 포함한다. 제1의 상호연결 조각형 세그먼트는 반도체 스택의 제1 상호연결층 내의 다수의 방향을 횡단하고, 도전 재료의 제2의 상호연결된 조각형 세그먼트는 반도체 스택의 제2 상호연결층 내의 다수의 방향을 횡단한다.
전술한 상세한 설명은 비아 필러 구조물을 제조하는 방법을 추가로 개시한다. 이 방법은 반도체 스택의 제1 상호연결층 내에서 제1 방향 및 제2 방향을 횡단하는 제1 컨덕터를 형성하는 단계, 반도체 스택의 제2 상호연결층 내에서 제1 방향 및 제2 방향을 횡단하는 제2 컨덕터를 형성하는 단계, 및 상기 제1 컨덕터와 상기 제2 컨덕터를 연결하는 복수의 비아 구조물을 형성하는 단계를 포함한다.
실시예들
실시예 1. 비아 필러 구조물에 있어서,
반도체 스택의 제1 상호연결층 내의 제1 컨덕터로서, 상기 제1 컨덕터는 상기 반도체 스택의 상기 제1 상호연결층 내의 제1 방향 및 제2 방향을 횡단하는(traversing) 것인, 상기 제1 컨덕터;
상기 반도체 스택의 제2 상호연결층 내의 제2 컨덕터로서, 상기 제2 컨덕터는 상기 반도체 스택의 상기 제2 상호연결층 내의 상기 제1 방향 및 상기 제2 방향을 횡단하는 것인, 상기 제2 컨덕터; 및
상기 제1 컨덕터와 상기 제2 컨덕터를 연결하는 복수의 비아 구조물들
을 포함하는 비아 필러 구조물.
실시예 2. 실시예 1에 있어서, 상기 제1 방향은 상기 제2 방향에 수직인 것인 비아 필러 구조물.
실시예 3. 실시예 2에 있어서,
상기 제1 방향은 카테시안(Cartesian) 좌표계의 x축을 포함하고,
상기 제2 방향은 상기 카테시안 좌표계의 y축을 포함하는 것인 비아 필러 구조물.
실시예 4. 실시예 1에 있어서, 상기 제1 컨덕터는 제1의 복수의 상호연결된 조각형(piecewise) 세그먼트들을 포함하고,
상기 제2 컨덕터는 제2의 복수의 상호연결된 조각형 세그먼트들을 포함하는 것인 비아 필러 구조물.
실시예 5. 실시예 1에 있어서, 상기 제1의 복수의 상호연결된 조각형 세그먼트들 중 제1 세그먼트는, 상기 제2의 복수의 상호연결된 조각형 세그먼트들 중 제2 세그먼트와, 상기 제1 세그먼트와 상기 제2 세그먼트의 중간 지점들에서 중첩되고,
상기 복수의 비아 구조물들 중 적어도 하나의 비아 구조물은, 상기 제1 세그먼트와 상기 제2 세그먼트를 연결하도록 상기 중간 지점들 사이에 위치되는 것인 비아 필러 구조물.
실시예 6. 실시예 1에 있어서, 상기 제1의 복수의 상호연결된 조각형 세그먼트들 중 제1 세그먼트는, 상기 제2의 복수의 상호연결된 조각형 세그먼트들 중 제2 세그먼트와, 상기 제2 세그먼트의 말단 지점들에서 중첩되고,
상기 복수의 비아 구조물들 중 적어도 하나의 비아 구조물은, 상기 제1 세그먼트와 상기 제2 세그먼트를 연결하도록 상기 말단 지점들 사이에 위치되는 것인 비아 필러 구조물.
실시예 7. 실시예 1에 있어서, 상기 제1 컨덕터는 상기 비아 필러 구조물을 통해 횡단하는 대칭축에 비대칭인 것으로 특징되며,
상기 제2 컨덕터는 상기 비아 필러 구조물을 통해 횡단하는 상기 대칭축에 대칭인 것으로 특징되는 것인 비아 필러 구조물.
실시예 8. 실시예 7에 있어서, 상기 대칭축은 상기 제2 컨덕터를 동일한 부분들로 분리하도록 상기 제1 방향 또는 상기 제2 방향으로 상기 제2 컨덕터를 통해 횡단하는 것인 비아 필러 구조물.
실시예 9. 비아 필러 구조물에 있어서,
반도체 스택의 제1 상호연결층 내의 도전 재료의 제1의 복수의 상호연결된 조각형 세그먼트들로서, 상기 제1의 복수의 상호연결된 조각형 세그먼트들은 상기 반도체 스택의 상기 제1 상호연결층 내의 복수의 방향들을 횡단하는 것인, 상기 제1의 복수의 상호연결된 조각형 세그먼트들;
상기 반도체 스택의 제2 상호연결층 내의 도전 재료의 제2의 복수의 상호연결된 조각형 세그먼트들로서, 도전 재료의 상기 제2의 복수의 상호연결된 조각형 세그먼트들은 상기 반도체 스택의 상기 제2 상호연결층 내의 상기 복수의 방향들을 횡단하는 것인, 상기 제2의 복수의 상호연결된 조각형 세그먼트들; 및
상기 제1의 복수의 상호연결된 조각형 세그먼트들 중 하나 이상의 제1 세그먼트와 상기 제2의 복수의 상호연결된 조각형 세그먼트들 중 하나 이상의 제2 세그먼트를 연결하는 복수의 비아 구조물들
을 포함하는 비아 필러 구조물.
실시예 10. 실시예 9에 있어서, 상기 복수의 방향들은,
제1 방향; 및
상기 제1 방향에 수직인 제2 방향
을 포함하는 것인 비아 필러 구조물.
실시예 11. 실시예 9에 있어서, 상기 하나 이상의 제1 세그먼트와 상기 하나 이상의 제2 세그먼트 사이의 저항은, 상기 하나 이상의 제1 세그먼트와 상기 하나 이상의 제2 세그먼트를 연결하는 상기 복수의 비아 구조물들 중에서 비아 구조물들의 수에 비례하는 것인 비아 필러 구조물.
실시예 12. 실시예 9에 있어서, 상기 하나 이상의 제1 세그먼트 중 제1 세그먼트는, 상기 하나 이상의 제2 세그먼트 중 제2 세그먼트와, 상기 제1 세그먼트와 상기 제2 세그먼트의 중간 지점들에서 중첩되고,
상기 복수의 비아 구조물들 중 적어도 하나의 비아 구조물은 상기 제1 세그먼트와 상기 제2 세그먼트를 연결하도록 상기 중간 지점들 사이에 위치되는 것인 비아 필러 구조물.
실시예 13. 실시예 9에 있어서, 상기 하나 이상의 제1 세그먼트 중 제1 세그먼트는, 상기 하나 이상의 제2 세그먼트 중 제2 세그먼트와, 상기 제2 세그먼트의 말단 지점들에서 중첩되고,
상기 복수의 비아 구조물들 중 적어도 하나의 비아 구조물은 상기 제1 세그먼트와 상기 제2 세그먼트를 연결하도록 상기 말단 지점들 사이에 위치되는 것인 비아 필러 구조물.
실시예 14. 실시예 9에 있어서, 상기 제1 컨덕터는 상기 비아 필러 구조물을 통해 횡단하는 대칭축에 비대칭인 것으로 특징되며,
상기 제2 컨덕터는 상기 비아 필러 구조물을 통해 횡단하는 상기 대칭축에 대칭인 것으로 특징되는 것인 비아 필러 구조물.
실시예 15. 실시예 14에 있어서, 상기 대칭축은 상기 제2 컨덕터를 동일한 부분들로 분리하도록 상기 복수의 방향들 중 일 방향으로 상기 제2의 복수의 상호연결된 조각형 세그먼트들을 통해 횡단하는 것인 비아 필러 구조물.
실시예 16. 비아 필러 구조물을 제조하기 위한 방법에 있어서,
반도체 스택의 제1 상호연결층 내에서 제1 방향 및 제2 방향을 횡단하는 제1 컨덕터를 형성하는 단계;
상기 반도체 스택의 제2 상호연결층 내에서 상기 제1 방향 및 상기 제2 방향을 횡단하는 제2 컨덕터를 형성하는 단계; 및
상기 제1 컨덕터와 상기 제2 컨덕터를 연결하도록 복수의 비아 구조물들을 형성하는 단계
를 포함하는 방법.
실시예 17. 실시예 16에 있어서, 상기 제1 방향은 상기 제2 방향에 수직인 것인 방법.
실시예 18. 실시예 16에 있어서, 상기 제1 컨덕터와 상기 제2 컨덕터 사이의 저항은 상기 제1 컨덕터와 상기 제2 컨덕터를 연결하는 상기 복수의 비아 구조물들 중에서 비아 구조물들의 수에 비례하는 것인 방법.
실시예 19. 실시예 16에 있어서, 상기 제1 컨덕터를 형성하는 단계는,
상기 반도체 스택의 상기 제1 상호연결층 내에 제1의 복수의 상호연결된 조각형 세그먼트들을 형성하는 단계를 포함하고,
상기 제2 컨덕터를 형성하는 단계는,
상기 반도체 스택의 상기 제2 상호연결층 내에 제2의 복수의 상호연결된 조각형 세그먼트들을 형성하는 단계를 포함하고,
상기 제1의 복수의 상호연결된 조각형 세그먼트들 중 제1 세그먼트는, 상기 제2의 복수의 상호연결된 조각형 세그먼트들 중 제2 세그먼트와, 상기 제1 세그먼트와 상기 제2 세그먼트의 중간 지점들에서 중첩되며,
상기 복수의 비아 구조물들을 형성하는 단계는,
상기 제1 세그먼트와 상기 제2 세그먼트를 연결하도록 상기 중간 지점들 사이에 상기 복수의 비아 구조물들 중 적어도 하나의 비아 구조물을 형성하는 단계를 포함하는 것인 방법.
실시예 20. 실시예 16에 있어서, 상기 제1 컨덕터를 형성하는 단계는,
제1의 복수의 상호연결된 조각형 세그먼트들을 형성하는 단계를 포함하고,
상기 제2 컨덕터를 형성하는 단계는,
제2의 복수의 상호연결된 조각형 세그먼트들을 형성하는 단계를 포함하고,
상기 제1의 복수의 상호연결된 조각형 세그먼트들 중 제1 세그먼트는, 상기 제2의 복수의 상호연결된 조각형 세그먼트들 중 제2 세그먼트와, 상기 제2 세그먼트의 말단 지점들에서 중첩되며,
상기 복수의 비아 구조물들을 형성하는 단계는,
상기 제1 세그먼트와 상기 제2 세그먼트를 연결하도록 상기 말단 지점들 사이에 상기 복수의 비아 구조물들 중 적어도 하나의 비아 구조물을 형성하는 단계를 포함하는 것인 방법.

Claims (7)

  1. 비아 필러 구조물에 있어서,
    반도체 스택의 제1 상호연결층 내의 제1 컨덕터로서, 상기 제1 컨덕터는 상기 반도체 스택의 상기 제1 상호연결층 내의 제1 방향 및 제2 방향을 횡단하는(traversing) 것인, 상기 제1 컨덕터;
    상기 반도체 스택의 제2 상호연결층 내의 제2 컨덕터로서, 상기 제2 컨덕터는 상기 반도체 스택의 상기 제2 상호연결층 내의 상기 제1 방향 및 상기 제2 방향을 횡단하는 것인, 상기 제2 컨덕터; 및
    상기 제1 컨덕터와 상기 제2 컨덕터를 연결하는 복수의 비아 구조물들
    을 포함하고,
    상기 제1 컨덕터는 제1의 복수의 상호연결된 조각형(piecewise) 세그먼트들을 포함하고, 상기 제2 컨덕터는 제2의 복수의 상호연결된 조각형 세그먼트들을 포함하고,
    상기 제1의 복수의 상호연결된 조각형 세그먼트들은,
    상기 제1 방향으로 연장하는 제1 세그먼트와,
    일단으로부터 타단까지 상기 제2 방향으로 연장하는 제2 세그먼트로서, 상기 제2 세그먼트의 일단은 상기 제1 세그먼트에 접속되는, 상기 제2 세그먼트와,
    일단으로부터 타단까지 상기 제1 방향으로 연장하는 제3 세그먼트로서, 상기 제3 세그먼트의 일단은 상기 제2 세그먼트에 접속되는, 상기 제3 세그먼트와,
    상기 제3 세그먼트에 접속되는 제4 세그먼트로서, 상기 제4 세그먼트는 상기 제1 방향으로 연장하는 제1 부분 및 상기 제2 방향으로 연장하는 제2 부분을 포함하는, 상기 제4 세그먼트
    를 포함하고,
    상기 복수의 비아 구조물들은, 상기 제1의 복수의 상호연결된 조각형 세그먼트들의 상기 제1 내지 제4 세그먼트 상에 각각 배치된 제1 내지 제4 비아들을 포함하고,
    상기 제2의 복수의 상호연결된 조각형 세그먼트들은, 상기 제1 내지 제4 비아들을 서로 전기적으로 커플링하되, 인접한 비아들을 최단 거리로 연결하도록 구성된 것인, 비아 필러 구조물.
  2. 제1항에 있어서, 상기 제1 방향은 상기 제2 방향에 수직인 것인 비아 필러 구조물.
  3. 제2항에 있어서,
    상기 제1 방향은 카테시안(Cartesian) 좌표계의 x축을 포함하고,
    상기 제2 방향은 상기 카테시안 좌표계의 y축을 포함하는 것인 비아 필러 구조물.
  4. 제1항에 있어서, 상기 제1 컨덕터는 상기 비아 필러 구조물을 통해 횡단하는 대칭축에 비대칭인 것으로 특징되며,
    상기 제2 컨덕터는 대칭 형상을 갖는 것인 비아 필러 구조물.
  5. 제4항에 있어서, 상기 대칭축은 상기 제2 컨덕터를 동일한 부분들로 분리하도록 상기 제1 방향 또는 상기 제2 방향으로 상기 제2 컨덕터를 통해 횡단하는 것인 비아 필러 구조물.
  6. 비아 필러 구조물에 있어서,
    반도체 스택의 제1 상호연결층 내의 도전 재료의 제1의 복수의 상호연결된 조각형 세그먼트들로서, 상기 제1의 복수의 상호연결된 조각형 세그먼트들은 상기 반도체 스택의 상기 제1 상호연결층 내의 복수의 방향들을 횡단하는 것인, 상기 제1의 복수의 상호연결된 조각형 세그먼트들;
    상기 반도체 스택의 제2 상호연결층 내의 도전 재료의 제2의 복수의 상호연결된 조각형 세그먼트들로서, 도전 재료의 상기 제2의 복수의 상호연결된 조각형 세그먼트들은 상기 반도체 스택의 상기 제2 상호연결층 내의 상기 복수의 방향들을 횡단하는 것인, 상기 제2의 복수의 상호연결된 조각형 세그먼트들; 및
    상기 제1의 복수의 상호연결된 조각형 세그먼트들 중 적어도 하나와 상기 제2의 복수의 상호연결된 조각형 세그먼트들 중 적어도 하나를 연결하는 복수의 비아 구조물들
    을 포함하고,
    상기 제1의 복수의 상호연결된 조각형 세그먼트들은,
    제1 방향으로 연장하는 제1 세그먼트와,
    일단으로부터 타단까지 제2 방향으로 연장하는 제2 세그먼트로서, 상기 제2 세그먼트의 일단은 상기 제1 세그먼트에 접속되는, 상기 제2 세그먼트와,
    일단으로부터 타단까지 상기 제1 방향으로 연장하는 제3 세그먼트로서, 상기 제3 세그먼트의 일단은 상기 제2 세그먼트에 접속되는, 상기 제3 세그먼트와,
    상기 제3 세그먼트에 접속되는 제4 세그먼트로서, 상기 제4 세그먼트는 상기 제1 방향으로 연장하는 제1 부분 및 상기 제2 방향으로 연장하는 제2 부분을 포함하는, 상기 제4 세그먼트
    를 포함하고,
    상기 복수의 비아 구조물들은, 상기 제1의 복수의 상호연결된 조각형 세그먼트들의 상기 제1 내지 제4 세그먼트 상에 각각 배치된 제1 내지 제4 비아들을 포함하고,
    상기 제2의 복수의 상호연결된 조각형 세그먼트들은, 상기 제1 내지 제4 비아들을 서로 전기적으로 커플링하되, 인접한 비아들을 최단 거리로 연결하도록 구성된 것인, 비아 필러 구조물.
  7. 비아 필러 구조물을 제조하기 위한 방법에 있어서,
    반도체 스택의 제1 상호연결층 내에서 제1 방향 및 제2 방향을 횡단하는 제1 컨덕터를 형성하는 단계;
    상기 반도체 스택의 제2 상호연결층 내에서 상기 제1 방향 및 상기 제2 방향을 횡단하는 제2 컨덕터를 형성하는 단계; 및
    상기 제1 컨덕터와 상기 제2 컨덕터를 연결하도록 복수의 비아 구조물들을 형성하는 단계
    를 포함하고,
    상기 제1 컨덕터를 형성하는 단계는,
    상기 제1 방향으로 연장하는 제1 세그먼트를 형성하는 단계;
    일단으로부터 타단까지 상기 제2 방향으로 연장하는 제2 세그먼트를 형성하는 단계로서, 상기 제2 세그먼트의 일단은 상기 제1 세그먼트에 접속되는, 상기 제2 세그먼트를 형성하는 단계;
    일단으로부터 타단까지 상기 제1 방향으로 연장하는 제3 세그먼트를 형성하는 단계로서, 상기 제3 세그먼트의 일단은 상기 제2 세그먼트에 접속되는, 상기 제3 세그먼트를 형성하는 단계;
    상기 제3 세그먼트에 접속되는 제4 세그먼트를 형성하는 단계로서, 상기 제4 세그먼트는 상기 제1 방향으로 연장하는 제1 부분 및 상기 제2 방향으로 연장하는 제2 부분을 포함하는, 상기 제4 세그먼트를 형성하는 단계
    를 포함하고,
    상기 복수의 비아 구조물들은, 상기 제1 내지 제4 세그먼트 상에 각각 배치된 제1 내지 제4 비아들을 포함하고,
    상기 제2 컨덕터를 형성하는 단계는,
    상기 제1 내지 제4 비아들을 서로 전기적으로 커플링시키도록, 인접한 비아들을 최단 거리로 연결하는 세그먼트들을 형성하는 단계
    를 포함하는 것인, 방법.
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