CN108932360A - 集成电路及其制造方法 - Google Patents

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Abstract

一种集成电路包括第一组栅极结构和第二组栅极结构。第一组栅极结构中的每个栅极的中心在第一方向上通过第一间距与第一组栅极结构中的相邻栅极的中心分离。第二组栅极结构中的每个栅极的中心在第一方向上通过第一间距与第二组栅极结构中的相邻栅极的中心分离。第一组栅极结构和第二组栅极结构在第二方向上延伸。第一组栅极结构中的栅极在第二方向上与第二组栅极结构中的相应栅极对准。第一组栅极结构中的栅极在第二方向上通过第一距离与第二组栅极结构中的相应栅极分离。本发明还提供了集成电路的制造方法。

Description

集成电路及其制造方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及集成电路及其制造方法。
背景技术
当前使集成电路(IC)小型化的趋势已经产生了更小的器件，该更小的器件消耗更少的功率，甚至以更高速度提供更多功能。小型化工艺也已导致更严格的设计和制造规范以及可靠性挑战。各个电子设计自动化(EDA)工具生成、优化和验证用于集成电路的标准单元布局设计，同时确保满足标准单元布局设计和制造规范。
发明内容
根据本发明的一方面，提供了一种形成集成电路的方法，所述方法包括：通过处理器生成集成电路的布局设计，其中，生成所述布局设计包括：生成与制造所述集成电路的栅极结构组相对应的栅极布局图案组，所述栅极布局图案组中的每个布局图案在第一方向上通过第一间距与所述栅极布局图案组中的相邻布局图案分离，所述栅极布局图案组在与所述第一方向不同的第二方向上延伸并且与网格线组重叠，所述网格线组在所述第二方向上延伸，并且所述网格线组中的每条网格线通过所述第一间距与所述网格线组中的相邻网格线分离；以及生成在所述第一方向上延伸并且与所述栅极布局图案组重叠的切割部件布局图案；基于所述布局设计制造所述集成电路，所述集成电路至少具有所述栅极结构组中的栅极结构；以及去除所述栅极结构组中的栅极结构的第一部分以形成第一栅极结构和第二栅极结构，并且所述切割部件布局图案识别所述栅极结构组中的栅极结构的第一部分的位置。
根据本发明的另一方面，提供了一种制造集成电路的方法，所述方法包括：通过处理器生成所述集成电路的布局设计，其中，生成所述布局设计包括：将第一组栅极布局图案放置在第一布局层级上，所述第一组栅极布局图案对应于制造所述集成电路的第一组栅极结构，所述第一组栅极布局图案中的每个布局图案在第一方向上通过第一距离与所述第一组栅极布局图案中的相邻布局图案分离，所述第一组栅极布局图案在与所述第一方向不同的第二方向上延伸并且与第一组网格线重叠，所述第一组网格线在所述第二方向上延伸，并且所述第一组网格线中的每条网格线通过第一间距与所述第一组网格线中的相邻网格线分离；以及将第二组栅极布局图案放置在第一布局层级上，所述第二组栅极布局图案对应于制造所述集成电路的第二组栅极结构，所述第二组栅极布局图案中的每个布局图案在所述第一方向上通过第二距离与所述第二组栅极布局图案中的相邻布局图案分离，所述第二组栅极布局图案在所述第二方向上延伸并且与所述第二组网格线重叠，所述第二组网格线在所述第二方向上延伸，以及所述第二组网格线中的每条网格线通过第二间距与所述第二组网格线中的相邻网格线分离；以及基于所述布局设计制造所述集成电路，所述集成电路具有所述第一组栅极结构和所述第二组栅极结构。
根据本发明的又一方面，提供了一种集成电路，包括：第一组栅极结构，所述第一组栅极结构中的每个栅极的中心在第一方向上通过第一间距与所述第一组栅极结构中的相邻栅极的中心分离，所述第一组栅极结构在与所述第一方向不同的第二方向上延伸；以及第二组栅极结构，所述第二组栅极结构中的每个栅极的中心在所述第一方向上通过所述第一间距与所述第二组栅极结构中的相邻栅极的中心分离，所述第二组栅极结构在所述第二方向上延伸，其中，所述第一组栅极结构中的栅极在所述第二方向上与所述第二组栅极结构中的相应栅极对准，以及所述第一组栅极结构中的栅极在所述第二方向上通过第一距离与所述第二组栅极结构中的相应栅极分离。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A是根据一些实施例的IC的部分的顶视图。
图1B是根据一些实施例的IC的部分的顶视图。
图2是根据一些实施例的IC的布局设计的示图。
图3是根据一些实施例的IC的布局设计的示图。
图4是根据一些实施例的IC的部分的顶视图。
图5是根据一些实施例的IC的布局设计的示图。
图6是根据一些实施例的制造IC的方法的流程图。
图7是根据一些实施例的生成集成电路的布局设计的方法的流程图。
图8是根据一些实施例的设计IC布局设计的系统的框图。
图9是根据一些实施例的集成电路(IC)制造系统及其相关的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、材料、值、步骤、操作、布置等的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。其他组件、材料、值、步骤、布置等是预期的。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，形成集成电路的方法包括通过处理器生成集成电路的布局设计，集成电路至少具有栅极结构组中的栅极结构。在一些实施例中，生成布局设计包括生成与制造集成电路的栅极结构组相对应的栅极布局图案组。该方法还包括生成切割部件布局图案，基于布局设计制造集成电路，以及去除栅极结构组中的栅极结构的第一部分以形成第一栅极结构和第二栅极结构。在一些实施例中，切割部件布局图案识别该栅极结构组中的栅极结构的第一部分的位置。
在一些实施例中，该栅极布局图案组包括第一组栅极布局图案和第二组栅极布局图案。在一些实施例中，第一组栅极布局图案对应于制造集成电路的功能栅极结构组。在一些实施例中，第二组栅极布局图案对应于制造集成电路的非功能栅极结构组。在一些实施例中，非功能栅极结构对应于伪栅极结构。
在一些实施例中，切割部件布局图案在第一方向上延伸并且与该栅极布局图案组重叠。在一些实施例中，栅极布局图案组中的每个布局图案在第一方向上通过第一间距与栅极布局图案组中的相邻布局图案分离。
在一些实施例中，该栅极布局图案组在与第一方向不同的第二方向上延伸并且与网格线组重叠。在一些实施例中，该网格线组在第二方向上延伸。在一些实施例中，该网格线组中的每条网格线通过第一间距与网格线组中的相邻网格线分离。
一个或多个实施例包括集成电路和具有比其他方法更好的性能的集成电路的相应布局设计。在一些实施例中，将集成电路的栅极和伪栅极比其他方法更密集地放置在一起，从而导致本发明的集成电路的面积比其他方法更小。在一些实施例中，将本发明的第一组栅极布局图案和第二组栅极布局图案比其他方法更密集地放置在一起，从而导致集成电路的布局设计的面积比其他方法更小。在一些实施例中，通过将第一组栅极布局图案和第二组栅极布局图案比其他方法更密集地放置在一起，导致布局设计具有更均匀的栅极图案密度，从而导致比其他方法更少的由化学机械平坦化(CMP)工艺引起的凹陷。在一些实施例中，通过将栅极和伪栅极更密集地放置在一起，导致集成电路具有更均匀的栅极图案密度，从而导致比其他方法更少的由CMP引起的凹陷。在一些实施例中，制造本发明的集成电路的方法具有更规则的栅极布局图案，从而产生比其他方法更好的工艺控制(例如蚀刻)。在一些实施例中，规则的布局图案是在至少一个方向(例如，第一方向或第二方向)上与另一布局图案对准的布局图案。在一些实施例中，通过将栅极和伪栅极更密集地放置在一起，导致集成电路具有更均匀的栅极图案密度，从而导致比其他方法更少的多晶硅拼接(stitching)。在一些实施例中，通过将第一组栅极布局图案和第二组栅极布局图案更密集地放置在一起，导致布局设计具有比其他方法更均匀的栅极图案密度和更少的多晶硅拼接。
图1A是根据一些实施例的IC 100A的部分的顶视图。IC 100A包括第一组栅极结构102和第二组栅极结构104。第一组栅极结构102通过切割距离DV与第二组栅极结构104分离。在一些实施例中，第一组栅极结构102对应于功能晶体管器件的一个或多个栅极。在一些实施例中，第二组栅极结构104对应于非功能晶体管器件的一个或多个栅极。在一些实施例中，非功能晶体管器件称为伪晶体管器件。在一些实施例中，第二组栅极104称为伪栅极。在一些实施例中，IC 100A对应于方法600(图6)中的操作606之后的集成电路。
第一组栅极结构102包括栅极结构102a、102b、...、102l中的一个或多个。第一组栅极结构102中的每个栅极结构102a、102b、...、102l的一侧在第一方向X上通过距离S1与第一组栅极结构102中的相邻栅极结构的一侧分离。第一组栅极结构102中的每个栅极结构102a、102b、...、102l在与第一方向X不同的第二方向Y上延伸。在一些实施例中，第二方向Y与第一方向X正交。第一组栅极结构102中的每个栅极结构102a、102b、...、102l与相应的网格线106a、106b、...、106l(统称为“网格线106”)重叠。第一组栅极结构102中的栅极结构、第二组栅极结构104中的栅极结构或网格线106的其他配置或数量在本发明的预期范围内。
网格线106布置为第二方向Y。网格线106中的每条网格线通过间距PH与网格线106中的相邻网格线分离。在一些实施例中，网格线106限定第一组栅极结构102或第二组栅极结构104中的栅极结构所定位的区域。
第二组栅极结构104包括栅极结构104a、104b、...、104l中的一个或多个。第二组栅极结构104中的每个栅极结构104a、104b、...、104l的一侧在第一方向X上通过距离S1与第二组栅极结构104中的相邻栅极结构的一侧分离。第二组栅极结构104中的每个栅极结构104a、104b、...、104l在第二方向Y上延伸。第二组栅极结构104中的每个栅极结构104a、104b、...、104l与相应的网格线106a、106b、...、106l重叠。
在一些实施例中，第二组栅极结构104中的每个栅极结构104a、104b、...、104l与第一组栅极结构102中的相应栅极结构102a、102b、...、102l对准。
在一些实施例中，第二组栅极结构104中的栅极结构104a、104b、...、104l的边缘在第二方向Y上与第一组栅极结构102中的相应栅极结构102a、102b、...、102l的边缘对准。
在一些实施例中，第二组栅极结构104中的栅极结构104a、104b、...、104l的纵向中心在第二方向Y上与第一组栅极结构102中的相应栅极结构102a、102b、...、102l的纵向中心对准。
在一些实施例中，网格线106a、106b、...、106l在第二方向Y上与第二组栅极结构104中的相应栅极结构104a、104b、...、104l的中心或第一组栅极结构102中的相应栅极结构102a、102b、...、102l的中心对准。在一些实施例中，网格线106a、106b、...、106l在第二方向Y上与第二组栅极结构104中的相应栅极结构104a、104b、...、104l的一侧或第一组栅极结构102中的相应栅极结构102a、102b、...、102l的一侧对准。
在一些实施例中，网格线106a、106b、...、106l在第一方向X上通过与第一组栅极结构102中的相应栅极结构102a、102b、...、102l的中心偏移的相同距离(未示出)来偏移第二组栅极结构104中的相应栅极结构104a、104b、...、104l的中心。
在一些实施例中，第二组栅极结构104中的每个栅极结构104a、104b、...、104l通过切割距离DV与第一组栅极结构102中的相应栅极结构102a、102b、...、102l分离。在一些实施例中，切割距离DV在约0.01μm至约0.06μm的范围内。
在一些实施例中，第二组栅极结构104中的至少一个栅极结构104a、104b、...、104l或第一组栅极结构102中的至少一个栅极结构102a、102b、...、102l在第一个方向X具有宽度DH。
在一些实施例中，第二组栅极结构104中的至少一个栅极结构104a、104b、...、104l或第一组栅极结构102中的至少一个栅极结构102a、102b、...、102l包括多晶硅等。
在一些实施例中，IC100A(图1A)、100B(图1B)或400(图4)对应于一个或多个标准单元。在一些实施例中，标准单元是逻辑门单元。在一些实施例中，逻辑门单元包括AND、OR、NAND、NOR、XOR、INV、AND-OR-INvert(AOI)、OR-AND-INvert(OAI)、MUX、触发器、BUFF、延迟、时钟单元等。在一些实施例中，标准单元是存储器单元。在一些实施例中，存储器单元包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、电阻式RAM(RRAM)、磁阻式RAM(MRAM)、只读存储器(ROM)等。在一些实施例中，标准单元包括一个或多个有源元件或无源元件。有源元件的实例包括但不限于晶体管、二极管等。晶体管的实例包括但不限于：金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等、FinFET、具有凸起的源极/漏极的平面MOS晶体管等。无源元件的实例包括但不限于：电容器、电感器、熔丝、电阻器等。在一些实施例中，为了便于说明，IC 100A包括未示出的其他部件。
在一些实施例中，第一组栅极结构102中的栅极结构与第二组栅极结构104中的栅极结构之间的距离小于其他方法。在一些实施例中，通过将第一组栅极结构102中的栅极结构和第二组栅极结构104中的栅极结构比其他方法更密集地放置在一起，导致IC100A、100B或400的面积比其他方法更小。在一些实施例中，通过将第一组栅极结构102中的栅极结构和第二组栅极结构104中的栅极结构比其他方法更密集地放置在一起，IC 100A、100B或400具有比其他方法更均匀的栅极图案密度，从而导致比其他方法更少的由CMP工艺引起的凹陷。在一些实施例中，通过将第一组栅极结构102中的栅极结构和第二组栅极结构104中的栅极结构比其他方法更密集地放置在一起，IC 100A、100B或400具有比其他方法更均匀的栅极图案密度，从而导致比其他方法更少的由CMP工艺引起的凹陷。
图1B是根据一些实施例的IC 100B的部分的顶视图。IC 100B是IC 100A(图1A)的变型。与图1A的IC 100A相比，IC 100B还包括位于第一组栅极结构102和第二组栅极结构104之间的栅极结构组108。该栅极结构组108将第一组栅极结构102连接至第二组栅极结构104。在一些实施例中，整体地形成第一组栅极结构102、第二组栅极结构104和栅极结构组108。在一些实施例中，IC 100B对应于方法600(图6)中的操作604之后的集成电路。
栅极结构组108包括栅极结构108a、108b、...、108l中的一个或多个。栅极结构组108中的每个栅极结构108a、108b、...、108l的一侧在第一方向X上通过距离S1与栅极结构组108中的相邻栅极结构的一侧分离。栅极结构组108中的每个栅极结构108a、108b、...、108l在第二方向Y上延伸。栅极结构组108中的每个栅极结构108a、108b、...、108l与相应的网格线106a、106b、...、106l重叠。
在一些实施例中，栅极结构组108中的至少一个栅极结构108a、108b、...、108l在第一方向X上具有宽度DH。在一些实施例中，栅极结构组108中的每个栅极结构108a、108b、...、108l在第二方向上的长度等于切割距离DV。
在一些实施例中，栅极结构组108中的每个栅极结构108a、108b、...、108l与第二组栅极结构104中的相应栅极结构104a、104b、...、104l或第一组栅极结构102中的相应栅极结构102a、102b、...、102l对准。
在一些实施例中，栅极结构组108中的栅极结构108a、108b、...、108l的边缘在第二方向Y上与第一组栅极结构102中的相应栅极结构102a、102b、...、102l的边缘或第二组栅极结构104中的相应栅极结构104a、104b、...、104l的边缘对准。
在一些实施例中，第二组栅极结构104中的栅极结构104a、104b、...、104l的中心在第二方向Y上与第一组栅极结构102中的相应栅极结构102a、102b、...、102l的中心对准。
在一些实施例中，网格线106a、106b、...、106l在第二方向Y上与栅极结构组108中的相应栅极结构108a、108b、...、108l的中心对准。在一些实施例中，网格线106a、106b、...、106l在第二方向Y上与栅极结构组108中的相应栅极结构108a、108b、...、108l的一侧对准。
在一些实施例中，栅极结构组108中的至少一个栅极结构包括多晶硅等。
图2是根据一些实施例的IC的布局设计200的示图。
布局设计200可用于制造IC 100A(图1A)或100B(图1B)。与图1A-图1B或图2-图5的每个中的组件相同或类似的组件具有相同的参考标号，并且因此省略其详细描述。
包括对准、长度和宽度的结构关系以及布局设计200、布局设计300(图3)、布局设计500(图5)的配置类似于图1A-图1B的1C 100A-100B或图4的IC 400的结构关系和配置，并且为了简明将不再描述。
布局设计200包括第一组栅极布局图案202、第二组栅极布局图案204以及多晶硅切割部件布局图案210。第一组栅极布局图案202可用于制造IC 100A-100B的相应的第一组栅极结构102(图1A-图1B)。第二组栅极布局图案204可用于制造IC 100A-100B的相应的第二组栅极结构104(图1A-图1B)。在一些实施例中，在布局设计200和300中通过多晶硅切割部件布局图案210(图2-图3)识别在方法600(图6)的操作606中去除的栅极结构108的部分。
第一组栅极布局图案202和第二组栅极布局图案204在第二方向Y上延伸并且与网格线组106重叠。第一组栅极布局图案202和第二组栅极布局图案204在第二方向Y上通过与第二方向Y上的图案宽度W1V相对应的距离彼此分离。
第一组栅极布局图案202包括栅极布局图案202a、202b、...、202l中的一个或多个。在一些实施例中，第一组栅极布局图案202中的每个布局图案的中心在第一方向X上通过间距P1与第一组栅极布局图案202中的相邻布局图案的中心分离。在一些实施例中，第一组栅极布局图案202中的每个布局图案的一侧在第一方向X上通过距离S2与第一组栅极布局图案202中的相邻布局图案的一侧分离。第一组栅极布局图案202中的每个布局图案在第二方向Y上延伸并且与网格线组106重叠。
在一些实施例中，网格线组106中的每条网格线通过间距P1与网格线组106中的相邻网格线分离。
第二组栅极布局图案204包括栅极布局图案204a、204b、...、204l中的一个或多个。在一些实施例中，第二组栅极布局图案204中的每个布局图案的中心在第一方向X上通过间距P1与第二组栅极布局图案204中的相邻布局图案的中心分离。在一些实施例中，第二组栅极布局图案204中的每个布局图案的一侧在第一方向X上通过距离S2与第二组栅极布局图案204中的相邻布局图案的一侧分离。第二组栅极布局图案204中的每个布局图案在第二方向Y上延伸并且与网格线组106重叠。
在一些实施例中，第一组栅极布局图案202中的每个布局图案202a、202b、...、202l与第二组栅极布局图案204中的相应栅极布局图案204a、204b、...、204l对准。
在一些实施例中，第一组栅极布局图案202中的栅极布局图案202a、202b、...、202l的边缘在第二方向Y上与第二组栅极布局图案204中的相应栅极布局图案204a、204b、...、204l的边缘对准。
在一些实施例中，第一组栅极布局图案202中的栅极布局图案202a、202b、...、202l的中心在第二方向Y上与第二组栅极布局图案204中的相应栅极布局图案204a、204b、...、204l的中心对准。
在一些实施例中，网格线106a、106b、...、106l在第二方向Y上与第二组栅极布局图案204中的相应栅极布局图案204a、204b、...、204l的中心或者第一组栅极布局图案202中的相应栅极布局图案202a、202b、...、202l的中心对准。在一些实施例中，网格线106a、106b、...、106l在第二方向Y上与第二组栅极布局图案204中的相应栅极布局图案204a、204b、...、204l的一侧或者第一组栅极布局图案202中的相应栅极布局图案202a、202b、...、202l的一侧对准。在一些实施例中，网格线106a、106b、...、106l在第一方向X上通过与第一组栅极结构202中的相应栅极结构202a、202b、...、202l的中心偏移的相同距离(未示出)来偏移第二组栅极结构204中的相应栅极结构204a、204b、...、204l的中心。在一些实施例中，第二组栅极布局图案204中的每个栅极布局图案204a、204b、...、204l接触第一组栅极布局图案202中的相应栅极布局图案202a、202b、...、202l。
在一些实施例中，第一组栅极布局图案202中的每个栅极布局图案202a、202b、...、202l或第二组栅极布局图案204中的每个栅极布局图案204a、204b、...、204l在第一方向X上具有相应的图案宽度W1H。第一组栅极布局图案202或第二组栅极布局图案204中的图案的其他配置或数量在本发明的范围内。
多晶硅切割部件布局图案210在第一方向X上延伸。多晶硅切割部件布局图案210在第二方向Y上具有图案宽度W1V和在第一方向X上具有图案长度L。在一些实施例中，多晶硅切割部件布局图案210可用于识别在方法600(图6)的操作606期间去除的IC 100B的栅极结构108的至少部分的位置。
在一些实施例中，图案宽度W1V对应于栅极结构102a、102b、...、102l或栅极结构104a、104b、...、104l中的一个或多个的切割宽度DV。
在一些实施例中，每个栅极布局图案202a、202b、...、202l的图案宽度W1H对应于每个相应的栅极结构102a、102b、...、102l的切割宽度DH。在一些实施例中，每个栅极布局图案204a、204b、...、204l的图案宽度W1H对应于每个相应的栅极结构104a、104b、...、104l的切割宽度DH。
在一些实施例中，图案长度L大于第一组栅极布局图案202中的每个栅极布局图案202a、202b、...、202l的图案宽度W1H或第二组栅极布局图案204中的栅极布局图案204a、204b、...、204l的图案宽度W1H的总和。
在一些实施例中，第一组栅极布局图案202、第二组栅极布局图案204和多晶硅切割部件布局图案210位于多晶硅栅极布局层级(POLY)上。多晶硅切割部件布局图案210中的图案的其他配置或数量在本发明的范围内。
在一些实施例中，第一组栅极布局图案202中的布局图案和第二组栅极布局图案204中的布局图案之间的距离比其他方法更小，从而使得布局设计200-300或500的面积比其他方法更小。在一些实施例中，通过将第一组栅极布局图案202和第二组栅极布局图案204比其他方法更密集地放置在一起，导致布局设计200-300或500具有更均匀的栅极图案密度，从而导致比其他方法更少的由化学机械平坦化(CMP)工艺引起的凹陷。在一些实施例中，通过将第一组栅极布局图案202和第二组栅极布局图案204比其他方法更密集地放置在一起，导致布局设计200-300或500具有更均匀的栅极图案密度，从而导致比其他方法更少的多晶硅拼接(polysilicon stitching)。
图3是根据一些实施例的IC的布局设计300的示图。布局设计300可用于制造IC100A(图1A)或100B(图1B)。
布局设计300是布局设计200(图2)的变型。与图2的布局设计200相比，布局设计300还包括均在第一方向X上延伸且在第二方向Y上具有长度L2(未示出)的一个或多个有源区布局图案316a、316b、316c(统称为“有源区布局图案组316”)。该有源区布局图案组316位于第一组栅极布局图案202和第二组栅极布局图案204下面。有源区布局图案组316可用于制造IC 100A、100B的相应的有源区组(未示出)。在一些实施例中，IC100A、100B、400的有源区组(未示出)称为IC 100A、100B、400的氧化物定义(OD)区，其限定IC 100A、100B、400的源极或漏极扩散区。在一些实施例中，布局设计200、300、500中的一个或多个有源区布局图案(未示出)称为布局设计200、300、500的一个或多个OD布局图案，其限定布局设计200、300、500的源极或漏极扩散布局图案。有源区布局图案组316中的每个布局图案316a、316b、316c在第二方向Y上彼此分离。
有源区布局图案316a通过距离D2与有源区布局图案316b分离。在一些实施例中，有源区布局图案316a和有源区布局图案316b是相同的有源区布局图案的部分。在一些实施例中，有源区布局图案316c包括两个或更多个不连续的有源区布局图案。在一些实施例中，有源区布局图案316a、316b和316c是相同的连续有源区布局图案的部分。有源区布局图案组316中的图案的其他配置或数量在本发明的范围内。
布局设计300还包括均在第一方向X上延伸的一个或多个鳍布局图案320a、320b、320c(统称为“鳍布局图案组320”)。鳍布局图案320a、320b、320c位于相应的有源区布局图案316a、316b、316c上方。鳍布局图案组320位于第一组栅极布局图案202和第二组栅极布局图案204下面。鳍布局图案组320中的每个布局图案在第二方向Y上通过鳍间距(未示出)与鳍布局图案组320中的相邻布局图案分离。鳍布局图案组320可用于制造IC 100A-100B的相应鳍组(未示出)。鳍布局图案组320中的鳍的其他配置或数量在本发明的范围内。
布局设计300还包括均在第二方向Y上延伸的一个或多个导电部件布局图案312a、312b、...、312k(统称为“导电部件布局图案组312”)。导电部件布局图案组312位于有源区布局图案组316之上。在一些实施例中，导电部件布局图案组312对应于第一组金属扩散(MD)布局图案。导电部件布局图案组312可用于在IC 100A、100B的金属零(M0)层级上制造相应的第一组MD导电部件(未示出)。在一些实施例中，IC 100A、100B的第一组MD导电部件(未示出)连接至IC 100A、100B的源极或漏极扩散区。
导电部件布局图案组312中的每个布局图案312a、312b、...、312k在第二方向Y上延伸，并且在第一方向X上彼此分离。在一些实施例中，导电部件布局图案组312中的每个布局图案的中心在第一方向X上通过间距P2与导电部件布局图案组312中的相邻布局图案的中心分离。该导电部件布局图案组312中的每个布局图案位于第一组栅极布局图案202中的一对布局图案之间。导电部件布局图案组312中的每个布局图案位于网格线组106中的一对网格线之间。导电部件布局图案组312中的图案的其他配置或数量在本发明的范围内。
布局设计300还包括均在第二方向Y上延伸的一个或多个导电部件布局图案314a、314b、...、314k(统称为“导电部件布局图案组314”)。导电部件布局图案组314位于有源区布局图案组316之上。在一些实施例中，导电部件布局图案组314对应于第二组MD布局图案。导电部件布局图案组314可用于在IC 100A、100B的M0层级上制造相应的第二组MD导电部件(未示出)。在一些实施例中，IC 100A、100B的第二组MD导电部件(未示出)连接至IC 100A、100B的源极或漏极扩散区。
导电部件布局图案组314中的每个布局图案314a、314b、...、314k在第二方向Y上延伸，并且在第一方向X上彼此分离。在一些实施例中，导电部件布局图案组314中的每个布局图案的中心在第一方向X上通过间距P2与导电部件布局图案组314中的相邻布局图案的中心分离。导电部件布局图案组314中的每个布局图案位于第二组栅极布局图案204中的一对布局图案之间。导电部件布局图案组314中的每个布局图案位于网格线组106中的一对网格线之间。导电部件布局图案组314中的图案的其他配置或数量在本发明的范围内。
导电部件布局图案组312中的每个布局图案312a、312b、...、312k在第二方向Y上与导电部件布局图案组314中的相应导电部件布局图案314a、314b、...、314k对准并分离。
在一些实施例中，导电部件布局图案组312中的布局图案312a、312b、...、312k的边缘在第二方向Y上与导电部件布局图案组314中的相应布局图案314a、314b、...、314k的边缘对准。
在一些实施例中，导电部件布局图案组312中的布局图案312a、312b、...、312k的中心在第二方向Y上与导电部件布局图案组314中的相应布局图案314a、314b、...、314k的中心对准。
在一些实施例中，导电部件布局图案组312中的每个布局图案312a、312b、...、312k在第二方向Y上至少通过图案宽度W1v与导电部件布局图案组314中的相应布局图案314a、314b、...、314k分离。
在一些实施例中，第一组栅极布局图案202中的布局图案和第二组栅极布局图案204中的布局图案之间的距离比其他方法更小，导致有源区布局图案组316和有源区组(未示出)的相应有源区的面积比其他方法更大，从而使得IC具有比其他方法更好的性能。
图4是根据一些实施例的IC 400的部分的顶视图。
IC 400是图1A-图1B的IC 100A-100B的变型。IC 400包括第一组栅极结构402和第二组栅极结构404。在一些实施例中，IC 400对应于方法600(图6)中的操作604之后的集成电路。
在一些实施例中，第一组栅极结构402对应于功能晶体管器件的一个或多个栅极。在一些实施例中，第二组栅极结构404对应于非功能晶体管器件的一个或多个栅极。在一些实施例中，非功能晶体管器件称为伪晶体管器件。在一些实施例中，第二组栅极结构404称为伪栅极。
第一组栅极结构402包括第一子组栅极结构402a和第二子组栅极结构402b。第一组栅极结构402类似于图1A-图1B的第一组栅极结构102，因此省略类似的详细描述。
第一子组栅极结构402a包括栅极结构408a、408b、408c中的一个或多个。第一子组栅极结构402a中的每个栅极结构408a、408b、408c在第一方向X上通过距离S3与第一子组栅极结构402a中的相邻栅极结构分离。第一子组栅极结构402a中的每个栅极结构408a、408b、408c在第二方向Y上延伸。第一子组栅极结构402a中的每个栅极结构408a、408b、408c与相应的网格线412a、412b、412c(统称为“第一子组网格线406a”)重叠。
第二子组栅极结构402b包括栅极结构410a、410b、410c中的一个或多个。第二子组栅极结构402b中的每个栅极结构410a、410b、410c在第一方向X上通过距离S4与第二子组栅极结构402b中的相邻栅极结构分离。第二子组栅极结构402b中的每个栅极结构410a、410b、410c在第二方向Y上延伸。第二子组栅极结构402b中的每个栅极结构410a、410b、410c与相应的网格线414a、414b、414c(统称为“第二子组网格线406b”)重叠。
第一组网格线406包括第一子组网格线406a和第二子组网格线406b。在一些实施例中，第一子组网格线406a限定第一子组栅极结构402a中的栅极结构所定位的区域。在一些实施例中，第二子组网格线406b限定第二子组栅极结构402b中的栅极结构所定位的区域。第一子组网格线406a中的每条网格线通过间距P2与第一子组网格线406a中的相邻网格线分离。第二子组网格线406b中的每条网格线通过间距P3与第二子组网格线406b中的相邻网格线分离。第一组网格线406类似于图1A-图1B中的网格线组106，因此省略类似的详细描述。
第二组栅极结构404位于第一子组栅极结构402a和第二子组栅极结构402b之间。在一些实施例中，第一组栅极结构402在第一方向X上与第二组栅极结构404交替。第二组栅极结构404类似于图1A-图1B中的第二组栅极结构104，因此省略类似的详细描述。第二组栅极结构404包括栅极结构404a、404b、...、404q中的一个或多个。在一些实施例中，第二组栅极结构404包括10个或更多个栅极结构。
第二组栅极结构404中的每个栅极结构404a、404b、...、404q在第一方向X上通过距离S5与第二组栅极结构404中的相邻栅极结构分离。第二组栅极结构404中的每个栅极结构404a、404b、...、404q在第二方向Y上延伸。第二组栅极结构404中的每个栅极结构404a、404b、...、404q与相应的网格线416a、416b、...、416q(统称为“第二组网格线406”)重叠。在一些实施例中，第二组网格线416限定第二组栅极结构404中的栅极结构所定位的区域。第二组网格线416中的每条网格线通过间距P4与第二组网格线416中的相邻网格线分离。第二组网格线416类似于图1A-图1B中的网格线组106，因此省略类似的详细描述。
第一子组栅极结构402a中的栅极结构、第二子组栅极结构402b中的栅极结构、第二组栅极结构404中的栅极结构的其他配置或数量在本发明的预期范围内。
第一子组网格线406a中的网格线、第二子组网格线406b中的网格线，或第二组网格线416中的网格线的其他配置或数量在本发明的预期范围内。
在一些实施例中，第一组栅极结构402中的每个栅极结构的一侧在第一方向X上与第二组栅极结构404中的每个栅极结构的一侧对准。
在一些实施例中，距离S3、S4或S5中的至少一个等于距离S3、S4或S5中的另一距离。在一些实施例中，距离S3、S4或S5中的至少一个不同于距离S3、S4或S5中的另一距离。
在一些实施例中，间距P2、P3或P4中的至少一个等于间距P2、P3或P4中的另一间距。在一些实施例中，间距P2、P3或P4中的至少一个不同于间距P2、P3或P4中的另一间距。
在一些实施例中，第一子组栅极结构402a中的栅极结构408c直接靠近或邻近第二组栅极结构404中的栅极结构404a，并且在第一方向X上通过距离S3或S5与第二组栅极结构404中的栅极结构404a分离。在一些实施例中，第二子组栅极结构402b中的栅极结构410a直接靠近或邻近第二组栅极结构404中的栅极结构404q，并且在第一方向X上通过距离S4或S5与第二组栅极结构404中的栅极结构404q分离。
在一些实施例中，网格线412a、412b、412c在第二方向Y上与第一子组栅极结构402a中的相应栅极结构408a、408b、408c的中心或边缘对准。
在一些实施例中，网格线414a、414b、414c在第二方向Y上与第二子组栅极结构402b中的相应栅极结构410a、410b、410c的中心或边缘对准。
在一些实施例中，网格线416a、416b、...、416q在第二方向Y上与第二组栅极结构404中的相应栅极结构404a、404b、...、404q的中心或边缘对准。
在一些实施例中，网格线412a、412b、412c、414a、414b、414c、416a、416b、...、416q在第一方向X上以第一距离(未示出)与相应栅极结构408a、408b、408c、410a、410b、410c、404a、404b、...、404q偏移，并且另一网格线412a、412b、412c、414a、414b、414c、416a、416b、...、416q在第一方向X上以第二距离(未示出)与相应栅极结构408a、408b、408c、410a、410b、410c、404a、404b、...、404q偏移。在这些实施例中，第一距离(未示出)与第二距离(未示出)相同。在这些实施例中，第一距离(未示出)不同于第二距离(未示出)。
在一些实施例中，第一组栅极结构402中的至少一个栅极结构或第二组栅极结构404中的至少一个栅极结构包括多晶硅等。
图5是根据一些实施例的IC的布局设计500的示图。布局设计500可用于制造图4的IC 400。包括对准、长度和宽度的结构关系和布局设计500的配置类似于图4的IC 400的结构关系和配置，并且为了简明，将不再描述。
布局设计500包括第一组栅极布局图案502和第二组栅极布局图案504。第一组栅极布局图案502可用于制造IC 400的相应的第一组栅极结构402(图4)。第二组栅极布局图案504可用于制造IC 400的相应的第二组栅极结构404(图4)。
第一组栅极布局图案502在第二方向Y上延伸并且与网格线组406重叠。第一组栅极布局图案502包括第一子组栅极布局图案502a和第二子组栅极布局图案502b。第一子组栅极布局图案502a可用于制造IC 400的相应的第一子组栅极结构402a(图4)。第二子组栅极布局图案502b可用于制造IC 400的相应的第二子组栅极结构402b(图4)。第一组栅极布局图案502类似于图2-图3的第一组栅极布局图案202，并且因此，省略类似的详细描述。
第一子组栅极布局图案502a包括栅极布局图案508a、508b、508c中的一个或多个。第一子组栅极布局图案502a中的每个栅极布局图案508a、508b、508c在第一方向X上通过距离S6与第一子组栅极布局图案502a的相邻栅极布局图案分离。第一子组栅极布局图案502a中的每个栅极布局图案508a、508b、508c在第二方向Y上延伸。第一子组栅极布局图案502a中的每个栅极布局图案508a、508b、508c与相应的网格线412a、412b、412c重叠。
第二子组栅极布局图案502b包括栅极布局图案510a、510b、510c中一个或多个。第二子组栅极布局图案502b中的每个栅极布局图案510a、510b、510c在第一方向X上通过距离S7与第二子组栅极布局图案502b中的相邻栅极布局图案分离。第二子组栅极布局图案502b中的每个栅极布局图案510a、510b、510c在第二方向Y上延伸。第二子组栅极布局图案502b中的每个栅极布局图案510a、510b、510c与相应的网格线414a、414b、414c重叠。
在一些实施例中，第一子组网格线406a限定了第一子组栅极布局图案502a中的栅极布局图案所定位的区域。在一些实施例中，第二子组网格线406b限定第一子组栅极布局图案502b中的栅极布局图案所定位的区域。
第二组栅极布局图案504在第二方向Y上延伸并且与网格线组416重叠。第一组栅极布局图案502和第二组栅极布局图案504在第一方向X上通过距离S6、S7或S8彼此分离。
第二组栅极布局图案504位于第一子组栅极布局图案502a和第二子组栅极布局图案502b之间。在一些实施例中，第一组栅极布局图案502在第一方向X上与第二组栅极布局图案504交替。第二组栅极布局图案504类似于图2和图3的栅极布局图案组204，因此，省略类似的详细描述。第二组栅极布局图案504包括栅极布局图案504a、504b、...、504q中一个或多个。在一些实施例中，第二组栅极结构504包括10个或更多个栅极结构。
第二组栅极布局图案504中的每个栅极布局图案504a、504b、...、504q在第一方向X上通过距离S8与第二组栅极布局图案504中的相邻栅极布局图案分离。第二组栅极布局图案504中的每个栅极布局图案504a、504b、...、504q在第二方向Y上延伸。第二组栅极布局图案504中的每个栅极布局图案504a、504b、...、504q与相应的网格线416a、416b、...、416q重叠。在一些实施例中，第二组网格线416限定第二组栅极布局图案504中的栅极布局图案所定位的区域。
在一些实施例中，第一组栅极布局图案502中的每个栅极布局图案的一侧在第一方向X上与第二组栅极布局图案504中的每个栅极布局图案的一侧对准。
在一些实施例中，距离S6、S7或S8中的至少一个等于距离S6、S7或S8中的另一距离。在一些实施例中，距离S6、S7或S8中的至少一个不同于距离S6、S7或S8中的另一距离。
在一些实施例中，间距P2、P3、P4或P5中的至少一个等于间距P2、P3、P4或P5中的另一间距。在一些实施例中，间距P2、P3、P4或P5中的至少一个不同于间距P2、P3、P4或P5中的另一间距。
在一些实施例中，第一子组栅极布局图案502a中的栅极布局图案508c直接靠近或邻近第二组栅极布局图案504中的栅极布局图案504a，并且在第一方向X上通过距离S6或S7与第二组栅极布局图案504中的栅极布局图案504a分离。在一些实施例中，第二子组栅极布局图案502b中的栅极布局图案510a直接靠近或邻近第二组栅极布局图案504中的栅极布局图案504q，并且在第一方向X上通过距离S7或S8与第二组栅极布局图案504中的栅极布局图案504q分离。
在一些实施例中，网格线412a、412b、412c在第二方向Y上与第一子组栅极布局图案502a中的相应栅极布局图案508a、508b、508c的中心或边缘对准。
在一些实施例中，网格线414a、414b、414c在第二方向Y上与第二子组栅极布局图案502b中的相应栅极布局图案510a、510b、510c的中心或边缘对准。
在一些实施例中，网格线416a、416b、...、416q在第二方向Y上与第二组栅极布局图案504中的相应栅极布局图案504a、504b、...、504q的中心或边缘对准。
在一些实施例中，网格线412a、412b、412c、414a、414b、414c、416a、416b、...、416q在第一方向X上通过第一距离(未示出)与相应栅极布局图案508a、508b、508c、510a、510b、510c、504a、504b、...、504q偏移，以及另一网格线412a、412b、412c、414a、414b、414c、416a、416b、...、416q在第一方向X上通过第二距离(未示出)与相应栅极布局图案508a、508b、508c、510a、510b、510c、504a、504b、...、504q偏移。在这些实施例中，第一距离(未示出)与第二距离(未示出)相同。在这些实施例中，第一距离(未示出)不同于第二距离(未示出)。
第一子组栅极布局图案502a中的栅极布局图案、第二子组栅极布局图案502b中的栅极布局图案或第二组栅极布局图案504中的栅极布局图案的其他配置或数量在本发明的预期范围内。
布局设计500还包括均在第一方向X上延伸的有源区布局图案516a、516b、516c、516d、516d(统称为“有源区布局图案516”)中的一个或多个。有源区布局图案组516位于第一组栅极布局图案502和第二组栅极布局图案504下面。有源区布局图案组516可用于制造IC 400的相应有源区组(未示出)。在一些实施例中，IC 400的有源区组(未示出)称为IC400的OD区，其限定IC 400的源极或漏极扩散区。有源区布局图案组516中的每个布局图案516a、516b、516c、516d在第一方向X上彼此分离。
有源区布局图案516a的边缘通过距离D3与有源区布局图案516b的第一边缘分离。有源区布局图案516b的第二边缘通过距离D4与有源区布局图案516c的第一边缘分离。有源区布局图案516c的第二边缘通过距离D5与有源区布局图案516d的边缘分离。在一些实施例中，距离D3、D4或D5中的至少一个等于距离D3、D4或D5中的另一距离。在一些实施例中，距离D3、D4或D5中的至少一个不同于距离D3、D4或D5中的另一距离。在一些实施例中，有源区布局图案516a、516b、516c、516d中的至少两个图案是有源区布局图案组516中的相同的连续有源区布局图案的部分。在一些实施例中，有源区布局图案516a、516b、516c、516d中的至少一个图案包括两个或更多个不连续的有源区布局图案。有源区布局图案组516中的图案的其他配置或数量在本发明的范围内。
布局设计500还包括均在第一方向X上延伸的鳍布局图案520a、520b、520c、520d(统称为“鳍布局图案组520”)中的一个或多个。鳍布局图案组520位于第一组栅极布局图案502和第二组栅极布局图案504下方。鳍布局图案组520a、520b、520c、520d位于相应有源区布局图案516a、516b、516c、516d上方。鳍布局图案组520中的每个布局图案在第一方向X上与鳍布局图案组520中的相邻布局图案分离。鳍布局图案组520可用于制造IC 400的相应鳍组(未示出)。鳍布局图案组520中鳍的其他配置或数量在本发明的范围内。
布局设计500还包括均在第一方向X上延伸的一个或多个导电部件布局图案522a、522b、...、522v(统称为“导电部件布局图案组522”)。导电部件布局图案组522位于有源区布局图案组516之上。在一些实施例中，导电部件布局图案组522对应于MD布局图案组。导电部件布局图案组522可用于在IC 400的M0层级上制造相应的MD导电部件组(未示出)。在一些实施例中，IC 400的第一组MD导电部件(未示出)连接至IC 400的源极或漏极扩散区。
导电部件布局图案组522中的每个布局图案522a、522b、…、522v在第二方向Y上延伸，并且在第一方向X上彼此分离。在一些实施例中，导电部件布局图案组522中的每个布局图案的中心在第一方向X上通过间距P5与导电部件布局图案组522中的相邻布局图案的中心分离。
导电部件布局图案组522中的每个布局图案位于第一组栅极布局图案502和第二组栅极布局图案504中的一对布局图案之间。导电部件布局图案组522中的每个布局图案位于第一组网格线406和第二组网格线416中的一对网格线之间。在一些实施例中，导电部件布局图案组522中的至少一个布局图案522a、522b、...、522v的边缘在第一方向X上与导电部件布局图案组522中的另一布局图案522a、522b、...、522v的至少一个边缘对准。导电部件布局图案组522中的图案的其他配置或数量在本发明的范围内。
在一些实施例中，第一子组栅极布局图案502a中的布局图案与第二组栅极布局图案504中布局图案之间的距离比其他方法更小，从而导致布局设计500的面积比其他方法更小。在一些实施例中，通过将第一子组栅极布局图案502a和第二组栅极布局图案504中的布局图案比其他方法更密集地放置在一起，导致布局设计500具有更均匀的栅极图案密度，从而导致比其他方法更少的由CMP工艺引起的凹陷。在一些实施例中，通过将第一子组栅极布局图案502a中的布局图案和第二组栅极布局图案504中的布局图案比其他方法更密集地放置在一起，导致布局设计500具有比其他方法更少的多晶硅拼接。在一些实施例中，第二子组栅极布局图案502b中的布局图案和第二组栅极布局图案504中的布局图案之间的距离比其他方法更小，从而导致布局设计500的面积比其他方法更小。在一些实施例中，通过将第二子组栅极布局图案502b中的布局图案和第二组栅极布局图案504中的布局图案比其他方法更密集地放置在一起，导致布局设计500具有更均匀的栅极图案密度，从而导致比其他方法更少的由CMP工艺引起的凹陷。在一些实施例中，通过将第二子组栅极布局图案502b中的布局图案和第二组栅极布局图案504中的布局图案比其他方法更密集地放置在一起，导致布局设计500具有比其他方法更少的多晶硅拼接。在一些实施例中，第一子组栅极布局图案502a中的布局图案与第二子组栅极布局图案502b中的布局图案之间的距离比其他方法更小，导致布局设计500的面积比其他方法更小。在一些实施例中，通过将第二子组栅极布局图案502a中的布局图案和第二子组栅极布局图案502b中的布局图案比其他方法更密集地放置在一起，导致布局设计500具有更均匀的栅极图案密度，从而导致比其他方法更少的由CMP工艺引起的凹陷。在一些实施例中，通过将第一子组栅极布局图案502a中的布局图案和第二子组栅极布局图案502b中的布局图案比其他方法更密集地放置在一起，导致布局设计500具有比其他方法更少的多晶硅拼接。在一些实施例中，第一子组栅极布局图案502a、第二子组栅极布局图案502b和第二组栅极布局图案504中的两个布局图案之间的距离比其他方法更小，导致有源区布局图案组516和有源区组中的相应有源区(未示出)的面积比其他方法更大，从而产生具有比其他方法更好的性能的IC。
图6是根据一些实施例的形成集成电路的方法600的流程图。应当理解，可以在图6所示的方法600之前、期间和/或之后实施额外的操作，并且可能仅在本文中简要描述一些其他工艺。在一些实施例中，方法600可用于形成诸如IC 100A(图1A)的集成电路或集成电路400(图4)。
在方法600的操作602中，生成集成电路(例如，IC 100A或100B(图1A-图1B))的布局设计200(图2)。通过处理装置(例如，处理器802(图8))实施操作602，其中，该处理装置配置为执行用于生成布局设计(例如，布局设计200)的指令。在一些实施例中，布局设计200是图形数据库系统(GDSII)文件格式。在一些实施例中，方法600的操作602用于生成布局设计300(图3)或布局设计500(图5)。在一些实施例中，方法600的操作602生成具有比其他方法更密集地在一起的第一组栅极布局图案和第二组栅极布局图案的一个或多个布局设计，从而导致一个或多个布局设计具有比其他方法更均匀的栅极图案密度。在一些实施例中，方法600的操作602生成图2-图3或图5中描述的具有一个或多个优势的一个或多个布局设计，因此省略类似的详细描述。
方法600继续至操作604，其中，基于布局设计200(图2)制造集成电路(例如，IC100B(图1B))。在一些实施例中，IC 100B(图1B)包括栅极结构108。在一些实施例中，栅极结构108位于IC 100A或100B的栅极或多晶硅层(PO)上。在一些实施例中，操作604包括基于布局设计200(图2)制造至少一个掩模，以及基于至少一个掩模制造集成电路(例如，IC 100B(图1B))。
方法600继续至操作606，其中，去除栅极结构108(栅极结构108a、108b、...、108l)，从而形成集成电路(例如，IC 100A(图1A))的第一栅极结构(例如，栅极结构102a、102b、...、102l)和第二栅极结构104a、104b、...、104l)。在一些实施例中，栅极结构108(栅极结构108a、108b、...、108l)的去除部分对应于切割区(例如，多晶硅切割部件布局图案210(图2))。在一些实施例中，方法600的操作606称为多晶硅切割(CPO)工艺。在一些实施例中，操作606导致形成IC 100A(图1A)。
在一些实施例中，通过多晶硅切割部件布局图案210(图2-图3)在布局设计200和300中识别在操作606中去除的栅极结构108的部分。在一些实施例中，多晶硅部件布局图案210识别IC 100B的栅极结构108的去除部分的位置。
在一些实施例中，每个栅极108a、108b、...、108l的去除部分包括第二方向Y上的切割宽度DV(图1A和图1B)和第一方向X上的切割长度DH(图1A和图1B)。在一些实施例中，多晶硅切割部件布局图案210(图2)包括第二方向Y上的图案宽度W1V和第一方向X上的图案长度L。在一些实施例中，图案宽度W1V对应于每个栅极结构102a、102b、...、102l或栅极结构104a、104b、...、104l的切割宽度DV。
在一些实施例中，每个栅极布局图案202a、202b、...、202l的图案宽度W1H对应于每个相应栅极结构102a、102b、...、102l的切割宽度DH。在一些实施例中，每个栅极布局图案204a、204b、...、204l的图案宽度W1H对应于每个相应栅极结构104a、104b、...、104l的切割宽度DH。
在一些实施例中，对在第二方向Y上彼此不充分分离的IC 100A中的栅极结构实施方法600的操作606，以确保一致的制造率。例如，在这些实施例中，如果在第二方向Y上的栅极结构102a、102b、...、102l与相应栅极结构104a、104b、...、104l之间的距离DV小于最小距离(例如，取决于制造工艺)，则栅极结构102a、102b、...、102l和相应栅极结构104a、104b、...、104l不足以彼此充分分离而无法确保一致的制造产量，并且因此可以应用方法600的操作606以确保栅极结构102a、102b、...、102l与相应栅极结构104a、104b、...、104l之间的充分分离。最小距离是制造的导电结构之间的最小间距，以确保一致的产量。
在一些实施例中，如果在第二方向Y上栅极结构102a、102b、...、102l与相应栅极结构104a、104b、...，104l之间的距离DV大于最小距离(例如，取决于制造工艺)，则不对栅极结构102a、102b、...、102l和相应栅极结构104a、104b、...、104l实施(例如，可选)方法600的操作606。
在一些实施例中，切割部件布局图案(例如，多晶硅切割部件布局图案210)的面积小于或等于IC 100B的栅极结构108的去除部分的面积。在一些实施例中，IC 100B的栅极结构108的去除部分的面积基于每个相应栅极结构102a、...、102l或104a、...、104l的切割宽度DV和切割长度DH。在一些实施例中，切割部件布局图案(例如，多晶硅切割部件布局图案210)的面积大于IC 100B的栅极结构108的去除部分的面积。
在一些实施例中，通过去除工艺来实施操作606。在一些实施例中，去除工艺包括适合于去除栅极结构108的部分的一个或多个蚀刻工艺。在一些实施例中，操作606的蚀刻工艺包括识别将去除的栅极结构108的部分，以及蚀刻将去除的栅极结构108的部分。在一些实施例中，掩模用来指定将切割或去除的栅极结构108的部分。在一些实施例中，掩模是硬掩模。在一些实施例中，掩模是软掩模。在一些实施例中，蚀刻对应于等离子体蚀刻、反应离子蚀刻、化学蚀刻、干蚀刻、湿蚀刻、其他合适的工艺、它们的任何组合等。在一些实施例中，方法600的操作604或606可用于制造具有图1A-图1B或图4中描述的一个或多个优势的一个或多个集成电路，并且因此省略类似的详细描述。
在一些实施例中，方法600与布局设计200以外的布局设计一起使用。例如，在一些实施例中，布局设计300(图3)或布局设计500(图5)中的一个或多个替换操作602或604的布局设计200(图2)。在一些实施例中，布局设计300(图3)替换操作602和604的布局设计200以制造IC 100B(图1B)。在一些实施例中，布局设计500(图5)替换操作602和604的布局设计200以制造集成电路400(图4)。
在一些实施例中，不实施操作606。例如，在一些实施例中，不实施操作606来制造集成电路400(图4)。在一些实施例中，实施方法600以使用布局设计500来制造集成电路400(图4)，并且不使用集成电路400(图4)来实施操作606。在一些实施例中，方法600利用具有比其他方法更规则的栅极布局图案的一个或多个布局图案，产生比其他方法更好的工艺控制(例如蚀刻)。在一些实施例中，方法600利用在第一方向或第二方向上与相应网格线(例如，网格线106、网格线406或网格线416)对准的一个或多个栅极布局图案(例如，第一组栅极布局图案202、第二组栅极布局图案204、第一子组栅极布局图案502a、第二子组栅极布局图案502b或第二组栅极布局图案504)，产生比其他方法更好的工艺控制(例如，蚀刻)。
图7是根据一些实施例的生成IC的布局设计的方法700的流程图。应当理解，可以在图7所示的方法700之前、期间和/或之后实施额外的操作，并且可能仅在本文中简要描述一些其他工艺。在一些实施例中，方法700可用于生成集成电路(诸如集成电路(诸如IC100A-100B(图1A-图1B))或集成电路400(图4))的一个或多个布局设计(布局设计200(图2)、布局设计300(图3)或布局设计500(图5))。在一些实施例中，方法700可用于形成具有与布局设计200-300或500(图2-图3或图5)中的一个或多个类似的结构关系的集成电路。在一些实施例中，通过配置为执行用于生成布局设计200、300或500的指令的处理设备(例如，处理器802(图8))来实施方法700。
在方法700的操作702中，生成有源区布局图案组。在一些实施例中，方法700的有源区布局图案组包括图3的有源区布局图案组316以及图5的有源区布局图案组516中的一个或多个图案，因此，省略这些布局图案的详细描述。
在方法700的操作704中，在布局设计200、300或500的第一布局层级上放置有源区布局图案组。在一些实施例中，第一布局层级对应于OD布局层级。
在方法700的操作706中，生成鳍布局图案组。在一些实施例中，方法700的鳍布局图案组包括图3的鳍布局图案组320以及图5的鳍布局图案组520中的一个或多个图案，因此，省略这些布局图案的详细描述。
在方法700的操作708中，在布局设计200、300或500的第二布局层级上放置鳍布局图案组。在一些实施例中，第二布局层级对应于FIN布局层级。在一些实施例中，第二布局层级不同于第一布局层级。在一些实施例中，第二布局层级位于第一布局层级之上。在一些实施例中，第二布局层级位于第一布局层级下面。
在方法700的操作710中，生成导电部件布局图案组。在一些实施例中，方法700的导电部件布局图案组包括图3的导电部件布局图案组312，图3的导电部件布局图案组314以及图5的导电部件布局图案组522中的一个或多个图案，并且因此省略这些布局图案的详细描述。
在方法700的操作712中，在布局设计200、300或500的第三布局层级上放置导电部件布局图案组。在一些实施例中，第三布局层级对应于MD布局层级。在一些实施例中，第三布局层级对应于M0布局层级。在一些实施例中，第三布局层级不同于第一布局层级和第二布局层级。在一些实施例中，第三布局层级位于第一布局层级或第二布局层级中的一个或多个之上。在一些实施例中，第三布局层级位于第一布局层级或第二布局层级中的一个或多个下面。
在方法700的操作714中，生成栅极布局图案组。在一些实施例中，方法700的栅极布局图案组包括图2-图3的第一组栅极布局图案202、图2-图3的第二组栅极布局图案204、图5的第一组栅极布局图案502(包括图5的第一子组栅极布局图案502a、图5的第二子组栅极布局图案502b)和第二组栅极布局图案504中的一个或多个图案，并且因此省略其详细描述。
在方法700的操作716中，在布局设计200、300或500的第四布局层级上放置栅极布局图案组。在一些实施例中，第四布局层级对应于多晶硅布局层级。在一些实施例中，第四布局层级不同于第一布局层级、第二布局层级和第三布局层级。在一些实施例中，第四布局层级位于第一、第二或第三布局层级中的一个或多个之上。在一些实施例中，第四布局层级位于第一、第二或第三布局层级中的一个或多个下面。
在方法700的操作718中，生成伪栅极布局图案组。在一些实施例中，方法700的伪栅极布局图案组包括图2-图3的第一组栅极布局图案202、图2-图3的第二组栅极布局图案204、图5的第一组栅极布局图案502(包括图5的第一子组栅极布局图案502a、图5的第二子组栅极布局图案502b)和第二组栅极布局图案504，并且因此省略其详细描述。
在方法700的操作720中，在布局设计200、300或500的第四布局层级上放置伪栅极布局图案组。
在方法700的操作722中，生成切割部件布局图案。在一些实施例中，方法700的切割部件布局图案包括图2-图3的多晶硅切割部件布局图案210，并且因此省略了这些布局图案的详细描述。
在方法700的操作724中，在布局设计200、300或500的第四布局层级上放置切割部件布局图案。
在一些实施例中，不实施方法700的操作702、704、706、708、710、712、714、716、718、720、722或724中的一个或多个。
通过处理装置来实施方法600-700的一个或多个操作，该处理装置配置为执行用于制造诸如IC 100A-100B或400的集成电路的指令。在一些实施例中，使用与在方法600-700的不同的一个或多个操作中使用的相同的处理装置来实施方法600-700中的一个或多个操作。在一些实施例中，通过使用与用于实施方法600-700中的不同的一个或多个操作不同的处理装置来实施方法600-700的一个或多个操作。在一些实施例中，方法700生成具有图2-图3或图5中描述的一个或多个优势的一个或多个布局设计，因此省略类似的详细描述。
图8是根据一些实施例的用于设计IC布局设计的系统800的示意图。在一些实施例中，系统800生成或放置本文所述的一个或多个IC布局设计。系统800包括硬件处理器802和非暂时性计算机可读存储介质804，其中，非暂时性计算机可读存储介质604编码有(即，存储有)计算机程序代码806(即，可执行指令组)。计算机可读存储介质804配置为与生产集成电路的制造机器连接。处理器802通过总线808电连接至计算机可读存储介质804。处理器802也通过总线808电连接至I/O接口810。网络接口812也通过总线808电连接至处理器802。网络接口812连接至网络814，从而使得处理器802和计算机可读存储介质804能够通过网络814连接至外部元件。处理器802配置为执行编码在计算机可读存储介质804中的计算机程序代码806，以使得系统800可用于实施方法600或方法700中描述的部分或全部操作。在一些实施例中，系统900包括自动布局和布线(APR)系统。
在一些实施例中，处理器802是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一些实施例中，计算机可读存储介质804是电子的、磁性的、光学的、电磁的、红外的和/或半导体的系统(或装置或器件)。例如，计算机可读存储介质804包括半导体或固相存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质804包括只读光盘存储器(CD-ROM)、读/写光盘(CD-R/W)和/或数字视频光盘(DVD)。
在一些实施例中，存储介质804存储计算机程序代码806，该计算机程序代码配置为使系统800实施方法600或700。在一些实施例中，存储介质804还存储实施方法600或700所需的信息以及在实施方法600或700期间生成的信息(诸如布局设计816、用户界面818和制造单元820)，和/或实施方法600或700的操作的可执行指令组。在一些实施例中，布局设计816包括布局设计200-300或500中的一个或多个。
在一些实施例中，存储介质804存储与制造机器连接的指令(例如，计算机程序代码806)。指令(计算机程序代码806)使得处理器802能够生成通过制造机器可读的制造指令，以在制造工艺期间有效地实施方法600或方法700。
系统800包括I/O接口810。I/O接口810连接至外部电路。在一些实施例中，I/O接口810包括用于向处理器802传达信息和命令的键盘、小型键盘、鼠标、轨迹球、触控板和/或光标方向键。
系统800还包括连接至处理器802的网络接口812。网络接口812允许系统800与网络814通信，其中一个或多个其他计算机系统连接至该网络。网络接口812包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1394。在一些实施例中，在两个或更多个系统800中实施方法600或700，并且诸如布局设计、用户界面和制造单元的信息通过网络814在不同的系统800之间进行交换。
系统800配置为通过I/O接口810或网络接口812接收与布局设计相关的信息。信息通过总线808传送至处理器802，以确定用于生成IC100A-100B或400的布局设计。然后将布局设计作为布局设计816存储在计算机可读介质804中。系统800配置为通过I/O接口810或网络接口812接收与用户界面相关的信息。该信息作为用户界面818存储在计算机可读介质804中。系统800配置为通过I/O接口810或网络接口812接收与制造单元相关的信息。该信息作为制造单元820存储在计算机可读介质804中。在一些实施例中，制造单元820包括由系统900(图9)使用的制造信息。
在一些实施例中，方法600或700实现为用于由处理器执行的独立软件应用。在一些实施例中，方法600或700实现为作为额外的软件应用的一部分的软件应用。在一些实施例中，方法600或700实现为软件应用的插件。在一些实施例中，方法600或700实现为作为EDA工具的部分的软件应用。在一些实施例中，方法600或700实现为由EDA工具使用的软件应用。在一些实施例中，EDA工具用于生成集成电路器件的布局。在一些实施例中，在非暂时性计算机可读介质上存储布局。在一些实施例中，使用诸如可从Cadence Design Systems,Inc.获得的诸如的工具或另一合适的布局生成工具生成布局。在一些实施例中，基于网表生成布局，其中，基于原理图设计来创建该网表。在一些实施例中，方法600或700通过制造器件实施为使用基于由系统800生成的一个或多个布局设计(例如，布局设计200-300、或500)所制造的掩模组来制造集成电路(例如，IC 100A-100B或400)。图8的系统800生成具有比其他方法更小的面积的集成电路(例如，IC 100A-100B或400)的一个或多个布局设计(例如，布局设计200-300或500)。
图9是根据本发明的至少一个实施例的集成电路(IC)制造系统900和与其相关的IC制造流程的框图。
在图9中，IC制造系统900包括在设计、开发和制造周期中彼此相互作用的实体(诸如设计室920、掩模室930和IC制造商/制造者(“fab”)940)，和/或与制造IC器件960有关的服务。通过通信网络连接系统900中的实体。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是诸如内联网和因特网的各种不同的网络。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体相互作用并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室920、掩模室930和IC制造者940中的两个或更多个由单个较大公司拥有。在一些实施例中，设计室920、掩模室930和IC制造者940中的两个或更多个以公共设施的方式共存并且使用公共资源。
设计室(或设计团队)920生成IC设计布局922。IC设计布局922包括为IC器件960设计的各种几何图案。几何图案对应于构成要制造的IC器件960的各种组件的金属、氧化物或半导体层的图案。各个层结合以形成各种IC部件。例如，IC设计布局922的部分包括要在半导体衬底(诸如硅晶圆)中形成的各个IC部件(诸如有源区、栅电极、源电极和漏电极、层间互连的金属线或通孔和用于接合焊盘的开口)，以及设置在半导体衬底上的各种材料层。设计室920实施适当的设计过程以形成IC设计布局922。设计过程包括逻辑设计、物理设计或放置和布线中的一个或多个。IC设计布局922呈现为具有几何图案信息的一个或多个数据文件。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局922。
掩模室930包括数据制备932和掩模制造934。掩模室930使用IC设计布局922以根据IC布局设计922制造一个或多个掩模，其中，一个或多个掩模用于制造IC器件960的各个层。掩模室930实施掩模数据制备932，其中，IC设计布局922转换为代表性数据文件(“RDF”)。掩模数据制备932为掩模制造934提供RDF。掩模制造934包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(掩模版)或半导体晶圆。设计布局由掩模数据制备932操作以符合掩模写入器的特定特性和/或IC制造者940的要求。在图9中，掩模数据制备932和掩模制造934示出为单独的元件。在一些实施例中，掩模数据制备932和掩模制造934可以统称为掩模数据制备。
在一些实施例中，掩模数据制备932包括光学邻近校正(OPC)，其使用光刻增强技术来补偿诸如可能由衍射、干涉、其他工艺效应等引起的图像误差的图像误差。OPC调整IC设计布局922。在一些实施例中，掩模数据制备932包括进一步的分辨率增强技术(RET)，诸如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，掩模数据制备932包括掩模规则检查器(MRC)，其中，该掩模规则检查器(MRC)利用包括特定的几何和/或连接限制的掩模创建规则组检查已经经历了OPC中的工艺的IC设计布局，以确保足够的裕度，从而解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局以补偿掩模制造934期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据制备932包括光刻工艺检查(LPC)，其模拟将由IC制造者940实施的处理以制造IC器件960。LPC基于IC设计布局922模拟该处理以创建诸如IC器件960的模拟制造的器件。LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关的参数，与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑了各种因素，诸如空间图像对比度、焦点深度(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适因素等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件的形状不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局922。
应当理解，为了清楚起见，已经简化了掩模数据制备932的上述描述。在一些实施例中，数据制备932包括诸如逻辑操作(LOP)的额外的特征以根据制造规则修改IC设计布局。此外，可以以各种不同的顺序执行在数据制备932期间应用于IC设计布局922的工艺。
在掩模数据制备932之后和掩模制造934期间，基于修改的IC设计布局制造掩模或掩模组。在一些实施例中，电子束(e束)或多个电子束的机制用于基于修改的IC设计布局在掩模(光掩模或掩模版)上形成图案。采样各种技术来形成掩模。在一些实施例中，使用二进制技术形成掩模。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区阻挡并透过透明区。在一个实例中，二元掩模包括透明衬底(例如，石英玻璃)和涂覆在掩模的不透明区中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模。在相移掩模(PSM)中，形成在掩模上的图案的各个部件配置为具有适当的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造934所生成的掩模用于各个工艺中。例如，这种掩模可以用于离子注入工艺中以在半导体晶圆中形成各种掺杂区，用于蚀刻工艺中以在半导体晶圆中形成各种蚀刻区，和/或用于其他合适的工艺中。
IC制造者940是一个IC制造企业，其包括用于制造各种不同IC产品的一个或多个制造设备。在一些实施例中，IC制造者940是半导体代工厂。例如，可以存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设备，而第二制造设备可以提供用于IC产品互连和封装的后段制造(后段制程(BEOL)制造)，以及第三个制造工厂可以为代工企业提供其他服务。
IC制造者940使用由掩模室930制造的掩模(或多个掩模)来制造IC器件960。因此，IC制造者940至少间接地使用IC设计布局922来制造IC器件960。在一些实施例中，使用掩模(或多个掩模)由IC制造者940制造半导体晶圆942以形成IC器件960。半导体晶圆942包括具有形成在其上的材料层的硅衬底或其他适当的衬底。半导体晶圆还包括各种掺杂区、介电部件、多层互连件等中的一个或多个(在后续的制造步骤中形成)。
例如，在以下专利中发现关于集成电路(IC)制造系统(例如，图9的系统900)以及与其相关联的IC制造流程的细节：于2016年2月9日授权的第9,256,709号美国专利、于2015年10月1日发表的美国预授权出版号为20150278429的美国专利、于2014年2月6日发表的美国预授权出版号为20140040838的美国专利以及于2007年8月21日授权的第7,260,442号美国专利，其每个专利的全部内容结合于此作为参考。
本发明的一个方面涉及制造集成电路的方法。该方法包括通过处理器生成集成电路的布局设计，基于布局设计制造集成电路，该集成电路至少具有栅极结构组中的栅极结构。该方法还包括去除该栅极结构组的栅极结构的第一部分以形成第一栅极结构和第二栅极结构，并且该切割部件布局图案识别该栅极结构组的栅极结构的第一部分的位置。在一些实施例中，生成布局设计包括生成与制造集成电路的栅极结构组相对应的栅极布局图案组，以及生成在第一方向上延伸且与栅极布局图案组重叠的切割部件布局图案。在一些实施例中，生成栅极布局图案组与制造集成电路的栅极结构组相对应，栅极布局图案组中的每个布局图案在第一方向上通过第一间距与栅极布局图案组中的相邻布局图案分离，栅极布局图案组在与第一方向不同的第二方向上延伸且与网格线组重叠，网格线组在第二方向上延伸，并且网格线组中的每条网格线通过第一间距与网格线组中的相邻网格线分离。在一些实施例中，生成布局设计还包括生成与制造集成电路结构的鳍组相对应的鳍布局图案组，鳍布局图案组在第一方向上延伸并且位于栅极布局图案组下面，鳍布局图案组中的每个鳍布局图案在第二方向上通过第一间距与鳍布局图案组中的相邻的鳍布局图案分离。在一些实施例中，生成布局图案还包括：生成在第一方向上延伸、位于栅极布局图案组下面并且在第二方向上彼此分离的有源区布局图案组，有源区布局图案组对应于制造集成电路的有源区组。在一些实施例中，基于布局设计制造集成电路包括基于布局设计制造掩模组；并且基于该掩模组制造集成电路。在一些实施例中，栅极布局图案组包括与制造集成电路的功能栅极结构组相对应的第一组栅极布局图案；以及与制造集成电路的非功能栅极结构组相对应的第二组栅极布局图案。在一些实施例中，第一组栅极布局图案中的布局图案在第二方向上与第二组栅极布局图案中的相应布局图案对准。在一些实施例中，网格线组中的网格线与第一组栅极布局图案中的布局图案的中心和第二组栅极布局图案中的相应布局图案的中心对准。在一些实施例中，生成布局图案还包括生成在第二方向上延伸的导电部件布局图案组，该导电部件布局图案组中的每个布局图案在第一方向上彼此分离，该导电部件布局图案组对应于制造集成电路的导电部件组。在一些实施例中，导电部件布局图案组中的布局图案位于第一组栅极布局图案中的布局图案与第一组栅极布局图案中的相邻布局图案之间，或者位于第二组栅极布局图案中的布局图案与第二组栅极布局图案中的相邻布局图案之间。在一些实施例中，去除栅极结构的第一部分包括对该栅极结构组中的栅极结构的第一部分实施蚀刻工艺。在一些实施例中，栅极结构的第一部分包括第一方向上的切割长度和第二方向上的切割宽度；并且切割部件布局图案包括在第一方向上的图案长度和在第二方向上的图案宽度；图案宽度对应于切割宽度，并且图案长度对应于切割长度。
在实施例中，生成所述布局设计还包括：生成与制造所述集成电路的鳍组相对应的鳍布局图案组，所述鳍布局图案组在所述第一方向上延伸并且位于所述栅极布局图案组下面，所述鳍布局图案组中的每个鳍布局图案在所述第二方向上通过鳍间距与所述鳍布局图案组中的相邻鳍布局图案分离。
在实施例中，生成所述布局设计还包括：生成有源区布局图案组，所述有源区布局图案组在所述第一方向上延伸、位于所述栅极布局图案组下面并且在所述第二方向上彼此分离，所述有源区布局图案组对应于制造所述集成电路的有源区组。
在实施例中，基于所述布局设计来制造所述集成电路包括：基于所述布局设计制造掩模组；以及基于所述掩模组制造所述集成电路。
在实施例中，所述栅极布局图案组包括：第一组栅极布局图案，对应于制造所述集成电路的功能栅极结构组；以及第二组栅极布局图案，对应于制造所述集成电路的非功能栅极结构组。
在实施例中，所述第一组栅极布局图案中的布局图案在所述第二方向上与所述第二组栅极布局图案中的相应布局图案对准。
在实施例中，所述网格线组中的网格线与所述第一组栅极布局图案中的布局图案的中心和所述第二组栅极布局图案中的相应布局图案的中心对准。
在实施例中，生成所述布局设计还包括：生成在所述第二方向上延伸的导电部件布局图案组，所述导电部件布局图案组中的每个布局图案在所述第一方向上彼此分离，所述导电部件布局图案组对应于制造所述集成电路的导电部件组。
在实施例中，所述导电部件布局图案组中的布局图案位于以下布局图案之间：所述第一组栅极布局图案中的布局图案和所述第一组栅极布局图案中的相邻布局图案，或所述第二组栅极布局图案中的布局图案和所述第二组栅极布局图案中的相邻布局图案。
在实施例中，去除所述栅极结构的第一部分包括：对所述栅极结构组中的栅极结构的第一部分实施蚀刻工艺。
在实施例中，所述栅极结构的第一部分包括：所述第一方向上的切割长度，以及所述第二方向上的切割宽度；以及所述切割部件布局图案包括：所述第一方向上的图案长度，所述图案长度对应于所述切割长度；以及所述第二方向上的图案宽度，所述图案宽度对应于所述切割宽度。
本发明的另一方面涉及一种制造集成电路的方法。该方法包括通过处理器生成集成电路的布局设计，并且基于该布局设计来制造集成电路；该集成电路具有第一组栅极结构和第二组栅极结构。在一些实施例中，生成布局设计包括将第一组栅极布局图案放置在第一布局层级上，并将第二组栅极布局图案放置在第一布局层级上。在一些实施例中，第一组栅极布局图案对应于制造集成电路的第一组栅极结构，第一组栅极布局图案中的每个布局图案在第一方向上通过第一距离与第一组栅极布局图案中的相邻布局图案分离，第一组栅极布局图案在与第一方向不同的第二方向延伸并且与第一组网格线重叠，第一组网格线在第二方向上延伸，以及第一组网格线中的每条网格线通过第一间距与第一组网格线中的相邻网格线分离。在一些实施例中，第二组栅极布局图案对应于制造集成电路的第二组栅极结构，第二组栅极布局图案中的每个布局图案在第一方向上通过第二距离与第二组栅极布局图案中的相邻布局图案分离，第二组栅极布局图案在第二方向上延伸并且与第二组网格线重叠，第二组网格线在第二方向上延伸，以及第二组网格线中的每条网格线通过第二间距与第二组网格线中的相邻网格线分离。在一些实施例中，第二组栅极布局图案包括10个或更多个栅极布局图案。在一些实施例中，第一组栅极布局图案在第一方向上与第二组栅极布局图案交替。在一些实施例中，第一组栅极布局图案中的布局图案在第一方向上与第二组栅极布局图案中的相应布局图案对准。在一些实施例中，第一距离等于第二距离，并且第一间距等于第二间距。在一些实施例中，第一组栅极布局图案中的布局图案与第二组栅极布局图案中的布局图案相邻，并且在第一方向上通过第一距离或第二距离与第二组栅极布局图案中的布局图案分离。
在实施例中，所述第二组栅极布局图案包括10个或更多个栅极布局图案。
在实施例中，所述第一组栅极布局图案与所述第二组栅极布局图案在所述第一方向上交替。
在实施例中，所述第一组栅极布局图案中的布局图案在所述第一方向上与所述第二组栅极布局图案中的相应布局图案对准。
在实施例中，所述第一距离等于所述第二距离；以及所述第一间距等于所述第二间距。
在实施例中，所述第一组栅极布局图案中的布局图案与所述第二组栅极布局图案中的布局图案相邻，并且在所述第一方向上通过所述第一距离或所述第二距离与所述第二组栅极布局图案中的布局图案分离。
本发明的又一方面涉及一种集成电路。集成电路包括第一组栅极结构和第二组栅极结构。在一些实施例中，第一组栅极结构中的每个栅极的中心在第一方向上通过第一间距与第一组栅极结构中的相邻栅极的中心分离，第一组栅极结构在与第一方向不同的第二方向上延伸。在一些实施例中，第二组栅极结构中的每个栅极的中心在第一方向上通过第一间距与第二组栅极结构中的相邻栅极的中心分离，第二组栅极结构在第二方向上延伸。在一些实施例中，第一组栅极结构中的栅极在第二方向上与第二组栅极结构中的相应栅极对准。在一些实施例中，第一组栅极结构中的栅极在第二方向上通过第一距离与第二组栅极结构的相应栅极分离。在一些实施例中，第一组栅极结构是功能栅极结构组，以及第二组栅极结构是非功能栅极结构组。在一些实施例中，第一距离在约0.01μm至约0.06μm的范围内。
在实施例中，所述第一组栅极结构是功能栅极结构组，以及所述第二组栅极结构是非功能栅极结构组。
在实施例中，所述第一距离在0.01μm至0.06μm的范围内。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成集成电路的方法，所述方法包括：
通过处理器生成集成电路的布局设计，其中，生成所述布局设计包括：
生成与制造所述集成电路的栅极结构组相对应的栅极布局图案组，所述栅极布局图案组中的每个布局图案在第一方向上通过第一间距与所述栅极布局图案组中的相邻布局图案分离，所述栅极布局图案组在与所述第一方向不同的第二方向上延伸并且与网格线组重叠，所述网格线组在所述第二方向上延伸，并且所述网格线组中的每条网格线通过所述第一间距与所述网格线组中的相邻网格线分离；以及
生成在所述第一方向上延伸并且与所述栅极布局图案组重叠的切割部件布局图案；
基于所述布局设计制造所述集成电路，所述集成电路至少具有所述栅极结构组中的栅极结构；以及
去除所述栅极结构组中的栅极结构的第一部分以形成第一栅极结构和第二栅极结构，并且所述切割部件布局图案识别所述栅极结构组中的栅极结构的第一部分的位置。
2.根据权利要求1所述的形成集成电路的方法，其中，生成所述布局设计还包括：
生成与制造所述集成电路的鳍组相对应的鳍布局图案组，所述鳍布局图案组在所述第一方向上延伸并且位于所述栅极布局图案组下面，所述鳍布局图案组中的每个鳍布局图案在所述第二方向上通过鳍间距与所述鳍布局图案组中的相邻鳍布局图案分离。
3.根据权利要求1所述的形成集成电路的方法，其中，生成所述布局设计还包括：
生成有源区布局图案组，所述有源区布局图案组在所述第一方向上延伸、位于所述栅极布局图案组下面并且在所述第二方向上彼此分离，所述有源区布局图案组对应于制造所述集成电路的有源区组。
4.根据权利要求1所述的形成集成电路的方法，其中，基于所述布局设计来制造所述集成电路包括：
基于所述布局设计制造掩模组；以及
基于所述掩模组制造所述集成电路。
5.根据权利要求1所述的形成集成电路的方法，其中，所述栅极布局图案组包括：
第一组栅极布局图案，对应于制造所述集成电路的功能栅极结构组；以及
第二组栅极布局图案，对应于制造所述集成电路的非功能栅极结构组。
6.根据权利要求5所述的形成集成电路的方法，其中，
所述第一组栅极布局图案中的布局图案在所述第二方向上与所述第二组栅极布局图案中的相应布局图案对准。
7.根据权利要求6所述的形成集成电路的方法，其中，所述网格线组中的网格线与所述第一组栅极布局图案中的布局图案的中心和所述第二组栅极布局图案中的相应布局图案的中心对准。
8.根据权利要求5所述的形成集成电路的方法，其中，生成所述布局设计还包括：
生成在所述第二方向上延伸的导电部件布局图案组，所述导电部件布局图案组中的每个布局图案在所述第一方向上彼此分离，所述导电部件布局图案组对应于制造所述集成电路的导电部件组。
9.一种制造集成电路的方法，所述方法包括：
通过处理器生成所述集成电路的布局设计，其中，生成所述布局设计包括：
将第一组栅极布局图案放置在第一布局层级上，所述第一组栅极布局图案对应于制造所述集成电路的第一组栅极结构，所述第一组栅极布局图案中的每个布局图案在第一方向上通过第一距离与所述第一组栅极布局图案中的相邻布局图案分离，所述第一组栅极布局图案在与所述第一方向不同的第二方向上延伸并且与第一组网格线重叠，所述第一组网格线在所述第二方向上延伸，并且所述第一组网格线中的每条网格线通过第一间距与所述第一组网格线中的相邻网格线分离；以及
将第二组栅极布局图案放置在第一布局层级上，所述第二组栅极布局图案对应于制造所述集成电路的第二组栅极结构，所述第二组栅极布局图案中的每个布局图案在所述第一方向上通过第二距离与所述第二组栅极布局图案中的相邻布局图案分离，所述第二组栅极布局图案在所述第二方向上延伸并且与所述第二组网格线重叠，所述第二组网格线在所述第二方向上延伸，以及所述第二组网格线中的每条网格线通过第二间距与所述第二组网格线中的相邻网格线分离；以及
基于所述布局设计制造所述集成电路，所述集成电路具有所述第一组栅极结构和所述第二组栅极结构。
10.一种集成电路，包括：
第一组栅极结构，所述第一组栅极结构中的每个栅极的中心在第一方向上通过第一间距与所述第一组栅极结构中的相邻栅极的中心分离，所述第一组栅极结构在与所述第一方向不同的第二方向上延伸；以及
第二组栅极结构，所述第二组栅极结构中的每个栅极的中心在所述第一方向上通过所述第一间距与所述第二组栅极结构中的相邻栅极的中心分离，所述第二组栅极结构在所述第二方向上延伸，
其中，所述第一组栅极结构中的栅极在所述第二方向上与所述第二组栅极结构中的相应栅极对准，以及
所述第一组栅极结构中的栅极在所述第二方向上通过第一距离与所述第二组栅极结构中的相应栅极分离。
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