CN105428352A - 形成布局设计的方法 - Google Patents

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Abstract

本发明公开了一种形成用于制造集成电路(IC)的布局设计的方法。该方法包括识别由布局设计的多个栅极结构布局图案的一个或多个片段占据的布局设计中的一个或多个区域；以及生成与识别的一个或多个区域重叠的布局图案组。多个栅极结构布局图案具有预定间距，预定间距小于预定光刻技术的空间分辨率。布局图案组的第一布局图案的宽度小于预定间距的两倍。本发明还涉及形成布局设计的方法。

Description

形成布局设计的方法
技术领域
本发明涉及形成布局设计的方法。
背景技术
根据可用于形成多个掩模的布局设计制造集成电路(IC)，掩模用于选择性地形成或去除多个部件的层，诸如有源区、栅电极、多个隔离结构的层和/或多个导电结构的层。在一些应用中，IC包括具有不同阈值电压的晶体管。在一个实例中，沿着IC的临界速度路径的单元中的晶体管比沿着IC的非临界速度路径的单元中的那些晶体管具有更低的阈值电压。在另一实例中，单元边界处的栅极结构构成伪晶体管并且调节为比其他功能晶体管具有更高的阈值电压，以用于减小通过伪晶体管的电流泄漏。
发明内容
为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种形成用于制造集成电路(IC)的布局设计的方法，所述方法包括：识别由所述布局设计的多个栅极结构布局图案的一个或多个片段占据的所述布局设计中的一个或多个区域，所述一个或多个区域与经受电特性调节工艺的所述IC的一个或多个区域对应，所述电特性调节工艺用于制造所述IC，所述多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距，并且所述预定间距小于预定光刻技术的空间分辨率；以及生成与所述识别的一个或多个区域重叠的布局图案组，所述布局图案组与在实施所述电特性调节工艺之前将形成在掩模层中的一个或多个开口对应，所述布局图案组的第一布局图案具有可沿着所述第二方向测量的宽度，并且所述第一布局图案的宽度小于所述预定间距的两倍。
根据本发明的另一些实施例，提供了一种形成用于制造集成电路(IC)的布局设计的方法，所述方法包括：识别由所述布局设计的多个栅极结构布局图案的一个或多个片段占据的所述布局设计中的一个或多个区域，所述一个或多个区域与经受电特性调节工艺的所述IC的一个或多个区域对应，所述电特性调节工艺用于制造所述IC，所述多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距，并且所述预定间距小于预定光刻技术的空间分辨率；以及生成与所述识别的一个或多个区域重叠的布局图案组，所述布局图案组与在实施所述电特性调节工艺之前将形成在掩模层中的一个或多个开口对应，所述布局图案组的第一布局图案和第二布局图案由沿着所述第二方向的第一间隙分隔开，并且可沿着所述第二方向测量的所述第一间隙的宽度小于所述预定间距的两倍。
根据本发明的又一些实施例，提供了一种用于制造集成电路(IC)的布局设计，包括：第一布局层，包括多个栅极结构布局图案，所述多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距，并且所述预定间距小于预定光刻技术的空间分辨率；以及第二布局层，包括基于一个或多个开口区布置的掩模布局图案组，所述一个或多个开口区与所述多个栅极结构布局图案的一个或多个重叠，所述多个栅极结构布局图案的一个或多个与经受电特性调节工艺的一个或多个栅极结构对应，所述掩模布局图案组的第一掩模布局图案具有可沿着所述第二方向测量的宽度，并且所述第一掩模布局图案的宽度等于所述预定间距。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据一些实施例的电路的部分布局设计的图。
图1B是根据一些实施例的另一电路的部分布局设计的图。
图1C是根据一些实施例的与图1A或图1B的电路对应的部分布局设计的图。
图2是根据一些实施例的形成布局设计的方法的流程图。
图3A至图3I是根据一些实施例的多个布局设计的部分的图，示出了用于说明图2中示出的方法的操作的多个实例。
图4A至图4B是根据一些实施例的不同IC的部分的截面图，不同IC可用于说明两个不同的阈值电压调节工艺。
图5A至图5B是根据一些实施例的部分IC的截面图，IC可用于说明栅极结构削减工艺。
图6是根据一些实施例的制造IC的方法的流程图。
图7是根据一些实施例的布局设计系统的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
在一些实施例中，可用于多个栅极结构的布局层具有比预定光刻技术的空间分辨率更小的预定间距。而且，可用于形成掩模的掩模布局层具有等于该预定间距的最小间距，掩模限定用于实施产生的晶体管的电特性调节工艺的区域。与具有大于预定间距的两倍的最小间距的掩模布局层相比，根据本发明用于形成掩模的成本较大，但是产生的集成电路(IC)的整体栅极密度较高。在一些实施例中，根据本发明制造IC的整体成本实际上低于根据具有大于预定间距的两倍的最小间距的掩模布局层来制造IC的成本。
图1A是根据一些实施例的电路的部分布局设计100A的图。布局设计100A示出了来自布局设计100A的多个布局层的重叠的布局图案。简化或省略了布局设计100A的一些布局图案和一些布局层。布局设计100A示出了用于帮助说明本发明的非限制性实例。
布局设计100A包括第一氧化物扩散(OD)布局图案102；第二OD布局图案104；多个栅极结构布局图案121、123、125、127和129；多个导电部件布局图案132、134、136、142、144和146；以及多个通孔布局图案150。布局设计100A也包括第一电源布局图案162、第二电源布局图案164和栅极结构切割布局图案166。布置图1A中示出的组件以形成分别由单元边界176和178环绕的两个逻辑单元172和174。
单元边界176具有穿过电源布局图案162的中间的上边缘176a(图1C)、穿过电源布局图案164的中间的下边缘176b(图1C)、与栅极结构布局图案121重叠的左边缘176c(图1C)以及与栅极结构布局图案125重叠的右边缘176d(图1C)。单元边界178具有穿过电源布局图案162的中间的上边缘178a(图1C)、穿过电源布局图案164的中间的下边缘178b(图1C)、与栅极结构布局图案125重叠的左边缘178c(图1C)以及与栅极结构布局图案129重叠的右边缘178d(图1C)。在图1A中示出的实施例中，单元边界176的右边缘176d和单元边界178的左边缘176c也重叠。
OD布局图案102可用于形成N阱区，该N阱区沿着方向X延伸穿过单元172和174；并且OD布局图案104可用于形成P阱区，该P阱区沿着方向X延伸穿过单元172和174。电源布局图案162可用于形成沿着方向X延伸穿过单元172和174的电源轨(powerrail)，并且电源轨配置为运载电源电压；并且电源布局图案164可用于形成沿着方向X延伸穿过单元172和174的电源轨，并且电源轨配置为运载接地参考电压。
导电部件布局图案132可用于形成导电部件，该导电部件通过由对应的通孔布局图案150限定的通孔插塞连接由OD布局图案102限定的N阱区和由电源布局图案162限定的电源轨。导电部件布局图案134可用于形成导电部件，该导电部件通过由对应的通孔布局图案150限定的通孔插塞连接由OD布局图案104限定的P阱区和由电源布局图案164限定的电源轨。导电部件布局图案136可用于形成导电部件，该导电部件连接由OD布局图案102限定的N阱区和由OD布局图案104限定的P阱区。栅极结构布局图案123位于导电部件布局图案136和导电部件布局图案132、134之间，并且可用于在N阱区和P阱区上方形成栅极结构。
栅极结构布局图案121、123、125、127和129沿着方向Y延伸并且具有可沿着方向X测量的间距PG。栅极结构布局图案121、123、125、127和129可用于形成多个硬掩模部件或栅电极部件，其中多个栅电极由栅电极部件制成。在一些实施例中，间距PG小于预定光刻技术的空间分辨率，并且因此栅极结构布局图案121、123、125、127和129可用于基于预定光刻技术的多重图案化工艺。
栅极结构布局图案123、导电部件布局图案132和导电部件布局图案136可用于形成具有源极(对应于布局图案132)、漏极(布局图案136)和栅极(布局图案123)的P型晶体管。栅极结构布局图案123、导电部件布局图案134和导电部件布局图案136可用于形成具有源极(对应于布局图案134)、漏极(布局图案136)和栅极(布局图案123)的N型晶体管。以上列举的部件一起可用于形成具有输入端(对应于布局图案123)和输出端(布局图案136)的反相器。由此，单元172是反相器单元。
在单元174中，栅极结构布局图案127对应于栅极结构布局图案123；导电部件布局图案142对应于导电部件布局图案132；导电部件布局图案144对应于导电部件布局图案134；并且导电部件布局图案146对应于导电部件布局图案136。因此，栅极结构布局图案127、导电部件布局图案142和导电部件布局图案146可用于形成P型晶体管；栅极结构布局图案127、导电部件布局图案144和导电部件布局图案146可用于形成N型晶体管；并且单元174也是反相器单元。
栅极结构布局图案125、OD布局图案102和导电部件布局图案136与146可用于形成伪P型晶体管182。栅极结构布局图案125、OD布局图案104和导电部件布局图案136与146也可用于形成伪N型晶体管184。为了隔离单元172和174，通过以下操作来关闭伪晶体管182和184：将伪晶体管182的栅电极(对应于布局图案125)连接至电源轨(布局图案162)；将伪晶体管184的栅电极(布局图案125)连接至电源轨(布局图案164)；以及去除与由栅极结构切割布局图案166环绕的布局图案125对应的部分栅电极。
图1B是根据一些实施例的电路的部分布局设计100B的图。给予与图1A中的那些组件相同或相似的图1B中的组件相同或相似的参考标号。布局设计100B示出了用于帮助说明本发明的另一非限制性实例。
与布局设计100A相比，在布局设计100B中，由鳍结构布局图案106和108代替和/或增补OD布局图案102和104。鳍结构布局图案106和108可用于在电路的衬底上方形成多个鳍结构。根据布局设计100B制造的产生的晶体管具有多栅极架构并且有时也称为FinFET。
图1C是根据一些实施例的与图1A或图1B的电路对应的部分布局设计100C的图。给予与图1A或图1B中的那些组件相同或相似的图1C中的组件相同或相似的参考标号。布局设计100C总结了如图1A和图1B所示的实例并且不再强调或者省略图1A和图1B中的多个布局图案以帮助说明本发明。
如以上结合图1A示出的，关闭了与栅电极结构布局图案125对应的伪晶体管182和184。为了减小通过伪晶体管182和184的泄漏电流，伪晶体管经受进一步的处理以增大它们的阈值电压。因此，引入布局图案192和194以限定经受电特性调节工艺的区域。在一些实施例中，布局图案192和194也可用于调节功能晶体管(诸如构成与栅极结构布局图案123和127对应的反相器的P型和N型晶体管的晶体管)的电特性。
在一些实施例中，布局图案192和194可用于限定掩模层中的开口，该开口暴露经受电特性调节工艺的区域。在一些实施例中，布局图案192和194可用于限定掩模层中的阻挡区域，阻挡区域用于暴露将实施电特性调节工艺的区域。在一些实施例中，电特性调节工艺可用于减小IC的伪晶体管的泄漏或调节集成电路的功能晶体管的功率。在一些实施例中，合适的电特性调节工艺包括阈值电压调节工艺或栅极结构削减工艺。在一些实施例中，经历调节工艺的晶体管的受影响的电特性包括晶体管的对应的阈值电压、导通电流或泄漏电流。
在一些实施例中，布局图案192和194具有比间距PG的两倍小的宽度W1。在一些实施例中，宽度W1等于间距PG。在一些实施例中，布局图案192和194形成在掩模布局层上，并且掩模布局层具有等于间距PG的最小间距。
图2是根据一些实施例的形成布局设计的方法200的流程图。应该理解，在图2中示出的方法200之前、期间和/或之后可以实施额外的操作，并且本文中可以仅简要地描述一些其他工艺。
方法200开始于操作210，其中，识别由布局设计的多个栅极结构布局图案的一个或多个片段占据的布局设计中的一个或多个区域。一个或多个识别的区域与IC的经受用于制造IC的电特性调节工艺的一个或多个区域对应。在一些实施例中，实施电特性调节工艺的目的是增大或减小对应的晶体管的阈值电压。
方法进行至操作220，其中，在布局设计的掩模布局层中生成与一个或多个区域重叠的布局图案组。多个栅极结构布局图案具有预定间距。布局图案组具有等于预定间距的最小间距。在一些实施例中，布局图案组的第一布局图案的宽度或者布局图案组的第一布局图案和第二布局图案之间的间隙小于多个栅极结构布局图案的预定间距的两倍。在一些实施例中，布局图案组的第一布局图案的宽度是预定间距的整数倍。在一些实施例中，布局图案组的第一布局图案和第二布局图案之间的间隙是预定间距的整数倍。
现在将通过若干实例来解释图2的方法200的实施方式。图3A至图3I是根据一些实施例的多个布局设计的部分的图。
图3A是根据一些实施例的用于制造IC的部分布局设计300A的图。布局设计300A可用于示出根据方法200生成的掩模布局层中的多个示例性布局图案。
布局设计300A包括与图1A至图1C中的电源布局图案164对应的电源布局图案302、与OD布局图案104对应的第一OD布局图案304U、以及也与OD布局图案104对应并且是绕着电源布局图案302的OD布局图案304U的镜像布局图案的第二布局图案304L。与逻辑单元的边缘(诸如边缘176b和178b)对应的参考线306穿过电源布局图案302的中间。
布局设计300A还包括多个栅极结构布局图案310a-310s以及通过与方法200对应的工艺生成的布局图案组320a-320m。多个栅极结构布局图案310a-310s沿着方向Y延伸并且具有可沿着方向X测量的预定间距PG。在一些实施例中，间距PG小于预定光刻技术的空间分辨率，并且因此栅极结构布局图案310a-310s可用于基于预定光刻技术的多重图案化工艺。
识别由多个栅极结构布局图案310a-310s的一个或多个片段312a-312m占据的布局设计300A中的一个或多个区域，从而使得一个或多个片段312a-312m表示经受电特性调节的对应的晶体管。将实施电特性调节工艺以用于制造IC，并且布局图案组320a-320m与将在实施电特性调节工艺之前形成在掩模层中的一个或多个开口或阻挡部件对应。
布局图案组320a-320m的每个布局图案均具有可沿着方向X测量的宽度W1。宽度W1小于预定间距PG的两倍。在一些实施例中，宽度W1等于预定间距PG。布局图案组320a-320m展示出掩模布局层的布局图案的许多可能的布局组合的一些。
在一个实例中，布局图案320a具有与由参考线306表示的单元边界重叠并且不与掩模布局层的任何其他布局图案邻接的边缘。在另一实例中，每个布局图案320b和320c均具有与单元边界306重叠的边缘，并且布局图案320b和320c在与单元边界306重叠的对应边缘处彼此邻接。
在另一实例中，每个布局图案320d和320e均具有与单元边界306重叠的边缘，并且布局图案320d的拐角与布局图案320e的拐角在与单元边界306重叠的边缘上彼此邻接。在另一实例中，除了布局图案320f和320g绕着与方向Y平行的参考轴是镜像的之外，布局图案320f和320g的布置与布局图案320d和320e的布置类似。
在另一实例中，每个布局图案320h、320i和320j均具有与单元边界306重叠的边缘。布局图案320i的左拐角与布局图案320h的拐角在与单元边界306重叠的边缘上彼此邻接；并且布局图案320i的右拐角与布局图案320j的拐角在与单元边界306重叠的边缘上彼此邻接。布局图案320h和320j由具有可沿着方向X测量的宽度W2的间隙分隔开。宽度W2小于预定间距PG的两倍。在一些实施例中，宽度W2等于预定间距PG。在另一实例中，除了布局图案320k、320l和320m绕着与方向X平行的参考轴是镜像的之外，布局图案320k、320l和320m的布置与布局图案320h、320i和320j的布置类似。
图3B至图3I是根据一些实施例的部分布局设计300B-300I的图。基于图3A中示出的实例，图3B至图3I示出了作为组合的更多示例性布局图案。给予与图3A中的那些组件相同或相似的图3B至图3I中的组件相同或相似的参考标号。为了清楚的目的，省略了栅极结构布局图案和OD布局图案的参考标号。
在图3B中，布局设计300B包括用于形成如上所示的掩模层的布局图案组330a-330g。布局图案组330a-330g的每个布局图案均具有宽度W1并且沿着参考线306布置。布局图案330a-330g仅在与由参考线306表示的单元边界重叠的对应拐角处彼此邻接。布局图案330a、330c、330e和330g通过具有宽度W2的对应间隙彼此分隔开。布局图案330b、330d和330f通过具有宽度W2的对应间隙彼此分隔开。在一些实施例中，宽度W1和宽度W2等于栅极结构布局图案的预定间距PG。
在图3C中，与布局设计300B相比，在布局设计300C中，布局图案330c和330e由布局图案330h代替。布局图案330h与覆盖三个连续的栅极结构布局图案并且适合于容纳三个单元布局图案的区域对应，单元布局图案具有预定间距PG的宽度。在此，布局图案330h的宽度W3等于预定间距PG的三倍。
在图3D中，与布局设计300C相比，在布局设计300D中，布局图案330b-330f由布局图案330i代替。布局图案330i与覆盖五个连续的栅极结构布局图案并且适合于容纳五个单元布局图案(诸如图3A中的布局图案320a)的区域对应，单元布局图案具有预定间距PG的宽度。在此，布局图案330i的宽度W4等于预定间距PG的五倍。
在图3E中，与布局设计300C相比，在布局设计300E中，布局图案330d和330f由布局图案330j代替。布局图案330j与覆盖两个连续的栅极结构布局图案并且适合于容纳两个单元布局图案的区域对应，单元布局图案具有预定间距PG的宽度。此外，布局图案330b和330j由具有宽度W5的间隙分隔开。布局图案330b和330j之间的间隙在区域上方延伸，该区域与两个连续的栅极结构布局图案对应并且适合于容纳两个单元布局图案，单元布局图案具有预定间距PG的宽度。在此，间隙的宽度W5等于预定间距PG的两倍。
作为图3C和图3D中示出的实施例的变化，在一些实施例中，布局图案的宽度是预定间距PG的整数倍。作为图3E中示出的实施例的变化，在一些实施例中，两个布局图案由宽度是预定间距PG的整数倍的间隙分隔开。
例如，在图3F中，与布局设计300E相比，在布局设计300F中，布局图案330h由布局图案330k代替。布局图案330k的宽度是预定间距PG的两倍，而不是预定间距PG的三倍(如布局图案330h)。布局图案330k和布局图案330g之间的间隙的宽度是预定间距PG的两倍。在如图3G所示的另一实例中，与布局设计300E相比，在布局设计300G中，布局图案330b和330j由布局图案330l代替。布局图案330l的宽度是预定间距PG的七倍。
图3H示出了又另一示例性布局设计300H，布局设计300H包括布局图案330a、330m、330n和330o。布局图案330a的宽度是单个预定间距PG。布局图案330m的宽度是预定间距PG的四倍。布局图案330n的宽度是预定间距PG的三倍。布局图案330o的宽度是预定间距PG的两倍。布局图案330n在单元边界306处与布局图案330a和布局图案330m邻接。布局图案330m在单元边界306处与布局图案330n以及布局图案330o邻接。布局图案330a和布局图案330m由宽度是单个预定间距PG的间隙分隔开。布局图案330n和布局图案330o由宽度是预定间距PG的两倍的间隙分隔开。
图3I示出了又另一示例性布局设计300I，布局设计300I包括布局图案330l、330p、330r和330g。布局图案330g的宽度是单个预定间距PG。布局图案330l的宽度是预定间距PG的七倍。布局图案330p的宽度是预定间距PG的两倍。布局图案330r的宽度是预定间距PG的两倍。布局图案330l在单元边界306处与布局图案330p、330r和330g邻接。布局图案330p和布局图案330r由宽度是单个预定间距PG的间隙分隔开。布局图案330r和布局图案330g由宽度是单个预定间距PG的间隙分隔开。
图4A是根据一些实施例的可用于说明第一示例性阈值电压调节工艺的部分IC400A的截面图。沿着不切穿对应栅极结构的参考表面截取图4A。
IC400A包括衬底410；从衬底410的上表面410a突出的多个鳍结构412、414和416；位于衬底410的上表面410a上方并且部分地覆盖鳍结构412、414和416的隔离层422；以及位于隔离层422与鳍结构412和416上方的掩模层424。IC400A中的多个组件布置在第一晶体管区432、第二晶体管区434和第三晶体管区436中。第一晶体管区432对应于第一类型的晶体管，而第二晶体管区434和第三晶体管区436对应于第二类型的晶体管。在一些实施例中，第一类型的晶体管指的是N型晶体管，而第二类型的晶体管指的是P型晶体管。在一些实施例中，第一类型的晶体管指的是P型晶体管，而第二类型的晶体管指的是N型晶体管。
掩模层424具有限定在掩模层424中并且暴露部分鳍结构414的开口426。在一些实施例中，根据掩模布局层形成掩模层424，该掩模布局层包括图3A中的布局图案组320a-320m或者图3B至图3G中的布局图案组330a-330h。在一些实施例中，根据布局图案组320a-320m或330a-330h限定开口426。在图4A中，将在晶体管区434和436中形成的晶体管具有相同的类型。然而，在晶体管区434中形成的晶体管由开口426暴露，并且因此将处理在晶体管区434中形成的晶体管以调节其电特性。
例如，实施注入工艺440以调节鳍结构414处的有效掺杂浓度。在一些实施例中，注入工艺440增大或减小可用于形成相同类型的晶体管的鳍结构414处以及相似物鳍结构416处的有效掺杂浓度。结果，晶体管区434处的产生的晶体管的阈值电压与晶体管区436中的晶体管的阈值电压不同。在一些实施例中，如果区域434和436中产生的晶体管是N型晶体管，则增大鳍结构414的P型掺杂浓度产生较小的阈值电压，而减小鳍结构414的P型掺杂浓度产生较大的阈值电压。在一些实施例中，如果区域434和436中产生的晶体管是P型晶体管，则增大鳍结构414的N型掺杂浓度产生较小的阈值电压，而减小鳍结构414的N型掺杂浓度产生较大的阈值电压。
图4B是根据一些实施例的可用于说明第二示例性阈值电压调节工艺的部分IC400B的截面图。给予与图4A中的组件相同或相似的图4B中的组件相同的参考标号。沿着不切穿对应栅极结构452、454和456的参考表面截取图4B。
与IC400A相比，代替在开口426中实施注入工艺440，栅电极结构454形成为具有与电极结构452和456的那些材料和/或结构不同的材料和/或结构。在一些实施例中，栅电极结构454的材料具有与栅电极456的功函金属不同的功函金属。结果，晶体管区434处的产生的晶体管的阈值电压与晶体管区436中的晶体管的阈值电压不同。
在一些实施例中，实施如图4A和图4B所示的工艺来调节IC中的晶体管的阈值电压。在一些实施例中，仅实施如图4A和图4B所示的其中一个工艺来调节IC中的晶体管的阈值电压。
在一些实施例中，当实施阈值电压调节工艺时，将根据与布局图案192和194对应的布局图案，暴露或阻挡与图1A至图1C中的伪晶体管182和184对应的伪晶体管。
图5A至图5B是根据一些实施例的可用于说明栅极结构削减工艺的部分IC500的截面图。
在图5A中，IC500包括衬底510、位于衬底510上方的多晶硅层520、位于多晶硅层520上方的多个硬掩模部件532a-532f以及位于多晶硅层520上方的掩模层542和硬掩模部件532a-532c与532e-532f。根据诸如布局图案121-129(图1)或310a-310s(图3A)的多个栅极结构布局图案来图案化硬掩模部件532a-532f。掩模层542具有限定在掩模层542中的开口544，并且根据具有布局图案组(诸如布局图案320a-320m(图3A)或330a-330h(图3B至图3G))的掩模布局层形成开口544。在图5A中，实施第一蚀刻工艺550以减小硬掩模部件532d的宽度。
在图5B中，在第一蚀刻工艺之后，削减硬掩模部件532d以成为具有较小宽度的硬掩模部件532d’。去除掩模层542，并且然后实施第二蚀刻工艺550以将多晶硅层520图案化成多个多晶硅部件522a-522f。多晶硅部件522a-522f可用作栅极结构或经受随后的栅极替换工艺的伪栅极结构。由于多晶硅部件522d的宽度小于其他多晶硅部件522a-522c和522e-522f的宽度，所以与多晶硅部件522d对应的产生的晶体管比与多晶硅部件522a-522c和522e-522f对应的产生的相同类型的晶体管具有更快的运行速度。
在一些实施例中，当实施栅极结构削减工艺时，将根据与布局图案192和194对应的布局图案阻挡与图1A至图1C中的伪晶体管182和184对应的伪晶体管。
图6是根据一些实施例的制造IC的方法600的流程图。应该理解，在图6中示出的方法600之前、期间和/或之后可以实施额外的操作，并且本文中可以仅简要地描述一些其他工艺。
方法600开始于操作610，其中，根据多个栅极结构布局图案(诸如布局图案121-129(图1)或310a-310s(图3A))形成多个图案化的部件。使用基于预定光刻技术的多重图案化工艺来形成该多个图案化的部件。因此，多个图案化的部件沿着与图3A中的方向Y对应的第一方向延伸，并且具有可沿着方向X测量的与图3A中的间距PG对应的预定间距。在一些实施例中，间距PG小于预定光刻技术的空间分辨率。在一些实施例中，多个图案化的部件与图5A中的硬掩模部件532a-532f对应，或与根据硬掩模部件形成的多晶硅部件522a-522f对应。
工艺进行至操作620，其中，在多个图案化的部件上方形成掩模层。掩模层包括限定在掩模层中的一个或多个开口，并且该一个或多个开口暴露与多个图案化的部件的一个或多个片段对应的一个或多个区域。在一些实施例中，掩模层与图5A中的掩模层542对应，掩模层542具有限定在掩模层542中的开口544。根据掩模布局层的布局图案组(诸如图3A至图3G中的布局图案320a-320m或330a-330l)限定该一个或多个开口。因此，在一些实施例中，该一个或多个开口的最小间距等于多个图案化的部件的预定间距PG。
工艺进行至操作630，其中，对暴露的一个或多个区域实施电特性调节工艺。在一些实施例中，电特性调节工艺包括如结合图4A和图4B示出的阈值电压调节工艺或者如结合图5A和图5B示出的栅极结构削减工艺。
图7是根据一些实施例的布局设计系统700的框图。布局设计系统700可用于实施图2中公开的方法，并且结合图1和图3A至图3G进一步解释布局设计系统700。
系统700包括硬件处理器710、非暂时性计算机可读存储介质720、连接至外部电路的输入/输出界面730、以及通过总线750彼此通信连接的网络界面740。
利用可执行指令集722编码存储介质720。处理器710配置为执行可执行指令集722以使系统700可用于实施如图2所示的部分或所有操作。在一些实施例中，处理器710是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一些实施例中，计算机可读存储介质720是电子的、磁性的、光学的、电磁的、红外的和/或半导体的系统(或装置或设备)。例如，计算机可读存储介质720包括半导体或固相存储器、磁带、移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质720包括只读光盘存储器(CD-ROM)、读/写光盘(CD-R/W)和/或数字视频光盘(DVD)。
在一些实施例中，存储介质720存储可执行指令集722，可执行指令集722配置为使系统700实施如图2所示的方法。在一些实施例中，存储介质720也存储实施方法200所需要的信息或在实施方法期间生成的信息，诸如布局设计文件724、栅极结构布局图案的识别片段726和/或任何中间数据728。
网络界面740允许系统700与网络760通信，其中一个或多个其他计算机系统连接至网络760。网络界面740包括诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA的无线网络界面；或诸如ETHERNET、USB或IEEE-1394的有线网络界面。在一些实施例中，在两个以上的系统中执行图2的方法，并且通过网络760在不同的系统700之间交换可执行指令或布局设计信息。
根据一个实施例，公开了一种形成用于制造集成电路(IC)的布局设计的方法。该方法包括识别由布局设计的多个栅极结构布局图案的一个或多个片段占据的布局设计中的一个或多个区域；以及生成与识别的一个或多个区域重叠的布局图案组。一个或多个区域与经受用于制造IC的电特性调节工艺的IC的一个或多个区域对应。多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距。预定间距小于预定光刻技术的空间分辨率。布局图案组与在实施电特性调节工艺之前将形成在掩模层中的一个或多个开口对应。布局图案组的第一布局图案具有可沿着第二方向测量的宽度，并且第一布局图案的宽度小于预定间距的两倍。
根据另一实施例，公开了一种形成用于制造集成电路(IC)的布局设计的方法。该方法包括识别由布局设计的多个栅极结构布局图案的一个或多个片段占据的布局设计中的一个或多个区域；以及生成与识别的一个或多个区域重叠的布局图案组。一个或多个区域与经受用于制造IC的电特性调节工艺的IC的一个或多个区域对应。多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距。预定间距小于预定光刻技术的空间分辨率。布局图案组与在实施电特性调节工艺之前将形成在掩模层中的一个或多个开口对应。布局图案组的第一布局图案和第二布局图案由沿着第二方向的第一间隙分隔开，并且可沿着第二方向测量的第一间隙的宽度小于预定间距的两倍。
根据另一实施例，公开了一种用于制造集成电路(IC)的布局设计。该布局设计包括第一布局层和第二布局层。第一布局层包括多个栅极结构布局图案。多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距，并且预定间距小于预定光刻技术的空间分辨率。第二布局层包括基于一个或多个开口区布置的掩模布局图案组。一个或多个开口区与和经受电特性调节工艺的一个或多个栅极结构对应的多个栅极结构布局图案中的一个或多个重叠。掩模布局图案组的第一掩模布局图案具有可沿着第二方向测量的宽度，并且第一掩模布局图案的宽度等于预定间距。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种形成用于制造集成电路(IC)的布局设计的方法，所述方法包括：识别由所述布局设计的多个栅极结构布局图案的一个或多个片段占据的所述布局设计中的一个或多个区域，所述一个或多个区域与经受电特性调节工艺的所述IC的一个或多个区域对应，所述电特性调节工艺用于制造所述IC，所述多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距，并且所述预定间距小于预定光刻技术的空间分辨率；以及生成与所述识别的一个或多个区域重叠的布局图案组，所述布局图案组与在实施所述电特性调节工艺之前将形成在掩模层中的一个或多个开口对应，所述布局图案组的第一布局图案具有可沿着所述第二方向测量的宽度，并且所述第一布局图案的宽度小于所述预定间距的两倍。
在上述方法中，其中，所述布局图案组的第二布局图案具有沿着所述第二方向测量的宽度，并且所述第二布局图案的宽度为所述预定间距的整数倍。
在上述方法中，其中，所述电特性调节工艺用于减小所述IC的伪晶体管的泄漏或调节所述IC的功能晶体管的功率。
在上述方法中，其中，所述布局图案组包括第二布局图案；所述第一布局图案具有与所述布局设计的单元边界重叠的边缘；以及所述第二布局图案具有与所述布局设计的所述单元边界重叠的边缘。
在上述方法中，其中，所述布局图案组包括第二布局图案；所述第一布局图案具有与所述布局设计的单元边界重叠的边缘；以及所述第二布局图案具有与所述布局设计的所述单元边界重叠的边缘；其中，所述第一布局图案的边缘和所述第二布局图案的边缘彼此邻接。
在上述方法中，其中，所述布局图案组包括第二布局图案；所述第一布局图案具有与所述布局设计的单元边界重叠的边缘；以及所述第二布局图案具有与所述布局设计的所述单元边界重叠的边缘；其中，位于所述第一布局图案的边缘上的所述第一布局图案的第一拐角与位于所述第二布局图案的边缘上的所述第二布局图案的拐角彼此邻接。
在上述方法中，其中，所述布局图案组包括第二布局图案；所述第一布局图案具有与所述布局设计的单元边界重叠的边缘；以及所述第二布局图案具有与所述布局设计的所述单元边界重叠的边缘；其中，位于所述第一布局图案的边缘上的所述第一布局图案的第一拐角与位于所述第二布局图案的边缘上的所述第二布局图案的拐角彼此邻接；其中，所述布局图案组还包括第三布局图案；所述第三布局图案具有与所述布局设计的所述单元边界重叠的边缘；以及位于所述第一布局图案的边缘上的所述第一布局图案的第二拐角与位于所述第三布局图案的边缘上的所述第三布局图案的拐角彼此邻接。
在上述方法中，其中，所述电特性调节工艺包括阈值电压调节工艺或栅极结构削减工艺。
根据本发明的另一些实施例，提供了一种形成用于制造集成电路(IC)的布局设计的方法，所述方法包括：识别由所述布局设计的多个栅极结构布局图案的一个或多个片段占据的所述布局设计中的一个或多个区域，所述一个或多个区域与经受电特性调节工艺的所述IC的一个或多个区域对应，所述电特性调节工艺用于制造所述IC，所述多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距，并且所述预定间距小于预定光刻技术的空间分辨率；以及生成与所述识别的一个或多个区域重叠的布局图案组，所述布局图案组与在实施所述电特性调节工艺之前将形成在掩模层中的一个或多个开口对应，所述布局图案组的第一布局图案和第二布局图案由沿着所述第二方向的第一间隙分隔开，并且可沿着所述第二方向测量的所述第一间隙的宽度小于所述预定间距的两倍。
在上述方法中，其中，所述第一间隙的宽度等于所述预定间距。
在上述方法中，其中，所述布局图案组的第三布局图案和所述第一布局图案由沿着所述第二方向的第二间隙分隔开，并且可沿着所述第二方向测量的所述第二间隙的宽度为所述预定间距的整数倍。
在上述方法中，其中，所述第一布局图案具有可沿着所述第二方向测量的宽度，并且所述第一布局图案的宽度为所述预定间距的整数倍。
在上述方法中，其中，所述电特性调节工艺用于减小所述IC的伪晶体管的泄漏或调节所述IC的功能晶体管的功率。
在上述方法中，其中，所述布局图案组包括第三布局图案；所述第一布局图案具有与所述布局设计的单元边界重叠的边缘；以及所述第三布局图案具有与所述布局设计的所述单元边界重叠的边缘。
在上述方法中，其中，所述布局图案组包括第三布局图案；所述第一布局图案具有与所述布局设计的单元边界重叠的边缘；以及所述第三布局图案具有与所述布局设计的所述单元边界重叠的边缘；其中，所述第一布局图案的边缘和所述第三布局图案的边缘彼此邻接。
在上述方法中，其中，所述布局图案组包括第三布局图案；所述第一布局图案具有与所述布局设计的单元边界重叠的边缘；以及所述第三布局图案具有与所述布局设计的所述单元边界重叠的边缘；其中，位于所述第一布局图案的边缘上的所述第一布局图案的第一拐角与位于所述第三布局图案的边缘上的所述第三布局图案的拐角彼此邻接。
在上述方法中，其中，所述布局图案组包括第三布局图案；所述第一布局图案具有与所述布局设计的单元边界重叠的边缘；以及所述第三布局图案具有与所述布局设计的所述单元边界重叠的边缘；其中，位于所述第一布局图案的边缘上的所述第一布局图案的第一拐角与位于所述第三布局图案的边缘上的所述第三布局图案的拐角彼此邻接；其中，所述布局图案组还包括第四布局图案；所述第四布局图案具有与所述布局设计的所述单元边界重叠的边缘；以及位于所述第一布局图案的边缘上的所述第一布局图案的第二拐角与位于所述第四布局图案的边缘上的所述第四布局图案的拐角彼此邻接。
在上述方法中，其中，所述电特性调节工艺包括阈值电压调节工艺或栅极结构削减工艺。
根据本发明的又一些实施例，提供了一种用于制造集成电路(IC)的布局设计，包括：第一布局层，包括多个栅极结构布局图案，所述多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距，并且所述预定间距小于预定光刻技术的空间分辨率；以及第二布局层，包括基于一个或多个开口区布置的掩模布局图案组，所述一个或多个开口区与所述多个栅极结构布局图案的一个或多个重叠，所述多个栅极结构布局图案的一个或多个与经受电特性调节工艺的一个或多个栅极结构对应，所述掩模布局图案组的第一掩模布局图案具有可沿着所述第二方向测量的宽度，并且所述第一掩模布局图案的宽度等于所述预定间距。
在上述方法中，其中，所述掩模布局图案组的第二掩模布局图案具有可沿着所述第二方向测量的宽度，并且所述第二掩模布局图案的宽度为所述预定间距的整数倍。

Claims (10)

1.一种形成用于制造集成电路(IC)的布局设计的方法，所述方法包括：
识别由所述布局设计的多个栅极结构布局图案的一个或多个片段占据的所述布局设计中的一个或多个区域，所述一个或多个区域与经受电特性调节工艺的所述IC的一个或多个区域对应，所述电特性调节工艺用于制造所述IC，所述多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距，并且所述预定间距小于预定光刻技术的空间分辨率；以及
生成与所述识别的一个或多个区域重叠的布局图案组，所述布局图案组与在实施所述电特性调节工艺之前将形成在掩模层中的一个或多个开口对应，所述布局图案组的第一布局图案具有可沿着所述第二方向测量的宽度，并且所述第一布局图案的宽度小于所述预定间距的两倍。
2.根据权利要求1所述的方法，其中，所述布局图案组的第二布局图案具有沿着所述第二方向测量的宽度，并且所述第二布局图案的宽度为所述预定间距的整数倍。
3.根据权利要求1所述的方法，其中，所述电特性调节工艺用于减小所述IC的伪晶体管的泄漏或调节所述IC的功能晶体管的功率。
4.根据权利要求1所述的方法，其中，
所述布局图案组包括第二布局图案；
所述第一布局图案具有与所述布局设计的单元边界重叠的边缘；以及
所述第二布局图案具有与所述布局设计的所述单元边界重叠的边缘。
5.根据权利要求4所述的方法，其中，所述第一布局图案的边缘和所述第二布局图案的边缘彼此邻接。
6.根据权利要求4所述的方法，其中，位于所述第一布局图案的边缘上的所述第一布局图案的第一拐角与位于所述第二布局图案的边缘上的所述第二布局图案的拐角彼此邻接。
7.根据权利要求6所述的方法，其中，
所述布局图案组还包括第三布局图案；
所述第三布局图案具有与所述布局设计的所述单元边界重叠的边缘；以及
位于所述第一布局图案的边缘上的所述第一布局图案的第二拐角与位于所述第三布局图案的边缘上的所述第三布局图案的拐角彼此邻接。
8.根据权利要求1所述的方法，其中，所述电特性调节工艺包括阈值电压调节工艺或栅极结构削减工艺。
9.一种形成用于制造集成电路(IC)的布局设计的方法，所述方法包括：
识别由所述布局设计的多个栅极结构布局图案的一个或多个片段占据的所述布局设计中的一个或多个区域，所述一个或多个区域与经受电特性调节工艺的所述IC的一个或多个区域对应，所述电特性调节工艺用于制造所述IC，所述多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距，并且所述预定间距小于预定光刻技术的空间分辨率；以及
生成与所述识别的一个或多个区域重叠的布局图案组，所述布局图案组与在实施所述电特性调节工艺之前将形成在掩模层中的一个或多个开口对应，所述布局图案组的第一布局图案和第二布局图案由沿着所述第二方向的第一间隙分隔开，并且可沿着所述第二方向测量的所述第一间隙的宽度小于所述预定间距的两倍。
10.一种用于制造集成电路(IC)的布局设计，包括：
第一布局层，包括多个栅极结构布局图案，所述多个栅极结构布局图案沿着第一方向延伸并且具有可沿着第二方向测量的预定间距，并且所述预定间距小于预定光刻技术的空间分辨率；以及
第二布局层，包括基于一个或多个开口区布置的掩模布局图案组，所述一个或多个开口区与所述多个栅极结构布局图案的一个或多个重叠，所述多个栅极结构布局图案的一个或多个与经受电特性调节工艺的一个或多个栅极结构对应，所述掩模布局图案组的第一掩模布局图案具有可沿着所述第二方向测量的宽度，并且所述第一掩模布局图案的宽度等于所述预定间距。
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