CN108063119A - 半导体集成电路布局的设计方法和制造半导体装置的方法 - Google Patents

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Abstract

一种半导体集成电路布局的设计方法和一种制造半导体装置的方法，所述设计方法包含选择包含至少一个第一栅极图案的第一单元布局；选择包含至少一个第二栅极图案的第二单元布局，所述至少一个第二栅极图案具有与所述至少一个第一栅极图案的栅极长度不同的栅极长度；从第一单元布局和第二单元布局生成图案布局；以及在图案布局上生成选择性交叠第一单元布局的掩模布局。

Description

半导体集成电路布局的设计方法和制造半导体装置的方法
相关申请的交叉引用
2016年11月9日在韩国知识产权局递交且题目为：“半导体集成电路布局的设计方法和制造半导体装置的方法”的韩国专利申请第10-2016-0149083号被以引用的方式全部并入本文中。
技术领域
本发明涉及一种半导体集成电路布局的设计方法和一种制造半导体装置的方法。
背景技术
图案电路(schematiccircuit)可通过图案工具(schematictool)来设计以便设计半导体集成电路。图案电路表示半导体装置中包含的元件和所述元件之间的连接关系。图案电路中包含的元件中的每一个可被设计为例如导电图案、半导体图案和绝缘图案的图案。布局可接着被设计成定义图案的垂直和水平位置，且可基于布局制造光掩模。通过使用光掩模的光刻工艺，可将堆叠于半导体衬底上的层图案化以形成具有所需的功能的半导体集成电路。
发明内容
本发明可通过提供一种半导体集成电路布局的设计方法来实现，所述方法包含选择包含至少一个第一栅极图案的第一单元布局；选择包含至少一个第二栅极图案的第二单元布局，所述至少一个第二栅极图案具有与所述至少一个第一栅极图案的栅极长度不同的栅极长度；从所述第一单元布局和第二单元布局生成图案布局；以及在所述图案布局上生成选择性交叠所述第一单元布局的掩模布局。
本发明可通过提供一种制造半导体装置的方法来实现，所述方法包含提供包含第一区域和第二区域的衬底；在所述第一区域和第二区域上形成初步掩模图案，使得所述初步掩模图案具有彼此相同的宽度；在所述衬底上形成掩模图案，使得所述掩模图案具有露出所述第一区域和第二区域中的一个的开口；通过使用所述掩模图案在所述第一区域的所述初步掩模图案的侧壁上形成间隔物图案；以及通过将所述初步掩模图案和所述间隔物图案用作掩模来在所述第一区域上形成第一栅电极图案和在所述第二区域上形成第二栅电极图案，其中形成所述掩模图案包含提供包含至少一个第一栅极图案的第一单元布局和包含至少一个第二栅极图案的第二单元布局的图案布局，使得所述至少一个第二栅极图案具有与所述至少一个第一栅极图案的栅极长度不同的栅极长度；在所述图案布局上生成掩模布局，使得掩模层选择性地交叠所述第一单元布局；制造包含对应于所述掩模布局的图案的光掩模；以及通过使用所述光掩模进行光刻工艺将所述图案转印到所述衬底上。
本发明可通过提供一种制造半导体装置的方法来实现，所述方法包含提供包含第一区域和第二区域的衬底；在所述第一区域和第二区域上形成初步掩模图案，使得所述初步掩模图案具有彼此相同的宽度；在所述衬底上形成掩模图案，使得所述掩模图案具有露出所述第一区域和第二区域中的一个的开口；在所述第一区域中的所述初步掩模图案的侧壁上形成间隔物图案；通过将所述初步掩模图案和所述间隔物图案用作掩模来在所述第一区域上形成第一栅电极图案；以及通过将所述初步掩模图案用作掩模来在所述第二区域上形成第二栅电极图案，其中形成所述掩模图案包含提供包含至少一个第一栅极图案的第一单元布局和包含至少一个第二栅极图案的第二单元布局的图案布局，使得所述至少一个第二栅极图案具有与所述至少一个第一栅极图案的栅极长度不同的栅极长度；在所述图案布局上生成掩模布局，使得掩模层选择性地交叠所述第一单元布局；制造包含对应于所述掩模布局的图案的光掩模；以及通过使用所述光掩模进行光刻工艺来将所述图案转印到所述衬底上。
附图说明
通过参照附图详细描述示范性实施例，特征将对本领域的一般技术人员变得显而易见，在附图中：
图1是根据示范性实施例的半导体集成电路布局的设计方法的流程图。
图2至图5是图1的步骤的概念图。
图6是图5的一部分的放大图。
图7A是根据示范性实施例的制造半导体装置的方法的流程图。
图7B是图7A的步骤S500的流程图。
图8至图13是在根据示范性实施例的制造半导体装置的方法中的阶段的横截面图。
图14至图17是在根据示范性实施例的制造半导体装置的方法中的阶段的横截面图。
具体实施方式
图1是根据示范性实施例的半导体集成电路布局的设计方法的流程图。图2至图5是图1的步骤的概念图。图6是图5的一部分的放大图。
参照图1和图2，可选择包含第一栅极图案G1的第一单元布局L1(步骤S10)。所述第一单元布局L1可选自包含用于在半导体衬底上形成半导体集成电路的各种单元布局的单元库。第一单元布局L1可包含合适地格式化的数据(例如，GDS II)，以用于定义将形成于半导体衬底上的图案的大小和形状。第一单元布局L1可包含用于在半导体衬底上形成特定晶体管的图案。第一单元布局L1可包含第一有源图案ACT1和跨第一有源图案ACT1延伸的至少一个第一栅极图案G1。如在平面图中查看，第一栅极图案G1可在第一方向D1上延伸，且第一有源图案ACT1可在与第一方向D1交叉的第二方向D2上延伸。第一栅极图案G1可具有第一栅极长度GL1。第一栅极长度GL1可为第一栅极图案G1在第二方向D2上的宽度。
第一单元布局L1可包含多个第一栅极图案G1。第一栅极图案G1中的每一个可跨第一有源图案ACT1延伸。所述多个第一栅极图案G1可在第一方向D1上延伸且在第二方向D2上排列(例如，间隔开)。第一栅极图案G1中的每一个可具有第一栅极长度GL1。所述多个第一栅极图案G1可沿着第二方向D2按第一距离d1相互间隔开。在一个实施中，第一单元布局L1中的第一栅极图案G1的数目可为(例如)四个。
参照图1和图3，可选择包含第二栅极图案G2的第二单元布局L2(步骤S20)。第二单元布局L2可选自单元库。第二单元布局L2可包含合适地格式化的数据(例如，GDS II)，以用于定义将形成于半导体衬底上的图案的大小和形状。第二单元布局L2可包含用于在半导体衬底上形成特定晶体管的图案。第二单元布局L2可包含第二有源图案ACT2和跨第二有源图案ACT2延伸的至少一个第二栅极图案G2。如在平面图中查看，第二栅极图案G2可在第一方向D1上延伸且第二有源图案ACT2可在第二方向D2上延伸。第二栅极图案G2可具有第二栅极长度GL2。第二栅极长度GL2可为第二栅极图案G2在第二方向D2上的宽度。第二栅极长度GL2可与第一栅极长度GL1不同。举例来说，第二栅极长度GL2可小于第一栅极长度GL1。
第二单元布局L2可包含多个第二栅极图案G2。第二栅极图案G2中的每一个可跨第二有源图案ACT2延伸。所述多个第二栅极图案G2可在第一方向D1上延伸且在第二方向D2上排列(例如，间隔开)。第二栅极图案G2中的每一个可具有第二栅极长度GL2。所述多个第二栅极图案G2可沿着第二方向D2按第二距离d2相互间隔开。第二距离d2可与第一距离d1不同。举例来说，第二距离d2可比第一距离d1大。在一个实施中，第二单元布局L2中的第二栅极图案G2的数目可为(例如)四个。
因为第一单元布局L1和第二单元布局L2分别包含具有不同栅极长度的第一栅极图案G1和第二栅极图案G2，所以由第一单元布局L1和第二单元布局L2形成的晶体管可具有彼此不同的操作特性。在实施中，第一栅极长度GL1、第二栅极长度GL2、第一距离d1和第二距离d2可具有彼此不同的值(例如，可各为不同长度)。
参照图1和图4，第一单元布局L1和第二单元布局L2可用以生成图案布局PL(步骤S30)。图案布局PL可包含其格式与第一单元布局L1和第二单元布局L2的格式相同(例如，GDS II)的数据。如在平面图中查看，图案布局PL的生成可包含根据预设定的设计规则放置和布线第一单元布局L1和第二单元布局L2。图案布局PL可包含沿着第一方向D1和第二方向D2排列的多个第一单元布局L1和多个第二单元布局L2。
图案布局PL可包含有源图案ACT和跨有源图案ACT延伸的至少一个栅极图案G。栅极图案G可在第一方向D1上延伸，且有源图案ACT可在第二方向D2上延伸。图案布局PL可包含多个栅极图案G。栅极图案G中的每一个可跨有源图案ACT延伸。所述多个栅极图案G可在第一方向D1上延伸且在第二方向D2上排列(例如，间隔开)。有源图案ACT可由在第二方向D2上相互邻近的第一单元布局L1的第一有源图案ACT1与第二单元布局L2的第二有源图案ACT2之间的连接定义。栅极图案G中的每一个可包含第一栅极图案G1和第二栅极图案G2中的至少一个。栅极图案G中的一或多个可由包含在于第一方向D1上相互邻近的第一单元布局L1中的第一栅极图案G1的在第一方向D1上相邻的第一栅极图案G1之间的连接定义。栅极图案G中的另一或多个可由包含在于第一方向D1上相互邻近的第二单元布局L2中的第二栅极图案G2的在第一方向D1上相邻的第二栅极图案G2之间的连接定义。栅极图案G中的其它一或多个可由包含在于第一方向D1相互邻近的第一单元布局L1和第二单元布局L2中的第一栅极图案G1和第二栅极图案G2的在第一方向D1上相邻的第一栅极图案G1和第二栅极图案G2之间的连接定义。
在图案布局PL中，在第二方向D2上彼此相邻或邻近的第一栅极图案G1可按第一距离d1相互间隔开，且在第二方向D2上相互邻近的第二栅极图案G2可按第二距离d2相互间隔开。因为所述多个栅极图案G中的每一个包含具有彼此不同的栅极长度的第一栅极图案G1和第二栅极图案G2中的至少一个，所以由图案布局PL形成的晶体管中的至少一个可具有与其它晶体管不同的操作特性。
参照图1和图5，选择性交叠第一单元布局L1的掩模布局ML可提供于图案布局PL上(步骤S40)。掩模布局ML可不交叠第二单元布局L2。举例来说，掩模布局ML可交叠第一单元布局L1的第一栅极图案G1且可不交叠第二单元布局L2的第二栅极图案G2。第一栅极图案G1可具有沿着第一方向D1的宽度W1。掩模布局ML可具有沿着第一方向D1的宽度W2，且掩模布局ML的宽度W2可实质上与第一栅极图案G1的宽度W1相同。当第一单元布局L1包含所述多个第一栅极图案G1时，掩模布局ML可交叠所述多个第一栅极图案G1且在第二方向D2上延伸以进一步交叠所述多个第一栅极图案G1之间的区域。当第二单元布局L2包含所述多个第二栅极图案G2时，掩模布局ML可既不交叠所述多个第二栅极图案G2，也不交叠所述多个第二栅极图案G2之间的区域。
图案布局PL可包含所述多个第一单元布局L1和所述多个第二单元布局L2。在此情况下，可将选择性交叠所述多个第一单元布局L1的多个掩模布局ML提供于图案布局PL上。所述多个掩模布局ML中的每一个可交叠所述多个第一单元布局L1中的对应的一个。
布尔方程(Boolean equation)可用以生成掩模布局ML。举例来说，参照图6，可对图案布局PL在其上提供交叠第一单元布局L1的第一栅极图案G1的假想图案IP。当第一单元布局L1包含所述多个第一栅极图案G1时，可生成多个假想图案IP以分别交叠所述多个第一栅极图案G1。所述多个假想图案IP可在第一方向D1上延伸且在第二方向D2上排列。假想图案IP中的每一个可具有沿着第一方向D1的宽度W3，且假想图案IP中的每一个的宽度W3可与第一栅极图案G1中的每一个的宽度W1实质上相同。假想图案IP中的每一个可在第二方向D2上延伸以生成延伸的假想图案E_IP。延伸的假想图案E_IP的生成可包含进行布尔方程以在第二方向D2上延伸所述多个假想图案IP。举例来说，所述假想图案IP中的每一个可具有沿着第二方向D2的长度Q。布尔方程可使所述多个假想图案IP中的每一个的长度Q改变成所述多个第一栅极图案G1中的每一个的第一栅极长度GL1与所述多个第一栅极图案G1之间的第一距离d1的总和(即，Q＝Q'，Q'＝GL1+d1)。因而，所述多个假想图案IP可在第二方向D2上延伸。延伸的假想图案E_IP可具有沿着第一方向D1的宽度W3。在第二方向D2上相互邻近的延伸的假想图案E_IP可相互交叠，且布尔方程可使相邻的延伸的假想图案E_IP合并以定义掩模布局ML。掩模布局ML可用以制造在用于制造半导体装置的光刻中使用的光掩模。
当设计半导体集成电路布局时，栅极图案可通常被设计成具有由设计规则确定的相同栅极长度。在此情况下，为了获得晶体管的多样操作特性，可进行偏置以细微地调整栅极长度。可对待偏置的栅极图案在其上提供偏置标记以指示偏置目标。
根据一个实施例的半导体集成电路布局的设计方法，第一栅极图案G1和第二栅极图案G2可被设计成具有适合于晶体管的所需的操作特性的栅极长度，而不在第一栅极图案G1和第二栅极图案G2上提供偏置标记。举例来说，第一栅极图案G1和第二栅极图案G2可被设计成具有彼此不同的栅极长度。在此情况下，可使用布尔方程容易地设计选择性交叠第一栅极图案G1的掩模布局ML。
图7A是根据示范性实施例的制造半导体装置的方法的流程图。图7B是图7A的步骤S500的流程图。图8至图13是在根据示范性实施例的制造半导体装置的方法中的阶段的横截面图。
参照图7A和图8，可提供衬底100以包含第一区域R1和第二区域R2(步骤S100)。衬底100可为半导体衬底。可对第一区域R1在其上提供晶体管，所述晶体管的操作特性与在第二区域R2上提供的晶体管的操作特性不同。栅极介电层102、栅电极层110、栅极顶盖层112和初步掩模层120可依序形成于衬底100上。栅极介电层102、栅电极层110、栅极顶盖层112和初步掩模层120可覆盖第一区域R1和第二区域R2。栅极介电层102可包含(例如)氧化物。栅电极层110可包含(例如)多晶硅、金属和/或导电金属氮化物。栅极顶盖层112可包含(例如)氧化物和/或氮化物。初步掩模层120可包含(例如)氮化物。
牺牲图案130可形成于初步掩模层120上(步骤S200)。牺牲图案130可在第一区域R1和第二区域R2上具有彼此相同的宽度130W。牺牲图案130可包含关于初步掩模层120具有刻蚀选择性的材料。举例来说，牺牲图案130可包含多晶硅。
第一间隔物图案132可形成于牺牲图案130的侧壁上(步骤S300)。在实施中，第一间隔物图案132可形成于牺牲图案130中的每一个的相对侧壁上。形成第一间隔物图案132可包含在初步掩模层120上形成第一间隔物层，使得第一间隔物层覆盖牺牲图案130，且接着各向异性地刻蚀第一间隔物层。第一间隔物图案132可包含关于牺牲图案130和初步掩模层120具有刻蚀选择性的材料。举例来说，第一间隔物图案132可包含氧化硅。第一间隔物图案132可在第一区域R1和第二区域R2上具有彼此相同的最大宽度132W。
参照图7A和图9，可去除牺牲图案130。牺牲图案130的去除可包含(例如)进行对第一间隔物图案132和初步掩模层120具有刻蚀选择性的湿式刻蚀工艺。在去除牺牲图案130后，第一间隔物图案132可用以形成初步掩模图案122(步骤S400)，例如，第一间隔物图案132可为用于初步掩模层120的刻蚀的掩模。举例来说，初步掩模图案122的形成可包含通过进行将第一间隔物图案132用作刻蚀掩模的刻蚀工艺来图案化初步掩模层120。初步掩模图案122可在第一区域R1和第二区域R2上具有彼此相同的宽度122W。初步掩模图案122中的每一个的宽度122W可与第一间隔物图案132中的每一个的最大宽度132W实质上相同。
参照图7A和图10，掩模图案140可形成于衬底100上(步骤S500)。掩模图案140可具有露出第一区域R1和第二区域R2中的一个的开口142。在实施中，如图10中所绘示，掩模图案140可具有开口142，通过所述开口142露出第一区域R1。掩模图案140可覆盖第二区域R2上的初步掩模图案122。开口142可露出第一区域R1上的初步掩模图案122。掩模图案140可包含关于初步掩模图案122和栅极顶盖层112具有刻蚀选择性的材料。举例来说，掩模图案140可包含旋涂硬掩模(spin-on-hardmask；SOH)材料。
掩模图案140可通过使用根据示范性实施例的半导体集成电路布局的设计方法设计的掩模布局ML来形成。
举例来说，参照图7B，可提供图案布局PL以包含第一单元布局L1和第二单元布局L2，如参照图4所论述(步骤S510)。第一单元布局L1可包含具有第一栅极长度GL1的第一栅极图案G1，且第二单元布局L2可包含具有第二栅极长度GL2的第二栅极图案G2。第一栅极长度GL1可与第二栅极长度GL2不同。第一栅极图案G1可定义待形成于衬底100的第一区域R1上的第一栅电极图案的平面形状，且第二栅极图案G2可定义待形成于衬底100的第二区域R2上的第二栅电极图案的平面形状。
如参照图5所论述，可对图案布局PL在其上提供选择性交叠第一单元布局L1的掩模布局ML(步骤S520)。掩模布局ML可交叠第一单元布局L1的第一栅极图案G1且可不交叠第二单元布局L2的第二栅极图案G2。当第一单元布局L1包含所述多个第一栅极图案G1时，掩模布局ML可交叠所述多个第一栅极图案G1且可进一步交叠所述多个第一栅极图案G1之间的区域。当第二单元布局L2包含所述多个第二栅极图案G2时，掩模布局ML可既不交叠所述多个第二栅极图案G2，也不交叠所述多个第二栅极图案G2之间的区域。掩模布局ML可易于通过使用如参照图6论述的布尔方程来生成。在实施中，掩模布局ML可定义露出衬底100的第一区域R1的开口142的平面形状。
可对掩模布局ML进行光学近接校正(optical proximity correction；OPC)(步骤S530)。可使用光掩模将设计的布局转印到半导体衬底上，且衬底可印刷有归因于当使用光掩模进行光刻工艺时光的干涉和/或衍射而与设计的布局失真的布局。可进行光学近接校正(OPC)以帮助减少或防止布局失真。根据光学近接校正(OPC)，可预先预测失真的程度(例如，光的干涉和衍射)，且可基于预测的结果修改设计的布局。当对掩模布局ML进行光学近接校正(OPC)时，可获得修改的掩模布局ML。
可使用修改的掩模布局ML制造光掩模(步骤S540)。光掩模可包含与修改的掩模布局ML对应的图案。举例来说，光掩模可包含透明段和不透明段。透明段可允许光穿过，且不透明段可不允许光穿过。透明段和不透明段可定义图案。光掩模的制造可包含在石英衬底上提供形成金属层和感光层的空白掩模(blank mask)，将修改的掩模布局ML转印到空白掩模的感光层上，显影感光层以形成与修改的掩模布局ML对应的感光图案，和通过进行将感光图案用作刻蚀掩模的刻蚀工艺来刻蚀空白掩模的金属层(例如，铬层)。刻蚀工艺可形成光掩模的透明段。
通过进行使用光掩模的光刻工艺，可使掩模图案140形成于衬底100上(步骤S550)。在实施中，如图10中所绘示，掩模图案140可经形成以具有露出第一区域R1的开口142，且开口142可经形成以具有由掩模布局ML定义的平面形状。
在形成掩模图案140后，第二间隔物层150可形成于衬底100上。第二间隔物层150可覆盖第一区域R1上的初步掩模图案122的侧壁和顶表面，且可进一步覆盖第二区域R2上的掩模图案140的顶表面。第二间隔物层150可包含关于栅极顶盖层112、初步掩模图案122和掩模图案140具有刻蚀选择性的材料。举例来说，第二间隔物层150可包含氧化硅。
参照图7A和图11，第二间隔物图案152可形成于第一区域R1上的初步掩模图案122的侧壁上(步骤S600)。第二间隔物图案152的形成可包含对第二间隔物层150进行各向异性刻蚀工艺。刻蚀工艺可露出第一区域R1上的初步掩模图案122的顶表面和栅极顶盖层112的在第一区域R1上的初步掩模图案122之间的顶表面。此外，刻蚀工艺可进一步露出掩模图案140的顶表面(例如，在第二区域R2中)。第二间隔物图案152可具有彼此相同的最大宽度152W。掩模图案140的存在可使第二间隔物图案152局部或选择性地形成于第一区域R1上。
参照图7A、图12和图13，可去除掩模图案140。可通过进行(例如)灰化和/或剥除工艺来去除掩模图案140。在此之后，可使用初步掩模图案122和第二间隔物图案152在第一区域R1上形成第一栅电极图案GE1和在第二区域R2上形成第二栅电极图案GE2(步骤S700)。举例来说，参照图12，可通过将初步掩模图案122和第二间隔物图案152用作刻蚀掩模的刻蚀工艺来图案化栅极顶盖层112。因此，第一栅极顶盖图案114a可形成于第一区域R1上，且第二栅极顶盖图案114b可形成于第二区域R2上。第一栅极顶盖图案114a可通过将第一区域R1上的初步掩模图案122和第二间隔物图案152用作刻蚀掩模来刻蚀栅极顶盖层112而形成。当刻蚀栅极顶盖层112时，第一栅极顶盖图案114a中的每一个可通过将其对应的初步掩模图案122和在其相对侧壁上的一对第二间隔物图案152用作刻蚀掩模来形成。因此，第一栅极顶盖图案114a中的每一个可具有与对应的初步掩模图案122的宽度122W和第二间隔物图案152中的每一个的宽度152W的两倍的总和实质上相同的宽度114aW(例如，114aW＝122W+152W×2)。可通过将第二区域R2上的初步掩模图案122用作刻蚀掩模来刻蚀栅极顶盖层112而形成第二栅极顶盖图案114b。当刻蚀栅极顶盖层112时，可通过将初步掩模图案122用作刻蚀掩模来形成第二栅极顶盖图案114b中的每一个。因此，第二栅极顶盖图案114b中的每一个可具有与对应的初步掩模图案122的宽度122W实质上相同的宽度114bW(例如，114bW＝122W)。结果，第一栅极顶盖图案114a可比第二顶盖图案114b宽(例如，114aW>114bW)。参照图13，第一栅极顶盖图案114a和第二栅极顶盖图案114b可用作刻蚀掩模以图案化栅电极层110和栅极介电层102。因此，第一栅电极110a和第一栅极介电图案102a可形成于第一区域R1上，且第二栅电极110b和第二栅极介电图案102b可形成于第二区域R2上。第一栅电极图案GE1中的每一个可包含垂直堆叠于衬底100上的第一栅极顶盖图案114a中的一个、第一栅电极110a中的一个和第一栅极介电图案102a中的一个。第二栅电极图案GE2中的每一个可包含垂直堆叠于衬底100上的第二栅极顶盖图案114b中的一个、第二栅电极110b中的一个和第二栅极介电图案102b中的一个。
第一栅电极图案GE1可具有第一栅极长度GL1，且第二栅电极图案GE2可具有第二栅极长度GL2。第二栅极长度GL2可与第一栅极长度GL1不同。第一栅极长度GL1可与第一栅极顶盖图案114a中的每一个的宽度114aW实质上相同，且第二栅极长度GL2可与第二栅极顶盖图案114b中的每一个的宽度114bW实质上相同。举例来说，第二栅极长度GL2可小于第一栅极长度GL1。因为第一栅电极图案GE1经形成以具有与第二栅电极图案GE2的栅极长度不同的栅极长度，所以可对第一区域R1在其上提供其操作特性与在第二区域R2上提供的晶体管的操作特性不同的晶体管。
根据示范性实施例的制造半导体装置的方法，可使用具有露出第一区域R1的开口142的掩模图案140将第二间隔物图案152局部或选择性地形成于第一区域R1上。在此情况下，具有细小间距的第一栅电极图案GE1和第二栅电极图案GE2可易于经形成以具有彼此不同的栅极长度。掩模图案140的开口142可具有与根据实施例的半导体集成电路布局的设计方法设计的掩模布局ML对应的平面形状。在用于设计半导体集成电路布局的步骤中，栅极图案可被设计成具有彼此不同的栅极长度，而不具备偏置标记，且因此可用以易于形成掩模布局ML。因而，第一栅电极图案GE1和第二栅电极图案GE2可易于经形成以具有彼此不同的栅极长度。
图14至图17是在根据示范性实施例的制造半导体装置的方法中的阶段的横截面图。在接下来的实施例中，为了简洁起见，可在本文中主要论述与参照图7A、图7B和图8至图13描述的制造半导体装置的方法的差异。
首先，如参照图7A、图8和图9所论述，可提供衬底100以包含第一区域R1和第二区域R2(步骤S100)，且接着可对衬底100在其上提供具有彼此相同的宽度130W的牺牲图案130(步骤S200)。第一间隔物图案132可形成于牺牲图案130的侧壁上(步骤S300)，且可用以在衬底100上形成初步掩模图案122(步骤S400)。初步掩模图案122可经形成以在第一区域R1和第二区域R2上具有彼此相同的宽度122W。
参照图14，在形成初步掩模图案122后，第二间隔物层150可形成于衬底100上。根据当前实施例，第二间隔物层150可覆盖第一区域R1和第二区域R2。第二间隔物层150可覆盖第一区域R1和第二区域R2上的初步掩模图案122的侧壁和顶表面。
参照图7A和图15，掩模图案140可形成于衬底100上(步骤S500)。掩模图案140可具有露出第一区域R1和第二区域R2中的一个的开口142。根据当前实施例，如图15中所展示，掩模图案140可具有开口142，通过所述开口142露出第二区域R2。掩模图案140可覆盖第一区域R1上的第二间隔物层150。开口142可露出第二区域R2上的第二间隔物层150。
掩模图案140可通过使用根据示范性实施例的半导体集成电路布局的设计方法设计的掩模布局ML来形成。掩模图案140的详细形成可与参照图7B论述的形成实质上相同。根据当前实施例，掩模布局ML可定义覆盖衬底100的第一区域R1的掩模图案140的平面形状。举例来说，掩模图案140可经形成以具有露出第二区域R2的开口142，并且还具有由掩模布局ML定义的平面形状。
参照图16，通过开口142露出的第二间隔物层150可从第二区域R2去除。第二间隔物层150的去除可包含进行对掩模图案140、初步掩模图案122和栅极顶盖层112具有刻蚀选择性的刻蚀工艺。随着从第二区域R2去除第二间隔物层150，可露出第二区域R2上的初步掩模图案122的侧壁和顶表面。
参照图7A和图17，第二间隔物图案152可形成于第一区域R1上的初步掩模图案122的侧壁上(步骤S600)。第二间隔物图案152的形成可包含去除掩模图案140和对第一区域R1上的第二间隔物层150进行各向异性刻蚀工艺。可通过进行(例如)灰化和/或剥除工艺来去除掩模图案140。刻蚀工艺可露出第一区域R1上的初步掩模图案122的顶表面和第一区域R1上的初步掩模图案122之间的栅极顶盖层112的顶表面。刻蚀工艺可对初步掩模图案122和栅极顶盖层112具有刻蚀选择性。第二间隔物图案152可具有彼此相同的最大宽度152W。掩模图案140可使或有助于第二间隔物图案152局部或选择性地形成于第一区域R1上。其后，如参照图7A、图12和图13所论述，初步掩模图案122和第二间隔物图案152可用以在第一区域R1上形成第一栅电极图案GE1和在第二区域R2上形成第二栅电极图案GE2(步骤S700)。第一栅电极图案GE1中的每一个可具有第一栅极长度GL1，且第二栅电极图案GE2中的每一个可具有第二栅极长度GL2。因为第一栅电极图案GE1经形成以具有与第二栅电极图案GE2的栅极长度不同的栅极长度，所以可对第一区域R1在其上提供其操作特性与在第二区域R2上提供的晶体管的操作特性不同的晶体管。
根据实施例，在用于设计半导体集成电路布局的步骤中，第一栅极图案和第二栅极图案可被设计成具有彼此不同的栅极长度，而不具备偏置标记。可使用第一栅极图案和第二栅极图案和布尔方程容易地设计选择性交叠第一栅极图案的掩模布局。在制造半导体装置的方法中，具有彼此相同的宽度的初步掩模图案可形成于包含第一区域和第二区域的衬底上。通过使用具有露出第一区域和第二区域中的一个的开口的掩模图案，第二间隔物图案可形成于第一区域上的初步图案的侧壁上。可使用掩模图案在第一区域上局部形成第二间隔物图案。可通过将掩模布局转印到衬底上来形成掩模图案。可使用初步掩模图案和第二间隔物图案在第一区域和第二区域上分别形成具有彼此不同的栅极长度的第一栅电极GE1和第二栅电极GE2。
结果，具有细小间距的第一栅电极和第二栅电极可易于经形成以具有彼此不同的栅极长度。
通过总结和回顾，在布局设计中，设计规则可确定装置的基本操作特性。举例来说，晶体管的栅极长度可主要地由设计规则来定义。倘若通过由设计规则确定的栅极长度未获得所要的装置性质，那么可通过在用于半导体装置的设计布局或制造工艺的步骤细微地调整栅极长度来获取各种装置特性。
所述实施例可提供半导体集成电路布局的设计方法和制造半导体装置的方法，其中易于形成栅极图案以具有细小间距和不同栅极长度。
如在所述领域中传统的，就功能块、单元和/或模块来描述和在图式中说明实施例。所属领域的技术人员将了解，可通过可使用基于半导体的制造技艺或其它制造技术形成的电子(或光学)电路(例如，逻辑电路、离散组件、微处理器、硬连线电路、存储器元件、布线连接和类似者)来物理实现这些功能块、单元和/或模块。在功能块、单元和/或模块由微处理器或类似物实现的情况下，它们可使用软件(例如，微码)来编程以进行本文中论述的各种功能，且可任选地由固件和/或软件驱动。替代地，每一功能块、单元和/或模块可由专用硬件实施，或实施为进行一些功能的专用硬件与进行其它功能的处理器(例如，一或多个编程的微处理器和相关联的电路系统)的组合。并且，在不脱离本文中的范围的情况下，实施例的每一功能块、单元和/或模块可在物理上分成两个或更多个互动和离散块、单元和/或模块。另外，在不脱离本文中的范围的情况下，实施例的功能块、单元和/或模块可在物理上组合成更复杂的功能块、单元和/或模块。
示范实施例已在本文中揭露，并且尽管使用特定术语，但这些术语只是在一般性和描述性意义上使用并解释，而非出于限制的目的。在一些情况下，如对于所属领域的一般技术人员将显而易见的是(截至本申请递交时)，关于特定实施例描述的特征、特征和/或要素可以单独使用或与关于其它实施例描述的特点、特征和/或要素组合使用，除非另有具体指示。因此，所属领域的技术人员应理解，在不脱离如所附权利要求书所阐明的本发明的精神和范围的情况下，可以进行形式和细节的各种改变。

Claims (25)

1.一种半导体集成电路布局的设计方法，包括：
选择包含至少一个第一栅极图案的第一单元布局；
选择包含至少一个第二栅极图案的第二单元布局，所述至少一个第二栅极图案具有与所述至少一个第一栅极图案的栅极长度不同的栅极长度；
根据所述第一单元布局和所述第二单元布局生成图案布局；以及
在所述图案布局上生成选择性交叠所述第一单元布局的掩模布局。
2.根据权利要求1所述的半导体集成电路布局的设计方法，其中：
所述第一单元布局包含在第一方向上延伸且沿与所述第一方向相交的第二方向排列的多个第一栅极图案，且
所述第二单元布局包含在所述第一方向上延伸且沿所述第二方向排列的多个第二栅极图案。
3.根据权利要求2所述的半导体集成电路布局的设计方法，其中：
所述多个第一栅极图案中的各个第一栅极图案均具有第一栅极长度，且
所述多个第二栅极图案中的各个第二栅极图案均具有小于所述第一栅极长度的第二栅极长度。
4.根据权利要求3所述的半导体集成电路布局的设计方法，其中：
所述多个第一栅极图案沿着所述第二方向按第一距离相互间隔开，且
所述多个第二栅极图案沿着所述第二方向按第二距离相互间隔开，所述第二距离与所述第一距离不同。
5.根据权利要求4所述的半导体集成电路布局的设计方法，其中：
所述第一栅极长度、所述第二栅极长度、所述第一距离和所述第二距离各具有彼此不同的值。
6.根据权利要求2所述的半导体集成电路布局的设计方法，其中：
在平面图中生成基于预设定的设计规则放置和布线所述第一单元布局和所述第二单元布局的所述图案布局，
在所述图案布局中，所述多个第一栅极图案被设置以在所述第一方向上延伸且沿所述第二方向排列，所述多个第二栅极图案被设置以在与所述多个第一栅极图案的延伸方向相同的方向上延伸且沿与所述多个第一栅极图案的排列方向相同的方向排列。
7.根据权利要求6所述的半导体集成电路布局的设计方法，其中：
所述掩模布局交叠所述多个第一栅极图案、且在所述第二方向上延伸以与所述多个第一栅极图案之间的区域交叠。
8.根据权利要求7所述的半导体集成电路布局的设计方法，其中：
所述多个第一栅极图案中的各个第一栅极图案具有在所述第一方向上的宽度，且所述掩模布局具有在所述第一方向上的宽度，且
所述掩模布局的宽度与所述多个第一栅极图案的各个第一栅极图案的宽度相同。
9.根据权利要求7所述的半导体集成电路布局的设计方法，其中：所述掩模布局通过使用布尔方程产生。
10.根据权利要求9所述的半导体集成电路布局的设计方法，其中：
生成所述掩模布局的方法包含以下步骤：
在所述图案布局上提供多个假想图案，各个所述假想图案交叠所述多个第一栅极图案中的对应的一个；
在所述第二方向上延伸各个所述假想图案；以及
通过合并延伸的所述假想图案中的交叠而来定义所述掩模布局，
其中延伸和合并所述多个假想图案是通过使用所述布尔方程进行的。
11.一种制造半导体装置的方法，包括：
提供包含第一区域和第二区域的衬底；
在所述第一区域和所述第二区域上形成初步掩模图案，使得所述初步掩模图案具有彼此相同的宽度；
在所述衬底上形成掩模图案，使得所述掩模图案具有露出所述第一区域和所述第二区域的其中一个的开口；
通过使用所述掩模图案在所述第一区域的所述初步掩模图案的侧壁上形成间隔物图案；以及
通过将所述初步掩模图案和所述间隔物图案用作掩模而在所述第一区域上形成第一栅电极图案和在所述第二区域上形成第二栅电极图案，
其中形成所述掩模图案的方法包含：
提供包含至少一个第一栅极图案的第一单元布局和包含至少一个第二栅极图案的第二单元布局的图案布局，使得所述至少一个第二栅极图案具有与所述至少一个第一栅极图案的栅极长度不同的栅极长度；
在所述图案布局上生成掩模布局，使得所述掩模布局选择性地交叠所述第一单元布局；
制造包含对应于所述掩模布局的图案的光掩模；以及
通过使用所述光掩模进行光刻工艺将所述图案转印到所述衬底上。
12.根据权利要求11所述的制造半导体装置的方法，其中：
所述第一栅电极图案的栅极长度大于所述第二栅电极图案的栅极长度。
13.根据权利要求11所述的制造半导体装置的方法，其中：
所述间隔物图案具有彼此相同的最大宽度。
14.根据权利要求11所述的制造半导体装置的方法，其进一步包括：
在所述衬底上形成栅电极层，
其中，形成所述第一栅电极图案和所述第二栅电极图案的方法包含：
通过将所述初步掩模图案和所述间隔物图案用作刻蚀掩模来图案化所述栅电极层而在所述第一区域上形成所述第一栅电极图案；以及
通过将所述初步掩模图案用作刻蚀掩模来图案化所述栅电极层而在所述第二区域上形成所述第二栅电极图案。
15.根据权利要求11所述的制造半导体装置的方法，其中：
形成所述初步掩模图案的方法包含：
在所述衬底上形成初步掩模层；
在所述第一区域和所述第二区域上的所述初步掩模层上形成具有彼此相同的宽度的牺牲图案；
在所述牺牲图案的侧壁上形成额外间隔物图案；
在形成所述额外间隔物图案后去除所述牺牲图案；以及
将所述额外间隔物图案用作刻蚀掩模来图案化所述初步掩模层。
16.根据权利要求15所述的制造半导体装置的方法，其中：
所述额外间隔物图案具有彼此相同的宽度。
17.根据权利要求11所述的制造半导体装置的方法，其中：
所述掩模图案具有露出所述第一区域的所述开口，且
形成所述间隔物图案的方法包含：
形成间隔物层，覆盖通过所述开口露出的所述第一区域上的所述初步掩模图案的顶表面和侧壁；以及
各向异性地刻蚀所述间隔物层。
18.根据权利要求17所述的制造半导体装置的方法，其中：
形成所述间隔物图案的方法进一步包含：在各向异性地刻蚀所述间隔物层后去除所述掩模图案。
19.根据权利要求17所述的制造半导体装置的方法，其中：
所述掩模布局定义所述开口的平面形状。
20.根据权利要求11所述的制造半导体装置的方法，其进一步包括：
在形成所述掩模图案前，形成间隔物层以覆盖在所述第一区域和所述第二区域上的所述初步掩模图案，使得所述掩模图案具有露出所述第二区域的所述开口，
其中形成所述间隔物图案包含：
从所述第二区域去除通过所述开口露出的所述间隔物层；
在从所述第二区域去除所述间隔物层后去除所述掩模图案；以及
各向异性地刻蚀所述第一区域上的所述间隔物层。
21.根据权利要求20所述的制造半导体装置的方法，其中：
所述掩模布局定义所述掩模图案的平面形状。
22.根据权利要求11所述的制造半导体装置的方法，其中：
生成所述掩模布局通过使用布尔方程进行。
23.根据权利要求11所述的制造半导体装置的方法，其中：
形成所述掩模图案的方法进一步包含：进行光学近接校正以修改所述掩模布局，所述光掩模包含与修改的所述掩模布局对应的图案。
24.根据权利要求11所述的制造半导体装置的方法，其中：
所述第一栅极图案定义各个所述第一栅电极图案的平面形状，且
所述第二栅极图案定义各个所述第二栅电极图案的平面形状。
25.根据权利要求24所述的制造半导体装置的方法，其中：
所述第一单元布局包含在第一方向上延伸且沿与所述第一方向交叉的第二方向排列的多个所述第一栅极图案，
所述第二单元布局包含在所述第一方向上延伸且沿所述第二方向排列的多个所述第二栅极图案，
所述掩模布局交叠所述多个第一栅极图案且在所述第二方向上延伸，以与所述多个第一栅极图案之间的区域交叠。
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