KR100870189B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
반도체 소자 및 그 제조 방법에서, 상기 반도체 소자는 기판 상에 구비되고, 선폭이 상부로 갈수록 좁아지고 최상부가 뾰족한 형상을 갖는 돌출부를 포함하고, 상기 최상부의 뾰족한 부위의 표면이 제1 액티브 영역이 되는 액티브 패턴과, 상기 제1 액티브 영역이 노출되도록 상기 액티브 패턴 사이에 생성된 리세스부에 채워진 소자 분리막 패턴과, 상기 노출된 제1 액티브 영역 및 소자 분리막 패턴 상에 구비되고, 상기 제1 액티브 영역이 연장되는 방향과 수직한 방향으로 배치되는 게이트 구조물 및 상기 게이트 구조물 양측의 제1 액티브 영역 아래에 위치하는 소오스/드레인 영역을 포함한다. 상기 반도체 소자는 쇼트 채널 효과가 감소되고 높은 동작 전류를 갖는다.
Description
도 1은 구형 도체의 형상에 따른 전하의 분포를 나타낸다.
도 2는 타원형의 도체 내에서의 전하 분포를 나타낸다.
도 3은 2개의 평면 전극 구조를 도시한 것이다.
도 4는 평면과 콘 형태의 전극 구조를 도시한 것이다.
도 5는 본 발명의 실시예 1에 따른 MOS 트랜지스터의 평면도이다.
도 6은 도 5의 I_I' 부위를 절단하였을 때 보여지는 MOS 트랜지스터의 단면도이다.
도 7은 본 발명의 실시예 1에 따른 MOS 트랜지스터의 사시도이다.
도 8은 도 6에 도시된 액티브 패턴의 최상부를 확대 도시한 것이다.
도 9 내지 도 14는 도 5에 도시된 MOS 트랜지스터를 제조하기에 적합한 방법을 나타내는 단면도들이다.
도 15 내지 도 18은 도 5에 도시된 MOS 트랜지스터를 제조하기에 적합한 다른 방법을 나타내는 단면도들이다.
도 19는 본 발명의 실시예 2에 따른 MOS 트랜지스터의 단면도이다.
도 20 및 21은 도 19에 도시된 MOS 트랜지스터를 형성하는 방법을 설명하기 위한 단면도들이다.
도 22는 본 발명의 실시예 3에 따른 MOS 트랜지스터의 평면도이다.
도 23은 실시예 3의 MOS 트랜지스터를 형성하기 위하여 사용되는 하드 마스크 패턴의 형상을 나타낸다.
도 24는 본 발명의 실시예 4에 따른 MOS 트랜지스터의 평면도이다.
도 25는 도 24의 II-II' 부위를 절단하였을 때 보여지는 MOS 트랜지스터의 단면도이다.
도 26은 본 발명의 실시예 5에 따른 MOS 트랜지스터의 단면도이다.
도 27은 본 발명의 실시예 6에 따른 비휘발성 메모리 소자의 셀 트랜지스터의 단면도이다.
도 28 및 도 29는 도 27에 도시된 실시예 6의 비휘발성 메모리 장치를 형성하는 방법을 설명하기 위한 단면도이다.
도 30은 본 발명의 실시예 7에 따른 비휘발성 메모리 소자의 셀 트랜지스터의 단면도이다.
도 31은 실시예 2의 트랜지스터 제조 방법에 의해 제조된 MOS 트랜지스터의 SEM 사진이다.
도 32는 도 31에서 액티브 패턴 부위를 확대한 SEM 사진이다.
도 33은 실험예 1 및 2의 트랜지스터에서 각 게이트 전압별로 드레인 전압에 따른 드레인 전류를 측정한 그래프이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 빠른 동작 속도를 갖는 트랜지스터 및 그 제조 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 소자도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 소자는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 소자는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
상기 반도체 소자를 구성하는 기본적인 단위 소자로서 전계 효과 모오스 트랜지스터(MOSFET, 이하, 트랜지스터)가 있다. 상기 트랜지스터는 저전압에서 고속 동작을 할 수 있으며, 소형화, 집적화되는 방향으로 발전되고 있다.
이와같이, 상기 트랜지스터가 집적화됨에 따라 게이트 전극의 길이가 매우 짧아지고 있다. 그런데, 상기 게이트 전극의 길이가 짧아짐에 따라, 드레인에 의한 장벽이 낮아지게 되는 DIBL(Gate Induced Barrier Lowering) 현상이 매우 현저해진다. 때문에, 게이트 전극에 의해 전하들이 유기되기 보다는 드레인 전압에 의해 대부분 유기됨으로써 스위칭 기능을 할 수 없는 등의 문제들이 발생하게 된다.
또한, 상기 트랜지스터를 고속으로 동작시키기 위해서는 게이트 전극의 너비를 증가시키는 것이 가장 간단하다. 그러나, 좁은 수평 면적 내에 상기 트랜지스터를 형성하여야 하므로 상기 게이트 전극의 너비를 증가시키기가 어려운 실정이며, 오히려 종래에 비하여 게이트 전극의 너비가 감소되어야 한다.
한편, 상기 게이트 전극의 너비가 계속적으로 감소됨에 따라 역협폭효과(inverse narrow width effect)에 의한 문턱 전압이 낮아지는 등의 문제가 발생한다. 이는, 게이트 전극의 너비 방향으로의 가장자리 부위에서는 상기 게이트 전극의 너비 방향으로의 중심 부위에서보다 문턱 전압이 낮아지게 되는데, 게이트 전극의 너비가 감소됨으로써 게이트 전극의 너비 방향으로의 가장자리 부위에 의한 문턱 전압 감소 효과가 매우 현저해지기 때문이다. 이로 인해, 상기 트랜지스터의 문턱 전압을 조절하는 것이 용이하지 않다.
더구나, 상기 게이트 전극에 의하여 전하들이 빠르게 유기되도록 하기 위해서 상기 게이트 절연막의 두께를 얇게 형성하는 것이 바람직하다. 그러나, 상기 게이트 절연막의 두께를 얇게 형성하는 경우에는 게이트 전극과 채널 사이의 누설 전류가 매우 증가하게 되어 신뢰성이 나빠지게 된다.
따라서, 본 발명의 제1 목적은 고집적화되면서 빠른 동작 속도 및 높은 신뢰성을 갖는 반도체 소자를 제공하는데 있다.
본 발명의 제2 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 반도체 소자는, 기판 상에 구비되고 선폭이 상부로 갈수록 좁아지고 최상부가 뾰족한 형상을 갖는 돌출부를 포함하고, 상기 최상부의 뾰족한 부위의 표면이 제1 액티브 영역이 되는 액티브 패턴과, 상기 제1 액티브 영역이 노출되도록 상기 액티브 패턴 사이에 생성된 리세스부에 채워진 소자 분리막 패턴과, 상기 노출된 제1 액티브 영역 및 소자 분리막 패턴 상에 구비되고, 상기 제1 액티브 영역의 연장 방향과 수직한 방향으로 배치되는 게이트 구조물 및 상기 게이트 구조물 양측의 제1 액티브 영역 아래에 위치하는 소오스/드레인 영역이 포함된다.
상기 액티브 패턴은 삼각 기둥 형상을 갖는다. 그리고, 상기 삼각 기둥의 상부 모서리 부위가 제1 액티브 영역이 된다.
상기 액티브 패턴의 돌출부의 최상부의 표면은 라운드된 형상을 갖는 것이 바람직하다. 구체적으로, 상기 액티브 패턴의 돌출부의 최상부의 곡률 반경은 1 내지 25㎚인 것이 바람직하다.
상기 액티브 패턴은 상기 돌출부 양단으로부터 연장되고, 상기 제1 액티브 영역과 동일한 높이에 위치하고, 최상부면의 폭이 상기 제1 액티브 영역보다 넓은 제2 액티브 영역을 더 포함할 수 있다. 상기 제2 액티브 영역 아래에는 제1 액티브 영역 아래에 위치하는 소오스/드레인 영역의 일단부와 연결된 불순물 영역이 구비된다.
상기 제1 액티브 영역과 동일한 형상을 가지면서 상기 제1 액티브 영역과 서로 평행하도록 배치되고, 양단부가 상기 제2 액티브 영역과 연결되는 적어도 하나의 액티브 영역이 더 포함될 수 있다.
상기 게이트 구조물은 게이트 절연막 및 게이트 전극이 적층된 구조를 가질 수 있다.
상기 제1 액티브 영역과 대향하는 게이트 전극의 저면 부위는 상기 제1 액티브 영역을 향하여 뾰족한 형상을 가질 수 있다.
상기 게이트 전극의 저면은 상기 제1 액티브 영역보다 높게 위치할 수 있다.
상기 게이트 구조물은 터널 산화막, 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴이 적층된 구조를 가질 수 있다.
상기 전하 저장막 패턴은 불순물이 도핑된 폴리실리콘 또는 실리콘 질화물로 이루어질 수 있다.
상기 제1 액티브 영역과 대향하는 전하 저장막 패턴의 저면 부위는 상기 제1 액티브 영역을 향하여 뾰족한 형상을 가질 수 있다.
상기 전하 저장막 패턴의 저면은 상기 제1 액티브 영역보다 높게 위치할 수 있다.
상기한 제2 목적을 달성하기 위한 반도체 소자의 제조 방법으로, 기판의 일부를 식각하여, 선폭이 상부로 갈수록 좁아지고 최상부가 뾰족한 형상을 갖는 돌출부를 포함하고 상기 최상부의 뾰족한 부위의 표면이 제1 액티브 영역이 되는 액티브 패턴을 형성한다. 상기 돌출부 사이에 생성된 리세스부를 채우면서 상기 제1 액티브 영역이 노출되도록 절연 물질을 매립하여 소자 분리막 패턴을 형성한다. 상기 노출된 제1 액티브 영역 및 소자 분리막 패턴 상에 게이트 구조물을 형성한다. 다음에, 상기 게이트 구조물 양측의 제1 액티브 영역 아래에 불순물을 주입시켜 소오스/드레인 영역을 형성한다.
상기 액티브 패턴의 돌출부의 최상부의 표면은 라운드된 형상을 갖도록 형성 되는 것이 바람직하다.
상기 액티브 패턴을 형성하기 위하여, 먼저 상기 기판에 적어도 상기 제1 액티브 영역이 덮히도록 하드 마스크 패턴을 형성한다. 이 후, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 이방성 식각하여 측벽 경사를 갖는 트렌치를 형성한다. 다음에, 상기 액티브 패턴의 최상부가 뾰족한 형상이 되도록 상기 트렌치의 측벽의 일부를 제거한다.
상기 게이트 구조물은 게이트 절연막 및 게이트 전극을 포함할 수 있다.
또는, 상기 게이트 구조물은 터널 산화막, 전하 저장막 패턴, 유전막 및 콘트롤 게이트를 포함할 수 있다.
본 발명에 따른 반도체 소자는 트랜지스터의 채널이 형성되는 부위의 액티브 영역이 매우 뾰족하면서 라운드된 표면을 갖도록 함으로써 상기 채널 영역에서 전계가 집중된다. 때문에, 상기 반도체 소자는 게이트 전극에 전압이 인가되었을 때 상기 채널 영역에 유기되는 전하의 양이 크게 증가되므로, 응답 속도가 빨라질 뿐 아니라 드레인 전류가 매우 증가된다.
또한, 종래의 트랜지스터에 비해 게이트 절연막의 두께가 다소 두꺼워지더라도 상기 종래의 트랜지스터와 동일한 성능(performance)을 가질 수 있다. 그러므로, 종래의 트랜지스터에 비해 게이트 절연막을 통한 누설 전류가 감소되어 높은 신뢰성을 가질 수 있다.
이와같이, 본 발명에 따른 반도체 소자는 액티브 영역의 형상을 변경함으로써 게이트 절연막의 두께를 감소시키지 않고도 충분히 빠른 응답속도를 갖게 된다. 이하에서는, 상기 액티브 영역의 형상에 따른 전계의 변화에 대하여 간단하게 설명하고자 한다.
먼저, 도체의 형상에 따른 전하의 분포 차이에 대해 설명한다.
도 1은 구형 도체의 형상에 따른 전하의 분포를 나타내고, 도 2는 타원형의 도체 내에서의 전하 분포를 나타낸다.
도 1에 도시된 것과 같이, 구형의 도체의 경우에는 전하들이 전 표면에 걸쳐 매우 고르게 분포하고 있다. 반면에, 도 2에 도시된 것과 같이, 타원형의 도체 내에서는 일부 영역 즉, 타원형의 뾰족한 가장자리 부위에서 전하들이 집중적으로 분포하고 있음을 알 수 있다.
즉, 동일한 전압을 인가하더라도 뾰족하거나 날카로운 면에서는 높은 전계가 형성되며, 이로 인해 다른 부위에서보다 많은 전하를 유기할 수 있음을 알 수 있다.
도 3은 2개의 평면 전극 구조를 도시한 것이고, 도 4는 평면과 콘 형태의 전극 구조를 도시한 것이다.
상기 설명한 것과 같이, 전극의 형상에 따라 전하 분포가 다르기 때문에 상기 전극들의 형상에 따라 상기 전극들 사이에서 발생되는 전계의 세기는 서로 달라지게 된다.
즉, 도3에 도시된 것과 같이 2개의 평면 전극 사이의 전계의 세기는 전압(V)/이격 거리(d)가 된다. 그러나, 상기 전극 중 적어도 하나의 형상이 뾰족하거나 날카롭게 형성되는 경우에는 전계의 왜곡이 매우 심해지며 이로인해 전계가 상 기 뾰족하거나 날카로운 부위에 집중된다. 즉, 상기 전극들의 형상에 따라 변화되는 필드 강화 인자(field enhancement factor, β)가 전계의 세기에 영향을 미치게 된다. 그러므로, 도 4에 도시된 전극들 사이의 거리가 도 3의 전극들 사이의 거리와 동일하다 하더라도, 도 4에 도시된 전극들 사이의 전계의 세기는 상기 도 3에 도시된 전극들 사이의 전계의 세기보다 더욱 커지게 된다.
이와같이, 전극의 형상을 변화시킴으로써 동일한 전압이 인가되더라도 전계의 세기가 증가되거나 감소되도록 할 수 있다. 그러므로, 액티브 영역의 형상을 변화시킴으로써 반도체 소자의 각 요소들에 가해지는 전계를 변화시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
첨부된 도면들을 참조하여 본 발명의 실시예들에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 패턴 또는 전극들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패턴 또는 전극들이 기판, 각 층(막), 패턴 또는 전극들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 패턴 또는 전극들이 직접 기판, 각 층(막), 패턴 또는 전극들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 패 턴, 다른 패드 또는 다른 전극들이 기판 상에 추가적으로 형성될 수 있다. 또한, 층(막)들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막)들을 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2"는 각 층(막)들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
실시예 1
도 5는 본 발명의 실시예 1에 따른 MOS 트랜지스터의 평면도이다. 도 6은 도 5의 I_I' 부위를 절단하였을 때 보여지는 MOS 트랜지스터의 단면도이다. 도 7은 본 발명의 실시예 1에 따른 MOS 트랜지스터의 사시도이다. 도 8은 도 6에 도시된 액티브 패턴의 최상부를 확대 도시한 것이다.
도 5 내지 7을 참조하면, 단결정 실리콘으로 이루어지는 기판(100) 상에 선폭이 상부로 갈수록 좁아지고 최상부가 뾰족한 형상을 갖는 돌출부를 포함하는 액티브 패턴(118)이 구비된다. 상기 액티브 패턴(118)에서 최상부의 뾰족한 부위의 표면은 제1 액티브 영역(118a)이 된다. 상기 제1 액티브 영역(118a)에는 트랜지스터의 채널이 형성되어야 한다. 그러므로, 상기 제1 액티브 영역(118a)은 제1 방향으로 연장되는 형상을 갖는다.
상기 액티브 패턴(118)의 돌출부는 삼각 기둥 형상을 가지게 되며, 상기 삼각 기둥의 하나의 모서리 부위가 상기 제1 액티브 영역(118a)이 된다. 또한, 상기 돌출부의 최상부가 뾰족한 형상을 갖기 때문에 상기 제1 액티브 영역(118a)은 매우 좁은 폭을 갖는다.
도 8에 도시된 것과 같이, 상기 제1 액티브 영역(118a)에 해당하는 상기 액티브 패턴(118)의 첨단부는 평탄한 면이 없이 라운드된 형상을 가지며, 구체적으로 1 내지 25㎚ 정도의 곡률 반경을 갖는다.
그런데, 라운드된 형상, 뾰족한 형상 또는 각진 형상을 갖는 부위에서는 동일한 전압에 대하여 높은 전계(electric field)가 가해지게 된다. 그러므로, 동일한 전압을 인가하였을 때 상기 뾰족한 부위에서는 평탄한 부위에서보다 더욱 많은 전하를 집중적으로 유기시킬 수 있다. 즉, 뾰족한 형상을 갖는 상기 제1 액티브 영역(118a)에 트랜지스터의 채널이 형성되는 경우에는, 게이트 전극(128)에 의하여 상기 제1 액티브 영역(118a)으로 유기되는 전하들이 매우 증가하게 되어 온 전류(On current)가 증가하게 되고 동작 속도가 매우 빨라지게 된다.
또한, 도시된 것과 같이 상기 액티브 패턴(118)은 상기 돌출부의 양단부로 부터 연장되고 상기 제1 액티브 영역(118a)과 동일한 높이에 위치하는 제2 액티브 영역(118b)을 포함한다. 상기 제2 액티브 영역(118b)의 폭은 상기 제1 액티브 영역(118a)의 폭보다 넓다.
상기 액티브 패턴(118)들 사이에 생성된 리세스부에는 소자 분리막 패턴(124)들이 채워져 있다. 또한, 상기 소자 분리막 패턴(124)들 사이에는 상기 제1 액티브 영역(118a)이 노출되어 있다. 이 때, 상기 액티브 패턴(118)의 측벽 부위는 상기 소자 분리막 패턴(124)에 의해 덮여 있는 것이 바람직하다. 상기 소자 분리막 패턴(124)은 실리콘 산화물과 같은 절연 물질을 포함한다.
상기 노출된 제1 액티브 영역(118a) 및 소자 분리막 패턴(124) 상에는 게이 트 절연막(126)이 구비된다. 상기 게이트 절연막(126)은 실리콘 산화물, 고유전율을 갖는 금속 산화물, 질화물 등으로 이루어질 수 있다. 이들은 단독으로 또는 조합하여 사용할 수 있다.
상기 게이트 절연막(126) 상에는 상기 제1 액티브 영역(118a)의 연장 방향과 수직한 방향으로 연장되는 게이트 전극(128)이 구비된다. 상기 게이트 전극(128)은 금속 물질, 불순물이 도핑된 반도체 물질 등으로 이루어질 수 있다. 이들은 단독으로 또는 조합하여 사용할 수 있다. 이 때, 상기 게이트 전극(128)의 저면은 상기 제1 액티브 영역(118a) 보다 높게 위치하게 된다.
상기 게이트 전극(128) 양측의 제1 액티브 영역(118a) 아래에는 소오스/드레인 영역이 구비된다. 또한, 상기 제2 액티브 영역(118b) 아래에는 제1 액티브 영역 (118a) 아래에 위치하는 소오스/드레인 영역의 일단부와 연결된 불순물 영역이 구비된다. 도시되지는 않았지만, 상기 제2 액티브 영역(118b) 상에는 상기 불순물 영역 및 소오스/드레인 영역과 전기적으로 연결되는 콘택 플러그가 구비될 수 있다.
설명한 것과 같이, 본 실시예에 따른 트랜지스터는 채널이 형성되는 부위가 매우 뾰족한 형상을 가지고 있으며, 게이트 전극의 유효 폭이 매우 좁다.
그러나, 상기 제1 액티브 영역(118a)의 뾰족한 형상적 특징으로 인해 필드 강화 인자(field enhancement factor, β)가 매우 커지게 되고, 이로 인해 상기 트랜지스터의 게이트 전극(128)에 전압을 인가하였을 때 상기 제1 액티브 영역(118a)에 유기되는 전하의 양이 매우 증가하게 된다. 때문에, 상기 트랜지스터에 채널이 매우 빠르게 형성될 뿐 아니라 드레인 전류도 매우 증가하게 된다.
이와 같이, 상기 트랜지스터의 드레인 전류가 상승하게 되고 동작 속도가 빠르므로, 평탄한 채널 영역을 갖는 종래의 트랜지스터에 비해 상기 게이트 절연막의 두께가 다소 두꺼워지더라도 상기 종래의 트랜지스터와 동일한 성능(performance)을 가질 수 있다. 그러므로, 종래의 트랜지스터에 비해 게이트 절연막을 통한 누설 전류를 감소시킬 수 있어 높은 신뢰성을 갖는다.
또한, 상기 게이트 전극(128)에 인가되는 전압에 따라 대부분 전하가 유기되기 때문에, 상기 게이트 전극(128)의 길이가 감소되더라도 쇼트 채널 효과가 거의 발생되지 않게 된다.
더구나, 상기 트랜지스터는 매우 작은 게이트 전극(128)의 유효 폭을 가지므로 반도체 소자를 고도로 집적화시킬 수 있다.
도 9 내지 도 14는 도 5에 도시된 MOS 트랜지스터를 제조하기에 적합한 방법을 나타내는 단면도들이다.
도 9를 참조하면, 단결정 실리콘으로 이루어지는 기판(100) 상에 적어도 기판의 액티브 영역을 덮는 마스크 패턴(106)을 형성한다. 상기 마스크 패턴(106)은 패드 산화막 패턴(102) 및 실리콘 질화막 패턴(104)이 적층된 구조를 갖는다.
구체적으로, 상기 마스크 패턴(106)은 적어도 채널 영역을 포함하는 제1 액티브 영역과 상기 제1 액티브 영역의 양단부로부터 연장되는 제2 액티브 영역을 덮도록 형성한다. 그런데, 상기 제1 액티브 영역이 상기 제2 액티브 영역에 비해 작은 선폭을 가지므로, 상기 제1 액티브 영역 상에 형성되는 제1 부위의 마스크 패턴 은 상기 제2 액티브 영역 상에 형성되는 제2 부위의 마스크 패턴에 비해 작은 선폭을 갖는다.
상기 마스크 패턴(106)을 식각 마스크로 사용하여 상기 기판을 이방성 식각함으로써 제1 예비 액티브 패턴(108)을 형성한다. 상기 제1 예비 액티브 패턴(108)의 양측에는 제1 예비 리세스부(110)가 생성된다. 상기 기판(100)을 이방성 식각할 때, 상기 제1 예비 액티브 패턴(108)이 하부에서 상부로 갈수록 선폭이 감소되는 측벽 경사를 갖도록 경사 식각을 수행한다. 상기 식각 공정을 수행할 때, 상기 마스크 패턴(106)도 일부 제거되어 그 두께가 낮아지게 된다.
도 10을 참조하면, 상기 제1 예비 액티브 패턴(108)의 측벽 부위를 열산화시켜 제1 측벽 산화막(112)을 형성한다. 상기 제1 예비 액티브 패턴(108)의 측벽을 열산화하면, 상기 제1 예비 액티브 패턴(108)의 측벽과 산화제가 서로 반응하게 되어 상기 제1 예비 액티브 패턴(108)의 측벽이 다소 소모되면서 제1 측벽 산화막(112)이 형성된다. 상기 공정을 수행하면, 상기 제1 예비 액티브 패턴(108)보다 좁은 선폭을 갖는 제2 예비 액티브 패턴(114)이 형성된다.
도 11을 참조하면, 상기 제1 측벽 산화막(112)을 제거한다. 상기 공정을 수행하면, 제2 예비 액티브 패턴(114) 양측으로는 상기 제1 예비 리세스부(110)보다 넓은 내부폭을 갖는 제2 예비 리세스부(116)가 생성된다.
도 12를 참조하면, 상기 제2 예비 액티브 패턴(114)의 표면 부위를 열산화시켜 제2 측벽 산화막(120)을 형성한다. 상기 제2 측벽 산화막(120)을 형성함으로써, 상기 제2 예비 액티브 패턴(114)보다 폭이 좁으면서 뾰족한 상부를 갖는 액티브 패 턴(118)이 형성된다. 상기 액티브 패턴(118)의 첨단부의 표면은 라운드된 형상을 갖는다. 또한, 상기 액티브 패턴(118)의 양측에는 리세스부(122)가 생성된다.
상기 공정에 의해 형성된 액티브 패턴(118)은 기판으로부터 돌출되고 상부가 뾰족한 형상을 갖는 제1 액티브 영역(118a)과, 상기 제1 액티브 영역(118a)의 양단부로부터 연장되고 상기 제1 액티브 영역(118a)보다 넓은 제2 액티브 영역(도시안됨)을 포함한다.
도시되지는 않았지만, 열산화 공정에 의하여 측벽 산화막을 형성하는 단계와, 상기 측벽 산화막을 제거하는 단계를 수 회에 걸쳐 반복 수행함으로써, 상기 제1 액티브 영역이 더욱 뾰족한 형상을 갖는 액티브 패턴(118)을 형성할 수 있다. 또한, 최종적으로 형성되는 측벽 산화막은 제거하지 않고 남겨두어 소자 분리막 패턴의 일부로 사용할 수 있다.
도 13을 참조하면, 상기 액티브 패턴(118)의 양측에 생성된 리세스부(122)를 매립하도록 실리콘 산화물을 증착시킨다. 이 후, 상기 리세스부(122) 내부에만 상기 실리콘 산화물이 남아있도록 상기 실리콘 산화물을 평탄화하여 제거함으로써 소자 분리막 패턴을 형성한다. 이 때, 상기 마스크 패턴의 표면이 노출되도록 화학기계적 연마 공정을 수행하는 것이 바람직하다. 상기 연마 공정 시에 마스크 패턴의 표면도 일부 제거된다.
다음에, 상기 마스크 패턴을 제거함으로써 상기 제1 액티브 영역(118a) 및 제2 액티브 영역(118b)을 노출시킨다.
본 실시예에서는, 상기 연마 공정을 수행한 이 후에 마스크 패턴이 매우 얇 게 남아있도록 상기 마스크 패턴의 증착 두께를 조절함으로써 상기 제1 및 제2 액티브 영역의 표면과 상기 소자 분리막 패턴의 상부면이 거의 동일한 평면 상에 위치하게 되도록 한다.
도 14를 참조하면, 상기 액티브 패턴(118) 및 소자 분리막 패턴(124) 상에 게이트 절연막(126)을 형성한다. 상기 게이트 절연막은 실리콘 산화물, 실리콘 질화물 또는 고유전율을 갖는 금속 산화물등으로 형성될 수 있다. 이들은 단독, 또는 혼합하여 사용할 수 있다. 여기서, 상기 고유전율은 실리콘 질화물보다 높은 유전율을 의미한다.
상기 게이트 절연막 상에는 게이트 도전막(도시안됨)을 형성한다. 상기 게이트 도전막은 불순물이 도핑된 폴리실리콘, 금속, 금속 질화막 또는 금속 실리사이드로 형성할 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 게이트 도전막을 패터닝하여 상기 제1 액티브 영역(118a)이 연장되는 방향과 수직한 방향으로 연장되는 게이트 전극(128)을 형성한다.
이와는 달리, 상기 게이트 절연막(126) 및 게이트 전극(128)을 다마신 방식으로 형성할 수도 있다. 구체적으로, 상기 액티브 패턴(118) 및 소자 분리막 패턴 (124)상에 상기 게이트 절연막(126) 및 게이트 전극(128)이 형성되는 부위가 선택적으로 개구된 몰드 패턴을 형성한다. 상기 몰드 패턴의 저면에 실리콘 산화물로 이루어지는 게이트 절연막(126)을 형성한다. 이 후, 상기 게이트 절연막(126) 상에 상기 몰드 패턴의 내부를 채우도록 게이트 도전막을 형성한다. 다음에, 상기 몰드 패턴의 상부면이 노출되도록 상기 게이트 도전막을 화학 기계적으로 연마하는 단계 를 포함한다.
이 후에, 상기 게이트 전극(128) 양측의 제1 액티브 영역(118a) 및 제2 액티브 영역 아래에 불순물을 주입시켜 소오스/드레인 영역을 형성한다.
도 15 내지 도 18은 도 5에 도시된 MOS 트랜지스터를 제조하기에 적합한 다른 방법을 나타내는 단면도들이다.
이하에서 설명하는 MOS 트랜지스터 제조 방법은 상기 액티브 패턴을 형성하기 위한 단계를 제외하고는 상기에서 설명한 MOS 트랜지스터 제조 방법과 동일하다.
도 15를 참조하면, 단결정 실리콘으로 이루어지는 기판(100) 상에 패드 산화막(130) 및 실리콘 질화막(132)을 형성한다. 이 후, 상기 실리콘 질화막(132) 상에 포토레지스트를 코팅하고, 노광, 현상 및 경화 공정을 통해 상기 포토레지스트를 패터닝함으로써 예비 포토레지스트 패턴(134)을 형성한다. 다음에, 상기 예비 포토레지스트 패턴(134)을 산소 플라즈마를 사용하여 부분적으로 에싱함으로써 상기 예비 포토레지스트 패턴(134)에 비해 좁은 선폭을 갖는 포토레지스트 패턴(136)을 형성한다.
상기 포토레지스트 패턴(136)은 채널 영역을 포함하는 제1 액티브 영역과 상기 제1 액티브 영역의 양단부로부터 연장되는 제2 액티브 영역을 덮도록 형성한다. 그런데, 상기 제1 액티브 영역이 상기 제2 액티브 영역에 비해 작은 선폭을 가지므로, 상기 제1 액티브 영역 상에 형성되는 제1 부위의 포토레지스트 패턴은 상기 제 2 액티브 영역 상에 형성되는 제2 부위의 포토레지스트 패턴에 비해 작은 선폭을 갖는다.
도 16을 참조하면, 상기 포토레지스트 패턴(136)을 식각 마스크로 사용하여 상기 실리콘 질화막(132)을 식각함으로써 예비 실리콘 질화막 패턴(138)을 형성한다. 이 후, 상기 예비 실리콘 질화막 패턴(138)의 일부를 등방성으로 식각함으로써 상기 예비 실리콘 질화막 패턴(138)에 비해 좁은 선폭을 갖는 실리콘 질화막 패턴(104)을 형성한다. 상기 실리콘 질화막 패턴(104)이 완성되면, 상기 포토레지스트 패턴(136)을 에싱 및 스트립 공정을 통해 제거한다.
상기 설명한 포토레지스트 패턴의 부분적인 플라즈마 에싱 공정이나, 상기 마스크 패턴의 일부를 등방성 식각하는 공정은 보다 좁은 선폭을 갖는 마스크를 형성하기 위한 과정이다. 그러므로, 이 전에 수행하였던 포토레지스트 패턴의 부분적인 플라즈마 에싱 공정이나, 상기 마스크 패턴의 일부를 등방성 식각하는 공정 중 하나의 공정만을 수행하여 공정을 단순화할 수 있다.
도 17을 참조하면, 상기 실리콘 질화막 패턴(104)을 사용하여 상기 패드 산화막(130) 및 기판(100)을 식각함으로써 예비 액티브 패턴(117)을 형성한다. 상기 예비 액티브 패턴의 양측에는 리세스부(122)가 생성된다. 상기 기판(100)을 이방성 식각할 때, 상기 예비 액티브 패턴(117)이 하부에서 상부로 갈수록 선폭이 감소되는 측벽 경사를 갖도록 경사 식각을 수행한다.
이 경우, 상기 제1 액티브 영역이 형성될 부위의 마스크 패턴(106)은 선폭이 매우 좁다. 때문에, 상기 예비 액티브 패턴(117)에서 제1 액티브 영역 부위는 매우 좁은 폭을 갖게 된다. 또한, 상기 제1 예비 액티브 패턴(117)의 최상부는 뾰족한 형상을 갖게된다.
도 18을 참조하면, 상기 예비 액티브 패턴(117) 및 기판의 표면을 등방성 식각함으로써 최상부가 더욱 뾰족한 형상을 갖는 액티브 패턴(118)을 형성한다.
한편, 상기 액티브 패턴을 형성하기 위한 공정을 단순화하기 위하여, 이 전에 수행하였던 마스크 패턴의 일부를 등방성 식각하는 공정만을 수행하거나 또는 상기 예비 액티브 패턴을 등방성 식각하는 공정만을 수행할 수도 있다.
다음에, 도 13 및 도 14를 참조로 설명한 것과 동일한 공정을 수행하여, 소자 분리막 패턴, 게이트 절연막, 게이트 전극 및 소오스/드레인 영역을 형성함으로써 MOS 트랜지스터를 완성한다.
실시예 2
도 19는 본 발명의 실시예 2에 따른 MOS 트랜지스터의 단면도이다. 이하에서 설명하는 실시예 2에 따른 MOS 트랜지스터는 게이트 및 소자 분리막 패턴의 형상을 제외하고는 실시예 1과 동일하다. 그러므로, 중복되는 설명은 생략한다.
단결정 실리콘으로 이루어지는 기판(100) 상에 선폭이 상부로 갈수록 좁아지고 최상부가 뾰족한 형상을 갖는 돌출부를 포함하는 액티브 패턴(118)이 구비된다. 상기 액티브 패턴(118)의 상부면에서 뾰족한 부위가 제1 액티브 영역(118a)이 되고, 상기 제1 액티브 영역(118a)과 연결되고 상기 제1 액티브 영역(118a)보다 넓은 폭을 갖는 부위가 제2 액티브 영역이 된다.
상기 액티브 패턴(118)들 사이에 생성된 리세스부에는 소자 분리막 패턴(124)들이 채워져 있다. 상기 소자 분리막 패턴(124)의 상부면은 상기 액티브 패턴(118a)의 상부면에 비해 높게 위치한다.
또한, 상기 소자 분리막 패턴(124)에서 제1 액티브 영역(118a)과 대향하는 부위는 상대적으로 낮은 단차를 가짐으로써, 상기 제1 액티브 영역(118a)을 노출시키는 개구부(130)가 생성되어 있다.
상기 개구부(130) 저면에 노출된 제1 액티브 영역(118a) 및 소자 분리막 패턴(124) 상에는 게이트 절연막(126)이 구비된다. 상기 게이트 절연막(126) 상에는 상기 제1 액티브 영역(118a)의 연장 방향과 수직한 방향으로 연장되는 게이트 전극(128)이 구비된다. 상기 게이트 전극(128) 양측의 제1 액티브 영역(118a) 아래에는 소오스/드레인 영역이 구비된다.
상기 본 발명의 실시예 2에 따른 MOS 트랜지스터를 제조하는 방법은 상기 도 9 내지 도 14를 참조로 설명한 것과 공정과 매우 유사하다. 그러므로, 도 20 및 21을 참조하여 상기 실시예 1의 MOS 트랜지스터의 제조 방법과 다소 다른 부분만을 설명한다.
먼저, 도 9 내지 도 12에 도시된 것과 동일한 공정을 수행하여 액티브 패턴을 형성한다. 이 후, 도 20을 참조하면, 상기 마스크 패턴(106)을 일정 두께 이상으로 남기면서 상기 리세스부에 매립된 실리콘 산화막을 연마하여 소자 분리막 패턴(124)을 형성한다. 이를 위해, 이 전의 공정에서 상기 마스크 패턴(106)을 형성 하기 위한 실리콘 질화막을 충분한 두께로 형성하여야 한다.
다음에, 도 21을 참조하면, 상기 마스크 패턴(106)을 습식 식각 공정을 수행하여 제거함으로써 제1 액티브 영역(118a) 및 제2 액티브 영역을 노출시키는 개구부(130)를 생성한다.
이 후에, 도시하지는 않았지만, 상기 13 및 14를 참조로 설명한 것과 동일한 공정을 수행함으로써 실시예2의 MOS 트랜지스터를 형성할 수 있다.
실시예 3
도 22는 본 발명의 실시예 3에 따른 MOS 트랜지스터의 평면도이다.
이하에서 설명하는 실시예 3에 따른 MOS 트랜지스터는 2 이상의 채널을 갖는 것을 제외하고는 실시예 1과 동일하다. 그러므로, 중복되는 설명은 생략한다.
도 22를 참조하면, 단결정 실리콘으로 이루어지는 기판에는 선폭이 상부로 갈수록 좁아지고 최상부가 뾰족한 형상을 갖는 돌출부들을 포함하는 액티브 패턴(202)이 구비된다. 상기 돌출부들은 삼각 기둥 형상을 가지며 서로 평행하게 배치된다. 상기 돌출부의 최상부의 표면은 평탄한 부분이 없이 라운드된 형상을 갖는다. 상기 돌출부의 최상부의 곡률 반경은 1 내지 25㎚을 갖는다.
상기 돌출부들 최상부의 뾰족한 부위의 표면은 각각 제1 액티브 영역(202a)들이 된다. 또한, 상기 제1 액티브 영역(202a)들에는 트랜지스터의 채널들이 형성되어야 한다. 따라서, 상기 제1 액티브 영역(202a)들은 각각 제1 방향으로 연장되는 형상을 갖는다. 즉, 하나의 트랜지스터에는 다수의 채널 영역이 구비됨으로써, 트랜지스터를 동작시켰을 때 상기 각각의 채널 영역으로부터 전류 경로(current path)들이 생성된다. 그러므로, 상기 트랜지스터의 드레인 전류가 증가하게 될 뿐 아니라 동작 속도도 매우 빨라지게 된다.
또한, 도시된 것과 같이 상기 액티브 패턴(202)은 상기 돌출부들의 양단부들을 모두 연결시키면서, 상기 제1 액티브 영역(202a)들과 동일한 높이에 위치하는 제2 액티브 영역(202b)을 포함한다. 상기 제2 액티브 영역의 폭은 상기 제1 액티브 영역의 폭보다 넓다.
상기 액티브 패턴(202)들 사이에 생성된 리세스부에는 소자 분리막 패턴(204)들이 채워져 있다. 그리고, 상기 소자 분리막 패턴(204)들 사이에는 상기 제1 액티브 영역(202a)들 및 제2 액티브 영역(202b)이 노출되어 있다.
상기 노출된 제1 액티브 영역(202a)들 및 소자 분리막 패턴(204) 상에는 게이트 절연막이 구비된다. 상기 게이트 절연막 상에는 상기 제1 액티브 영역(202a)의 연장 방향과 수직한 방향으로 연장되는 게이트 전극(210)이 구비된다. 상기 게이트 전극(210)은 금속 물질 또는 불순물이 도핑된 반도체 물질로 이루어질 수 있다.
상기 게이트 전극(210) 양측의 제1 액티브 영역(202a)들 아래에는 소오스/드레인 영역이 구비된다. 또한, 상기 제2 액티브 영역(202b) 아래에는 제1 액티브 영역(202a) 아래에 위치하는 소오스/드레인 영역의 일단부와 연결된 불순물 영역이 구비된다. 도시되지는 않았지만, 상기 제2 액티브 영역(202b) 상에는 상기 불순물 영역 및 소오스/드레인 영역과 전기적으로 연결되는 콘택 플러그가 구비될 수 있 다.
설명한 것과 같이, 본 실시예에 따른 트랜지스터는 채널이 형성되는 부위가 매우 뾰족한 형상을 가지고 있을 뿐 아니라, 트랜지스터를 동작시켰을 때 다수의 채널이 생성되기 때문에 드레인 전류가 증가되고 동작 속도가 매우 빠르다.
도 22에 도시된 실시예 3의 MOS 트랜지스터를 형성하는 방법은 상기 액티브 패턴을 패터닝하기 위한 마스크로 사용되는 하드 마스크 패턴의 형상을 제외하고는 실시예 1의 MOS 트랜지스터를 형성하는 방법과 동일하다.
도 23은 실시예 3의 MOS 트랜지스터를 형성하기 위하여 사용되는 하드 마스크 패턴의 형상을 나타낸다.
도 23을 참조하면, 하나 이상의 제1 액티브 영역들이 서로 평행한 형상을 갖도록 하기 위하여, 상기 기판 상에 형성되는 상기 하드 마스크 패턴(206)은 제1 선폭을 갖고 다수의 제1 액티브 영역이 형성될 부위에 서로 평행하게 배치되는 라인 형상을 갖는 제1 부분(206a)과, 상기 제1 선폭보다 넓은 제2 선폭을 갖고 상기 제1 부분에 포함된 각 라인들의 양 단부들과 모두 연결되고 제2 액티브 영역이 형성될 부위에 배치되는 제2 부분(206b)을 포함하여야 한다. 상기와 같은 형상의 하드 마스크 패턴을 사용하면서 실시예 1의 MOS 트랜지스터 형성 방법을 동일하게 수행함으로써, 실시예 3의 MOS 트랜지스터를 제조할 수 있다.
실시예 4
도 24는 본 발명의 실시예 4에 따른 MOS 트랜지스터의 평면도이다. 도 25는 도 24의 II-II' 부위를 절단하였을 때 보여지는 MOS 트랜지스터의 단면도이다.
이하에서 설명하는 실시예 3에 따른 MOS 트랜지스터는 SOI 기판에 형성된 것을 제외하고는 실시예 1과 동일하다. 그러므로, 중복되는 설명은 생략한다.
도 24 및 도 25를 참조하면, 단결정 실리콘으로 이루어지는 하부 기판(300) 상에 절연막(302)이 구비되어 있다. 상기 절연막(302) 상에는 단결정 실리콘으로 이루어지는 액티브 패턴(304)이 구비된다.
상기 액티브 패턴(304)은 선폭이 상부로 갈수록 좁아지고 최상부가 뾰족한 형상을 갖는 돌출부을 포함한다. 상기 돌출부 최상부의 뾰족한 부위의 표면은 각각 제1 액티브 영역(304a)이 된다. 또한, 상기 제1 액티브 영역(304a)에는 트랜지스터의 채널들이 형성되어야 한다.
또한, 상기 액티브 패턴(304)은 상기 돌출부의 양단부들을 연결시키면서, 상기 제1 액티브 영역(304a)과 동일한 높이에 위치하는 제2 액티브 영역(304b)을 포함한다. 상기 제2 액티브 영역(304b)의 폭은 상기 제1 액티브 영역(304a)의 폭보다 넓다.
상기 액티브 패턴(304)들 양측으로 소자 분리막 패턴(306)들이 구비된다. 또한, 상기 소자 분리막 패턴(306)들 사이에는 상기 제1 액티브 영역(304a) 및 제2 액티브 영역(304b)이 노출되어 있다.
상기 노출된 제1 액티브 영역(304a) 및 소자 분리막 패턴(306) 상에는 게이트 절연막이 구비된다. 상기 게이트 절연막 상에는 상기 제1 액티브 영역(304a)의 연장 방향과 수직한 방향으로 연장되는 게이트 전극(310)이 구비된다. 상기 게이트 전극(310)은 금속 물질 또는 불순물이 도핑된 반도체 물질로 이루어질 수 있다.
상기 게이트 전극(310) 양측의 제1 액티브 영역(304a)들 아래에는 소오스/드레인 영역이 구비된다. 또한, 상기 제2 액티브 영역(304b) 아래에는 제1 액티브 영역(304a) 아래에 위치하는 소오스/드레인 영역의 일단부와 연결된 불순물 영역이 구비된다. 도시되지는 않았지만, 상기 제2 액티브 영역(304b) 상에는 상기 불순물 영역 및 소오스/드레인 영역과 전기적으로 연결되는 콘택 플러그가 구비될 수 있다.
설명한 것과 같이, 본 실시예에 따른 트랜지스터는 매립되어 있는 절연막에 의해 하부 기판(300)과 채널 형성 영역이 서로 전기적으로 절연된다.
도 24에 도시된 실시예 4에 따른 MOS 트랜지스터는 SOI 기판을 사용하는 것을 제외하고는 실시예 1의 MOS 트랜지스터를 형성하는 방법과 동일한 방법으로 형성할 수 있다. 즉, 상기 설명한 실시예 1의 MOS 트랜지스터를 형성하는 2가지 방법중 어느 방법으로도 형성될 수 있다.
다만, 상기 절연막(302) 상에 구비되는 단결정 실리콘막을 식각하여 리세스부를 생성시킬 때, 상기 리세스부의 저면에 상기 절연막(302)이 노출되도록 하여야 한다.
한편, 상기 실시예 1의 첫 번째 MOS 트랜지스터 형성 방법을 사용하는 경우에는, 열산화를 통해 상기 측벽 산화막을 형성한 이 후에 상기 측벽 산화막을 제거 하는 공정을 수행하지 않는 것이 바람직하다. 이는 상기 측벽 산화막을 제거할 때 하부의 절연막(302)도 함께 제거될 수 있기 때문이다.
실시예 5
도 26은 본 발명의 실시예 5에 따른 MOS 트랜지스터의 단면도이다.
이하에서 설명하는 실시예 5에 따른 MOS 트랜지스터는 게이트 형상을 제외하고는 실시예 1과 동일하다.
도 26을 참조하면, 기판(100) 상에 실시예 1의 액티브 패턴과 동일한 액티브 패턴(118)이 구비된다.
상기 액티브 패턴(118)들 사이에 생성된 리세스부에는 소자 분리막 패턴(350)들이 채워져 있다. 또한, 상기 소자 분리막 패턴(350)들 사이에는 상기 제1 액티브 영역(118a)들이 노출되어 있다.
상기 소자 분리막 패턴(350)의 상부면은 평탄하지 않다. 구체적으로, 상기 제1 액티브 영역(118a)과 대향하지 않는 부위의 소자 분리막 패턴(350)의 상부면은 상기 제1 액티브 영역(118a)보다 더 높게 위치한다. 또한, 상기 제1 액티브 영역(118a)과 대향하는 부위에 위치하는 소자 분리막 패턴(350)은 다소 낮은 단차를 가짐으로써 상기 소자 분리막 패턴(350)의 사이에 제1 액티브 영역(118a)이 노출되어 있다. 특히, 상기 제1 액티브 영역(118a)과 대항하는 부위에 위치하는 상기 소자 분리막 패턴(350)은 하부로 갈수록 좁아지고 저면이 뾰족한 리세스부(350a)를 갖는다.
상기 소자 분리막 패턴(350) 및 액티브 패턴(118) 상에 게이트 절연막(352)이 구비된다. 상기 게이트 절연막(352) 상에는 상기 제1 액티브 영역(118a)의 연장 방향과 수직한 방향으로 연장되는 게이트 전극(354)이 구비된다. 상기 게이트 전극(354)은 금속 물질 또는 불순물이 도핑된 반도체 물질로 이루어질 수 있다.
상기 게이트 전극(354)의 저면은 상기 소자 분리막 패턴(350)의 상부면과 유사한 프로파일을 갖게된다. 즉, 상기 게이트 전극(354)의 저면은 평탄하지 않고, 상기 제1 액티브 영역(118a)과 서로 대향하는 부위가 뾰족한 형상을 갖는다. 보다 구체적으로, 상기 게이트 전극(354)의 저면에서 상기 제1 액티브 영역(118a)과 서로 대향하는 부위에서 가장 좁은 선폭을 갖게되며, 상기 제1 액티브 영역(118a)과 멀어질수록 넓은 선폭을 갖는다. 상기 제1 액티브 영역(118a)의 뾰족한 형상과 상기 게이트 전극(354)의 뾰족한 형상이 서로 대칭되는 형상을 갖는다.
상기 게이트 전극(354) 양측의 제1 액티브 영역 아래에는 소오스/드레인 영역이 구비된다. 또한, 상기 제2 액티브 영역 아래에는 제1 액티브 영역 아래에 위치하는 소오스/드레인 영역의 일단부와 연결된 불순물 영역이 구비된다. 도시되지는 않았지만, 상기 제2 액티브 영역 상에는 상기 불순물 영역 및 소오스/드레인 영역과 전기적으로 연결되는 콘택 플러그가 구비될 수 있다.
설명한 것과 같이, 본 실시예에 따른 트랜지스터의 게이트 전극의 저면의 뾰족한 부위는 상기 제1 액티브 영역의 뾰족한 부위와 서로 대칭되는 형상을 갖는다. 상기 게이트 전극의 형상적 특징에 의해 더욱 많은 전하들이 채널에 유기될 수 있어 동작 특성이 더욱 양호해진다.
도 26에 도시된 실시예 5의 MOS 트랜지스터를 형성하는 방법은 게이트 전극을 형성하는 방법을 제외하고는 실시예 1의 MOS 트랜지스터를 형성하는 방법과 동일하다.
구체적으로, 실시예 1의 MOS 트랜지스터 형성 방법에서 설명한 것과 동일한 공정을 수행하여, 액티브 패턴(118)을 형성한다.
상기 액티브 패턴(118)의 양측에 생성된 리세스부를 완전히 채우도록 실리콘 산화막을 증착시킨다. 이 후, 상기 실리콘 산화막의 상부면이 평탄하게 되도록 화학기계적 연마 공정을 수행한다. 이 때, 상기 평탄화된 실리콘 산화막은 상기 액티브 패턴(118)을 완전히 덮어야 한다.
다음에, 상기 제1 액티브 영역(118a)과 대향하는 부위의 실리콘 산화막을 이방성으로 식각하여 측벽 경사를 갖는 예비 개구부를 형성한다. 이 후에. 상기 제1 액티브 영역(118a)이 노출되도록 상기 예비 개구부 저부의 실리콘 산화막을 등방성으로 식각함으로써 상기 제1 액티브 영역(118a)과 대향하는 부위에 뾰족한 저면을 갖는 리세스(350a)를 생성시킨다. 또한, 상기 공정을 통해 소자 분리막 패턴(350)이 완성된다.
상기 소자 분리막 패턴(350) 상에 상기 실시예 1을 참조로 설명한 것과 동일한 공정을 수행하여 게이트 절연막(352) 및 게이트 전극(354)을 형성한다.
실시예 6
도 27은 본 발명의 실시예 6에 따른 비휘발성 메모리 소자의 셀 트랜지스터 의 단면도이다.
도 27을 참조하면, 기판 상에 실시예 1의 액티브 패턴과 동일한 액티브 패턴(118)이 구비된다. 상기 액티브 패턴(118)들 사이에 생성된 리세스부에는 소자 분리막 패턴(124)들이 채워져 있다.
상기 노출된 제1 액티브 영역(118a) 및 소자 분리막 패턴(124) 상에는 터널 산화막(400)이 구비된다. 상기 터널 산화막(400)은 실리콘 산화물로 이루어질 수 있다.
상기 터널 산화막(400) 상에는 전하 저장막 패턴(402a)이 구비된다. 상기 전하 저장막 패턴(402a)은 상기 제1 액티브 영역(118a)보다 높게 위치한다.
상기 전하 저장막 패턴(402a)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 또는, 상기 전하 저장막 패턴(402a)은 실리콘 질화물, 나노 크리스탈, 실리콘 탄화물, 고유전율을 갖는 금속 산화물 등으로 이루어질 수 있다. 이들은 단독으로 사용되는 것이 바람직하나, 서로 적층시켜 사용할 수도 있다.
상기 전하 저장막 패턴(402a)이 불순물이 도핑된 폴리실리콘으로 이루어지는 경우는 전하 플로팅 방식의 셀 트랜지스터이고, 상기 전하 저장막 패턴(402a)이 실리콘 질화물, 나노 크리스탈, 실리콘 탄화물, 고유전율을 갖는 금속 산화물 등으로 이루어지는 경우는 전하 트랩 방식의 셀 트랜지스터이다. 도시된 것과 같이, 상기 전하 저장막 패턴은 평탄한 상부면 및 저면을 갖는다.
도시되지는 않았지만, 본 발명의 다른 실시예로써, 상기 제1 액티브 영역(118a)과 대향하는 전하 저장막 패턴(402a)의 저면이 상기 제1 액티브 영 역(118a)을 향하여 뾰족한 형상을 가질 수도 있다. 이 경우, 상기 전하 저장막 패턴(402a)의 저면이 평탄한 경우에 비해 많은 전하를 저장시킬 수 있다.
상기 전하 저장막 패턴(402a) 상에는 유전막 패턴(404)이 구비된다. 상기 유전막 패턴(404)은 실리콘 산화물, 실리콘 질화물, 고유전율을 갖는 금속 산화물 등으로 이루어질 수 있다. 이들은 단독으로 또는 조합하여 사용할 수 있다.
상기 유전막 패턴(404) 상에는 상기 제1 액티브 영역 상을 가로지르는 방향으로 연장되는 콘트롤 게이트 패턴(406)이 구비된다. 상기 콘트롤 게이트 패턴(406)은 금속 물질, 불순물이 도핑된 반도체 물질 등으로 이루어질 수 있다. 이들은 단독으로 또는 조합하여 사용할 수 있다.
상기 전하 저장 패턴(402a) 양측의 제1 액티브 영역(118a) 아래에는 소오스/드레인 영역이 구비된다. 또한, 상기 제2 액티브 영역 아래에는 제1 액티브 영역 아래에 위치하는 소오스/드레인 영역의 일단부와 연결된 불순물 영역이 구비된다. 도시되지는 않았지만, 상기 제2 액티브 영역 상에는 상기 불순물 영역 및 소오스/드레인 영역과 전기적으로 연결되는 콘택 플러그가 구비될 수 있다.
설명한 것과 같이, 본 실시예에 따른 트랜지스터는 채널이 형성되는 부위가 매우 뾰족한 형상을 가지고 있다.
상기 제1 액티브 영역의 뾰족한 형상적 특징으로 인해 필드 강화 인자(field enhancement factor, β)가 매우 커지게 된다. 이로 인해 상기 셀 트랜지스터의 콘트롤 게이트 패턴에 프로그래밍 전압을 인가하였을 때 상기 제1 액티브 영역에 유기되는 전하의 양이 증가되고, 상기 전하 패턴으로 터널링되는 전하의 양도 증가하 게 된다. 따라서, 상기 셀 트랜지스터의 프로그래밍 특성이 양호해진다.
또한, 상기 콘트롤 게이트 패턴에 읽기 전압을 인가하였을 때에도 상기 제1 액티브 영역 형성되는 유기되는 전압이 증가하게 된다. 때문에, 평탄한 채널 영역을 갖는 종래의 셀 트랜지스터에 비하여 터널 산화막의 두께를 다소 두꺼워지더라도 상기 종래의 셀 트랜지스터와 동일한 온 전류 특성 및 동작 특성을 가질 수 있다. 또한, 상기 터널 산화막의 두께를 두껍게 함으로써, 터널 산화막을 통해 발생되는 누설 전류를 감소시킬 수 있어 신뢰성이 매우 높아지게 된다.
도시하지는 않았지만, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 셀 트랜지스터로써, 실시예 3에 도시되어 있는 액티브 패턴과 동일한 형상을 갖는 액티브 패턴에 각각 터널 산화막, 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴이 구비될 수도 있다.
도 28 및 도 29는 도 27에 도시된 실시예 6의 비휘발성 메모리 장치를 형성하는 방법을 설명하기 위한 단면도이다.
도 27에 도시된 실시예 6의 비휘발성 메모리 장치를 형성하는 방법은 게이트 구조물들을 형성하는 방법을 제외하고는 실시예 1의 MOS 트랜지스터를 형성하는 방법과 동일하다. 이하에서는, 도 28 및 도 29를 참조로 본 발명의 실시예 6의 비휘발성 메모리 장치를 형성하는 방법을 보다 상세하게 설명한다.
먼저, 실시예 1의 MOS 트랜지스터를 형성하는 방법에 따라 액티브 패턴 및 소자 분리막 패턴을 형성한다.
도 28을 참조하면, 상기 액티브 패턴 및 소자 분리막 패턴 상에 실리콘 산화물로 이루어지는 터널 산화막(400)을 형성한다.
상기 터널 산화막(400) 상에는 전하 저장막을 형성한다. 상기 전하 저장막은 불순물이 도핑된 폴리실리콘을 화학기상 증착법으로 증착시켜 형성할 수 있다. 또는, 상기 전하 저장막은 실리콘 질화물을 화학기상 증착법으로 증착시켜 형성할 수 있다. 이 후, 상기 전하 저장막을 부분적으로 이방성 식각하여 예비 전하 저장막 패턴(402)을 형성한다. 상기 예비 전하 저장막 패턴(402)은 상기 제1 액티브 영역의 연장 방향과 동일한 방향으로 연장된다.
도 29를 참조하면, 상기 예비 전하 저장막 패턴(402) 상에 유전막 및 콘트롤 게이트 도전막을 형성한다.
다음에, 상기 콘트롤 게이트 도전막, 유전막 및 예비 전하 저장막을 패터닝하여 전하 저장막 패턴(402a), 유전막 패턴(404) 및 콘트롤 게이트 패턴(406)을 형성한다. 상기 콘트롤 게이트 패턴(406)은 상기 제1 액티브 영역(118a)의 연장 방향과 수직한 방향으로 연장된다.
이 후, 콘트롤 게이트 패턴(406) 양측의 제1 액티브 영역(118a) 및 제2 액티브 영역 아래에 불순물을 주입시켜 소오스/드레인 영역을 형성함으로써 본 발명의 실시예 6에 따른 비휘발성 메모리 장치를 완성한다.
다른 실시예들로써, 도시하지는 않았지만, 실시예2 및 3에 도시되어 있는 각각의 액티브 패턴에 상기에서 설명한 것과 같은 터널 산화막, 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴이 구비되는 비휘발성 메모리 장치의 셀 트랜지 스터를 제공할 수 있다.
실시예 7
도 30은 본 발명의 실시예 7에 따른 비휘발성 메모리 소자의 셀 트랜지스터의 단면도이다. 이하에서 설명하는 실시예 7에 따른 비휘발성 메모리 소자의 셀 트랜지스터는 전하 저장막 패턴의 형상을 제외하고는 실시예 6의 셀 트랜지스터와 동일하다.
도 30을 참조하면, 기판 상에 실시예 1의 액티브 패턴과 동일한 액티브 패턴(118)이 구비된다. 상기 액티브 패턴(118)들 사이에 생성된 리세스부에는 소자 분리막 패턴(124)들이 채워져 있다. 상기 노출된 제1 액티브 영역(118a) 및 소자 분리막 패턴(124) 상에는 터널 산화막(450)이 구비된다. 상기 터널 산화막(450)은 실리콘 산화물로 이루어질 수 있다.
상기 터널 산화막(450) 상에는 전하 저장막 패턴(452)이 구비된다. 상기 전하 저장막 패턴(452)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 또는, 상기 전하 저장막 패턴(452)은 실리콘 질화물, 나노 크리스탈, 실리콘 탄화물, 고유전율을 갖는 금속 산화물 등으로 이루어질 수 있다. 이들은 단독으로 사용되는 것이 바람직하나, 서로 적층시켜 사용할 수도 있다.
상기 전하 저장막 패턴(452)의 상부면은 콘트롤 게이트 전극을 향하여 뾰족한 형상을 갖는다. 이 경우, 상기 전하 저장막 패턴(452)의 상부면이 평탄한 경우에 비하여 콘트롤 게이트 전극(456)에 따른 전하의 집중이 더욱 현저해질 수 있다. 따라서, 프로그래밍 및 소거 특성이 더욱 양호해질 수 있으며, 커플링율도 용이하게 조절할 수 있다.
상기 전하 저장막 패턴(452) 상에는 유전막 패턴(454)이 구비된다.
상기 유전막 패턴(454) 상에는 상기 제1 액티브 영역 상을 가로지르는 방향으로 연장되는 콘트롤 게이트 패턴(456)이 구비된다.
상기 전하 저장 패턴(452) 양측의 제1 액티브 영역(118a) 아래에는 소오스/드레인 영역이 구비된다.
다른 실시예들로써, 도시하지는 않았지만, 상기 전하 저장 패턴이 제1 액티브 영역 방향 및 콘트롤 게이트 패턴 방향으로 각각 뾰족한 형상을 가질 수도 있다. 이 경우에도, 프로그래밍 및 소거 동작이 양호해지며 커플링율의 조절이 용이하고 터널링 전류가 증가하는 등의 효과를 기대할 수 있다.
또 다른 실시예들로써, 도시하지는 않았지만, 실시예3 및 4에 도시되어 있는 각각의 액티브 패턴에 상기에서 설명한 것과 같은 터널 산화막, 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴이 구비되는 비휘발성 메모리 장치의 셀 트랜지스터를 제공할 수 있다.
트랜지스터 제조
상기 실시예 2의 트랜지스터 제조 방법에 따라 기판 상에 MOS 트랜지스터를 제조하고, 그 단면을 SEM으로 확인하였다.
도 31은 실시예 2의 트랜지스터 제조 방법에 의해 제조된 MOS 트랜지스터의 SEM 사진이다. 도 32는 도 31에서 액티브 패턴 부위를 확대한 SEM 사진이다.
도 31에서, 도면부호 118은 기판 상에 형성된 액티브 패턴, 124는 소자 분리막 패턴이다. 도면부호 126a, 126b 및 126c은 각각 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이며 상기 적층된 구조물들이 게이트 절연막의 역할을 한다. 또한, 464는 폴리실리콘으로 이루어지는 게이트 전극이다.
도 32를 참조하면, 상기 액티브 패턴(118)은 5㎚이하의 상부폭을 가지며, 게이트 절연막의 저면 아래까지 연장되어 있다.
비교 실험
상기 실시예 2의 트랜지스터 제조 방법에 따라서, 하기의 실험예 1의 NMOS 트랜지스터를 제조하였다. 또한, 상기 실시예 2의 트랜지스터 제조 방법에 따라서, 하기의 실험예 2의 PMOS 트랜지스터를 제조하였다.
실험예 1의 NMOS 트랜지스터
실험예 1의 NMOS 트랜지스터에 포함된 게이트 절연막은 실리콘 산화막 30Å/실리콘 질화막 48Å및 실리콘 산화막 53Å이 적층 구조를 갖는다. 이들의 등가 산화막 두께(EOT)는 107Å이다. 또한, 게이트 길이는 60㎚이고, 제1 액티브 영역은 5㎚ 이하의 폭을 갖는다.
실험예 2의 PMOS 트랜지스터
실험예 2의 PMOS 트랜지스터는 상기 실험예1의 NMOS 트랜지스터와 동일한 게이트 절연막 구조를 갖는다. 또한, 게이트 길이는 70㎚이고, 제1 액티브 영역은 5 ㎚ 이하의 폭을 갖는다. 상기 실험예 1의 트랜지스터와는 채널 영역 및 소오스/드레인 영역에 도핑되어 있는 불순물에서 차이가 있다.
게이트 전압에 따른 드레인 전류 측정
실험예 1의 NMOS트랜지스터에서 각 게이트 전압별로 드레인 전압에 따른 드레인 전류를 측정하였다. 또한, 실험예 2의 PMOS트랜지스터에서 각 게이트 전압별로 드레인 전압에 따른 드레인 전류를 측정하였다. 그리고, 측정된 결과가 도 33의 그래프에 도시되어 있다. 도 33에서, 횡축은 게이트 전압을 나타내고, 종축은 드레인 전류를 나타낸다.
도 33을 참조하면, 도면부호 500 및 502는 실험예 1의 NMOS 트랜지스터에서 측정된 것이다. 도면부호 500은 드레인 전류를 1V로 하였을 때를 나타내고, 도면부호 502는 드레인 전류를 0.01V로 하였을 때를 나타낸다.
또한, 도면부호 504 및 506은 실험예 2의 PMOS 트랜지스터에서 측정된 것이다. 도면부호 504는 드레인 전류를 -1V로 하였을 때를 나타내고, 도면부호 506은 드레인 전류를 -0.01V로 하였을 때를 나타낸다.
측정 결과, 실험예 2의 NMOS 트랜지스터의 문턱전압은 0.4V 이고, 실험예 3의 PMOS 트랜지스터의 문턱전압은 -0.55V 였다.
그리고, 실험예 2의 NMOS 트랜지스터에서의 포화 드레인 전류(Idsat)는 5.2㎂ 이고, 실험예 3의 PMOS 트랜지스터의 포화 드레인 전류는 -2.5㎂ 이였다. 이와같이, 상기 제1 액티브 영역이 매우 좁은 폭(narrow width)을 갖는 것과 상기 게이 트 절연막의 두께를 고려할 때 상기 포화 드레인 전류값이 매우 높음을 알 수 있었다.
상술한 바와 같이 본 발명에 따른 반도체 소자는 채널 영역에서의 전계가 집중되어 상기 채널 영역에 유기되는 전하의 양이 증가되므로 응답 속도가 빠르고 드레인 전류가 매우 증가된다. 또한, 종래의 트랜지스터에 비하여 게이트 절연막의 두께가 증가되더라도 충분한 드레인 전류를 가질 수 있다. 때문에, 상기 게이트 절연막의 두께를 증가시킴으로써, 게이트 절연막을 통해 생성되는 누설 전류를 감소시킬 수 있어 반도체 소자의 신뢰성을 더욱 높힐 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (29)
- 기판 상에 구비되고, 선폭이 상부로 갈수록 좁아지고 최상부가 뾰족한 형상을 갖는 돌출부를 포함하고, 상기 최상부의 뾰족한 부위의 표면이 제1 액티브 영역이 되는 액티브 패턴;상기 제1 액티브 영역이 노출되도록 상기 액티브 패턴 사이에 생성된 리세스부에 채워진 소자 분리막 패턴;상기 노출된 제1 액티브 영역 및 소자 분리막 패턴 상에 구비되고, 상기 제1 액티브 영역이 연장되는 방향과 수직한 방향으로 배치되는 게이트 구조물; 및상기 게이트 구조물 양측의 제1 액티브 영역 아래에 위치하는 소오스/드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 액티브 패턴은 삼각 기둥 형상을 갖는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 액티브 패턴의 돌출부의 최상부의 표면은 라운드된 형상을 갖는 것을 특징으로 하는 반도체 소자.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제3항에 있어서, 상기 액티브 패턴의 돌출부의 최상부의 곡률 반경은 1 내지 25㎚인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 액티브 패턴은 상기 돌출부 양단으로부터 연장되고, 상기 제1 액티브 영역과 동일한 높이에 위치하고, 최상부면의 폭이 상기 제1 액티브 영역보다 넓은 제2 액티브 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제5항에 있어서, 상기 제2 액티브 영역 아래에는 제1 액티브 영역 아래에 위치하는 소오스/드레인 영역의 일단부와 연결된 불순물 영역이 구비되는 것을 특징으로 하는 반도체 소자.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제5항에 있어서, 상기 제1 액티브 영역과 동일한 형상을 가지면서 상기 제1 액티브 영역과 서로 평행하도록 배치되고, 양 단부가 상기 제2 액티브 영역과 연결되는 적어도 하나의 액티브 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 게이트 구조물은 게이트 절연막 및 게이트 전극이 적층된 구조를 갖는 것을 특징으로 하는 반도체 소자.
- 제8항에 있어서, 상기 제1 액티브 영역과 대향하는 게이트 전극의 저면 부위는 상기 제1 액티브 영역을 향하여 뾰족한 형상을 갖는 것을 특징으로 하는 반도체 소자.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제9항에 있어서, 상기 게이트 전극의 저면은 상기 제1 액티브 영역보다 높게 위치하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 게이트 구조물은 터널 산화막, 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 패턴이 적층된 구조를 갖는 것을 특징으로 하는 반도체 소자.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제11항에 있어서, 상기 전하 저장막 패턴은 불순물이 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제11항에 있어서, 상기 전하 저장막 패턴은 실리콘 질화물, 나노 크리스탈, 실리콘 탄화물 및 고유전율을 갖는 금속 산화물로 이루어진 군에서 선택된 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제11항에 있어서, 상기 제1 액티브 영역과 대향하는 전하 저장막 패턴의 저면은 상기 제1 액티브 영역을 향하여 뾰족한 형상을 갖는 것을 특징으로 하는 반도체 소자.
- 제11항에 있어서, 상기 전하 저장막 패턴의 상부면은 상기 콘트롤 게이트 패 턴을 향하여 뾰족한 형상을 갖는 것을 특징으로 하는 반도체 소자.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제11항에 있어서, 상기 전하 저장막 패턴의 저면은 상기 제1 액티브 영역을 향하여 뾰족하고, 상기 전하 저장막 패턴의 상부면은 상기 콘트롤 게이트 패턴을 향하여 뾰족한 형상을 갖는 것을 특징으로 하는 반도체 소자.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제11항에 있어서, 상기 유전막 패턴은 실리콘 산화물, 실리콘 질화물 및 고유전율을 갖는 금속 산화물로 이루어지는 군에서 선택된 적어도 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제11항에 있어서, 상기 전하 저장막 패턴은 상기 제1 액티브 영역보다 높게 위치하는 것을 특징으로 하는 반도체 소자.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.기판의 일부를 식각하여, 선폭이 상부로 갈수록 좁아지고 최상부가 뾰족한 형상을 갖는 돌출부를 포함하고 상기 최상부의 뾰족한 부위의 표면이 제1 액티브 영역이 되는 액티브 패턴을 형성하는 단계;상기 돌출부 사이에 생성된 리세스부를 채우면서 상기 제1 액티브 영역이 노출되도록 절연 물질을 매립하여 소자 분리막 패턴을 형성하는 단계;상기 노출된 제1 액티브 영역 및 소자 분리막 패턴 상에 게이트 구조물을 형성하는 단계; 및
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제19항에 있어서, 상기 액티브 패턴의 돌출부의 최상부의 표면은 라운드된 형상을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제19항에 있어서, 상기 액티브 패턴을 형성하는 단계는,상기 기판에 적어도 상기 제1 액티브 영역이 덮히도록 하드 마스크 패턴을 형성하는 단계;상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 이방성 식각하여 측벽 경사를 갖는 트렌치를 형성하는 단계; 및상기 액티브 패턴의 최상부가 뾰족한 형상이 되도록 상기 트렌치의 측벽의 일부를 제거하는 단계를 포함하는 것을 특징으로 반도체 소자의 제조 방법.
- 청구항 22은(는) 설정등록료 납부시 포기되었습니다.제21항에 있어서, 상기 트렌치의 측벽 일부를 제거하는 단계는,i) 상기 트렌치의 측벽을 열산화시켜 상기 트렌치의 측벽에 산화막을 형성하는 단계;ii) 상기 산화막을 제거하는 단계; 및iii) 상기 i) 내지 ii) 단계를 적어도 1번 반복하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 23은(는) 설정등록료 납부시 포기되었습니다.제21항에 있어서, 상기 트렌치의 측벽 일부를 제거하는 단계는 습식 식각 공정을 통해 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 24은(는) 설정등록료 납부시 포기되었습니다.제21항에 있어서, 상기 하드 마스크 패턴은, 제1 선폭을 갖고 상기 제1 액티브 영역이 형성될 부위에 위치하는 제1 부분과, 상기 제1 선폭보다 넓은 제2 선폭을 갖고 상기 제1 액티브 영역의 양 단부와 연결되는 제2 액티브 영역이 형성될 부위에 위치하는 제2 부분을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 25은(는) 설정등록료 납부시 포기되었습니다.제21항에 있어서, 상기 하드 마스크 패턴은, 제1 선폭을 갖고 다수의 액티브 영역이 형성될 부위에 서로 평행하게 배치되는 라인 형상을 갖는 제1 부분, 상기 제1 선폭보다 넓은 제2 선폭을 갖고 상기 제1 부분에 포함된 각 라인들의 양 단부들과 모두 연결되고 제2 액티브 영역이 형성될 부위에 배치되는 제2 부분을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 26은(는) 설정등록료 납부시 포기되었습니다.제19항에 있어서, 상기 게이트 구조물은 게이트 절연막 및 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 27은(는) 설정등록료 납부시 포기되었습니다.제26항에 있어서, 상기 게이트 절연막 및 게이트 전극을 형성하는 단계는,상기 몰드 패턴의 내부를 채우도록 게이트 절연막 및 게이트 도전막을 형성하는 단계; 및상기 몰드 패턴의 상부면이 노출되도록 상기 게이트 도전막을 화학기계적으로 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 28은(는) 설정등록료 납부시 포기되었습니다.제26항에 있어서, 상기 게이트 전극을 형성하는 단계는,상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계; 및상기 게이트 도전막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 29은(는) 설정등록료 납부시 포기되었습니다.제19항에 있어서, 상기 게이트 구조물은 터널 산화막, 전하 저장막 패턴, 유전막 및 콘트롤 게이트를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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