KR20050116541A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

리세스 채널 트랜지스터의 제조방법에 있어서, 먼저, 반도체 기판에 게이트 전극을 정의하기 위한 제1 트렌치와 액티브 영역을 정의하고, 상기 제1 트렌치보다 더 깊은 제2 트렌치를 형성한다. 다음에, 상기 제2 트렌치를 매립하는 소자분리막을 형성하고, 상기 제1 트렌치를 매립하는 게이트 전극을 형성한다. 실리콘 펜스의 형성을 억제할 수 있어서, 실리콘 펜스를 제거하기 위한 추가 공정을 필요하지 않는다. 따라서, 안정된 반도체 장치의 특성을 확보할 수 있다.

Description

반도체 장치의 제조 방법 {Method For Manufacturing Of Semiconductor Device}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 리세스 채널 트랜지스터의 제조방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다.
이러한 요구에 부응하기 위하여 반도체 장치의 집적도가 높아져 가고 있다. 반도체 장치가 고집적화됨에 따라 소자형성영역, 즉 액티브 영역의 크기가 줄어들게 되었고, 이에 따라 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이가 서브-마이크론(sub-micron)급 이하로 줄어들게 되었다. MOS 트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소스 및 드레인의 영향이 현저해진다. 이러한 현상을 쇼-채널 효과(short channel effect)라 하며, 그 대표적인 것이 문턱 전압(threshold voltage; Vt)의 저하이다. 이는 게이트 길이가 짧아짐에 따라 채널 영역이 게이트 전압 뿐만 아니라 소스 및 드레인 영역의 공핍층 전하나 전계 및 전위 분포의 영향을 크게 받게 되기 때문이다.
특히, 디램(DRAM) 장치의 경우, 고속으로 동작하고, 대용량의 저장 능력을 확보하기 위해 정해진 수평 면적 내에 단위 셀을 많이 형성하여야 한다. 상기 단위 셀의 집적화를 위해 상기 게이트전극의 길이를 감소시키고 있다. 상기 게이트 길이가 감소되는 경우, 채널의 길이가 감소되어 상술한 쇼트 채널 효과에 의한 다이나믹 페일(dynamic fail)과 스태틱 리프레쉬 페일(static refresh fail)의 문제가 발생한다.
한편, 쇼트 채널 효과를 줄이기 위하여 LDD(low dopped drain) 구조를 사용함으로 채널과 드레인 영역의 거리가 멀어져 드레인 저항을 높이는 문제가 발생한다.
이러한 문제를 최소화하기 위해 상기 게이트 전극의 수평 면적은 증가시키지 않으면서도 물리적으로 게이트 전극의 길이를 증가시켜, 결과적으로 채널의 길이를 증가시키는 리세스 채널(recess channel) 트랜지스터에 대한 연구가 활발히 진행되고 있다.
상기 리세스 채널 트랜지스터는 반도체 기판의 게이트 전극의 형성영역에 트렌치가 형성되어 있고, 상기 트렌치 내부를 채우는 게이트 전극이 형성되어 있다. 그리고, 상기 게이트 전극을 대향하는 반도체 기판의 표면에서 소정의 깊이에 소스/드레인 영역이 형성되어 있다. 결국에, 상기 리세스 채널 트랜지스터는 상기 트렌치의 내벽의 일부분 및 저면을 따라 채널이 형성된다.
이 때, 상기 트렌치는 상기 소스, 드레인 영역과 접하는 내측벽 부위를 제외하고는 내측벽이 소자분리막과 접하도록 형성되는 것이 바람직하다. 그런데, 상기 소자분리막을 형성하기 위한 트렌치 및 상기 게이트전극을 형성하기 위한 트렌치는 각각 이방성 식각 공정에 의해 형성되고, 상기 이방성 식각 공정의 특성상 상기 각 트렌치들의 개구 부위는 상부가 하부에 비해 크게 되도록 측벽 기울기를 갖게된다. 즉, 상기 소자분리막을 형성하기 위한 트렌치 및 게이트전극을 형성하기 위한 트렌치의 각 측벽 프로파일은 서로 다른 방향으로 기울어지게 형성되고, 이로 인해, 상기 각 트렌치의 측벽 사이에는 실리콘이 완전히 제거되지 않고 남아있는 실리콘 펜스(silicon fence)가 형성된다.
상기 실리콘 펜스가 형성되는 경우, 상기 리세스 채널 트랜지스터는 상기 실리콘 펜스를 따라 기생적으로 채널이 형성되므로 다이나믹 페일(dynamic fail) 등의 문제점이 발생하여 채널 길이 증가 등의 효과를 기대할 수 없다.
또한, 이러한 문제점을 방지하기 위하여 상기 실리콘 펜스를 제거하기 위하여 추가 공정을 필요하며, 이러한 추가 공정을 수행함으로 제조 비용을 상승시킨다.
따라서, 본 발명의 목적은 실리콘 펜스의 발생을 억제할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서, 반도체 기판에 게이트 전극을 정의하기 위한 제1 트렌치와 액티브 영역을 정의하고, 상기 제1 트렌치보다 더 깊은 제2 트렌치를 형성한다. 다음에, 상기 제2 트렌치를 매립하는 소자분리막을 형성하고, 상기 제1트렌치를 매립하는 게이트 전극을 형성한다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에서는, 반도체 기판에 예비 소스/드레인 영역을 형성하고, 상기 예비 소스/드레인 영역이 형성된 반도체 기판에 게이트 전극을 정의하기 위한 제1 트렌치을 형성한다. 상기 제1 트렌치가 형성된 반도체 기판에 액티브 영역을 정의하고, 상기 제1 트렌치보다 더 깊은 제2 트렌치를 형성하면서 소스/드레인 영역을 완성한다. 다음에, 상기 제2 트렌치를 매립하는 소자분리막을 형성한 후, 상기 제1트렌치를 매립하는 게이트 전극을 형성하여 반도체 장치를 완성한다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법에서서는, 반도체 기판에 예비 소스/드레인 영역을 영역을 형성하고, 상기 예비 소스/드레인 영역이 형성된 반도체 기판에 액티브 영역을 정의하는 제1 트렌치을 형성한다. 상기 제1 트렌치가 형성된 반도체 기판에 게이트 영역을 정의하고, 상기 제1 트렌치보다 더 얕은 제2 트렌치를 형성하면서 소스/드레인영역을 완성한다. 상기 제1 트렌치를 매립하는 소자분리막을 형성한 후, 상기 제2트렌치를 매립하는 게이트 전극을 형성하여 반도체 장치를 완성한다.
본 발명에 의하면, 실리콘 펜스의 형성을 억제할 수 있어서, 실리콘 펜스를 제거하기 위한 추가 공정을 필요하지 않는다. 따라서, 안정된 반도체 장치의 특성을 확보할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
<실시예 1>
도 1은 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터에 대한 개략적인 평면도이다.
도 1을 참조하면, 리세스 채널 트랜지스터(10)는 반도체 기판 상에 액티브영역(20)과 소자분리막인 필드영역이 형성되어 있고, 액티브영역(20)은 X 방향으로 연장되어 형성되어 있다. 그리고, 액티브영역 상(20)에 워드라인 배선(30)들이 Y 방향으로 연장되어 형성되어 있고, 상기 워드라인 배선(30)들과 겹치는 액티브 영역에 워드라인 배선(30)의 폭 보다 작게 리세스 게이트전극(40, 점선영역)이 형성된다. 그리고, 리세스 게이트전극(40)의 양측에 위치한 상기 액티브 영역(20)에 소스/드레인 영역(40)이 형성되어 있다.
도 2 내지 도 16은 도 1에 도시한 리세스 채널 트렌지스터를 제조하는데 적합한 본 실시예에 따른 방법을 설명하기 위한 단면도들이다.
홀수 도면(도 2 포함)은 도 1의 X-X'선을 따라 자른 단면도들이고, 짝수 도면(도 2 포함)은 도 1의 Y-Y'선을 따라 자른 단면도들이다.
도 2를 참조하면, 제1 극성 타입(예컨대, P형)의 실리콘 기판인 반도체 기판(100) 상에 패드산화막(102)을 형성한다. 패드산화막(102)은 바람직하게 열산화방식에 의하여 증착된다.
다음에, 패드산화막(102)이 형성된 반도체 기판(100)에 제2 극성 타입(예컨대, N형)의 불순물을 이온주입하여 예비 소스/드레인 영역(104)을 형성한다. 물론, 미 도시하였지만, 예비 소스/드레인 영역(104)이 형성되기 전에, 반도체 기판(100)에 문턱전압(Vth, Threshold Voltage) 조절용으로 제1 극성 타입(예컨대, P형)의 불순물을 이온주입할 수 있다.
다음에, 패드산화막(102) 상에 하드마스크막(106)을 형성한다. 하드마스크막(106)은 바람직하게 실리콘 질화막을 LPCVD(Low Pressure Chemical Vapor Deposition) 방식에 의하여 증착하여 형성된다. 상기 실리콘 질화막은 반도체 기판(100)의 실리콘 원소와 높은 식각 선택비를 갖는다.
다음에, 도 3 및 4를 참조하면, 상기 하드마스크막(106) 상에 포토레지스트를 도포한 후에 사진공정에 의하여 리세스 게이트전극 영역을 정의하는 포토레지스트 패턴(도시하지 않음)을 Y 방향으로 연장하여 형성한다. 다음에, 상기 포토레지스트 패턴을 식각마스크로 이용하여 하드마스크막(106)을 건식식각하여 하드마스크 패턴(106a)을 형성한다. 다음에, 상기 포토레지스트 패턴을 제거한다. 다음에, 하드마스크 패턴(106a)을 식각마스크로 이용하여 패드산화막(102) 및 반도체 기판(100)을 건식식각하여 리세스 게이트전극 영역을 정의하는 예비 제1 트렌치(108)를 Y 방향으로 연장하여 형성한다.
도 3은 도 1을 X-X'선을 따라 자른 단면도를 나타내고 있으며, 특히, 도 4은 도 1을 Y-Y'선을 따라 자른 단면도이고, 반도체 기판(100a)의 표면을 수평 점선(A)으로 도시하고, 반도체 기판(100a)의 표면 아래로부터 소정의 거리까지 식각된 상태를 나타내고 있다.
도 5 및 6을 참조하면, 예비 제1 트렌치(108)가 형성된 반도체 기판(100)에 포토레지스트를 도포하고, 다음에, 상기 포토레지스트를 사진공정을 이용하여 액티브 영역을 정의하는 포토레지스트 패턴(110)을 형성한다. 이때, 예비 제1 트렌치(108)에서 리세스 게이트전극 영역은 후속 공정에 의하여 확장되는 것을 방지하도록 포토레지스트가 매립된다.
다음에, 상기 포토레지스트 패턴(110)을 식각마스크로 이용하여 하드마스크 패턴(106a), 패드산화막(102a) 및 반도체 기판(100a)을 건식식각한다. 이로써, 리세스 게이트전극을 정의하는 중간 제1 트렌치(108a)와 액티브 영역을 정의하는 제2 트렌치(112)를 형성한다.
다음에, 도 7 및 8을 참조하면, 포토레지스트 패턴(110)을 제거한다. 이로써, 중간 제1 트렌치(108a)보다 더 깊은 제2 트렌치(112)를 형성하고, 중간 제1 트렌치(108a)와 제2 트렌치(112)에 의하여 소스/드레인 영역(104b)이 정의된다. 특히, 도 8은 도 1을 Y-Y'선을 따라 자른 단면도이고, 중간 제1 트렌치(108a)와 제2 트렌치(112)가 연결되어 있으나, 구분하기 위하여 수직 점선(B)으로 도시한다. 그리고, 중간 제1 트렌치(108a)가 상기 반도체 표면인 수평 점선(A) 아래로부터 소정의 거리(C) 정도로 식각되어 있고, 제2 트렌치(112)가 도 7에 비하여 소정의 거리(C) 정도로 더 식각되어 있다.
다음에, 도 9 및 도 10을 참조하면, 중간 제1 트렌치(108a) 및 제2 트렌치(112)의 상 및 하드마스크 패턴(106b) 상에 사이드 웰 산화막(114) 및 절연막 라이너(116)를 차례로 형성한다. 사이드 웰 산화막(114)은 바람직하게 열산화 방식에 의하여 증착된다. 라이너 질화막(116)은 바람직하게 실리콘 질화막을 LPCVD(Low Pressure Chemical Vapor Deposition) 방식에 의하여 증착하여 형성된다.
사이드 웰 산화막(114)과 라이너 질화막(116)은 후속에 제2 트렌치(112)에 매립되는 소자분리막과 반도체 기판(100b) 사이의 열팽창 계수 차이에 따른 스트레스의 발생을 억제하고 소자분리막에서 발생되는 오염물이 다른 부위로 침투되는 것을 방지한다.
다음에, 중간 제1 트렌치(108a) 및 제2 트렌치(112)가 매립되도록 상기 라이너 질화막(116) 상에 절연막(118)을 형성한다. 절연막(118)은 바람직하게 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방식으로 형성된다. 이때, 제2 트렌치(112)의 갭 필링(gap filling) 상태는 양호하나, 중간 제1 트렌치(108a)의 갭 필링(gap filling) 상태는 불량하도록 절연막(118)이 증착된다. 즉, 절연막(118)이 증착되면서 중간 제1 트렌치(108a)의 입구에 오버행(overhang, D, 점선)이 형성되고, 그로 인하여 보이드(120)이 형성된다.
이러한 절연막(118)은 증착 방식의 선택이 중요하다. 왜냐하면, 중간 제1 트렌치(108a)및 제2 트렌치(112)의 폭과 깊이의 비인 어스펙트 비(aspect ratio)에 따라 갭 필링 상태가 증착방식에 따라 결정될 질 수 있다. 다음에, 열경화(densification) 공정을 수행한다.
도 11 및 12를 참조하면, 절연막(118)을 하드마스크 패턴(106b)의 표면이 노출될 때까지 CMP(Chemical Mechanical Polishing) 공정을 수행하여 평탄화한다. 이때, 중간 제1 트렌치(108a)에 형성된 보이드(120)에 상응하는 요부(120a)를 형성하고, 제2 트렌치(112)에 평탄화된 절연막(118a)이 평탄화된 다른 부분에 비하여 소정의 높이가 크도록 평탄화 조건을 선택한다.
이러한 이유는 후속공정에서 개방된 보이드(120a)를 통하여 중간 제1 트렌치(108a)에 평탄화된 절연막(118a) 및 라이너 절연막(116a) 및 사이드 웰 산화막(114a)의 제거가 수월해지기 때문이다. 그리고, 상술한 중간 제1 트렌치(108a)에 평탄화된 절연막(118a)을 제거할 때 제2 트렌치(112)에 평탄화된 절연막(118a)이 식각되기 때문이다.
도 13 및 14를 참조하면, 중간 제1 트렌치(108a)에 평탄화된 절연막(118a)을 습식식각을 이용하여 제거한다. 다음에, 중간 제1 트렌치(108a)에 평탄화된 라이너 절연막(116a) 및 반도체 기판(100b) 상의 하드마스크 패턴(106b)을 제거한다. 다음에, 중간 제1 트렌치(108a)에 평탄화된 사이드 웰 산화막(114a) 및 반도체 기판(100b) 상의 패드산화막(102b)을 습식식각을 이용하여 제거한다. 이때, 제2 트렌치(112)에 평탄화된 절연막(118a), 라이너 절연막(116a) 및 사이드 웰 산화막(114a)은 상술한 공정들에 의하여 적당하게 식각된다.
이로써, 소자분리막(118b)이 제2 트렌치(112)에 형성되고, 후속에 리세스 게이트전극이 형성되도록 제1 트렌치(108b)가 완성된다.
결과적으로, 도 1을 Y-Y'선을 따라 자른 단면도인 도 14에 도시한 바와 같이 소자분리막(118b)과 제1 트렌치(108b)의 프로파일에 실리콘의 잔여물인 실리콘 펜스가 발생되지 않는다.
도 15 및 16을 참조하면, 제1 트렌치(108b) 상 및 반도체 기판(100b) 상에 게이트 절연막을 형성한다. 게이트 절연막은 바람직하게 열산화 방식을 이용하여 형성된다. 다음에, 제1 트렌치(108b)를 매립하면서 상기 게이트 절연막 상에 일정 두께로 다결정 실리콘막을 형성한다. 다음에, 다결정 실리콘막 상에 텅스텐 실리사이드막을 형성한다. 다음에, 텅스텐 실리사이드막 상에 하드마스크막을 형성한다.
다음에, 상기 하드마스크막 상에 포토레지스트를 도포하고, 이후에 사진공정에 의하여 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 이용하여 하드마스크막을 건식식각하여 하드마스크 패턴(128a)을 형성한다. 다음에, 상기 포토레지스트 패턴을 제거한다. 다음에, 하드마스크 패턴(128a)을 식각마스크로 이용하여 텅스텐 실리사이드막, 다결정 실리콘막 및 게이트 절연막을 건식식각하여 제1 트렌치(108b)에 매립되는 게이트전극(130)과 워드라인(word line) 배선(도시하지 않음)을 형성한다. 게이트전극(130)은 게이트 절연막 패턴(122a), 다결정 실리콘막 패턴(124a) 및 텅스텐 실리사이드막 패턴(126a)을 포함한다.
이로써, 실리콘 펜스는 통상적으로 종래기술에 따른 리세스 채널 트랜지스터 제조방법에서 발생하였다. 그러나, 본 발명에 따른 리세스 채널 트랜지스터 제조방법을 사용함으로, 실리콘 펜스는 발생되지 않는다.
<실시예 2>
실시예 1에서는 리세스 게이트전극을 정의하는 예비 제1 트렌치을 형성한 후에, 액티브 영역을 정의하는 제2 트렌치를 형성한 반면에, 본 실시예에서는 액티브 영역을 정의하는 제1 트렌치를 형성한 후에, 리세스 게이트전극을 정의하는 예비 제2 트렌치를 형성하는 방법을 제외하고는 제1 실시예와 동일하다. 그러므로 본 실시예는 상기 실시예 1에서와 동일한 부재에 대하여는 동일한 참조번호로 나타내고, 상기 실시예 1에서 반복되는 도면 및 설명은 생략한다.
도 17 내지 도 24는 도 1에 도시한 리세스 채널 트렌지스터를 제조하는데 적합한 방법을 설명하기 위한 단면도들이다.
홀수 도면은 도 1의 X-X'선을 따라 자른 단면도들이고, 짝수 도면은 도 1의 Y-Y'선을 따라 자른 단면도들이다.
먼저 상술한 도 2와 관련하여 설명한 방법에 의하여 제1 극성 타입(예컨대, P형)의 실리콘 기판인 반도체 기판(100) 상에 패드산화막(102)을 형성한다. 다음에, 패드산화막(102)이 형성된 반도체 기판(100)에 제2 극성 타입(예컨대, N형)의 불순물을 이온주입하여 예비 소스/드레인 영역(104)을 형성한다. 다음에, 패드산화막(102) 상에 하드마스크막(106)을 형성한다.
다음에, 도 17 및 18을 참조하면, 상기 하드마스크막(106) 상에 포토레지스트를 도포한 후에 사진공정에 의하여 액티브 영역을 정의하는 포토레지스트 패턴(도시하지 않음)을 형성한다. 다음에, 상기 포토레지스트 패턴을 식각마스크로 이용하여 하드마스크막(106)을 건식식각하여 하드마스크 패턴(106a)을 형성한다. 다음에, 상기 포토레지스트 패턴을 제거한다. 다음에, 하드마스크 패턴(106a)을 식각마스크로 이용하여 패드산화막(102) 및 반도체 기판(100)을 건식식각하여 액티브 영역을 정의하는 예비 제1 트렌치(150)를 형성한다.
도 17 도 1을 X-X'선을 따라 자른 단면도를 나타내고 있으며, 도 18은 도 1을 Y-Y'선을 따라 자른 단면도를 나타내고 있다.
도 19 및 20을 참조하면, 제1 트렌치(150)가 형성된 반도체 기판(100a)에 포토레지스트를 도포하고, 다음에, 상기 포토레지스트를 사진공정을 이용하여 리세스 게이트전극을 정의하는 포토레지스트 패턴(152)을 Y 방향으로 연장하여 형성한다. 다음에, 포토레지스트 패턴(152)을 식각마스크로 이용하여 하드마스크 패턴(106a), 패드산화막(102a) 및 반도체 기판(100a)을 건식식각한다.
다음에, 도 21 및 22를 참조하면, 포토레지스트 패턴(110)을 제거한다. 이로써, 액티브 영역을 정의하는 제1 트렌치(150a)를 완성한다. 그리고, 리세스 게이트전극을 정의하는 예비 제2 트렌치(154)를 형성한다. 결국에, 제1 트렌치(150a)보다 더 얕은 예비 제2 트렌치(154)를 형성하고, 제1 트렌치(150a)와 예비 제2 트렌치(154)에 의하여 소스/드레인 영역(104b)이 정의된다.
도 21는 도 1를 X-X'선을 따라 자른 단면도를 나타내고 있으며, 특히, 도 22은 도 1을 Y-Y'선을 따라 자른 단면도이고, 수평 점선(A)으로 도시된 반도체 기판(100b)의 표면 아래로 건식식각된 상태를 보여주고 있다. 제1 트렌치(150a)와 예비 제2 트렌치(154)가 연결되어 형성되었고, 구분하기 위하여 수직 점선(B)으로 도시한다. 그리고, 예비 제2 트렌치(154)가 상기 반도체 표면 아래로부터 소정의 거리(C) 정도로 식각되어 있고, 제1 트렌치(150a)가 도 21에 비하여 소정의 거리(C) 정도로 더 식각되어 있다.
다음에, 도 23 및 도 24를 참조하면, 제1 트렌치(150a) 및 예비 제2 트렌치(154)의 상 및 하드마스크 패턴(106b) 상에 사이드 웰 산화막(114) 및 절연막 라이너(116)를 차례로 형성한다.
다음에, 제1 트렌치(150a) 및 예비 제2 트렌치(154)가 매립되도록 상기 라이너 질화막(116) 상에 절연막(118)을 형성한다. 이때, 제1 트렌치(150a)의 갭 필링(gap filling) 상태는 양호하나, 예비 제2 트렌치(154)의 갭 필링(gap filling) 상태는 불량하도록 절연막(118)이 증착된다. 즉, 절연막(118)이 증착되면서 예비 제2 트렌치(154)의 입구에 오버행(overhang, D, 점선)이 형성되고, 그로 인하여 보이드(120)이 형성된다.
다음에, 절연막(118)을 하드마스크 패턴(106b)의 표면이 노출될 때까지 CMP(Chemical Mechanical Polishing) 공정을 수행하여 평탄화한다. 이때, 제1 트렌치(150a)에 평탄화된 절연막(118a)이 평탄화된 다른 부분에 비하여 소정의 높이가 크고, 예비 제2 트렌치(154)에 형성된 보이드(120)에 상응하는 요부(120a)를 형성하도록 평탄화 조건을 선택한다.
다음에, 예비 제2 트렌치(154)에 평탄화된 절연막(118a)을 습식식각을 이용하여 제거한다. 다음에, 예비 제2 트렌치(154)에 평탄화된 라이너 절연막(116a) 및 반도체 기판(100b) 상의 하드마스크 패턴(106b)을 제거한다. 다음에, 예비 제2 트렌치(154)에 평탄화된 사이드 웰 산화막(114a) 및 반도체 기판(100b) 상의 패드산화막(102b)을 습식식각을 이용하여 제거한다. 이때, 제1 트렌치(150a)에 평탄화된 절연막(118a), 라이너 절연막(116a) 및 사이드 웰 산화막(114a)은 상술한 공정들에 의하여 적당하게 식각된다.
이로써, 소자분리막(118b)이 제1 트렌치(150a)에 형성되고, 후속에 리세스 게이트전극이 형성되도록 제1 트렌치(154a)가 완성된다.
결과적으로, 도 1을 Y-Y'선을 따라 자른 단면도인 도 24에 도시한 바와 같이 소자분리막(118b)과 제2 트렌치(154a)의 프로파일에 실리콘의 잔여물인 실리콘 펜스가 발생되지 않는다.
이후에 리세스 게이트전극과 워드라인(word line) 배선을 형성하는 공정단계에 대한 설명은 상기 실시예1의 도 15 내지 도 16에서 이미 기술하였기 때문에, 더 이상의 설명은 생략한다.
본 발명에 의하면, 실리콘 펜스의 형성을 억제할 수 있어서, 안정된 반도체 특성을 확보할 수 있다. 또한, 종래 기술에서와 같이 실리콘 펜스를 제거하기 위한 추가 공정을 필요하지 않아서, 경제적이고 안정적으로 반도체 장치를 제조할 수 있다.
상술한 바와 같이 본 발명에 의하면, 제1 트렌치를 형성하고 상기 제1 트렌치에 물질을 매립하기 전에 제2 트렌치를 형성함으로 실리콘 펜스가 발생되지 않는다. 결국에, 안정된 반도체 특성을 확보하고, 실리콘 펜스를 제거하기 위한 추가 공정을 필요하지 않는다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터에 대한 개략적인 평면도이다.
도 2 내지 도 16은 도 1에 도시한 리세스 채널 트랜지스터를 제조하는데 적합한 본 발명의 일 실시예에 따른 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 24는 도 1에 도시한 리세스 채널 트랜지스터를 제조하는데 적합한 본 발명의 다른 실시예에 따른 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 리세스 채널 트렌지스트 20 : 액티브 영역
30 : 워드라인 배선 40, 130 : 게이트 전극
50 : 소스/드레인 영역 100, 100a, 100b : 반도체 기판
102, 102a, 102b : 패드산화막 104, 104a : 예비 소스/드레인
104b : 소스/드레인 영역 106, 106a, 106b, 128 : 하드마스크막
106a, 106b, 128a : 하드마스크막 패턴
108, 150 : 예비 제1 트렌치 108a : 중간 제1 트렌치
108b, 150a : 제1 트렌치 110, 152 : 포토레지스트 패턴
154 : 예비 제2 트렌치 112, 154a : 제2 트렌치
114, 114a, 114b : 사이드 웰 산화막
116, 116a, 116b : 라이너 절연막 118, 118a : 절연막
118b : 소자분리막 120, 120a : 보이드
122a : 게이트 절연막 패턴 124a : 다결정 실리콘막 패턴
126a : 텅스텐 실리사이드막 패턴

Claims (17)

  1. 반도체 기판에 게이트 전극을 정의하기 위한 제1 트렌치와 액티브 영역을 정의하고, 상기 제1 트렌치보다 더 깊은 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치를 매립하는 소자분리막을 형성하는 단계; 및
    상기 제1트렌치를 매립하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 소자분리막을 형성하는 단계는,
    상기 제1 트렌치, 상기 제2 트렌치 및 반도체 기판 상에 사이드 웰 산화막 및 절연막 라이너를 순차적으로 형성하는 단계;
    상기 제1 트렌치를 완전히 매립하고, 상기 제1 트렌치에 보이드가 형성되도록 상기 절연막 라이너 상에 절연막을 형성하는 단계;
    상기 절연막, 라이너 산화막 및 사이드 웰 산화막를 상기 반도체 기판의 표면이 노출되도록 평탄화하여 상기 보이드에 상응하는 요부를 형성하는 단계; 및
    상기 제1 트렌치에 평탄화된 절연막, 절연막 라이너 및 사이드 웰 산화막를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 게이트 전극를 형성하는 단계는,
    상기 제1 트렌치의 상 및 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 제1 트렌치를 매립하면서 상기 반도체 기판 상에 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 하드마스크막을 식각하여 하드마스크 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴을 식각마스크로 이용하여 상기 게이트 도전막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 반도체 기판에 불순물을 도핑하여 예비 소스/드레인 영역을 형성하는 단계;
    상기 예비 소스/드레인 영역이 형성된 반도체 기판에 게이트 전극을 정의하기 위한 제1 트렌치을 형성하는 단계;
    상기 제1 트렌치가 형성된 반도체 기판에 액티브 영역을 정의하고, 상기 제1 트렌치보다 더 깊은 제2 트렌치를 형성하면서 소스/드레인 영역을 완성하는 단계;
    상기 제2 트렌치를 매립하는 소자분리막을 형성하는 단계; 및
    상기 제1트렌치를 매립하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제1 트렌치를 형성하는 단계는,
    상기 예비 소스/드레인 영역이 형성된 반도체 기판 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막 상에 게이트 전극을 정의하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 하드마스크막 및 반도체 기판에 건식식각을 수행하여 게이트 전극을 정의하는 제1 트렌치를 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제5항에 있어서, 상기 제2 트렌치를 형성하는 단계는,
    상기 제1 트렌치가 매립되도록 상기 하드마스크막 상에 포토레지스트를 도포하는 단계;
    상기 포토레지스트에 사진공정을 수행하여 상기 제1 트렌치를 매립하고, 액티브 영역을 정의하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 하드마스크막 및 반도체 기판에 건식식각을 수행하여 액티브 영역을 정의하고, 상기 제1 트렌치보다 더 깊은 제2 트렌치를 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제4항에 있어서, 상기 소자분리막를 형성하는 단계는,
    상기 제1 트렌치, 상기 제2 트렌치에 사이드 웰 산화막 및 절연막 라이너를 순차적으로 형성하는 단계;
    상기 제2 트렌치를 완전히 매립하고, 상기 제1 트렌치에 보이드가 형성되도록 상기 절연막 라이너 상에 절연막을 형성하는 단계;
    상기 절연막, 라이너 산화막 및 사이드 웰 산화막를 상기 반도체 기판의 표면이 노출되도록 평탄화하여 상기 보이드에 상응하는 요부를 형성하는 단계; 및
    상기 제1 트렌치에 평탄화된 절연막, 절연막 라이너 및 사이드 웰 산화막를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제7항에 있어서, 상기 절연막을 형성하는 단계는,
    상기 제1 트렌치의 입구에 상기 절연막이 오버행(overhang) 되는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제4항에 있어서, 상기 게이트 전극를 형성하는 단계는,
    상기 제1 트렌치의 상 및 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 제1 트렌치를 매립하면서 상기 반도체 기판 상에 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 하드마스크막을 식각하여 하드마스크 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴을 식각마스크로 이용하여 상기 게이트 도전막을 건식식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 게이트 도전막을 형성하는 단계는,
    상기 제1 트렌치를 매립하면서 상기 반도체 기판 상에 다결정 실리콘을 형성하는 단계; 및
    상기 다결정 실리콘 상에 텅스텐 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 반도체 기판에 불순물을 주입하여 예비 소스/드레인 영역을 영역을 형성하는 단계;
    상기 예비 소스/드레인 영역이 형성된 반도체 기판에 액티브 영역을 정의하는 제1 트렌치을 형성하는 단계;
    상기 제1 트렌치가 형성된 반도체 기판에 게이트 영역을 정의하고, 상기 제1 트렌치보다 더 얕은 제2 트렌치를 형성하면서 소스/드레인영역을 완성하는 단계;
    상기 제1 트렌치를 매립하는 소자분리막을 형성하는 단계; 및
    상기 제2트렌치를 매립하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 제1 트렌치를 형성하는 단계는,
    상기 예비 소스/드레인 영역이 형성된 반도체 기판 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막 상에 액티브 영역을 정의하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 하드마스크막 및 반도체 기판에 건식식각을 수행하여 액티브 영역을 정의하는 제1 트렌치를 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제12항에 있어서, 상기 제2 트렌치를 형성하는 단계는,
    상기 하드마스크막 상에 게이트 영역을 정의하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 하드마스크막 및 반도체 기판에 건식식각을 수행하여 게이트전극을 정의하고, 상기 제1 트렌치보다 더 얕은 제2 트렌치를 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제11항에 있어서, 상기 소자분리막를 형성하는 단계는,
    상기 제1 트렌치, 상기 제2 트렌치 및 상기 하드마스크막 상에 사이드 웰 산화막 및 절연막 라이너를 순차적으로 형성하는 단계;
    상기 제1 트렌치를 완전히 매립하고, 상기 제2 트렌치에 보이드가 형성되도록 상기 절연막 라이너 상에 절연막을 형성하는 단계;
    상기 절연막, 라이너 산화막 및 사이드 웰 산화막을 상기 반도체 기판의 표면이 노출되도록 평탄화하여 상기 보이드에 상응하는 요부를 형성하는 단계;
    상기 제2 트렌치에 평탄화된 절연막, 절연막 라이너 및 사이드 웰 산화막를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제14항에 있어서, 상기 절연막을 형성하는 단계는,
    상기 제2 트렌치의 입구에 상기 절연막이 오버행(overhang) 되는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제11항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 제2 트렌치 및 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 제2 트렌치를 매립하면서 상기 반도체 기판 상에 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 하드마스크막을 식각하여 하드마스크 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴을 식각마스크로 이용하여 상기 게이트 도전막을 건식식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 게이트 도전막을 형성하는 단계는,
    상기 제2 트렌치를 매립하면서 상기 반도체 기판 상에 다결정 실리콘을 형성하는 단계; 및
    상기 다결정 실리콘 상에 텅스텐 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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