KR100719429B1 - 반도체 집적 회로 장치의 제조 방법 - Google Patents

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아끼라 다까마쯔
히로유끼 마루야마
다께시 사이까와
가쯔히꼬 호쯔다
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가부시키가이샤 히타치세이사쿠쇼
가부시기가이샤 히다치초엘에스아이시스템즈
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Abstract

반도체 집적 회로 장치의 제조 방법에 있어서, 반도체 기판에 상대적으로 평면적이 다른 분리 영역이 존재하고, 상대적으로 평면적이 넓은 분리 영역에 더미 패턴을 형성하는 공정과, 반도체 기판이 상대적으로 평면적이 다른 분리 영역 각각에 형성된 분리 트렌치를 그 소정 중간 깊이까지를 도포법으로 형성된 절연막으로 매립한 후, 그 위에 화학적 기상 성장법으로 형성된 절연막을 순차 중첩하여 매립하는 공정을 포함한다.
반도체 기판, 분리 트렌치, 절연막, 더미 패턴, 전극 패턴

Description

반도체 집적 회로 장치의 제조 방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 공정 중에서 주요부의 평면도.
도 2는 도 1의 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 A-A선의 단면도.
도 3은 도 1의 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 B-B선의 단면도.
도 4는 도 2 및 도 3에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 A-A선의 단면도.
도 5는 도 2 및 도 3에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 B-B선의 단면도.
도 6은 도 4 및 도 5에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 A-A선의 단면도.
도 7은 도 4 및 도 5에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 B-B선의 단면도.
도 8은 도 6 및 도 7에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 A-A선의 단면도.
도 9는 도 6 및 도 7에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 B-B선의 단면도.
도 10은 도 8 및 도 9에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 A-A선의 단면도.
도 11은 도 8 및 도 9에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 B-B선의 단면도.
도 12는 도 10 및 도 11에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 A-A선의 단면도.
도 13은 도 10 및 도 11에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 B-B선의 단면도.
도 14는 도 12 및 도 13에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 A-A선의 단면도.
도 15는 도 12 및 도 13에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 B-B선의 단면도.
도 16은 도 14 및 도 15에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 A-A선의 단면도.
도 17은 도 14 및 도 15에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 B-B선의 단면도.
도 18은 도 16 및 도 17에 이어지는 반도체 집적 회로 장치의 제조 공정 중 에서 도 1의 A-A선의 단면도.
도 19는 도 16 및 도 17에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 1의 B-B선의 단면도.
도 20은 도 18 및 도 19에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 주요부의 평면도.
도 21은 도 18 및 도 19에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 20의 A-A선의 단면도.
도 22는 도 21에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 20의 A-A선의 단면도.
도 23은 도 22에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 20의 A-A선의 단면도.
도 24는 도 23에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 20의 A-A선의 단면도.
도 25는 도 24에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 20의 A-A선의 단면도.
도 26은 도 25에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 20의 A-A선의 단면도.
도 27은 도 26에 이어지는 반도체 집적 회로 장치의 제조 공정 중 주요부의 평면도.
도 28은 도 27의 A-A선의 단면도.
도 29는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 공정 중에서 주요부의 평면도.
도 30은 도 29의 A-A선의 단면도.
도 31은 도 30에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 29의 A-A선의 단면도.
도 32는 도 31에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 29의 A-A선의 단면도.
도 33은 도 32에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 29의 A-A선의 단면도.
도 34는 도 32에 이어지는 반도체 집적 회로 장치의 제조 공정 중에서 도 29의 A-A선의 단면도.
도 35는 본 발명의 발명자가 본 발명을 수행함에 있어서 검토한 기술을 설명하기 위한 반도체 집적 회로 장치의 제조 공정 중에서 단면도.
도 36은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 공정 중에서 주요부의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판
2: 절연막
3: 절연막
4A: 포토 레지스트막
5: 개구부
6: 분리부
6a: 분리 트렌치
6b: 절연막
6c: 도포막(제1 절연막)
6d: 절연막(제2 절연막)
7: n형 반도체 영역
8P: p형 웰
9: 게이트 절연막
10A: 게이트 전극
12: n-형 반도체 영역
12A: n형 반도체 영역
13: 절연막
14a: 도포막(제1 절연막)
14b: 절연막(제2 절연막)
15: 절연막
16a: 컨택트홀
16b: 컨택트홀
본 발명은 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치 기술에 관한 것으로, 특히 트렌치 분리형의 분리부(트렌치 아이솔레이션)를 구비하는 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치에 적용하여 유효한 기술에 관한 것이다.
소자의 대용량화에 따른 LOCOS(Local Oxidization of Silicon)법에 의한 소자 분리 기술 대신에 트렌치 분리형의 소자 분리 기술이 채용되고 있다. 이 기술은 반도체 기판에 분리 트렌치를 에칭에 의해 형성한 후, 반도체 기판의 주요면 상에 절연막을 CVD법에 의해서 피착하고, 분리 트렌치를 매립함으로써 소자 분리부를 형성하는 것이다. 분리 트렌치를 매립하는 절연막(이하, 분리막이라고 한다)으로서는 예를 들면 TEOS(Tetraethoxysilane)와 오존(O3)과의 혼합 가스를 이용하는 것, 혹은 모노실란과 산소를 고밀도 플라즈마에 의해 분해 반응시켜서 형성하는 것 등이 있다.
이러한 종류의 기술에 대해서는 예를 들면 특개평 5-235157호 공보에 기재되어 있고 폭이 다른 필드 영역에 절연막을 매립하는 기술이 개시되어 있다.
그런데, 상기 분리 트렌치의 매립 기술에서는 이하의 과제가 있는 것을 본 발명의 발명자는 발견했다.
즉, 분리 트렌치 미세화에 따른 상기 분리막에서는 분리 트렌치를 완전히 매립할 수 없어 분리 트렌치 중에 다 매립되지 못한 부분이 홀로서 남는다. 분리 트렌치 중에 홀이 남으면 분리 트렌치의 매립 공정 후의 평탄화 시에 홀이 분리 트렌치 표면에 노출하지만, 그 홀 안에 그 후의 전극 형성 시에 전극 재료가 남는 것에 기인하여 전극 배선 간이 쇼트하는 등의 불량이 발생하는 결과, 반도체 집적 회로 장치의 신뢰성 및 수율이 저하하는 과제가 생긴다.
본 발명의 목적은 분리 트렌치 내에 매립하는 절연막의 상부에 홀 등을 형성시키지 않고 분리 트렌치를 그 절연막에 의해서 양호하게 매립할 수 있는 기술을 제공하는데 있다.
또한, 본 발명의 다른 목적은 인접 패턴 간에 형성된 트렌치 내에 매립하는 절연막의 상부에 홀 등을 형성시키지 않고 그 트렌치를 그 절연막에 의해서 양호하게 매립할 수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은 본 명세서의 기술 및 첨부 도면에서 밝혀질 것이다.
본원에서 개시되는 발명 중 대표적인 것으로 개요를 간단히 설명하면, 다음과 같다.
즉, 본 발명은 반도체 기판에 형성된 분리 트렌치를 그 소정 중간 깊이까지를 도포법으로 형성된 절연막으로 매립한 후, 그 위에 절연막을 중첩함으로써 매립하는 공정을 포함하는 것이다.
또한, 본 발명은 반도체 기판에 형성된 분리 트렌치를 그 소정 중간 깊이까 지를 도포법으로 형성된 절연막으로 매립한 후, 그 위에 화학적 기상 성장법으로 형성된 절연막을 중첩하여 매립하는 공정을 포함하는 것이다.
또한, 본 발명은 반도체 기판 상에 형성된 인접하는 패턴 간에 형성된 트렌치를 그 소정 중간 깊이까지를 도포법으로 형성된 절연막으로 매립한 후, 그 위에 화학적 기상 성장법으로 형성된 절연막을 순차 중첩함으로써 매립하는 공정을 포함하는 것이다.
또한, 본 발명은 반도체 기판에 상대적으로 평면적이 다른 분리 영역이 존재하고, 상대적으로 평면적이 넓은 분리 영역에 더미 패턴을 형성하는 공정과, 반도체 기판이 상대적으로 평면적이 다른 분리 영역 각각에 형성된 분리 트렌치를 그 소정 중간 깊이까지를 도포법으로 형성된 절연막으로 매립한 후, 그 위에 화학적 기상 성장법으로 형성된 절연막을 순차 중첩하여 매립하는 공정을 포함하는 것이다.
또한 본 발명은 반도체 기판 상에 서로 인접하는 복수의 패턴을 형성하는 공정과,
상기 서로 인접하는 복수의 패턴 간에 형성되는 트렌치의 깊이 방향의 도중 위치까지를 도포법으로 피착한 제1 절연막에 의해서 매립하는 공정과,
상기 제1 절연막이 매립된 상기 트렌치의 나머지 깊이 부분을 제2 절연막에 의해서 매립하는 공정을 포함하는 것이다.
또한 상술한 제조 방법에 있어서, 상기 복수의 패턴은 MISFET의 게이트 전극과, 더미 게이트 전극 또는 소자 분리 트렌치와 더미 패턴을 포함하는 것이다.
이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다. 또, 실시예를 설명하기 위한 전 도면에서 동일 기능을 갖는 것은 동일한 부호를 붙이고, 그 반복된 설명은 생략한다. 또한, 본 실시예에서는 p 채널형 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 pMIS라고 하고 n 채널형의 MISFET를 nMIS라고 한다.
<실시예 1>
본 실시예 1에서는 예를 들면 1G(기가) 비트 DRAM(Dynamic Random Access Memory)의 제조 방법에 본 발명을 적용한 경우를 설명한다. 다만, 본 발명은 1G 비트 DRAM에 적용하는 것에 한정되지 않고 예를 들면 256M 비트 DRAM, DRAM을 구비하는 논리 회로 또는 CMOS(Complementary MOS) 회로를 갖는 ASIC(Application Specific IC) 등과 같은 다른 반도체 집적 회로 장치에 여러가지 적용 가능하다.
우선, 그 DRAM의 분리부의 형성 방법을 도 1 ∼ 도 19를 이용하여 설명한다. 또, 도 1은 DRAM의 제조 공정 중에서의 메모리셀 어레이의 주요부 평면도, 도 2, 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16 및 도 18은 도 1의 A-A선의 단면도, 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19는 도 1의 B-B선의 단면도를 각각 나타내고 있다.
도 1 ∼ 도 3에 도시한 바와 같이, 예를 들면 p형으로 비저항이 10Ω㎝ 정도의 단결정 실리콘으로 이루어지는 반도체 기판(이 단계에서는 예를 들면 평면 대략 원형상의 박판으로 이루어지는 반도체 웨이퍼 ; 1)의 표면에, 예를 들면 산화 실리 콘막(SiO2 등)으로 이루어지는 절연막(2)을 열 산화법 등에 의해서 형성한다. 이 절연막(2)은 열 처리 시의 응력을 완화하는 기능을 갖고 있다. 계속해서, 그 절연막(2) 상에, 예를 들면 질화 실리콘막(Si3N4 등)으로 이루어지는 절연막(3)을 CVD(Chemical Vapor Deposition)법 등에 의해서 형성한 후, 그 위에 트렌치 분리 구조의 분리부 형성 영역이 노출하고 또한 활성 영역이 덮어지도록 포토 레지스트막(4A)을 포토리소그래피 기술에 의해서 형성한다. 그 후, 이 포토 레지스트막(4A)을 에칭 마스크로 하여, 그 포토 레지스트막(4A)에서 노출하는 절연막(2, 3)을 드라이 에칭법 등에 의해서 에칭 제거한 후, 포토 레지스트막(4A)을 제거한다. 이에 따라, 도 4 및 도 5에 도시한 바와 같이, 분리부 형성 영역이 노출하고 또한 활성 영역이 덮어지도록 트렌치 개구부(5)를 형성한다.
계속해서, 반도체 기판(1) 상에 남겨진 절연막(3)을 에칭 마스크로 하여, 트렌치 개구부(5)에서 노출하는 반도체 기판(1)을 드라이 에칭법 등에 의해서 에칭 제거함으로써, 도 6 및 도 7에 도시한 바와 같이 반도체 기판(1)에 분리 트렌치(6a)를 형성한다. 분리 트렌치(6a)의 깊이는 예를 들면 350㎚ 정도이다. 계속해서, 반도체 기판(1)에 대하여 열산화 처리 등을 실시함으로써, 도 8 및 도 9에 도시한 바와 같이, 분리 트렌치(6a) 내의 반도체 기판(1) 표면에 예를 들면 산화 실리콘막(SiO2 등)으로 이루어지는 절연막(6b)을 형성한다. 그 후, 도 10 및 도 11에 도시한 바와 같이 반도체 기판(1)의 주요면 상에 절연막(3)을 덮도록, 예를 들면 폴리실라잔계의 무기 SOG(Spin On Glass)막 등과 같은 도포막(제1 절연막 ; 6c) 을 회전 도포법 등에 의해서 피착함으로써 분리 트렌치(6a)를 매립한다. 이 도포막(6c)은 산화 실리콘 등으로 이루어지며 하지 형상에 의해 형성된 오목부를 매립하는 고평탄성을 가지며 예를 들면 온도 25℃ 정도에서의 점성 계수가 100mPa·s 이하의 유동성을 가지고 있다. 따라서, 도포막(6c)은 리플로우성이 높고 미세한 스페이스의 갭-필(gap-fill)성이 우수하기 때문에, 포토리소그래피의 해상 한계 정도까지 미세화된 분리 트렌치(6a)에 매립하여도 보이드가 생기지 않는다. 또한, 이 단계에서 반도체 기판(1)의 주요면 상의 전면에서 도포막(6c)의 상면은 거의 평탄해지고 있다.
계속해서, 도 12 및 도 13에 도시한 바와 같이, 절연막(3)을 에칭 마스크로 하여, 도포막(6c)을 분리 트렌치(6a)의 깊이 방향의 도중 위치까지 남도록 에칭 제거한다. 이에 따라, 분리 트렌치(6a)를 얕게 한다. 여기서는 예를 들면 분리 트렌치(6a)의 애스펙트비가 3 이하가 되도록 분리 트렌치(6a) 내에 도포막(6c)을 남긴다. 계속해서, 예를 들면 질소 가스 분위기에서 반도체 기판(1)에 대하여 예를 들면 800℃, 1분 정도의 열처리를 실시한다. 이에 따라, 도포막(6c)의 막질을 향상시킬 수 있어 웨트 에칭 레이트를 저감시킬 수 있다. 그 후, 도 14 및 도 15에 도시한 바와 같이 예를 들면 산화 실리콘막 등으로 이루어지는 절연막(제2 절연막 ; 6d)을 예를 들면 테트라에톡시실란(TEOS)과 오존(O3)과의 혼합 가스, 또는 모노 실란과 산소와의 혼합 가스를 이용한 CVD법 등에 의해서 반도체 기판(1)이 주요면 상에 피착함으로써 분리 트렌치(6a)의 나머지 깊이 부분을 매립한다. 이 때, 분리 트렌치(6a ; 나머지 깊이 부분)의 애스펙트비가 3 이하가 되어 있기 때문에, 분리 트렌치(6a) 내의 절연막(6d)에 홀, 보이드 또는 시임(seam) 등이 형성되지 않는 분리 트렌치(6a)의 매립을 실현할 수 있다. 또한, 분리 트렌치(6a)가 깊으면 반도체 기판(1)의 주요면의 요철이 커지기 때문에, 그것을 매립하는 절연막(6d)에서는 절연막(6d)의 상면에 요철이 생기는 것을 막기 위해서 피착 막 두께를 어느 정도 두껍게 해야 하지만, 본 실시예 1에서는 분리 트렌치(6a)의 깊이를 미리 도포막(6c)에 의해서 얕게 해둠으로써 반도체 기판(1)의 주요면 상의 요철을 작게 할 수 있기 때문에, 절연막(6d)의 피착 막 두께를 얇게 할 수 있다. 또, 절연막(6d)은 도포막(6c)에 비하여 치밀성이 높기 때문에, 후술하는 컨택트홀의 형성 시에 그 컨택트홀의 일부에서 노광되어 버렸다고 해도 에칭 제거되기 어려운 성질을 가지고 있다.
계속해서, 도 16 및 도 17에 도시한 바와 같이 절연막(3)을 에칭 스토퍼로서 절연막(6d)을 화학적 기계적 연마(CMP : Chemical Mechanical Polish)법에 의해 연마한다. 이 때, 본 실시예 1에서는 상기한 바와 같이 절연막(6d)의 피착 막 두께를 얇게 할 수 있기 때문에, CMP에 의한 절연막(6d)의 연마량을 저감할 수 있어 CMP의 연마 변동을 저감할 수 있다. 계속해서, 반도체 기판(1)에 대하여 에칭 처리를 실시하여 절연막(2, 3)을 에칭 제거함으로써 도 18 및 도 19에 도시한 바와 같이, 트렌치 분리 구조의 분리부(6)를 형성한다. 이 분리부(6)를 형성함으로써, 메모리셀을 형성하는 영역(메모리셀 어레이)에는 분리부(6)로 둘러싸인 가늘고 긴 섬(island) 형상의 패턴을 갖는 활성 영역 L이 동시에 형성된다. 또한, 주변 회로를 형성하는 영역에도 분리부(6)로 둘러싸인 도시하지 않은 활성 영역이 동시에 형 성된다. 분리부(6)의 상면, 즉 절연막(6d)의 상면은 활성 영역 L의 상면과 거의 동일 높이가 되도록 평탄화되어 있으며, 그 절연막(6d)의 상면 부분에는 홀, 보이드 및 시임 등이 형성되어 있지 않다.
계속해서, 상기 DRAM의 게이트 전극 및 그것을 피복하는 층간 절연막의 형성 방법을 도 20 ∼도 26을 이용하여 설명한다. 또, 도 20은 DRAM의 제조 공정 중에서의 상기 도 1과 동일 평면 위치의 메모리셀 어레이의 주요부 평면도, 도 21 ∼ 도 26은 도 20의 A-A선의 단면도를 각각 나타내고 있다.
우선, 도 20 및 도 21에 도시한 바와 같이, 메모리셀 어레이의 반도체 기판(1)에 예를 들면 P(인)을 이온 주입하여 n형 반도체 영역(7)을 형성한 후, 메모리셀 어레이와 주변 회로의 일부(nMIS를 형성하는 영역)와, 예를 들면 B(붕소)를 이온 주입하여 p형 웰(8P)을 형성하고, 주변 회로의 다른 일부(pMIS를 형성하는 영역)에 예를 들면 P(인)을 이온 주입하여 n형 웰을 형성한다. 계속해서, MISFET의 임계치 전압을 조정하기 위한 불순물, 예를 들면 BF2(불화 붕소)를 p형 웰(8P) 및 상기 n형 웰에 이온 주입하고, 계속해서 p형 웰(8P) 및 상기 n형 웰의 표면을 HF(불산)계의 세정액으로 세정한 후, 반도체 기판(1)을 웨트 산화하여 p형 웰(8P) 및 상기 n형 웰 표면에 예를 들면 산화 실리콘으로 이루어지는 청정한 게이트 절연막(9)을 형성한다. 그 후, 게이트 절연막(9)의 상부에 게이트 전극(10A ; 워드선 WL)을 형성한다. 게이트 전극(10A ; 워드선 WL)은 예를 들면 P(인) 등의 불순물을 도핑한 다결정 실리콘막을 반도체 기판(1) 상에 CVD법으로 피착한 후, 그 위에 텅 스텐 나이트라이드(WN)막과 텅스텐(W)막을 하층에서 순서대로 스퍼터링법으로 피착하고 또한 그 위에 예를 들면 질화 실리콘(Si3N4 등)으로 이루어지는 절연막(11)을 CVD법으로 피착하고, 계속해서, 포토레지스트막을 마스크로 하여 이들 막을 패터닝함으로써 형성한다. 게이트 전극(10A)을 구성하는 텅스텐 나이트라이드막은 고온 열 처리 시에 텅스텐막과 다결정 실리콘막이 반응하여 양자의 계면에 고저항의 실리사이드층이 형성되는 것을 방지하는 배리어층으로서 기능한다. 이 배리어층에는 텅스텐 나이트라이드막 외에, 고융점 금속 질화막, 예를 들면 TiN(티탄 나이트라이드)막을 사용할 수 있다. 이러한 고융점 금속막과 다결정 실리콘막을 주체로 하여 구성되는 폴리 메탈 구조의 게이트 전극(10A ; 워드선 WL)은 다결정 실리콘막이나 폴리사이드막(고융점 금속 실리사이드막과 다결정 실리콘막과의 적층막)으로 구성된 게이트 전극에 비하여 전기 저항이 낮기 때문에, 워드선 WL의 신호 지연을 저감할 수 있다. 본 실시예 1에서는 분리부(6)의 상면에 홀이나 보이드 등이 형성되지 않으므로, 워드선 WL의 패터닝 시에 워드선 WL의 재료가 분리부(6) 상면의 홀이나 보이드 등 중에 남겨지는 것에 기인하는 인접 워드선 WL 간의 단락 불량을 방지할 수 있다.
계속해서, p형 웰(8P)에 예를 들면 P(인)을 이온 주입하여 게이트 전극(10A) 양측의 p형 웰(8P)에 소스·드레인용 한쌍의 n-형 반도체 영역(12)을 형성한다. 여기까지의 공정에 의해 메모리셀 선택용 MISFETQs가 대략 완성된다. 계속해서, 반도체 기판(1)의 주요면 상에 예를 들면 질화 실리콘(Si3N4 등)으로 이루어지는 절연 막(13)을 CVD법 등에 의해서 피착한 후, 메모리셀 어레이의 절연막(13)을 포토레지스터막(도시하지 않음)으로 덮고, 주변 회로 영역의 절연막(13)을 이방성 에칭한다. 이에 따라, 메모리셀 어레이에서는 게이트 전극(10A)의 표면 및 반도체 기판(1)의 표면을 덮도록 절연막(13)을 형성한다. 또한, 주변 회로 영역에서는 주변 회로를 구성하는 MISFET의 게이트 전극의 측벽에 측벽 스페이서를 형성한다. 이 에칭은 분리부(6)에 매립된 절연막(6d) 등의 삭감량을 최소로 하기 위해서 질화 실리콘 등으로 이루어지는 절연막(13)을 높은 선택비로 에칭하는 가스를 사용하여 행한다.
그런데, 워드선 WL(즉, 게이트 전극)은 상기한 바와 같이 폴리 메탈 구조로 되어 있으므로, 다결정 실리콘막만으로 구성된 워드선의 구조에 비하여 높이 방향의 치수가 길다. 게다가, 메모리의 용량 증대를 도모하기 위해서 인접 워드선 간의 치수가 작아지고 있다. 이 때문에, 인접 워드선 간에 형성되는 트렌치의 애스펙트비가 커지고 있다. 예를 들면 본 실시예 1에서는 인접한 워드선 WL(게이트 전극 ; 10A) 사이에 형성되는 트렌치의 폭이 예를 들면 70㎚ 정도, 깊이가 예를 들면 300㎚ 정도로, 그 트렌치의 애스펙트비는 예를 들면 4 이상으로 되어 있다.
그래서, 본 실시예 1에서는 다음과 같이 한다.
우선, 도 22에 도시한 바와 같이 반도체 기판(1)의 주요면 상에 예를 들면 산화 실리콘계의 무기 SOG막 등과 같은 도포막(제1 절연막 ; 14a)을 회전 도포법 등에 의해서 피착함으로써, 인접한 워드선 WL(즉, 게이트 전극 ; 10A) 사이에 형성된 트렌치를 매립한다. 이 도포막(14a)은 상기 도포막(6c)과 동일한 것으로, 그 상면은 거의 평탄하게 되어 있다. 이 도포막(14a)은 BPSG막 등의 글라스 플로우막에 비하여 리플로우성이 높고, 미세한 스페이스의 갭-필성이 우수하기 때문에, 포토리소그래피의 해상 한계 정도까지 미세화된 인접한 게이트 전극(10A ; 워드선 WL) 사이에 매립해도 보이드가 생기지 않는다. 또한, 도포막(14a)은 BPSG막 등에 필요해지는 고온, 장시간의 열 처리를 행하지 않아도 높은 리플로우성이 얻어지기 때문에, 메모리셀 선택용 MISFETQs의 소스, 드레인이나 주변 회로의 MISFET(nMIS, pMIS)의 소스, 드레인에 주입된 불순물의 열 확산을 억제하여 얕은 접합화를 도모할 수 있다. 또한, 열 처리 시에 게이트 전극(10A ; 워드선 WL)을 구성하는 메탈(텅스텐막)이 산화하는 것을 억제할 수 있으므로 메모리셀 선택용 MISFETQs 및 주변 회로의 MISFET의 고성능화를 실현할 수 있다.
계속해서, 도 23에 도시한 바와 같이, 절연막(13)을 에칭 마스크로 하여 도포막(14a)를 인접 워드선 WL 간의 트렌치의 깊이 방향의 도중 위치까지가 남도록 에칭 제거한다. 이에 따라, 인접 워드선 WL 간의 트렌치를 얕게 한다. 여기서도, 예를 들면 그 트렌치의 애스펙트비가 3 이하가 되도록 트렌치 안에 도포막(14a)을 남긴다. 그 후, 예를 들면 질소 가스 분위기에서 반도체 기판(1)에 대하여, 예를 들면 800℃, 1분 정도의 열처리를 실시하고 도포막(14a)을 치밀화함으로써, 도포막(14a)의 막질을 향상시킬 수 있고, 웨트 에칭레이트를 저감시킬 수 있다. 그 후, 도 24에 도시한 바와 같이, 예를 들면 산화 실리콘막 등으로 이루어지는 절연막(제2 절연막 ; 14b)을 예를 들면 테트라에톡시실란(TEOS)과 오존(O3)과의 혼합 가 스, 또는 모노실란과 산소와의 혼합 가스를 이용한 CVD법 등에 의해서 반도체 기판(1)의 주요면 상에 피착함으로써, 인접 워드선 WL 간의 트렌치의 나머지 깊이 부분을 매립한다. 이 때, 인접 워드선 WL 간의 트렌치(나머지 깊이 부분)의 애스펙트비가 3 이하로 되어 있기 때문에, 그 트렌치 내의 절연막(14b)에, 홀, 보이드 또는 시임 등이 형성되지 않도록, 그 트렌치를 매립할 수 있다. 또한, 그 트렌치가 깊으면 반도체 기판(1)의 주요면의 요철이 커지기 때문에, 그것을 매립하는 절연막(14b)에서는 절연막(14b)의 상면에 요철이 생기게 되는 것을 막기 위해서, 피착 막 두께를 어느 정도 두껍게 해야만 하지만, 본 실시예 1에서는 인접 워드선 WL 간의 트렌치의 깊이를 미리 도포막(14a)에 의해서 얕게 해둠으로써 반도체 기판(1)의 주요면 상의 요철을 작게 할 수 있으므로, 절연막(14b)의 피착 막 두께를 얇게 할 수 있다. 또한, 절연막(14b)은 상기 절연막(6d)과 동일하게 도포막(14a)에 비하여 치밀성이 높은 성질을 가지고 있다.
계속해서, 도 25에 도시한 바와 같이, 절연막(14b)의 상부를 CMP법 등에 의해서 연마하고, 그 상면을 평탄화한 후, 도 26에 도시한 바와 같이, 절연막(14b) 상에 예를 들면 산화 실리콘(SiO2 등)으로 이루어지는 절연막(15)을 CVD법 등에 의해서 피착한다. 상층의 절연막(15)은 CMP법으로 연마되었을 때 생긴 하층의 절연막(14b)의 표면의 미세한 상처를 보수하기 위해서 피착한다. 계속해서, 포토레지스트막을 마스크로 한 드라이 에칭으로 메모리셀 선택용 MISFETQs의 n-형 반도체 영역(소스, 드레인 ; 12)의 상측의 절연막(15, 14b) 및 도포막(14a)을 순차 제거한 다. 이 에칭은 도포막(14a)의 하층의 질화 실리콘막(13)이 제거되는 것을 막기 위해서, 산화 실리콘과 질화 실리콘의 에칭 선택비를 높게 하고 산화 실리콘쪽이 질화 실리콘보다도 에칭되기 쉬운 조건으로 에칭한다. 그 후, 상기 포토레지스트막을 마스크로 한 드라이 에칭으로 n-형 반도체 영역(소스, 드레인 ; 12)의 상부의 질화 실리콘막(13)을 제거하고, 계속해서 그 하층의 얇은 게이트 절연막(9)을 제거함으로써, n-형 반도체 영역(소스, 드레인 ; 12) 한쪽의 상부에 컨택트홀(16a)을 형성하고, 다른쪽의 상부에 컨택트홀(16b)을 형성한다. 컨택트홀[16a ; 2개의 메모리셀 선택용 MISFETQs에 의해서 공유된 n형 반도체 영역(12) 상의 컨택트홀]은 워드선 WL의 연장 방향의 평면 치수가 워드선 WL의 교차 방향(폭 방향)의 치수의 2배 정도가 되도록 가늘고 긴 패턴으로 되어 있다. 즉, 컨택트홀(16a)은 워드선 WL의 연장 방향의 평면 치수가 워드선 WL의 폭 방향의 평면 치수보다도 큰 평면, 대략 장방형의 패턴으로 되어 있으며, 그 일부는 활성 영역 L에서 떨어져 분리부(6) 상에 연장되어 있다. 상기 질화 실리콘 등으로 이루어지는 절연막(13)의 에칭은 반도체 기판(1)이나 분리부(6)가 삭감량을 최소로 하기 위해서, 산화 실리콘과 질화 실리콘의 에칭 선택비를 크게 하고 질화 실리콘쪽이 산화 실리콘보다도 에칭 제거되기 쉬운 조건으로 에칭한다. 또한, 이 에칭은 질화 실리콘 등으로 이루어지는 절연막(13)을 이방적으로 에칭하는 것과 동일 조건으로 행하고, 게이트 전극(10A ; 워드선 WL)의 측벽에 질화 실리콘 등으로 이루어지는 절연막(13)을 남기도록 한다. 이에 따라, 워드선 WL의 폭 방향의 직경이 포토리소그래피의 해상 한계 이하의 미 세한 컨택트홀(16a, 16b)을 게이트 전극(10A ; 워드선 WL)에 대하여 자기 정합으로 형성할 수 있다. 또, 상기 컨택트홀(16a, 16b)을 형성한 후, 상기 컨택트홀(16a, 16b)을 통하여 p형 웰(8P)에 예를 들면 인을 이온 주입함으로써, 메모리셀 선택용 MISFETQs의 소스, 드레인보다도 깊은 영역의 p형 웰(8P)에 n형 반도체 영역(12A)을 형성해도 된다. 상기 n형 반도체 영역(12A)은 소스, 드레인의 단부에 집중하는 전계를 완화하는 효과가 있기 때문에, 소스, 드레인의 단부의 누설 전류를 저감하여 메모리셀의 리프레시 특성을 향상시킬 수 있다.
계속해서, 컨택트 홀(16a, 16b)의 내부에 플러그(17)를 형성한다. 플러그(17)는 예를 들면 As(비소)를 도핑한 다결정 실리콘막을 CVD법 등에 의해서 반도체 기판(1) 상에 피착한 후, 이 다결정 실리콘막을 CMP법으로 연마하여 컨택트홀(16a, 16b)의 내부에 남김으로써 형성된다. 상기 이후는 통상의 DRAM의 제조 방법에 따라서 반도체 집적 회로 장치를 제조한다. 그 DRAM의 메모리셀 어레이의 주요부 평면도 및 그 A-A선의 단면도의 일례를 각각 도 27 및 도 28에 도시한다.
절연막(15) 상에는 예를 들면 산화 실리콘 등으로 이루어지는 절연막(18)이 형성되어 있다. 활성 영역 L에서 떨어진 분리부(6) 상에 평면적으로 위치하는 컨택트홀(16a) 부분의 상측의 절연막(18)에는 관통 홀(19)이 형성되어 있으며, 그 내부에는 하층에서 순서대로 Ti(티탄)막, TiN(질화 티탄)막 및 W막을 적층한 도전막으로 이루어지는 플러그(20)가 매립되어 있다. 또한, 이 플러그(20)와 관통 홀(19)의 하부의 컨택트홀(16a)에 매립된 플러그(7)와의 계면에는 플러그(20)의 일부를 구성하는 Ti막과 플러그(7)를 구성하는 다결정 실리콘막과의 반응에 의해서 생긴 티탄 실리사이드(TiSi2등)층이 형성되어 있다. 상기 절연막(18) 상에는 비트선 BL이 형성되어 있다. 비트선 BL은 평면적으로는 분리부(6)의 상측(활성 영역 L에 끼워진 영역)에 배치되어 있으며, 동일한 폭, 동일한 스페이스에서 워드선 WL의 폭 방향에 따라서 직선적으로 연장되어 있다. 비트선 BL은 예를 들면 텅스텐 등과 같은 고융점 금속으로 이루어지며, 절연막(18)에 형성된 관통 홀(19) 및 그 하부의 절연막[절연막(15, 14b), 도포막(14a) 및 게이트 절연막(9)]에 형성된 컨택트홀(16a)을 통하여 메모리셀 선택용 MISFETQs의 소스, 드레인의 한쪽[2개의 메모리셀 선택용 MISFETQs에 의해서 공유된 n-형 반도체 영역(12), n형 반도체 영역(12A)]과 전기적으로 접속되어 있다. 비트선 BL을 금속(텅스텐 등)으로 구성함으로써, 그 저항을 저감할 수 있으므로, 정보의 판독, 기입을 고속으로 행할 수 있다. 또한, 비트선 BL과 후술하는 주변 회로의 제1 층배선을 동일한 공정에서 동시에 형성할 수 있으므로, DRAM의 제조 공정을 간략화할 수 있다. 또한, 비트선 BL을 내열성 및 일렉트로 마이그레이션 내성이 높은 금속(텅스텐 등)으로 구성함으로써 비트선 BL의 폭을 미세화한 경우라도 단선을 확실하게 방지할 수 있다.
상기 비트선 BL 및 제1 층배선 상에는 예를 들면 산화 실리콘(SiO2 등)으로 이루어지는 절연막(21, 22)이 형성되어 있다. 상층의 절연막(22)은 그 상면이 평탄화되어 있다. 메모리셀 어레이의 절연막(22) 상에는 예를 들면 질화 실리콘(Si3N4 등)으로 이루어지는 절연막(23)이 형성되어 있으며, 그 위에는 예를 들면 통(크라운)형의 정보 저장용 캐패시터 소자 C가 형성되어 있다. 이 정보 저장용 캐패시터 소자 C는 하부 전극(저장 전극 ; 24a)과 상부 전극(플레이트 전극 ; 24b)과 이들 사이에 설치된 산화 탄탈(Ta2O5) 등으로 이루어지는 용량 절연막(유전체막 ; 24c)을 구비하고 있다. 하부 전극(24a)은 예를 들면 P(인)이 도핑된 저저항 다결정 실리콘막으로 이루어지며, 상부 전극(24b)은 예를 들면 TiN막으로 이루어진다. 정보 저장용 캐패시터 소자 C의 하부 전극(24a)은 도 27의 워드선 WL의 폭 방향에 따라서 곧바로 연장하는 가늘고 긴 평면 패턴으로 구성되어 있다. 하부 전극(24a)은 절연막(23, 22, 21, 18)을 관통하는 관통 홀(25) 내에 매립된 플러그(26)를 통하여 컨택트홀(16b) 내의 플러그(17)와 전기적으로 접속되며, 또한 상기 플러그(17)를 통하여 메모리셀 선택용 MISFETQs의 소스, 드레인의 다른쪽[n-형 반도체 영역(12), n형 반도체 영역(12A)]과 전기적으로 접속되어 있다. 하부 전극(24a)과 컨택트 홀(16b) 간에 형성된 관통 홀(25) 내부에는 예를 들면 P(인)이 도핑된 저저항 다결정 실리콘막, 텅스텐 또는 질화 티탄 등으로 이루어지는 플러그(26)가 매립되어 있다. 정보 저장용 캐패시터 소자 C의 상부에는 예를 들면 산화 실리콘(SiO2 등)으로 이루어지는 2층의 절연막(27, 28)이 형성되며 또한 그 상부에는 제2 층배선 ML2가 형성되어 있다. 제2 층배선 ML2는 예를 들면 알루미늄(Al) 합금을 주체로 하는 도전막으로 구성되어 있다. 제2 층배선 ML2 상에는 예를 들면 산화 실리콘(SiO2 등)으로 이루어지는 절연막(29)이 형성되어 있다. 이 절연막(29)은 제2 층배선 ML2의 갭-필성이 우수한 고밀도 플라즈마(High Density Plasma) CVD법에 의해서 형성되어 있다.
<실시예 2>
본 실시예 2의 설명에 앞서서, 본 발명의 발명자가 발견한 과제를 도 35에 의해서 설명한다. 도 35는 반도체 기판(50)의 부분 단면도를 나타내고 있다. 여기서는 상대적으로 평면적이 넓은 제1 분리부 형성 영역 S1과, 상대적으로 평면적이 작은 제2 분리부 형성 영역 S2가 존재하는 경우를 나타내고 있다. 제1, 제2 분리부 형성 영역 S1, S2에서의 반도체 기판(1)에는 각각 분리 트렌치(51a, 51b)가 이미 형성되어 있다. 이 상태에서 상기 실시예 1에서 설명한 바와 같이 분리용 절연막을 2 스텝으로 나누어서 피착한다. 즉, 도포막(52)을 피착한 후, CVD법 등에 의한 절연막(53)을 하층에서 순서대로 피착한다. 이와 같이 하면, 평면적이 넓은 제1 분리부 형성 영역 S1의 분리 트렌치(51a)를 도포막 정도로 매립하고자 하면, 평면적이 작은 제2 분리부 형성 영역 S2의 분리 트렌치(51b)는 완전히 매립되게 된다. 이와 같이 되면 제2 분리부 형성 영역 S2에는 도포막(52)만으로 형성된 분리부가 형성되게 된다. 반대로 제2 분리부 형성 영역 S2의 분리 트렌치(51b)를 완전히 매립되지 않도록 하면, 제1 분리부 형성 영역 S1의 분리 트렌치(51a) 내에 매립되는 도포막(52)의 막 두께가 얇아지며 그 위에 피착해야만 하는 절연막(53)의 막 두께를 두껍게 해야만 한다. 절연막(53)의 막 두께가 두꺼워지면, 절연막(53)을 CMP에서 깎을 때 그 CMP 연마량이 증대하는 결과, CMP 연마에 변동이 생긴다는 과제가 있다.
그래서, 본 실시예 2에서는 예를 들면 다음과 같이 했다. 우선, 도 29는 본 실시예 2의 반도체 집적 회로 장치의 제조 공정 중에서의 주요부 평면도, 도 30은 도 29의 A-A선의 단면도를 나타내고 있다. 반도체 기판(1)에는 상대적으로 평면적이 넓은 제1 분리부 형성 영역 S1과, 상대적으로 평면적이 작은 제2 분리부 형성 영역 S2가 존재한다. 활성 영역 L은 그 제1, 제2 분리부 형성 영역 S1, S2 등에 의해서 둘러싸인 영역에 형성되어 있다. 활성 영역 L(활성 영역 LA, LB, LC)은 더미 금지 영역 DA에 배치되어 있다. 더미 금지 영역 DA는 소자 등이 배치되므로 후술한 더미 패턴이 배치되면 곤란하기 때문에 설계 상 설치되고 있다. 또, 활성 영역 LA, LB에는 예를 들면 n웰이 형성되며 pMIS가 배치된다. 한편, 활성 영역 LC에는 예를 들면 p웰이 형성되어 nMIS가 배치된다. 파선으로 나타내는 게이트 전극(31a, 31b)은 이들 MISFET을 구성하는 패턴이다. 게이트 전극(31a)은 활성 영역 LA를 그 길이 방향으로 교차하도록 걸쳐서 배치되어 있다. 게이트 전극(31b)은 활성 영역 LB, LC를 그 길이 방향으로 교차하도록 걸쳐서 배치되어 있다.
그런데, 본 실시예 2에서는 상대적으로 평면적이 넓은 제1 분리부 형성 영역 S1에 더미 패턴(30)이 설치되어 있다. 즉, 상대적으로 평면적이 넓은 제1 분리 형성 영역 S1에는 인접한 더미 패턴(30) 사이에 분리 트렌치(6a)가 형성되는 구조로 되어 있다. 이에 따라, 후술하는 분리 트렌치(6a)를 매립하는 절연막의 막 두께 변동을 억제 또는 방지하는 것이 가능해진다. 더미 패턴(30)은 분리 트렌치(6a)를 형성할 때에 더미 패턴(30)을 남김으로써 형성된다. 즉, 더미 패턴(30)은 반도체 기판(1)의 일부에서 구성되어 있다. 더미 패턴(30)의 평면 형상은 예를 들면 정방형으로 형성되어 있다. 즉, 제1 분리부 형성 영역 S1에서는 분리 트렌치(6a)가 평면적으로 격자형으로 형성되어 있다. 반도체 기판(1)의 주요면을 전체적으로 보 면, 그리고 본 실시예 2에서는, 예를 들면 상대적으로 평면적이 넓은 제1 분리부 형성 영역 S1에서 인접한 더미 패턴(30) 사이에 형성된 분리 트렌치(6a)의 폭이 상대적으로 평면적이 작은 제2 분리부 형성 영역 S2의 분리 트렌치[6a ; 여기서는 예를 들면 가장 평면적이 작은 분리 트렌치(6a)]의 폭과 거의 동일하게 되어 있다. 전체적으로 동일 평면 패턴의 분리 트렌치(6a)가 반도체 기판(1)의 주요면 상에 형성된 바와 같은 구조로 되어 있다. 또한, 분리 트렌치(6a)의 깊이는 제1, 제2 분리부 형성 영역 S1, S2로 같다. 이들은 상기 분리 트렌치(6a)를 매립하는 절연막의 두께의 균일성을 향상시키기 때문이다. 이러한 분리 트렌치(6a)의 폭은 예를 들면 70㎛ 정도, 깊이는 예를 들면 500㎚ 정도이고, 그 애스펙트비는 예를 들면 7 이상으로 되어 있다. 또, 제1, 제2 분리부 형성 영역의 분리 트렌치(6a)는 동일 공정 중에 상기 실시예 1에서 설명한 것과 동일한 방법으로 형성되어 있다. 동일 공정 시에 형성함으로써, 더미 패턴(30)의 형성을 용이하게 한다. 또한, 더미 패턴(30)을 포함하는 반도체 기판(1)의 표면에는 상기 절연막(2, 6b)이 각각 상기 실시예 1에서 설명한 것과 동일한 방법으로 형성되어 있다. 또한, 절연막(2) 상에는 절연막(3)이 상기 실시예 1에서 설명한 것과 동일한 방법으로 형성되어 있다.
본 실시예 2에서는 이러한 반도체 기판(1)의 주요면 상에 도 31에 도시한 바와 같이, 상기 실시예 1과 마찬가지로 도포막(6c)을 피착함으로써 분리 트렌치(6a)를 매립한다. 계속해서, 도 32에 도시한 바와 같이 절연막(3)을 에칭 마스크로 하여, 도포막(6c)을 분리 트렌치(6a)의 깊이 방향의 도중 위치까지 남도록 에칭 제거한다. 이에 따라, 분리 트렌치(6a)를 얕게 한다. 여기서는 예를 들면 분리 트렌 치(6a)의 깊이가 예를 들면 210㎚ 정도 이하, 즉 애스펙트비가 3 이하가 되도록 분리 트렌치(6a) 안에 도포막(6c)을 남긴다. 본 실시예 2에서는 상대적으로 면적이 넓은 제1 분리부 형성 영역 S1에 더미 패턴(30)을 설치함으로써, 상대적으로 면적이 넓은 제1 분리부 형성 영역 S1의 분리 트렌치(6a) 내에 남겨진 절연막(6c)과, 상대적으로 면적이 작은 제2 분리부 형성 영역 S2의 분리 트렌치(6a) 내에 남겨진 절연막(6c)과의 두께(즉, 높이)를 거의 같게 할 수 있다. 즉, 이 단계에서 반도체 기판(1)의 주요면 상에서의 절연막(6c)의 막 두께를 거의 균일하게 할 수 있다.
그 후, 예를 들면 질소 가스 분위기 속에서 반도체 기판(1)에 대하여 예를 들면 800℃, 1분 정도의 열처리를 실시함으로써, 도포막(6c)의 막질을 향상시켜서 웨트 에칭레이트를 저감시킨 후, 도 33에 도시한 바와 같이 상기 실시예 1과 마찬가지로 절연막(6d)을 반도체 기판(1)의 주요면 상에 피착함으로써, 분리 트렌치(6a)의 나머지 깊이 부분을 매립한다. 이 때, 분리 트렌치(6a ; 나머지 깊이 부분)의 애스펙트비가 3 이하로 되어 있으므로, 분리 트렌치(6a) 내의 절연막(6d)에 홀, 보이드 또는 시임 등이 형성되지 않는 분리 트렌치(6a)의 매립을 실현할 수 있다.
또한, 분리 트렌치(6a)가 깊으면 반도체 기판(1)의 주요면의 요철이 커진다. 또한, 반도체 기판에 상대적으로 평면적이 다른 분리 영역이 존재하는 경우에도 절연막(6c)의 두께변동에 의해서 반도체 기판(1)의 주요면에 요철이 생긴다. 이와 같이 되면 절연막(6d)의 상면에 요철이 생기는 것을 막기 위해서 절연막(6d)의 피착 막 두께를 어느 정도 두껍게 해야만 한다. 그러나, 본 실시예 2에서는 분리 트 렌치(6a)의 깊이를 미리 도포막(6c)에 의해서 얕게 해둠으로써 반도체 기판(1)의 주요면 상의 요철을 작게 할 수 있기 때문에, 절연막(6d)의 피착 막 두께를 얇게 할 수 있다. 또한, 상대적으로 평면적이 넓은 제1 분리부 형성 영역 S1에는 미리 더미 패턴(30)을 설치해둠으로써, 분리 트렌치(6a)에 매립된 절연막(6c)의 두께를 분리부 형성 영역(제1, 제2 분리부 형성 영역 S1, S2 등)의 평면적인 면적의 차이에 상관없이 균일하게 할 수 있기 때문에 절연막(6d)의 두께도 비교적 얇게 할 수 있다.
계속해서, 도 34에 도시한 바와 같이, 절연막(3)을 에칭 스토퍼로서 하여 절연막(6d)을 CMP법에 의해서 연마한다. 이 때, 본 실시예 2에서도 상기한 바와 같이 절연막(6d)의 피착 막 두께를 얇게 할 수 있으므로 CMP에 의한 절연막(6d)의 연마량을 저감할 수 있고, CMP의 연마 변동을 저감할 수 있다. 계속해서, 반도체 기판(1)에 대하여 에칭 처리를 실시하여 절연막(2, 3)을 에칭 제거함으로써, 트렌치 분리 구조의 분리부(6)를 형성한다. 이 분리부(6)를 형성함으로써 분리부(6)로 둘러싸인 가늘고 긴 섬 형상의 패턴을 갖는 활성 영역 L이 동시에 형성된다. 분리부(6)의 상면 즉, 절연막(6d)의 상면은 상기 실시예 1과 마찬가지로, 활성 영역 L의 상면과 거의 동일 높이가 되도록 평탄화되어 있으며, 그 절연막(6d)의 상면 부분에는 홀, 보이드 및 시임 등이 형성되어 있지 않다.
<실시예 3>
본 실시예 3은 도 36에 도시한 바와 같이, 상기 실시예 1, 2에서 게이트 전극(10A ; G)과 동층의 더미 게이트 전극(10B ; DG)을 설치하고, 반도체 기판(1)의 주요면 상에서의 도포막(14a)의 막 두께를 거의 균일하게 하는 것이다. 이에 따라, 절연막(14b)의 피착 막 두께를 저감하고, CMP법에 의한 연마량을 저감할 수 있다. 또, 더미 게이트 전극(10B ; DG)은 상기 실시예 2의 더미 패턴(30)과 마찬가지의 방식으로 배치할 수 있다. 또, 더미 게이트 전극(10B ; DG)은 실시예 1, 2에서 게이트 전극(10A)을 형성할 때의 포토 레지스트막의 마스크 패턴을 바꿈으로써 게이트 전극(10A)과 동일한 구조로 형성할 수 있다.
이와 같이, 본 실시예 3의 반도체 집적 회로 장치의 제조 방법은,
1. (a) 반도체 기판 상에 MISFETQs의 게이트 전극(10A)과 더미 게이트 전극(10B)을 포함하고 또한 서로 인접하는 복수의 패턴을 형성하는 공정과,
(b) 상기 서로 인접하는 복수의 패턴 간에 형성되는 트렌치의 깊이 방향의 도중 위치까지를 도포법으로 피착한 제1 절연막(14a)에 의해서 매립하는 공정과,
(c) 상기 제1 절연막(14a)이 매립된 상기 트렌치의 나머지 깊이 부분을 제2 절연막(14b)에 의해서 매립하는 공정을 포함한다.
2. 상술한 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제2 절연막은 화학적 기상 성장법에 의해서 피착된다.
이상, 본 발명의 발명자에 의해서 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예 1, 2, 3에 한정되지 않고 그 요지를 일탈하지 않은 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면 상기 실시예 1, 2, 3에서는 반도체 기판을 실리콘 단결정의 단체 구조로 하는 경우에 대하여 설명했지만, 이것에 한정되지 않고 여러 가지로 변경이 가능하며, 예를 들면 절연층 상에 소자 형성용 반도체층을 설치한 SOI(Silicon On Insulator) 기판이나 반도체 기판의 표면에 에피택셜층을 형성한 에피택셜 웨이퍼를 포함한다.
또한, 상기 실시예 1, 2, 3에서는 도포막을 에치백함으로써 분리 트렌치 내에 남기도록 하고 있지만, 이것에 한정되지 않고 예를 들면 도포막을 도포할 때 분리 트렌치의 바닥부에만 그 소정 중간 깊이까지 매립하도록 도포할 수 있다. 이 경우, 에치백 공정을 1 공정 없앨 수 있기 때문에, 공정의 간략화가 가능해진다. 또한, 에치백 처리의 변동을 없앨 수 있기 때문에 반도체 집적 회로 장치의 제조의 총 변동을 줄일 수 있다. 따라서, 반도체 집적 회로 장치의 수율이나 신뢰성을 향상시키는 것이 가능해진다.
이상의 설명에서는 주로 본 발명의 발명자에 의해서 이루어진 발명을 그 배경이 된 이용 분야인 DRAM에 적용한 경우에 대하여 설명했지만, 그것에 한정되지 않고 예를 들면 SRAM(Static Random Access Memory) 또는 플래시 메모리(EEPROM ; Electric Erasable Programmable Read Only Memory) 등과 같은 메모리 회로를 구비하는 반도체 장치, 마이크로 프로세서 등과 같은 논리 회로를 구비하는 반도체 장치 혹은 상기 메모리 회로와 논리 회로를 동일 반도체 기판에 설치하고 있는 혼재형의 반도체 장치에도 적용할 수 있다. 또한, TFT(Tin-Film-Transistor) 및 STN(Super-Twisted-Nematic) 액정 등과 같은 유리 등의 다른 절연 기판 상에 만들어지는 반도체 집적 회로 장치의 제조 기술에도 적용 가능하다.
본원에 의해서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간 단히 설명하면, 이하와 같다.
(1) 본 발명에 따르면, 분리 트렌치 내에 매립하는 절연막의 상부에 홀 등을 형성시키지 않고 분리 트렌치를 그 절연막에 의해서 양호하게 매립하는 것이 가능해진다.
(2) 본 발명에 따르면, 인접 패턴 간에 형성된 트렌치 내에 매립하는 절연막 상부에 홀 등을 형성시키지 않고 그 트렌치를 그 절연막에 의해서 양호하게 매립하는 것이 가능해진다.
(3) 상기 (1) 또는 (2)에 의해 전극 배선 간의 쇼트 불량을 방지하는 것이 가능해진다.
(4) 본 발명에 따르면, 분리 트렌치에 매립되는 절연막을 얇게 할 수 있으므로 그 절연막의 연마량을 줄일 수 있다. 따라서, 그 절연막의 연마 변동을 줄이는 것이 가능해진다.
(5) 본 발명에 따르면, 상대적으로 평면적이 넓은 분리부 형성 영역에 더미 패턴을 설치함으로써, 도포법으로 형성되는 절연막 및 화학적 기상 성장법으로 형성되는 절연막의 막 두께를 균일하고 또한 얇게 할 수 있기 때문에, 그 화학적 기상 성장법으로 형성되는 절연막의 연마량을 줄일 수 있다. 따라서, 그 절연막의 연마 변동을 줄이는 것이 가능해진다.
(6) 상기 (3), (4), (5)에 의해 반도체 집적 회로 장치의 신뢰성을 향상시키는 것이 가능해진다.
(7) 상기 (3), (4), (5)에 의해 반도체 집적 회로 장치의 수율을 향상시키는 것이 가능해진다.
본 발명의 특징을 정리하면 이하와 같다.
1. (a) 반도체 기판의 분리 영역에 분리 트렌치를 형성하는 공정과,
(b) 상기 분리 트렌치의 깊이 방향의 도중 위치까지를 도포법으로 피착한 제1 절연막에 의해서 매립하는 공정과,
(c) 상기 제1 절연막이 매립된 상기 분리 트렌치의 나머지 깊이 부분을 제2 절연막에 의해서 매립하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
2. (a) 반도체 기판에서 평면 치수가 상대적으로 다른 분리 영역에 분리 트렌치를 형성하는 공정과,
(b) 상기 분리 트렌치의 깊이 방향의 도중 위치까지를 도포법으로 피착한 제1 절연막에 의해서 매립하는 공정과,
(c) 상기 제1 절연막이 매립된 상기 분리 트렌치의 나머지 깊이 부분을 제2 절연막에 의해서 매립하는 공정을 포함하고,
상기 제1 절연막의 피착 공정 전에 상기 평면 치수가 상대적으로 다른 분리 영역 중, 상대적으로 큰 분리 영역에 더미 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
3. (a) 반도체 기판에서 평면 치수가 상대적으로 다른 분리 영역에 분리 트렌치를 형성하는 공정과,
(b) 상기 분리 트렌치의 깊이 방향의 도중 위치까지를 도포법으로 피착한 제 1 절연막에 의해서 매립하는 공정과,
(c) 상기 제1 절연막이 매립된 상기 분리 트렌치의 나머지 깊이 부분을 제2 절연막에 의해서 매립하는 공정을 포함하고,
상기 분리 트렌치를 형성할 때, 상기 평면 치수가 상대적으로 다른 분리 영역 중, 상대적으로 큰 분리 영역에 더미 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
4. (a) 반도체 기판에서 평면 치수가 상대적으로 다른 분리 영역에 분리 트렌치를 형성하는 공정과,
(b) 상기 분리 트렌치의 깊이 방향의 도중 위치까지를 도포법으로 피착한 제1 절연막에 의해서 매립하는 공정과,
(c) 상기 제1 절연막이 매립된 상기 분리 트렌치의 나머지 깊이 부분을 제2 절연막에 의해서 매립하는 공정을 포함하고,
상기 분리 트렌치를 형성할 때, 상기 평면 치수가 상대적으로 다른 분리 영역 각각의 분리 트렌치의 평면 치수차 및 깊이 치수차가 작아지도록, 상기 평면 치수가 상대적으로 다른 분리 영역 중 상대적으로 큰 분리 영역의 분리 트렌치 간에 더미 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
5. (a) 반도체 기판에서 평면 치수가 상대적으로 다른 분리 영역에 분리 트렌치를 형성하는 공정과,
(b) 상기 분리 트렌치의 깊이 방향의 도중 위치까지를 도포법으로 피착한 제 1 절연막에 의해서 매립하는 공정과,
(c) 상기 제1 절연막이 매립된 상기 분리 트렌치의 나머지 깊이 부분을 제2 절연막에 의해서 매립하는 공정을 포함하고,
상기 분리 트렌치를 형성할 때, 상기 평면 치수가 상대적으로 다른 분리 영역 각각 분리 트렌치의 평면 치수 및 깊이 치수가 설계 상 같아지도록, 상기 평면 치수가 상대적으로 다른 분리 영역 중 상대적으로 큰 분리 영역의 분리 트렌치 간에 더미 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
6. 상기 2 ∼ 5 중 어느 하나에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 (b) 공정에서 상기 제1 절연막을 상기 분리 트렌치에 매립할 때, 상기 평면 치수가 상대적으로 다른 분리 영역 각각에 형성된 분리 트렌치 내에서 상기 제1 절연막의 두께가 같아지도록 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
7. 상기 1 ∼ 6 중 어느 하나에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 (b) 공정은 상기 제1 절연막을 도포법에 의해서 반도체 기판의 주요면 상에 피착한 후, 그 제1 절연막을 에치백하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
8. 상기 1 ∼ 7 중 어느 하나에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 분리 트렌치 내에 상기 제1 절연막을 매립한 후, 상기 제1 절연막에 대하여 열처리를 실시하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
9. 상기 1 ∼ 8 중 어느 하나에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,
(d) 상기 공정 (c) 후, 상기 반도체 기판 상에 복수의 패턴을 형성하는 공정과,
(e) 상기 복수의 패턴 간에 형성되는 트렌치의 깊이 방향의 도중 위치까지를 도포법으로 피착한 제3 절연막에 의해서 매립하는 공정과,
(f) 상기 제3 절연막이 매립된 상기 트렌치의 나머지 부분을 제4 절연막에 의해서 매립하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
10. (a) 반도체 기판 상에 서로 인접하는 복수의 패턴을 형성하는 공정과,
(b) 상기 서로 인접하는 복수의 패턴 간에 형성되는 트렌치의 깊이 방향의 도중 위치까지를 도포법으로 피착한 제1 절연막에 의해서 매립하는 공정과,
(c) 상기 제1 절연막이 매립된 상기 트렌치의 나머지 깊이 부분을 제2 절연막에 의해서 매립하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
11. 상기 9 또는 10에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 복수의 패턴은 MISFET의 게이트 전극과, 더미 게이트 전극을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
12. 상기 1 ∼ 11 중 어느 하나에 기재된 반도체 집적 회로 장치의 제조 방 법에 있어서, 상기 제2 절연막은 화학적 기상 성장법에 의해서 피착되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
13. (a) 반도체 기판 상에 메모리셀 선택용 전계 효과 트랜지스터의 게이트 전극을 구성하는 복수의 워드선을 서로 인접하도록 형성하는 공정과,
(b) 상기 반도체 기판 상에 상기 복수의 워드선의 표면을 덮도록 절연막을 피착하는 공정과,
(c) 상기 복수의 워드선 간에 형성되는 트렌치의 깊이 방향의 도중 위치까지를 도포법으로 피착한 제1 절연막에 의해서 매립하는 공정과,
(d) 상기 제1 절연막이 매립된 상기 트렌치의 나머지 깊이 부분을 화학적 기상 성장법에 의해서 피착한 제2 절연막에 의해서 매립하는 공정과,
(e) 상기 인접한 복수의 워드선 사이에서의 상기 절연막 및 제1, 제2 절연막에 상기 메모리셀 선택용 전계 효과 트랜지스터의 한쌍의 반도체 영역에 도달하도록 홀을 천공하는 공정과,
(f) 상기 메모리셀 선택용 전계 효과 트랜지스터의 한쌍의 반도체 영역 중 한쪽의 반도체 영역에 상기 홀을 통하여 전기적으로 접속되는 비트선을 형성하는 공정과,
(g) 상기 메모리셀 선택용 전계 효과 트랜지스터의 한쌍 반도체 영역 중 다른쪽의 반도체 영역에 상기 홀을 통하여 전기적으로 접속되는 정보 저장용 캐패시터 소자를 형성하는 공정을 포함하고,
상기 절연막 및 제1, 제2 절연막에 홀을 천공하는 공정은,
상기 절연막과 제1, 제2 절연막과의 에칭 선택비를 상대적으로 크게 취하고 상기 제1, 제2 절연막쪽이 상기 절연막보다도 에칭 제거되기 쉬운 조건으로 에칭 처리한 후, 상기 절연막쪽이 상기 제1, 제2 절연막보다도 에칭 제거되기 쉬운 조건으로 에칭 처리하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
14. 상기 10 또는 13에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제1 절연막을 매립하는 공정은 상기 제1 절연막을 도포법에 의해서 반도체 기판의 주요면 상에 피착한 후, 그 제1 절연막을 상기 트렌치 내에 남겨지도록 에치백하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
15. 상기 10, 13 또는 15에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 트렌치 내에 상기 제1 절연막을 매립한 후, 상기 제1 절연막에 대하여 열처리를 실시하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
16. 상기 1 ∼ 15 중 어느 하나에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제1 절연막은 온도 25℃에서의 점성 계수가 100mPa·s 이하의 유동성을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
17. 상기 1 ∼ 16 중 어느 하나에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제2 절연막은 테트라에톡시실란과 오존과의 혼합 가스를 이용한 화학적 기상 성장법, 또는 모노실란과 산소와의 혼합 가스를 고밀도 플라즈마에 의해 분해시키는 화학적 기상 성장법에 의해서 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
18. 반도체 기판의 분리 영역에 형성된 분리부는 상기 반도체 기판의 두께 방향으로 파여진 분리 트렌치와, 상기 분리 트렌치의 깊이 방향의 도중 위치까지를 매립하도록 도포법에 의해 형성된 제1 절연막과, 상기 제1 절연막이 매립된 분리 트렌치의 나머지 깊이 부분을 매립하도록 화학적 기상 성장법에 의해 형성된 제2 절연막을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
19. 반도체 기판의 주요면에 배치된 평면 치수가 상대적으로 다른 분리 영역과, 상기 평면 치수가 상대적으로 다른 분리 영역 각각에 상기 반도체 기판의 두께 방향으로 파여진 분리 트렌치와, 상기 분리 트렌치의 깊이 방향의 도중 위치까지를 매립하도록 도포법에 의해 형성된 제1 절연막과, 상기 제1 절연막이 매립된 분리 트렌치의 나머지 깊이 부분을 매립하도록 화학적 기상 성장법에 의해 형성된 제2 절연막을 포함하고,
상기 평면 치수가 상대적으로 다른 분리 영역 중 평면 치수가 상대적으로 큰 분리 영역에 형성된 상기 분리 트렌치 사이에 더미 패턴을 설치한 것을 특징으로 하는 반도체 집적 회로 장치.
20. 상기 18 또는 19에 기재된 반도체 집적 회로 장치에 있어서, 상기 평면 치수가 상대적으로 다른 분리 영역 각각에 형성된 분리 트렌치 내에 매립된 상기 제1 절연막의 두께가 동일한 것을 특징으로 하는 반도체 집적 회로 장치.
21. 반도체 기판 상에 형성된 서로 인접하는 복수의 패턴과, 상기 서로 인접하는 복수의 패턴 간에 형성되는 트렌치의 깊이 방향의 도중 위치까지를 매립하 도록 도포법으로 피착한 제1 절연막과, 상기 제1 절연막이 매립된 상기 트렌치의 나머지 깊이 부분을 매립하도록 화학적 기상 성장법에 의해 피착한 제2 절연막을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
22. 반도체 기판에 형성된 복수의 메모리셀 선택용 전계 효과 트랜지스터와,
상기 메모리셀 선택용 전계 효과 트랜지스터의 게이트 전극을 구성하는 배선으로서, 상기 반도체 기판의 주요면 상에 서로 인접하도록 형성된 복수의 워드선과,
상기 복수의 워드선의 표면을 덮도록 상기 반도체 기판 상에 형성된 절연막과,
상기 복수의 워드선 간에 형성되는 트렌치의 깊이 방향의 도중 위치까지를 매립하도록 도포법으로 피착한 제1 절연막과,
상기 제1 절연막이 매립된 트렌치의 나머지 깊이 부분을 매립하도록 화학적 기상 성장법에 의해 피착한 제2 절연막과,
상기 인접한 복수의 워드선 사이에 평면적으로 배치되고, 상기 메모리셀 선택용 전계 효과 트랜지스터의 한쌍의 반도체 영역이 노출되도록 상기 절연막 및 제1, 제2 절연막에 형성된 홀과,
상기 메모리셀 선택용 전계 효과 트랜지스터의 한쌍의 반도체 영역 중 한쪽의 반도체 영역에 상기 홀을 통하여 전기적으로 접속된 비트선과,
상기 메모리셀 선택용 전계 효과 트랜지스터의 한쌍의 반도체 영역 중의 다 른쪽의 반도체 영역에 상기 홀을 통하여 전기적으로 접속된 정보 저장용 캐패시터 소자를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
본 발명에 따르면, 분리 트렌치 내에 매립하는 절연막의 상부에 홀 등을 형성시키지 않고 분리 트렌치를 그 절연막에 의해서 양호하게 매립하는 것이 가능해진다.
본 발명에 따르면, 인접 패턴 간에 형성된 트렌치 내에 매립하는 절연막 상부에 홀 등을 형성시키지 않고 그 트렌치를 그 절연막에 의해서 양호하게 매립하는 것이 가능해진다.
상기의 효과에 의해 전극 배선 간의 쇼트 불량을 방지하는 것이 가능해진다.
본 발명에 따르면, 분리 트렌치에 매립되는 절연막을 얇게 할 수 있으므로 그 절연막의 연마량을 줄일 수 있다. 따라서, 그 절연막의 연마 변동을 줄이는 것이 가능해진다.
본 발명에 따르면, 상대적으로 평면적이 넓은 분리부 형성 영역에 더미 패턴을 설치함으로써, 도포법으로 형성되는 절연막 및 화학적 기상 성장법으로 형성되는 절연막의 막 두께를 균일하고 또한 얇게 할 수 있기 때문에, 그 화학적 기상 성장법으로 형성되는 절연막의 연마량을 줄일 수 있다. 따라서, 그 절연막의 연마 변동을 줄이는 것이 가능해진다.
따라서, 반도체 집적 회로 장치의 신뢰성을 향상시키는 것이 가능해지고, 반도체 집적 회로 장치의 수율을 향상시키는 것이 가능해진다.

Claims (7)

  1. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 제1 분리 영역, 및 상기 제1 분리 영역보다 큰 제2 분리 영역에 분리 트렌치들을 형성하는 단계;
    (b) 도포법에 의해 피착된 제1 절연막으로 상기 분리 트렌치들을 그들의 깊이 방향의 소정의 중간 위치까지 매립하는 단계;
    (c) 상기 제1 절연막이 매립된 상기 분리 트렌치들의 나머지 깊이 부분을 제2 절연막으로 매립하는 단계; 및
    (d) 화학적 기계적 연마법에 의해 상기 제2 절연막을 연마하는 단계
    를 포함하고,
    상기 단계 (b)는 회전 도포법에 의해 상기 반도체 기판의 주요면 상에 상기 제1 절연막을 피착하여 상기 피착된 제1 절연막이 평탄화된 표면을 갖도록 하는 단계, 및 그 후, 상기 제1 절연막을 에치백하는 단계를 포함하며,
    상기 단계 (c) 전에 상기 제1 절연막을 에치백하는 상기 단계 후에 상기 반도체 기판에 열처리를 수행하는 단계를 더 포함하며,
    상기 제1 절연막을 피착하기 전에 상기 제2 분리 영역에 더미 패턴들을 제공하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 절연막은, 상기 제1 절연막의 두께가 상기 제1 분리 영역 및 상기 제2 분리 영역 내에 형성된 분리 트렌치들 내에서 균일하도록, 상기 단계 (b)에서 상기 분리 트렌치들에 매립되는 반도체 집적 회로 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 분리 영역에 상기 제2 분리 영역보다 작은 복수의 분리 영역들이 형성되도록 상기 더미 패턴들이 상기 제2 분리 영역에 제공되는 반도체 집적 회로 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 절연막은 상기 제1 절연막보다 에칭되기 더 어려운 반도체 집적 회로 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 절연막은 SOG막이고, 상기 제2 절연막은 화학적 기상 성장법에 의해 상기 분리 트렌치들의 상기 나머지 깊이 부분까지 매립되는 반도체 집적 회로 장치의 제조 방법.
  6. 삭제
  7. 삭제
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