WO2011121738A1 - 半導体装置およびその製造方法 - Google Patents

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裕文 時田
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    • H10B10/00—Static random access memory [SRAM] devices
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a field effect transistor (HK (High-k) / High-k) / a gate insulating film made of a high-k material having a high relative dielectric constant and a gate electrode made of a metal material.
  • the present invention relates to a semiconductor device having an MG (Metal Gate) transistor (hereinafter referred to as HK / MG transistor) and a technology effective when applied to the manufacture thereof.
  • MG Metal Gate
  • Patent Document 1 discloses that a gate electrode on element isolation is shortened to the resolution limit of lithography technology, thereby re-oxidizing a gate insulating film made of High-k. Techniques for preventing this are disclosed.
  • Non-Patent Document 1 describes a CMOSFET having a gate length of 28 nm as a gate-first process. Alternatively, a technique of forming by a gate-last process is described.
  • the threshold voltage increases rapidly as the gate width becomes narrower. I understood that. This abrupt increase in threshold voltage is particularly noticeable in n-channel HK / MG transistors.
  • An object of the present invention is to provide a technique capable of obtaining stable operating characteristics in a semiconductor device having an HK / MG transistor in which a gate insulating film is made of a high-k material and a gate electrode is made of a metal material. It is in.
  • the present invention is a semiconductor device having an n-channel HK / MG transistor having a gate insulating film made of a high-k material and a gate electrode made of a metal material.
  • the n-channel HK / MG transistor is a semiconductor device.
  • Stable operating characteristics can be obtained in a semiconductor device having an HK / MG transistor in which the gate insulating film is made of a High-k material and the gate electrode is made of a metal material.
  • FIG. 1 is an internal configuration diagram of a semiconductor device according to Example 1.
  • FIG. FIG. 3 is a cross-sectional view of a main part along a gate length direction of an n-channel HK / MG transistor and a p-channel HK / MG transistor of the core transistor according to the first embodiment.
  • FIG. 3 is a cross-sectional view of a main part along a gate width direction of an n-channel HK / MG transistor and a p-channel HK / MG transistor of a core transistor according to Example 1.
  • FIG. 3 is a cross-sectional view of main parts along the gate length direction of an n-channel HK / MG transistor and a p-channel HK / MG transistor of an I / O transistor according to Example 1.
  • FIG. 3 is a cross-sectional view of a main part of a resistance element according to Example 1.
  • FIG. 3 is a plan view of a main part of the core nMIS according to the first embodiment.
  • FIG. 3 is a plan view of a main part of a core nMIS and a core pMIS sharing a gate electrode according to Example 1;
  • FIG. 4 is a plan view of a main part of three core nMISs sharing a gate electrode according to Example 1;
  • FIG. 3 is a plan view of a main part of a core nMIS and a core pMIS sharing a gate electrode according to Example 1;
  • FIG. FIG. 12 is an essential part cross-sectional view of the same place as that in FIG. 11 during the manufacturing process of the semiconductor device, following FIG. 11;
  • FIG. 13 is a principal part cross-sectional view of the same place as in FIG. 11 in the process of manufacturing the semiconductor device, following FIG. 12;
  • FIG. 14 is a principal part cross-sectional view of the same place as in FIG. 11 in the process of manufacturing the semiconductor device, following FIG. 13;
  • FIG. 15 is a principal part cross-sectional view of the same place as in FIG.
  • FIG. 16 is a principal part cross-sectional view of the same place as in FIG. 11 in the process of manufacturing the semiconductor device, following FIG. 15;
  • FIG. 17 is a principal part cross-sectional view of the same place as in FIG. 11 in the process of manufacturing the semiconductor device, following FIG. 16;
  • FIG. 18 is an essential part cross-sectional view of the same place as that in FIG. 11 during the manufacturing process of the semiconductor device, following FIG. 17;
  • FIG. 19 is a principal part cross-sectional view of the same place as in FIG. 11 in the process of manufacturing the semiconductor device, following FIG. 18;
  • FIG. 20 is an essential part cross-sectional view of the same place as in FIG. 11 in the process of manufacturing the semiconductor device, following FIG.
  • FIG. 21 is a principal part cross-sectional view of the same place as in FIG. 11 in the process of manufacturing the semiconductor device, following FIG. 20;
  • FIG. 22 is a principal part cross-sectional view of the same place as in FIG. 11 in the process of manufacturing the semiconductor device, following FIG. 21;
  • FIG. 23 is a principal part cross-sectional view of the same place as in FIG. 11 in the process of manufacturing the semiconductor device, following FIG. 22;
  • FIG. 24 is a principal part cross-sectional view of the same place as in FIG. 11 in the process of manufacturing the semiconductor device, following FIG. 23;
  • FIG. 25 is a principal part cross-sectional view of the same place as in FIG. 11 in the process of manufacturing the semiconductor device, following FIG. 24;
  • FIG. 24 is a principal part cross-sectional view of the same place as in FIG. 11 in the process of manufacturing the semiconductor device, following FIG. 24;
  • FIG. 24 is a principal part cross-sectional view of the same place as in FIG. 11 in the process of
  • FIG. 26 is a principal part cross-sectional view of the same place as in FIG. 11 in the process of manufacturing the semiconductor device, following FIG. 25;
  • FIG. 27 is a principal part cross-sectional view of the same place as in FIG. 11 in the process of manufacturing the semiconductor device, following FIG. 26;
  • FIG. 28 is a principal part cross-sectional view of the same place as in FIG. 11 in the process of manufacturing the semiconductor device, following FIG. 27;
  • FIG. 6 is a cross-sectional view of a main part along a gate width direction of an n-channel HK / MG transistor and a p-channel HK / MG transistor of a core transistor according to a second embodiment.
  • 10 is a fragmentary cross-sectional view showing a manufacturing step of a semiconductor device according to Example 2.
  • FIG. FIG. 31 is a principal part cross-sectional view of the same place as in FIG. 30 in the process of manufacturing the semiconductor device, following FIG. 30;
  • FIG. 32 is an essential part cross-sectional view of the same place as in FIG. 30 in the process of manufacturing the semiconductor device, following FIG. 31;
  • FIG. 33 is a principal part cross-sectional view of the same place as in FIG. 30 in the process of manufacturing the semiconductor device, following FIG. 32;
  • FIG. 34 is an essential part cross-sectional view of the same place as in FIG. 30 in the process of manufacturing the semiconductor device, following FIG. 33;
  • FIG. 35 is an essential part cross-sectional view of the same place as in FIG. 30 in the process of manufacturing the semiconductor device, following FIG. 34;
  • FIG. 34 is an essential part cross-sectional view of the same place as in FIG. 30 in the process of manufacturing the semiconductor device, following FIG. 34;
  • FIG. 34 is an essential part cross-sectional view of the same place as in FIG. 30 in the process of manufacturing the semiconductor
  • FIG. 36 is a principal part cross-sectional view of the same place as in FIG. 30 in the process of manufacturing the semiconductor device, following FIG. 35;
  • FIG. 37 is a principal part cross-sectional view of the same place as in FIG. 30 in the process of manufacturing the semiconductor device, following FIG. 36;
  • FIG. 38 is a principal part cross-sectional view of the same place as in FIG. 30 in the process of manufacturing the semiconductor device, following FIG. 37;
  • FIG. 39 is an essential part cross-sectional view of the same place as in FIG. 30 in the process of manufacturing the semiconductor device, following FIG. 38;
  • FIG. 40 is an essential part cross-sectional view of the same place as in FIG. 30 in the process of manufacturing the semiconductor device, following FIG. 39;
  • FIG. 39 is an essential part cross-sectional view of the same place as in FIG. 30 in the process of manufacturing the semiconductor device, following FIG. 39;
  • FIG. 39 is an essential part cross-sectional view of the same place as in FIG. 30 in the process of manufacturing the semiconductor device
  • FIG. 41 is an essential part cross-sectional view of the same place as in FIG. 30 in the process of manufacturing the semiconductor device, following FIG. 40;
  • FIG. 42 is an essential part cross-sectional view of the same place as in FIG. 30 in the process of manufacturing the semiconductor device, following FIG. 41;
  • (A) is an equivalent circuit diagram of the memory cell for 1 bit of the SRAM according to the third embodiment, and (b) is a plan view of the main part of the SRAM memory cell for 1 bit according to the first example of the third embodiment.
  • 12 is a plan view of a principal part of a 4-bit SRAM memory cell according to a first example of Embodiment 3.
  • FIG. 12 is a plan view of a principal part of a 1-bit SRAM memory cell according to a second example of Embodiment 3.
  • FIG. 12 is a plan view of a principal part of a 4-bit SRAM memory cell according to a second example of Embodiment 3.
  • FIG. FIG. 10 is a plan view of a principal part of a 1-bit SRAM memory cell according to a third example of Example 3; 12 is a plan view of a principal part of a 4-bit SRAM memory cell according to a third example of Example 3.
  • FIG. FIG. 16 is a plan view of a principal part of a 1-bit SRAM memory cell according to a fourth example of Example 3; 12 is a plan view of a principal part of a 4-bit SRAM memory cell according to a fourth example of Embodiment 3.
  • FIG. 10 is a plan view of a principal part of a 1-bit SRAM memory cell according to a third example of Example 3
  • 12 is a plan view of a principal part of a 4-bit SRAM memory cell according to a third example of Example 3.
  • FIG. 16 is a plan view of a principal part of a 1-bit SRAM memory
  • FIG. 4 is a graph for explaining the relationship between the threshold voltage (Vth) and gate width (W) of an n-channel HK / MG transistor using the impurity concentration (div1 to div4) of the channel region investigated by the present inventors as a parameter. It is.
  • the number of elements when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.
  • the constituent elements including element steps and the like
  • the shapes, positional relationships, etc. of the components, etc. when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
  • a MISFET Metal Insulator Semiconductor Field Effect Transistor
  • MIS Magnetic Insulator Semiconductor Field Effect Transistor
  • pMIS p-channel type MISFET
  • nMIS n-channel type MISFET
  • a wafer is mainly a Si (Silicon) single crystal wafer.
  • SOI Silicon (On Insulator) wafer and an integrated circuit are formed thereon.
  • Insulating film substrate or the like The shape includes not only a circle or a substantially circle but also a square, a rectangle and the like.
  • gate or “gate structure” refers to a laminated film of a gate insulating film and a gate electrode, and is distinguished from a gate electrode.
  • the gate structure of the n-channel type HK / MG transistor described here is the same as the gate structure of the n-channel type HK / MG transistor which will be described later with reference to FIGS. 2 to 4, and the SiO 2 film and the HfLaON film (La A gate insulating film formed of a laminated film with a hafnium oxynitride film) and a gate electrode formed of a laminated film of a TiN film and a polycrystalline Si film formed thereon.
  • the gate structure of the n-channel type HK / MG transistor is different from the gate structure of the p-channel type HK / MG transistor.
  • the gate structure of the p-channel type HK / MG transistor is the same as the gate structure of the p-channel type HK / MG transistor which will be described later with reference to FIGS. 2 to 4, and an SiO 2 film and an HfAlON film (hafnium acid containing Al).
  • the gate structure (gate insulating film and gate electrode) of the n-channel type HK / MG transistor is the gate stack structure for Nch
  • the gate structure (gate insulating film and gate electrode) of the p-channel type HK / MG transistor is the gate stack for Pch.
  • the structure is marked to distinguish between the two structures.
  • the Nch gate stack structure or the Pch gate stack structure refers to both a structure with and without a SiO 2 film located under the gate insulating film.
  • FIG. 53 is a plan view of the main part of the n-channel HK / MG transistor examined by the present inventors, and FIG. 54 shows the threshold voltage (Vth) and gate width (W) of the n-channel HK / MG transistor. It is a graph explaining the relationship.
  • the channel width (gate width W) of the n-channel type HK / MG transistor becomes 0.4 ⁇ m or less
  • a narrow channel effect in which the threshold voltage of the n-channel type HK / MG transistor increases appears.
  • the lateral extension of the depletion layer at the end of the channel region is cited. That is, since the depletion layer spreads in the lateral direction at the end of the channel region, it is considered that the depletion layer charge amount controlled by the gate electrode increases and the threshold voltage increases.
  • the channel stopper impurity under the element isolation portion diffuses into the channel region, the threshold voltage at the end of the channel region increases, the effective channel width decreases, and the threshold voltage increases. Has also been proposed.
  • the present inventors have found that the n-channel type HK / MG transistor increases as the portion where the gate G of the Nch gate stack structure and the element isolation portion IS on which the gate G of the Nch gate stack structure overlaps increases. It was found that the threshold voltage increases.
  • FIG. 55 is a graph illustrating the relationship between the threshold voltage (Vth) and gate width (W) of an n-channel HK / MG transistor using the gate length (Lg) as a parameter
  • FIG. 56 is an n-channel transistor. It is a graph explaining the relationship between the threshold voltage (Vth) of the HK / MG transistor and the width (ODy) of the element isolation part along the gate width direction on which the gate of the gate stack structure for Nch rides.
  • the threshold voltage of the n-channel HK / MG transistor increases as the gate width W of the gate G of the gate stack structure for Nch becomes narrower.
  • the threshold voltage of the n-channel HK / MG transistor increases.
  • FIG. 57 is a graph for explaining the relationship between the gate leakage current (Jg) and the gate width (W) of an n-channel HK / MG transistor using the gate length (Lg) as a parameter
  • FIG. 58 is an n-channel HK.
  • FIG. 10 is a graph illustrating the relationship between the gate leakage current (Jg) of the / MG transistor and the width (ODy) of the element isolation portion along the gate width direction on which the gate electrode of the Nch gate stack structure rides.
  • the gate leakage current of the n-channel HK / MG transistor decreases as the gate width W of the gate G of the Nch gate stack structure becomes narrower.
  • the gate width W of the gate electrode G of the Nch gate stack structure is the same, the overlapping portion between the gate G of the Nch gate stack structure and the element isolation portion IS increases. The gate leakage current of the n-channel HK / MG transistor is reduced.
  • oxygen atoms are supplied from the element isolation part IS to the gate insulating film at the overlapping part of the gate G of the Nch gate stack structure and the element isolation part IS. It is considered that the thickness of the gate insulating film after the semiconductor device is manufactured is thicker than the initial thickness of the film. Furthermore, the larger the overlapping portion between the gate G of the Nch gate stack structure and the element isolation portion IS, the more oxygen atoms are supplied to the gate insulating film. As a result, the overlap between the gate G and the element isolation portion IS is increased. As the portion increases, the threshold voltage increases as shown in FIG. 56, and the gate leakage current decreases as shown in FIG.
  • the threshold voltage of the p-channel HK / MG transistor increases as the overlap between the gate G of the Pch gate stack structure and the element isolation portion IS increases. There was almost no increase and no decrease in gate leakage current.
  • the gate G of the Nch gate stack structure of the n-channel type HK / MG transistor and the element isolation part IS by reducing the overlapping portion between the gate G of the Nch gate stack structure of the n-channel type HK / MG transistor and the element isolation part IS, the gate G of the Nch gate stack structure from the element isolation part IS.
  • FIG. 1 shows an internal configuration diagram of the semiconductor device according to the first embodiment.
  • the semiconductor device C1 includes a plurality of circuits such as a memory circuit C2, a processor circuit C3, and an I / O (Input / Output) circuit C4.
  • the memory circuit C2 stores data and programs
  • the processor circuit C3 performs data arithmetic processing or control processing, and exchanges data and programs between the memory circuit C2 and the processor circuit C3.
  • Data is exchanged between the processor circuit C3 and the I / O circuit C4, and data is transmitted to and received from the peripheral device C5 via the I / O circuit C4. Further, a voltage necessary for circuit operation is intermittently supplied as a signal to the memory circuit C2 and the processor circuit C3 via the I / O circuit C4.
  • the memory circuit C2 includes a plurality of memory transistors
  • the processor circuit C3 includes a plurality of core transistors
  • the I / O circuit C4 includes a plurality of I / O transistors.
  • the core transistor includes an n-channel HK / MG transistor and a p-channel HK / MG transistor
  • the I / O transistor includes an n-channel HK / MG transistor and a p-channel HK / MG transistor.
  • the structure of the gate electrode of the n-channel HK / MG transistor of the core transistor is the same as the structure of the gate electrode of the n-channel HK / MG transistor of the I / O transistor.
  • the gate insulating film of the n-channel HK / MG transistor of the I / O transistor is the same as that of the n-channel HK / MG transistor of the core transistor. It is formed thicker than the gate insulating film.
  • the structure of the gate electrode of the p-channel HK / MG transistor of the core transistor is the same as the structure of the gate electrode of the p-channel HK / MG transistor of the I / O transistor.
  • the gate insulating film of the p-channel HK / MG transistor of the I / O transistor is the same as that of the p-channel HK / MG transistor of the core transistor. It is formed thicker than the gate insulating film.
  • FIG. 2 is a cross-sectional view of an essential part along the gate length direction of the n-channel HK / MG transistor and the p-channel HK / MG transistor of the core transistor according to the first embodiment
  • FIG. 3 is a core transistor according to the first embodiment
  • FIG. 4 is a cross-sectional view of the main part of the n-channel type HK / MG transistor and the p-channel type HK / MG transistor in the gate width direction, and FIG. 4 shows the n-channel type HK / MG transistor of the I / O transistor according to Example 1 FIG.
  • FIG. 5 is a fragmentary cross-sectional view of the p-channel type HK / MG transistor along the gate length direction, and FIG. 5 is a fragmentary cross-sectional view of the n-channel resistor element and the p-channel resistor element formed in the processor circuit according to Embodiment 1. is there.
  • core nMIS n-channel HK / MG transistor
  • core pMIS p-channel HK transistor
  • An element isolation portion 2 is formed on the main surface of the semiconductor substrate 1 on which the core nMIS and the core pMIS according to the first embodiment are formed.
  • the element isolation part 2 has a function of preventing interference between elements formed on the semiconductor substrate 1.
  • a trench is formed in the semiconductor substrate 1 and an insulating film is embedded in the groove. Isolation) method.
  • the active region isolated by the element isolation portion 2 is a core nMIS formation region or a core pMIS formation region.
  • the insulating film embedded in the trench is formed by using, for example, a plasma CVD (Chemical Vapor Deposition) method using TEOS (Tetra Ethyl Ortho Silicate; Si (OC 2 H 5 ) 4 ) and ozone as source gases.
  • the width L of the element isolation portion 2 formed between the core nMIS and the core pMIS is about 80 nm at a minimum in order to prevent interference between the two.
  • a p-type well 3 that is a semiconductor region is formed on the main surface of the semiconductor substrate 1 in the core nMIS formation region, and an n-type well 4 that is a semiconductor region is formed on the main surface of the semiconductor substrate 1 in the core pMIS formation region. Is formed.
  • a p-type impurity such as B is introduced into the p-type well 3, and an n-type impurity such as P or As is introduced into the n-type well 4.
  • a gate insulating film 5nc is formed on the p-type well 3 formed on the main surface of the semiconductor substrate 1 in the core nMIS formation region.
  • the gate insulating film 5nc is mainly formed of a high dielectric film 5hn having a relative dielectric constant higher than that of, for example, SiO 2 .
  • a hafnium-based insulating film such as an HfO x film, an HfON film, an HfSiO x film, or an HfSiON film is used.
  • This hafnium-based insulating film contains a metal element, for example, La, for obtaining the desired threshold voltage of the core nMIS by adjusting the work function. Therefore, for example, HfLaON can be exemplified as a typical constituent material of the high dielectric film 5hn.
  • the thickness of the high dielectric film 5hn is, for example, about 1 nm.
  • an oxide film 5sc for example, a SiO 2 film is formed between the semiconductor substrate 1 and the high dielectric film 5hn.
  • an oxide film 5sc is interposed between the semiconductor substrate 1 and the high dielectric film 5hn. Thus, the decrease in mobility can be prevented.
  • the thickness of the oxide film 5sc is, for example, about 1 nm.
  • a cap film 6n is formed on the gate insulating film 5nc.
  • the cap film 6n is, for example, a LaO film, and is formed to add a metal element for obtaining the threshold voltage of the core nMIS, that is, La, to the hafnium-based insulating film constituting the high dielectric film 5hn. ing.
  • La was illustrated as a metal element added to the hafnium-based insulating film constituting the high dielectric film 5hn, other metal elements may be used.
  • the cap film 6n a La 2 O 5 film, a La film, a MgO film, a Mg film, a BiSr film, a SrO film, a Y film, a Y 2 O 3 film, a Ba film, a BaO film, a Se film, a ScO film, or the like. Can be used. Note that all the metal elements constituting the cap film 6n may be added to the high dielectric film 5hn.
  • a gate electrode 7 is formed on the cap film 6n.
  • the gate electrode 7 has a structure in which a lower layer gate electrode 7D and an upper layer gate electrode 7U are stacked.
  • the lower gate electrode 7D is composed of, for example, a TiN film, but is not limited to this.
  • the lower gate electrode 7D may be composed of any one of the Si 1-x film, the TaGe film, the TaCx film, the Mo film, and the W film.
  • the thickness of the lower gate electrode 7D is, for example, about 5 to 20 nm.
  • the upper gate electrode 7U is constituted by a polycrystalline Si film into which an impurity of, for example, about 1 ⁇ 10 20 cm ⁇ 3 is introduced.
  • the thickness of the upper gate electrode 7U is, for example, about 30 to 80 nm.
  • a silicide film 8 is formed on the gate electrode 7.
  • the silicide film 8 is, for example, a NiSi film or a PtSi film.
  • an offset sidewall 35 and a sidewall 9 each made of an insulating film are formed in order from the inside.
  • An n-type diffusion region 10 that is a semiconductor region is formed in the semiconductor substrate 1 (p-type well 3) immediately below the offset sidewall 35 and the sidewall 9, and an n-type diffusion is formed outside the n-type diffusion region 10. Region 11 is formed.
  • An n-type impurity such as P or As is introduced into the n-type diffusion region 10 and the n-type diffusion region 11, and the n-type impurity is introduced into the n-type diffusion region 11 at a higher concentration than the n-type diffusion region 10. Has been.
  • the n-type diffusion region 10 and the n-type diffusion region 11 form a source region and a drain region of the core nMIS having an LDD (Lightly Doped Drain) structure.
  • an impurity for adjusting the threshold value of the core nMIS is introduced into the semiconductor substrate 1 (p-type well 3) immediately below the gate electrode 7 and between the source region and the drain region. A channel region is formed.
  • a silicide film 8 formed in the same process as the silicide film 8 formed on the gate electrode 7 is formed on the surface of the n-type diffusion region 11.
  • a gate insulating film 5pc is formed on the n-type well 4 formed on the main surface of the semiconductor substrate 1 in the core nMIS formation region.
  • the gate insulating film 5pc is mainly formed of a high dielectric film 5hp having a relative dielectric constant higher than that of SiO 2 , for example.
  • a hafnium-based insulating film such as an HfO x film, an HfON film, an HfSiO x film, or an HfSiON film is used.
  • This hafnium-based insulating film contains a metal element, for example, Al, for obtaining a desired threshold voltage of the core pMIS by adjusting the work function. Therefore, for example, HfAlON can be exemplified as a constituent material of a typical high dielectric film 5hp.
  • the thickness of the high dielectric film 5hp is, for example, about 1 nm.
  • an oxide film 5sc for example, a SiO 2 film is formed between the semiconductor substrate 1 and the high dielectric film 5hp.
  • an oxide film 5sc is interposed between the semiconductor substrate 1 and the high dielectric film 5hp. Thus, the decrease in mobility can be prevented.
  • the thickness of the oxide film 5sc is, for example, about 1 nm.
  • a cap film 6p is formed on the gate insulating film 5pc.
  • the cap film 6p is, for example, an AlO film, and is formed to add a metal element, that is, Al, for obtaining the threshold voltage of the core pMIS to the hafnium-based insulating film constituting the high dielectric film 5hp. ing.
  • a metal element that is, Al
  • the AlO film is exemplified as the cap film 6p, an Al film can also be used. Note that all the metal elements constituting the cap film 6p may be added to the high dielectric film 5hp.
  • a gate electrode 7 is formed on the cap film 6p, and a silicide film 8 is formed on the gate electrode 7.
  • the gate electrode 7 and the silicide film 8 have the same configuration as the gate electrode 7 and the silicide film 8 of the core nMIS described above, respectively.
  • an offset sidewall 35 and a sidewall 9 made of an insulating film, for example, are formed sequentially from the inside.
  • a p-type diffusion region 12 as a semiconductor region is formed in the semiconductor substrate 1 (n-type well 4) immediately below the offset sidewall 35 and the sidewall 9 and a p-type diffusion is formed outside the p-type diffusion region 12.
  • Region 13 is formed.
  • a p-type impurity such as B is introduced into the p-type diffusion region 12 and the p-type diffusion region 13, and the p-type impurity is introduced into the p-type diffusion region 13 at a higher concentration than the p-type diffusion region 12. Yes.
  • the p-type diffusion region 12 and the p-type diffusion region 13 form the source region and the drain region of the core pMIS having the LDD structure.
  • a silicide film 8 formed in the same process as the silicide film 8 formed on the gate electrode 7 is formed on the surface of the p-type diffusion region 13. Further, the core nMIS and the core pMIS are covered with the Si 3 N 4 film 16 and the interlayer insulating film 17.
  • an I / O nMIS n-channel HK / MG transistor
  • an I / O pMIS p-channel HK transistor
  • the configuration of the nMIS for I / O is the same as the configuration of the nMIS for core described above, but the thickness of the oxide film 5sio constituting the gate insulating film 5nio of the nMIS for I / O is equal to the gate insulating film of the core nMIS. It is formed thicker than the oxide film 5sc constituting 5nc.
  • the thickness of the oxide film 5sio formed between the semiconductor substrate 1 and the high dielectric film 5hn is, for example, 2 to 6 nm.
  • the configuration of the pMIS for I / O is the same as the configuration of the pMIS for core described above, but the thickness of the oxide film 5sio constituting the gate insulating film 5pio of the pMIS for I / O is the gate of the pMIS for core.
  • the insulating film 5pc is formed thicker than the oxide film 5sc.
  • the thickness of the oxide film 5sio formed between the semiconductor substrate 1 and the high dielectric film 5hp is 2 to 6 nm, for example.
  • the configuration of the n-channel resistance element is the same as that of the core nMIS described above except that the core nMIS described above is used and the cap film 6n and the lower gate electrode 7D of the gate electrode 7 are not formed.
  • the configuration of the p-channel resistance element uses the above-described core pMIS, and the configuration of the above-described core pMIS is the same as that of the above-described core pMIS except that the cap film 6p and the lower gate electrode 7D of the gate electrode 7 are not formed. The same.
  • FIG. 6 is a plan view of a main part of the core nMIS according to the first embodiment. 6 corresponds to the cross-sectional view of the main part of the core nMIS shown in FIG. 2, and the cross section taken along the line BB ′ shown in FIG. 6 is shown in FIG. This corresponds to the cross-sectional view of the main part of the core nMIS shown.
  • the core nMIS gate insulating film 5nc (oxide film) shown in FIG. 2 and FIG. 3 is used as the gate of the core nMIS located in the active region 14 surrounded by the element isolation portion 2.
  • 5ch and a high dielectric film 5hn a cap film 6n, and a gate electrode 7 (a laminated film of a lower gate electrode 7D and an upper gate electrode 7U) are used.
  • the core nMIS gate mounted on the element isolation unit 2 includes the core pMIS gate insulating film 5pc (high dielectric film 5hp), the cap film 6p, and the gate electrode shown in FIGS.
  • the nMIS gate structure RNG obtained by removing the metal material, that is, the cap film 6n and the lower gate electrode 7D from the Nch gate stack structure NG, or the Pch A Pch gate structure RPG from which the metal material, that is, the cap film 6p and the lower gate electrode 7D is removed from the gate stack structure PG is used.
  • the Nch gate structure RNG is the same as the gate structure including, for example, the gate insulating film 5nc (high dielectric film 5hn) and the gate electrode 7 (upper gate electrode 7U) of the n-channel resistance element shown in FIG.
  • the Pch gate structure RPG is the same as the gate structure including the gate insulating film 5pc (high dielectric film 5hp) and the gate electrode 7 (upper gate electrode 7U) of the p-channel resistance element shown in FIG. is there.
  • the gate of the core nMIS running on the element isolation unit 2 is partially connected to the gate of the Pch gate stack structure PG of the core pMIS, the Nch of the n-channel resistance element.
  • the gate of the gate structure RNG or the gate of the P channel gate structure RPG of the p-channel resistance element is used.
  • the gate structure of the core nMIS located in the active region 14 includes, for example, a gate insulating film 5nc made of a laminated film of a SiO 2 film and a HfLaON film, a cap film 6n made of a LaO film, and a TiN film and a polycrystalline Si film. And a gate electrode 7 made of a laminated film.
  • a part of the gate structure of the core nMIS located on the element isolation part 2 includes, for example, a gate insulating film 5pc made of an HfAlON film, a cap film 6p made of an AlO film, and a stacked layer of a TiN film and a polycrystalline Si film.
  • the gate electrode 7 is formed of a film.
  • a part of the gate structure of the core nMIS located on the element isolation portion 2 is, for example, a gate insulating film 5nc made of an HfLaON film and a gate electrode 7 made of a polycrystalline Si film, or a gate insulating film 5pc made of an HfAlON film. And a gate electrode 7 made of a polycrystalline Si film.
  • the overlapping portion between the gate of the Nch gate stack structure NG and the element isolation portion 2 is reduced, so that the supply amount of oxygen atoms from the element isolation portion 2 to the gate of the Nch gate stack structure NG of the core nMIS is reduced. Can be reduced. As a result, an increase in the threshold voltage of the core nMIS can be suppressed.
  • all the gates that ride on the element isolation unit 2 are, for example, the Pch gate stack structure PG of the core pMIS. It is desirable. However, if the gate of the Pch gate stack structure PG of the core pMIS is formed in the active region 14 where the core nMIS is formed due to misalignment in the manufacturing process of the semiconductor device, the core nMIS operates normally. There arises a problem that it will not. Therefore, considering the alignment margin and processing accuracy in the manufacturing process of the semiconductor device, Nch is shifted to the element isolation part 2 side from the boundary between the active region 14 where the core nMIS is formed and the element isolation part 2. A boundary between the gate of the gate stack structure for NG and the gate of the gate stack structure for Pch PG is set.
  • FIG. 7 is a plan view of main parts of the core nMIS and the core pMIS sharing the gate electrode according to the first embodiment.
  • the cross section along the line AA ′ shown in FIG. 7 corresponds to the cross-sectional view of the main part of the core nMIS shown in FIG. 2, and the cross section along the line CC ′ shown in FIG. 7 corresponds to the cross-sectional view of the main part of the core pMIS shown, and the cross-section along the line BB ′′ shown in FIG. 7 corresponds to the cross-sectional view of the main part of the core nMIS and the core pMIS shown in FIG.
  • the core nMIS located in the active region 14 surrounded by the element isolation part 2 of the core nMIS formation region uses the gate of the Nch gate stack structure NG, and the element in the core pMIS formation region
  • a gate of the Pch gate stack structure PG is used for the core pMIS located in the active region 14 surrounded by the isolation part 2
  • a gate of the Pch gate stack structure PG is mainly used on the element isolation part 2.
  • the overlapping portion between the gate of the Nch gate stack structure NG and the element isolation portion 2 is reduced, so that the amount of oxygen atoms supplied from the element isolation portion 2 to the gate of the Nch gate stack electrode NG of the core nMIS is reduced. Can be reduced. As a result, an increase in the threshold voltage of the core nMIS can be suppressed.
  • FIG. 8 is a plan view of a main part of three core nMISs sharing a gate electrode according to the first embodiment.
  • the gate of the Nch gate stack structure NG is used for the core nMIS located in the active region 14 surrounded by the element isolation portion 2 of the core nMIS formation region.
  • the gate of the Pch gate stack structure PG of the core pMIS, the gate of the N channel gate structure RNG of the n channel resistance element, or the gate of the P channel gate structure RPG of the p channel resistance element is used.
  • the overlapping portion between the gate of the Nch gate stack structure NG and the element isolation portion 2 is reduced, so that the amount of oxygen atoms supplied from the element isolation portion 2 to the gate of the Nch gate stack electrode NG of the core nMIS is reduced. Can be reduced. As a result, an increase in the threshold voltage of the core nMIS can be suppressed.
  • FIG. 9 and FIG. 10 are main part plan views of the core nMIS and the core pMIS sharing the gate electrode according to the first embodiment.
  • the Pch gate stack structure is mainly formed on the element isolation portion 2 between the core nMIS and the core pMIS.
  • a PG gate is used.
  • the contact 15 for connecting the gate electrode 7 and the upper layer wiring is formed on the gate electrode 7 shared by the core nMIS and the core pMIS, as shown in FIG.
  • a contact 15 is formed on the gate portion of the Pch gate stack structure PG.
  • the contact 15 is formed closer to the core pMIS side than the middle of the element isolation portion 2 between the core nMIS and the core pMIS (intermediate line indicated by a one-dot broken line in the figure).
  • the silicide layer 8 formed on the gate electrode 7 of the core pMIS is formed thick, so that the contact resistance is stabilized. be able to.
  • FIG. 11 to FIG. 28 show a core nMIS (Nch Core), a core pMIS (Pch Core), an I / O nMIS (Nch I / O), and an I / O among circuit elements formed in a semiconductor device.
  • the principal part sectional drawing of pMIS (Pch I / O), n channel type resistance element (Nch resistance element), and p channel type resistance element (Pch resistance element) is shown.
  • a semiconductor substrate (in this stage, called a semiconductor wafer having a substantially circular planar shape) 1 in which a p-type impurity such as B is introduced into single crystal Si is prepared.
  • the SiO 2 film 20 and the Si 3 N 4 film 21 are sequentially formed on the main surface of the semiconductor substrate 1.
  • the thickness of the SiO 2 film 20 is about 10 nm, for example, and the thickness of the Si 3 N 4 film 21 is about 80 nm, for example.
  • a resist pattern 22 that covers a region to be an active region is formed by photolithography.
  • the Si 3 N 4 film 21, the SiO 2 film 20, and the semiconductor substrate 1 exposed from the resist pattern 22 are dry-etched, for example.
  • the resist pattern 22 is removed after sequentially removing and forming the groove 23 in the semiconductor substrate 1.
  • the trench 23 is buried on the main surface of the semiconductor substrate 1 to form an oxide film 24.
  • This oxide film is, for example, a TEOS film formed using a plasma CVD method using TEOS and ozone as source gases, a SiO 2 film formed using a high-density plasma CVD method, or a polysilazane film.
  • heat treatment is performed. This heat treatment is performed at 1100 ° C., for example.
  • the surface of the oxide film 24 is polished by using, for example, a CMP (Chemical Vapor Deposition) method to form the element isolation portion 2 in which the oxide film 24 is embedded in the groove 23.
  • the active region is isolated by the element isolation unit 2, and the core nMIS formation region, the core pMIS formation region, the I / O nMIS formation region, the I / O pMIS formation region, the n-channel resistance element formation region, and the p A channel resistance element formation region is formed.
  • an n-type impurity is selectively applied to the semiconductor substrate 1 in the core nMIS formation region, the I / O nMIS formation region, and the n-channel resistance element formation region using an ion implantation method.
  • the buried n-well 25 is formed.
  • a p-type impurity is selectively introduced into the semiconductor substrate 1 in the core nMIS formation region, the I / O nMIS formation region, and the n-channel resistance element formation region by using an ion implantation method.
  • Well 26 is formed.
  • n Well 27 is formed.
  • an oxide film 5sio is formed on the main surface of the semiconductor substrate 1 by using, for example, a thermal oxidation method.
  • the thickness of the oxide film 5sio is, for example, about 2 to 6 nm.
  • the oxide film 5sio in the core nMIS formation region, the core pMIS formation region, the n-channel resistance element formation region, and the p-channel resistance element formation region is removed, and the I / O nMIS formation region and the I / O The oxide film 5sio formed in the O pMIS formation region is left.
  • an oxide film 5sc is formed on the main surface of the semiconductor substrate 1 by using, for example, a thermal oxidation method.
  • the thickness of the oxide film 5sc is, for example, about 1 nm.
  • the oxide film 5sc is formed on the main surface of the semiconductor substrate 1 in the core nMIS formation region, the core pMIS formation region, the n-channel resistance element formation region, and the p-channel resistance element formation region.
  • An oxide film 5sio is formed on the main surface of the semiconductor substrate 1 in the nMIS formation region and the I / O pMIS formation region.
  • an HfON film 28 is formed on the main surface of the semiconductor substrate 1.
  • the HfON film 28 is formed by using, for example, a CVD method or an ALD (Atomic Layer Deposition) method, and the thickness thereof is, for example, about 1 nm.
  • a CVD method or an ALD (Atomic Layer Deposition) method
  • the thickness thereof is, for example, about 1 nm.
  • another hafnium-based insulating film such as an HfSiON film, an HfSiO film, or an HfO 2 film can be used.
  • an AlO film 29 (cap film 6p) is deposited on the HfON film 28.
  • the AlO film 29 is formed using, for example, a sputtering method, and the thickness thereof is, for example, about 0.1 to 1.5 nm.
  • a TiN film 30 is deposited on the AlO film 29.
  • the TiN film 30 is formed using, for example, a sputtering method, and the thickness thereof is, for example, about 5 to 15 nm.
  • a resist pattern (not shown) that covers the core pMIS formation region, the I / O pMIS formation region, and the p-channel resistance element formation region is formed by photolithography. . Subsequently, using this resist pattern as a mask, the TiN film 30 and the AlO film 31 exposed from the resist pattern are removed, and then the resist pattern is removed.
  • a LaO film 32 (cap film 6 n) is deposited on the main surface of the semiconductor substrate 1.
  • the LaO film 32 is formed by using, for example, a sputtering method, and the thickness thereof is, for example, about 0.1 to 1.5 nm.
  • heat treatment is performed. This heat treatment is performed at 1000 ° C. for 10 seconds, for example.
  • Al is thermally diffused from the AlO film 29 to the HfON film 28, and the HfON film 28 in the core pMIS formation region, the I / O pMIS formation region, and the p-channel resistance element formation region becomes the HfAlON film 28 p ( High dielectric film 5hp).
  • La is thermally diffused from the LaO film 32 to the HfON film 28, and the HfON film 28 in the core nMIS formation region, the I / O nMIS formation region, and the n-channel resistance element formation region becomes the HfLaON film. 28n (high dielectric film 5hn).
  • the TiN film 30, the AlO film 29, and the LaO film 32 are removed.
  • the TiN film 30, the AlO film 29, and the LaO film 32 may all be removed, but in FIG. 19, the AlO film 29 and the LaO film 32 are left without being partially removed.
  • a gate insulating film (gate insulating film 5nc) made of the oxide film 5sc and the HfLaON film 28n is formed in the core nMIS formation region and the n-channel resistance element formation region, and the core pMIS formation region and the p-channel type are formed.
  • a gate insulating film (gate insulating film 5pc) made of the oxide film 5sc and the HfAlON film 28p is formed.
  • a gate insulating film (gate insulating film 5nio) including the oxide film 5sio and the HfLaON film 28n is formed in the I / O nMIS formation region, and the oxide film 5sio and the HfAlON film are formed in the I / O pMIS formation region.
  • a gate insulating film (gate insulating film 5 pio) made of 28p is formed.
  • a TiN film 33 is deposited on the main surface of the semiconductor substrate 1 as shown in FIG.
  • the TiN film 33 is formed by using, for example, a sputtering method, and the thickness thereof is, for example, about 5 to 20 nm.
  • a resist pattern (not shown) that covers the core nMIS formation region, the core pMIS formation region, the I / O nMIS formation region, and the I / O pMIS formation region is formed by photolithography.
  • this resist pattern as a mask, the TiN film 33, the AlO film 29, and the LaO film 32 exposed from the resist pattern are removed, and then the resist pattern is removed.
  • the AlO film 29 and the LaO film 32 may or may not be removed, but FIG. 20 shows the case where the AlO film 29 and the LaO film 32 are removed.
  • a polycrystalline Si film 34 is deposited on the main surface of the semiconductor substrate 1.
  • the polycrystalline Si film 34 is formed by using, for example, a CVD method, and the thickness thereof is, for example, about 30 to 80 nm.
  • heat treatment is performed. This heat treatment is performed at 1000 ° C. for 10 seconds, for example.
  • a gate insulating film composed of a laminated film of the oxide film 5sc and the HfLaON film 28n (high dielectric film 5hn), the LaO film 32 (cap film 6n), and A gate having an Nch stack gate structure constituted by a gate electrode (gate electrode 7) composed of a laminated film of the TiN film 33 (lower gate electrode 7D) and the polycrystalline Si film 34 (upper gate electrode 7U) is formed.
  • a gate insulating film made of a laminated film of the oxide film 5sc and the HfAlON film 28p (high dielectric film 5hp), an AlO film 29 (cap film 6p), and TiN
  • a gate having a Pch stack gate structure constituted by a gate electrode (gate electrode 7) formed of a laminated film of the film 33 (lower gate electrode 7D) and the polycrystalline Si film 34 (upper gate electrode 7U) is formed.
  • a gate insulating film made of a laminated film of the oxide film 5sio and the HfLaON film 28n (high dielectric film 5hn), a LaO film 32 (cap film 6n),
  • a gate insulating film (gate insulating film 5 pio) composed of a laminated film of the oxide film 5sio and the HfAlON film 28p (high dielectric film 5hp), an AlO film 29 (cap film 6p), And a gate having a Pch stack gate structure constituted by a gate electrode (gate electrode 7) composed of a laminated film of the TiN film 33 (lower gate electrode 7D) and the polycrystalline Si film 34 (upper gate electrode 7U). .
  • a gate insulating film (gate insulating film 5nc) and a polycrystalline Si film 34 (upper gate electrode) made of a laminated film of the oxide film 5sc and the HfLaON film 28n (high dielectric film 5hn) are formed.
  • 7U) a gate having an Nch gate structure constituted by a gate electrode (gate electrode 7) is formed, and an oxide film 5sc and an HfAlON film 28p (high dielectric film 5hp) are formed in a p-channel resistance element formation region.
  • an offset sidewall 35 made of 3 N 4 film is formed.
  • the offset sidewall 35 is formed using, for example, a CVD method, and the thickness thereof is, for example, about 5 nm.
  • an n-type diffusion region 10 is formed in a self-aligned manner with respect to the gate in the core nMIS formation region, the I / O nMIS formation region, and the n-channel resistance element formation region by ion implantation. .
  • the n-type diffusion region 10 is a semiconductor region and is formed by introducing an n-type impurity such as P or As into the semiconductor substrate 1.
  • a p-type diffusion region 12 is formed in a self-aligned manner with respect to the gate in the core pMIS formation region, the I / O pMIS formation region, and the p-channel resistance element formation region.
  • the p-type diffusion region 12 is a semiconductor region and is formed by introducing a p-type impurity such as B into the semiconductor substrate 1.
  • an Si 3 N 4 film and an SiO 2 film are sequentially deposited on the main surface of the semiconductor substrate 1, and then these Si 3 N 4 film and SiO 2 are deposited using a dry etching method.
  • the film is anisotropically etched.
  • the sidewalls 9 are formed on the side walls of the gates of the core nMIS, the core pMIS, the I / O nMIS, the I / O pMIS, the n-channel resistance element, and the p-channel resistance element.
  • an n-type diffusion region is formed in a self-aligned manner with respect to the gate and the sidewall 9 in the core nMIS formation region, the I / O nMIS formation region, and the n-channel resistance element formation region. 11 is formed.
  • the n-type diffusion region 11 is a semiconductor region and is formed by introducing an n-type impurity such as P or As into the semiconductor substrate 1.
  • a p-type diffusion region 13 is formed in a self-aligned manner with respect to the gate and the sidewall 9 in the core pMIS formation region, the I / O pMIS formation region, and the p-channel resistance element formation region.
  • the p-type diffusion region 13 is a semiconductor region and is formed by introducing a p-type impurity such as B into the semiconductor substrate 1.
  • heat treatment is performed. This heat treatment is performed, for example, at 1000 ° C. for 10 seconds and at 1230 ° C. for several milliseconds.
  • the n-type impurity introduced into the n-type diffusion region 10 and the n-type diffusion region 11 of the core nMIS formation region, the I / O nMIS formation region, and the n-channel resistance element formation region is activated.
  • the p-type impurity introduced into the p-type diffusion region 12 and the p-type diffusion region 13 of the pMIS formation region for I, the pMIS formation region for I / O, and the p-channel resistance element formation region is activated to form a source region and a drain Form a region.
  • a Ni film is formed on the main surface of the semiconductor substrate 1, and then heat treatment is performed.
  • This heat treatment is performed at 450 ° C., for example.
  • Si and Ni constituting the semiconductor substrate 1 and Si and Ni constituting the polycrystalline Si film 34 are solid-phase reacted to form NiSi, and subsequently H 2 SO 4 and H 2 O 2
  • the NiSi film 36 (silicide film 8) is formed on the surfaces of the source region and the drain region and the upper surface of the gate electrode 7 by removing unreacted Ni using the mixed solution.
  • a PtSi film or the like can be used.
  • an Si 3 N 4 film 37 is deposited on the main surface of the semiconductor substrate 1.
  • the Si 3 N 4 film 37 is formed using, for example, a CVD method, and the thickness thereof is, for example, about 30 nm.
  • an interlayer insulating film 38 is formed on the main surface of the semiconductor substrate 1.
  • the interlayer insulating film 38 is a TEOS film formed using, for example, a plasma CVD method.
  • the surface of the interlayer insulating film 38 is planarized using, for example, CMP, and then a connection hole 39 is formed in the Si 3 N 4 film 37 and the interlayer insulating film 38 using photolithography and dry etching. To do.
  • a TiN film 40a is formed on the interlayer insulating film 38 including the bottom surface and inner wall of the connection hole 39 by using, for example, a sputtering method.
  • the TiN film 40a has a so-called barrier function that prevents, for example, a material embedded in the connection hole 39 from diffusing in a later process.
  • a W film 40 b is formed on the main surface of the semiconductor substrate 1 so as to fill the inside of the connection hole 39.
  • the W film 40b is formed by using, for example, a CVD method.
  • the plug 40 is formed inside the connection hole 39 by grinding the W film 40b and the TiN film 40a using, for example, a CMP method.
  • a wiring insulating film 41 is formed on the main surface of the semiconductor substrate 1.
  • the wiring insulating film 41 is made of, for example, a laminated film in which a TEOS film, a SiCN film, and a SiO 2 film are sequentially deposited.
  • a wiring groove 42 is formed in the wiring insulating film 41 by using a photolithography method and a dry etching method.
  • a Cu seed layer is formed on the wiring insulating film 41 including the bottom surface and inner wall of the wiring groove 42 by using, for example, a sputtering method, and then a Cu film is formed so as to bury the wiring groove 42 by plating. To do.
  • the Cu film and the Cu seed layer are ground using, for example, a CMP method, thereby forming the wiring 43 made of the Cu film inside the wiring groove 42. Thereafter, an upper layer wiring is formed, but the description here is omitted.
  • the semiconductor device (core nMIS, core pMIS, I / O nMIS, I / O pMIS, n-channel resistance element, and p-channel resistance element) according to the first embodiment is substantially completed. .
  • the overlap between the gate and the element isolation portion of the Nch gate stack structure of the n-channel HK / MG transistor is reduced, so that the Nch gate stack structure of the Nch gate stack structure is reduced from the element isolation portion.
  • the increase in threshold voltage of the n-channel HK / MG transistor can be suppressed by reducing the supply of oxygen to the gate. Thereby, stable operating characteristics can be obtained in a semiconductor device having an HK / MG transistor.
  • the structure of the HK / MG transistor applied to the present invention is not limited to the core transistor and the I / O transistor described in the first embodiment.
  • a modified example of the structure of the HK / MG transistor to which the present invention is applied will be described.
  • each gate electrode is formed of a metal film.
  • the nMIS of the core transistor and the I / O transistor includes, for example, a gate insulating film and a cap film made of a laminated film of an oxide film (SiO 2 film) and a high dielectric film (HfLaON film).
  • the pMIS of the core transistor and the I / O transistor includes a gate insulating film, a cap film (AlO film), and a lower layer made of a laminated film of an oxide film (SiO 2 film) and a high dielectric film (HfAlON film). It has a gate of a Pch gate stack structure constituted by a gate electrode composed of a laminated film of a gate electrode (TiN film) and an upper gate electrode (polycrystalline Si film).
  • the nMIS of the core transistor and the I / O transistor has a gate insulating film and a cap formed of a laminated film of an oxide film (SiO 2 film) and a high dielectric film (HfLaON film).
  • Nch composed of a film (LaO film), and a gate electrode composed of a laminated film of a lower layer gate electrode (TiN film), a middle layer gate electrode (metal film for work function adjustment for pMIS), and an upper layer gate electrode (metal film)
  • the gate has a gate stack structure.
  • the pMIS of the core transistor and the I / O transistor includes a gate insulating film made of a laminated film of an oxide film (SiO 2 film) and a high dielectric film (HfON film), a middle gate electrode (a work function for pMIS). It has a gate of a Pch gate stack structure composed of a gate electrode made of a laminated film of an adjustment metal film) and an upper gate electrode (metal film).
  • FIG. 29 is a cross-sectional view of the principal part along the gate width direction of the n-channel HK / MG transistor and the p-channel HK / MG transistor of the core transistor according to the second embodiment.
  • the I / O transistor and the core transistor have the same components other than the thickness of the oxide film that forms part of the gate insulating film, and thus the structure of the I / O transistor here is explained. Is omitted. Further, since the structure other than the gate structure of the core transistor according to the second embodiment is the same as that of the first embodiment, the description thereof is omitted.
  • the core nMIS gate structure will be described.
  • the gate insulating film and the cap film are the same as the gate insulating film 5nc and the cap film 6n of the first embodiment, respectively, but the gate electrode is different from the gate electrode 7 of the first embodiment.
  • the gate insulation composed of the laminated film of the oxide film 5sc and the high dielectric film 5hn.
  • a film 5nc is formed.
  • a cap film 6n is formed on the gate insulating film 5nc.
  • the gate electrode 50n in which a plurality of metal films are stacked is formed on the cap film 6n.
  • the gate electrode 50n has, for example, a three-layer structure in which a lower layer gate electrode 50D, an intermediate layer gate electrode 50M, and an upper layer gate electrode 50U are stacked.
  • the lower gate electrode 50D is made of, for example, a TiN film.
  • the middle gate electrode 50M is a metal film (adjusting the work function of the high dielectric film) provided for adjusting the threshold voltage of the core pMIS, and is made of, for example, a TiN film.
  • the upper gate electrode 50U is made of a metal film containing Al, for example. No silicide film as in Example 1 is formed on the gate electrode 50n.
  • the gate structure of the core pMIS will be described.
  • the gate insulating film is composed of a laminated film of an oxide film and a high dielectric film, like the gate insulating film 5pc of the first embodiment.
  • the work function is adjusted for the high dielectric film.
  • the metal element to do is not introduced.
  • the cap film is not formed, and the gate electrode is different from the gate electrode 7 of the first embodiment.
  • the gate insulation composed of the laminated film of the oxide film 5sc and the high dielectric film 5ho.
  • a film 5po is formed.
  • the high dielectric film 5ho is, for example, an HfON film, and a metal element (for example, Al element in Example 1) for adjusting the work function is not introduced.
  • the threshold voltage of the core pMIS can be adjusted by adjusting the work function of the high dielectric film 5ho by the middle layer gate electrode 50M formed on the high dielectric film 5ho.
  • a gate electrode 50p is formed on the gate insulating film 5po.
  • the gate electrode 50p has, for example, a two-layer structure in which an intermediate layer gate electrode 50M and an upper layer gate electrode 50U are stacked. No silicide film as in the first embodiment is formed on the gate electrode 50p.
  • FIGS. 30 to 42 show nMIS for core (Nch Core), pMIS for core (Pch Core), nMIS for I / O (Nch I / O), and I / O among circuit elements formed in the semiconductor device.
  • the principal part sectional drawing along the gate length direction of pMIS (Pch I / O), n channel type resistance element (Nch resistance element), and p channel type resistance element (Pch resistance element) is shown.
  • an element isolation portion 2 is formed on the semiconductor substrate 1 by the same manufacturing process as in the first embodiment, and the active region is isolated by the element isolation portion 2 to form a core nMIS formation region and a core pMIS formation.
  • a region, an I / O nMIS formation region, an I / O pMIS formation region, an n-channel resistance element formation region, and a p-channel resistance element formation region are formed.
  • a buried n-well 25, a p-well 26, and an n-well 27 are formed.
  • an oxide film 5sc is formed on the main surface of the semiconductor substrate 1 in the core nMIS formation region, the core pMIS formation region, the n-channel resistance element formation region, and the p-channel resistance element formation region, and the I / O nMIS is formed.
  • An oxide film 5sio is formed on the main surface of the semiconductor substrate 1 in the formation region and the I / O pMIS formation region.
  • an HfON film 28 is formed on the main surface of the semiconductor substrate 1.
  • the HfON film 28 is formed by using, for example, a CVD method or an AID method, and the thickness thereof is, for example, about 1 nm.
  • a hafnium-based insulating film such as an HfSiON film, an HfSiO film, or an HfO 2 film can be used.
  • a LaO film 32 (cap film 6n) is deposited on the HfON film 28.
  • the LaO film 32 is formed by using, for example, a sputtering method, and the thickness thereof is, for example, about 0.1 to 1.5 nm.
  • a TiN film 30 is deposited on the LaO film 32.
  • the TiN film 30 is formed using, for example, a sputtering method, and the thickness thereof is, for example, about 5 to 15 nm.
  • a first polycrystalline Si film 51 is deposited on the TiN film 30.
  • a resist pattern 52 that covers the core nMIS formation region and the I / O nMIS formation region is formed by photolithography.
  • the resist pattern 52 As a mask, the first polycrystalline Si film 51, the TiN film 30, and the LaO film 32 exposed from the resist pattern 52 are removed, and then the resist pattern 52 is formed. Remove.
  • a second polycrystalline Si film 53 is deposited on the main surface of the semiconductor substrate 1.
  • the second polycrystalline Si film 53 is formed thicker than the first polycrystalline Si film 51.
  • the surface of the second polycrystalline Si film 53 is polished by CMP to planarize the surface, and then a dummy insulating film 53a made of, for example, Si 3 N 4 , SiO 2 , or SiOC is formed on the second polycrystalline film. Formed on the Si film 53.
  • a dummy insulating film 53a, a second polycrystalline Si film 53, a first polycrystalline Si film 51, a TiN film 30, a LaO film 32, The HfON film 28, the oxide film 5sio, and the oxide film 5sc are processed.
  • the gate insulating film made of the laminated film of the oxide film 5sc and the HfON film 28, the LaO film 32, the TiN film 30, the first polycrystalline Si film 51, and the second polycrystalline Si film 53 are formed.
  • a dummy gate composed of a dummy insulating film 53a is formed in the core pMIS formation region.
  • a gate insulating film made of a laminated film of the oxide film 5sio and the HfON film 28, an LaO film 32, a TiN film 30, a first polycrystalline Si film 51, and a second polycrystalline Si film are formed.
  • a dummy gate electrode composed of a laminated film with the film 53 and a dummy gate composed of the dummy insulating film 53a are formed.
  • the I / O pMIS formation region includes a gate insulating film made of a laminated film of the oxide film 5sio and the HfON film 28, a second polycrystalline Si film 53, and a dummy gate electrode made of a dummy insulating film 53a. A dummy gate is formed.
  • a gate insulating film made of a laminated film of the oxide film 5sc and the HfON film 28, a gate electrode made of the second polycrystalline Si film 53, and a dummy are formed in the n-channel resistive element forming region and the p-channel resistive element region.
  • the insulating film 53a forms an Nch gate structure gate and a Pch gate structure gate, respectively.
  • An offset sidewall 35 made of, for example, a Si 3 N 4 film or SiO 2 is formed on the side wall of the gate of the p-channel resistance element.
  • the offset sidewall 35 is formed using, for example, a CVD method, and the thickness thereof is, for example, about 5 nm.
  • the n-type diffusion region 10 is formed in a self-aligned manner with respect to the dummy gate or the gate in the core nMIS formation region, the I / O nMIS formation region, and the n-channel resistance element formation region by ion implantation.
  • the n-type diffusion region 10 is a semiconductor region and is formed by introducing an n-type impurity such as P or As into the semiconductor substrate 1.
  • a p-type diffusion region 12 is formed in a self-aligned manner with respect to the dummy gate or the gate in the core pMIS formation region, the I / O pMIS formation region, and the p-channel resistance element formation region.
  • the p-type diffusion region 12 is a semiconductor region and is formed by introducing a p-type impurity such as B into the semiconductor substrate 1.
  • the sidewalls 9 are formed on the side walls of the dummy gates of the core nMIS, the core pMIS, the I / O nMIS, and the I / O pMIS, and the gates of the n-channel and p-channel resistor elements. .
  • the nMIS formation region for the core, the nMIS formation region for the I / O, and the n-channel resistance element formation region are n-aligned in a self-aligned manner with respect to the dummy gate or the gate and the sidewall 9 by ion implantation.
  • a mold diffusion region 11 is formed.
  • the n-type diffusion region 11 is a semiconductor region and is formed by introducing an n-type impurity such as P or As into the semiconductor substrate 1.
  • a p-type diffusion region 13 is formed in a self-aligned manner with respect to the dummy gate or the gate and the sidewall 9 in the core pMIS formation region, the I / O pMIS formation region, and the p-channel resistance element formation region. .
  • the p-type diffusion region 13 is a semiconductor region and is formed by introducing a p-type impurity such as B into the semiconductor substrate 1.
  • heat treatment is performed. This heat treatment is performed, for example, at 1000 ° C. for 10 seconds and at 1230 ° C. for several milliseconds.
  • the n-type impurity introduced into the n-type diffusion region 10 and the n-type diffusion region 11 of the core nMIS formation region, the I / O nMIS formation region, and the n-channel resistance element formation region is activated.
  • P-type impurities introduced into the p-type diffusion region 12 and the p-type diffusion region 13 of the pMIS formation region for IMIS, the pMIS formation region for I / O, and the p-channel resistance element formation region are activated to form source / drain regions Form.
  • La is thermally diffused from the LaO film 32 to the HfON film 28, so that the HfON film 28 in the core nMIS formation region and the I / O nMIS formation region becomes the HfLaON film 28n (high dielectric 5hn). It becomes.
  • heat treatment may be performed so that the LaO film 32 remains, but heat treatment may be performed so that all of the LaO film 32 reacts.
  • a case where a part of the LaO film 32 remains is illustrated.
  • a NiSi film 36 is formed on the surfaces of the source region and the drain region.
  • a PtSi film or the like can be used.
  • an Si 3 N 4 film 37 is deposited on the main surface of the semiconductor substrate 1.
  • the Si 3 N 4 film 37 is formed by using, for example, a CVD method.
  • an interlayer insulating film 38 is formed on the Si 3 N 4 film 37, and the surface thereof is planarized using, for example, a CMP method.
  • the interlayer insulating film 38 is a TEOS film formed using, for example, a plasma CVD method.
  • the interlayer insulating film 38, the Si 3 N 4 film 37, and the dummy insulating film 53a are ground using, for example, a CMP method until the second polycrystalline Si film 53 is exposed.
  • the crystalline Si film 53 is removed.
  • the Nch resistance element region and the Pch resistance element region are covered with a resist film or the like.
  • a recess 55 is formed at the location where the dummy gate is formed in each of the core nMIS formation region, the core pMIS formation region, the I / O nMIS formation region, and the I / O pMIS formation region.
  • the second polycrystalline Si film 53 in the Nch resistance element region and the Pch resistance element region remains.
  • the TiN film 30 is exposed at the bottom surface of the recess 55 in the core nMIS formation region and the I / O nMIS formation region, and the bottom surface of the recess 55 in the core pMIS formation region and the I / O pMIS formation region The HfON film 28 is exposed.
  • a first metal film 56 for adjusting the work functions of the core pMIS and the I / O pMIS is deposited on the main surface of the semiconductor substrate 1.
  • the first metal film 56 is, for example, a TiN film.
  • the thickness is 15 nm, for example, and is a thickness that does not completely fill the inside of the recess 55.
  • a second metal film 57 is formed on the first metal film 56 so as to fill the inside of the recess 55.
  • the second metal film 57 is, for example, a metal film containing Al and has a thickness of, for example, 100 nm.
  • the first metal film 56 and the second metal film 57 are ground by using, for example, a CMP method, so that the first metal film 56 and the second metal film 57 are formed inside the recess 55. Embed.
  • a gate insulating film (gate insulating film 5nc) composed of a laminated film of the oxide film 5sc and the HfLaON film 28n (high dielectric film 5hn), the LaO film 32 (cap film 6n), and
  • the gate electrode (gate electrode 50n) is a laminated film of the TiN film 33 (lower gate electrode 50D), the first metal film 56 (middle gate electrode 50M), and the second metal film 57 (upper gate electrode 50U).
  • a gate having an Nch gate stack structure is formed.
  • a gate insulating film composed of a laminated film of the oxide film 5sc and the HfON film 28 (high dielectric film 5ho), and a first metal film 56 (intermediate gate electrode 50M).
  • the second metal film 57 upper gate electrode 50U
  • a gate having a Pch gate stack structure formed by a gate electrode (gate electrode 50p) made of a laminated film is formed.
  • a gate insulating film made of a laminated film of the oxide film 5sio and the HfLaON film 28n, the LaO film 32, and the TiN film 33, the first metal film 56, and the second metal film 57 are formed.
  • a gate having a gate stack structure for Nch constituted by a gate electrode made of a laminated film is formed.
  • the I / O pMIS formation region includes a gate insulating film made of a laminated film of the oxide film 5sio and the HfON film 28 and a gate electrode made of a laminated film of the first metal film 56 and the second metal film 57.
  • a gate having a Pch gate stack structure is formed.
  • the n-channel resistive element forming region and the p-channel resistive element forming region are constituted by a gate insulating film made of a laminated film of the oxide film 5sc and the HfON film 28 and a gate electrode made of the second polycrystalline Si film 53.
  • a gate having an Nch gate structure and a gate having a Pch gate structure are formed.
  • the interlayer insulating films 38 and 58 and Si 3 N 4 are used by photolithography and dry etching.
  • a connection hole 39 is formed in the film 37.
  • the plug 40 is formed inside the connection hole 39, the wiring 43 is formed. Thereafter, an upper layer wiring is formed, but the description thereof is omitted here.
  • the semiconductor device (core nMIS, core pMIS, I / O nMIS, I / O pMIS, n-channel resistance element, and p-channel resistance element) according to the second embodiment is substantially completed. .
  • the overlap between the gate of the Nch gate stack structure and the element isolation portion is the same as in the first embodiment.
  • the supply of oxygen from the element isolation portion to the gate of the Nch gate stack structure can be reduced, and an increase in the threshold voltage of the n-channel HK / MG transistor can be suppressed.
  • the SRAM memory cell according to the third embodiment includes a flip-flop circuit that stores 1-bit information and two information transfer MISs.
  • the flip-flop circuit includes, for example, a pair of load MISs and a pair of driving MISs.
  • the MIS is composed of a complete CMOS (Complementary Metal Oxide Semiconductor) type using six MISs.
  • FIGS. 43A and 43B are an equivalent circuit diagram and a plan view of the main part of a memory cell (1 bit cell) for 1 bit of SRAM, respectively.
  • FIG. 44 is a memory cell (4 bit cell) for 4 bits of SRAM.
  • the memory cell MC is arranged at the intersection of a pair of complementary data lines (data line DL, data line / (bar) DL) and a word line WL, and a pair of driving cells.
  • the drive MIS (Dr1, Dr2) and the transfer MIS (Tr1, Tr2) are formed of nMIS
  • the load MIS (Ld1, Ld2) is formed of pMIS.
  • the driving MIS (Dr1) and the load MIS (Ld1) constitute a CMOS inverter INV1
  • the driving MIS (Dr2) and the load MIS (Ld2) are CMOS.
  • the inverter INV2 is configured.
  • the mutual input / output terminals (storage nodes A and B) of the pair of CMOS inverters INV1 and INV2 are cross-coupled to form a flip-flop circuit as an information storage unit that stores 1-bit information.
  • One input / output terminal (storage node A) of the flip-flop circuit is connected to one of the source and drain of the transfer MIS (Tr1), and the other input / output terminal (storage node B) is connected to the transfer MIS (Tr2). ) Is connected to one of the source and drain.
  • the other of the source and drain of the transfer MIS (Tr1) is connected to the data line DL, and the other of the source and drain of the transfer MIS (Tr2) is connected to the data line / DL.
  • one end of the flip-flop circuit (each source of the load MIS (Ld1, Ld2)) is connected to the power supply voltage (Vcc), and the other end (each source of the drive MIS (Dr1, Dr2)) is the reference voltage (Vss). )It is connected to the.
  • the six MISs constituting the memory cell MC of the first example are formed in the active regions Ln and Lp provided on the main surface of the semiconductor substrate.
  • the active regions Ln and Lp are surrounded by an element isolation part IS made of an insulating film.
  • An n-channel type driving MIS (Dr1, Dr2) and a transfer MIS (Tr1, Tr2) are active regions Lp of the p-well Pw, and a p-channel type MIS (Ld1, Ld2) is n It is formed in the active region Ln of the well Nw.
  • the distance L between the active region Lp of the adjacent p well Pw and the active region Ln of the n well Nw (the width of the element isolation portion IS) L is, for example, about 80 nm.
  • the gate electrodes FG1 and FG2 of the transfer MIS have the same structure as the gate electrode described in the first or second embodiment, and the source of the transfer MIS (Tr1, Tr2) and The drain is composed of an n-type semiconductor region formed in the active region Lp of the p well Pw.
  • the driving MIS (Dr1) and the load MIS (Ld1) constituting the CMOS inverter INV1 have a common gate electrode FG3, and the driving MIS (Dr2) and the load MIS (Ld2) constituting the CMOS inverter INV2. And has a common gate electrode FG4, and these gate electrodes FG3 and FG4 have the same structure as the gate electrode described in the first or second embodiment.
  • the source and drain of the driving MIS (Dr1, Dr2) are formed of n-type semiconductor regions formed in the active region Lp of the p well Pw, and the source and drain of the load MIS (Ld1, Ld2) are n well Nw
  • the p-type semiconductor region is formed in the active region Ln.
  • the gate electrode FG3 is connected to the input terminal of the CMOS inverter INV2 (the drain of the load MIS (Ld2), the drain of the drive MIS (Tr2), the conductive film embedded in the connection hole CN2 and the local wiring). And the source of the transfer MIS (Tr2).
  • the gate electrode FG4 is connected to the input terminal of the CMOS inverter INV1 (the drain of the load MIS (Ld1), the drain of the drive MIS (Tr1)) through the conductive film embedded in the connection hole CN2 and the local wiring. And the source of the transfer MIS (Tr1).
  • connection hole CN1 is formed in contact with the source of the load MIS (Ld1, Ld2), the source of the drive MIS (Dr1, Dr2), and the drain of the transfer MIS (Tr1, Tr2), and the connection hole CN1 It is electrically connected to the other part through a conductive film embedded inside.
  • the driving MIS (Dr1) and the load MIS (Ld1) constituting the CMOS inverter INV1 have a common gate electrode FG3, and the driving MIS (Dr1).
  • the driving MIS (Dr1) ) Is the same as the N-channel stack gate structure NG of the n-channel HK / MG transistor (for example, nMIS for core of Example 1 or Example 2), and the gate structure of the load MIS (Ld1) is p
  • the Pch stack gate structure PG of the channel type HK / MG transistor for example, pMIS for core of Example 1 or Example 2.
  • the p-well Pw in which the driving MIS (Dr1) is formed and the n-well in which the load MIS (Ld1) is formed at the boundary between the gate of the driving MIS (Dr1) and the gate of the load MIS (Ld1).
  • the driving MIS (Dr2) and the load MIS (Ld2) constituting the CMOS inverter INV2 have a common gate electrode FG4, and the gate structure of the driving MIS (Dr2) is n-channel HK /
  • the MG transistor for example, nMIS for core of Example 1 or Example 2 is the same as the Nch stack gate structure NG, and the gate structure of the load MIS (Ld2) is a p-channel HK / MG transistor (for example, Example 1). Or, it is the same as the Pch stack gate structure PG of the core pMIS) of the second embodiment.
  • the gate structure of the transfer MIS is the Nch of the n-channel type HK / MG transistor (for example, the core nMIS of the first or second embodiment).
  • the same structure as that of the stacked gate structure NG, except that the structure of a part of the gate that rides on the element isolation part IS is a Pch of a p-channel HK / MG transistor (for example, pMIS for core in Example 1 or Example 2).
  • the same as the stack gate structure PG for use. 45 and 46 show planar layouts of memory cells to which the first example and the second example are applied.
  • FIG. 47 Since the equivalent circuit and basic planar structure of the memory cell other than the planar layout of the gate structure are the same as those in the first example described with reference to FIGS.
  • the gate structure of the driving MIS is the Nch of the n-channel HK / MG transistor (for example, the core nMIS of Example 1 or Example 2). This is the same as the stack gate structure for NG, but the structure of a part of the gate of the drive MIS (Dr1, Dr2) that extends on the opposite side of the load MIS (Ld1, Ld2) and rides on the element isolation part IS.
  • the p-channel type HK / MG transistor (for example, pMIS for core in Example 1 or Example 2) is the same as the Pch stack gate structure PG. 47 and 48 show planar layouts of memory cells to which the first example, the second example, and the third example are applied.
  • FIG. 49 Since the equivalent circuit and basic planar structure of the memory cell other than the planar layout of the gate structure are the same as those in the first example described with reference to FIGS.
  • the gate structure of the transfer MIS is the Nch of the n-channel HK / MG transistor (for example, the core nMIS of the first or second embodiment).
  • a structure of a part of the gate of the transfer MIS (Tr1, Tr2) that is the same as the stack gate structure NG for the transfer but extends on the side opposite to the other adjacent memory cells and rides on the element isolation part IS is represented by p It is the same as the Pch stack gate structure PG of the channel type HK / MG transistor (for example, pMIS for core of Example 1 or Example 2).
  • 49 and 50 show a planar layout of memory cells to which the first example, the second example, the third example, and the fourth example are applied.
  • the Nch is separated from the device isolation portion.
  • the increase in the threshold voltage of the n-channel HK / MG transistor can be suppressed by reducing the supply of oxygen to the gate of the gate stack structure.
  • Example 4 describes a first example and a second example in which the present invention is applied to an MIS capacitor having an n-channel HK / MG transistor gate structure.
  • FIGS. 51A and 51B are a plan view and a cross-sectional view of relevant parts of a MIS capacitor (a cross-sectional view of relevant parts along the line DD ′ in FIG. 51A), respectively.
  • the MIS capacitor MC1 according to the first example is formed in an active region Lp of a p-well provided on the main surface of the semiconductor substrate 1, and this active region Lp is surrounded by an element isolation portion 2 made of an insulating film. It is.
  • the MIS capacitor MC1 corresponds to the gate electrode of the n-channel HK / MG transistor, and extends along the first direction (y direction in FIG. 51) with the central portion of the active region Lp running over the element isolation portion 2 at both ends.
  • the n-type semiconductor region Gch formed in the active region Lp below the first electrode G1, and the source of the n-channel HK / MG transistor A capacitor insulating film CL corresponding to the drain and the second electrode G2 made of the n-type semiconductor region Gsd formed in the active region Lp on both sides of the first electrode G1, and the gate insulating film of the n-channel type HK / MG transistor It consists of and.
  • the first electrode G1 and the second electrode G2 are connected to the wiring 62 through plugs 61 formed inside the connection holes 60, respectively.
  • the first electrode G1 of the MIS capacitor MC1 is the same conductor film as the conductor film (for example, the gate electrode 7 of the core nMIS in the first or second embodiment) constituting the gate electrode of the n-channel HK / MG transistor.
  • the capacitor insulating film CL is composed of the same insulating film as the insulating film that forms the gate insulating film of the n-channel type HK / MG transistor (for example, the gate insulating film 5nc of the core nMIS of Example 1 or Example 2). Has been.
  • an insulating film (for example, a gate insulating film of a p-channel type HK / MG transistor) is formed between a part of the first electrode G1 of the MIS capacitor MC1 riding on the element isolation unit 2 and the element isolation unit 2.
  • FIGS. 52A and 52B are a plan view and a cross-sectional view of relevant parts of a MIS capacitor (a cross-sectional view of relevant parts along the line EE ′ in FIG. 52A), respectively.
  • the MIS capacitor MC2 includes a first electrode G1 that rides on the element isolation part 2 in the three directions of the active region Lp, and a second electrode G2 that includes n-type semiconductor regions Gch and Gsd formed in the active region Lp.
  • the capacitor insulating film CL is formed between the first electrode G1 and the second electrode G2.
  • the first electrode G1 of the MIS capacitor MC2 is the same conductor film as the conductor film (for example, the gate electrode 7 of the core nMIS of the first or second embodiment) constituting the gate electrode of the n-channel HK / MG transistor.
  • the capacitive insulating film is formed of the same insulating film as the insulating film that forms the gate insulating film of the n-channel type HK / MG transistor (for example, the gate insulating film 5nc of the core nMIS of Example 1 or Example 2). ing.
  • an insulating film (for example, a gate insulating film of a p-channel type HK / MG transistor) is formed between a part of the first electrode G1 of the MIS capacitor MC2 riding on the element isolation unit 2 and the element isolation unit 2.
  • the fourth embodiment also in the MIS capacitor, similarly to the first embodiment described above, by reducing the overlapping portion between the gate of the Nch gate stack structure and the device isolation portion, Since the supply of oxygen to the gate of the gate stack structure for Nch can be reduced, an increase in the thickness of the capacitor insulating film CL can be suppressed, and a decrease in the capacitance value can be suppressed.
  • the present invention can be applied to a semiconductor device having a HK / MG transistor in which a gate insulating film is made of a high-k material having a high relative dielectric constant and a gate electrode is made of a metal material, and its manufacture.

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Abstract

　ＬａとＨｆとを含む第１高誘電体膜からなるゲート絶縁膜、および金属膜と多結晶Ｓｉ膜との積層膜からなるゲート電極を有し、半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部に囲まれた活性領域に形成されたｎチャネル型ＨＫ／ＭＧトランジスタにおいて、素子分離部に乗り上げた上記ゲート電極の下には、第１高誘電体膜に代えて、第１高誘電体膜よりもＬａの含有量が少ないＨｆを含む第２高誘電体膜を形成する。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関し、特に、ゲート絶縁膜を比誘電率の高いＨｉｇｈ－ｋ材料で構成し、ゲート電極をメタル材料で構成する電界効果トランジスタ（ＨＫ（High-k）／ＭＧ（Metal Gate）トランジスタ；以下、ＨＫ／ＭＧトランジスタと記す）を有する半導体装置およびその製造に適用して有効な技術に関するものである。
　電界効果トランジスタの微細化に伴い、ゲート絶縁膜に、従来のＳｉＯ２膜またはＳｉＯＮ膜に代わり、Ｈｉｇｈ－ｋ膜を採用する技術が検討されている。これは、トンネル効果によって増加するゲートリーク電流を抑え、かつ実効換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を薄くしてゲート容量の向上を図ることにより、電界効果トランジスタの駆動能力を上げるためである。
　例えば米国特許出願公開第２００９／０１５２６５０号明細書（特許文献１）には、素子分離上のゲート電極をリソグラフィ技術の解像限界まで短くすることにより、Ｈｉｇｈ－ｋからなるゲート絶縁膜の再酸化を防ぐ技術が開示されている。
　また、C. M. Lai et.al., IEDM Tech. Dig., pp. 655-658 (2009)（非特許文献１）には、２８ｎｍのゲート長を有するＣＭＯＳＦＥＴをゲートファースト（Gate First）プロセスまたはゲートラスト（Gate Last）プロセスにより形成する技術が記載されている。
米国特許出願公開第２００９／０１５２６５０号明細書
C. M. Lai, C. T. Lin, L. W. Cheng, C. H. Hsu, J. T. Tseng, T. F. Chiang, C. H. Chou, Y. W. Chen, C. H. Yu, S. H. Hsu, C. G. Chen, Z.C. Lee, J. F. Lin, C. L. Yang, G. H. Ma, S. C. Chien, IEDM Technical Digest, pp. 655-658 (2009)
　本発明者らが検討したところ、ゲート絶縁膜をＨｉｇｈ－ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタでは、ゲート幅が狭くなると、しきい値電圧が急激に増加することが分かった。このしきい値電圧の急激な増加は、特にｎチャネル型ＨＫ／ＭＧトランジスタにおいて顕著に現れた。
　さらに、本発明者らが検討したところ、ｎチャネル型ＨＫ／ＭＧトランジスタにおける上記しきい値電圧の増加の要因の１つとして、素子分離部を構成する絶縁膜からゲート絶縁膜への酸素原子の供給が考えられた。そこで、本発明者らは、製造プロセスの条件、例えば熱処理温度またはゲート絶縁膜の材料等を変更することによって、素子分離部からゲート絶縁膜へ供給される酸素原子の量を低減する検討を行った。しかしながら、ｎチャネル型ＨＫ／ＭＧトランジスタにおけるしきい値電圧の増加を抑えるためだけに、製造プロセスの条件を変更することは難しく、ｎチャネル型ＨＫ／ＭＧトランジスタにおけるしきい値電圧の増加を回避することができなかった。
　本発明の目的は、ゲート絶縁膜をＨｉｇｈ－ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供することにある。
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　本発明は、ゲート絶縁膜をＨｉｇｈ－ｋ材料で構成し、ゲート電極をメタル材料で構成するｎチャネル型ＨＫ／ＭＧトランジスタを有する半導体装置であって、このｎチャネル型ＨＫ／ＭＧトランジスタは、半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部と、素子分離部に隣接する活性領域と、活性領域および素子分離部の上に形成されるＬａとＨｆとを含む第１高誘電体膜と、素子分離部の上で第１高誘電体膜と繋がり、第１高誘電体膜よりもＬａの含有量が少ないＨｆを含む第２高誘電体膜と、第１高誘電体膜および第２高誘電体膜の上に形成されたゲート電極と、ゲート電極の下の活性領域に形成されたチャネル領域と、チャネル領域を挟んで、ゲート電極の両側の活性領域に形成されたソース領域およびドレイン領域とを有している。
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
　ゲート絶縁膜をＨｉｇｈ－ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることができる。
実施例１による半導体装置の内部構成図である。 実施例１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図である。 実施例１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート幅方向に沿った要部断面図である。 実施例１によるＩ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図である。 実施例１による抵抗素子の要部断面図である。 実施例１によるコア用ｎＭＩＳの要部平面図である。 実施例１によるゲート電極を共有するコア用ｎＭＩＳおよびコア用ｐＭＩＳの要部平面図である。 実施例１によるゲート電極を共有する３つのコア用ｎＭＩＳの要部平面図である。 実施例１によるゲート電極を共有するコア用ｎＭＩＳおよびコア用ｐＭＩＳの要部平面図である。 実施例１によるゲート電極を共有するコア用ｎＭＩＳおよびコア用ｐＭＩＳの要部平面図である。 実施例１による半導体装置の製造工程を示す要部断面図である。 図１１に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図１２に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図１３に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図１４に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図１５に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図１６に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図１７に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図１８に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図１９に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図２０に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図２１に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図２２に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図２３に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図２４に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図２５に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図２６に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図２７に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 実施例２によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート幅方向に沿った要部断面図である。 実施例２による半導体装置の製造工程を示す要部断面図である。 図３０に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３１に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３２に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３３に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３４に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３５に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３６に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３７に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３８に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３９に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図４０に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図４１に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 （ａ）は実施例３によるＳＲＡＭの１ビット分のメモリセルの等価回路図、および（ｂ）は実施例３の第１例による１ビット分のＳＲＡＭメモリセルの要部平面図である。 実施例３の第１例による４ビット分のＳＲＡＭメモリセルの要部平面図である。 実施例３の第２例による１ビット分のＳＲＡＭメモリセルの要部平面図である。 実施例３の第２例による４ビット分のＳＲＡＭメモリセルの要部平面図である。 実施例３の第３例による１ビット分のＳＲＡＭメモリセルの要部平面図である。 実施例３の第３例による４ビット分のＳＲＡＭメモリセルの要部平面図である。 実施例３の第４例による１ビット分のＳＲＡＭメモリセルの要部平面図である。 実施例３の第４例による４ビット分のＳＲＡＭメモリセルの要部平面図である。 （ａ）は実施例４の第１例によるＭＩＳキャパシタの要部平面図、（ｂ）は（ａ）のＤ－Ｄ′線に沿った要部断面図である。 （ａ）は実施例４の第２例によるＭＩＳキャパシタの要部平面図、（ｂ）は（ａ）のＥ－Ｅ′線に沿った要部断面図である。 本発明者らが検討したｎチャネル型ＨＫ／ＭＧトランジスタの要部平面図である。 本発明者らが検討したチャネル領域の不純物濃度（ｄｉｖ１～ｄｉｖ４）をパラメータとしたｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）とゲート幅（Ｗ）との関係を説明するグラフ図である。 本発明者らが検討したゲート長（Ｌｇ）をパラメータとしたｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）とゲート幅（Ｗ）との関係を説明するグラフ図である。 本発明者らが検討したｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）とＮｃｈ用ゲートスタック構造のゲートが乗り上がるゲート幅方向に沿った素子分離部の幅（ＯＤｙ）との関係を説明するグラフ図である。 本発明者らが検討したゲート長（Ｌｇ）をパラメータとしたｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流（Ｊｇ）とゲート幅（Ｗ）との関係を説明するグラフ図である。 本発明者らが検討したｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流（Ｊｇ）とＮｃｈ用ゲートスタック構造のゲートが乗り上がるゲート幅方向に沿った素子分離部の幅（ＯＤｙ）との関係を説明するグラフ図である。
　以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
　また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
　また、以下の実施の形態において、ゲートまたはゲート構造と記す場合は、ゲート絶縁膜とゲート電極との積層膜を言い、ゲート電極とは区別する。
　また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
　まず、本実施例によるＨＫ／ＭＧトランジスタの構造がより明確となると思われるため、本発明者らが見出したｎチャネル型ＨＫ／ＭＧトランジスタにおいて生じる狭チャネルによるしきい値電圧の増加の原因について、図５３～図５８を用いて以下に説明する。
　ここで説明するｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造は、後に図２～４を用いて説明するｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造と同じであり、ＳｉＯ２膜とＨｆＬａＯＮ膜（Ｌａを含むハフニウム酸窒化膜）との積層膜からなるゲート絶縁膜と、その上に形成されたＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極とから構成されている。
　また、このｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造は、ｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造とは異なっている。ｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造は、後に図２～図４を用いて説明するｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造と同じであり、ＳｉＯ２膜とＨｆＡｌＯＮ膜（Ａｌを含むハフニウム酸窒化膜）との積層膜からなるゲート絶縁膜と、その上に形成されたＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極とから構成されている。
　従って、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造（ゲート絶縁膜およびゲート電極）をＮｃｈ用ゲートスタック構造、ｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造（ゲート絶縁膜およびゲート電極）をＰｃｈ用ゲートスタック構造と記して、両者の構造を区別する。また、Ｎｃｈ用ゲートスタック構造またはＰｃｈ用ゲートスタック構造と言うときは、ゲート絶縁膜の下層に位置するＳｉＯ２膜が有る構造および無い構造の両者を言う。
　図５３は、本発明者らが検討したｎチャネル型ＨＫ／ＭＧトランジスタの要部平面図、図５４は、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）とゲート幅（Ｗ）との関係を説明するグラフ図である。
　図５４に示すように、ｎチャネル型ＨＫ／ＭＧトランジスタのチャネル幅（ゲート幅Ｗ）が０．４μｍ以下になるとｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧が増加する狭チャネル効果が現れる。狭チャネル効果が生じる要因として、例えばチャネル領域の端部における空乏層の横方向の広がりが挙げられている。すなわち、チャネル領域の端部では空乏層が横方向に広がるため、ゲート電極で制御する空乏層電荷量が増加して、しきい値電圧が増加すると考えられている。また、素子分離部下のチャネルストッパ用の不純物がチャネル領域へ拡散してチャネル領域の端部のしきい値電圧が高くなり、実効的なチャネル幅を減少させて、しきい値電圧が高くなることも提案されている。
　しかしながら、本発明者らは、Ｎｃｈ用ゲートスタック構造のゲートＧと、このＮｃｈ用ゲートスタック構造のゲートＧが乗り上がる素子分離部ＩＳとが重なる部分が大きくなるに従い、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧が増加することを見出した。
　次に、図５５～図５８を用いて、Ｎｃｈ用ゲートスタック構造のゲートＧと素子分離部ＩＳとの重なり部分が、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧へ及ぼす影響について説明する。
　図５５は、ゲート長（Ｌｇ）をパラメータとしたｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）とゲート幅（Ｗ）との関係を説明するグラフ図、図５６は、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）とＮｃｈ用ゲートスタック構造のゲートが乗り上がるゲート幅方向に沿った素子分離部の幅（ＯＤｙ）との関係を説明するグラフ図である。
　図５５に示すように、Ｎｃｈ用ゲートスタック構造のゲートＧのゲート幅Ｗが狭くなるに従って、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧は増加する。しかし、図５６に示すように、Ｎｃｈ用ゲートスタック構造のゲートＧのゲート幅Ｗが同じであっても、Ｎｃｈ用ゲートスタック構造のゲートＧと素子分離部ＩＳとの重なり部分が大きくなるに従って、そのｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧は増加する。
　図５７は、ゲート長（Ｌｇ）をパラメータとしたｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流（Ｊｇ）とゲート幅（Ｗ）との関係を説明するグラフ図、図５８は、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流（Ｊｇ）とＮｃｈ用ゲートスタック構造のゲート電極が乗り上がるゲート幅方向に沿った素子分離部の幅（ＯＤｙ）との関係を説明するグラフ図である。
　図５７に示すように、Ｎｃｈ用ゲートスタック構造のゲートＧのゲート幅Ｗが狭くなるに従って、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流は減少する。しかし、図５８に示すように、Ｎｃｈ用ゲートスタック構造のゲート電極Ｇのゲート幅Ｗが同じであっても、Ｎｃｈ用ゲートスタック構造のゲートＧと素子分離部ＩＳとの重なり部分が大きくなるに従って、そのｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流は減少する。
　これらのことから、ｎチャネル型ＨＫ／ＭＧトランジスタにおいては、Ｎｃｈ用ゲートスタック構造のゲートＧと素子分離部ＩＳとの重なり部分で、素子分離部ＩＳからゲート絶縁膜へ酸素原子が供給されて、半導体装置が製造された後のゲート絶縁膜の厚さが、成膜された当初の厚さよりも厚くなっていると考えられる。さらに、Ｎｃｈ用ゲートスタック構造のゲートＧと素子分離部ＩＳとの重なり部分が大きいほど、ゲート絶縁膜への酸素原子の供給量が多くなり、その結果、ゲートＧと素子分離部ＩＳとの重なり部分が大きくなるに従って、前述の図５６に示したように、しきい値電圧は増加し、前述の図５８に示したように、ゲートリーク電流は減少すると考えられる。
　これに対して、ｐチャネル型ＨＫ／ＭＧトランジスタでは、Ｐｃｈ用ゲートスタック構造のゲートＧと素子分離部ＩＳとの重なり部分が大きくなるに従って、そのｐチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧の増加およびゲートリーク電流の減少はほとんど見られなかった。
　そこで、本願発明では、ｎチャネル型ＨＫ／ＭＧトランジスタのＮｃｈ用ゲートスタック構造のゲートＧと素子分離部ＩＳとの重なり部分を小さくすることにより、素子分離部ＩＳからＮｃｈ用ゲートスタック構造のゲートＧへの酸素の供給を減少させて、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧の増加を抑制する。
　図１に、実施例１による半導体装置の内部構成図を示す。
　半導体装置Ｃ１は、例えばメモリ回路Ｃ２、プロセッサ回路Ｃ３、およびＩ／Ｏ（Input/Output）回路Ｃ４などの複数の回路により構成されている。メモリ回路Ｃ２ではデータおよびプログラムが記憶され、プロセッサ回路Ｃ３ではデータの演算処理または制御処理が行われ、メモリ回路Ｃ２とプロセッサ回路Ｃ３との間でデータやプログラムの授受が行われる。また、プロセッサ回路Ｃ３とＩ／Ｏ回路Ｃ４との間でデータの授受が行われ、Ｉ／Ｏ回路Ｃ４を介して周辺装置Ｃ５へデータが送受信される。また、Ｉ／Ｏ回路Ｃ４を介してメモリ回路Ｃ２およびプロセッサ回路Ｃ３へ回路動作に必要な電圧が信号として断続的に供給される。
　メモリ回路Ｃ２には複数のメモリ用トランジスタが形成され、プロセッサ回路Ｃ３には複数のコア（Core）用トランジスタが形成され、Ｉ／Ｏ回路Ｃ４には複数のＩ／Ｏ用トランジスタが形成されている。コア用トランジスタにはｎチャネル型ＨＫ／ＭＧトランジスタとｐチャネル型ＨＫ／ＭＧトランジスタがあり、Ｉ／Ｏ用トランジスタにはｎチャネル型ＨＫ／ＭＧトランジスタとｐチャネル型ＨＫ／ＭＧトランジスタがある。
　コア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲート電極の構造とＩ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲート電極の構造は同じである。しかし、Ｉ／Ｏ用トランジスタにはコア用トランジスタよりも高い電圧がかかるため、Ｉ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜がコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜よりも厚く形成されている。同様に、コア用トランジスタのｐチャネル型ＨＫ／ＭＧトランジスタのゲート電極の構造とＩ／Ｏ用トランジスタのｐチャネル型ＨＫ／ＭＧトランジスタのゲート電極の構造は同じである。しかし、Ｉ／Ｏ用トランジスタにはコア用トランジスタよりも高い電圧がかかるため、Ｉ／Ｏ用トランジスタのｐチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜がコア用トランジスタのｐチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜よりも厚く形成されている。
　次に、実施例１によるコア用トランジスタ、Ｉ／Ｏ用トランジスタ、および抵抗素子の構造を図２～図５を用いて説明する。図２は、実施例１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図、図３は、実施例１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート幅方向に沿った要部断面図、図４は、実施例１によるＩ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図、図５は、実施例１によるプロセッサ回路に形成されるｎチャネル型抵抗素子およびｐチャネル型抵抗素子の要部断面図である。
　まず、実施例１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタ（以後、コア用ｎＭＩＳと記す）およびコア用トランジスタのｐチャネル型ＨＫトランジスタ（以後、コア用ｐＭＩＳと記す）の構成について、図２および図３を用いて説明する。
　実施例１によるコア用ｎＭＩＳおよびコア用ｐＭＩＳが形成される半導体基板１の主面には、素子分離部２が形成されている。素子分離部２は、半導体基板１に形成される素子間の干渉を防止する機能を有しており、例えば半導体基板１に溝を形成し、この溝の内部に絶縁膜を埋め込むＳＴＩ（Shallow Trench Isolation）法によって形成される。この素子分離部２によって分離された活性領域が、コア用ｎＭＩＳ形成領域またはコア用ｐＭＩＳ形成領域となっている。上記溝の内部に埋め込まれる絶縁膜は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）とオゾンとをソースガスに用いたプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成されるＴＥＯＳ膜、高密度プラズマ（High Density Plasma）ＣＶＤ法を用いて形成されるＳｉＯ２膜、ポリシラザン（ＳｉＨ２ＮＨ）膜などである。コア用ｎＭＩＳとコア用ｐＭＩＳとの間に形成される素子分離部２の幅Ｌは、両者間の干渉を防止するために、最小で８０ｎｍ程度形成される。
　コア用ｎＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｐ型ウェル３が形成されており、コア用ｐＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｎ型ウェル４が形成されている。ｐ型ウェル３にはＢなどのｐ型不純物が導入されており、ｎ型ウェル４にはＰまたはＡｓなどのｎ型不純物が導入されている。
　続いて、コア用ｎＭＩＳの構成について説明する。
　コア用ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｐ型ウェル３上には、ゲート絶縁膜５ｎｃが形成されている。
　このゲート絶縁膜５ｎｃは主として、例えばＳｉＯ２よりも比誘電率の高い高誘電体膜５ｈｎから形成されている。高誘電体膜５ｈｎとしては、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望するコア用ｎＭＩＳのしきい値電圧を得るための金属元素、例えばＬａが含まれている。従って、代表的な高誘電体膜５ｈｎの構成材料として、例えばＨｆＬａＯＮを例示することができる。高誘電体膜５ｈｎの厚さは、例えば１ｎｍ程度である。
　また、半導体基板１と高誘電体膜５ｈｎとの間には、酸化膜５ｓｃ、例えばＳｉＯ２膜が形成されている。半導体基板１と高誘電体膜５ｈｎとが直接接した場合、コア用ｎＭＩＳの移動度が低下する恐れがあるが、半導体基板１と高誘電体膜５ｈｎとの間に酸化膜５ｓｃを介在させることにより、上記移動度の低下を防ぐことができる。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。
　ゲート絶縁膜５ｎｃ上には、キャップ膜６ｎが形成されている。このキャップ膜６ｎは、例えばＬａＯ膜であり、高誘電体膜５ｈｎを構成するハフニウム系絶縁膜に、コア用ｎＭＩＳのしきい値電圧を得るための金属元素、すなわちＬａを添加するために形成されている。なお、高誘電体膜５ｈｎを構成するハフニウム系絶縁膜に添加される金属元素として、Ｌａを例示したが、他の金属元素であってもよい。従って、キャップ膜６ｎとして、Ｌａ２Ｏ５膜、Ｌａ膜、ＭｇＯ膜、Ｍｇ膜、ＢｉＳｒ膜、ＳｒＯ膜、Ｙ膜、Ｙ２Ｏ３膜、Ｂａ膜、ＢａＯ膜、Ｓｅ膜、またはＳｃＯ膜などを用いることができる。なお、キャップ膜６ｎを構成する金属元素が全て高誘電体膜５ｈｎに添加される場合もある。
　キャップ膜６ｎ上には、ゲート電極７が形成されている。このゲート電極７は下層ゲート電極７Ｄと上層ゲート電極７Ｕとを積層した構造を有している。下層ゲート電極７Ｄは、例えばＴｉＮ膜により構成されるが、これに限定されるものではない。例えばＴａＮ膜、ＴａＳｉＮ膜、ＴｉＡｌＮ膜、ＨｆＮ膜、ＮｉｘＳｉ１－ｘ膜、ＰｔＳｉ膜、ＮｉｘＴａ１－ｘＳｉ膜、ＮｉｘＰｔ１－ｘＳｉ膜、ＨｆＳｉ膜、ＷＳｉ膜、ＩｒｘＳｉ１－ｘ膜、ＴａＧｅ膜、ＴａＣｘ膜、Ｍｏ膜、またはＷ膜のいずれかの膜により、下層ゲート電極７Ｄを構成してもよい。下層ゲート電極７Ｄの厚さは、例えば５～２０ｎｍ程度である。また、上層ゲート電極７Ｕは、例えば１×１０２０ｃｍ－３程度の不純物が導入された多結晶Ｓｉ膜により構成される。上層ゲート電極７Ｕの厚さは、例えば３０～８０ｎｍ程度である。
　さらに、ゲート電極７上には、シリサイド膜８が形成されている。このシリサイド膜８は、例えばＮｉＳｉ膜またはＰｔＳｉ膜である。
　ゲート電極７およびゲート絶縁膜５ｎｃの積層膜の両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール３５およびサイドウォール９が形成されている。これらオフセットサイドウォール３５およびサイドウォール９直下の半導体基板１（ｐ型ウェル３）には、半導体領域であるｎ型拡散領域１０が形成されており、ｎ型拡散領域１０の外側にはｎ型拡散領域１１が形成されている。ｎ型拡散領域１０およびｎ型拡散領域１１にはＰまたはＡｓなどのｎ型不純物が導入されており、ｎ型拡散領域１１にはｎ型拡散領域１０に比べて高濃度にｎ型不純物が導入されている。ｎ型拡散領域１０およびｎ型拡散領域１１によって、ＬＤＤ（Lightly Doped Drain）構造を有するコア用ｎＭＩＳのソース領域およびドレイン領域が形成される。図示はしていないが、ゲート電極７直下で、ソース領域とドレイン領域との間の半導体基板１（ｐ型ウェル３）には、コア用ｎＭＩＳのしきい値を調整するための不純物を導入したチャネル領域が形成されている。
　ｎ型拡散領域１１の表面には、ゲート電極７上に形成されたシリサイド膜８と同じ工程で形成されるシリサイド膜８が形成されている。
　続いて、コア用ｐＭＩＳの構成について説明する。
　コア用ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｎ型ウェル４上には、ゲート絶縁膜５ｐｃが形成されている。
　このゲート絶縁膜５ｐｃは主として、例えばＳｉＯ２よりも比誘電率の高い高誘電体膜５ｈｐから形成されている。高誘電体膜５ｈｐとしては、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望するコア用ｐＭＩＳのしきい値電圧を得るための金属元素、例えばＡｌが含まれている。従って、代表的な高誘電体膜５ｈｐの構成材料として、例えばＨｆＡｌＯＮを例示することができる。高誘電体膜５ｈｐの厚さは、例えば１ｎｍ程度である。
　また、半導体基板１と高誘電体膜５ｈｐとの間には、酸化膜５ｓｃ、例えばＳｉＯ２膜が形成されている。半導体基板１と高誘電体膜５ｈｐとが直接接した場合、コア用ｐＭＩＳの移動度が低下する恐れがあるが、半導体基板１と高誘電体膜５ｈｐとの間に酸化膜５ｓｃを介在させることにより、上記移動度の低下を防ぐことができる。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。
　ゲート絶縁膜５ｐｃ上には、キャップ膜６ｐが形成されている。このキャップ膜６ｐは、例えばＡｌＯ膜であり、高誘電体膜５ｈｐを構成するハフニウム系絶縁膜に、コア用ｐＭＩＳのしきい値電圧を得るための金属元素、すなわちＡｌを添加するために形成されている。なお、キャップ膜６ｐとして、ＡｌＯ膜を例示したが、Ａｌ膜を用いることもできる。なお、キャップ膜６ｐを構成する金属元素が全て高誘電体膜５ｈｐに添加される場合もある。
　キャップ膜６ｐ上には、ゲート電極７が形成され、ゲート電極７上にはシリサイド膜８が形成されている。このゲート電極７およびシリサイド膜８は、それぞれ前述したコア用ｎＭＩＳのゲート電極７およびシリサイド膜８と同じ構成である。
　ゲート電極７およびゲート絶縁膜５ｐｃの積層膜の両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール３５およびサイドウォール９が形成されている。これらオフセットサイドウォール３５およびサイドウォール９直下の半導体基板１（ｎ型ウェル４）には、半導体領域であるｐ型拡散領域１２が形成されており、ｐ型拡散領域１２の外側にはｐ型拡散領域１３が形成されている。ｐ型拡散領域１２およびｐ型拡散領域１３にはＢなどのｐ型不純物が導入されており、ｐ型拡散領域１３にはｐ型拡散領域１２に比べて高濃度にｐ型不純物が導入されている。ｐ型拡散領域１２およびｐ型拡散領域１３によって、ＬＤＤ構造を有するコア用ｐＭＩＳのソース領域およびドレイン領域が形成される。図示はしていないが、ゲート電極７直下で、ソース領域とドレイン領域との間の半導体基板１（ｎ型ウェル４）に、コア用ｐＭＩＳのしきい値を調整するための不純物を導入したチャネル領域が形成されている。
　ｐ型拡散領域１３の表面には、ゲート電極７上に形成されたシリサイド膜８と同じ工程で形成されたシリサイド膜８が形成されている。さらに、コア用ｎＭＩＳおよびコア用ｐＭＩＳは、Ｓｉ３Ｎ４膜１６および層間絶縁膜１７により覆われている。
　次に、実施例１によるＩ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタ（以後、Ｉ／Ｏ用ｎＭＩＳと記す）およびｐチャネル型ＨＫトランジスタ（以後、Ｉ／Ｏ用ｐＭＩＳと記す）の構成について、図４を用いて説明する。
　Ｉ／Ｏ用ｎＭＩＳの構成は、前述したコア用ｎＭＩＳの構成と同じであるが、Ｉ／Ｏ用ｎＭＩＳのゲート絶縁膜５ｎｉｏを構成する酸化膜５ｓｉｏの厚さが、コア用ｎＭＩＳのゲート絶縁膜５ｎｃを構成する酸化膜５ｓｃの厚さよりも厚く形成されている。例えば半導体基板１と高誘電体膜５ｈｎとの間に形成される酸化膜５ｓｉｏの厚さは、例えば２～６ｎｍである。
　また、Ｉ／Ｏ用ｐＭＩＳの構成も、前述したコア用ｐＭＩＳの構成と同じであるが、Ｉ／Ｏ用ｐＭＩＳのゲート絶縁膜５ｐｉｏを構成する酸化膜５ｓｉｏの厚さが、コア用ｐＭＩＳのゲート絶縁膜５ｐｃを構成する酸化膜５ｓｃの厚さよりも厚く形成されている。例えば半導体基板１と高誘電体膜５ｈｐとの間に形成される酸化膜５ｓｉｏの厚さは、例えば２～６ｎｍである。
　次に、実施例１によるプロセッサ回路に形成されるｎチャネル型抵抗素子およびｐチャネル型抵抗素子の構成について、図５を用いて説明する。
　ｎチャネル型抵抗素子の構成は、前述したコア用ｎＭＩＳを利用しており、キャップ膜６ｎおよびゲート電極７の下層ゲート電極７Ｄを形成しないこと以外は、前述したコア用ｎＭＩＳの構成と同じである。同様に、ｐチャネル型抵抗素子の構成は、前述したコア用ｐＭＩＳを利用しており、キャップ膜６ｐおよびゲート電極７の下層ゲート電極７Ｄを形成しないこと以外は、前述したコア用ｐＭＩＳの構成と同じである。
　次に、実施例１によるコア用ｎＭＩＳの平面レイアウトについて図６を用いて説明する。さらに、実施例１によるコア用ｎＭＩＳの平面レイアウトの変形例を図７～図１０を用いて説明する。ここでは、コア用ｎＭＩＳおよびコア用ｐＭＩＳに本願発明を適用した例について説明するが、Ｉ／Ｏ用ｎＭＩＳおよびＩ／Ｏ用ｐＭＩＳにも本願発明を適用できることは言うまでもない。
　図６は、実施例１によるコア用ｎＭＩＳの要部平面図である。図６に示すＡ－Ａ′線に沿った断面が前記図２に示したコア用ｎＭＩＳの要部断面図に該当し、図６に示すＢ－Ｂ′線に沿った断面が前記図３に示したコア用ｎＭＩＳの要部断面図に該当する。
　図６に示すように、素子分離部２で囲まれた活性領域１４に位置するコア用ｎＭＩＳのゲートには、前述の図２および図３で示したコア用ｎＭＩＳのゲート絶縁膜５ｎｃ（酸化膜５ｓｃと高誘電体膜５ｈｎとの積層膜）、キャップ膜６ｎ、およびゲート電極７（下層ゲート電極７Ｄと上層ゲート電極７Ｕとの積層膜）からなるＮｃｈ用ゲートスタック構造ＮＧを用いる。
　しかし、素子分離部２に乗り上げたコア用ｎＭＩＳのゲートには、前述の図２および図３で示したコア用ｐＭＩＳのゲート絶縁膜５ｐｃ（高誘電体膜５ｈｐ）、キャップ膜６ｐ、およびゲート電極７（下層ゲート電極７Ｄと上層ゲート電極７Ｕとの積層膜）からなるＰｃｈ用ゲートスタック構造ＰＧを用いる。
　あるいは、素子分離部２に乗り上げたコア用ｎＭＩＳのゲートには、上記Ｎｃｈ用ゲートスタック構造ＮＧから金属材料、すなわちキャップ膜６ｎおよび下層ゲート電極７Ｄを除去したＮｃｈ用ゲート構造ＲＮＧ、または上記Ｐｃｈ用ゲートスタック構造ＰＧから金属材料、すなわちキャップ膜６ｐおよび下層ゲート電極７Ｄを除去したＰｃｈ用ゲート構造ＲＰＧを用いる。Ｎｃｈ用ゲート構造ＲＮＧは、例えば前述の図５に示したｎチャネル型抵抗素子のゲート絶縁膜５ｎｃ（高誘電体膜５ｈｎ）およびゲート電極７（上層ゲート電極７Ｕ）からなるゲート構造と同じであり、Ｐｃｈ用ゲート構造ＲＰＧは、例えば前述の図５に示したｐチャネル型抵抗素子のゲート絶縁膜５ｐｃ（高誘電体膜５ｈｐ）およびゲート電極７（上層ゲート電極７Ｕ）からなるゲート構造と同じである。
　すなわち、コア用ｎＭＩＳであっても、素子分離部２に乗り上げているコア用ｎＭＩＳのゲートには、部分的に、コア用ｐＭＩＳのＰｃｈ用ゲートスタック構造ＰＧのゲート、ｎチャネル型抵抗素子のＮｃｈ用ゲート構造ＲＮＧのゲート、またはｐチャネル型抵抗素子のＰｃｈ用ゲート構造ＲＰＧのゲートを用いる。
　従って、活性領域１４に位置するコア用ｎＭＩＳのゲート構造は、例えばＳｉＯ２膜とＨｆＬａＯＮ膜との積層膜からなるゲート絶縁膜５ｎｃ、ＬａＯ膜からなるキャップ膜６ｎ、およびＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極７で形成される。一方、素子分離部２上に位置するコア用ｎＭＩＳのゲート構造の一部は、例えばＨｆＡｌＯＮ膜からなるゲート絶縁膜５ｐｃ、ＡｌＯ膜からなるキャップ膜６ｐ、およびＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極７で形成される。あるいは、素子分離部２上に位置するコア用ｎＭＩＳのゲート構造の一部は、例えばＨｆＬａＯＮ膜からなるゲート絶縁膜５ｎｃおよび多結晶Ｓｉ膜からなるゲート電極７、またはＨｆＡｌＯＮ膜からなるゲート絶縁膜５ｐｃおよび多結晶Ｓｉ膜からなるゲート電極７で形成される。
　これにより、Ｎｃｈ用ゲートスタック構造ＮＧのゲートと素子分離部２との重なり部分が少なくなるので、素子分離部２からコア用ｎＭＩＳのＮｃｈ用ゲートスタック構造ＮＧのゲートへの酸素原子の供給量を減少させることができる。その結果、コア用ｎＭＩＳのしきい値電圧の増加を抑制することができる。
　コア用ｎＭＩＳのＮｃｈ用ゲートスタック構造ＮＧのゲートへの酸素原子の供給量を低減させるためには、素子分離部２に乗り上がるゲートを全て、例えばコア用ｐＭＩＳのＰｃｈ用ゲートスタック構造ＰＧとすることが望ましい。しかし、半導体装置の製造工程における合わせずれなどにより、コア用ｎＭＩＳが形成される活性領域１４に、コア用ｐＭＩＳのＰｃｈ用ゲートスタック構造ＰＧのゲートが形成されると、コア用ｎＭＩＳが正常に動作しなくなるという問題が生ずる。そのため、半導体装置の製造工程における合わせ余裕や加工精度などを考慮して、コア用ｎＭＩＳが形成される活性領域１４と素子分離部２との境界から素子分離部２側へずらした位置に、Ｎｃｈ用ゲートスタック構造ＮＧのゲートとＰｃｈ用ゲートスタック構造ＰＧのゲートとの境界を設定する。
　図７は、実施例１によるゲート電極を共有するコア用ｎＭＩＳおよびコア用ｐＭＩＳの要部平面図である。図７に示すＡ－Ａ′線に沿った断面が前記図２に示したコア用ｎＭＩＳの要部断面図に該当し、図７に示すＣ－Ｃ′線に沿った断面が前記図２に示したコア用ｐＭＩＳの要部断面図に該当し、図７に示すＢ－Ｂ″線に沿った断面が前記図３に示したコア用ｎＭＩＳおよびコア用ｐＭＩＳの要部断面図に該当する。
　図７に示すように、コア用ｎＭＩＳ形成領域の素子分離部２で囲まれた活性領域１４に位置するコア用ｎＭＩＳにはＮｃｈ用ゲートスタック構造ＮＧのゲートを用い、コア用ｐＭＩＳ形成領域の素子分離部２で囲まれた活性領域１４に位置するコア用ｐＭＩＳにはＰｃｈ用ゲートスタック構造ＰＧのゲートを用い、素子分離部２上では、主としてＰｃｈ用ゲートスタック構造ＰＧのゲートを用いる。
　これにより、Ｎｃｈ用ゲートスタック構造ＮＧのゲートと素子分離部２との重なり部分が少なくなるので、素子分離部２からコア用ｎＭＩＳのＮｃｈ用ゲートスタック電極ＮＧのゲートへの酸素原子の供給量を減少させることができる。その結果、コア用ｎＭＩＳのしきい値電圧の増加を抑制することができる。
　図８は、実施例１によるゲート電極を共有する３つのコア用ｎＭＩＳの要部平面図である。
　図８に示すように、コア用ｎＭＩＳ形成領域の素子分離部２で囲まれた活性領域１４に位置するコア用ｎＭＩＳにはＮｃｈ用ゲートスタック構造ＮＧのゲートを用いるが、素子分離部２上では、部分的にコア用ｐＭＩＳのＰｃｈ用ゲートスタック構造ＰＧのゲート、ｎチャネル型抵抗素子のＮｃｈ用ゲート構造ＲＮＧのゲート、またはｐチャネル型抵抗素子のＰｃｈ用ゲート構造ＲＰＧのゲートを用いる。
　これにより、Ｎｃｈ用ゲートスタック構造ＮＧのゲートと素子分離部２との重なり部分が少なくなるので、素子分離部２からコア用ｎＭＩＳのＮｃｈ用ゲートスタック電極ＮＧのゲートへの酸素原子の供給量を減少させることができる。その結果、コア用ｎＭＩＳのしきい値電圧の増加を抑制することができる。
　図９および図１０は、実施例１によるゲート電極を共有するコア用ｎＭＩＳおよびコア用ｐＭＩＳの要部平面図である。
　前述の図７に示したように、ゲート電極７を共有するコア用ｎＭＩＳおよびコア用ｐＭＩＳでは、コア用ｎＭＩＳとコア用ｐＭＩＳとの間の素子分離部２上には、主としてＰｃｈ用ゲートスタック構造ＰＧのゲートを用いる。コア用ｎＭＩＳおよびコア用ｐＭＩＳが共有するゲート電極７に、このゲート電極７と上層の配線とを接続するためのコンタクト１５を形成する場合は、図９に示すように、素子分離部２上のＰｃｈ用ゲートスタック構造ＰＧのゲート部分にコンタクト１５を形成する。あるいは、図１０に示すように、コア用ｎＭＩＳとコア用ｐＭＩＳとの間の素子分離部２の中間（図中、一点破線で示す中間線）よりもコア用ｐＭＩＳ側にコンタクト１５を形成する。
　これにより、コア用ｎＭＩＳのしきい値電圧の増加を抑制することができることに加えて、コア用ｐＭＩＳのゲート電極７上に形成されたシリサイド層８が厚く形成されるので、コンタクト抵抗を安定させることができる。
　次に、実施例１による半導体装置の製造方法について図１１～図２８を用いて工程順に説明する。図１１～図２８は、半導体装置に形成される回路素子のうち、コア用ｎＭＩＳ（Ｎｃｈ　Ｃｏｒｅ）、コア用ｐＭＩＳ（Ｐｃｈ　Ｃｏｒｅ）、Ｉ／Ｏ用ｎＭＩＳ（Ｎｃｈ　Ｉ／Ｏ）、Ｉ／Ｏ用ｐＭＩＳ（Ｐｃｈ　Ｉ／Ｏ）、ｎチャネル型抵抗素子（Ｎｃｈ　抵抗素子）、およびｐチャネル型抵抗素子（Ｐｃｈ　抵抗素子）の要部断面図を示している。
　まず、図１１に示すように、例えば単結晶Ｓｉに、例えばＢなどのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。続いて、半導体基板１の主面上に、ＳｉＯ２膜２０およびＳｉ３Ｎ４膜２１を順次形成する。ＳｉＯ２膜２０の厚さは、例えば１０ｎｍ程度、Ｓｉ３Ｎ４膜２１の厚さは、例えば８０ｎｍ程度である。続いて、フォトリソグラフィ法を用いて活性領域となる領域を覆うレジストパターン２２を形成する。
　次に、図１２に示すように、レジストパターン２２をマスクとして、レジストパターン２２から露出しているＳｉ３Ｎ４膜２１、ＳｉＯ２膜２０、および半導体基板１を、例えばドライエッチング法を用いて順次除去して、半導体基板１に溝２３を形成した後、レジストパターン２２を除去する。続いて、溝２３の内壁を窒化処理および酸化処理した後、半導体基板１の主面上に、溝２３を埋め込んで酸化膜２４を形成する。この酸化膜は、例えばＴＥＯＳとオゾンとをソースガスに用いたプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜、高密度プラズマＣＶＤ法を用いて形成されるＳｉＯ２膜、またはポリシラザン膜などである。続いて、熱処理を行う。この熱処理は、例えば１１００℃で実施される。
　次に、図１３に示すように、酸化膜２４の表面を、例えばＣＭＰ（Chemical Vapor Deposition）法を用いて研磨して、溝２３に酸化膜２４が埋め込まれた素子分離部２を形成する。この素子分離部２によって活性領域が分離され、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、ｎチャネル型抵抗素子形成領域、およびｐチャネル型抵抗素子形成領域が形成される。
　次に、図１４に示すように、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域の半導体基板１に、イオン注入法を用いてｎ型不純物を選択的に導入することにより、埋め込みｎウェル２５を形成する。続いて、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域の半導体基板１に、イオン注入法を用いてｐ型不純物を選択的に導入することにより、ｐウェル２６を形成する。同様に、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域の半導体基板１に、イオン注入法を用いてｎ型不純物を選択的に導入することにより、ｎウェル２７を形成する。
　次に、図１５に示すように、半導体基板１の主面上に、例えば熱酸化法を用いて酸化膜５ｓｉｏを形成する。酸化膜５ｓｉｏの厚さは、例えば２～６ｎｍ程度である。続いて、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、ｎチャネル型抵抗素子形成領域、およびｐチャネル型抵抗素子形成領域の酸化膜５ｓｉｏを除去して、Ｉ／Ｏ用ｎＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域に形成された酸化膜５ｓｉｏを残す。
　次に、図１６に示すように、半導体基板１の主面上に、例えば熱酸化法を用いて酸化膜５ｓｃを形成する。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。これにより、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、ｎチャネル型抵抗素子形成領域、およびｐチャネル型抵抗素子形成領域の半導体基板１の主面には酸化膜５ｓｃが形成され、Ｉ／Ｏ用ｎＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域の半導体基板１の主面には酸化膜５ｓｉｏが形成される。
　続いて、半導体基板１の主面上に、例えばＨｆＯＮ膜２８を形成する。ＨｆＯＮ膜２８は、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて形成され、その厚さは、例えば１ｎｍ程度である。ＨｆＯＮ膜２８に代えて、例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＯ２膜などの他のハフニウム系絶縁膜を使用することもできる。
　続いて、窒化処理を施した後、ＨｆＯＮ膜２８上に、例えばＡｌＯ膜２９（キャップ膜６ｐ）を堆積する。ＡｌＯ膜２９は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１～１．５ｎｍ程度である。続いて、ＡｌＯ膜２９上に、例えばＴｉＮ膜３０を堆積する。ＴｉＮ膜３０は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５～１５ｎｍ程度である。
　次に、図１７に示すように、フォトリソグラフィ法を用いてコア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域を覆うレジストパターン（図示は省略）を形成する。続いて、このレジストパターンをマスクとして、レジストパターンから露出しているＴｉＮ膜３０およびＡｌＯ膜３１を除去した後、レジストパターンを除去する。
　次に、図１８に示すように、半導体基板１の主面上に、例えばＬａＯ膜３２（キャップ膜６ｎ）を堆積する。ＬａＯ膜３２は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１～１．５ｎｍ程度である。続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。この熱処理により、ＡｌＯ膜２９からＡｌがＨｆＯＮ膜２８へ熱拡散して、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域のＨｆＯＮ膜２８はＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）となる。また、この熱処理により、ＬａＯ膜３２からＬａがＨｆＯＮ膜２８へ熱拡散して、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域のＨｆＯＮ膜２８はＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）となる。
　次に、図１９に示すように、ＴｉＮ膜３０、ＡｌＯ膜２９、およびＬａＯ膜３２を除去する。なお、ＴｉＮ膜３０、ＡｌＯ膜２９、およびＬａＯ膜３２はすべて除去してもよいが、図１９ではＡｌＯ膜２９およびＬａＯ膜３２を部分的に除去せずに残している。これにより、コア用ｎＭＩＳ形成領域およびｎチャネル型抵抗素子形成領域には、酸化膜５ｓｃおよびＨｆＬａＯＮ膜２８ｎからなるゲート絶縁膜（ゲート絶縁膜５ｎｃ）が形成され、コア用ｐＭＩＳ形成領域およびｐチャネル型抵抗素子形成領域には、酸化膜５ｓｃおよびＨｆＡｌＯＮ膜２８ｐからなるゲート絶縁膜（ゲート絶縁膜５ｐｃ）が形成される。また、Ｉ／Ｏ用ｎＭＩＳ形成領域には、酸化膜５ｓｉｏおよびＨｆＬａＯＮ膜２８ｎからなるゲート絶縁膜（ゲート絶縁膜５ｎｉｏ）が形成され、Ｉ／Ｏ用ｐＭＩＳ形成領域には、酸化膜５ｓｉｏおよびＨｆＡｌＯＮ膜２８ｐからなるゲート絶縁膜（ゲート絶縁膜５ｐｉｏ）が形成される。
　次に、図２０に示すように、半導体基板１の主面上に、例えばＴｉＮ膜３３を堆積する。ＴｉＮ膜３３は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５～２０ｎｍ程度である。続いて、フォトリソグラフィ法を用いてコア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびＩ／Ｏ用ｐＭＩＳ形成領域を覆うレジストパターン（図示は省略）を形成する。続いて、このレジストパターンをマスクとして、レジストパターンから露出しているＴｉＮ膜３３、ＡｌＯ膜２９、およびＬａＯ膜３２を除去した後、レジストパターンを除去する。なお、ＡｌＯ膜２９およびＬａＯ膜３２は除去してもしなくてもよいが、図２０ではＡｌＯ膜２９およびＬａＯ膜３２を除去した場合を示している。
　次に、図２１に示すように、半導体基板１の主面上に、例えば多結晶Ｓｉ膜３４を堆積する。多結晶Ｓｉ膜３４は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０～８０ｎｍ程度である。続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。
　次に、図２２に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、多結晶Ｓｉ膜３４、ＴｉＮ膜３３、ＬａＯ膜３２、ＡｌＯ膜２９、ＨｆＡｌＯＮ膜２８ｐ、ＨｆＬａＯＮ膜２８ｎ、酸化膜５ｓｉｏ、および酸化膜５ｓｃを加工する。
　これにより、コア用ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｎｃ）、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極（ゲート電極７）により構成されるＮｃｈ用スタックゲート構造のゲートが形成される。また、コア用ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｐｃ）、ＡｌＯ膜２９（キャップ膜６ｐ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極（ゲート電極７）により構成されるＰｃｈ用スタックゲート構造のゲートが形成される。
　また、Ｉ／Ｏ用ｎＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｎｉｏ）、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極（ゲート電極７）により構成されるＮｃｈ用スタックゲート構造のゲートが形成される。また、Ｉ／Ｏ用ｐＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｐｉｏ）、ＡｌＯ膜２９（キャップ膜６ｐ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極（ゲート電極７）により構成されるＰｃｈ用スタックゲート構造のゲートが形成される。
　また、ｎチャネル型抵抗素子形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｎｃ）および多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）からなるゲート電極（ゲート電極７）により構成されるＮｃｈ用ゲート構造のゲートが形成され、ｐチャネル型抵抗素子形成領域に、酸化膜５ｓｃとＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｐｃ）および多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）からなるゲート電極（ゲート電極７）により構成されるＰｃｈ用ゲート構造のゲートが形成される。
　次に、図２３に示すように、コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、Ｉ／Ｏ用ｐＭＩＳ、ｎチャネル型抵抗素子、およびｐチャネル型抵抗素子のゲートの側壁に、例えばＳｉ３Ｎ４膜からなるオフセットサイドウォール３５を形成する。オフセットサイドウォール３５は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば５ｎｍ程度である。続いて、イオン注入法を用いて、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域に、ゲートに対して自己整合的にｎ型拡散領域１０を形成する。ｎ型拡散領域１０は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域に、ゲートに対して自己整合的にｐ型拡散領域１２を形成する。ｐ型拡散領域１２は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
　次に、図２４に示すように、半導体基板１の主面上に、Ｓｉ３Ｎ４膜およびＳｉＯ２膜を順次堆積した後、ドライエッチング法を用いて、これらＳｉ３Ｎ４膜およびＳｉＯ２膜を異方性エッチングする。これにより、コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、Ｉ／Ｏ用ｐＭＩＳ、ｎチャネル型抵抗素子、およびｐチャネル型抵抗素子のゲートの側壁にサイドウォール９を形成する。
　続いて、イオン注入法を用いて、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域に、ゲートおよびサイドウォール９に対して自己整合的にｎ型拡散領域１１を形成する。ｎ型拡散領域１１は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域に、ゲートおよびサイドウォール９に対して自己整合的にｐ型拡散領域１３を形成する。ｐ型拡散領域１３は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
　続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間および１２３０℃で数ｍ秒実施される。この熱処理によって、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域のｎ型拡散領域１０およびｎ型拡散領域１１に導入されたｎ型不純物を活性化し、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域のｐ型拡散領域１２およびｐ型拡散領域１３に導入されたｐ型不純物を活性化させて、ソース領域およびドレイン領域を形成する。
　次に、図２５に示すように、半導体基板１の主面上に、Ｎｉ膜を形成した後、熱処理を行う。この熱処理は、例えば４５０℃で実施される。この熱処理によって、半導体基板１を構成するＳｉとＮｉ、および多結晶Ｓｉ膜３４を構成するＳｉとＮｉとを固相反応させてＮｉＳｉを形成し、続いてＨ２ＳＯ４とＨ２Ｏ２との混合溶液を用いて未反応のＮｉを除去することにより、ソース領域およびドレイン領域の表面ならびにゲート電極７の上面にＮｉＳｉ膜３６（シリサイド膜８）を形成する。ＮｉＳｉ膜３６に代えて、例えばＰｔＳｉ膜などを使用することもできる。
　続いて、半導体基板１の主面上に、Ｓｉ３Ｎ４膜３７を堆積する。Ｓｉ３Ｎ４膜３７は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０ｎｍ程度である。
　次に、図２６に示すように、半導体基板１の主面上に、層間絶縁膜３８を形成する。層間絶縁膜３８は、例えばプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜である。続いて、層間絶縁膜３８の表面を、例えばＣＭＰ法を用いて平坦化した後、フォトリソグラフィ法およびドライエッチング法を用いて、Ｓｉ３Ｎ４膜３７および層間絶縁膜３８に接続孔３９を形成する。
　次に、図２７に示すように、接続孔３９の底面および内壁を含む層間絶縁膜３８上に、例えばスパッタリング法を用いてＴｉＮ膜４０ａを形成する。ＴｉＮ膜４０ａは、例えば後の工程で接続孔３９の内部に埋め込まれる材料が拡散するのを防止する、いわゆるバリア機能を有している。続いて、半導体基板１の主面上に、接続孔３９の内部を埋め込むようにＷ膜４０ｂを形成する。このＷ膜４０ｂは、例えばＣＶＤ法を用いて形成される。続いて、Ｗ膜４０ｂおよびＴｉＮ膜４０ａを、例えばＣＭＰ法を用いて研削することにより、接続孔３９の内部にプラグ４０を形成する。
　次に、図２８に示すように、半導体基板１の主面上に、配線用絶縁膜４１を形成する。配線用絶縁膜４１は、例えばＴＥＯＳ膜、ＳｉＣＮ膜、およびＳｉＯ２膜を順次堆積した積層膜からなる。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、配線用絶縁膜４１に配線溝４２を形成する。
　続いて、配線溝４２の底面および内壁を含む配線用絶縁膜４１上に、例えばスパッタリング法を用いてＣｕシード層を形成した後、めっき法により配線溝４２の内部を埋め込むようにＣｕ膜を形成する。続いて、熱処理を行った後、Ｃｕ膜およびＣｕシード層を、例えばＣＭＰ法を用いて研削することにより、配線溝４２の内部にＣｕ膜からなる配線４３を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。
　以上の製造工程により、実施例１による半導体装置（コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、Ｉ／Ｏ用ｐＭＩＳ、ｎチャネル型抵抗素子、およびｐチャネル型抵抗素子）が略完成する。
　このように、実施例１によれば、ｎチャネル型ＨＫ／ＭＧトランジスタのＮｃｈ用ゲートスタック構造のゲートと素子分離部との重なり部分を小さくすることにより、素子分離部からＮｃｈ用ゲートスタック構造のゲートへの酸素の供給を減少させて、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧の増加を抑制することができる。これにより、ＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることができる。
　本願発明に適用されるＨＫ／ＭＧトランジスタの構造は、実施例１で説明したコア用トランジスタおよびＩ／Ｏ用トランジスタに限定されるものではない。実施例２では、本願発明が適用されるＨＫ／ＭＧトランジスタの構造の変形例について説明する。
　実施例２によるコア用トランジスタおよびＩ／Ｏ用トランジスタと、前述した実施例１によるコア用トランジスタおよびＩ／Ｏ用トランジスタとがそれぞれ相違する点はゲート構造である。特に、実施例２によるコア用トランジスタおよびＩ／Ｏ用トランジスタでは、それぞれのゲート電極を金属膜により構成している。
　前述した実施例１では、コア用トランジスタおよびＩ／Ｏ用トランジスタのｎＭＩＳは、例えば酸化膜（ＳｉＯ２膜）と高誘電体膜（ＨｆＬａＯＮ膜）との積層膜からなるゲート絶縁膜、キャップ膜（ＬａＯ膜）、および下層ゲート電極（ＴｉＮ膜）と上層ゲート電極（多結晶Ｓｉ膜）との積層膜からなるゲート電極により構成されるＮｃｈ用ゲートスタック構造のゲートを有している。また、コア用トランジスタおよびＩ／Ｏ用トランジスタのｐＭＩＳは、酸化膜（ＳｉＯ２膜）と高誘電体膜（ＨｆＡｌＯＮ膜）との積層膜からなるゲート絶縁膜、キャップ膜（ＡｌＯ膜）、および下層ゲート電極（ＴｉＮ膜）と上層ゲート電極（多結晶Ｓｉ膜）との積層膜からなるゲート電極により構成されるＰｃｈ用ゲートスタック構造のゲートを有している。
　これに対して、実施例２では、コア用トランジスタおよびＩ／Ｏ用トランジスタのｎＭＩＳは、酸化膜（ＳｉＯ２膜）と高誘電体膜（ＨｆＬａＯＮ膜）との積層膜からなるゲート絶縁膜、キャップ膜（ＬａＯ膜）、および下層ゲート電極（ＴｉＮ膜）と中層ゲート電極（ｐＭＩＳ用の仕事関数調整用金属膜）と上層ゲート電極（金属膜）との積層膜からなるゲート電極により構成されるＮｃｈ用ゲートスタック構造のゲートを有している。また、コア用トランジスタおよびＩ／Ｏ用トランジスタのｐＭＩＳは、酸化膜（ＳｉＯ２膜）と高誘電体膜（ＨｆＯＮ膜）との積層膜からなるゲート絶縁膜、中層ゲート電極（ｐＭＩＳ用の仕事関数調整用金属膜）と上層ゲート電極（金属膜）との積層膜からなるゲート電極により構成されるＰｃｈ用ゲートスタック構造のゲートを有している。
　実施例２によるコア用トランジスタの構造を、図２９を用いて詳細に説明する。図２９は、実施例２によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート幅方向に沿った要部断面図である。なお、Ｉ／Ｏ用トランジスタとコア用トランジスタとでは、ゲート絶縁膜の一部を構成する酸化膜の厚さ以外の構成部分は同じであるため、ここでのＩ／Ｏ用トランジスタの構造の説明は省略する。また、実施例２によるコア用トランジスタのゲート構造以外は、実施例１と同様であるため、その説明を省略する。
　まず、コア用ｎＭＩＳのゲート構造について説明する。コア用ｎＭＩＳのゲートのうち、ゲート絶縁膜およびキャップ膜は、実施例１のゲート絶縁膜５ｎｃおよびキャップ膜６ｎとそれぞれ同様であるが、ゲート電極は、実施例１のゲート電極７と異なる。
　すなわち、実施例１と同様に、コア用ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｐ型ウェル３上には、酸化膜５ｓｃと高誘電体膜５ｈｎとの積層膜からなるゲート絶縁膜５ｎｃが形成されている。さらに、ゲート絶縁膜５ｎｃ上には、キャップ膜６ｎが形成されている。
　しかし、キャップ膜６ｎ上には、複数の金属膜を積層したゲート電極５０ｎが形成されている。このゲート電極５０ｎは、例えば下層ゲート電極５０Ｄと中層ゲート電極５０Ｍと上層ゲート電極５０Ｕとを積層した３層構造を有している。下層ゲート電極５０Ｄは、例えばＴｉＮ膜により構成される。また、中層ゲート電極５０Ｍは、コア用ｐＭＩＳのしきい値電圧を調整するために設けられた金属膜（高誘電体膜の仕事関数を調整）であり、例えばＴｉＮ膜により構成される。また、上層ゲート電極５０Ｕは、例えばＡｌを含む金属膜により構成される。ゲート電極５０ｎ上には、実施例１のようなシリサイド膜は形成されていない。
　続いて、コア用ｐＭＩＳのゲート構造について説明する。コア用ｐＭＩＳのゲートのうち、ゲート絶縁膜は、実施例１のゲート絶縁膜５ｐｃと同様に、酸化膜と高誘電体膜との積層膜からなるが、高誘電体膜には仕事関数を調整するための金属元素が導入されていない。さらに、キャップ膜は形成されておらず、ゲート電極は、実施例１のゲート電極７と異なる。
　すなわち、実施例１と同様に、コア用ｐＭＩＳ形成領域の半導体基板１の主面に形成されたｎ型ウェル４上には、酸化膜５ｓｃと高誘電体膜５ｈｏとの積層膜からなるゲート絶縁膜５ｐｏが形成されている。高誘電体膜５ｈｏは、例えばＨｆＯＮ膜であり、仕事関数を調整するための金属元素（例えば実施例１では、Ａｌ元素）は導入されていない。しかし、高誘電体膜５ｈｏ上に形成される中層ゲート電極５０Ｍにより、高誘電体膜５ｈｏの仕事関数を調整して、コア用ｐＭＩＳのしきい値電圧を調整することができる。
　ゲート絶縁膜５ｐｏ上には、ゲート電極５０ｐが形成されている。このゲート電極５０ｐは、例えば中層ゲート電極５０Ｍと上層ゲート電極５０Ｕとを積層した２層構造を有している。ゲート電極５０ｐ上には、実施例１のようなシリサイド膜は形成されていない。
　次に、実施例２による半導体装置の製造方法について図３０～図４２を用いて工程順に説明する。図３０～図４２は、半導体装置に形成される回路素子のうち、コア用ｎＭＩＳ（Ｎｃｈ　Ｃｏｒｅ）、コア用ｐＭＩＳ（Ｐｃｈ　Ｃｏｒｅ）、Ｉ／Ｏ用ｎＭＩＳ（Ｎｃｈ　Ｉ／Ｏ）、Ｉ／Ｏ用ｐＭＩＳ（Ｐｃｈ　Ｉ／Ｏ）、ｎチャネル型抵抗素子（Ｎｃｈ　抵抗素子）、およびｐチャネル型抵抗素子（Ｐｃｈ　抵抗素子）のゲート長方向に沿った要部断面図を示している。
　まず、前述した実施例１と同様の製造工程によって、半導体基板１に、素子分離部２を形成し、この素子分離部２によって活性領域を分離して、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、ｎチャネル型抵抗素子形成領域、およびｐチャネル型抵抗素子形成領域を形成する。続いて、埋め込みｎウェル２５、ｐウェル２６、およびｎウェル２７を形成する。さらに、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、ｎチャネル型抵抗素子形成領域、およびｐチャネル型抵抗素子形成領域の半導体基板１の主面に酸化膜５ｓｃを形成し、Ｉ／Ｏ用ｎＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域の半導体基板１の主面に酸化膜５ｓｉｏを形成する。
　次に、図３０に示すように、半導体基板１の主面上に、例えばＨｆＯＮ膜２８を形成する。ＨｆＯＮ膜２８は、例えばＣＶＤ法またはＡＩＤ法を用いて形成され、その厚さは、例えば１ｎｍ程度である。ＨｆＯＮ膜２８に代えて、例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＯ２膜などの他のハフニウム系絶縁膜を使用することもできる。
　続いて、窒化処理を施した後、ＨｆＯＮ膜２８上に、例えばＬａＯ膜３２（キャップ膜６ｎ）を堆積する。ＬａＯ膜３２は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１～１．５ｎｍ程度である。続いて、ＬａＯ膜３２上に、例えばＴｉＮ膜３０を堆積する。ＴｉＮ膜３０は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５～１５ｎｍ程度である。続いて、ＴｉＮ膜３０上に、例えば第１多結晶Ｓｉ膜５１を堆積する。
　次に、図３１に示すように、フォトリソグラフィ法を用いてコア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域を覆うレジストパターン５２を形成する。
　次に、図３２に示すように、レジストパターン５２をマスクとして、レジストパターン５２から露出している第１多結晶Ｓｉ膜５１、ＴｉＮ膜３０、およびＬａＯ膜３２を除去した後、レジストパターン５２を除去する。
　次に、図３３に示すように、半導体基板１の主面上に、例えば第２多結晶Ｓｉ膜５３を堆積する。第２多結晶Ｓｉ膜５３は、第１多結晶Ｓｉ膜５１よりも厚く形成される。続いて、第２多結晶Ｓｉ膜５３の表面をＣＭＰ法により研磨して、その表面を平坦化した後、例えばＳｉ３Ｎ４、ＳｉＯ２、またはＳｉＯＣからなるダミー絶縁膜５３ａを第２多結晶Ｓｉ膜５３上に形成する。
　次に、図３４に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、ダミー絶縁膜５３ａ、第２多結晶Ｓｉ膜５３、第１多結晶Ｓｉ膜５１、ＴｉＮ膜３０、ＬａＯ膜３２、ＨｆＯＮ膜２８、酸化膜５ｓｉｏ、および酸化膜５ｓｃを加工する。
　これにより、コア用ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、ＬａＯ膜３２、ＴｉＮ膜３０と第１多結晶Ｓｉ膜５１と第２多結晶Ｓｉ膜５３との積層膜からなるダミーゲート電極、およびダミー絶縁膜５３ａにより構成されるダミーゲートが形成される。また、コア用ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、第２多結晶Ｓｉ膜５３からなるダミーゲート電極、およびダミー絶縁膜５３ａにより構成されるダミーゲートが形成される。
　また、Ｉ／Ｏ用ｎＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、ＬａＯ膜３２、およびＴｉＮ膜３０と第１多結晶Ｓｉ膜５１と第２多結晶Ｓｉ膜５３との積層膜からなるダミーゲート電極、およびダミー絶縁膜５３ａにより構成されるダミーゲートが形成される。また、Ｉ／Ｏ用ｐＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、および第２多結晶Ｓｉ膜５３、およびダミー絶縁膜５３ａからなるダミーゲート電極により構成されるダミーゲートが形成される。
　また、ｎチャネル型抵抗素子形成領域およびｐチャネル方抵抗素子領域に、酸化膜５ｓｃとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、および第２多結晶Ｓｉ膜５３からなるゲート電極、およびダミー絶縁膜５３ａによりＮｃｈ用ゲート構造のゲートおよびＰｃｈ用ゲート構造のゲートがそれぞれ形成される。
　次に、図３５に示すように、半導体基板１の主面上に、コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、およびＩ／Ｏ用ｐＭＩＳのダミーゲート、ならびにｎチャネル型抵抗素子およびｐチャネル型抵抗素子のゲートの側壁に、例えばＳｉ３Ｎ４膜またはＳｉＯ２からなるオフセットサイドウォール３５を形成する。オフセットサイドウォール３５は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば５ｎｍ程度である。続いて、イオン注入法を用いて、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域に、ダミーゲートまたはゲートに対して自己整合的にｎ型拡散領域１０を形成する。ｎ型拡散領域１０は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域に、ダミーゲートまたはゲートに対して自己整合的にｐ型拡散領域１２を形成する。ｐ型拡散領域１２は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
　次に、図３６に示すように、半導体基板１の主面上に、ＳｉＯ２膜およびＳｉ３Ｎ４膜を順次堆積した後、ドライエッチング法を用いて、これらＳｉＯ２膜およびＳｉ３Ｎ４膜を異方性エッチングする。これにより、コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、およびＩ／Ｏ用ｐＭＩＳのダミーゲート、ならびにｎチャネル型抵抗素子およびｐチャネル型抵抗素子のゲートの側壁にサイドウォール９を形成する。
　続いて、イオン注入法を用いて、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域に、ダミーゲートまたはゲートおよびサイドウォール９に対して自己整合的にｎ型拡散領域１１を形成する。ｎ型拡散領域１１は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域に、ダミーゲートまたはゲートおよびサイドウォール９に対して自己整合的にｐ型拡散領域１３を形成する。ｐ型拡散領域１３は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
　続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間および１２３０℃で数ｍ秒実施される。この熱処理によって、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域のｎ型拡散領域１０およびｎ型拡散領域１１に導入されたｎ型不純物を活性化し、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域のｐ型拡散領域１２およびｐ型拡散領域１３に導入されたｐ型不純物を活性化させて、ソース・ドレイン領域を形成する。また、同時に、この熱処理により、ＬａＯ膜３２からＬａがＨｆＯＮ膜２８へ熱拡散して、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域のＨｆＯＮ膜２８はＨｆＬａＯＮ膜２８ｎ（高誘電体５ｈｎ）となる。このとき、ＬａＯ膜３２が残るように熱処理をかけても良いが、ＬａＯ膜３２のすべてが反応するように熱処理をかけても良い。以降の図では、ＬａＯ膜３２が一部残る場合を図示している。
　次に、図３７に示すように、ソース領域およびドレイン領域の表面にＮｉＳｉ膜３６を形成する。ＮｉＳｉ膜３６に代えて、例えばＰｔＳｉ膜などを使用することもできる。続いて、半導体基板１の主面上に、Ｓｉ３Ｎ４膜３７を堆積する。Ｓｉ３Ｎ４膜３７は、例えばＣＶＤ法を用いて形成される。続いて、Ｓｉ３Ｎ４膜３７上に層間絶縁膜３８を形成し、その表面を、例えばＣＭＰ法を用いて平坦化する。層間絶縁膜３８は、例えばプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜である。
　次に、図３８に示すように、第２多結晶Ｓｉ膜５３が露出するまで、層間絶縁膜３８、Ｓｉ３Ｎ４膜３７、およびダミー絶縁膜５３ａを、例えばＣＭＰ法を用いて研削する。
　次に、図３９に示すように、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびＩ／Ｏ用ｐＭＩＳ形成領域の第１多結晶Ｓｉ膜５１および第２多結晶Ｓｉ膜５３を除去する。このとき、Ｎｃｈ抵抗素子領域およびＰｃｈ抵抗素子領域はレジスト膜等で覆っておく。これにより、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびＩ／Ｏ用ｐＭＩＳ形成領域のそれぞれのダミーゲートが形成された箇所には、凹部５５が形成され、Ｎｃｈ抵抗素子領域およびＰｃｈ抵抗素子領域の第２多結晶Ｓｉ膜５３は残存する。コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域の凹部５５の底面には、ＴｉＮ膜３０が露出しており、コア用ｐＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域の凹部５５の底面には、ＨｆＯＮ膜２８が露出している。
　次に、図４０に示すように、半導体基板１の主面上に、コア用ｐＭＩＳおよびＩ／Ｏ用ｐＭＩＳの仕事関数を調整するための第１金属膜５６を堆積する。第１金属膜５６は、例えばＴｉＮ膜である。その厚さは、例えば１５ｎｍであり、凹部５５の内部を完全に埋め込まない厚さである。続いて、第１金属膜５６上に、凹部５５の内部を埋め込むように第２金属膜５７を形成する。第２金属膜５７は、例えばＡｌを含む金属膜であり、その厚さは、例えば１００ｎｍである。
　次に、図４１に示すように、第１金属膜５６および第２金属膜５７を、例えばＣＭＰ法を用いて研削することにより、凹部５５の内部に第１金属膜５６および第２金属膜５７を埋め込む。
　これにより、コア用ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｎｃ）、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３３（下層ゲート電極５０Ｄ）と第１金属膜５６（中層ゲート電極５０Ｍ）と第２金属膜５７（上層ゲート電極５０Ｕ）との積層膜からなるゲート電極（ゲート電極５０ｎ）により構成されるＮｃｈ用ゲートスタック構造のゲートが形成される。また、コア用ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８（高誘電体膜５ｈｏ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｐｏ）、および第１金属膜５６（中層ゲート電極５０Ｍ）と第２金属膜５７（上層ゲート電極５０Ｕ）との積層膜からなるゲート電極（ゲート電極５０ｐ）により構成されるＰｃｈ用ゲートスタック構造のゲートが形成される。
　また、Ｉ／Ｏ用ｎＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＬａＯＮ膜２８ｎとの積層膜からなるゲート絶縁膜、ＬａＯ膜３２、およびＴｉＮ膜３３と第１金属膜５６と第２金属膜５７との積層膜からなるゲート電極により構成されるＮｃｈ用ゲートスタック構造のゲートが形成される。また、Ｉ／Ｏ用ｐＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、および第１金属膜５６と第２金属膜５７との積層膜からなるゲート電極により構成されるＰｃｈ用ゲートスタック構造のゲートが形成される。
　また、ｎチャネル型抵抗素子形成領域およびｐチャネル型抵抗素子形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、および第２多結晶Ｓｉ膜５３からなるゲート電極により構成されるＮｃｈ用ゲート構造のゲートおよびＰｃｈ用ゲート構造のゲートがそれぞれ形成される。
　次に、図４２に示すように、半導体基板１の主面上に、層間絶縁膜５８を形成した後、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜３８，５８およびＳｉ３Ｎ４膜３７に接続孔３９を形成する。続いて、接続孔３９の内部にプラグ４０を形成した後、配線４３を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。
　以上の製造工程により、実施例２による半導体装置（コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、Ｉ／Ｏ用ｐＭＩＳ、ｎチャネル型抵抗素子、およびｐチャネル型抵抗素子）が略完成する。
　このように、実施例２によれば、ゲート電極を金属膜のみで構成するＨＫ／ＭＧトランジスタにおいても、前述の実施例１と同様に、Ｎｃｈ用ゲートスタック構造のゲートと素子分離部との重なり部分を小さくすることにより、素子分離部からＮｃｈ用ゲートスタック構造のゲートへの酸素の供給を減少させて、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧の増加を抑制することができる。
　実施例３では、本願発明をＳＲＡＭ（Static Random Access Memory）に適用した第１例～第４例について説明する。ＨＫ／ＭＧトランジスタの構造は、実施例１または実施例２で説明した構造を用いることができる。実施例３によるＳＲＡＭのメモリセルは、１ビットの情報を記憶するフリップフロップ回路と２個の情報転送用ＭＩＳとで構成され、上記フリップフロップ回路は、例えば一対の負荷用ＭＩＳと一対の駆動用ＭＩＳとで構成されており、いわゆる６個のＭＩＳを使用した完全ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型で構成される。
　本願発明をＳＲＡＭに適用した第１例を図４３および図４４を用いて説明する。図４３（ａ）および（ｂ）は、それぞれＳＲＡＭの１ビット分のメモリセル（１ビットセル）の等価回路図および要部平面図、図４４は、ＳＲＡＭの４ビット分のメモリセル（４ビットセル）の要部平面図である。
　図４３（ａ）に示すように、メモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）、一対の負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）および一対の転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）により構成されている。駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）および転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）はｎＭＩＳで形成され、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）はｐＭＩＳで形成されている。
　メモリセルＭＣを構成する上記６個のＭＩＳのうち、駆動用ＭＩＳ（Ｄｒ１）および負荷用ＭＩＳ（Ｌｄ１）はＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳ（Ｄｒ２）および負荷用ＭＩＳ（Ｌｄ２）はＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の相互の入出力端子（記憶ノードＡ，Ｂ）は交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（記憶ノードＡ）は転送用ＭＩＳ（Ｔｒ１）のソース・ドレインの一方に接続され、他方の入出力端子（記憶ノードＢ）は転送用ＭＩＳ（Ｔｒ２）のソース・ドレインの一方に接続されている。
　さらに、転送用ＭＩＳ（Ｔｒ１）のソース・ドレインの他方はデータ線ＤＬに接続され、転送用ＭＩＳ（Ｔｒ２）のソース・ドレインの他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）の各ソース）は電源電圧（Ｖｃｃ）に接続され、他端（駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）の各ソース）は基準電圧（Ｖｓｓ）に接続されている。
　図４３（ｂ）および図４４に示すように、第１例のメモリセルＭＣを構成する６個のＭＩＳは、半導体基板の主面上に設けられた活性領域Ｌｎ，Ｌｐに形成されており、この活性領域Ｌｎ，Ｌｐは絶縁膜からなる素子分離部ＩＳでその周辺を囲まれている。ｎチャネル型で構成される駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）および転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）はｐウェルＰｗの活性領域Ｌｐ、ｐチャネル型で構成される負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）はｎウェルＮｗの活性領域Ｌｎに形成される。隣接するｐウェルＰｗの活性領域ＬｐとｎウェルＮｗの活性領域Ｌｎとの距離（素子分離部ＩＳの幅）Ｌは、例えば８０ｎｍ程度である。
　転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲート電極ＦＧ１，ＦＧ２は、前述した実施例１または実施例２で説明したゲート電極と同じ構造を有しており、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のソースおよびドレインは、ｐウェルＰｗの活性領域Ｌｐに形成されたｎ型半導体領域で構成されている。
　ＣＭＯＳインバータＩＮＶ１を構成する駆動用ＭＩＳ（Ｄｒ１）と負荷用ＭＩＳ（Ｌｄ１）とは、共有のゲート電極ＦＧ３を有し、ＣＭＯＳインバータＩＮＶ２を構成する駆動用ＭＩＳ（Ｄｒ２）と負荷用ＭＩＳ（Ｌｄ２）とは、共通のゲート電極ＦＧ４を有しており、これらゲート電極ＦＧ３，ＦＧ４は、前述した実施例１または実施例２で説明したゲート電極と同じ構造を有している。駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）のソースおよびドレインは、ｐウェルＰｗの活性領域Ｌｐに形成されたｎ型半導体領域で構成され、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）のソースおよびドレインは、ｎウェルＮｗの活性領域Ｌｎに形成されたｐ型半導体領域で構成されている。
　さらに、上記ゲート電極ＦＧ３は、接続孔ＣＮ２内に埋め込まれた導電膜および局所配線を介して、ＣＭＯＳインバータＩＮＶ２の入力端子（負荷用ＭＩＳ（Ｌｄ２）のドレイン、駆動用ＭＩＳ（Ｔｒ２）のドレイン、および転送用ＭＩＳ（Ｔｒ２）のソース）に電気的に接続されている。同様に、上記ゲート電極ＦＧ４は、接続孔ＣＮ２内に埋め込まれた導電膜および局所配線を介して、ＣＭＯＳインバータＩＮＶ１の入力端子（負荷用ＭＩＳ（Ｌｄ１）のドレイン、駆動用ＭＩＳ（Ｔｒ１）のドレイン、および転送用ＭＩＳ（Ｔｒ１）のソース）に電気的に接続されている。
　また、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）のソース、駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）のソース、および転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のドレインに接して接続孔ＣＮ１が形成されており、接続孔ＣＮ１の内部に埋め込まれた導電膜を介して、他の部分と電気的に接続されている。
　実施例３の第１例によるＳＲＡＭのメモリセルでは、ＣＭＯＳインバータＩＮＶ１を構成する駆動用ＭＩＳ（Ｄｒ１）と負荷用ＭＩＳ（Ｌｄ１）とは、共有のゲート電極ＦＧ３を有し、駆動用ＭＩＳ（Ｄｒ１）のゲート構造は、ｎチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｎＭＩＳ）のＮｃｈ用スタックゲート構造ＮＧと同じとし、負荷用ＭＩＳ（Ｌｄ１）のゲート構造は、ｐチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｐＭＩＳ）のＰｃｈ用スタックゲート構造ＰＧと同じとしている。さらに、駆動用ＭＩＳ（Ｄｒ１）のゲートと負荷用ＭＩＳ（Ｌｄ１）のゲートとの境界を、駆動用ＭＩＳ（Ｄｒ１）が形成されたｐウェルＰｗと負荷用ＭＩＳ（Ｌｄ１）が形成されたｎウェルＮｗとの境界（図中に示すＰＮ境界中間線ＢＬ）よりもｐウェルＰｗ側にずらして、素子分離部ＩＳ上に乗り上げる駆動用ＭＩＳ（Ｄｒ１）のゲートを、素子分離部ＩＳ上に乗り上げる負荷用ＭＩＳ（Ｌｄ１）のゲートよりも短くしている。
　同様に、ＣＭＯＳインバータＩＮＶ２を構成する駆動用ＭＩＳ（Ｄｒ２）と負荷用ＭＩＳ（Ｌｄ２）とは、共有のゲート電極ＦＧ４を有し、駆動用ＭＩＳ（Ｄｒ２）のゲート構造は、ｎチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｎＭＩＳ）のＮｃｈ用スタックゲート構造ＮＧと同じとし、負荷用ＭＩＳ（Ｌｄ２）のゲート構造は、ｐチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｐＭＩＳ）のＰｃｈ用スタックゲート構造ＰＧと同じとしている。さらに、駆動用ＭＩＳ（Ｄｒ２）のゲートと負荷用ＭＩＳ（Ｌｄ２）のゲートとの境界を、駆動用ＭＩＳ（Ｄｒ２）が形成されたｐウェルＰｗと負荷用ＭＩＳ（Ｌｄ２）が形成されたｎウェルＮｗとの境界（図中に示すＰＮ境界中間線ＢＬ）よりもＰウェルＰｗ側にずらして、素子分離部ＩＳ上に乗り上げる駆動用ＭＩＳ（Ｄｒ２）のゲートを、素子分離部ＩＳ上に乗り上げる負荷用ＭＩＳ（Ｌｄ２）のゲートよりも短くしている。
　次に、本願発明をＳＲＡＭに適用した第２例を図４５および図４６を用いて説明する。なお、ゲート構造の平面レイアウト以外のメモリセルの等価回路および基本的な平面構造は、前述の図４３および図４４を用いて説明した第１例と同様であるためその説明を省略する。
　実施例３の第２例によるＳＲＡＭのメモリセルでは、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲート構造は、ｎチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｎＭＩＳ）のＮｃｈ用スタックゲート構造ＮＧと同じであるが、素子分離部ＩＳ上に乗り上がるゲートの一部の構造を、ｐチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｐＭＩＳ）のＰｃｈ用スタックゲート構造ＰＧと同じとする。図４５および図４６には、第１例と第２例とを適用したメモリセルの平面レイアウトを示している。
　次に、本願発明をＳＲＡＭに適用した第３例を図４７および図４８を用いて説明する。なお、ゲート構造の平面レイアウト以外のメモリセルの等価回路および基本的な平面構造は、前述の図４３および図４４を用いて説明した第１例と同様であるためその説明を省略する。
　実施例３の第３例によるＳＲＡＭのメモリセルでは、駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）のゲート構造は、ｎチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｎＭＩＳ）のＮｃｈ用スタックゲート構造ＮＧと同じであるが、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）と反対側に延びて、素子分離部ＩＳ上に乗り上がる駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）のゲートの一部の構造を、ｐチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｐＭＩＳ）のＰｃｈ用スタックゲート構造ＰＧと同じとする。図４７および図４８には、第１例、第２例および第３例を適用したメモリセルの平面レイアウトを示している。
　次に、本願発明をＳＲＡＭに適用した第４例を図４９および図５０を用いて説明する。なお、ゲート構造の平面レイアウト以外のメモリセルの等価回路および基本的な平面構造は、前述の図４３および図４４を用いて説明した第１例と同様であるためその説明を省略する。
　実施例３の第４例によるＳＲＡＭのメモリセルでは、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲート構造は、ｎチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｎＭＩＳ）のＮｃｈ用スタックゲート構造ＮＧと同じであるが、隣接する他のメモリセルと反対側に延びて、素子分離部ＩＳ上に乗り上がる転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲートの一部の構造を、ｐチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｐＭＩＳ）のＰｃｈ用スタックゲート構造ＰＧと同じとする。図４９および図５０には、第１例、第２例、第３例、および第４例を適用したメモリセルの平面レイアウトを示している。
　このように、実施例３によれば、ＳＲＡＭにおいても、前述の実施例１と同様に、Ｎｃｈ用ゲートスタック構造のゲートと素子分離部との重なり部分を小さくすることにより、素子分離部からＮｃｈ用ゲートスタック構造のゲートへの酸素の供給を減少させて、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧の増加を抑制することができる。
　実施例４では、本願発明をｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造を有するＭＩＳキャパシタに適用した第１例および第２例について説明する。
　本願発明をＭＩＳキャパシタに適用した第１例を、図５１を用いて説明する。図５１（ａ）および（ｂ）は、それぞれＭＩＳキャパシタの要部平面図および要部断面図（図５１（ａ）のＤ－Ｄ′線に沿った要部断面図）である。
　第１例によるＭＩＳキャパシタＭＣ１は、半導体基板１の主面上に設けられたｐウェルの活性領域Ｌｐに形成されており、この活性領域Ｌｐは絶縁膜からなる素子分離部２でその周辺を囲まれている。ＭＩＳキャパシタＭＣ１は、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート電極に対応し、活性領域Ｌｐの中央部を、その両端を素子分離部２に乗り上げて第１方向（図５１中のｙ方向）に沿って延びる第１電極Ｇ１と、ｎチャネル型ＨＫ／ＭＧトランジスタのチャネルに対応し、第１電極Ｇ１下の活性領域Ｌｐに形成されるｎ型半導体領域Ｇｃｈおよびｎチャネル型ＨＫ／ＭＧトランジスタのソース・ドレインに対応し、第１電極Ｇ１の両側の活性領域Ｌｐに形成されるｎ型半導体領域Ｇｓｄからなる第２電極Ｇ２と、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜に対応する容量絶縁膜ＣＬとから構成されている。第１電極Ｇ１および第２電極Ｇ２は、それぞれ接続孔６０の内部に形成されたプラグ６１を介して配線６２に接続されている。
　従って、ＭＩＳキャパシタＭＣ１の第１電極Ｇ１は、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート電極を構成する導体膜（例えば実施例１または実施例２のコア用ｎＭＩＳのゲート電極７）と同じ導体膜で構成され、容量絶縁膜ＣＬは、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜（例えば実施例１または実施例２のコア用ｎＭＩＳのゲート絶縁膜５ｎｃ）を構成する絶縁膜と同じ絶縁膜で構成されている。
　しかし、素子分離部２に乗り上げているＭＩＳキャパシタＭＣ１の第１電極Ｇ１の一部と素子分離部２との間には、ｐチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜を構成する絶縁膜（例えば実施例１または実施例２のコア用ｐＭＩＳのゲート絶縁膜５ｐｃ）と同じ絶縁膜が形成されている。すなわち、活性領域Ｌｐに位置するＭＩＳキャパシタＭＣ１のゲートは、Ｎｃｈ用ゲートスタック構造ＮＧであるが、素子分離部２上に乗り上げたゲートの一部はＰｃｈ用ゲートスタック構造ＰＧである。
　次に、本願発明をＭＩＳキャパシタに適用した第２例を、図５２を用いて説明する。図５２（ａ）および（ｂ）は、それぞれＭＩＳキャパシタの要部平面図および要部断面図（図５２（ａ）のＥ－Ｅ′線に沿った要部断面図）である。
　第２例によるＭＩＳキャパシタＭＣ２は、活性領域Ｌｐの３方向の素子分離部２に乗り上がる第１電極Ｇ１と、活性領域Ｌｐに形成されるｎ型半導体領域Ｇｃｈ，Ｇｓｄからなる第２電極Ｇ２と、第１電極Ｇ１と第２電極Ｇ２との間に形成される容量絶縁膜ＣＬとから構成されている。
　従って、ＭＩＳキャパシタＭＣ２の第１電極Ｇ１は、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート電極を構成する導体膜（例えば実施例１または実施例２のコア用ｎＭＩＳのゲート電極７）と同じ導体膜で構成され、容量絶縁膜は、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜（例えば実施例１または実施例２のコア用ｎＭＩＳのゲート絶縁膜５ｎｃ）を構成する絶縁膜と同じ絶縁膜で構成されている。
　しかし、素子分離部２に乗り上げているＭＩＳキャパシタＭＣ２の第１電極Ｇ１の一部と素子分離部２との間には、ｐチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜を構成する絶縁膜（例えば実施例１または実施例２のコア用ｐＭＩＳのゲート絶縁膜５ｐｃ）と同じ絶縁膜が形成されている。すなわち、活性領域Ｌｐに位置するＭＩＳキャパシタＭＣ２のゲートは、Ｎｃｈ用ゲートスタック構造ＮＧであるが、素子分離部２上に乗り上げたゲートの一部はＰｃｈ用ゲートスタック構造ＰＧである。
　このように、実施例４によれば、ＭＩＳキャパシタにおいても、前述の実施例１と同様に、Ｎｃｈ用ゲートスタック構造のゲートと素子分離部との重なり部分を小さくすることにより、素子分離部からＮｃｈ用ゲートスタック構造のゲートへの酸素の供給を減少させることができるので、容量絶縁膜ＣＬの膜厚の増加が抑えられて、容量値の低下を抑制することができる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　本発明は、ゲート絶縁膜を比誘電率の高いＨｉｇｈ－ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置およびその製造に適用することができる。

Claims (16)

  1. 　半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部と、
    　前記半導体基板の主面に形成され、前記素子分離部に隣接する活性領域と、
    　前記活性領域および前記素子分離部の上に形成され、ＬａとＨｆとを含む第１絶縁膜と、
    　前記素子分離部の上で前記第１絶縁膜と繋がり、前記第１絶縁膜よりもＬａの含有量が少ないＨｆを含む第２絶縁膜と、
    　前記第１絶縁膜および前記第２絶縁膜の上に形成されたゲート電極と、
    を有することを特徴とする半導体装置。
  2. 　請求項１記載の半導体装置において、さらに、
    　前記ゲート電極の下の前記活性領域に形成されたチャネル領域と、
    　前記チャネル領域を挟んで、前記ゲート電極の両側の前記活性領域に形成されたソース領域およびドレイン領域と、
    を有することを特徴とする半導体装置。
  3. 　請求項１記載の半導体装置において、前記活性領域と前記第１絶縁膜との間には、酸化膜が形成されていることを特徴とする半導体装置。
  4. 　半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部と、
    　前記半導体基板の主面の第１領域に形成され、前記素子分離部に囲まれた第１導電型の第１活性領域と、
    　前記半導体基板の主面の前記第１領域とは異なる第２領域に形成され、前記素子分離部に囲まれた前記第１導電型とは異なる第２導電型の第２活性領域と、
    　前記第１活性領域の上に形成されたＬａとＨｆとを含む第１絶縁膜と、
    　前記第２活性領域の上に形成された、前記第１絶縁膜よりもＬａの含有量が少ないＨｆを含む第２絶縁膜と、
    を有し、
    　前記第１活性領域と前記第２活性領域との間に前記素子分離部を挟み、
    　前記第１活性領域と前記第２活性領域との間に挟まれた前記素子分離部の上で、前記第１絶縁膜と前記第２絶縁膜とが繋がり、
    　前記第１絶縁膜および前記第２絶縁膜の上に共有のゲート電極が形成された半導体装置であって、
    　前記第１活性領域と前記第２活性領域との間に挟まれた前記素子分離部の上では、前記第１絶縁膜の長さが前記第２絶縁膜の長さよりも短いことを特徴とする半導体装置。
  5. 　請求項４記載の半導体装置において、さらに、
    　前記ゲート電極の下の前記第１活性領域に形成された第１チャネル領域と、
    　前記第１チャネル領域を挟んで、前記ゲート電極の両側の前記第１活性領域に形成された前記第２導電型の第１ソース領域および第１ドレイン領域と、
    　前記ゲート電極の下の前記第２活性領域に形成された第２チャネル領域と、
    　前記第２チャネル領域を挟んで、前記ゲート電極の両側の前記第２活性領域に形成された前記第１導電型の第１ソース領域および第２ドレイン領域と、
    を有することを特徴とする半導体装置。
  6. 　請求項４記載の半導体装置において、前記第１活性領域と前記第１絶縁膜との間および前記第２活性領域と前記第２絶縁膜との間には、酸化膜が形成されていることを特徴とする半導体装置。
  7. 　請求項４記載の半導体装置において、前記第２絶縁膜は、Ａｌを含むことを特徴とする半導体装置。
  8. 　請求項４記載の半導体装置において、前記第１絶縁膜および前記第２絶縁膜は、ＳｉＯ２よりも比誘電率が高い絶縁膜であることを特徴とする半導体装置。
  9. 　請求項４記載の半導体装置において、前記ゲート電極は、金属膜および多結晶Ｓｉ膜を下から順に積層した導電体膜であることを特徴とする半導体装置。
  10. 　半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部と、
    　前記半導体基板の主面に形成され、前記素子分離部に隣接する活性領域と、
    　前記活性領域および前記素子分離部の上に形成され、ＬａとＨｆとを含む第１絶縁膜と、
    　前記素子分離部の上で前記第１絶縁膜と繋がり、前記第１絶縁膜よりもＬａの含有量が少ないＨｆを含む第２絶縁膜と、
    　前記第１絶縁膜および前記第２絶縁膜の上に形成されたゲート電極と、
    　前記ゲート電極の両側の前記活性領域に形成されたソース領域およびドレイン領域と、
    を有し、
    　前記ゲート電極のゲート幅は、０．４μｍ以下であることを特徴とする半導体装置。
  11. 　（ａ）半導体基板の主面の第１領域および第２領域を囲んで、酸素原子を含む絶縁膜からなる素子分離部を形成する工程と、
    　（ｂ）前記第１領域に第１導電型の第１活性領域を形成する工程と、
    　（ｃ）前記第２領域に前記第１導電型とは異なる第２導電型の第２活性領域を形成する工程と、
    　（ｄ）前記第１活性領域および前記第２活性領域の表面に第１酸化膜を形成する工程と、
    　（ｅ）前記第１酸化膜上にＨｆを含む第３絶縁膜を形成する工程と、
    　（ｆ）前記第１領域の前記第３絶縁膜上にＬａを含む第１キャップ膜を形成する工程と、
    　（ｇ）前記第２領域の前記第３絶縁膜上にＡｌを含む第２キャップ膜を形成する工程と、
    　（ｈ）熱処理を行い、前記第１キャップ膜に含まれるＬａを前記第１領域の前記第３絶縁膜に拡散させて、ＬａとＨｆとを含む第１絶縁膜を形成し、前記第２キャップ膜に含まれるＡｌを前記第２領域の前記第３絶縁膜に拡散させて、ＡｌとＨｆとを含む第２絶縁膜を形成する工程と、
    　（ｉ）前記第１絶縁膜および前記第２絶縁膜の上に金属膜および多結晶Ｓｉ膜を順次形成する工程と、
    　（ｊ）エッチングにより、前記第１領域に、前記多結晶Ｓｉ膜と前記金属膜とからなる第１ゲート電極および前記第１絶縁膜と前記第１酸化膜からなる第１ゲート絶縁膜を形成し、前記第２領域に、前記多結晶Ｓｉ膜と前記金属膜とからなる第１ゲート電極および前記第２絶縁膜と前記第１酸化膜からなる第２ゲート絶縁膜を形成する工程と、
    　（ｋ）前記第１領域の前記第１ゲート電極の両側の前記第１活性領域に、前記第２導電型の第１ソース領域および第１ドレイン領域を形成し、前記第２領域の前記第２ゲート電極の両側の前記第２活性領域に、前記第１導電型の第２ソース領域および第２ドレイン領域を形成する工程と、
    を有する半導体装置の製造方法において、
    　前記第１活性領域と前記第２活性領域との間に挟まれた前記素子分離部の上で、前記第１絶縁膜と前記第２絶縁膜とが繋がり、前記第１絶縁膜の長さが前記第２絶縁膜の長さよりも短いことを特徴とする半導体装置の製造方法。
  12. 　請求項１１記載の半導体装置の製造方法において、さらに、
    前記（ａ）工程で、前記半導体基板の主面の第３領域および第４領域を囲んで前記素子分離部を形成する工程と、
    前記（ｂ）工程で、前記第３領域に前記第１導電型の第３活性領域を形成する工程と、
    前記（ｃ）工程で、前記第４領域に前記第２導電型の第４活性領域を形成する工程と、
    前記（ｄ）工程で、前記第３活性領域および前記第４活性領域の表面に前記第１酸化膜よりも厚い第２酸化膜を形成する工程と、
    前記（ｅ）工程で、前記第２酸化膜上に前記第３絶縁膜を形成する工程と、
    前記（ｆ）工程で、前記第３領域の前記第３絶縁膜上に前記第１キャップ膜を形成する工程と、
    前記（ｇ）工程で、前記第４領域の前記第３絶縁膜上に前記第２キャップ膜を形成する工程と、
    前記（ｈ）で、前記第１キャップ膜に含まれるＬａを前記第３領域の前記第３絶縁膜に拡散させて、前記第１絶縁膜を形成し、前記第２キャップ膜に含まれるＡｌを前記第４領域の前記第３絶縁膜に拡散させて、前記第２絶縁膜を形成する工程と、
    前記（ｉ）工程で、前記第３領域および前記第４領域の前記第１絶縁膜および前記第２絶縁膜の上に前記金属膜および前記多結晶Ｓｉ膜を順次形成する工程と、
    前記（ｊ）工程で、エッチングにより、前記第３領域に、前記多結晶Ｓｉ膜と前記金属膜とからなる第３ゲート電極および前記第１絶縁膜と前記第２酸化膜からなる第３ゲート絶縁膜を形成し、前記第４領域に、前記多結晶Ｓｉ膜と前記金属膜とからなる第４ゲート電極および前記第２絶縁膜と前記第２酸化膜からなる第４ゲート絶縁膜を形成する工程と、
    前記（ｋ）工程で、前記第３領域の前記第３ゲート電極の両側の前記第３活性領域に、前記第２導電型の第３ソース領域および第３ドレイン領域を形成し、前記第４領域の前記第４ゲート電極の両側の前記第４活性領域に、前記第１導電型の第４ソース領域および第４ドレイン領域を形成する工程と、
    を有し、
    　前記第３活性領域と前記第４活性領域との間に挟まれた前記素子分離部の上で、前記第１絶縁膜と前記第２絶縁膜とが繋がり、前記第１絶縁膜の長さが前記第２絶縁膜の長さよりも短いことを特徴とする半導体装置の製造方法。
  13. 　（ａ）半導体基板の主面の第１領域および第２領域を囲んで、酸素原子を含む絶縁膜からなる素子分離部を形成する工程と、
    　（ｂ）前記第１領域に第１導電型の第１活性領域を形成する工程と、
    　（ｃ）前記第２領域に前記第１導電型とは異なる第２導電型の第２活性領域を形成する工程と、
    　（ｄ）前記第１活性領域および前記第２活性領域の表面に酸化膜を形成する工程と、
    　（ｅ）前記第１領域に、Ｈｆを含む第３絶縁膜、Ｌａを含む第１キャップ膜、第１金属膜、および第１多結晶Ｓｉ膜からなる積層膜を形成し、
    　前記第２領域に、前記第３絶縁膜および第２多結晶Ｓｉ膜からなる積層膜を形成する工程と、
    　（ｆ）エッチングにより、前記第１領域に、前記第１多結晶Ｓｉ膜と前記第１金属膜とからなるダミー第１ゲート電極および前記第３絶縁膜と前記酸化膜とからなる第１ゲート絶縁膜を形成し、前記第２領域に、前記第２多結晶Ｓｉからなる第２ゲート電極および前記第３絶縁膜および前記酸化膜とからなるダミー第２ゲート絶縁膜を形成する工程と、
    　（ｇ）前記第１領域の前記ダミー第１ゲート電極の両側の前記第１活性領域に、前記第２導電型の第１ソース領域および第１ドレイン領域を形成し、前記第２領域の前記ダミー第２ゲート電極の両側の前記第２活性領域に、前記第１導電型の第２ソース領域および第２ドレイン領域を形成する工程と、
    　（ｈ）前記半導体基板の主面上に、前記第１ダミーゲート電極および前記第２ダミーゲート電極を覆う層間絶縁膜を形成した後、前記第１ダミーゲート電極および前記第２ダミーゲート電極が露出するまで、前記層間絶縁膜を研磨する工程と、
    　（ｉ）前記第１領域の前記第１多結晶Ｓｉ膜を除去して、底面に前記第１金属膜が露出する第１凹部を形成し、前記第２領域の前記第２多結晶Ｓｉ膜を除去して、底面に前記第３絶縁膜が露出する第２凹部を形成する工程と、
    　（ｊ）前記第１凹部および前記第２凹部のそれぞれの内部に、第２金属膜を埋めみ、前記第１領域に、前記第１金属膜と前記第２金属膜とからなる第１ゲート電極を形成し、前記第２領域に、前記第２金属膜からなる第２ゲート電極を形成する工程と、
    を有する半導体装置の製造方法において、
    　前記第１活性領域と前記第２活性領域との間に挟まれた前記素子分離部の上で、前記第１絶縁膜と前記第２絶縁膜とが繋がり、前記第１絶縁膜の長さが前記第２絶縁膜の長さよりも短いことを特徴とする半導体装置の製造方法。
  14. 　請求項１３記載の半導体装置の製造方法において、さらに、
    前記（ａ）工程で、前記半導体基板の主面の第３領域および第４領域を囲んで、前記素子分離部を形成する工程と、
    前記（ｂ）工程で、前記第３領域に前記第１導電型の第３活性領域を形成する工程と、
    前記（ｃ）工程で、前記第４領域に前記第２導電型の第４活性領域を形成する工程と、
    前記（ｄ）工程で、前記第３活性領域および前記第４活性領域の表面に前記酸化膜を形成する工程と、
    前記（ｅ）工程で、前記第３領域および前記第４領域に、前記第３絶縁膜および前記第２多結晶Ｓｉ膜からなる積層膜を形成する工程と、
    前記（ｆ）工程で、エッチングにより、前記第３領域に、前記第２多結晶Ｓｉ膜からなる第３ゲート電極および前記第３絶縁膜と前記酸化膜とからなる第３ゲート絶縁膜を形成し、前記第４領域に、前記第２多結晶Ｓｉからなる第４ゲート電極および前記第３絶縁膜と前記酸化膜とからなる第４ゲート絶縁膜を形成する工程と、
    前記（ｇ）工程で、前記第３領域の前記第３ゲート電極の両側の前記第３活性領域に、前記第２導電型の第３ソース領域および第３ドレイン領域を形成し、前記第４領域の前記第４ゲート電極の両側の前記第４活性領域に、前記第１導電型の第４ソース領域および第４ドレイン領域を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  15. 　半導体基板の主面に、駆動用電界効果トランジスタおよび負荷用電界効果トランジスタからなる一対のＣＭＯＳインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続された一対の転送用電界効果トランジスタとでメモリセルを構成したＳＲＡＭを有し、
    　前記駆動用電界効果トランジスタおよび前記転送用電界効果トランジスタは、前記半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部に囲まれた第１導電型の第１活性領域に形成され、
    　前記負荷用電界効果トランジスタは、前記素子分離部に囲まれた第２導電型の第２活性領域に形成され、
    　前記駆動用電界効果トランジスタおよび前記負荷用電界効果トランジスタは、同じ導電体膜からなる共有のゲート電極を有する半導体装置であって、
    　前記第１活性領域の上にＬａとＨｆとを含む第１絶縁膜が形成され、
    　前記第２活性領域の上に、前記第１絶縁膜よりもＬａの含有量が少ないＨｆを含む第２絶縁膜が形成され、
    　前記第１活性領域と前記第２活性領域との間に挟まれた前記素子分離部の上で、前記第１絶縁膜と前記第２絶縁膜とが繋がり、
    　前記第１活性領域と前記第２活性領域との間に挟まれた前記素子分離部の上では、前記第１絶縁膜の長さが前記第２絶縁膜の長さよりも短いことを特徴とする半導体装置。
  16. 　半導体基板の主面に、駆動用電界効果トランジスタおよび負荷用電界効果トランジスタからなる一対のＣＭＯＳインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続された一対の転送用電界効果トランジスタとでメモリセルを構成したＳＲＡＭを有し、
    　前記駆動用電界効果トランジスタおよび前記転送用電界効果トランジスタは、前記半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部に囲まれた第１導電型の第１活性領域に形成され、
    　前記負荷用電界効果トランジスタは、前記素子分離部に囲まれた第２導電型の第２活性領域に形成され、
    　隣接する２つのメモリセルにそれぞれ形成された転送用電界効果トランジスタが、同じ導電体膜からなる共有のゲート電極を有する半導体装置であって、
    　前記第１活性領域の上にＬａとＨｆとを含む第１絶縁膜が形成され、
    　前記第２活性領域の上に、前記第１絶縁膜よりもＬａの含有量が少ないＨｆを含む第２絶縁膜が形成され、
    　一方のメモリセルの前記転送用電界効果トランジスタが形成された一方の前記第１活性領域と他方のメモリセルの前記転送用電界効果トランジスタが形成された他方の前記第１活性領域との間に挟まれた前記素子分離部の上に、第２絶縁膜が形成され、
    　前記素子分離部の上に形成された前記第２絶縁膜を介して、前記一方の前記第１活性領域に形成された前記第１絶縁膜と、前記他方の前記第１活性領域に形成された前記第１絶縁膜とが繋がっていることを特徴とする半導体装置。
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