JPWO2011121738A1 - 半導体装置およびその製造方法 - Google Patents

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    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Abstract

ＬａとＨｆとを含む第１高誘電体膜からなるゲート絶縁膜、および金属膜と多結晶Ｓｉ膜との積層膜からなるゲート電極を有し、半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部に囲まれた活性領域に形成されたｎチャネル型ＨＫ／ＭＧトランジスタにおいて、素子分離部に乗り上げた上記ゲート電極の下には、第１高誘電体膜に代えて、第１高誘電体膜よりもＬａの含有量が少ないＨｆを含む第２高誘電体膜を形成する。

Description

本発明は、半導体装置およびその製造方法に関し、特に、ゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成する電界効果トランジスタ（ＨＫ（High-k）／ＭＧ（Metal Gate）トランジスタ；以下、ＨＫ／ＭＧトランジスタと記す）を有する半導体装置およびその製造に適用して有効な技術に関するものである。
電界効果トランジスタの微細化に伴い、ゲート絶縁膜に、従来のＳｉＯ２膜またはＳｉＯＮ膜に代わり、Ｈｉｇｈ−ｋ膜を採用する技術が検討されている。これは、トンネル効果によって増加するゲートリーク電流を抑え、かつ実効換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を薄くしてゲート容量の向上を図ることにより、電界効果トランジスタの駆動能力を上げるためである。
例えば米国特許出願公開第２００９／０１５２６５０号明細書（特許文献１）には、素子分離上のゲート電極をリソグラフィ技術の解像限界まで短くすることにより、Ｈｉｇｈ−ｋからなるゲート絶縁膜の再酸化を防ぐ技術が開示されている。
また、C. M. Lai et.al., IEDM Tech. Dig., pp. 655-658 (2009)（非特許文献１）には、２８ｎｍのゲート長を有するＣＭＯＳＦＥＴをゲートファースト（Gate First）プロセスまたはゲートラスト（Gate Last）プロセスにより形成する技術が記載されている。
米国特許出願公開第２００９／０１５２６５０号明細書
C. M. Lai, C. T. Lin, L. W. Cheng, C. H. Hsu, J. T. Tseng, T. F. Chiang, C. H. Chou, Y. W. Chen, C. H. Yu, S. H. Hsu, C. G. Chen, Z.C. Lee, J. F. Lin, C. L. Yang, G. H. Ma, S. C. Chien, IEDM Technical Digest, pp. 655-658 (2009)
本発明者らが検討したところ、ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタでは、ゲート幅が狭くなると、しきい値電圧が急激に増加することが分かった。このしきい値電圧の急激な増加は、特にｎチャネル型ＨＫ／ＭＧトランジスタにおいて顕著に現れた。
さらに、本発明者らが検討したところ、ｎチャネル型ＨＫ／ＭＧトランジスタにおける上記しきい値電圧の増加の要因の１つとして、素子分離部を構成する絶縁膜からゲート絶縁膜への酸素原子の供給が考えられた。そこで、本発明者らは、製造プロセスの条件、例えば熱処理温度またはゲート絶縁膜の材料等を変更することによって、素子分離部からゲート絶縁膜へ供給される酸素原子の量を低減する検討を行った。しかしながら、ｎチャネル型ＨＫ／ＭＧトランジスタにおけるしきい値電圧の増加を抑えるためだけに、製造プロセスの条件を変更することは難しく、ｎチャネル型ＨＫ／ＭＧトランジスタにおけるしきい値電圧の増加を回避することができなかった。
本発明の目的は、ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するｎチャネル型ＨＫ／ＭＧトランジスタを有する半導体装置であって、このｎチャネル型ＨＫ／ＭＧトランジスタは、半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部と、素子分離部に隣接する活性領域と、活性領域および素子分離部の上に形成されるＬａとＨｆとを含む第１高誘電体膜と、素子分離部の上で第１高誘電体膜と繋がり、第１高誘電体膜よりもＬａの含有量が少ないＨｆを含む第２高誘電体膜と、第１高誘電体膜および第２高誘電体膜の上に形成されたゲート電極と、ゲート電極の下の活性領域に形成されたチャネル領域と、チャネル領域を挟んで、ゲート電極の両側の活性領域に形成されたソース領域およびドレイン領域とを有している。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることができる。
実施例１による半導体装置の内部構成図である。 実施例１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図である。 実施例１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート幅方向に沿った要部断面図である。 実施例１によるＩ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図である。 実施例１による抵抗素子の要部断面図である。 実施例１によるコア用ｎＭＩＳの要部平面図である。 実施例１によるゲート電極を共有するコア用ｎＭＩＳおよびコア用ｐＭＩＳの要部平面図である。 実施例１によるゲート電極を共有する３つのコア用ｎＭＩＳの要部平面図である。 実施例１によるゲート電極を共有するコア用ｎＭＩＳおよびコア用ｐＭＩＳの要部平面図である。 実施例１によるゲート電極を共有するコア用ｎＭＩＳおよびコア用ｐＭＩＳの要部平面図である。 実施例１による半導体装置の製造工程を示す要部断面図である。 図１１に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図１２に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図１３に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図１４に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図１５に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図１６に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図１７に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図１８に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図１９に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図２０に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図２１に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図２２に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図２３に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図２４に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図２５に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図２６に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 図２７に続く、半導体装置の製造工程中の図１１と同じ箇所の要部断面図である。 実施例２によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート幅方向に沿った要部断面図である。 実施例２による半導体装置の製造工程を示す要部断面図である。 図３０に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３１に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３２に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３３に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３４に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３５に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３６に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３７に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３８に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図３９に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図４０に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 図４１に続く、半導体装置の製造工程中の図３０と同じ箇所の要部断面図である。 （ａ）は実施例３によるＳＲＡＭの１ビット分のメモリセルの等価回路図、および（ｂ）は実施例３の第１例による１ビット分のＳＲＡＭメモリセルの要部平面図である。 実施例３の第１例による４ビット分のＳＲＡＭメモリセルの要部平面図である。 実施例３の第２例による１ビット分のＳＲＡＭメモリセルの要部平面図である。 実施例３の第２例による４ビット分のＳＲＡＭメモリセルの要部平面図である。 実施例３の第３例による１ビット分のＳＲＡＭメモリセルの要部平面図である。 実施例３の第３例による４ビット分のＳＲＡＭメモリセルの要部平面図である。 実施例３の第４例による１ビット分のＳＲＡＭメモリセルの要部平面図である。 実施例３の第４例による４ビット分のＳＲＡＭメモリセルの要部平面図である。 （ａ）は実施例４の第１例によるＭＩＳキャパシタの要部平面図、（ｂ）は（ａ）のＤ−Ｄ′線に沿った要部断面図である。 （ａ）は実施例４の第２例によるＭＩＳキャパシタの要部平面図、（ｂ）は（ａ）のＥ−Ｅ′線に沿った要部断面図である。 本発明者らが検討したｎチャネル型ＨＫ／ＭＧトランジスタの要部平面図である。 本発明者らが検討したチャネル領域の不純物濃度（ｄｉｖ１〜ｄｉｖ４）をパラメータとしたｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）とゲート幅（Ｗ）との関係を説明するグラフ図である。 本発明者らが検討したゲート長（Ｌｇ）をパラメータとしたｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）とゲート幅（Ｗ）との関係を説明するグラフ図である。 本発明者らが検討したｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）とＮｃｈ用ゲートスタック構造のゲートが乗り上がるゲート幅方向に沿った素子分離部の幅（ＯＤｙ）との関係を説明するグラフ図である。 本発明者らが検討したゲート長（Ｌｇ）をパラメータとしたｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流（Ｊｇ）とゲート幅（Ｗ）との関係を説明するグラフ図である。 本発明者らが検討したｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流（Ｊｇ）とＮｃｈ用ゲートスタック構造のゲートが乗り上がるゲート幅方向に沿った素子分離部の幅（ＯＤｙ）との関係を説明するグラフ図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
また、以下の実施の形態において、ゲートまたはゲート構造と記す場合は、ゲート絶縁膜とゲート電極との積層膜を言い、ゲート電極とは区別する。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
まず、本実施例によるＨＫ／ＭＧトランジスタの構造がより明確となると思われるため、本発明者らが見出したｎチャネル型ＨＫ／ＭＧトランジスタにおいて生じる狭チャネルによるしきい値電圧の増加の原因について、図５３〜図５８を用いて以下に説明する。
ここで説明するｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造は、後に図２〜４を用いて説明するｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造と同じであり、ＳｉＯ２膜とＨｆＬａＯＮ膜（Ｌａを含むハフニウム酸窒化膜）との積層膜からなるゲート絶縁膜と、その上に形成されたＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極とから構成されている。
また、このｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造は、ｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造とは異なっている。ｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造は、後に図２〜図４を用いて説明するｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造と同じであり、ＳｉＯ２膜とＨｆＡｌＯＮ膜（Ａｌを含むハフニウム酸窒化膜）との積層膜からなるゲート絶縁膜と、その上に形成されたＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極とから構成されている。
従って、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造（ゲート絶縁膜およびゲート電極）をＮｃｈ用ゲートスタック構造、ｐチャネル型ＨＫ／ＭＧトランジスタのゲート構造（ゲート絶縁膜およびゲート電極）をＰｃｈ用ゲートスタック構造と記して、両者の構造を区別する。また、Ｎｃｈ用ゲートスタック構造またはＰｃｈ用ゲートスタック構造と言うときは、ゲート絶縁膜の下層に位置するＳｉＯ２膜が有る構造および無い構造の両者を言う。
図５３は、本発明者らが検討したｎチャネル型ＨＫ／ＭＧトランジスタの要部平面図、図５４は、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）とゲート幅（Ｗ）との関係を説明するグラフ図である。
図５４に示すように、ｎチャネル型ＨＫ／ＭＧトランジスタのチャネル幅（ゲート幅Ｗ）が０．４μｍ以下になるとｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧が増加する狭チャネル効果が現れる。狭チャネル効果が生じる要因として、例えばチャネル領域の端部における空乏層の横方向の広がりが挙げられている。すなわち、チャネル領域の端部では空乏層が横方向に広がるため、ゲート電極で制御する空乏層電荷量が増加して、しきい値電圧が増加すると考えられている。また、素子分離部下のチャネルストッパ用の不純物がチャネル領域へ拡散してチャネル領域の端部のしきい値電圧が高くなり、実効的なチャネル幅を減少させて、しきい値電圧が高くなることも提案されている。
しかしながら、本発明者らは、Ｎｃｈ用ゲートスタック構造のゲートＧと、このＮｃｈ用ゲートスタック構造のゲートＧが乗り上がる素子分離部ＩＳとが重なる部分が大きくなるに従い、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧が増加することを見出した。
次に、図５５〜図５８を用いて、Ｎｃｈ用ゲートスタック構造のゲートＧと素子分離部ＩＳとの重なり部分が、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧へ及ぼす影響について説明する。
図５５は、ゲート長（Ｌｇ）をパラメータとしたｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）とゲート幅（Ｗ）との関係を説明するグラフ図、図５６は、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧（Ｖｔｈ）とＮｃｈ用ゲートスタック構造のゲートが乗り上がるゲート幅方向に沿った素子分離部の幅（ＯＤｙ）との関係を説明するグラフ図である。
図５５に示すように、Ｎｃｈ用ゲートスタック構造のゲートＧのゲート幅Ｗが狭くなるに従って、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧は増加する。しかし、図５６に示すように、Ｎｃｈ用ゲートスタック構造のゲートＧのゲート幅Ｗが同じであっても、Ｎｃｈ用ゲートスタック構造のゲートＧと素子分離部ＩＳとの重なり部分が大きくなるに従って、そのｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧は増加する。
図５７は、ゲート長（Ｌｇ）をパラメータとしたｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流（Ｊｇ）とゲート幅（Ｗ）との関係を説明するグラフ図、図５８は、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流（Ｊｇ）とＮｃｈ用ゲートスタック構造のゲート電極が乗り上がるゲート幅方向に沿った素子分離部の幅（ＯＤｙ）との関係を説明するグラフ図である。
図５７に示すように、Ｎｃｈ用ゲートスタック構造のゲートＧのゲート幅Ｗが狭くなるに従って、ｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流は減少する。しかし、図５８に示すように、Ｎｃｈ用ゲートスタック構造のゲート電極Ｇのゲート幅Ｗが同じであっても、Ｎｃｈ用ゲートスタック構造のゲートＧと素子分離部ＩＳとの重なり部分が大きくなるに従って、そのｎチャネル型ＨＫ／ＭＧトランジスタのゲートリーク電流は減少する。
これらのことから、ｎチャネル型ＨＫ／ＭＧトランジスタにおいては、Ｎｃｈ用ゲートスタック構造のゲートＧと素子分離部ＩＳとの重なり部分で、素子分離部ＩＳからゲート絶縁膜へ酸素原子が供給されて、半導体装置が製造された後のゲート絶縁膜の厚さが、成膜された当初の厚さよりも厚くなっていると考えられる。さらに、Ｎｃｈ用ゲートスタック構造のゲートＧと素子分離部ＩＳとの重なり部分が大きいほど、ゲート絶縁膜への酸素原子の供給量が多くなり、その結果、ゲートＧと素子分離部ＩＳとの重なり部分が大きくなるに従って、前述の図５６に示したように、しきい値電圧は増加し、前述の図５８に示したように、ゲートリーク電流は減少すると考えられる。
これに対して、ｐチャネル型ＨＫ／ＭＧトランジスタでは、Ｐｃｈ用ゲートスタック構造のゲートＧと素子分離部ＩＳとの重なり部分が大きくなるに従って、そのｐチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧の増加およびゲートリーク電流の減少はほとんど見られなかった。
そこで、本願発明では、ｎチャネル型ＨＫ／ＭＧトランジスタのＮｃｈ用ゲートスタック構造のゲートＧと素子分離部ＩＳとの重なり部分を小さくすることにより、素子分離部ＩＳからＮｃｈ用ゲートスタック構造のゲートＧへの酸素の供給を減少させて、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧の増加を抑制する。
図１に、実施例１による半導体装置の内部構成図を示す。
半導体装置Ｃ１は、例えばメモリ回路Ｃ２、プロセッサ回路Ｃ３、およびＩ／Ｏ（Input/Output）回路Ｃ４などの複数の回路により構成されている。メモリ回路Ｃ２ではデータおよびプログラムが記憶され、プロセッサ回路Ｃ３ではデータの演算処理または制御処理が行われ、メモリ回路Ｃ２とプロセッサ回路Ｃ３との間でデータやプログラムの授受が行われる。また、プロセッサ回路Ｃ３とＩ／Ｏ回路Ｃ４との間でデータの授受が行われ、Ｉ／Ｏ回路Ｃ４を介して周辺装置Ｃ５へデータが送受信される。また、Ｉ／Ｏ回路Ｃ４を介してメモリ回路Ｃ２およびプロセッサ回路Ｃ３へ回路動作に必要な電圧が信号として断続的に供給される。
メモリ回路Ｃ２には複数のメモリ用トランジスタが形成され、プロセッサ回路Ｃ３には複数のコア（Core）用トランジスタが形成され、Ｉ／Ｏ回路Ｃ４には複数のＩ／Ｏ用トランジスタが形成されている。コア用トランジスタにはｎチャネル型ＨＫ／ＭＧトランジスタとｐチャネル型ＨＫ／ＭＧトランジスタがあり、Ｉ／Ｏ用トランジスタにはｎチャネル型ＨＫ／ＭＧトランジスタとｐチャネル型ＨＫ／ＭＧトランジスタがある。
コア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲート電極の構造とＩ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲート電極の構造は同じである。しかし、Ｉ／Ｏ用トランジスタにはコア用トランジスタよりも高い電圧がかかるため、Ｉ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜がコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜よりも厚く形成されている。同様に、コア用トランジスタのｐチャネル型ＨＫ／ＭＧトランジスタのゲート電極の構造とＩ／Ｏ用トランジスタのｐチャネル型ＨＫ／ＭＧトランジスタのゲート電極の構造は同じである。しかし、Ｉ／Ｏ用トランジスタにはコア用トランジスタよりも高い電圧がかかるため、Ｉ／Ｏ用トランジスタのｐチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜がコア用トランジスタのｐチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜よりも厚く形成されている。
次に、実施例１によるコア用トランジスタ、Ｉ／Ｏ用トランジスタ、および抵抗素子の構造を図２〜図５を用いて説明する。図２は、実施例１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図、図３は、実施例１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート幅方向に沿った要部断面図、図４は、実施例１によるＩ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート長方向に沿った要部断面図、図５は、実施例１によるプロセッサ回路に形成されるｎチャネル型抵抗素子およびｐチャネル型抵抗素子の要部断面図である。
まず、実施例１によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタ（以後、コア用ｎＭＩＳと記す）およびコア用トランジスタのｐチャネル型ＨＫトランジスタ（以後、コア用ｐＭＩＳと記す）の構成について、図２および図３を用いて説明する。
実施例１によるコア用ｎＭＩＳおよびコア用ｐＭＩＳが形成される半導体基板１の主面には、素子分離部２が形成されている。素子分離部２は、半導体基板１に形成される素子間の干渉を防止する機能を有しており、例えば半導体基板１に溝を形成し、この溝の内部に絶縁膜を埋め込むＳＴＩ（Shallow Trench Isolation）法によって形成される。この素子分離部２によって分離された活性領域が、コア用ｎＭＩＳ形成領域またはコア用ｐＭＩＳ形成領域となっている。上記溝の内部に埋め込まれる絶縁膜は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）とオゾンとをソースガスに用いたプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成されるＴＥＯＳ膜、高密度プラズマ（High Density Plasma）ＣＶＤ法を用いて形成されるＳｉＯ２膜、ポリシラザン（ＳｉＨ２ＮＨ）膜などである。コア用ｎＭＩＳとコア用ｐＭＩＳとの間に形成される素子分離部２の幅Ｌは、両者間の干渉を防止するために、最小で８０ｎｍ程度形成される。
コア用ｎＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｐ型ウェル３が形成されており、コア用ｐＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｎ型ウェル４が形成されている。ｐ型ウェル３にはＢなどのｐ型不純物が導入されており、ｎ型ウェル４にはＰまたはＡｓなどのｎ型不純物が導入されている。
続いて、コア用ｎＭＩＳの構成について説明する。
コア用ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｐ型ウェル３上には、ゲート絶縁膜５ｎｃが形成されている。
このゲート絶縁膜５ｎｃは主として、例えばＳｉＯ２よりも比誘電率の高い高誘電体膜５ｈｎから形成されている。高誘電体膜５ｈｎとしては、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望するコア用ｎＭＩＳのしきい値電圧を得るための金属元素、例えばＬａが含まれている。従って、代表的な高誘電体膜５ｈｎの構成材料として、例えばＨｆＬａＯＮを例示することができる。高誘電体膜５ｈｎの厚さは、例えば１ｎｍ程度である。
また、半導体基板１と高誘電体膜５ｈｎとの間には、酸化膜５ｓｃ、例えばＳｉＯ２膜が形成されている。半導体基板１と高誘電体膜５ｈｎとが直接接した場合、コア用ｎＭＩＳの移動度が低下する恐れがあるが、半導体基板１と高誘電体膜５ｈｎとの間に酸化膜５ｓｃを介在させることにより、上記移動度の低下を防ぐことができる。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。
ゲート絶縁膜５ｎｃ上には、キャップ膜６ｎが形成されている。このキャップ膜６ｎは、例えばＬａＯ膜であり、高誘電体膜５ｈｎを構成するハフニウム系絶縁膜に、コア用ｎＭＩＳのしきい値電圧を得るための金属元素、すなわちＬａを添加するために形成されている。なお、高誘電体膜５ｈｎを構成するハフニウム系絶縁膜に添加される金属元素として、Ｌａを例示したが、他の金属元素であってもよい。従って、キャップ膜６ｎとして、Ｌａ２Ｏ５膜、Ｌａ膜、ＭｇＯ膜、Ｍｇ膜、ＢｉＳｒ膜、ＳｒＯ膜、Ｙ膜、Ｙ２Ｏ３膜、Ｂａ膜、ＢａＯ膜、Ｓｅ膜、またはＳｃＯ膜などを用いることができる。なお、キャップ膜６ｎを構成する金属元素が全て高誘電体膜５ｈｎに添加される場合もある。
キャップ膜６ｎ上には、ゲート電極７が形成されている。このゲート電極７は下層ゲート電極７Ｄと上層ゲート電極７Ｕとを積層した構造を有している。下層ゲート電極７Ｄは、例えばＴｉＮ膜により構成されるが、これに限定されるものではない。例えばＴａＮ膜、ＴａＳｉＮ膜、ＴｉＡｌＮ膜、ＨｆＮ膜、ＮｉｘＳｉ１−ｘ膜、ＰｔＳｉ膜、ＮｉｘＴａ１−ｘＳｉ膜、ＮｉｘＰｔ１−ｘＳｉ膜、ＨｆＳｉ膜、ＷＳｉ膜、ＩｒｘＳｉ１−ｘ膜、ＴａＧｅ膜、ＴａＣｘ膜、Ｍｏ膜、またはＷ膜のいずれかの膜により、下層ゲート電極７Ｄを構成してもよい。下層ゲート電極７Ｄの厚さは、例えば５〜２０ｎｍ程度である。また、上層ゲート電極７Ｕは、例えば１×１０２０ｃｍ−３程度の不純物が導入された多結晶Ｓｉ膜により構成される。上層ゲート電極７Ｕの厚さは、例えば３０〜８０ｎｍ程度である。
さらに、ゲート電極７上には、シリサイド膜８が形成されている。このシリサイド膜８は、例えばＮｉＳｉ膜またはＰｔＳｉ膜である。
ゲート電極７およびゲート絶縁膜５ｎｃの積層膜の両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール３５およびサイドウォール９が形成されている。これらオフセットサイドウォール３５およびサイドウォール９直下の半導体基板１（ｐ型ウェル３）には、半導体領域であるｎ型拡散領域１０が形成されており、ｎ型拡散領域１０の外側にはｎ型拡散領域１１が形成されている。ｎ型拡散領域１０およびｎ型拡散領域１１にはＰまたはＡｓなどのｎ型不純物が導入されており、ｎ型拡散領域１１にはｎ型拡散領域１０に比べて高濃度にｎ型不純物が導入されている。ｎ型拡散領域１０およびｎ型拡散領域１１によって、ＬＤＤ（Lightly Doped Drain）構造を有するコア用ｎＭＩＳのソース領域およびドレイン領域が形成される。図示はしていないが、ゲート電極７直下で、ソース領域とドレイン領域との間の半導体基板１（ｐ型ウェル３）には、コア用ｎＭＩＳのしきい値を調整するための不純物を導入したチャネル領域が形成されている。
ｎ型拡散領域１１の表面には、ゲート電極７上に形成されたシリサイド膜８と同じ工程で形成されるシリサイド膜８が形成されている。
続いて、コア用ｐＭＩＳの構成について説明する。
コア用ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｎ型ウェル４上には、ゲート絶縁膜５ｐｃが形成されている。
このゲート絶縁膜５ｐｃは主として、例えばＳｉＯ２よりも比誘電率の高い高誘電体膜５ｈｐから形成されている。高誘電体膜５ｈｐとしては、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望するコア用ｐＭＩＳのしきい値電圧を得るための金属元素、例えばＡｌが含まれている。従って、代表的な高誘電体膜５ｈｐの構成材料として、例えばＨｆＡｌＯＮを例示することができる。高誘電体膜５ｈｐの厚さは、例えば１ｎｍ程度である。
また、半導体基板１と高誘電体膜５ｈｐとの間には、酸化膜５ｓｃ、例えばＳｉＯ２膜が形成されている。半導体基板１と高誘電体膜５ｈｐとが直接接した場合、コア用ｐＭＩＳの移動度が低下する恐れがあるが、半導体基板１と高誘電体膜５ｈｐとの間に酸化膜５ｓｃを介在させることにより、上記移動度の低下を防ぐことができる。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。
ゲート絶縁膜５ｐｃ上には、キャップ膜６ｐが形成されている。このキャップ膜６ｐは、例えばＡｌＯ膜であり、高誘電体膜５ｈｐを構成するハフニウム系絶縁膜に、コア用ｐＭＩＳのしきい値電圧を得るための金属元素、すなわちＡｌを添加するために形成されている。なお、キャップ膜６ｐとして、ＡｌＯ膜を例示したが、Ａｌ膜を用いることもできる。なお、キャップ膜６ｐを構成する金属元素が全て高誘電体膜５ｈｐに添加される場合もある。
キャップ膜６ｐ上には、ゲート電極７が形成され、ゲート電極７上にはシリサイド膜８が形成されている。このゲート電極７およびシリサイド膜８は、それぞれ前述したコア用ｎＭＩＳのゲート電極７およびシリサイド膜８と同じ構成である。
ゲート電極７およびゲート絶縁膜５ｐｃの積層膜の両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール３５およびサイドウォール９が形成されている。これらオフセットサイドウォール３５およびサイドウォール９直下の半導体基板１（ｎ型ウェル４）には、半導体領域であるｐ型拡散領域１２が形成されており、ｐ型拡散領域１２の外側にはｐ型拡散領域１３が形成されている。ｐ型拡散領域１２およびｐ型拡散領域１３にはＢなどのｐ型不純物が導入されており、ｐ型拡散領域１３にはｐ型拡散領域１２に比べて高濃度にｐ型不純物が導入されている。ｐ型拡散領域１２およびｐ型拡散領域１３によって、ＬＤＤ構造を有するコア用ｐＭＩＳのソース領域およびドレイン領域が形成される。図示はしていないが、ゲート電極７直下で、ソース領域とドレイン領域との間の半導体基板１（ｎ型ウェル４）に、コア用ｐＭＩＳのしきい値を調整するための不純物を導入したチャネル領域が形成されている。
ｐ型拡散領域１３の表面には、ゲート電極７上に形成されたシリサイド膜８と同じ工程で形成されたシリサイド膜８が形成されている。さらに、コア用ｎＭＩＳおよびコア用ｐＭＩＳは、Ｓｉ３Ｎ４膜１６および層間絶縁膜１７により覆われている。
次に、実施例１によるＩ／Ｏ用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタ（以後、Ｉ／Ｏ用ｎＭＩＳと記す）およびｐチャネル型ＨＫトランジスタ（以後、Ｉ／Ｏ用ｐＭＩＳと記す）の構成について、図４を用いて説明する。
Ｉ／Ｏ用ｎＭＩＳの構成は、前述したコア用ｎＭＩＳの構成と同じであるが、Ｉ／Ｏ用ｎＭＩＳのゲート絶縁膜５ｎｉｏを構成する酸化膜５ｓｉｏの厚さが、コア用ｎＭＩＳのゲート絶縁膜５ｎｃを構成する酸化膜５ｓｃの厚さよりも厚く形成されている。例えば半導体基板１と高誘電体膜５ｈｎとの間に形成される酸化膜５ｓｉｏの厚さは、例えば２〜６ｎｍである。
また、Ｉ／Ｏ用ｐＭＩＳの構成も、前述したコア用ｐＭＩＳの構成と同じであるが、Ｉ／Ｏ用ｐＭＩＳのゲート絶縁膜５ｐｉｏを構成する酸化膜５ｓｉｏの厚さが、コア用ｐＭＩＳのゲート絶縁膜５ｐｃを構成する酸化膜５ｓｃの厚さよりも厚く形成されている。例えば半導体基板１と高誘電体膜５ｈｐとの間に形成される酸化膜５ｓｉｏの厚さは、例えば２〜６ｎｍである。
次に、実施例１によるプロセッサ回路に形成されるｎチャネル型抵抗素子およびｐチャネル型抵抗素子の構成について、図５を用いて説明する。
ｎチャネル型抵抗素子の構成は、前述したコア用ｎＭＩＳを利用しており、キャップ膜６ｎおよびゲート電極７の下層ゲート電極７Ｄを形成しないこと以外は、前述したコア用ｎＭＩＳの構成と同じである。同様に、ｐチャネル型抵抗素子の構成は、前述したコア用ｐＭＩＳを利用しており、キャップ膜６ｐおよびゲート電極７の下層ゲート電極７Ｄを形成しないこと以外は、前述したコア用ｐＭＩＳの構成と同じである。
次に、実施例１によるコア用ｎＭＩＳの平面レイアウトについて図６を用いて説明する。さらに、実施例１によるコア用ｎＭＩＳの平面レイアウトの変形例を図７〜図１０を用いて説明する。ここでは、コア用ｎＭＩＳおよびコア用ｐＭＩＳに本願発明を適用した例について説明するが、Ｉ／Ｏ用ｎＭＩＳおよびＩ／Ｏ用ｐＭＩＳにも本願発明を適用できることは言うまでもない。
図６は、実施例１によるコア用ｎＭＩＳの要部平面図である。図６に示すＡ−Ａ′線に沿った断面が前記図２に示したコア用ｎＭＩＳの要部断面図に該当し、図６に示すＢ−Ｂ′線に沿った断面が前記図３に示したコア用ｎＭＩＳの要部断面図に該当する。
図６に示すように、素子分離部２で囲まれた活性領域１４に位置するコア用ｎＭＩＳのゲートには、前述の図２および図３で示したコア用ｎＭＩＳのゲート絶縁膜５ｎｃ（酸化膜５ｓｃと高誘電体膜５ｈｎとの積層膜）、キャップ膜６ｎ、およびゲート電極７（下層ゲート電極７Ｄと上層ゲート電極７Ｕとの積層膜）からなるＮｃｈ用ゲートスタック構造ＮＧを用いる。
しかし、素子分離部２に乗り上げたコア用ｎＭＩＳのゲートには、前述の図２および図３で示したコア用ｐＭＩＳのゲート絶縁膜５ｐｃ（高誘電体膜５ｈｐ）、キャップ膜６ｐ、およびゲート電極７（下層ゲート電極７Ｄと上層ゲート電極７Ｕとの積層膜）からなるＰｃｈ用ゲートスタック構造ＰＧを用いる。
あるいは、素子分離部２に乗り上げたコア用ｎＭＩＳのゲートには、上記Ｎｃｈ用ゲートスタック構造ＮＧから金属材料、すなわちキャップ膜６ｎおよび下層ゲート電極７Ｄを除去したＮｃｈ用ゲート構造ＲＮＧ、または上記Ｐｃｈ用ゲートスタック構造ＰＧから金属材料、すなわちキャップ膜６ｐおよび下層ゲート電極７Ｄを除去したＰｃｈ用ゲート構造ＲＰＧを用いる。Ｎｃｈ用ゲート構造ＲＮＧは、例えば前述の図５に示したｎチャネル型抵抗素子のゲート絶縁膜５ｎｃ（高誘電体膜５ｈｎ）およびゲート電極７（上層ゲート電極７Ｕ）からなるゲート構造と同じであり、Ｐｃｈ用ゲート構造ＲＰＧは、例えば前述の図５に示したｐチャネル型抵抗素子のゲート絶縁膜５ｐｃ（高誘電体膜５ｈｐ）およびゲート電極７（上層ゲート電極７Ｕ）からなるゲート構造と同じである。
すなわち、コア用ｎＭＩＳであっても、素子分離部２に乗り上げているコア用ｎＭＩＳのゲートには、部分的に、コア用ｐＭＩＳのＰｃｈ用ゲートスタック構造ＰＧのゲート、ｎチャネル型抵抗素子のＮｃｈ用ゲート構造ＲＮＧのゲート、またはｐチャネル型抵抗素子のＰｃｈ用ゲート構造ＲＰＧのゲートを用いる。
従って、活性領域１４に位置するコア用ｎＭＩＳのゲート構造は、例えばＳｉＯ２膜とＨｆＬａＯＮ膜との積層膜からなるゲート絶縁膜５ｎｃ、ＬａＯ膜からなるキャップ膜６ｎ、およびＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極７で形成される。一方、素子分離部２上に位置するコア用ｎＭＩＳのゲート構造の一部は、例えばＨｆＡｌＯＮ膜からなるゲート絶縁膜５ｐｃ、ＡｌＯ膜からなるキャップ膜６ｐ、およびＴｉＮ膜と多結晶Ｓｉ膜との積層膜からなるゲート電極７で形成される。あるいは、素子分離部２上に位置するコア用ｎＭＩＳのゲート構造の一部は、例えばＨｆＬａＯＮ膜からなるゲート絶縁膜５ｎｃおよび多結晶Ｓｉ膜からなるゲート電極７、またはＨｆＡｌＯＮ膜からなるゲート絶縁膜５ｐｃおよび多結晶Ｓｉ膜からなるゲート電極７で形成される。
これにより、Ｎｃｈ用ゲートスタック構造ＮＧのゲートと素子分離部２との重なり部分が少なくなるので、素子分離部２からコア用ｎＭＩＳのＮｃｈ用ゲートスタック構造ＮＧのゲートへの酸素原子の供給量を減少させることができる。その結果、コア用ｎＭＩＳのしきい値電圧の増加を抑制することができる。
コア用ｎＭＩＳのＮｃｈ用ゲートスタック構造ＮＧのゲートへの酸素原子の供給量を低減させるためには、素子分離部２に乗り上がるゲートを全て、例えばコア用ｐＭＩＳのＰｃｈ用ゲートスタック構造ＰＧとすることが望ましい。しかし、半導体装置の製造工程における合わせずれなどにより、コア用ｎＭＩＳが形成される活性領域１４に、コア用ｐＭＩＳのＰｃｈ用ゲートスタック構造ＰＧのゲートが形成されると、コア用ｎＭＩＳが正常に動作しなくなるという問題が生ずる。そのため、半導体装置の製造工程における合わせ余裕や加工精度などを考慮して、コア用ｎＭＩＳが形成される活性領域１４と素子分離部２との境界から素子分離部２側へずらした位置に、Ｎｃｈ用ゲートスタック構造ＮＧのゲートとＰｃｈ用ゲートスタック構造ＰＧのゲートとの境界を設定する。
図７は、実施例１によるゲート電極を共有するコア用ｎＭＩＳおよびコア用ｐＭＩＳの要部平面図である。図７に示すＡ−Ａ′線に沿った断面が前記図２に示したコア用ｎＭＩＳの要部断面図に該当し、図７に示すＣ−Ｃ′線に沿った断面が前記図２に示したコア用ｐＭＩＳの要部断面図に該当し、図７に示すＢ−Ｂ″線に沿った断面が前記図３に示したコア用ｎＭＩＳおよびコア用ｐＭＩＳの要部断面図に該当する。
図７に示すように、コア用ｎＭＩＳ形成領域の素子分離部２で囲まれた活性領域１４に位置するコア用ｎＭＩＳにはＮｃｈ用ゲートスタック構造ＮＧのゲートを用い、コア用ｐＭＩＳ形成領域の素子分離部２で囲まれた活性領域１４に位置するコア用ｐＭＩＳにはＰｃｈ用ゲートスタック構造ＰＧのゲートを用い、素子分離部２上では、主としてＰｃｈ用ゲートスタック構造ＰＧのゲートを用いる。
これにより、Ｎｃｈ用ゲートスタック構造ＮＧのゲートと素子分離部２との重なり部分が少なくなるので、素子分離部２からコア用ｎＭＩＳのＮｃｈ用ゲートスタック電極ＮＧのゲートへの酸素原子の供給量を減少させることができる。その結果、コア用ｎＭＩＳのしきい値電圧の増加を抑制することができる。
図８は、実施例１によるゲート電極を共有する３つのコア用ｎＭＩＳの要部平面図である。
図８に示すように、コア用ｎＭＩＳ形成領域の素子分離部２で囲まれた活性領域１４に位置するコア用ｎＭＩＳにはＮｃｈ用ゲートスタック構造ＮＧのゲートを用いるが、素子分離部２上では、部分的にコア用ｐＭＩＳのＰｃｈ用ゲートスタック構造ＰＧのゲート、ｎチャネル型抵抗素子のＮｃｈ用ゲート構造ＲＮＧのゲート、またはｐチャネル型抵抗素子のＰｃｈ用ゲート構造ＲＰＧのゲートを用いる。
これにより、Ｎｃｈ用ゲートスタック構造ＮＧのゲートと素子分離部２との重なり部分が少なくなるので、素子分離部２からコア用ｎＭＩＳのＮｃｈ用ゲートスタック電極ＮＧのゲートへの酸素原子の供給量を減少させることができる。その結果、コア用ｎＭＩＳのしきい値電圧の増加を抑制することができる。
図９および図１０は、実施例１によるゲート電極を共有するコア用ｎＭＩＳおよびコア用ｐＭＩＳの要部平面図である。
前述の図７に示したように、ゲート電極７を共有するコア用ｎＭＩＳおよびコア用ｐＭＩＳでは、コア用ｎＭＩＳとコア用ｐＭＩＳとの間の素子分離部２上には、主としてＰｃｈ用ゲートスタック構造ＰＧのゲートを用いる。コア用ｎＭＩＳおよびコア用ｐＭＩＳが共有するゲート電極７に、このゲート電極７と上層の配線とを接続するためのコンタクト１５を形成する場合は、図９に示すように、素子分離部２上のＰｃｈ用ゲートスタック構造ＰＧのゲート部分にコンタクト１５を形成する。あるいは、図１０に示すように、コア用ｎＭＩＳとコア用ｐＭＩＳとの間の素子分離部２の中間（図中、一点破線で示す中間線）よりもコア用ｐＭＩＳ側にコンタクト１５を形成する。
これにより、コア用ｎＭＩＳのしきい値電圧の増加を抑制することができることに加えて、コア用ｐＭＩＳのゲート電極７上に形成されたシリサイド層８が厚く形成されるので、コンタクト抵抗を安定させることができる。
次に、実施例１による半導体装置の製造方法について図１１〜図２８を用いて工程順に説明する。図１１〜図２８は、半導体装置に形成される回路素子のうち、コア用ｎＭＩＳ（Ｎｃｈ Ｃｏｒｅ）、コア用ｐＭＩＳ（Ｐｃｈ Ｃｏｒｅ）、Ｉ／Ｏ用ｎＭＩＳ（Ｎｃｈ Ｉ／Ｏ）、Ｉ／Ｏ用ｐＭＩＳ（Ｐｃｈ Ｉ／Ｏ）、ｎチャネル型抵抗素子（Ｎｃｈ 抵抗素子）、およびｐチャネル型抵抗素子（Ｐｃｈ 抵抗素子）の要部断面図を示している。
まず、図１１に示すように、例えば単結晶Ｓｉに、例えばＢなどのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。続いて、半導体基板１の主面上に、ＳｉＯ２膜２０およびＳｉ３Ｎ４膜２１を順次形成する。ＳｉＯ２膜２０の厚さは、例えば１０ｎｍ程度、Ｓｉ３Ｎ４膜２１の厚さは、例えば８０ｎｍ程度である。続いて、フォトリソグラフィ法を用いて活性領域となる領域を覆うレジストパターン２２を形成する。
次に、図１２に示すように、レジストパターン２２をマスクとして、レジストパターン２２から露出しているＳｉ３Ｎ４膜２１、ＳｉＯ２膜２０、および半導体基板１を、例えばドライエッチング法を用いて順次除去して、半導体基板１に溝２３を形成した後、レジストパターン２２を除去する。続いて、溝２３の内壁を窒化処理および酸化処理した後、半導体基板１の主面上に、溝２３を埋め込んで酸化膜２４を形成する。この酸化膜は、例えばＴＥＯＳとオゾンとをソースガスに用いたプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜、高密度プラズマＣＶＤ法を用いて形成されるＳｉＯ２膜、またはポリシラザン膜などである。続いて、熱処理を行う。この熱処理は、例えば１１００℃で実施される。
次に、図１３に示すように、酸化膜２４の表面を、例えばＣＭＰ（Chemical Vapor Deposition）法を用いて研磨して、溝２３に酸化膜２４が埋め込まれた素子分離部２を形成する。この素子分離部２によって活性領域が分離され、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、ｎチャネル型抵抗素子形成領域、およびｐチャネル型抵抗素子形成領域が形成される。
次に、図１４に示すように、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域の半導体基板１に、イオン注入法を用いてｎ型不純物を選択的に導入することにより、埋め込みｎウェル２５を形成する。続いて、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域の半導体基板１に、イオン注入法を用いてｐ型不純物を選択的に導入することにより、ｐウェル２６を形成する。同様に、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域の半導体基板１に、イオン注入法を用いてｎ型不純物を選択的に導入することにより、ｎウェル２７を形成する。
次に、図１５に示すように、半導体基板１の主面上に、例えば熱酸化法を用いて酸化膜５ｓｉｏを形成する。酸化膜５ｓｉｏの厚さは、例えば２〜６ｎｍ程度である。続いて、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、ｎチャネル型抵抗素子形成領域、およびｐチャネル型抵抗素子形成領域の酸化膜５ｓｉｏを除去して、Ｉ／Ｏ用ｎＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域に形成された酸化膜５ｓｉｏを残す。
次に、図１６に示すように、半導体基板１の主面上に、例えば熱酸化法を用いて酸化膜５ｓｃを形成する。酸化膜５ｓｃの厚さは、例えば１ｎｍ程度である。これにより、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、ｎチャネル型抵抗素子形成領域、およびｐチャネル型抵抗素子形成領域の半導体基板１の主面には酸化膜５ｓｃが形成され、Ｉ／Ｏ用ｎＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域の半導体基板１の主面には酸化膜５ｓｉｏが形成される。
続いて、半導体基板１の主面上に、例えばＨｆＯＮ膜２８を形成する。ＨｆＯＮ膜２８は、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて形成され、その厚さは、例えば１ｎｍ程度である。ＨｆＯＮ膜２８に代えて、例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＯ２膜などの他のハフニウム系絶縁膜を使用することもできる。
続いて、窒化処理を施した後、ＨｆＯＮ膜２８上に、例えばＡｌＯ膜２９（キャップ膜６ｐ）を堆積する。ＡｌＯ膜２９は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。続いて、ＡｌＯ膜２９上に、例えばＴｉＮ膜３０を堆積する。ＴｉＮ膜３０は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜１５ｎｍ程度である。
次に、図１７に示すように、フォトリソグラフィ法を用いてコア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域を覆うレジストパターン（図示は省略）を形成する。続いて、このレジストパターンをマスクとして、レジストパターンから露出しているＴｉＮ膜３０およびＡｌＯ膜３１を除去した後、レジストパターンを除去する。
次に、図１８に示すように、半導体基板１の主面上に、例えばＬａＯ膜３２（キャップ膜６ｎ）を堆積する。ＬａＯ膜３２は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。この熱処理により、ＡｌＯ膜２９からＡｌがＨｆＯＮ膜２８へ熱拡散して、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域のＨｆＯＮ膜２８はＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）となる。また、この熱処理により、ＬａＯ膜３２からＬａがＨｆＯＮ膜２８へ熱拡散して、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域のＨｆＯＮ膜２８はＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）となる。
次に、図１９に示すように、ＴｉＮ膜３０、ＡｌＯ膜２９、およびＬａＯ膜３２を除去する。なお、ＴｉＮ膜３０、ＡｌＯ膜２９、およびＬａＯ膜３２はすべて除去してもよいが、図１９ではＡｌＯ膜２９およびＬａＯ膜３２を部分的に除去せずに残している。これにより、コア用ｎＭＩＳ形成領域およびｎチャネル型抵抗素子形成領域には、酸化膜５ｓｃおよびＨｆＬａＯＮ膜２８ｎからなるゲート絶縁膜（ゲート絶縁膜５ｎｃ）が形成され、コア用ｐＭＩＳ形成領域およびｐチャネル型抵抗素子形成領域には、酸化膜５ｓｃおよびＨｆＡｌＯＮ膜２８ｐからなるゲート絶縁膜（ゲート絶縁膜５ｐｃ）が形成される。また、Ｉ／Ｏ用ｎＭＩＳ形成領域には、酸化膜５ｓｉｏおよびＨｆＬａＯＮ膜２８ｎからなるゲート絶縁膜（ゲート絶縁膜５ｎｉｏ）が形成され、Ｉ／Ｏ用ｐＭＩＳ形成領域には、酸化膜５ｓｉｏおよびＨｆＡｌＯＮ膜２８ｐからなるゲート絶縁膜（ゲート絶縁膜５ｐｉｏ）が形成される。
次に、図２０に示すように、半導体基板１の主面上に、例えばＴｉＮ膜３３を堆積する。ＴｉＮ膜３３は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜２０ｎｍ程度である。続いて、フォトリソグラフィ法を用いてコア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびＩ／Ｏ用ｐＭＩＳ形成領域を覆うレジストパターン（図示は省略）を形成する。続いて、このレジストパターンをマスクとして、レジストパターンから露出しているＴｉＮ膜３３、ＡｌＯ膜２９、およびＬａＯ膜３２を除去した後、レジストパターンを除去する。なお、ＡｌＯ膜２９およびＬａＯ膜３２は除去してもしなくてもよいが、図２０ではＡｌＯ膜２９およびＬａＯ膜３２を除去した場合を示している。
次に、図２１に示すように、半導体基板１の主面上に、例えば多結晶Ｓｉ膜３４を堆積する。多結晶Ｓｉ膜３４は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０〜８０ｎｍ程度である。続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間実施される。
次に、図２２に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、多結晶Ｓｉ膜３４、ＴｉＮ膜３３、ＬａＯ膜３２、ＡｌＯ膜２９、ＨｆＡｌＯＮ膜２８ｐ、ＨｆＬａＯＮ膜２８ｎ、酸化膜５ｓｉｏ、および酸化膜５ｓｃを加工する。
これにより、コア用ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｎｃ）、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極（ゲート電極７）により構成されるＮｃｈ用スタックゲート構造のゲートが形成される。また、コア用ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｐｃ）、ＡｌＯ膜２９（キャップ膜６ｐ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極（ゲート電極７）により構成されるＰｃｈ用スタックゲート構造のゲートが形成される。
また、Ｉ／Ｏ用ｎＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｎｉｏ）、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極（ゲート電極７）により構成されるＮｃｈ用スタックゲート構造のゲートが形成される。また、Ｉ／Ｏ用ｐＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｐｉｏ）、ＡｌＯ膜２９（キャップ膜６ｐ）、およびＴｉＮ膜３３（下層ゲート電極７Ｄ）と多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）との積層膜からなるゲート電極（ゲート電極７）により構成されるＰｃｈ用スタックゲート構造のゲートが形成される。
また、ｎチャネル型抵抗素子形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｎｃ）および多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）からなるゲート電極（ゲート電極７）により構成されるＮｃｈ用ゲート構造のゲートが形成され、ｐチャネル型抵抗素子形成領域に、酸化膜５ｓｃとＨｆＡｌＯＮ膜２８ｐ（高誘電体膜５ｈｐ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｐｃ）および多結晶Ｓｉ膜３４（上層ゲート電極７Ｕ）からなるゲート電極（ゲート電極７）により構成されるＰｃｈ用ゲート構造のゲートが形成される。
次に、図２３に示すように、コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、Ｉ／Ｏ用ｐＭＩＳ、ｎチャネル型抵抗素子、およびｐチャネル型抵抗素子のゲートの側壁に、例えばＳｉ３Ｎ４膜からなるオフセットサイドウォール３５を形成する。オフセットサイドウォール３５は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば５ｎｍ程度である。続いて、イオン注入法を用いて、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域に、ゲートに対して自己整合的にｎ型拡散領域１０を形成する。ｎ型拡散領域１０は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域に、ゲートに対して自己整合的にｐ型拡散領域１２を形成する。ｐ型拡散領域１２は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
次に、図２４に示すように、半導体基板１の主面上に、Ｓｉ３Ｎ４膜およびＳｉＯ２膜を順次堆積した後、ドライエッチング法を用いて、これらＳｉ３Ｎ４膜およびＳｉＯ２膜を異方性エッチングする。これにより、コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、Ｉ／Ｏ用ｐＭＩＳ、ｎチャネル型抵抗素子、およびｐチャネル型抵抗素子のゲートの側壁にサイドウォール９を形成する。
続いて、イオン注入法を用いて、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域に、ゲートおよびサイドウォール９に対して自己整合的にｎ型拡散領域１１を形成する。ｎ型拡散領域１１は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域に、ゲートおよびサイドウォール９に対して自己整合的にｐ型拡散領域１３を形成する。ｐ型拡散領域１３は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間および１２３０℃で数ｍ秒実施される。この熱処理によって、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域のｎ型拡散領域１０およびｎ型拡散領域１１に導入されたｎ型不純物を活性化し、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域のｐ型拡散領域１２およびｐ型拡散領域１３に導入されたｐ型不純物を活性化させて、ソース領域およびドレイン領域を形成する。
次に、図２５に示すように、半導体基板１の主面上に、Ｎｉ膜を形成した後、熱処理を行う。この熱処理は、例えば４５０℃で実施される。この熱処理によって、半導体基板１を構成するＳｉとＮｉ、および多結晶Ｓｉ膜３４を構成するＳｉとＮｉとを固相反応させてＮｉＳｉを形成し、続いてＨ２ＳＯ４とＨ２Ｏ２との混合溶液を用いて未反応のＮｉを除去することにより、ソース領域およびドレイン領域の表面ならびにゲート電極７の上面にＮｉＳｉ膜３６（シリサイド膜８）を形成する。ＮｉＳｉ膜３６に代えて、例えばＰｔＳｉ膜などを使用することもできる。
続いて、半導体基板１の主面上に、Ｓｉ３Ｎ４膜３７を堆積する。Ｓｉ３Ｎ４膜３７は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０ｎｍ程度である。
次に、図２６に示すように、半導体基板１の主面上に、層間絶縁膜３８を形成する。層間絶縁膜３８は、例えばプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜である。続いて、層間絶縁膜３８の表面を、例えばＣＭＰ法を用いて平坦化した後、フォトリソグラフィ法およびドライエッチング法を用いて、Ｓｉ３Ｎ４膜３７および層間絶縁膜３８に接続孔３９を形成する。
次に、図２７に示すように、接続孔３９の底面および内壁を含む層間絶縁膜３８上に、例えばスパッタリング法を用いてＴｉＮ膜４０ａを形成する。ＴｉＮ膜４０ａは、例えば後の工程で接続孔３９の内部に埋め込まれる材料が拡散するのを防止する、いわゆるバリア機能を有している。続いて、半導体基板１の主面上に、接続孔３９の内部を埋め込むようにＷ膜４０ｂを形成する。このＷ膜４０ｂは、例えばＣＶＤ法を用いて形成される。続いて、Ｗ膜４０ｂおよびＴｉＮ膜４０ａを、例えばＣＭＰ法を用いて研削することにより、接続孔３９の内部にプラグ４０を形成する。
次に、図２８に示すように、半導体基板１の主面上に、配線用絶縁膜４１を形成する。配線用絶縁膜４１は、例えばＴＥＯＳ膜、ＳｉＣＮ膜、およびＳｉＯ２膜を順次堆積した積層膜からなる。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、配線用絶縁膜４１に配線溝４２を形成する。
続いて、配線溝４２の底面および内壁を含む配線用絶縁膜４１上に、例えばスパッタリング法を用いてＣｕシード層を形成した後、めっき法により配線溝４２の内部を埋め込むようにＣｕ膜を形成する。続いて、熱処理を行った後、Ｃｕ膜およびＣｕシード層を、例えばＣＭＰ法を用いて研削することにより、配線溝４２の内部にＣｕ膜からなる配線４３を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。
以上の製造工程により、実施例１による半導体装置（コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、Ｉ／Ｏ用ｐＭＩＳ、ｎチャネル型抵抗素子、およびｐチャネル型抵抗素子）が略完成する。
このように、実施例１によれば、ｎチャネル型ＨＫ／ＭＧトランジスタのＮｃｈ用ゲートスタック構造のゲートと素子分離部との重なり部分を小さくすることにより、素子分離部からＮｃｈ用ゲートスタック構造のゲートへの酸素の供給を減少させて、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧の増加を抑制することができる。これにより、ＨＫ／ＭＧトランジスタを有する半導体装置において、安定した動作特性を得ることができる。
本願発明に適用されるＨＫ／ＭＧトランジスタの構造は、実施例１で説明したコア用トランジスタおよびＩ／Ｏ用トランジスタに限定されるものではない。実施例２では、本願発明が適用されるＨＫ／ＭＧトランジスタの構造の変形例について説明する。
実施例２によるコア用トランジスタおよびＩ／Ｏ用トランジスタと、前述した実施例１によるコア用トランジスタおよびＩ／Ｏ用トランジスタとがそれぞれ相違する点はゲート構造である。特に、実施例２によるコア用トランジスタおよびＩ／Ｏ用トランジスタでは、それぞれのゲート電極を金属膜により構成している。
前述した実施例１では、コア用トランジスタおよびＩ／Ｏ用トランジスタのｎＭＩＳは、例えば酸化膜（ＳｉＯ２膜）と高誘電体膜（ＨｆＬａＯＮ膜）との積層膜からなるゲート絶縁膜、キャップ膜（ＬａＯ膜）、および下層ゲート電極（ＴｉＮ膜）と上層ゲート電極（多結晶Ｓｉ膜）との積層膜からなるゲート電極により構成されるＮｃｈ用ゲートスタック構造のゲートを有している。また、コア用トランジスタおよびＩ／Ｏ用トランジスタのｐＭＩＳは、酸化膜（ＳｉＯ２膜）と高誘電体膜（ＨｆＡｌＯＮ膜）との積層膜からなるゲート絶縁膜、キャップ膜（ＡｌＯ膜）、および下層ゲート電極（ＴｉＮ膜）と上層ゲート電極（多結晶Ｓｉ膜）との積層膜からなるゲート電極により構成されるＰｃｈ用ゲートスタック構造のゲートを有している。
これに対して、実施例２では、コア用トランジスタおよびＩ／Ｏ用トランジスタのｎＭＩＳは、酸化膜（ＳｉＯ２膜）と高誘電体膜（ＨｆＬａＯＮ膜）との積層膜からなるゲート絶縁膜、キャップ膜（ＬａＯ膜）、および下層ゲート電極（ＴｉＮ膜）と中層ゲート電極（ｐＭＩＳ用の仕事関数調整用金属膜）と上層ゲート電極（金属膜）との積層膜からなるゲート電極により構成されるＮｃｈ用ゲートスタック構造のゲートを有している。また、コア用トランジスタおよびＩ／Ｏ用トランジスタのｐＭＩＳは、酸化膜（ＳｉＯ２膜）と高誘電体膜（ＨｆＯＮ膜）との積層膜からなるゲート絶縁膜、中層ゲート電極（ｐＭＩＳ用の仕事関数調整用金属膜）と上層ゲート電極（金属膜）との積層膜からなるゲート電極により構成されるＰｃｈ用ゲートスタック構造のゲートを有している。
実施例２によるコア用トランジスタの構造を、図２９を用いて詳細に説明する。図２９は、実施例２によるコア用トランジスタのｎチャネル型ＨＫ／ＭＧトランジスタおよびｐチャネル型ＨＫ／ＭＧトランジスタのゲート幅方向に沿った要部断面図である。なお、Ｉ／Ｏ用トランジスタとコア用トランジスタとでは、ゲート絶縁膜の一部を構成する酸化膜の厚さ以外の構成部分は同じであるため、ここでのＩ／Ｏ用トランジスタの構造の説明は省略する。また、実施例２によるコア用トランジスタのゲート構造以外は、実施例１と同様であるため、その説明を省略する。
まず、コア用ｎＭＩＳのゲート構造について説明する。コア用ｎＭＩＳのゲートのうち、ゲート絶縁膜およびキャップ膜は、実施例１のゲート絶縁膜５ｎｃおよびキャップ膜６ｎとそれぞれ同様であるが、ゲート電極は、実施例１のゲート電極７と異なる。
すなわち、実施例１と同様に、コア用ｎＭＩＳ形成領域の半導体基板１の主面に形成されたｐ型ウェル３上には、酸化膜５ｓｃと高誘電体膜５ｈｎとの積層膜からなるゲート絶縁膜５ｎｃが形成されている。さらに、ゲート絶縁膜５ｎｃ上には、キャップ膜６ｎが形成されている。
しかし、キャップ膜６ｎ上には、複数の金属膜を積層したゲート電極５０ｎが形成されている。このゲート電極５０ｎは、例えば下層ゲート電極５０Ｄと中層ゲート電極５０Ｍと上層ゲート電極５０Ｕとを積層した３層構造を有している。下層ゲート電極５０Ｄは、例えばＴｉＮ膜により構成される。また、中層ゲート電極５０Ｍは、コア用ｐＭＩＳのしきい値電圧を調整するために設けられた金属膜（高誘電体膜の仕事関数を調整）であり、例えばＴｉＮ膜により構成される。また、上層ゲート電極５０Ｕは、例えばＡｌを含む金属膜により構成される。ゲート電極５０ｎ上には、実施例１のようなシリサイド膜は形成されていない。
続いて、コア用ｐＭＩＳのゲート構造について説明する。コア用ｐＭＩＳのゲートのうち、ゲート絶縁膜は、実施例１のゲート絶縁膜５ｐｃと同様に、酸化膜と高誘電体膜との積層膜からなるが、高誘電体膜には仕事関数を調整するための金属元素が導入されていない。さらに、キャップ膜は形成されておらず、ゲート電極は、実施例１のゲート電極７と異なる。
すなわち、実施例１と同様に、コア用ｐＭＩＳ形成領域の半導体基板１の主面に形成されたｎ型ウェル４上には、酸化膜５ｓｃと高誘電体膜５ｈｏとの積層膜からなるゲート絶縁膜５ｐｏが形成されている。高誘電体膜５ｈｏは、例えばＨｆＯＮ膜であり、仕事関数を調整するための金属元素（例えば実施例１では、Ａｌ元素）は導入されていない。しかし、高誘電体膜５ｈｏ上に形成される中層ゲート電極５０Ｍにより、高誘電体膜５ｈｏの仕事関数を調整して、コア用ｐＭＩＳのしきい値電圧を調整することができる。
ゲート絶縁膜５ｐｏ上には、ゲート電極５０ｐが形成されている。このゲート電極５０ｐは、例えば中層ゲート電極５０Ｍと上層ゲート電極５０Ｕとを積層した２層構造を有している。ゲート電極５０ｐ上には、実施例１のようなシリサイド膜は形成されていない。
次に、実施例２による半導体装置の製造方法について図３０〜図４２を用いて工程順に説明する。図３０〜図４２は、半導体装置に形成される回路素子のうち、コア用ｎＭＩＳ（Ｎｃｈ Ｃｏｒｅ）、コア用ｐＭＩＳ（Ｐｃｈ Ｃｏｒｅ）、Ｉ／Ｏ用ｎＭＩＳ（Ｎｃｈ Ｉ／Ｏ）、Ｉ／Ｏ用ｐＭＩＳ（Ｐｃｈ Ｉ／Ｏ）、ｎチャネル型抵抗素子（Ｎｃｈ 抵抗素子）、およびｐチャネル型抵抗素子（Ｐｃｈ 抵抗素子）のゲート長方向に沿った要部断面図を示している。
まず、前述した実施例１と同様の製造工程によって、半導体基板１に、素子分離部２を形成し、この素子分離部２によって活性領域を分離して、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、ｎチャネル型抵抗素子形成領域、およびｐチャネル型抵抗素子形成領域を形成する。続いて、埋め込みｎウェル２５、ｐウェル２６、およびｎウェル２７を形成する。さらに、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、ｎチャネル型抵抗素子形成領域、およびｐチャネル型抵抗素子形成領域の半導体基板１の主面に酸化膜５ｓｃを形成し、Ｉ／Ｏ用ｎＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域の半導体基板１の主面に酸化膜５ｓｉｏを形成する。
次に、図３０に示すように、半導体基板１の主面上に、例えばＨｆＯＮ膜２８を形成する。ＨｆＯＮ膜２８は、例えばＣＶＤ法またはＡＩＤ法を用いて形成され、その厚さは、例えば１ｎｍ程度である。ＨｆＯＮ膜２８に代えて、例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＯ２膜などの他のハフニウム系絶縁膜を使用することもできる。
続いて、窒化処理を施した後、ＨｆＯＮ膜２８上に、例えばＬａＯ膜３２（キャップ膜６ｎ）を堆積する。ＬａＯ膜３２は、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。続いて、ＬａＯ膜３２上に、例えばＴｉＮ膜３０を堆積する。ＴｉＮ膜３０は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜１５ｎｍ程度である。続いて、ＴｉＮ膜３０上に、例えば第１多結晶Ｓｉ膜５１を堆積する。
次に、図３１に示すように、フォトリソグラフィ法を用いてコア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域を覆うレジストパターン５２を形成する。
次に、図３２に示すように、レジストパターン５２をマスクとして、レジストパターン５２から露出している第１多結晶Ｓｉ膜５１、ＴｉＮ膜３０、およびＬａＯ膜３２を除去した後、レジストパターン５２を除去する。
次に、図３３に示すように、半導体基板１の主面上に、例えば第２多結晶Ｓｉ膜５３を堆積する。第２多結晶Ｓｉ膜５３は、第１多結晶Ｓｉ膜５１よりも厚く形成される。続いて、第２多結晶Ｓｉ膜５３の表面をＣＭＰ法により研磨して、その表面を平坦化した後、例えばＳｉ３Ｎ４、ＳｉＯ２、またはＳｉＯＣからなるダミー絶縁膜５３ａを第２多結晶Ｓｉ膜５３上に形成する。
次に、図３４に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、ダミー絶縁膜５３ａ、第２多結晶Ｓｉ膜５３、第１多結晶Ｓｉ膜５１、ＴｉＮ膜３０、ＬａＯ膜３２、ＨｆＯＮ膜２８、酸化膜５ｓｉｏ、および酸化膜５ｓｃを加工する。
これにより、コア用ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、ＬａＯ膜３２、ＴｉＮ膜３０と第１多結晶Ｓｉ膜５１と第２多結晶Ｓｉ膜５３との積層膜からなるダミーゲート電極、およびダミー絶縁膜５３ａにより構成されるダミーゲートが形成される。また、コア用ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、第２多結晶Ｓｉ膜５３からなるダミーゲート電極、およびダミー絶縁膜５３ａにより構成されるダミーゲートが形成される。
また、Ｉ／Ｏ用ｎＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、ＬａＯ膜３２、およびＴｉＮ膜３０と第１多結晶Ｓｉ膜５１と第２多結晶Ｓｉ膜５３との積層膜からなるダミーゲート電極、およびダミー絶縁膜５３ａにより構成されるダミーゲートが形成される。また、Ｉ／Ｏ用ｐＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、および第２多結晶Ｓｉ膜５３、およびダミー絶縁膜５３ａからなるダミーゲート電極により構成されるダミーゲートが形成される。
また、ｎチャネル型抵抗素子形成領域およびｐチャネル方抵抗素子領域に、酸化膜５ｓｃとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、および第２多結晶Ｓｉ膜５３からなるゲート電極、およびダミー絶縁膜５３ａによりＮｃｈ用ゲート構造のゲートおよびＰｃｈ用ゲート構造のゲートがそれぞれ形成される。
次に、図３５に示すように、半導体基板１の主面上に、コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、およびＩ／Ｏ用ｐＭＩＳのダミーゲート、ならびにｎチャネル型抵抗素子およびｐチャネル型抵抗素子のゲートの側壁に、例えばＳｉ３Ｎ４膜またはＳｉＯ２からなるオフセットサイドウォール３５を形成する。オフセットサイドウォール３５は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば５ｎｍ程度である。続いて、イオン注入法を用いて、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域に、ダミーゲートまたはゲートに対して自己整合的にｎ型拡散領域１０を形成する。ｎ型拡散領域１０は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域に、ダミーゲートまたはゲートに対して自己整合的にｐ型拡散領域１２を形成する。ｐ型拡散領域１２は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
次に、図３６に示すように、半導体基板１の主面上に、ＳｉＯ２膜およびＳｉ３Ｎ４膜を順次堆積した後、ドライエッチング法を用いて、これらＳｉＯ２膜およびＳｉ３Ｎ４膜を異方性エッチングする。これにより、コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、およびＩ／Ｏ用ｐＭＩＳのダミーゲート、ならびにｎチャネル型抵抗素子およびｐチャネル型抵抗素子のゲートの側壁にサイドウォール９を形成する。
続いて、イオン注入法を用いて、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域に、ダミーゲートまたはゲートおよびサイドウォール９に対して自己整合的にｎ型拡散領域１１を形成する。ｎ型拡散領域１１は半導体領域であり、半導体基板１にＰまたはＡｓなどのｎ型不純物を導入することにより形成される。同様に、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域に、ダミーゲートまたはゲートおよびサイドウォール９に対して自己整合的にｐ型拡散領域１３を形成する。ｐ型拡散領域１３は半導体領域であり、半導体基板１にＢなどのｐ型不純物を導入することにより形成される。
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間および１２３０℃で数ｍ秒実施される。この熱処理によって、コア用ｎＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびｎチャネル型抵抗素子形成領域のｎ型拡散領域１０およびｎ型拡散領域１１に導入されたｎ型不純物を活性化し、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域のｐ型拡散領域１２およびｐ型拡散領域１３に導入されたｐ型不純物を活性化させて、ソース・ドレイン領域を形成する。また、同時に、この熱処理により、ＬａＯ膜３２からＬａがＨｆＯＮ膜２８へ熱拡散して、コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域のＨｆＯＮ膜２８はＨｆＬａＯＮ膜２８ｎ（高誘電体５ｈｎ）となる。このとき、ＬａＯ膜３２が残るように熱処理をかけても良いが、ＬａＯ膜３２のすべてが反応するように熱処理をかけても良い。以降の図では、ＬａＯ膜３２が一部残る場合を図示している。
次に、図３７に示すように、ソース領域およびドレイン領域の表面にＮｉＳｉ膜３６を形成する。ＮｉＳｉ膜３６に代えて、例えばＰｔＳｉ膜などを使用することもできる。続いて、半導体基板１の主面上に、Ｓｉ３Ｎ４膜３７を堆積する。Ｓｉ３Ｎ４膜３７は、例えばＣＶＤ法を用いて形成される。続いて、Ｓｉ３Ｎ４膜３７上に層間絶縁膜３８を形成し、その表面を、例えばＣＭＰ法を用いて平坦化する。層間絶縁膜３８は、例えばプラズマＣＶＤ法を用いて形成されるＴＥＯＳ膜である。
次に、図３８に示すように、第２多結晶Ｓｉ膜５３が露出するまで、層間絶縁膜３８、Ｓｉ３Ｎ４膜３７、およびダミー絶縁膜５３ａを、例えばＣＭＰ法を用いて研削する。
次に、図３９に示すように、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびＩ／Ｏ用ｐＭＩＳ形成領域の第１多結晶Ｓｉ膜５１および第２多結晶Ｓｉ膜５３を除去する。このとき、Ｎｃｈ抵抗素子領域およびＰｃｈ抵抗素子領域はレジスト膜等で覆っておく。これにより、コア用ｎＭＩＳ形成領域、コア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｎＭＩＳ形成領域、およびＩ／Ｏ用ｐＭＩＳ形成領域のそれぞれのダミーゲートが形成された箇所には、凹部５５が形成され、Ｎｃｈ抵抗素子領域およびＰｃｈ抵抗素子領域の第２多結晶Ｓｉ膜５３は残存する。コア用ｎＭＩＳ形成領域およびＩ／Ｏ用ｎＭＩＳ形成領域の凹部５５の底面には、ＴｉＮ膜３０が露出しており、コア用ｐＭＩＳ形成領域およびＩ／Ｏ用ｐＭＩＳ形成領域の凹部５５の底面には、ＨｆＯＮ膜２８が露出している。
次に、図４０に示すように、半導体基板１の主面上に、コア用ｐＭＩＳおよびＩ／Ｏ用ｐＭＩＳの仕事関数を調整するための第１金属膜５６を堆積する。第１金属膜５６は、例えばＴｉＮ膜である。その厚さは、例えば１５ｎｍであり、凹部５５の内部を完全に埋め込まない厚さである。続いて、第１金属膜５６上に、凹部５５の内部を埋め込むように第２金属膜５７を形成する。第２金属膜５７は、例えばＡｌを含む金属膜であり、その厚さは、例えば１００ｎｍである。
次に、図４１に示すように、第１金属膜５６および第２金属膜５７を、例えばＣＭＰ法を用いて研削することにより、凹部５５の内部に第１金属膜５６および第２金属膜５７を埋め込む。
これにより、コア用ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｎｃ）、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３３（下層ゲート電極５０Ｄ）と第１金属膜５６（中層ゲート電極５０Ｍ）と第２金属膜５７（上層ゲート電極５０Ｕ）との積層膜からなるゲート電極（ゲート電極５０ｎ）により構成されるＮｃｈ用ゲートスタック構造のゲートが形成される。また、コア用ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８（高誘電体膜５ｈｏ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｐｏ）、および第１金属膜５６（中層ゲート電極５０Ｍ）と第２金属膜５７（上層ゲート電極５０Ｕ）との積層膜からなるゲート電極（ゲート電極５０ｐ）により構成されるＰｃｈ用ゲートスタック構造のゲートが形成される。
また、Ｉ／Ｏ用ｎＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＬａＯＮ膜２８ｎとの積層膜からなるゲート絶縁膜、ＬａＯ膜３２、およびＴｉＮ膜３３と第１金属膜５６と第２金属膜５７との積層膜からなるゲート電極により構成されるＮｃｈ用ゲートスタック構造のゲートが形成される。また、Ｉ／Ｏ用ｐＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、および第１金属膜５６と第２金属膜５７との積層膜からなるゲート電極により構成されるＰｃｈ用ゲートスタック構造のゲートが形成される。
また、ｎチャネル型抵抗素子形成領域およびｐチャネル型抵抗素子形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、および第２多結晶Ｓｉ膜５３からなるゲート電極により構成されるＮｃｈ用ゲート構造のゲートおよびＰｃｈ用ゲート構造のゲートがそれぞれ形成される。
次に、図４２に示すように、半導体基板１の主面上に、層間絶縁膜５８を形成した後、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜３８，５８およびＳｉ３Ｎ４膜３７に接続孔３９を形成する。続いて、接続孔３９の内部にプラグ４０を形成した後、配線４３を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。
以上の製造工程により、実施例２による半導体装置（コア用ｎＭＩＳ、コア用ｐＭＩＳ、Ｉ／Ｏ用ｎＭＩＳ、Ｉ／Ｏ用ｐＭＩＳ、ｎチャネル型抵抗素子、およびｐチャネル型抵抗素子）が略完成する。
このように、実施例２によれば、ゲート電極を金属膜のみで構成するＨＫ／ＭＧトランジスタにおいても、前述の実施例１と同様に、Ｎｃｈ用ゲートスタック構造のゲートと素子分離部との重なり部分を小さくすることにより、素子分離部からＮｃｈ用ゲートスタック構造のゲートへの酸素の供給を減少させて、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧の増加を抑制することができる。
実施例３では、本願発明をＳＲＡＭ（Static Random Access Memory）に適用した第１例〜第４例について説明する。ＨＫ／ＭＧトランジスタの構造は、実施例１または実施例２で説明した構造を用いることができる。実施例３によるＳＲＡＭのメモリセルは、１ビットの情報を記憶するフリップフロップ回路と２個の情報転送用ＭＩＳとで構成され、上記フリップフロップ回路は、例えば一対の負荷用ＭＩＳと一対の駆動用ＭＩＳとで構成されており、いわゆる６個のＭＩＳを使用した完全ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型で構成される。
本願発明をＳＲＡＭに適用した第１例を図４３および図４４を用いて説明する。図４３（ａ）および（ｂ）は、それぞれＳＲＡＭの１ビット分のメモリセル（１ビットセル）の等価回路図および要部平面図、図４４は、ＳＲＡＭの４ビット分のメモリセル（４ビットセル）の要部平面図である。
図４３（ａ）に示すように、メモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）、一対の負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）および一対の転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）により構成されている。駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）および転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）はｎＭＩＳで形成され、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）はｐＭＩＳで形成されている。
メモリセルＭＣを構成する上記６個のＭＩＳのうち、駆動用ＭＩＳ（Ｄｒ１）および負荷用ＭＩＳ（Ｌｄ１）はＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳ（Ｄｒ２）および負荷用ＭＩＳ（Ｌｄ２）はＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の相互の入出力端子（記憶ノードＡ，Ｂ）は交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（記憶ノードＡ）は転送用ＭＩＳ（Ｔｒ１）のソース・ドレインの一方に接続され、他方の入出力端子（記憶ノードＢ）は転送用ＭＩＳ（Ｔｒ２）のソース・ドレインの一方に接続されている。
さらに、転送用ＭＩＳ（Ｔｒ１）のソース・ドレインの他方はデータ線ＤＬに接続され、転送用ＭＩＳ（Ｔｒ２）のソース・ドレインの他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）の各ソース）は電源電圧（Ｖｃｃ）に接続され、他端（駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）の各ソース）は基準電圧（Ｖｓｓ）に接続されている。
図４３（ｂ）および図４４に示すように、第１例のメモリセルＭＣを構成する６個のＭＩＳは、半導体基板の主面上に設けられた活性領域Ｌｎ，Ｌｐに形成されており、この活性領域Ｌｎ，Ｌｐは絶縁膜からなる素子分離部ＩＳでその周辺を囲まれている。ｎチャネル型で構成される駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）および転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）はｐウェルＰｗの活性領域Ｌｐ、ｐチャネル型で構成される負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）はｎウェルＮｗの活性領域Ｌｎに形成される。隣接するｐウェルＰｗの活性領域ＬｐとｎウェルＮｗの活性領域Ｌｎとの距離（素子分離部ＩＳの幅）Ｌは、例えば８０ｎｍ程度である。
転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲート電極ＦＧ１，ＦＧ２は、前述した実施例１または実施例２で説明したゲート電極と同じ構造を有しており、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のソースおよびドレインは、ｐウェルＰｗの活性領域Ｌｐに形成されたｎ型半導体領域で構成されている。
ＣＭＯＳインバータＩＮＶ１を構成する駆動用ＭＩＳ（Ｄｒ１）と負荷用ＭＩＳ（Ｌｄ１）とは、共有のゲート電極ＦＧ３を有し、ＣＭＯＳインバータＩＮＶ２を構成する駆動用ＭＩＳ（Ｄｒ２）と負荷用ＭＩＳ（Ｌｄ２）とは、共通のゲート電極ＦＧ４を有しており、これらゲート電極ＦＧ３，ＦＧ４は、前述した実施例１または実施例２で説明したゲート電極と同じ構造を有している。駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）のソースおよびドレインは、ｐウェルＰｗの活性領域Ｌｐに形成されたｎ型半導体領域で構成され、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）のソースおよびドレインは、ｎウェルＮｗの活性領域Ｌｎに形成されたｐ型半導体領域で構成されている。
さらに、上記ゲート電極ＦＧ３は、接続孔ＣＮ２内に埋め込まれた導電膜および局所配線を介して、ＣＭＯＳインバータＩＮＶ２の入力端子（負荷用ＭＩＳ（Ｌｄ２）のドレイン、駆動用ＭＩＳ（Ｔｒ２）のドレイン、および転送用ＭＩＳ（Ｔｒ２）のソース）に電気的に接続されている。同様に、上記ゲート電極ＦＧ４は、接続孔ＣＮ２内に埋め込まれた導電膜および局所配線を介して、ＣＭＯＳインバータＩＮＶ１の入力端子（負荷用ＭＩＳ（Ｌｄ１）のドレイン、駆動用ＭＩＳ（Ｔｒ１）のドレイン、および転送用ＭＩＳ（Ｔｒ１）のソース）に電気的に接続されている。
また、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）のソース、駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）のソース、および転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のドレインに接して接続孔ＣＮ１が形成されており、接続孔ＣＮ１の内部に埋め込まれた導電膜を介して、他の部分と電気的に接続されている。
実施例３の第１例によるＳＲＡＭのメモリセルでは、ＣＭＯＳインバータＩＮＶ１を構成する駆動用ＭＩＳ（Ｄｒ１）と負荷用ＭＩＳ（Ｌｄ１）とは、共有のゲート電極ＦＧ３を有し、駆動用ＭＩＳ（Ｄｒ１）のゲート構造は、ｎチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｎＭＩＳ）のＮｃｈ用スタックゲート構造ＮＧと同じとし、負荷用ＭＩＳ（Ｌｄ１）のゲート構造は、ｐチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｐＭＩＳ）のＰｃｈ用スタックゲート構造ＰＧと同じとしている。さらに、駆動用ＭＩＳ（Ｄｒ１）のゲートと負荷用ＭＩＳ（Ｌｄ１）のゲートとの境界を、駆動用ＭＩＳ（Ｄｒ１）が形成されたｐウェルＰｗと負荷用ＭＩＳ（Ｌｄ１）が形成されたｎウェルＮｗとの境界（図中に示すＰＮ境界中間線ＢＬ）よりもｐウェルＰｗ側にずらして、素子分離部ＩＳ上に乗り上げる駆動用ＭＩＳ（Ｄｒ１）のゲートを、素子分離部ＩＳ上に乗り上げる負荷用ＭＩＳ（Ｌｄ１）のゲートよりも短くしている。
同様に、ＣＭＯＳインバータＩＮＶ２を構成する駆動用ＭＩＳ（Ｄｒ２）と負荷用ＭＩＳ（Ｌｄ２）とは、共有のゲート電極ＦＧ４を有し、駆動用ＭＩＳ（Ｄｒ２）のゲート構造は、ｎチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｎＭＩＳ）のＮｃｈ用スタックゲート構造ＮＧと同じとし、負荷用ＭＩＳ（Ｌｄ２）のゲート構造は、ｐチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｐＭＩＳ）のＰｃｈ用スタックゲート構造ＰＧと同じとしている。さらに、駆動用ＭＩＳ（Ｄｒ２）のゲートと負荷用ＭＩＳ（Ｌｄ２）のゲートとの境界を、駆動用ＭＩＳ（Ｄｒ２）が形成されたｐウェルＰｗと負荷用ＭＩＳ（Ｌｄ２）が形成されたｎウェルＮｗとの境界（図中に示すＰＮ境界中間線ＢＬ）よりもＰウェルＰｗ側にずらして、素子分離部ＩＳ上に乗り上げる駆動用ＭＩＳ（Ｄｒ２）のゲートを、素子分離部ＩＳ上に乗り上げる負荷用ＭＩＳ（Ｌｄ２）のゲートよりも短くしている。
次に、本願発明をＳＲＡＭに適用した第２例を図４５および図４６を用いて説明する。なお、ゲート構造の平面レイアウト以外のメモリセルの等価回路および基本的な平面構造は、前述の図４３および図４４を用いて説明した第１例と同様であるためその説明を省略する。
実施例３の第２例によるＳＲＡＭのメモリセルでは、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲート構造は、ｎチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｎＭＩＳ）のＮｃｈ用スタックゲート構造ＮＧと同じであるが、素子分離部ＩＳ上に乗り上がるゲートの一部の構造を、ｐチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｐＭＩＳ）のＰｃｈ用スタックゲート構造ＰＧと同じとする。図４５および図４６には、第１例と第２例とを適用したメモリセルの平面レイアウトを示している。
次に、本願発明をＳＲＡＭに適用した第３例を図４７および図４８を用いて説明する。なお、ゲート構造の平面レイアウト以外のメモリセルの等価回路および基本的な平面構造は、前述の図４３および図４４を用いて説明した第１例と同様であるためその説明を省略する。
実施例３の第３例によるＳＲＡＭのメモリセルでは、駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）のゲート構造は、ｎチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｎＭＩＳ）のＮｃｈ用スタックゲート構造ＮＧと同じであるが、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）と反対側に延びて、素子分離部ＩＳ上に乗り上がる駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）のゲートの一部の構造を、ｐチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｐＭＩＳ）のＰｃｈ用スタックゲート構造ＰＧと同じとする。図４７および図４８には、第１例、第２例および第３例を適用したメモリセルの平面レイアウトを示している。
次に、本願発明をＳＲＡＭに適用した第４例を図４９および図５０を用いて説明する。なお、ゲート構造の平面レイアウト以外のメモリセルの等価回路および基本的な平面構造は、前述の図４３および図４４を用いて説明した第１例と同様であるためその説明を省略する。
実施例３の第４例によるＳＲＡＭのメモリセルでは、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲート構造は、ｎチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｎＭＩＳ）のＮｃｈ用スタックゲート構造ＮＧと同じであるが、隣接する他のメモリセルと反対側に延びて、素子分離部ＩＳ上に乗り上がる転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲートの一部の構造を、ｐチャネル型ＨＫ／ＭＧトランジスタ（例えば実施例１または実施例２のコア用ｐＭＩＳ）のＰｃｈ用スタックゲート構造ＰＧと同じとする。図４９および図５０には、第１例、第２例、第３例、および第４例を適用したメモリセルの平面レイアウトを示している。
このように、実施例３によれば、ＳＲＡＭにおいても、前述の実施例１と同様に、Ｎｃｈ用ゲートスタック構造のゲートと素子分離部との重なり部分を小さくすることにより、素子分離部からＮｃｈ用ゲートスタック構造のゲートへの酸素の供給を減少させて、ｎチャネル型ＨＫ／ＭＧトランジスタのしきい値電圧の増加を抑制することができる。
実施例４では、本願発明をｎチャネル型ＨＫ／ＭＧトランジスタのゲート構造を有するＭＩＳキャパシタに適用した第１例および第２例について説明する。
本願発明をＭＩＳキャパシタに適用した第１例を、図５１を用いて説明する。図５１（ａ）および（ｂ）は、それぞれＭＩＳキャパシタの要部平面図および要部断面図（図５１（ａ）のＤ−Ｄ′線に沿った要部断面図）である。
第１例によるＭＩＳキャパシタＭＣ１は、半導体基板１の主面上に設けられたｐウェルの活性領域Ｌｐに形成されており、この活性領域Ｌｐは絶縁膜からなる素子分離部２でその周辺を囲まれている。ＭＩＳキャパシタＭＣ１は、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート電極に対応し、活性領域Ｌｐの中央部を、その両端を素子分離部２に乗り上げて第１方向（図５１中のｙ方向）に沿って延びる第１電極Ｇ１と、ｎチャネル型ＨＫ／ＭＧトランジスタのチャネルに対応し、第１電極Ｇ１下の活性領域Ｌｐに形成されるｎ型半導体領域Ｇｃｈおよびｎチャネル型ＨＫ／ＭＧトランジスタのソース・ドレインに対応し、第１電極Ｇ１の両側の活性領域Ｌｐに形成されるｎ型半導体領域Ｇｓｄからなる第２電極Ｇ２と、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜に対応する容量絶縁膜ＣＬとから構成されている。第１電極Ｇ１および第２電極Ｇ２は、それぞれ接続孔６０の内部に形成されたプラグ６１を介して配線６２に接続されている。
従って、ＭＩＳキャパシタＭＣ１の第１電極Ｇ１は、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート電極を構成する導体膜（例えば実施例１または実施例２のコア用ｎＭＩＳのゲート電極７）と同じ導体膜で構成され、容量絶縁膜ＣＬは、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜（例えば実施例１または実施例２のコア用ｎＭＩＳのゲート絶縁膜５ｎｃ）を構成する絶縁膜と同じ絶縁膜で構成されている。
しかし、素子分離部２に乗り上げているＭＩＳキャパシタＭＣ１の第１電極Ｇ１の一部と素子分離部２との間には、ｐチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜を構成する絶縁膜（例えば実施例１または実施例２のコア用ｐＭＩＳのゲート絶縁膜５ｐｃ）と同じ絶縁膜が形成されている。すなわち、活性領域Ｌｐに位置するＭＩＳキャパシタＭＣ１のゲートは、Ｎｃｈ用ゲートスタック構造ＮＧであるが、素子分離部２上に乗り上げたゲートの一部はＰｃｈ用ゲートスタック構造ＰＧである。
次に、本願発明をＭＩＳキャパシタに適用した第２例を、図５２を用いて説明する。図５２（ａ）および（ｂ）は、それぞれＭＩＳキャパシタの要部平面図および要部断面図（図５２（ａ）のＥ−Ｅ′線に沿った要部断面図）である。
第２例によるＭＩＳキャパシタＭＣ２は、活性領域Ｌｐの３方向の素子分離部２に乗り上がる第１電極Ｇ１と、活性領域Ｌｐに形成されるｎ型半導体領域Ｇｃｈ，Ｇｓｄからなる第２電極Ｇ２と、第１電極Ｇ１と第２電極Ｇ２との間に形成される容量絶縁膜ＣＬとから構成されている。
従って、ＭＩＳキャパシタＭＣ２の第１電極Ｇ１は、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート電極を構成する導体膜（例えば実施例１または実施例２のコア用ｎＭＩＳのゲート電極７）と同じ導体膜で構成され、容量絶縁膜は、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜（例えば実施例１または実施例２のコア用ｎＭＩＳのゲート絶縁膜５ｎｃ）を構成する絶縁膜と同じ絶縁膜で構成されている。
しかし、素子分離部２に乗り上げているＭＩＳキャパシタＭＣ２の第１電極Ｇ１の一部と素子分離部２との間には、ｐチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜を構成する絶縁膜（例えば実施例１または実施例２のコア用ｐＭＩＳのゲート絶縁膜５ｐｃ）と同じ絶縁膜が形成されている。すなわち、活性領域Ｌｐに位置するＭＩＳキャパシタＭＣ２のゲートは、Ｎｃｈ用ゲートスタック構造ＮＧであるが、素子分離部２上に乗り上げたゲートの一部はＰｃｈ用ゲートスタック構造ＰＧである。
このように、実施例４によれば、ＭＩＳキャパシタにおいても、前述の実施例１と同様に、Ｎｃｈ用ゲートスタック構造のゲートと素子分離部との重なり部分を小さくすることにより、素子分離部からＮｃｈ用ゲートスタック構造のゲートへの酸素の供給を減少させることができるので、容量絶縁膜ＣＬの膜厚の増加が抑えられて、容量値の低下を抑制することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、ゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成し、ゲート電極をメタル材料で構成するＨＫ／ＭＧトランジスタを有する半導体装置およびその製造に適用することができる。
コア用ｐＭＩＳ形成領域の半導体基板１の主面に形成されたｎ型ウェル４上には、ゲート絶縁膜５ｐｃが形成されている。
次に、図１７に示すように、フォトリソグラフィ法を用いてコア用ｐＭＩＳ形成領域、Ｉ／Ｏ用ｐＭＩＳ形成領域、およびｐチャネル型抵抗素子形成領域を覆うレジストパターン（図示は省略）を形成する。続いて、このレジストパターンをマスクとして、レジストパターンから露出しているＴｉＮ膜３０およびＡｌＯ膜２９を除去した後、レジストパターンを除去する。
次に、図３０に示すように、半導体基板１の主面上に、例えばＨｆＯＮ膜２８を形成する。ＨｆＯＮ膜２８は、例えばＣＶＤ法またはＡＬＤ法を用いて形成され、その厚さは、例えば１ｎｍ程度である。ＨｆＯＮ膜２８に代えて、例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、またはＨｆＯ２膜などの他のハフニウム系絶縁膜を使用することもできる。
また、Ｉ／Ｏ用ｎＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、ＬａＯ膜３２、およびＴｉＮ膜３０と第１多結晶Ｓｉ膜５１と第２多結晶Ｓｉ膜５３との積層膜からなるダミーゲート電極、およびダミー絶縁膜５３ａにより構成されるダミーゲートが形成される。また、Ｉ／Ｏ用ｐＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、第２多結晶Ｓｉ膜５３からなるダミーゲート電極、およびダミー絶縁膜５３ａにより構成されるダミーゲートが形成される。
これにより、コア用ｎＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＬａＯＮ膜２８ｎ（高誘電体膜５ｈｎ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｎｃ）、ＬａＯ膜３２（キャップ膜６ｎ）、およびＴｉＮ膜３０（下層ゲート電極５０Ｄ）と第１金属膜５６（中層ゲート電極５０Ｍ）と第２金属膜５７（上層ゲート電極５０Ｕ）との積層膜からなるゲート電極（ゲート電極５０ｎ）により構成されるＮｃｈ用ゲートスタック構造のゲートが形成される。また、コア用ｐＭＩＳ形成領域に、酸化膜５ｓｃとＨｆＯＮ膜２８（高誘電体膜５ｈｏ）との積層膜からなるゲート絶縁膜（ゲート絶縁膜５ｐｏ）、および第１金属膜５６（中層ゲート電極５０Ｍ）と第２金属膜５７（上層ゲート電極５０Ｕ）との積層膜からなるゲート電極（ゲート電極５０ｐ）により構成されるＰｃｈ用ゲートスタック構造のゲートが形成される。
また、Ｉ／Ｏ用ｎＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＬａＯＮ膜２８ｎとの積層膜からなるゲート絶縁膜、ＬａＯ膜３２、およびＴｉＮ膜３０と第１金属膜５６と第２金属膜５７との積層膜からなるゲート電極により構成されるＮｃｈ用ゲートスタック構造のゲートが形成される。また、Ｉ／Ｏ用ｐＭＩＳ形成領域に、酸化膜５ｓｉｏとＨｆＯＮ膜２８との積層膜からなるゲート絶縁膜、および第１金属膜５６と第２金属膜５７との積層膜からなるゲート電極により構成されるＰｃｈ用ゲートスタック構造のゲートが形成される。
さらに、上記ゲート電極ＦＧ３は、接続孔ＣＮ２内に埋め込まれた導電膜および局所配線を介して、ＣＭＯＳインバータＩＮＶ２の入力端子（負荷用ＭＩＳ（Ｌｄ２）のドレイン、駆動用ＭＩＳ（Ｄｒ２）のドレイン、および転送用ＭＩＳ（Ｔｒ２）のソース）に電気的に接続されている。同様に、上記ゲート電極ＦＧ４は、接続孔ＣＮ２内に埋め込まれた導電膜および局所配線を介して、ＣＭＯＳインバータＩＮＶ１の入力端子（負荷用ＭＩＳ（Ｌｄ１）のドレイン、駆動用ＭＩＳ（Ｄｒ１）のドレイン、および転送用ＭＩＳ（Ｔｒ１）のソース）に電気的に接続されている。
従って、ＭＩＳキャパシタＭＣ２の第１電極Ｇ１は、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート電極を構成する導体膜（例えば実施例１または実施例２のコア用ｎＭＩＳのゲート電極７）と同じ導体膜で構成され、容量絶縁膜ＣＬは、ｎチャネル型ＨＫ／ＭＧトランジスタのゲート絶縁膜（例えば実施例１または実施例２のコア用ｎＭＩＳのゲート絶縁膜５ｎｃ）を構成する絶縁膜と同じ絶縁膜で構成されている。

Claims (16)

  1. 半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部と、
    前記半導体基板の主面に形成され、前記素子分離部に隣接する活性領域と、
    前記活性領域および前記素子分離部の上に形成され、ＬａとＨｆとを含む第１絶縁膜と、
    前記素子分離部の上で前記第１絶縁膜と繋がり、前記第１絶縁膜よりもＬａの含有量が少ないＨｆを含む第２絶縁膜と、
    前記第１絶縁膜および前記第２絶縁膜の上に形成されたゲート電極と、
    を有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、さらに、
    前記ゲート電極の下の前記活性領域に形成されたチャネル領域と、
    前記チャネル領域を挟んで、前記ゲート電極の両側の前記活性領域に形成されたソース領域およびドレイン領域と、
    を有することを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記活性領域と前記第１絶縁膜との間には、酸化膜が形成されていることを特徴とする半導体装置。
  4. 半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部と、
    前記半導体基板の主面の第１領域に形成され、前記素子分離部に囲まれた第１導電型の第１活性領域と、
    前記半導体基板の主面の前記第１領域とは異なる第２領域に形成され、前記素子分離部に囲まれた前記第１導電型とは異なる第２導電型の第２活性領域と、
    前記第１活性領域の上に形成されたＬａとＨｆとを含む第１絶縁膜と、
    前記第２活性領域の上に形成された、前記第１絶縁膜よりもＬａの含有量が少ないＨｆを含む第２絶縁膜と、
    を有し、
    前記第１活性領域と前記第２活性領域との間に前記素子分離部を挟み、
    前記第１活性領域と前記第２活性領域との間に挟まれた前記素子分離部の上で、前記第１絶縁膜と前記第２絶縁膜とが繋がり、
    前記第１絶縁膜および前記第２絶縁膜の上に共有のゲート電極が形成された半導体装置であって、
    前記第１活性領域と前記第２活性領域との間に挟まれた前記素子分離部の上では、前記第１絶縁膜の長さが前記第２絶縁膜の長さよりも短いことを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、さらに、
    前記ゲート電極の下の前記第１活性領域に形成された第１チャネル領域と、
    前記第１チャネル領域を挟んで、前記ゲート電極の両側の前記第１活性領域に形成された前記第２導電型の第１ソース領域および第１ドレイン領域と、
    前記ゲート電極の下の前記第２活性領域に形成された第２チャネル領域と、
    前記第２チャネル領域を挟んで、前記ゲート電極の両側の前記第２活性領域に形成された前記第１導電型の第１ソース領域および第２ドレイン領域と、
    を有することを特徴とする半導体装置。
  6. 請求項４記載の半導体装置において、前記第１活性領域と前記第１絶縁膜との間および前記第２活性領域と前記第２絶縁膜との間には、酸化膜が形成されていることを特徴とする半導体装置。
  7. 請求項４記載の半導体装置において、前記第２絶縁膜は、Ａｌを含むことを特徴とする半導体装置。
  8. 請求項４記載の半導体装置において、前記第１絶縁膜および前記第２絶縁膜は、ＳｉＯ２よりも比誘電率が高い絶縁膜であることを特徴とする半導体装置。
  9. 請求項４記載の半導体装置において、前記ゲート電極は、金属膜および多結晶Ｓｉ膜を下から順に積層した導電体膜であることを特徴とする半導体装置。
  10. 半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部と、
    前記半導体基板の主面に形成され、前記素子分離部に隣接する活性領域と、
    前記活性領域および前記素子分離部の上に形成され、ＬａとＨｆとを含む第１絶縁膜と、
    前記素子分離部の上で前記第１絶縁膜と繋がり、前記第１絶縁膜よりもＬａの含有量が少ないＨｆを含む第２絶縁膜と、
    前記第１絶縁膜および前記第２絶縁膜の上に形成されたゲート電極と、
    前記ゲート電極の両側の前記活性領域に形成されたソース領域およびドレイン領域と、
    を有し、
    前記ゲート電極のゲート幅は、０．４μｍ以下であることを特徴とする半導体装置。
  11. （ａ）半導体基板の主面の第１領域および第２領域を囲んで、酸素原子を含む絶縁膜からなる素子分離部を形成する工程と、
    （ｂ）前記第１領域に第１導電型の第１活性領域を形成する工程と、
    （ｃ）前記第２領域に前記第１導電型とは異なる第２導電型の第２活性領域を形成する工程と、
    （ｄ）前記第１活性領域および前記第２活性領域の表面に第１酸化膜を形成する工程と、
    （ｅ）前記第１酸化膜上にＨｆを含む第３絶縁膜を形成する工程と、
    （ｆ）前記第１領域の前記第３絶縁膜上にＬａを含む第１キャップ膜を形成する工程と、
    （ｇ）前記第２領域の前記第３絶縁膜上にＡｌを含む第２キャップ膜を形成する工程と、
    （ｈ）熱処理を行い、前記第１キャップ膜に含まれるＬａを前記第１領域の前記第３絶縁膜に拡散させて、ＬａとＨｆとを含む第１絶縁膜を形成し、前記第２キャップ膜に含まれるＡｌを前記第２領域の前記第３絶縁膜に拡散させて、ＡｌとＨｆとを含む第２絶縁膜を形成する工程と、
    （ｉ）前記第１絶縁膜および前記第２絶縁膜の上に金属膜および多結晶Ｓｉ膜を順次形成する工程と、
    （ｊ）エッチングにより、前記第１領域に、前記多結晶Ｓｉ膜と前記金属膜とからなる第１ゲート電極および前記第１絶縁膜と前記第１酸化膜からなる第１ゲート絶縁膜を形成し、前記第２領域に、前記多結晶Ｓｉ膜と前記金属膜とからなる第１ゲート電極および前記第２絶縁膜と前記第１酸化膜からなる第２ゲート絶縁膜を形成する工程と、
    （ｋ）前記第１領域の前記第１ゲート電極の両側の前記第１活性領域に、前記第２導電型の第１ソース領域および第１ドレイン領域を形成し、前記第２領域の前記第２ゲート電極の両側の前記第２活性領域に、前記第１導電型の第２ソース領域および第２ドレイン領域を形成する工程と、
    を有する半導体装置の製造方法において、
    前記第１活性領域と前記第２活性領域との間に挟まれた前記素子分離部の上で、前記第１絶縁膜と前記第２絶縁膜とが繋がり、前記第１絶縁膜の長さが前記第２絶縁膜の長さよりも短いことを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、さらに、
    前記（ａ）工程で、前記半導体基板の主面の第３領域および第４領域を囲んで前記素子分離部を形成する工程と、
    前記（ｂ）工程で、前記第３領域に前記第１導電型の第３活性領域を形成する工程と、
    前記（ｃ）工程で、前記第４領域に前記第２導電型の第４活性領域を形成する工程と、
    前記（ｄ）工程で、前記第３活性領域および前記第４活性領域の表面に前記第１酸化膜よりも厚い第２酸化膜を形成する工程と、
    前記（ｅ）工程で、前記第２酸化膜上に前記第３絶縁膜を形成する工程と、
    前記（ｆ）工程で、前記第３領域の前記第３絶縁膜上に前記第１キャップ膜を形成する工程と、
    前記（ｇ）工程で、前記第４領域の前記第３絶縁膜上に前記第２キャップ膜を形成する工程と、
    前記（ｈ）で、前記第１キャップ膜に含まれるＬａを前記第３領域の前記第３絶縁膜に拡散させて、前記第１絶縁膜を形成し、前記第２キャップ膜に含まれるＡｌを前記第４領域の前記第３絶縁膜に拡散させて、前記第２絶縁膜を形成する工程と、
    前記（ｉ）工程で、前記第３領域および前記第４領域の前記第１絶縁膜および前記第２絶縁膜の上に前記金属膜および前記多結晶Ｓｉ膜を順次形成する工程と、
    前記（ｊ）工程で、エッチングにより、前記第３領域に、前記多結晶Ｓｉ膜と前記金属膜とからなる第３ゲート電極および前記第１絶縁膜と前記第２酸化膜からなる第３ゲート絶縁膜を形成し、前記第４領域に、前記多結晶Ｓｉ膜と前記金属膜とからなる第４ゲート電極および前記第２絶縁膜と前記第２酸化膜からなる第４ゲート絶縁膜を形成する工程と、
    前記（ｋ）工程で、前記第３領域の前記第３ゲート電極の両側の前記第３活性領域に、前記第２導電型の第３ソース領域および第３ドレイン領域を形成し、前記第４領域の前記第４ゲート電極の両側の前記第４活性領域に、前記第１導電型の第４ソース領域および第４ドレイン領域を形成する工程と、
    を有し、
    前記第３活性領域と前記第４活性領域との間に挟まれた前記素子分離部の上で、前記第１絶縁膜と前記第２絶縁膜とが繋がり、前記第１絶縁膜の長さが前記第２絶縁膜の長さよりも短いことを特徴とする半導体装置の製造方法。
  13. （ａ）半導体基板の主面の第１領域および第２領域を囲んで、酸素原子を含む絶縁膜からなる素子分離部を形成する工程と、
    （ｂ）前記第１領域に第１導電型の第１活性領域を形成する工程と、
    （ｃ）前記第２領域に前記第１導電型とは異なる第２導電型の第２活性領域を形成する工程と、
    （ｄ）前記第１活性領域および前記第２活性領域の表面に酸化膜を形成する工程と、
    （ｅ）前記第１領域に、Ｈｆを含む第３絶縁膜、Ｌａを含む第１キャップ膜、第１金属膜、および第１多結晶Ｓｉ膜からなる積層膜を形成し、
    前記第２領域に、前記第３絶縁膜および第２多結晶Ｓｉ膜からなる積層膜を形成する工程と、
    （ｆ）エッチングにより、前記第１領域に、前記第１多結晶Ｓｉ膜と前記第１金属膜とからなるダミー第１ゲート電極および前記第３絶縁膜と前記酸化膜とからなる第１ゲート絶縁膜を形成し、前記第２領域に、前記第２多結晶Ｓｉからなる第２ゲート電極および前記第３絶縁膜および前記酸化膜とからなるダミー第２ゲート絶縁膜を形成する工程と、
    （ｇ）前記第１領域の前記ダミー第１ゲート電極の両側の前記第１活性領域に、前記第２導電型の第１ソース領域および第１ドレイン領域を形成し、前記第２領域の前記ダミー第２ゲート電極の両側の前記第２活性領域に、前記第１導電型の第２ソース領域および第２ドレイン領域を形成する工程と、
    （ｈ）前記半導体基板の主面上に、前記第１ダミーゲート電極および前記第２ダミーゲート電極を覆う層間絶縁膜を形成した後、前記第１ダミーゲート電極および前記第２ダミーゲート電極が露出するまで、前記層間絶縁膜を研磨する工程と、
    （ｉ）前記第１領域の前記第１多結晶Ｓｉ膜を除去して、底面に前記第１金属膜が露出する第１凹部を形成し、前記第２領域の前記第２多結晶Ｓｉ膜を除去して、底面に前記第３絶縁膜が露出する第２凹部を形成する工程と、
    （ｊ）前記第１凹部および前記第２凹部のそれぞれの内部に、第２金属膜を埋めみ、前記第１領域に、前記第１金属膜と前記第２金属膜とからなる第１ゲート電極を形成し、前記第２領域に、前記第２金属膜からなる第２ゲート電極を形成する工程と、
    を有する半導体装置の製造方法において、
    前記第１活性領域と前記第２活性領域との間に挟まれた前記素子分離部の上で、前記第１絶縁膜と前記第２絶縁膜とが繋がり、前記第１絶縁膜の長さが前記第２絶縁膜の長さよりも短いことを特徴とする半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、さらに、
    前記（ａ）工程で、前記半導体基板の主面の第３領域および第４領域を囲んで、前記素子分離部を形成する工程と、
    前記（ｂ）工程で、前記第３領域に前記第１導電型の第３活性領域を形成する工程と、
    前記（ｃ）工程で、前記第４領域に前記第２導電型の第４活性領域を形成する工程と、
    前記（ｄ）工程で、前記第３活性領域および前記第４活性領域の表面に前記酸化膜を形成する工程と、
    前記（ｅ）工程で、前記第３領域および前記第４領域に、前記第３絶縁膜および前記第２多結晶Ｓｉ膜からなる積層膜を形成する工程と、
    前記（ｆ）工程で、エッチングにより、前記第３領域に、前記第２多結晶Ｓｉ膜からなる第３ゲート電極および前記第３絶縁膜と前記酸化膜とからなる第３ゲート絶縁膜を形成し、前記第４領域に、前記第２多結晶Ｓｉからなる第４ゲート電極および前記第３絶縁膜と前記酸化膜とからなる第４ゲート絶縁膜を形成する工程と、
    前記（ｇ）工程で、前記第３領域の前記第３ゲート電極の両側の前記第３活性領域に、前記第２導電型の第３ソース領域および第３ドレイン領域を形成し、前記第４領域の前記第４ゲート電極の両側の前記第４活性領域に、前記第１導電型の第４ソース領域および第４ドレイン領域を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  15. 半導体基板の主面に、駆動用電界効果トランジスタおよび負荷用電界効果トランジスタからなる一対のＣＭＯＳインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続された一対の転送用電界効果トランジスタとでメモリセルを構成したＳＲＡＭを有し、
    前記駆動用電界効果トランジスタおよび前記転送用電界効果トランジスタは、前記半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部に囲まれた第１導電型の第１活性領域に形成され、
    前記負荷用電界効果トランジスタは、前記素子分離部に囲まれた第２導電型の第２活性領域に形成され、
    前記駆動用電界効果トランジスタおよび前記負荷用電界効果トランジスタは、同じ導電体膜からなる共有のゲート電極を有する半導体装置であって、
    前記第１活性領域の上にＬａとＨｆとを含む第１絶縁膜が形成され、
    前記第２活性領域の上に、前記第１絶縁膜よりもＬａの含有量が少ないＨｆを含む第２絶縁膜が形成され、
    前記第１活性領域と前記第２活性領域との間に挟まれた前記素子分離部の上で、前記第１絶縁膜と前記第２絶縁膜とが繋がり、
    前記第１活性領域と前記第２活性領域との間に挟まれた前記素子分離部の上では、前記第１絶縁膜の長さが前記第２絶縁膜の長さよりも短いことを特徴とする半導体装置。
  16. 半導体基板の主面に、駆動用電界効果トランジスタおよび負荷用電界効果トランジスタからなる一対のＣＭＯＳインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続された一対の転送用電界効果トランジスタとでメモリセルを構成したＳＲＡＭを有し、
    前記駆動用電界効果トランジスタおよび前記転送用電界効果トランジスタは、前記半導体基板の主面に形成された酸素原子を含む絶縁膜からなる素子分離部に囲まれた第１導電型の第１活性領域に形成され、
    前記負荷用電界効果トランジスタは、前記素子分離部に囲まれた第２導電型の第２活性領域に形成され、
    隣接する２つのメモリセルにそれぞれ形成された転送用電界効果トランジスタが、同じ導電体膜からなる共有のゲート電極を有する半導体装置であって、
    前記第１活性領域の上にＬａとＨｆとを含む第１絶縁膜が形成され、
    前記第２活性領域の上に、前記第１絶縁膜よりもＬａの含有量が少ないＨｆを含む第２絶縁膜が形成され、
    一方のメモリセルの前記転送用電界効果トランジスタが形成された一方の前記第１活性領域と他方のメモリセルの前記転送用電界効果トランジスタが形成された他方の前記第１活性領域との間に挟まれた前記素子分離部の上に、第２絶縁膜が形成され、
    前記素子分離部の上に形成された前記第２絶縁膜を介して、前記一方の前記第１活性領域に形成された前記第１絶縁膜と、前記他方の前記第１活性領域に形成された前記第１絶縁膜とが繋がっていることを特徴とする半導体装置。
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