TWI396259B - 動態隨機存取記憶體之凹溝渠通道之自我對準方法 - Google Patents

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Chung Lin Huang
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    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Description

動態隨機存取記憶體之凹溝渠通道之自我對準方法
本發明係有關於一種應用於半導體領域之自行對準方法，尤指一種可解決曝光對準後對不準(Mis-aligned)問題之動態隨機存取記憶體之凹溝渠通道之自我對準方法。
隨著積體電路製程技術的不斷進步，積體電路元件的尺寸也縮小到100nm以下，在意義上象徵進入一個技術的新紀元。目前晶圓基板上每單位面積之電子元件數越高，則其所表現的效能越高(容積越大、操作速度越快與功率消耗越低)，倘若還要更進一步增加晶圓基板每單位面積之電子元件數，勢必需要製造更微小尺寸的電子元件，如此就需要發展提升製程技術的解析度，才可以有更多的電子元件設置於晶圓基板上；然而，這意味著更多與更複雜挑戰的出現，因為縮小元件的技術是有極限的，於製程中會碰到許多技術的瓶頸。
在半導體製造之積體電路(IC)生產與發展過程中，其中光微影術(Optical Lithography)扮演了重要角色，其中光微影術之改良大多數都以光學改良的方式，去提升圖案轉移(Pattern Transfer)的解析度(Resolution)，降低線寬的臨界尺寸(CD：Critical Dimension)，用以增加晶圓基板每單位面積之電子元件數。
但目前半導體製造技術在光學微影技術上存在一定的尺寸極限，其係受到光學的物理限制，因此線寬無法縮小，使得圖案轉移的解析度無法提高；除此之外，當電子元件尺寸越小，目前黃光微影方式之疊對精度(Overlay)的控制亦趨困難的。同時在其他微影技術如電子束微影(E-beam)、超紫外光微影(EUV)等亦面臨實際生產力(Throughput)及器械材料研發的瓶頸。
請參考第一A圖至第一C圖所示，第一A圖至第一C圖大略示意目前動態隨機存取記憶體之自行對準方法，該自行對準方法包括步驟如下：
首先，於一基材1a的表面形成一包含有複數個淺溝渠隔離(Shallow Trench Isolation)結構11a與複數個凹溝渠通道12a之目標層2a，其中所述淺溝渠隔離結構11a位於所述凹溝渠通道12a之間。
接著，於所述目標層2a上沉積複數層介電層3a，而所述介電層3a除覆蓋形成於所述目標層2a與所述淺溝渠隔離結構11a的表面外，所述介電層3a亦覆蓋充填所述凹溝渠通道12a。
當所述介電層3a形成後，依電子電路設計需求，選擇性地對部分之所述目標層2a進行離子佈植製程處理，從而形成一離子佈植區13a。
接著，利用曝光對準方法選擇性地移除部份之所述介電層3a，更詳細說明的是，上述曝光對準方法即藉由光微影術(Optical Lithography)製程與蝕刻(Etching)製程圖樣化所述介電層3a，從而於所述目標層2a中的所述凹溝渠通道12a上突出形成有複數個結構單體14a。
然，上述方法卻有以下缺點：在執行曝光對準方法時，由於目前製程之疊對精度(Overlay)控制不易，導致蝕刻製程後對不準(Mis-aligned)的問題產生，進而產生出記憶胞到另一記憶胞發生漏電(cell-to-cell field leakage)的問題。
緣是，本發明人有感上述缺失之可改善，提出一種設計合理且有效改善上述缺失之本發明。
本發明之主要目的，在於提供一種動態隨機存取記憶體之凹溝渠通道之自我對準方法，其應用於堆疊式動態隨機存取記憶體(Stack Dynamic Random Access Memory)的製造過程中，該自我對準方法可以避免曝光對準後對不準(Mis-aligned)因素所衍生的問題，以提高製程的良率。
本發明之另一目的，在於提供一種動態隨機存取記憶體之凹溝渠通道之自我對準方法，藉此自我對準方法能有效提升積體電路產品的集積密度。
為了達成上述之目的，本發明係提供一種動態隨機存取記憶體之凹溝渠通道之自我對準方法，所述自我對準方法係應用於堆疊式動態隨機存取記憶體(Stack Dynamic Random Access Memory)的製造過程中，而所述自我對準方法包括以下步驟：提供一基底，所述基底表面依序形成一具有複數個淺溝渠隔離(Shallow Trench Isolation)結構之目標層、阻擋層以及一襯層；圖樣化所述襯層、所述阻擋層與所述目標層，形成複數個貫穿所述襯層與所述阻擋層並且伸入所述目標層內之凹溝渠通道(Recess Trench Channel)；形成一介電層，以覆蓋充填所述凹溝渠通道；選擇性地於所述目標層形成一離子參雜區；移除部份之所述介電層，以裸露出所述凹溝渠通道之部分；以複數種填充材料堆疊形成一填充層，以覆蓋充填所述凹溝渠通道；移除部份之所述填充層，以裸露出所述凹溝渠通道之部分；形成一保護層，以覆蓋充填所述凹溝渠通道；移除形成於所述襯層之表面上的所述保護層；以及移除所述襯層，藉此而在對應所述凹溝渠通道之處自我對準形成突出於所述目標層之上的複數個結構單體。
本發明具有以下有益的效果：本發明相較於習知技術簡單，能克服隨著電晶體元件密集度提高後，曝光對準的對不準(Mis-aligned)所衍生的問題，使得製程良率提高；再者，本發明係使用現行之半導體製程，因此無須開發任何新材料或製程。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。
請參閱第二圖所示，並參考第三A圖至第三J圖，本發明係提供一種動態隨機存取記憶體之凹溝渠通道之自我對準方法，該自我對準方法係應用於堆疊式動態隨機存取記憶體(Stack Dynamic Random Access Memory)的製造過程中，該自我對準方法乃利用製作出凹溝渠通道(Recess Trench Channel)的方式，而以所述凹溝渠通道作為自行對準之指定位置，依序地填充入半導體材料，藉此無需以光微影術進行對準，從而解決習知曝光對準後對不準(Mis-aligned)之問題，且所述自我對準方法的步驟簡單，並具有提升良率之效果，本發明揭露之自我對準方法包括如下步驟：
S110：首先，提供一基底10，並且於所述基底10表面依序堆疊形成有一目標層12、一阻擋層14與一襯層16，所述基底10之材料選擇為矽、砷化鎵、氮化鎵、應變矽、矽化鍺、碳化矽、鑽石、磊晶層或其他材料，而所述目標層12、所述阻擋層14與所述襯層16係可藉由光微影術(Optical Lithography)製程與蝕刻(Etching)製程進行圖樣化，其中所述目標層12先以淺溝渠隔離(Shallow Trench Isolation)製程進行處理，從而於所述目標層12中形成複數個淺溝渠隔離(Shallow Trench Isolation)結構122，由於上述淺溝渠隔離製程係半導體領域技藝人員經常使用的習知技術手段，故在此不加詳述其細部的製程步驟。
另需說明的是，所述襯層16係以薄膜沉積(Thin Film Deposition)製程形成於所述目標層12的表面，其中所述薄膜沉積製程可為物理氣相沉積(Physical Vapor Deposition,PVD)製程或化學氣相沉積(Chemical Vapor Deposition,CVD)製程，而所述襯層16之材料可選擇為氧化物(Oxide)。
S111：當所述基底10之表面依序堆疊形成具有所述淺溝渠隔離結構122之所述目標層12、所述阻擋層14以及所述襯層16後，以光微影術製程與蝕刻製程圖樣化部份之所述襯層16、部份之所述阻擋層14與部分之所述目標層12，從而形成複數個凹溝渠通道(Recess Trench Channel)124，而所述凹溝渠通道124係貫穿所述襯層16、所述阻擋層14並且伸入所述目標層12內(如第三B圖所示)，其中所述凹溝渠通道124位於所述淺溝渠隔離結構122之間。
S112：接著，以一介電層18覆蓋於所述襯層16的表面，更進一步說明的是，所述介電層18係藉由薄膜沉積製程形成於所述襯層16上，並且沉積的所述介電層18覆蓋填滿所述凹溝渠通道124(如第三C圖所示)，其中上述薄膜沉積製程可選擇使用物理氣相沉積製程或化學氣相沉積製程，而所述介電層18之材料可使用多晶矽(Poly-Silicon)。
S113：依據電子電路設計需求，選擇性地對所述目標層12之部分區域進行離子佈植(Ion Implantation)製程處理，使離子穿透所述介電層18、所述襯層16及所述阻擋層14並且植入所述目標層12內，從而形成一離子參雜區126，其中可依據所植入的離子定義所述離子參雜區126為P型井區或是為N型井區；另值得一提的是，植入的離子可為鋅離子(Zn2+)、氟離子(F-)、氮離子(N-)、氧離子(02-)、碳離子(C4+)、氬離子(Ar+)、硼離子(B+)、磷離子(P+)、砷離子(AS+)或銻離子(Sb+)。
此外，必須說明的是，因所述目標層12經離子佈植製程處理，因此如第三D圖所示，所述目標層12分為陣列(Array)區A與週邊(Periphery)區P。
S114：當所述離子參雜區126形成後，接著移除部份之所述介電層18，更進一步而言，係藉由化學機械研磨(Chemical Mechanical Polishing,CMP)製程來移除形成於所述襯層16表面的所述介電層18。
隨後，利用反蝕刻(Etch Back)製程移除所述凹溝渠通道124內的部分之所述介電層18，而裸露出凹溝渠通道124之部分，亦即所述凹溝渠通道124內仍保留有部份之所述介電層18(如第三E圖所示)。
S115：接著，形成一填充層20覆蓋於所述襯層16的表面，其中所述填充層20係藉由薄膜沉積製程形成於所述襯層16的表面，其中，沉積的所述填充層20覆蓋填滿所述凹溝渠通道124(如第三F圖所示)。
更進一步而言，所述填充層20乃由多種填充材料所依序堆疊而成的，其中所述填充層的層數並不限定，其係依據設計製造需求來決定，而在本實施例中，所述填充層20係由至少三種填充材料依序沉積形成的，所述填充材料分別為鈦(Ti)、氮化鎢(WN)及鎢(W)。
須提及的是，上述薄膜沉積製程可選擇使用物理氣相沉積製程或化學氣相沉積製程。
S116：移除部份之所述填充層20，更進一步而言，係藉由化學機械研磨製程來移除形成於所述襯層16表面的所述填充層20。
隨後，利用反蝕刻製程移除所述凹溝渠通道124內的部分之所述填充層20，從而裸露出凹溝渠通道124之部分，更詳細說明的是，所述凹溝渠通道124內仍保留有部份之所述填充層20，其中所述填充層20堆疊形成於所述介電層18上(如第三G圖所示)。
S117：在所述凹溝渠通道124內形成有所述介電層18以及所述填充層20後，形成一保護層22覆蓋於所述襯層16的表面，其中所述保護層22的形成係利用薄膜沉積製程將所述保護層22形成於所述襯層16的表面，並且沉積的所述保護層22覆蓋填滿所述凹溝渠通道124(如第三H圖所示)。
值得一提的是，上述薄膜沉積製程係為物理氣相沉積製程或化學氣相沉積製程，而所述保護層22之材料係為氮化矽(SiN)。
S118：於所述保護層22填滿所述凹溝渠通道124後，進一步以化學機械研磨製程進行平坦化處理，從而移除部份之所述保護層22，對此更詳細說明的是，移除形成於所述襯層16表面的所述保護層22，而保留充填於所述凹溝渠通道124內之所述保護層22，讓所述保護層22堆疊形成於所述填充層20上，並且充填於所述凹溝渠通道內之所述填充層20與所述襯層16大約齊平(如第三1圖所示)。
S119：最後，以所述阻擋層14當作保護遮罩，藉由蝕刻製程移除形成於所述目標層12之上的所述襯層16，亦即將形成於所述阻擋層14之表面的所述襯層16蝕刻移除，從而在對應所述凹溝渠通道124之處自我對準形成突出於所述目標層12表面之複數個結構單體24(如第三J圖所示)，更進一步說明的是，所述結構單體24係由所述介電層18、所述填充層20及所述保護層22依序堆疊組成的。
另外一提的是，上述蝕刻製程可選用乾式蝕刻(Dry Etching)製程或濕式蝕刻(Wet Etching)製程。
綜上所述，本發明之動態隨機存取記憶體之凹溝渠通道之自我對準方法具有下列諸項優點：
1、使用本發明之方法，其製程較為簡單，且能避免蝕刻的對不準(Mis-aligned)所衍生的問題，換言之，本發明之製程的良率較高。
2、本發明與現行之半導體製程相容無須開發任何新材料或製程。
3、另外，由於本發明解決了對不準(Mis-aligned)的問題，因此進而改善記憶胞到另一記憶胞漏電(cell-to-cell field leakage)之問題。
惟以上所述僅為本發明之較佳實施例，非意欲侷限本發明之專利保護範圍，故舉凡運用本發明說明書及圖式內容所為之等效變化，均同理皆包含於本發明之權利保護範圍內，合予陳明。
 (習知)
1a．．．基材
11a．．．淺溝渠隔離結構
12a．．．凹溝渠通道
13a．．．離子佈植區
14a．．．結構單體
2a．．．目標層
3a．．．介電層
(本發明)
10．．．基底
12．．．目標層
122．．．淺溝渠隔離結構
124．．．凹溝渠通道
126．．．離子參雜區
14．．．阻擋層
16．．．襯層
18．．．介電層
20．．．填充層
22．．．保護層
24．．．結構單體
A．．．陣列區
P．．．週邊區
第一A圖至第一C圖係為習知動態隨機存取記憶體之自行對準方法之示意圖。
第二圖係為本發明之動態隨機存取記憶體之凹溝渠通道之自我對準方法之步驟圖。
第三A圖至第三J圖係為本發明之動態隨機存取記憶體之凹溝渠通道之自我對準方法之製造流程圖。
10．．．基底
12．．．目標層
122．．．淺溝渠隔離結構
124．．．凹溝渠通道
126．．．離子參雜區
14．．．阻擋層
18．．．介電層
20．．．填充層
22．．．保護層
24．．．結構單體
A．．．陣列區
P．．．週邊區

Claims (23)

  1. 一種動態隨機存取記憶體之凹溝渠通道之自我對準方法，所述自我對準方法係應用於堆疊式動態隨機存取記憶體(Stack Dynamic Random Access Memory)的製造過程中，而所述自我對準方法包括以下步驟：提供一基底，所述基底表面依序形成一具有複數個淺溝渠隔離(Shallow Trench Isolation)結構之目標層、阻擋層以及一襯層；圖樣化所述襯層、所述阻擋層與所述目標層，形成複數個貫穿所述襯層與所述阻擋層並且伸入所述目標層內之凹溝渠通道(Recess Trench Channel)；形成一介電層，以覆蓋充填所述凹溝渠通道；選擇性地於所述目標層形成一離子參雜區；移除部份之所述介電層，以裸露出所述凹溝渠通道之部分；以複數種填充材料堆疊形成一填充層，以覆蓋充填所述凹溝渠通道；移除部份之所述填充層，以裸露出所述凹溝渠通道之部分；形成一保護層，以覆蓋充填所述凹溝渠通道；移除形成於所述襯層之表面上的所述保護層；以及移除所述襯層，藉此而在對應所述凹溝渠通道之處自我對準形成突出於所述目標層之上的複數個結構單體。
  2. 如申請專利範圍第1項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，所述目標層內之所述淺溝渠隔離結構係以淺溝渠隔離(Shallow Trench Isolation)製程形成。
  3. 如申請專利範圍第1項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，所述凹溝渠通道的形成係藉由光微影術(Optical Lithography)製程與蝕刻(etching)製程圖樣化部份之所述襯層、部分之所述阻擋層與部分之所述目標層。
  4. 如申請專利範圍第1項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，所述凹溝渠通道位於所述淺溝渠隔離結構之間。
  5. 如申請專利範圍第1項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，所述襯層係以薄膜沉積(Thin Film Deposition)製程形成於所述目標層之上。
  6. 如申請專利範圍第5項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，所述薄膜沉積製程為物理氣相沉積(Physical Vapor Deposition,PVD)製程或化學氣相沉積(Chemical Vapor Deposition,CVD)製程。
  7. 如申請專利範圍第5項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，所述襯層之材料為氧化物(Oxide)。
  8. 如申請專利範圍第1項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，以薄膜沉積製程形成所述介電層於所述襯層表面，進而以所述介電層填滿所述凹溝渠通道。
  9. 如申請專利範圍第8項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，所述介電層為多晶矽(Poly-Silicon)。
  10. 如申請專利範圍第1項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，所述離子參雜區的形成係以離子佈植(Ion Implantation)製程，選擇性地使離子穿透所述介電層、所述襯層及所述阻擋層而植入所述目標層內。
  11. 如申請專利範圍第10項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，所述離子參雜區為P型井區或是為N型井區。
  12. 如申請專利範圍第10項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，所述離子為鋅離子(Zn2+)、氟離子(F-)、氮離子(N-)、氧離子(O2-)、碳離子(C4+)、氬離子(Ar+)、硼離子(B+)、磷離子(P+)、砷離子(As+)或銻離子(Sb+)。
  13. 如申請專利範圍第1項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，移除部份之所述介電層，裸露出所述凹溝渠通道之部分之形成方法包括：以化學機械研磨(Chemical Mechanical Polishing,CMP)製程移除所述襯層表面的所述介電層；以及以反蝕刻(Etch Back)製程移除所述凹溝渠通道內的部分之所述介電層，而裸露出所述凹溝渠通道之部分。
  14. 如申請專利範圍第1項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，以薄膜沉積製程形成所述填充層於所述襯層表面，進而以所述填充層填滿所述凹溝渠通道。
  15. 如申請專利範圍第14項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，所述填充層係由至少三種填充材料依序沉積形成。
  16. 如申請專利範圍第15項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，所述填充材料依序為鈦(Ti)、氮化鎢(WN)及鎢(W)。
  17. 如申請專利範圍第1項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，移除部份之所述填充層，裸露出所述凹溝渠通道之部分之形成方法包括：以化學機械研磨製程移除所述襯層表面的所述填充層；以及以反蝕刻製程移除所述凹溝渠通道內的部分之所述填充層，而裸露出所述凹溝渠通道之部分。
  18. 如申請專利範圍第1項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，以薄膜沉積製程形成所述保護層於所述襯層表面，進而以所述填充層填滿所述凹溝渠通道。
  19. 如申請專利範圍第18項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，所述保護層為氮化矽(SiN)。
  20. 如申請專利範圍第18項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，以化學機械研磨製程移除所述襯層表面的所述保護層。
  21. 如申請專利範圍第1項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，移除所述襯層之方法係以蝕刻(Etching)製程移除形成於所述阻擋層表面上的所述襯層。
  22. 如申請專利範圍第21項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，蝕刻(etching)製程為乾式蝕刻(Dry Etching)製程或濕式蝕刻(Wet Etching)製程。
  23. 如申請專利範圍第1項所述之動態隨機存取記憶體之凹溝渠通道之自我對準方法，其中，所述結構單體係依序由所述介電層、所述填充層及所述保護層所組成。
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