TWI809866B - 具有位元線保護襯墊之半導體元件的製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件的製備方法，包括形成一溝槽以從一半導體基底的一上表面延伸到該半導體基底中；以及形成一閘極介電層以加襯該溝槽。該製備方法亦包括形成一閘極電極層在該溝槽中以及在該半導體基底的該上表面上；以及形成一位元線結構在該半導體基底的一源極/汲極區上。該位元線結構包括一保護襯墊，具有一U形輪廓並直接接觸該閘極介電層的一上部。該閘極電極層的形成包括執行一第一沉積製程；在該第一沉積製程之後執行一第一蝕刻製程；以及在該第一蝕刻製程之後執行一第二沉積製程。

Description

具有位元線保護襯墊之半導體元件的製備方法
本申請案主張美國第17/677,008號專利申請案之優先權(即優先權日為「2022年2月22日」)，其內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件的製備方法。特別是有關於一種具有位元線保護襯墊之半導體元件的製備方法。
對於許多現代應用，半導體元件是不可或缺的。隨著電子科技的進步，半導體元件的尺寸變得越來越小，於此同時提供較佳的功能以及包含較大的積體電路數量。由於半導體元件的規格小型化，實現不同功能的半導體元件之不同型態與尺寸規模，整合(integrated)並封裝(packaged)在一單一模組中。再者，許多製造步驟執行於各式不同型態之半導體裝置的整合(integration)。
然而，該等半導體元件的製造與整合包含許多複雜步驟與操作。在該等半導體元件中的整合變得越加複雜。該等半導體元件之製造與整合的複雜度中的增加可能造成多個缺陷，例如在該導電結構中形成的懸突(overhang)及/或孔洞(voids)，這是由於難以填滿高深寬比之溝槽所 導致的。據此，有持續改善該等半導體元件之製造流程的需要，以便解決該等問題。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件的製備方法。該製備方法包括形成一溝槽，該溝槽從一半導體基底的一上表面延伸進入該半導體基底中；以及形成一閘極介電層以加襯該溝槽。該製備方法亦包括形成一閘極電極層在該溝槽中以及在該半導體基底的該上表面上。形成該閘極電極包括：執行一第一沉積製程；在該第一沉積製程之後執行一第一蝕刻製程；以及在該第一蝕刻製程之後執行一第二沉積製程。該製備方法亦包括形成一位元線結構在該半導體基底的一源極/汲極區上，其中該位元線結構具有一保護襯墊，該保護襯墊具有一U形輪廓且直接接觸該閘極介電層的一上部。
在一實施例中，在該第一沉積製程期間，一閘極電極材料沉積在該閘極介電層與該半導體基底的該上表面上，且一間隙被該閘極電極材料所圍繞。在一實施例中，在該第一蝕刻製程期間，加寬該間隙。在一實施例中，在該第一蝕刻製程之前，該閘極電極材料在該半導體基底的該上表面上具有一厚度，且在該第一蝕刻製程之後，減少該閘極電極材料的該厚度。在一實施例中，形成該閘極電極層還包括：在該第二沉積製程之後，執行一第二蝕刻製程，其中該第一蝕刻製程與該第二蝕刻製程為乾蝕刻製程；以及在該第二蝕刻製程之後，執行一第三沉積製程。在一實施 例中，該製備方法還包括：蝕刻該閘極電極層以形成一凹陷在該閘極電極層的一餘留部分上，以使該閘極電極層之該餘留部分的一上表面低於該半導體基底的該上表面；以及形成一介電罩蓋層以覆蓋該閘極電極層的該餘留部分以及該半導體基底的該上表面。在一實施例中，製備方法，還包括：移除該介電罩蓋層的一部分，以暴露鄰近該閘極電極層之該餘留部分處的一源極/汲極區，以及形成一位元線結構在該源極/汲極區上。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括形成一溝槽，該溝槽從一半導體基底的一上表面延伸進入該半導體基底中；以及形成一閘極介電層以加襯該溝槽。該製備方法亦包括形成一閘極電極層在該溝槽中以及在該半導體基底的該上表面上。形成該閘極電極包括：沉積一第一閘極電極材料在該閘極介電層與該半導體基底的該上表面上，且一第一間隙被該第一閘極電極材料所圍繞。形成該閘極電極還包括：蝕刻該第一閘極電極材料以加寬該第一間隙，以使一第一開口被該第一閘極電極材料的一餘留部分所圍繞，其中該第一開口的一上寬度大於該第一間隙的一上寬度。該製備方法亦包括形成一位元線結構在該半導體基底的一源極/汲極區上，其中該位元線結構具有一保護襯墊，該保護襯墊具有一U形輪廓且直接接觸該閘極介電層的一上部。
在一實施例中，該製備方法還包括：在形成該閘極介電層之前，形成一阻障層在該閘極介電層上；凹陷該閘極電極層與該阻障層，以形成一閘極結構；以及形成一介電罩蓋層在該閘極結構上。在一實施例中，形成該閘極介電層還包括：沉積一第二閘極電極材料在該第一閘極電極材料的該餘留部分上。在一實施例中，一第二間隙被該第二閘極電極材料所圍繞。在一實施例中，在該第一間隙的一最下表面與該半導體基底的 該上表面之間的一第一距離，大於該第二間隙的一最下表面與該半導體基底的該上表面之間的一第二距離。在一實施例中，形成該閘極電極層還包括：蝕刻該第二閘極電極材料以加寬該第二間隙，以使一第二開口被該第二閘極電極材料的一餘留部分所圍繞，其中該第二開口的一上寬度大於該第二間隙的一上寬度。在一實施例中，形成該閘極電極層還包括：沉積一第三閘極電極材料在該第二閘極電極材料的一餘留部分上，其中該第一閘極電極材料、該第二閘極電極材料以及該第三閘極電極材料包含鎢。
本揭露之再另一實施例提供一種半導體元件的製備方法。該製備方法包括形成一溝槽，該溝槽從一半導體基底的一上表面延伸進入該半導體基底中；以及形成一閘極介電層以加襯該溝槽。該製備方法亦包括形成一閘極電極層在該溝槽中以及在該半導體基底的該上表面上。形成該閘極電極層包括：沉積一第一閘極電極材料在該閘極介電層與該半導體基底的該上表面上，且一第一間隙被該第一閘極電極材料所圍繞。形成該閘極電極層還包括：蝕刻該第一閘極電極材料以減少該第一閘極電極材料在該半導體基底之該上表面上的一厚度；以及在蝕刻該第一閘極電極材料之後，沉積一第二閘極電極材料在該第一閘極電極材料的一餘留部分上。該製備方法亦包括形成一位元線結構在該半導體基底的一源極/汲極區上，其中該位元線結構具有一保護襯墊，該保護襯墊具有一U形輪廓且直接接觸該閘極介電層的一上部。
在一實施例中，在蝕刻該第一閘極電極材料期間加大該第一間隙，以使在沉積該第二閘極電極材料之前，一第一開口被該第一閘極電極材料的該餘留部分所圍繞，且該第一開口的一上寬度大於該第一間隙的一上寬度。在一實施例中，形成該閘極電極層還包括：蝕刻該第二閘極 電極材料以減少該第二閘極電極材料在該半導體基底之該上表面上的一厚度。在一實施例中，在蝕刻該第二閘極電極材料期間，加大被該第二閘極電極材料所圍繞的一第二間隙，以使一第二開口被該第二閘極電極材料的一餘留部分所圍繞。在一實施例中，該第一閘極電極材料與該第二閘極電極材料包含鎢，且用於蝕刻該第一閘極電極材料的一蝕刻劑包含N2。在一實施例中，該製備方法還包括：蝕刻該閘極電極層以形成一凹陷在該溝槽中；以及形成一介電罩蓋層在該凹陷中以及在該半導體基底的該上表面上，以使該介電罩蓋層的一部分被該閘極介電層所圍繞。
依據本揭露，提供一半導體元件的製備方法之一些實施例。該製備方法包括形成一閘極電極層在一半導體基底上，且在該半導體基底中的一溝槽則被該閘極電極層所填滿。該閘極電極層的形成包括依序執行的一第一沉積製程、一第一蝕刻製程以及一第二沉積製程。藉由在該第一沉積製程與該第二沉積製程之間執行一第一蝕刻製程，可避免在該閘極電極層的內側形成多個缺陷(例如多個懸突或多個孔洞)。再者，可藉由該第一蝕刻製程而減少該閘極電極層在該半導體基底上的厚度，進而導致應力的減少。因此，可改善整體元件效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10:製備方法
100:半導體元件
101:半導體基底
101T:上表面
103:絕緣結構
105:源極/汲極區
107:圖案化遮罩
110:溝槽
113:摻雜區
115:閘極介電層
117:阻障層
117’:阻障層
119:閘極電極層
119’:閘極電極層
119’T:上表面
119a:第一閘極電極材料
119a’:第一閘極電極材料
119b:第二閘極電極材料
119b’:第二閘極電極材料
119c:第三閘極電極材料
120a:第一間隙
120b:第二間隙
125:閘極結構
130a:第一開口
130b:第二開口
133:下位元線層
133':餘留部分
134:位元線結構
135:上位元線層
135':餘留部分
137:保護襯墊
137':餘留部分
140:凹陷
143:介電罩蓋層
147:圖案化遮罩
150:開口
BS1:下表面
BS2:下表面
D1:第一距離
D2:第二距離
OP1:懸突部
OP2:懸突部
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
S211:子步驟
S213:子步驟
S215:子步驟
S217:子步驟
S219:子步驟
S23:步驟
S25:步驟
S27:步驟
S29:步驟
T1:厚度
T2:厚度
TC1:上角落
TC2:上角落
W1:上寬度
W2:上寬度
W3:上寬度
W4:上寬度
當與附圖一起閱讀時，從以下詳細描述中可以最好地理解本揭露的各方面。應當理解，根據業界的標準慣例，各種特徵並非按比例繪製。事實上，為了清楚討論，可以任意增加或減少各種特徵的尺寸。
圖1是流程示意圖，例示本揭露一些實施例之半導體元件的製備方法。
圖2是流程示意圖，例示本揭露一些實施例在製備半導體元件期間，形成一閘極電極層的一中間階段。
圖3是剖視示意圖，例示本揭露一些實施例在製備半導體元件期間，形成多個絕緣結構在半導體基底中的一中間階段。
圖4是剖視示意圖，例示本揭露一些實施例在製備半導體元件期間，形成多個源極/汲極區在半導體基底中的一中間階段。
圖5是剖視示意圖，例示本揭露一些實施例在製備半導體元件期間，形成多個溝槽在半導體基底中的一中間階段。
圖6是剖視示意圖，例示本揭露一些實施例在製備半導體元件期間，形成多個摻雜區在該等溝槽的各底部處的一中間階段。
圖7是剖視示意圖，例示本揭露一些實施例在製備半導體元件期間，形成多個閘極介電層以加襯該等溝槽的一中間階段。
圖8是剖視示意圖，例示本揭露一些實施例在製備半導體元件期間，形成一阻障層的一中間階段。
圖9是剖視示意圖，例示本揭露一些實施例在製備半導體元件期間，形成一第一閘極電極材料的一中間階段。
圖10是剖視示意圖，例示本揭露一些實施例在製備半導體元件期 間，蝕刻第一閘極電極材料的一中間階段。
圖11是剖視示意圖，例示本揭露一些實施例在製備半導體元件期間，形成一第二閘極電極材料的一中間階段。
圖12是剖視示意圖，例示本揭露一些實施例在製備半導體元件期間，蝕刻第二閘極電極材料的一中間階段。
圖13是剖視示意圖，例示本揭露一些實施例在製備半導體元件期間，形成一第三閘極電極材料的一中間階段。
圖14是剖視示意圖，例示本揭露一些實施例在製備半導體元件期間，形成一閘極結構而埋置在半導體基底中的一中間階段。
圖15是剖視示意圖，例示本揭露一些實施例在製備半導體元件期間，形成一介電罩蓋層在閘極結構上的一中間階段。
圖16是剖視示意圖，例示本揭露一些實施例在製備半導體元件期間，形成一開口在介電罩蓋層中的一中間階段。
圖17是剖視示意圖，例示本揭露一些實施例在製備半導體元件期間，形成一下位元線層的一中間階段。
圖18是剖視示意圖，例示本揭露一些實施例在製備半導體元件期間，形成一上位元線層的一中間階段。
圖19是剖視示意圖，例示本揭露一些實施例在製備半導體元件期間，形成一位元線結構的一中間階段。
圖20例示本揭露一些實施例的透視示意圖以及二電子顯微鏡影像。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而 言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1是流程示意圖，例示本揭露一些實施例之半導體元件100的製備方法10，且製備方法10包括步驟S11、S13、S15、S17、S19、S21、S23、S25、S27以及S29。圖2是流程示意圖，例示本揭露一些實施例在圖1之製備方法10中步驟S21的多個子步驟，且步驟S21包括子步驟S211、S213、S215、S217以及S219。
先簡短介紹圖1的步驟S11到S29以及圖2的子步驟S211到S219，然後結合下列圖式進行詳細敘述。如圖1所示，製備方法10以步驟S11開始，其為多個絕緣結構以及多個源極/汲極區形成在一半導體基底中。在一些實施例中，該等絕緣結構在該等源極/汲極區之前所形成。在步驟S13，多個溝槽形成在該半導體基底中。在一些實施例中，該等溝槽 從該半導體基底的一上表面延伸進入該半導體基底中所形成。
在步驟S15，多個摻雜區形成在該等溝槽的各底部處。在一些實施例中，該等摻雜區的製作技術包含一離子植入製程。在步驟S17，形成多個閘極介電層以加襯該等溝槽。在一些實施例中，該等閘極介電層並未在該半導體基底的該上表面上延伸。在步驟S19，一阻障層形成在該等溝槽中以及在該半導體基底上。在一些實施例中，該等閘極介電層與該半導體基底的該上表面被該阻障層所覆蓋。在步驟S21，一閘極電極層形成在該等溝槽中以及在該半導體基底上。在一些實施例中，形成該閘極電極層包括多個子步驟，其將於後結合圖2進行詳細描述。
在步驟S23，凹陷該閘極電極層與該阻障層以形成多個閘極結構在該等溝槽中。在一些實施例中，多個凹陷形成在該等閘極結構上，以使該等閘極結構的各上表面位在比該半導體基底的該上表面更低的一位面處。在步驟S25，一介電罩蓋層形成在該等閘極結構與該半導體基底上。在一些實施例中，該介電罩蓋層延伸進入該等凹陷中的該等部分被該等閘極介電層所圍繞。在步驟S27，部分移除該介電罩蓋層以暴露在該等閘極結構之間的該源極/汲極區。在一些實施例中，形成一位元線開口以穿經該介電罩蓋層。
在步驟S29，一位元線結構形成在該等閘極結構之間的該源極/汲極區上。在一些實施例中，一下位元線層形成在該位元線開口中並覆蓋該介電罩蓋層，一上位元線層形成在該下位元線層上，並圖案化該下位元線層與該上位元線層以形成該位元線結構。在該位元線結構形成之後，即獲得半導體元件100。在一些實施例中，半導體元件100為一動態隨機存取記憶體(DRAM)，且該等閘極電極為多個埋入字元線(WL)。
如圖2所示，步驟S21開始於子步驟S211，其為執行一第一沉積製程以沉積一第一閘極電極材料。在一些實施例中，該第一閘極電極材料共形地沉積在該等溝槽中且在該半導體基底的該上表面延伸。此外，多個第一間隙被該第一閘極電極材料所圍繞。在子步驟S213，在該第一閘極電極材料上執行一第一蝕刻製程。在一些實施例中，藉由該第一蝕刻製程而加寬(或加大)該等第一間隙，而加寬(或加大)的該等第一間隙定義成多個第一開口。該等第一開口被該第一閘極電極材料的該餘留部分所圍繞。再者，在該第一蝕刻製程期間，減少該第一閘極電極材料在該半導體基底之該上表面上的一厚度。
在步驟S215，執行一第二沉積製程以沉積一第二閘極電極材料。在一些實施例中，該第二閘極電極材料共形地沉積在該等第一開口中且在該半導體基底的該上表面上延伸。此外，可形成被該第二閘極電極材料所圍繞的多個第二間隙。若是未形成該等第二間隙，或是該等第二間隙足夠淺以避免在所得的該閘極電極層中形成明顯的缺陷(例如懸突及/或孔洞)的話，則在子步驟S215之後可以完成步驟S21，且製備方法10(圖1)可直接進行步驟S23。在這些例子中，所得的該閘極電極層由該第一閘極電極材料的該餘留部分以及該第二閘極電極材料所組成。
若是該等第二間隙足夠深以造成未期望的缺陷形成的話，步驟S21可進行到子步驟S217，其為在該第二閘極電極材料上執行一第二蝕刻製程。類似該第一蝕刻製程，該第二蝕刻製程加寬(或加大)該等第二間隙，且加寬(或加大)的該等第二間隙定義成多個第二開口。該等第二開口被該第二閘極電極材料的該餘留部分所圍繞。再者，在該第二蝕刻製程期間，可減小該第二閘極電極材料在該半導體基底之該上表面上的一厚 度。
在步驟S219，執行一第三沉積製程以沉積一第三閘極電極材料。在一些實施例中，該第三閘極電極材料共形地沉積在該等第二開口中且在該半導體基底的該上表面上延伸，然後，製備方法10(圖1)可進行到步驟S23。在這些例子中，所得的該閘極電極層是由該第一閘極電極材料的該餘留部分、該第二閘極電極材料的該餘留部分以及該第三閘極電極材料所組成。
在一些實施例中，形成被該第三閘極電極材料所圍繞的多個第三間隙，該等第三間隙足夠深以造成缺陷形成(例如懸突及/或孔洞)，在子步驟S219之後以及在圖1的步驟S23之前，可重複地執行一蝕刻製程以及接續的一沉積製程，其類似於該第二蝕刻製程以及該第三沉積製程。
圖3到圖19是剖視示意圖，例示本揭露一些實施例藉由圖1的製備方法以及圖2的多個子步驟所製備之半導體元件100的不同階段。
如圖3所示，提供一半導體基底101。半導體基底101可為一半導體晶圓，例如矽晶圓。替代地或是此外，半導體基底101可包含元素(elementary)半導體材料、化合物(compound)半導體材料及/或合金半導體材料。元素半導體材料的例子可包括結晶矽(crystal silicon)、多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、鍺及/或鑽石，但並不以此為限。化合物半導體材料的例子可包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)，但並不以此為限。合金半導體材料的例子可包括矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷 化鎵銦(GaInAs)、磷化鎵銦(GaInP)及/或磷砷化鎵銦(GaInAsP)，但並不以此為限。
在一些實施例中，半導體基底101包括一磊晶層(epitaxial layer)。舉例來說，半導體基底101具有一磊晶層，覆蓋一塊狀(bulk)半導體上。在一些實施例中，半導體基底101為一絕緣體上覆半導體(semiconductor-on-insulator)基底，其可包括一基底、一埋入氧化物層(buried oxide layer)以及一半導體層，而埋入氧化物層位在基底上，半導體層位在埋入氧化物層上，而絕緣體上覆半導體基底例如一絕緣體上覆矽(silicon-on-insulator，SOI)基底、一絕緣體上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或一絕緣體上覆鍺(germanium-on-insulator，GOI)基底。絕緣體上覆半導體基底可使用氧離子佈植分離(separation by implanted oxygen，SIMOX)、晶圓接合(wafer bonding)及/或其他可應用的方法製造。
仍請參考圖3，依據一些實施例，多個絕緣結構103形成在半導體基底101中以界定多個主動區，且該等絕緣結構103為淺溝隔離(STI)結構。在一些實施例中，該等絕緣結構103從半導體基底101的一上表面101T延伸到半導體基底101中。此外，該等絕緣結構103可包含氧化矽、氮化矽、氮氧化矽或是其他可應用的介電材料，而該等絕緣結構103的形成可包括形成一圖案化遮罩(圖未示)在半導體基底101的上表面101T上、藉由使用該圖案化遮罩當作一遮罩而蝕刻半導體基底101以形成多個開口(圖未示)、沉積一介電材料在該等開口中以及在半導體基底101上，以及研磨該介電材料直到半導體基底101的上表面101T暴露為止。
接著，如圖4所示，依據一些實施例，多個源極/汲極(S/D) 區105形成在半導體基底101中。個別的步驟繪示在如圖1所示的製備方法10中的步驟S11。在一些實施例中，該等S/D區105的製作技術包含一或多個離子植入製程，而P型摻雜物或N型摻雜物可植入到該等主動區中以形成該等S/D區105，P型摻雜物例如硼(B)、鎵(Ga)或銦(In)，N型摻雜物例如磷(P)或砷(As)，其取決於半導體元件100的設計需要。
如圖5所示，依據一些實施例，在該等S/D區105形成之後，一圖案化遮罩107可形成在半導體基底101的上表面101T上，且多個溝槽110藉由使用圖案化遮罩107當作一遮罩以執行一蝕刻製程而形成在半導體基底101中。個別的步驟繪示在如圖1所示的製備方法10中的步驟S13。
圖案化遮罩107的製作技術可包含一沉積製程以及一圖案化製程。用於形成圖案化製程107的沉積製程可為一化學氣相沉積(CVD)製程、一高密度電漿CVD(HDCVD)製程、一旋轉塗佈製程或是其他可應用的製程。用於形成圖案化遮罩107的圖案化製程可包括一微影製程以及一蝕刻製程。微影製程可包括光阻塗佈(例如旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影該光阻、沖洗(rinsing)以及乾燥(例如硬烘烤)，且蝕刻製程可包括一乾蝕刻製程、一濕蝕刻製程或其組合。
在一些實施例中，用於形成該等溝槽110的蝕刻製程包括一乾蝕刻製程、一濕蝕刻製程或其組合。在一些實施例中，該等溝槽110從半導體基底101的上表面101T朝下延伸到半導體基底101中。在一些實施例中，該等溝槽110穿經該等S/D區105，甚至在比該等S/D區105之各下表面更低的一位面處延伸。
接下來，如圖6所示，依據一些實施例，多個摻雜區形成 在該等溝槽110的各底部處。個別的步驟繪示在如圖1所示的製備方法10中的步驟S15。在一些實施例中，多個摻雜區113的製作技術包含使用圖案化遮罩107當作一遮罩而執行一或多個離子植入製程。
離子植入製程的多個摻雜物可包括多個氟基(fluorine-based)離子。在一些實施例中，例如BF3 +與BF2 2+的氟化硼離子經由該等溝槽110而摻雜進入半導體基底101。離子植入製程的能量與濃度經配置以提升一通道的一臨界電壓，且離子植入製程的能量與濃度可取決於該通道之操作條件(operation conditions)以及操作特性(operation characteristics)而進行調整。在該等摻雜區113形成之後，可移除圖案化遮罩107。
然後，如圖7所示，依據一些實施例，形成多個閘極介電層115以加襯該等溝槽110。個別的步驟繪示在如圖1所示的製備方法10中的步驟S17。在一些實施例中，該等溝槽110的各內側壁與各下表面共形地被該等閘極介電層115所覆蓋。在一些實施例中，該等閘極介電層115包含氧化矽、氮化矽、氮氧化矽、具有高介電常數(high-k)的一介電材料或是其組合。在一些實施例中，該等閘極介電層115的製作技術包含一熱氧化製程、一CVD製程、一物理氣相沉積(PVD)製程、一原子層沉積(ALD)製程、其他可應用的製程或是其組合。
接著，如圖8所示，依據一些實施例，一阻障層117形成在該等溝槽110中以及在半導體基底101上。個別的步驟繪示在如圖1所示的製備方法10中的步驟S19。在一些實施例中，半導體基底101的上表面101T以及在該等溝槽110中的該等閘極介電層115共形地被阻障層117所覆蓋。
在一些實施例中，阻障層117包含TiN，而阻障層117的製作技術包含一CVD製程、一PVD製程、一ALD製程、一金屬有機CVD(MOCVD)製程、一噴濺製程、一鍍覆製程或其他可應用的製程。在一些其他實施例中，阻障層117包含Ta、TaN、Ti、CoW、其他可應用的材料或是其組合。
如圖9到圖13所示，依據一些實施例，在阻障層117形成之後，一閘極電極層119形成在該等溝槽110中以及在半導體基底101上。個別的步驟繪示在如圖1所示的製備方法10中的步驟S21。如圖9所示，依據一些實施例，閘極電極層119的形成開始於子步驟S211，其為執行一第一沉積製程以共形地沉積一第一閘極電極材料119a在該等溝槽110中(圖8)且在半導體基底101的上表面101T上延伸。在一些實施例中，第一閘極電極材料119a覆蓋阻障層117，且多個第一間隙120a被第一閘極電極材料119a所圍繞。
在一些實施例中，第一閘極電極材料119a具有多個懸突部OP1，鄰近阻障層117的多個上角落TC1(圖8)設置。該等懸突部OP1可導因於在填滿多個高深寬比之溝槽中的困難，例如該等溝槽110(圖8)。在一些實施例中，在該等第一間隙120a關閉(或密封)之前(例如相同溝槽110之該等懸突部OP1為實體連接)，應該終止第一沉積製程。在一些實施例中，第一閘極電極材料119a包含鎢(W)。在一些實施例中，第一閘極電極材料119a包含多晶矽、Al、Cu、Ni、Co、其他導電材料或是其組合。再者，依據一些實施例，第一閘極電極材料119a的製作技術包含一CVD製程。
在一些實施例中，雖然可應用任何適合的前驅物，但第一 沉積製程使用例如氟化鎢(WF6)以及氫(H2)的多個前驅物。在使用氟化鎢以及氫當作該等前驅物之一例示的實施例中，化學嗆相沉積製程可在一溫度以及一壓力下執行，該溫度介於大約300℃到大約400℃之間，該壓力大約為40torr。然而，可使用任何適合的製程條件。
如圖10所示，依據一些實施例，在第一沉積製程執行之後，閘極電極層119進行到子步驟S213，其為在第一閘極電極材料上119a上執行一第一蝕刻製程。應當理解，蝕刻該等懸突部OP1以便加寬該等第一間隙120a，且加寬(或加大)的該等第一間隙120a定義成多個第一開口130a。該等第一開口130a被第一閘極電極材料119a’的餘留部分所圍繞。
在一些實施例中，第一蝕刻製程為一乾蝕刻製程。舉例來說，第一蝕刻製程包括使用例如N2的一氮基(nitrogen-based)蝕刻氣體，且氣體流量大約為40sccm。在一例示實施例中，第一蝕刻製程可以一施加偏壓而植入，該施加偏壓大約為50W，且持續時間(duration)大約為20秒。
請參考圖9及圖10，每一個第一間隙120a具有一上寬度W1，且每一個第一開口130a具有一上寬度W2。在一些實施例中，上寬度W2大於上寬度W1。再者，在第一蝕刻製程之前，第一閘極電極材料119a在半導體基底101的上表面101T上具有一厚度T1。在第一蝕刻製程之後，第一閘極電極材料119a’的餘留部分在半導體基底101的上表面101T上具有一厚度T2。在一些實施例中，厚度T1大於厚度T2。因此，可藉由執行第一蝕刻製程而減少在半導體基底101之上表面101T上所累積之應力。
接下來，如圖11所示，依據一些實施例，閘極電極層119的形成進行到子步驟S215，其為執行一第二沉積製程以共形地沉積一第 二閘極電極材料119b在該等第一開口130a中(圖10)，且在半導體基底101的上表面101T上延伸。在一些實施例中，第二閘極電極材料119b覆蓋第一閘極電極材料119a’的餘留部分，且多個第二間隙120b被第二閘極電極材料119b所圍繞。
在一些實施例中，第二閘極電極材料119b具有多個懸突部OP2，鄰近第一閘極電極材料119a’之餘留部分的各上角落TC2(圖10)設置。類似於該等懸突部OP1，該等懸突部OP2可導因於在填滿高深寬比之該等開口的困難，例如該等第一開口130a(圖10)。在一些實施例中，在該等第二間隙120b關閉(或是封閉)之前(相同開口之該等懸突部OP2為實體連接)，應該終止第二沉積製程。
用於形成第二閘極電極材料119b的一些材料與製程類似於或相同於用於形成第一閘極電極材料116a的材料與製程，且在文中不再重複其細節。在一些實施例中，第一閘極電極材料119a與第二閘極電極材料119b包含相同的材料(例如鎢)，且其製作技術包含使用相同前驅物的相同製程，例如使用氟化鎢以及氫當作前驅物的化學氣相沉積製程。
請參考圖9及圖11，一第一距離D1界定在該等第一間隙120a的最下表面BS1與半導體基底101的上表面101T之間，且一第二距離D2界定在該等第二間隙120b的最下表面BS2與半導體基底101的上表面101T之間。在一些實施例中，第一距離D1大於第二距離D2。換言之，該等第一間隙120a的最下表面BS1可位在比該等第二間隙120b的最下表面BS2等低的一位面處。
如上所述，若是並未形成該等第二間隙120b，或足夠淺以避免在所得的該閘極電極層中形成明顯的缺陷(例如懸突及/或孔洞)的話， 半導體元件100的製備方法可直接進行到圖14，其意指在第二沉積製程執行之後，可略過圖11及圖12，且即為圖13的結構。在這些例子中，所得的該閘極電極層(例如圖13的閘極電極層119)是由第一閘極電極材料119a’的餘留部分以及第二閘極電極材料119b所組成。
如圖12所示，依據一些實施例，若是該等第二間隙120b足夠深以造成未期望的缺陷形成的話，閘極電極層119的形成則進行到子步驟S217，其為在第二閘極電極材料119b上執行一第二蝕刻製程。應當理解，蝕刻該等懸突部OP2以便加寬(或加大)該等第二間隙120b，且加寬(或加大)的該等第二間隙120b定義成多個第二開口130b。該等第二開口130a被第二閘極電極材料119b’的餘留部分所圍繞。
在一些實施例中，第二蝕刻製程為一乾蝕刻製程。舉例來說，第二蝕刻製程包括使用例如N2的一氮基(nitrogen-based)蝕刻氣體，且氣體流量大約為40sccm。在一例示實施例中，第二蝕刻製程可以一施加偏壓而植入，該施加偏壓大約為50W，且持續時間(duration)大約為20秒。
請參考圖11及圖12，每一個第二間隙120bb具有一上寬度W3，且每一個第二開口130b具有一上寬度W4。在一些實施例中，上寬度W4大於上寬度W3。再者，在第二蝕刻製程之前，第二閘極電極材料119b在半導體基底101的上表面101T上具有一厚度T3。在第二蝕刻製程之後，第二閘極電極材料119b’的餘留部分在半導體基底101的上表面101T上具有一厚度T4。在一些實施例中，厚度T3大於厚度T4。因此，可藉由執行第二蝕刻製程而減少在半導體基底101之上表面101T上所累積之應力。再者，在一些實施例中，上寬度W4小於上寬度W2。
接下來，如圖13所示，依據一些實施例，閘極電極層119可形成進行到子步驟S219，其為執行一第三沉積製程以沉積一第三閘極電極材料119c在該等第二開口130b中(圖12)，以及在半導體基底101的上表面101T上延伸。在一些實施例中，第三閘極電極材料119c覆蓋第二閘極電極材料119b’的餘留部分。
用於形成第三閘極電極材料119c的一些材料與製程類似於或相同於用於形成第一閘極電極材料119a的材料與製程，且在文中不再重複其細節。在一些實施例中，第一閘極電極材料119a、第二閘極電極材料119b以及第三閘極電極材料119c包含相同材料(例如鎢)，且其製作技術包含使用相同前驅物的相同製程，例如使用氟化鎢以及氫當作前驅物的化學氣相沉積製程。
如圖13所示，依據一些實施例，在第三沉積製程執行之後，即獲得閘極電極層119，且閘極電極層119由第一閘極電極材料119a’的餘留部分、第二閘極電極材料119b’的餘留部分以及第三閘極電極材料119c所組成。如上所述，需要可重複執行一蝕刻製程以及接續的一沉積製程，例如類似於第二蝕刻製程以及第三沉積製程。
接著，如圖14所示，依據一些實施例，凹陷閘極電極層119與阻障層117以形成多個閘極結構125。個別的步驟繪示在如圖1所示的製備方法10中的步驟S23。在一些實施例中，經由一回蝕製程而凹陷閘極電極層119與阻障層117，且該等閘極結構125包括閘極介電層115、蝕刻的阻障層117’以及蝕刻的閘極電極層119’。此外，依據一些實施例，在該等閘極結構125上獲得多個凹陷140，以使蝕刻的閘極電極層119’的上表面119’T位在比半導體基底101的上表面101T更低的一位面處。
接下來，如圖15所示，依據一些實施例，一介電罩蓋層143形成在該等閘極結構125上且在半導體基底101的上表面101T上延伸。個別的步驟繪示在如圖1所示的製備方法10中的步驟S25。在一些實施例中，介電罩蓋層143包含氧化矽、氮化矽、氮氧化矽或其他可應用的介電材料，且介電罩蓋層143的製作技術包含一CVD製程、一PVD製程、一旋轉塗佈製程、其他可應用的製程或是其組合。
如圖16所示，依據一些實施例，在介電罩蓋層143形成之後，一圖案化遮罩147形成在介電罩蓋層143上，且使用圖案化遮罩147當作一遮罩而執行一蝕刻製程以部分移除介電罩蓋層143，以暴露在該等閘極結構125之間的S/D區105。個別的步驟繪示在如圖1所示的製備方法10中的步驟S27。在一些實施例中，在該等閘極結構125之間的S/D區105藉由穿經介電罩蓋層143的一開口150而暴露。
用於形成圖案化遮罩147的一些製程類似於或相同於用於形成圖5之圖案化遮罩107的製程，且在文中不再重複其細節。用於形成開口150的蝕刻製程可包括一乾蝕刻製程、一濕蝕刻製程或其組合。在開口150(例如位元線開口150)形成之後，可移除圖案化遮罩147。
接著，如圖17所示，依據一些實施例，一保護襯墊137以及一下位元線層133形成在介電罩蓋層143上。在一些實施例中，開口150(圖16)被下位元線層133以及保護襯墊137所填滿。再者，下位元線層133可為一單層，包含摻雜多晶矽、金屬、金屬矽化物或金屬化合物，或這是其可為一多層，包含上述材料的任意組合。此外，下位元線層133的製作技術可包含一沉積製程，例如一CVD製程、一PVD製程、一ALD製程、一MOCVD製程、一噴濺製程或是其他可應用的製程。
在一些實施例中，保護襯墊137直接接觸閘極介電層115的一上部。在一些實施例中，保護襯墊137包含一材料，該材料具有改善下位元線層133與S/D區105之間的黏性的一功能，以及抑制下位元線層133之多個元件原子的擴散。該材料的例子包括W、TiN、Ti、Ta、WN、WSiN、TiSiN、TaN以及TaSiN。保護襯墊137的製作技術可包含CVD、PVD、ALD或任何其他所屬技術領域中所熟知之適當的方法。
然後，如圖18所示，依據一些實施例，一上位元線層135形成在下位元線層133上。在一些實施例中，上位元線層135包括多層。再者，上位元線層135可包括一金屬或一金屬化合物。
接下來，圖案化上位元線層135與下位元線層133以及保護襯墊137，以形成一位元線結構134。如圖19所示，依據一些實施例，位元線結構134位在兩相鄰閘極結構125之間的S/D區105上。個別的步驟繪示在如圖1所示的製備方法10中的步驟S29。在一些實施例中，上位元線層135以及下位元線層133經由一蝕刻製程而圖案化。舉例來說，位元線結構134的形成包括形成一圖案化遮罩(圖未示)在上位元線層135上，以及藉由使用該圖案化遮罩當作一遮罩而蝕刻上位元線層135與下位元線層133。
位元線結構134包括上位元線結構135的餘留部分135'與下位元線層133的餘留部分133'以及保護襯墊137的餘留部分137'。在一些實施例中，上位元線結構135的餘留部分135'與下位元線層133的餘留部分133'具有多個對準的側壁。在位元線結構134形成之後，即獲得半導體元件100。在一些實施例中，半導體元件100為一動態隨機存取記憶體(DRAM)，而該等閘極電極125為多個埋入字元線(WL)。
圖20例示本揭露一些實施例的透視示意圖以及二電子顯微鏡影像。圖3到圖19是沿著圖20中之Y軸所視的剖視示意圖。應當理解，如圖20所示，依據一些實施例，每一個閘極結構125(例如該等埋入字元線)形成為一馬鞍形狀。
本揭露提供一種具有多個埋入閘極結構125之半導體元件100的製備方法。該製備方法包括形成閘極電極層119在該等溝槽110中以及在半導體基底101的上表面101T上。在一些實施例中，閘極電極層119的形成至少包括依序執行一第一沉積製程、一第一蝕刻製程以及一第二沉積製程。藉由執行在第一沉積製程與第二沉積製程之間的第一蝕刻製程，可避免在閘極電極層119的內側形成缺陷(例如懸突或孔洞)。再者，藉由執行第一蝕刻製程而可減少閘極電極層119在半導體基底101之上表面101T上的厚度，其導致一降低的應力。因此，可改善整體元件的效能。
本揭露之一實施例提供一種半導體元件的製備方法。該製備方法包括形成一溝槽，該溝槽從一半導體基底的一上表面延伸進入該半導體基底中；以及形成一閘極介電層以加襯該溝槽。該製備方法亦包括形成一閘極電極層在該溝槽中以及在該半導體基底的該上表面上。形成該閘極電極包括：執行一第一沉積製程；在該第一沉積製程之後執行一第一蝕刻製程；以及在該第一蝕刻製程之後執行一第二沉積製程。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括形成一溝槽，該溝槽從一半導體基底的一上表面延伸進入該半導體基底中；以及形成一閘極介電層以加襯該溝槽。該製備方法亦包括形成一閘極電極層在該溝槽中以及在該半導體基底的該上表面上。形成該閘極電極包括：沉積一第一閘極電極材料在該閘極介電層與該半導體基底 的該上表面上，且一第一間隙被該第一閘極電極材料所圍繞。形成該閘極電極還包括：蝕刻該第一閘極電極材料以加寬該第一間隙，以使一第一開口被該第一閘極電極材料的一餘留部分所圍繞，其中該第一開口的一上寬度大於該第一間隙的一上寬度。
本揭露之再另一實施例提供一種半導體元件的製備方法。該製備方法包括形成一溝槽，該溝槽從一半導體基底的一上表面延伸進入該半導體基底中；以及形成一閘極介電層以加襯該溝槽。該製備方法亦包括形成一閘極電極層在該溝槽中以及在該半導體基底的該上表面上。形成該閘極電極層包括：沉積一第一閘極電極材料在該閘極介電層與該半導體基底的該上表面上，且一第一間隙被該第一閘極電極材料所圍繞。形成該閘極電極層還包括：蝕刻該第一閘極電極材料以減少該第一閘極電極材料在該半導體基底之該上表面上的一厚度；以及在蝕刻該第一閘極電極材料之後，沉積一第二閘極電極材料在該第一閘極電極材料的一餘留部分上。
本揭露的該等實施例具有一些有利的特徵。藉由在該沉積製程之間執行一或多個蝕刻製程，可避免在該閘極電極層內側形成缺陷(例如懸突或孔洞)，並可改善整體元件效能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應 實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
100:半導體元件
101:半導體基底
103:絕緣結構
105:源極/汲極區
113:摻雜區
115:閘極介電層
117’:阻障層
119’:閘極電極層
125:閘極結構
133':餘留部分
134:位元線結構
135':餘留部分
137':餘留部分
143:介電罩蓋層

Claims (20)

  1. 一種半導體元件的製備方法，包括：形成一溝槽，該溝槽從一半導體基底的一上表面延伸進入該半導體基底中；形成一閘極介電層以加襯該溝槽；形成一閘極電極層在該溝槽中以及在該半導體基底的該上表面上，其中形成該閘極電極層包括：執行一第一沉積製程；在該第一沉積製程之後執行一第一蝕刻製程；以及在該第一蝕刻製程之後執行一第二沉積製程；形成一位元線結構在該半導體基底的一源極/汲極區上，其中該位元線結構具有一保護襯墊，該保護襯墊具有對稱的一U形輪廓且直接接觸該閘極介電層的一上部，其中該源極/汲極區的一頂面低於該保護襯墊的一頂面。
  2. 如請求項1所述之半導體元件的製備方法，其中在該第一沉積製程期間，一閘極電極材料沉積在該閘極介電層與該半導體基底的該上表面上，且一間隙被該閘極電極材料所圍繞。
  3. 如請求項2所述之半導體元件的製備方法，其中在該第一蝕刻製程期間，加寬該間隙。
  4. 如請求項2所述之半導體元件的製備方法，其中在該第一蝕刻製程之前，該閘極電極材料在該半導體基底的該上表面上具有一厚度，且在該第一蝕刻製程之後，減少該閘極電極材料的該厚度。
  5. 如請求項1所述之半導體元件的製備方法，其中形成該閘極電極層還包括：在該第二沉積製程之後，執行一第二蝕刻製程，其中該第一蝕刻製程與該第二蝕刻製程為乾蝕刻製程；以及在該第二蝕刻製程之後，執行一第三沉積製程。
  6. 如請求項1所述之半導體元件的製備方法，還包括：蝕刻該閘極電極層以形成一凹陷在該閘極電極層的一餘留部分上，以使該閘極電極層之該餘留部分的一上表面低於該半導體基底的該上表面；以及形成一介電罩蓋層以覆蓋該閘極電極層的該餘留部分以及該半導體基底的該上表面。
  7. 如請求項6所述之半導體元件的製備方法，還包括：移除該介電罩蓋層的一部分，以暴露鄰近該閘極電極層之該餘留部分處的一源極/汲極區。
  8. 一種半導體元件的製備方法，包括：形成一溝槽，該溝槽從一半導體基底的一上表面延伸進入該半導 體基底中；形成一閘極介電層以加襯該溝槽；形成一閘極電極層在該溝槽中以及在該半導體基底的該上表面上，其中形成該閘極電極層包括：沉積一第一閘極電極材料在該閘極介電層與該半導體基底的該上表面上，其中一第一間隙被該第一閘極電極材料所圍繞；以及蝕刻該第一閘極電極材料以加寬該第一間隙，以使一第一開口被該第一閘極電極材料的一餘留部分所圍繞，其中該第一開口的一上寬度大於該第一間隙的一上寬度；以及形成一位元線結構在該半導體基底的一源極/汲極區上，其中該位元線結構具有一保護襯墊，該保護襯墊具有對稱的一U形輪廓且直接接觸該閘極介電層的一上部，其中該源極/汲極區的一頂面低於該保護襯墊的一頂面。
  9. 如請求項8所述之半導體元件的製備方法，還包括：在形成該閘極介電層之前，形成一阻障層在該閘極介電層上；凹陷該閘極電極層與該阻障層，以形成一閘極結構；以及形成一介電罩蓋層在該閘極結構上。
  10. 如請求項8所述之半導體元件的製備方法，其中形成該閘極電極層還包括：沉積一第二閘極電極材料在該第一閘極電極材料的該餘留部分上。
  11. 如請求項10所述之半導體元件的製備方法，其中一第二間隙被該第 二閘極電極材料所圍繞。
  12. 如請求項11所述之半導體元件的製備方法，其中在該第一間隙的一最下表面與該半導體基底的該上表面之間的一第一距離，大於該第二間隙的一最下表面與該半導體基底的該上表面之間的一第二距離。
  13. 如請求項11所述之半導體元件的製備方法，其中形成該閘極電極層還包括：蝕刻該第二閘極電極材料以加寬該第二間隙，以使一第二開口被該第二閘極電極材料的一餘留部分所圍繞，其中該第二開口的一上寬度大於該第二間隙的一上寬度。
  14. 如請求項13所述之半導體元件的製備方法，其中形成該閘極電極層還包括：沉積一第三閘極電極材料在該第二閘極電極材料的一餘留部分上，其中該第一閘極電極材料、該第二閘極電極材料以及該第三閘極電極材料包含鎢。
  15. 一種半導體元件的製備方法，包括：形成一溝槽，該溝槽從一半導體基底的一上表面延伸進入該半導體基底中；形成一閘極介電層以加襯該溝槽；以及形成一閘極電極層在該溝槽中以及在該半導體基底的該上表面上，其中形成該閘極電極層包括：沉積一第一閘極電極材料在該閘極介電層與該半導體基底的該 上表面上，其中一第一間隙被該第一閘極電極材料所圍繞；蝕刻該第一閘極電極材料以減少該第一閘極電極材料在該半導體基底之該上表面上的一厚度；以及在蝕刻該第一閘極電極材料之後，沉積一第二閘極電極材料在該第一閘極電極材料的一餘留部分上；以及形成一位元線結構在該半導體基底的一源極/汲極區上，其中該位元線結構具有一保護襯墊，該保護襯墊具對稱的有一U形輪廓且直接接觸該閘極介電層的一上部，其中該源極/汲極區的一頂面低於該保護襯墊的一頂面。
  16. 如請求項15所述之半導體元件的製備方法，其中在蝕刻該第一閘極電極材料期間加大該第一間隙，以使在沉積該第二閘極電極材料之前，一第一開口被該第一閘極電極材料的該餘留部分所圍繞，且該第一開口的一上寬度大於該第一間隙的一上寬度。
  17. 如請求項15所述之半導體元件的製備方法，其中形成該閘極電極層還包括：蝕刻該第二閘極電極材料以減少該第二閘極電極材料在該半導體基底之該上表面上的一厚度。
  18. 如請求項17所述之半導體元件的製備方法，其中在蝕刻該第二閘極電極材料期間，加大被該第二閘極電極材料所圍繞的一第二間隙，以使一第二開口被該第二閘極電極材料的一餘留部分所圍繞。
  19. 如請求項15所述之半導體元件的製備方法，其中該第一閘極電極材料與該第二閘極電極材料包含鎢，且用於蝕刻該第一閘極電極材料的一蝕刻劑包含N2。
  20. 如請求項15所述之半導體元件的製備方法，還包括：蝕刻該閘極電極層以形成一凹陷在該溝槽中；以及形成一介電罩蓋層在該凹陷中以及在該半導體基底的該上表面上，以使該介電罩蓋層的一部分被該閘極介電層所圍繞。
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