CN112736082B - 半导体元件及其制备方法 - Google Patents

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Abstract

本公开提供一种半导体元件及其制备方法。该半导体元件包括一埋入字元线、一堆叠纳米线结构、一第一源极/漏极区与一第二源极/漏极区，以及一位元线接触点与一电容接触点，该埋入字元线为在一基底中并沿一第一方向延伸，该第一源极/漏极区与该第二源极/漏极区位于该堆叠纳米线结构的相对两侧，该位元线接触点与该电容接触点分别位于该第一源极/漏极区与该第二源极/漏极区上；以及该半导体元件的制备方法。

Description

半导体元件及其制备方法
技术领域
本公开主张2019年10月28日申请的美国正式申请案第16/665,451号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
背景技术
半导体集成电路产业已经历一段快速发展期。在集成电路材料与设计的先进技术已产生多个世代的集成电路。每一世代的集成电路比前一代的集成电路具有更小及更复杂电路。
当在半导体芯片中的最新的集成电路尺寸持续缩小时，传统的半导体工艺在制作越来越小尺寸的结构上挑战倍增。不仅电路密度增加，而且元件需要维持在高效能。当较高密度造成电路部件之间的不良互动(undesired interactions)时，高效能与高密度的目标会冲突。举例来说，当多个接触短线(contact stubs)与多个沟槽(trenches)设置越来越接近栅极结构时，则寄生电容与栅极到源极/漏极的耦合(coupling)会增加，因此会降低效能。
因此，在此技术领域中，需要一种具有降低寄生电容与高效能的半导体元件及其制备方法。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体元件。该半导体元件包括一基底；一埋入字元线，设置在该基底中，并沿一第一方向延伸；一堆叠纳米结构，设置在该埋入字元线上；一第一源极/漏极区与一第二源极/漏极区，设置在该堆叠纳米结构的相对两侧；以及一位元线接触点与一电容接触点，分别设置在该第一源极/漏极区与该第二源极/漏极区上。
在本公开的一些实施例中，该埋入字元线包括一隔离衬垫以及一导电层。
在本公开的一些实施例中，该位元线接触点与该埋入字元线之间的一距离，大致等于或大于该堆叠纳米线结构的一厚度。
在本公开的一些实施例中，该位元线接触点的一底表面位于比该埋入字元线的一顶表面高的一较高水平面处。
在本公开的一些实施例中，该电容接触点与该埋入字元线之间的一垂直距离，大致等于或大于该堆叠纳米线结构的一厚度。
在本公开的一些实施例中，该电容接触点的一底表面设置在比该埋入字元线的一顶表面高的一较高水平面处。
在本公开的一些实施例中，该半导体元件还包括一位元线，设置在该位元线接触点上，并沿一第二方向延伸，其中该第二方向不同于该第一方向。
在本公开的一些实施例中，该半导体元件还包括一电容器，电性连接到该电容接触点。
在本公开的一些实施例中，该堆叠纳米线结构包括多个纳米线，交错地在一方向堆叠，该方向垂直于该基底的一顶表面。
在本公开的一些实施例中，该半导体元件还包括：一栅极介电层，围绕每一纳米线设置；以及一栅极电极材料，围绕该栅极介电层设置。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：提供一基底；形成一埋入字元线在该基底中，并沿一第一方向延伸；安装一外延硅片在该基底与该埋入字元线上；形成一堆叠纳米线结构在该外延硅片中以及在该埋入字元线上；形成一第一源极/漏极区与一第二源极/漏极区在该堆叠纳米线结构的相对两侧；以及形成一位元线接触点与一电容接触点分别在该第一源极/漏极区与该第二源极/漏极区上。
在本公开的一些实施例中，形成该埋入字元线在该基底中并沿该第一方向延伸的步骤，还包括：形成一隔离衬垫在该基底中的一沟槽上；形成一导电层在该隔离衬垫上；以及蚀刻该隔离衬垫以及该导电层，直到暴露该沟槽的各侧壁的一部分。
在本公开的一些实施例中，该位元线接触点与该埋入字元线之间的一垂直距离，大致等于或大于该堆叠纳米线结构的一厚度。
在本公开的一些实施例中，形成该位元线接触点与该电容接触点分别在该第一源极/漏极区与该第二源极/漏极区上的步骤，还包括：形成具有一底表面的该位元线接触点，该底表面位于比该埋入字元线的一顶表面高的一较高水平面处。
在本公开的一些实施例中，该电容接触点与该埋入字元线之间的一垂直高度，大致等于或大于该堆叠纳米线结构的一厚度。
在本公开的一些实施例中，形成该位元线接触点与该电容接触点分别在该第一源极/漏极区与该第二源极/漏极区上的步骤，还包括：形成具有一底表面的该电容接触点，该底表面位于比该埋入字元线的一顶表面高的一较高水平面处。
在本公开的一些实施例中，该半导体元件的制备方法还包括：形成一位元线在该位元线接触点上，并沿一第二方向延伸，其中该第二方向不同于该第一方向。
在本公开的一些实施例中，该半导体元件的制备方法还包括：形成一电容器电性连接到该电容接触点。
在本公开的一些实施例中，形成该堆叠纳米线结构在该外延硅片中以及在该埋入字元线上的步骤，包括：形成多个纳米线交错地在一方向堆叠，该方向垂直于该基底的一顶表面。
在本公开的一些实施例中，该制备方法在中形成该堆叠纳米线结构在该外延硅片中以及在该埋入字元线上之后，还包括：形成一栅极介电层围绕每一纳米线；以及形成一栅极电极围绕该栅极介电层。
在本公开中，该埋入字元线与该位元线接触点(BC)/电容接触点(CC)设置在不同水平面处，通过增加距离以降低寄生电容。因此，可改善在本公开一些实施例中的半导体元件的效能。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一实施例中一种半导体元件在制造流程期间处于一制造阶段的剖视示意图。
图2为依据本公开一实施例中一种半导体元件在制造流程期间处于一制造阶段的剖视示意图。
图3为依据本公开一实施例中一种半导体元件在制造流程期间处于一制造阶段的剖视示意图。
图4为依据本公开一实施例中一种半导体元件在制造流程期间处于一制造阶段的剖视示意图。
图5为依据本公开一实施例中一种半导体元件在制造流程期间处于一制造阶段的剖视示意图。
图6为依据本公开一实施例中一种半导体元件在制造流程期间处于一制造阶段的剖视示意图。
图7为依据本公开一实施例中一种半导体元件在制造流程期间处于一制造阶段的剖视示意图。
图8为依据本公开一实施例中一种半导体元件在制造流程期间处于一制造阶段的剖视示意图。
图9为依据本公开一实施例中一种半导体元件在制造流程期间处于一制造阶段的剖视示意图。
图10为依据本公开一实施例中例示一种半导体元件的制备方法的流程示意图。
附图标记说明：
10：半导体元件
100：基底
100a：顶表面
102：沟槽
104：隔离衬垫
104’：余留的隔离衬垫
106：导电层
106’：余留的导电层
108：埋入字元线
108a：顶表面
110：盖层
110a：顶表面
112：外延硅片
113：沟槽
114：纳米线
116：栅极介电层
118：间隙子部件
120：栅极电极材料
122：堆叠纳米线结构
122a：顶表面
124：第一源极/漏极区
126：第二源极/漏极区
128：介电层
130：位元线接触点
130a：底表面
132：电容接触点
132a：底表面
134：电容器
200：制备方法
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
L1：距离
L2：距离
T：厚度
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
下文描述本公开的一些实施例。图1至图9为依据本公开一些实施例中一种半导体元件在制造流程期间处于不同阶段的剖视示意图。在图1至图9中所描述的各阶段之前、期间及/或之后，可提供额外的操作。在不同的实施例中，可以搬动、删除或取代前述的一些操作。一些额外的特征(features)可附加到半导体元件中。在不同实施例中，可搬动、删除或取代以下所描述的一些特征。
图10为依据本公开一实施例中例示一种半导体元件10的制备方法200从步骤S11到步骤S21的流程示意图。为了举例，以下所详细说明的制备方法200请参考如图1至图9所示的半导体元件。
请参考图1及图10，制备方法200开始于步骤S11，其是提供一基底100。在一些实施例中，基底100可为一块状半导体基板(bulk semiconductor substrate)，例如一半导体晶圆。举例来说，基底100为一硅晶圆。基底100可包含硅或其他元素型半导体材料(elementalsemiconductor materials)，例如锗(germanium)。在一些其他实施例中，半导体基底100可包含一化合物半导体(compound semiconductor)。该化合物半导体可包含砷化镓(galliumarsenide)、碳化硅(silicon carbide)、砷化铟(indium arsenide)、磷化铟(indiumphosphide)、其他适合的化合物半导体，或其组合。
在另一实施例中，基底100亦可包含一绝缘层上覆硅(silicon on insulator，SOI)。该绝缘体上覆硅基底可使用氧植入分离(separation by implantation of oxygen，SIMOX)工艺、晶圆接合(wafer bonding)工艺、其他可应用方法、或其组合而制作。
请参考图10，制备方法100继续进行步骤S13，形成一埋入字元线108以便在基底100中沿一第一方向延伸。如图1所示，一沟槽102可形成在基底100中。在一些实施例中，举例来说，沟槽102可使用一或多个光刻图案化或蚀刻工艺来制作。应当理解，如图1所示的沟槽102的尺寸、形状与位置，在本公开中仅为图例说明，但并不以此为限。
如图2所示，一隔离衬垫104可保型地沉积在沟槽102与基底100上。举例来说，隔离衬垫104可使用化学气相沉积(CVD)或原子层沉积(atomic layer deposition，ALD)来沉积。隔离衬垫104可包含隔离材料，例如氧化硅、氮化硅、氮氧化硅、介电材料、其他适合材料，或其组合。接下来，一导电层106可沉积在隔离衬垫104上。在一些实施例中，到电层106可包含掺杂多晶硅、一金属材料、其他适合导电材料，或其组合。
然后，如图3所示，蚀刻导电层106与隔离衬垫104以形成埋入字元线108。该蚀刻移除在基底100的顶表面100a上的导电层106与隔离衬垫104，以及移除导电层106与隔离衬垫104在沟槽102中的一部分。可蚀刻导电层106与隔离衬垫104，直到暴露基底100的各侧壁的一部分。在蚀刻之后，余留的导电层106’与余留的隔离衬垫104’的顶表面位于相同水平面，其是低于基底100的顶表面100a。余留的导电层106’与余留的隔离衬垫104’形成埋入字元线108。特别是，埋入字元线108的顶表面108a可位于比基底100的顶表面100a低的一较低水平面处。在一些实施例中，埋入字元线108可在一第一方向延伸。
在一些实施例中，一盖层(capping layer)110可设置在埋入字元线108上。盖层110的顶表面110a可设置在与基底100的顶表面100a的相同水平面处。在一些实施例中，盖层110可包含一隔离材料，例如氧化硅、氮化硅，或氮氧化硅。
请参考图10，制备方法200继续进行步骤S15，一外延硅片112安装在基底100与埋入字元线108上。如图4所示，举例来说，通过使用一外延生长法或其他适合的沉积方法，一外延硅片112可沉积在基底100与埋入字元线108上。在一些实施例中，外延硅片112可包含硅(Si)层与锗化硅(SiGe)层的多层结构，但并不以此为限。
请参考图10，制备方法200继续进行步骤S17，一堆叠纳米线结构122形成在外延硅片112中以及形成在埋入字元线108上。
如图5所示，通过一或多个光刻图案化与蚀刻工艺，可移除外延硅片112的一部分。举例来说，一光刻胶层可铺设在外延硅片112的顶表面上。图案可通过一蚀刻工艺而转换到外延硅片112上，以形成一沟槽113以及在沟槽113中的多个悬浮的(suspended)纳米线114。通过在氢气中执行一退火(annealing in hydrogen)，可使所述多个纳米线114的表面平滑。因此，形成的每一纳米线114可具有一非矩形垂直剖面形状(non-rectangularvertical cross-sectional shape)。举例来说，在一些实施例中，所述多个纳米线114可具有一圆形或椭圆形垂直剖面形状。在一些实施例中，可执行一氧化工艺以缩减所述多个纳米线114的直径至所需尺寸(desired dimensions)。
如图6所示，一栅极介电层116可形成来围绕每一纳米线114。栅极介电层116可保型地陈继在所述多个纳米线114上。在一些实施例中，举例来说，栅极介电层116可包含一高介电常数(high-k)介电材料及/或一传统栅极介电材料，例如氧化硅、氮化硅或氮氧化硅。在一些实施例中，举例来说，栅极介电层116可由原子层沉积(ALD)或化学气相沉积(CVD)所形成。多个间隙子部件(spacer elements)118可形成在沟槽113的各侧壁上。在一些实施例中，所述多个间隙子部件118可包含一隔离材料。举例来说，在一些实施例中，所述多个间隙子部件118可包含以下一或多个：一氧化硅层、一氮化硅层或一氮氧化硅层。
如图7所示，然后，一栅极电极材料120可围绕栅极介电层116所形成。栅极电极材料120充填不同纳米线114之间的空间以及所述多个纳米线114与基底100之间的空间。在一些实施例中，栅极电极材料120可为一导电材料，例如掺杂半导体材料、一金属材料或其组合。在一些实施例中，掺杂半导体材料可为掺杂多晶硅、掺杂多晶硅锗、掺杂硅锗合金、任何其他适合掺杂元素型或化合物半导体材料，或其组合。在一些实施例中，金属材料可为通过化学气相沉积(CVD)、物理气相沉积(PVD)或其组合所沉积的任何金属材料。举例来说，金属材料可为铝及/或钨。因此，形成一堆叠纳米线结构122。堆叠纳米线结构122具有多个纳米线114，在一方向交错地堆叠，该方向垂直于基底100的顶表面100a。
请参考图10，制备方法200继续进行步骤S19，一第一源极/漏极区124与一第二源极/漏极区126形成在堆叠纳米线结构122的相对两侧。如图8所示，第一源极/漏极区124与第二源极/漏极区126形成在基底100上。
第一源极/漏极区124与第二源极/漏极区126包含掺杂物(dopants)。在一些实施例中，可执行多个植入工艺(implantation processes)以掺杂第一源极/漏极区124与第二源极/漏极区126。在一些实施例中，在一接下来的工艺中掺杂第一源极/漏极区124与第二源极/漏极区126。在一些实施例中，可使用一离子植入(ion implantation)工艺、一等离子体浸入离子植入(plasma immersion ion implantation)工艺、一气体及/或固体源扩散(gas and/or solid source diffusion)工艺、其他可应用工艺，或其组合，来实现掺杂。在一些实施例中，第一源极/漏极区124与第二源极/漏极区126还可暴露在退火(annealing)工艺，以活化所述多个掺杂物。举例来说，可执行一快速热退火(rapid thermalannealing)工艺。
在一些实施例中，第一源极/漏极区124与第二源极/漏极区126其中的一为p型区，而第一源极/漏极区124与第二源极/漏极区126中的另一个则为n型区。
请参考图10，制备方法200继续进行步骤S21，一位元线接触点130与一电容接触点132分别形成在第一源极/漏极区124与第二源极/漏极区126上。
如图9所示，一介电层128可沉积在第一源极/漏极区124、堆叠纳米线结构122以及第二源极/漏极区126上。接下来，举例来说，可使用一或多个适合光刻图案化工艺、蚀刻工艺、沉积工艺或化学机械研磨(CMP)工艺，各自地形成位元线接触点130与电容接触点132。
在一些实施例中，位元线接触点130与埋入字元线108设置在不同垂直水平面处。特别是，位元线接触点130的底表面130可在比埋入字元线108的顶表面108a高的一较高水平面处。在一些实施例中，位元线接触点130与埋入字元线108之间的一垂直距离L1，可大致等于或大于堆叠纳米线结构122的厚度T。
在一些实施例中，埋入字元线108与电容接触点132设置在不同垂直水平面处。电容接触点132的底表面132a可位于比埋入字元线108的顶表面108a高的一较高水平面处。在一些实施例中，电容接触点132与埋入字元线108之间的一垂直距离L2，可大致等于或大于堆叠纳米线结构122的厚度T。
因此，埋入字元线108与电容接触点(CC)132或位元线接触点(BC)130之间的距离，大于以往所提供的半导体元件。位元线接触点130的底表面130a与电容接触点132的底表面132a大致设置在与堆叠纳米线结构122的顶表面122a相同的水平面处。
在一些实施例中，位元线接触点130与电容接触点132可分别包含以下至少其一：一硅化金属、一掺杂多晶硅、一氮化金属，以及一金属。
位元线接触点130与电容接触点132可电性连接到第一源极/漏极区124与第二源极/漏极区126。第一源极/漏极区124与第二源极/漏极区126其中的一可以一相对应的位元线(图未示)而经由位元线接触点130连接，而如图9所示，第一源极/漏极区124与第二源极/漏极区126其中另一个则以一对应的电容器134经由电容接触点131连接。
多个位元线可设置在位元线接触点130上并沿一第二方向延伸。第二方向不同于第一方向，而第一方向为埋入字元线108延伸的方向。每一位元线可电性连接到所述多个位元线接触点130，而所述多个位元线接触点130设置在第二方向。在一些实施例中，所述多个位元线可包含导电材料。举例来说，所述多个位元线的导电材料可为多晶硅。半导体元件10还包括一电容器134，电性连接到电容接触点132。电容器134可依据动态随机存取存储器(DRAM)的一般工艺所形成。由于电容器的工艺为一传统技术，因此就不再在此叙述。
通过本公开一些实施例所提供的制备方法所获得的半导体元件10，具有下列优点。相较于以前所提供的半导体元件，由于埋入字元线108与电容接触点(CC)132或位元线接触点(BC)130设置在不同水平面，所以由本公开一些实施例所提供的半导体元件10可降低因为埋入自原线108与电容接触点132或位元线接触点130之间距离提升所造成的寄生电容。因此，可改善本公开一些实施例中半导体元件10的效能。
本公开的一实施例提供一种半导体元件。该半导体元件包括一基底；一埋入字元线，设置在该基底中，并沿一第一方向延伸；一堆叠纳米结构，设置在该埋入字元线上；一第一源极/漏极区与一第二源极/漏极区，设置在该堆叠纳米结构的相对两侧；以及一位元线接触点与一电容接触点，分别设置在该第一源极/漏极区与该第二源极/漏极区上。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：提供一基底；形成一埋入字元线在该基底中，并沿一第一方向延伸；安装一外延硅片在该基底与该埋入字元线上；形成一堆叠纳米线结构在该外延硅片中以及在该埋入字元线上；形成一第一源极/漏极区与一第二源极/漏极区在该堆叠纳米线结构的相对两侧；以及形成一位元线接触点与一电容接触点分别在该第一源极/漏极区与该第二源极/漏极区上。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (18)

1.一种半导体元件，包括：
一基底；
一埋入字元线，设置在该基底中，并沿一第一方向延伸；
一堆叠纳米线结构，设置在该埋入字元线上；
一第一源极/漏极区与一第二源极/漏极区，设置在该堆叠纳米线结构的相对两侧；以及
一位元线接触点与一电容接触点，分别设置在该第一源极/漏极区与该第二源极/漏极区上；
其中该位元线接触点与该埋入字元线之间的一垂直距离等于或大于该堆叠纳米线结构的一厚度。
2.如权利要求1所述的半导体元件，其中该埋入字元线包括一隔离衬垫以及一导电层。
3.如权利要求1所述的半导体元件，其中该位元线接触点的一底表面位于比该埋入字元线的一顶表面高的一水平面处。
4.如权利要求1所述的半导体元件，其中该电容接触点与该埋入字元线之间的一垂直距离，等于或大于该堆叠纳米线结构的一厚度。
5.如权利要求1所述的半导体元件，其中该电容接触点的一底表面设置在比该埋入字元线的一顶表面高的一水平面处。
6.如权利要求1所述的半导体元件，还包括一位元线，设置在该位元线接触点上，并沿一第二方向延伸，其中该第二方向不同于该第一方向。
7.如权利要求1所述的半导体元件，还包括一电容器，电性连接到该电容接触点。
8.如权利要求1所述的半导体元件，其中该堆叠纳米线结构包括多个纳米线，交错地在一方向堆叠，该方向垂直于该基底的一顶表面。
9.如权利要求8所述的半导体元件，还包括：
一栅极介电层，围绕每一纳米线设置；以及
一栅极电极材料，围绕该栅极介电层设置。
10.一种半导体元件的制备方法，包括：
提供一基底；
形成一埋入字元线在该基底中，并沿一第一方向延伸；
安装一外延硅片在该基底与该埋入字元线上；
形成一堆叠纳米线结构在该外延硅片中以及在该埋入字元线上；
形成一第一源极/漏极区与一第二源极/漏极区在该堆叠纳米线结构的相对两侧；以及
形成一位元线接触点与一电容接触点分别在该第一源极/漏极区与该第二源极/漏极区上；
其中该位元线接触点与该埋入字元线之间的一垂直距离等于或大于该堆叠纳米线结构的一厚度。
11.如权利要求10所述的半导体元件的制备方法，其中形成该埋入字元线在该基底中并沿该第一方向延伸的步骤，还包括：
形成一隔离衬垫在该基底中的一沟槽上；
形成一导电层在该隔离衬垫上；以及
蚀刻该隔离衬垫以及该导电层，直到暴露该沟槽的各侧壁的一部分。
12.如权利要求10所述的半导体元件的制备方法，其中形成该位元线接触点与该电容接触点分别在该第一源极/漏极区与该第二源极/漏极区上的步骤，还包括：
形成具有一底表面的该位元线接触点，该底表面位于比该埋入字元线的一顶表面高的一水平面处。
13.如权利要求10所述的半导体元件的制备方法，其中该电容接触点与该埋入字元线之间的一垂直高度，等于或大于该堆叠纳米线结构的一厚度。
14.如权利要求10所述的半导体元件的制备方法，其中形成该位元线接触点与该电容接触点分别在该第一源极/漏极区与该第二源极/漏极区上的步骤，还包括：
形成具有一底表面的该电容接触点，该底表面位于比该埋入字元线的一顶表面高的一水平面处。
15.如权利要求10所述的半导体元件的制备方法，还包括：
形成一位元线在该位元线接触点上，并沿一第二方向延伸，其中该第二方向不同于该第一方向。
16.如权利要求10所述的半导体元件的制备方法，还包括：
形成一电容器电性连接到该电容接触点。
17.如权利要求10所述的半导体元件的制备方法，其中形成该堆叠纳米线结构在该外延硅片中以及在该埋入字元线上的步骤，包括：
形成多个纳米线交错地在一方向堆叠，该方向垂直于该基底的一顶表面。
18.如权利要求17所述的半导体元件的制备方法，其中该制备方法在中形成该堆叠纳米线结构在该外延硅片中以及在该埋入字元线上之后，还包括：
形成一栅极介电层围绕每一纳米线；以及
形成一栅极电极围绕该栅极介电层。
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