JP7427012B2 - フィン形ブリッジ領域によって結合された垂直に積み重ねられたナノシートを有するトランジスタ・チャネル - Google Patents

フィン形ブリッジ領域によって結合された垂直に積み重ねられたナノシートを有するトランジスタ・チャネル Download PDF

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Description

本発明は一般に、半導体デバイスの製造方法および結果として生じる構造体に関し、より詳細には、フィン(fin)形ブリッジ領域によって互いに結合された垂直に積み重ねられたナノシート(nanosheet)を有する非平面チャネルを含むように構成された新規の電界効果トランジスタ(FET)構造(architecture)の製造方法および結果として生じる構造体に関する。本明細書では、この新規のFETおよび非平面チャネル構造が、X-FETデバイス/構造として識別される。
従来の金属酸化物半導体電界効果トランジスタ(MOSFET)製造技術は、平面電界効果トランジスタ(FET)を構築するためのプロセス・フローを含む。平面FETは、基板(シリコン・スラブ(silicon slab)とも呼ばれる)と、基板の上に形成されたゲートと、ゲートの両端に形成されたソースおよびドレイン領域と、ゲートの下の基板の表面近くのチャネル領域とを含む。チャネル領域は、ソース領域をドレイン領域に電気的に接続し、ゲートは、チャネル内の電流を制御する。ゲート電圧は、ドレインからソースへの経路が開路(「オフ」)であるのかまたは抵抗経路(「オン」)であるのかを制御する。
近年、研究は、横方向デバイスよりも大きなデバイス密度、高い電力効率およびある種の高い性能を達成するための非平面トランジスタ構造の開発に向けられている。例えば、ナノシート型電界効果トランジスタ(nanosheet-type field effect transistor)(NSFET)として知られている非平面トランジスタ構造では、それぞれのナノシートの周囲全体をゲート・スタックが取り巻いている。これらの非平面構造は、いくつかの平面デバイスと比べたときに、チャネル領域のより完全な空乏を提供することができ、より急なサブスレッショルド・スイング(subthreshold swing)(SS)およびより小さなドレイン誘起障壁降下(drain induced barrier lowering)(DIBL)に起因する短チャネル効果を低減させることができる。NSFET(時にゲートオールアラウンド(gate-all-around)(GAA)トランジスタと呼ばれる)で使用されるラップアラウンド・ゲート構造体およびソース/ドレイン・コンタクトはさらに、駆動電流が増大したときであっても、活性領域の漏れ電流および寄生容量のより優れた管理を可能にすることができる。
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、第1の半導体層、第2の半導体層、および第1の半導体層と第2の半導体層との間のフィン形ブリッジ層を有する非平面チャネル領域を形成することを含む。非平面チャネル領域を形成することは、基板の上にナノシート・スタックを形成すること、ナノシート・スタックの部分を除去することによってトレンチを形成すること、およびトレンチの中に第3の半導体層を形成することを含み得る。第1の半導体層、第2の半導体層およびフィン形ブリッジ領域の外表面は、非平面チャネル領域の有効チャネル幅を規定する。
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、基板上に半導体層を形成することを含む。半導体層の隣に、交互に積み重ねられた酸化物層と窒化物層とのスタックを形成し、酸化物層を除去して半導体層の側壁を露出させる。この方法はさらに、露出させた半導体層の側壁を凹ませて、半導体層の垂直部分および1つまたは複数の水平部分を画定することを含む。
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、基板の上にナノシート・スタックを形成することを含む。ナノシート・スタックは、第1の半導体層および第2の半導体層を含む。第2の半導体層は第1の材料を含む。この方法はさらに、第2の半導体層の側壁を凹ませること、および第1の半導体層および第2の半導体層中に第1の材料を均一に拡散させるように機能可能な温度でアニールすることを含む。
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、基板の上に、交互に積み重ねられた半導体層とドープされた半導体層とのスタックを形成することを含む。ドープされた半導体層はドーパントを含む。この方法はさらに、ドープされた半導体層の側壁を凹ませること、および半導体層およびドープされた半導体層中にドーパントを均一に拡散させるように機能可能な温度でアニールすることを含む。
本発明の実施形態は、半導体構造体を対象としている。この構造体の非限定的な例は、基板の上のチャネル領域を含む。チャネル領域は、垂直フィンおよび1つまたは垂直に積み重ねられた複数のナノシートを含む。1つまたは垂直に積み重ねられた複数のそれぞれのナノシートは、垂直フィンの側壁から延びている。チャネル領域の上にゲートが形成されている。ゲートは、垂直フィンの側壁、ならびに1つまたは垂直に積み重ねられた複数のそれぞれのナノシートの頂面および底面と接触している。
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、基板の上にナノシート・スタックを形成することを含む。ナノシート・スタックは、1つまたは複数の第1の半導体層および1つまたは複数の第1の犠牲層を含む。この1つまたは複数の第1の半導体層および1つまたは複数の第1の犠牲層の部分を除去することによってトレンチを形成する。トレンチは、1つまたは複数の第1の犠牲層のうちの一番下の犠牲層の表面を露出させる。この方法はさらに、このトレンチに、1つまたは複数の第2の半導体層および1つまたは複数の第2の犠牲層を、1つまたは複数のそれぞれの第2の半導体層が1つまたは複数の第1の半導体層のうちの1つの第1の半導体層の側壁と接触するように充填することを含む。
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、基板の上に第1のチャネル領域を形成することを含む。第1のチャネル領域は、第1の垂直フィンおよび第1の垂直フィンの側壁から延びる第1のナノシートを含む。第1のチャネル領域の上に第2のチャネル領域を形成する。第2のチャネル領域は、第2の垂直フィンおよび第2の垂直フィンの側壁から延びる第2のナノシートを含む。第1のチャネル領域および第2のチャネル領域の上にゲートを形成する。ゲートは、第1のチャネル領域の一番上の表面および第2のチャネル領域の一番下の表面と接触する。
本発明の実施形態は、半導体構造体を対象としている。この構造体の非限定的な例は、基板の上の第1のチャネル領域を含む。第1のチャネル領域は、第1の垂直フィンおよび第1の垂直フィンの側壁から延びる第1のナノシートを含む。この構造体はさらに、第1のチャネル領域の上の第2のチャネル領域を含む。第2のチャネル領域は、第2の垂直フィンおよび第2の垂直フィンの側壁から延びる第2のナノシートを含む。第1のチャネル領域および第2のチャネル領域をゲートが取り巻いている。ゲートは、第1のチャネル領域の一番上の表面および第2のチャネル領域の一番下の表面と接触している。
本発明の技術によって、追加の技術的特徴および利益が実現される。本明細書には、本発明の実施形態および態様が詳細に記載されており、それらは、特許請求の範囲に記載されている主題の部分とみなされる。より十分に理解するためには、以下の詳細な説明および図面を参照されたい。
本明細書に記載された専有権の詳細は、本明細書の末尾の特許請求の範囲に具体的に示されており、明確に主張されている。本発明の実施形態の上記の特徴および利点ならびにその他の特徴および利点は、添付図面とともに解釈される以下の詳細な説明から明らかである。
図2A~15Bは、本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図を示す。
図16A~19Cは本発明の1つまたは複数の実施形態による処理操作後のGAA X-FET半導体構造体の断面図を示す。
図20~28は本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図を示す。
図29A~31Bは本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図を示す。
図32A~35Bは本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図を示す。
本発明の1つまたは複数の実施形態によるX-FET構造の有効チャネル幅を示す図である。 本発明の1つまたは複数の実施形態によるゲートオールアラウンド(GAA)X-FET構造の有効チャネル幅を示す図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の上面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後の図2AのX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のGAA X-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のGAA X-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のGAA X-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のGAA X-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のGAA X-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のGAA X-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のGAA X-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のGAA X-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のGAA X-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による処理操作後のX-FET半導体構造体の断面図である。 本発明の1つまたは複数の実施形態による方法を示す流れ図である。 本発明の1つまたは複数の実施形態による方法を示す流れ図である。 本発明の1つまたは複数の実施形態による方法を示す流れ図である。 本発明の1つまたは複数の実施形態による方法を示す流れ図である。 本発明の1つまたは複数の実施形態による方法を示す流れ図である。 本発明の1つまたは複数の実施形態による方法を示す流れ図である。
本明細書に示された図は例示を目的としている。本発明の思想を逸脱しない、図および図に記載された操作に対する多くの変形態様が存在しうる。例えば、操作を異なる順序で実行することができ、または操作を追加、削除もしくは変更することができる。
添付図および記載された本発明の実施形態の以下の詳細な説明では、図に示されたさまざまな要素が2桁または3桁の参照符号を有する。少数の例外を除き、それぞれの参照符号の左端の数字はその要素が最初に示された図に対応する。
本発明の例示的な実施形態は、特定のトランジスタ構造に関して説明されるが、本発明の実施形態は、本明細書に記載された特定のトランジスタ構造または材料だけに限定されないことを前もって理解されたい。むしろ、本発明の実施形態は、現在知られているまたは後に開発される他の任意のタイプのトランジスタ構造または材料とともに実施することができる。
簡潔にするため、本明細書では、半導体デバイスおよび集積回路(IC)製造に関係した従来の技術が、詳細に説明されることもあり、または詳細には説明されないこともある。さらに、本明細書には詳細に記載されていない追加のステップまたは追加の機能を有するより包括的な手順またはプロセスに、本明細書に記載されたさまざまな作業およびプロセス・ステップを組み込むことができる。特に、半導体デバイスおよび半導体ベースのICの製造のさまざまなステップはよく知られており、そのため、本明細書では、簡潔にするために、よく知られたプロセスの詳細を提供することなしに、従来の多くのステップが簡単にしか言及されておらず、または完全に省かれている。
次に、本発明の諸態様により明確に関連する技術を概観する。酸化金属半導体電界効果トランジスタ(MOSFET)は、電子信号を増幅しまたはスイッチングするために使用される。MOSFETは、ソース、ドレインおよび金属酸化物ゲート電極を有する。金属酸化物ゲート電極の金属ゲート部分は、金属酸化物ゲート電極の酸化物部分によって、メインの半導体nチャネルまたはpチャネルから電気的に絶縁されている。ゲート電極の酸化物部分は、絶縁材料の薄層、例えば二酸化シリコンまたはガラスの薄層として実施することができ、絶縁材料は、MOSFETの入力抵抗を比較的に高くする。ゲート電圧は、ソースからドレインへの電流経路が開路(「オフ」)であるのかまたは抵抗性経路(「オン」)であるのかを制御する。n型電界効果トランジスタ(NFET)およびp型電界効果トランジスタ(PFET)は、相補的な2つのタイプのMOSFETである。NFETは、n型にドープされたソースおよびドレイン接合を含み、電流キャリヤとして電子を使用する。PFETは、p型にドープされたソースおよびドレイン接合を含み、電流キャリヤとして正孔を使用する。相補型金属酸化物半導体(CMOS)は、p型MOSFETとn型MOSFETとからなる相補的で対称のMOSFET対を使用して論理機能を実施する技術である。
本明細書の中で以前に述べたとおり、従来のMOSFET製造技術は、平面トランジスタ構造および非平面トランジスタ構造を構築するためのプロセス・フローを含む。非平面トランジスタ構造を設計する1つの目的は、現在の処理ノードの制約(例えば時にRXと表記されるデバイス処理窓の幅)内において、所与のデバイス・フットプリントに対する有効チャネル幅(Weff)を増大させることである。トランジスタの有効チャネル幅は、トランジスタのゲートと接触したトランジスタのチャネルの全幅と定義することができる。したがって、有効チャネル幅が大きいほど、トランジスタは多くの駆動電流を送達することができる。比較してみる。幅50nmの平面トランジスタの有効チャネル幅は単純にゲートの幅(例えば50nm)である。NSFETは、所与のフットプリントに対する有効チャネル幅を増大させ、同時にチャネルの静電的制御を向上させるために開発された。上の例を続けると、15nmのナノシート幅および5nmのナノシート厚さを有する高さ50nmの3ナノシート・スタックは、120nmの有効チャネル幅を提供する。有効チャネル幅を増大させることにより、チャネル内の有効空乏領域が大きくなり、このことは、所与のゲート電圧でデバイスがより大きな駆動電流を提供することを可能にする。これによって、デバイス性能を増大させることができ、さらなるデバイス・スケーリングを可能にすることができる。その結果として、所与のデバイス・フットプリントに対する有効チャネル幅をさらに向上させることに対する関心は大きい。
しかしながら、20nmノードを超えてトランジスタの有効チャネル幅を増大させることに関連にした課題もある。例えば、ナノシート・ベースのSRAMデバイスは、セル・スケーリング要件のため、(10~15nmの範囲の)幅の狭いシート・デバイスを必要とする。これらの寸法において、NSFETの有効チャネル幅は大幅に低減し、このデバイス構造は、駆動電流能力に関する性能上のいくつかの利益を失う。
理論的には、NSFETデバイスの有効チャネル幅は、シート幅を増大させることによって、またはシートの数を増やすことによって増大させることができる。これらの手法にはそれぞれ不利な点がある。例えば、プロセス限界は、ナノシート・デバイスの幅をどれくらい大きくすることができるのかを実用上制限し、シート幅を自由に増大させることを妨げる。従来のプロセスは現在、シート幅に対する約100nmの上限に制約されている。さらに、シート幅を増大させることは、デバイスのフットプリントを増大させることを直接に意味する。言い換えると、それぞれのトランジスタが、ウェーハ上のより大きな空間を占める。このことはスケーリングにとって理想的ではない。
シートの数を増やすと、所与のデバイス・フットプリントに対する有効チャネル幅が大幅に増大する。しかしながら、シミュレーションによれば、NSFETのシートの最適数は3である(これは駆動電流および寄生容量をともに最適化した結果である)。スタックの上に第4のシートを追加することが可能だが、この統合化スキームは、1つにはアスペクト比を考慮しなければならないことにより、製造プロセスを複雑にする。さらに、実際のところ、このデバイスは、対応する寄生容量の増大のため、3シート・デバイスよりも性能を悪化させる可能性がある。
次に、本発明の諸態様を概観する。本発明の実施形態は、X型電界効果トランジスタ(X-FET)として本明細書で説明されている新規のトランジスタ構造の製造方法および結果として生じる構造体を提供することによって、先行技術の上述の短所に対処する。大まかに説明すると、本明細書のX-FET構造は、フィン形ブリッジ領域によって互いに結合された垂直に積み重ねられた一組のナノシートを有する非平面チャネルを含む。本発明のいくつかの実施形態では、有効チャネル幅をさらに増大させ、デバイスの静電的特性をさらに向上させるために、X-FETを、ゲートオールアラウンド(GAA)プロセスと組み合わせる。結果として生じるハイブリッド構造は、与えられた任意のRX幅に関して(同じデバイス・フットプリントで、追加のナノシートをスタックに追加する必要なしに)、3シートNSFETよりもかなり大きな有効チャネル幅(Weff)を示す。さらに、X-FET構造およびGAA X-FET構造は、RXがそれぞれ15nm未満および25nm未満であるときに、4シートNSFETよりも性能が優れており、同時に、4つ以上のナノシートを有するナノシート・スタックに関連した製造複雑さの増大を回避する。有利なことに、ゲート長は、NSFETと同程度に維持される。その結果、X-FETおよびGAA X-FETは、NSFETと同じ静電的利益を提供し、非常に短いゲート長を可能にし、有効チャネル幅の増大は、より高い駆動電流(オン電流)を提供する。図1Aおよび1Bは、本明細書に記載されたX-FET構造(図1A)およびGAA X-FET構造(図1B)を使用したときに利用可能なWeffの増大を示している。
次に、本発明の諸態様をより詳細に説明する。図2A~15Bは、本発明の1つまたは複数の実施形態による製造操作を実行した結果として得られる「X-FET」半導体構造体200のさまざまな図を示している。
図解を容易にするために、図2Aは、以下の議論で使用される3つの断面を示す、「X-FET」半導体構造体200の上面図を示している。「X-FET」型半導体構造体200は、フィン中心およびフィン端を有するフィンを含む。「X-FET」半導体構造体200はさらに、フィンのチャネル領域の上に形成されたゲートを含む。図2Aに示されているように、フィン断面図「X」は、ゲートの中心線に沿って切られている。ゲート断面図「Y」は、フィン中心に沿って切られている。ゲート断面図「Z」は、フィン端に沿って切られている。
図2Bおよび2Cに示されているように、部分的に製造された半導体デバイスは、基板204の上に形成された第1の犠牲層202を含むことができる。第1の犠牲層202は、例えばシリコン・ゲルマニウムなどの適当な任意の犠牲材料でできたものとすることができる。本発明のいくつかの実施形態では、第1の犠牲層202のゲルマニウム濃度が、続いて形成されるゲート・スタックのどのシリコン層、シリコン・ゲルマニウム層またはゲルマニウム層よりも高いエッチング選択性を保証するように選択されている。言い換えると、第1の犠牲層202は、続いて形成されるゲート・スタックのシリコン、シリコン・ゲルマニウムまたはゲルマニウムに比べて選択的にエッチングすることができる。本発明のいくつかの実施形態では、第1の犠牲層202のゲルマニウム濃度が、スタックの他のどのシリコン・ゲルマニウム層のゲルマニウム濃度よりも少なくとも30パーセント高い。本発明のいくつかの実施形態では、第1の犠牲層202が、45から70パーセント、例えば50パーセントのゲルマニウム濃度を含むことができる。しかしながら、他のゲルマニウム濃度も本発明の企図された範囲に含まれる。
第1の犠牲層202は、例えば5nmから25nmまたはそれ以上など、広範囲の厚さを有することができる。本発明のいくつかの実施形態では、第1の犠牲層202が約10nmの高さに形成される。しかしながら、他の厚さも本発明の企図された範囲に含まれる。第1の犠牲層202は、例えば化学蒸着(chemical vapor deposition)(CVD)、プラズマ強化(plasma-enhanced)CVD(PECVD)、超高真空(ultrahigh vacuum)化学蒸着(UHVCVD)、急速熱(rapid thermal)化学蒸着(RTCVD)、金属有機(metalorganic)化学蒸着(MOCVD)、低圧(low-pressure)化学蒸着(LPCVD)、リミテッド・リアクション・プロセシング(limited reaction processing)CVD(LRPCVD)および分子線エピタキシ(molecular beam epitaxy)(MBE)など、さまざまな方法によって形成することができる。本発明のいくつかの実施形態では、第1の犠牲層202を、気体または液体前駆物質からエピタキシャル成長させたものとすることができる。エピタキシャル半導体材料は、蒸気相エピタキシ(vapor-phase epitaxy)(VPE)、MBE、液相エピタキシ(liquid-phase epitaxy)(LPE)または他の適当なプロセスを使用して成長させることができる。
用語「エピタキシャル成長もしくはエピタキシャル付着またはその両方」および「エピタキシャル形成された、もしくはエピタキシャル成長させた、またはその両方」は、半導体材料(結晶性材料)の付着面での別の半導体材料(結晶性材料)の成長であって、成長している半導体材料(結晶性オーバレイヤ)が、付着面の半導体材料(シード材料)と実質的に同じ結晶特性を有する成長を意味する。エピタキシャル付着プロセスでは、付着面の原子の結晶配列と向きを整合させるべく付着原子が半導体基板の付着面を動き回るのに十分なエネルギーを有して付着原子が付着面に到着するように、原料ガスによって供給される化学反応物を制御することができ、システム・パラメータが設定される。したがって、エピタキシャル成長させた半導体材料は、そのエピタキシャル成長された材料が形成された付着面と実質的に同じ結晶特性を有する。例えば、{100}方位の結晶面に付着させたエピタキシャル成長させた半導体材料は、{100}方位をとる。本発明のいくつかの実施形態では、エピタキシャル成長プロセスもしくはエピタキシャル付着プロセスまたはその両方が、半導体表面での形成に対して選択的であり、一般に、二酸化シリコン表面または窒化シリコン表面などの他の露出した表面には材料を付着させない。
基板204は、例えば単結晶Si、シリコン・ゲルマニウム(silicon germanium)(シリコン・ゲルマニウム(Silicon germanium))、III-V族化合物半導体、II-VI族化合物半導体またはセミコンダクタ・オン・インシュレータ(SOI)などの適当な任意の基板材料でできたものとすることができる。本発明のいくつかの実施形態では、基板204をシリコン基板とすることができる。本発明のいくつかの実施形態では、基板204が埋込み酸化物層(図示せず)を含む。この埋込み酸化物層は、例えば酸化シリコンなどの適当な任意の誘電体材料でできたものとすることができる。本発明のいくつかの実施形態では、埋込み酸化物層が約145nmの厚さに形成される。しかしながら、他の厚さも本発明の企図された範囲に含まれる。浅いトレンチ分離領域(shallow trench isolation region)によって、半導体構造体200を、基板204の他の領域から電気的に分離することができる(図7A参照)。
本発明のいくつかの実施形態では、第1の犠牲層202の上に、1つまたは複数の半導体層206と1つまたは複数の犠牲層208とが交互に積み重ねられたスタックを形成する。このスタックは、スタックの一番上の層および一番下の層が犠牲層208となるように形成することができる。図解を容易にするために、交互に積み重ねられた3つの半導体層206と4つの犠牲層208とを有するスタックとして示されているが、このスタックは、交互に積み重ねられた任意の数の半導体層206と対応する数の犠牲層208とを含むことができることが理解される。例えば、このスタックは、交互に積み重ねられた2つの半導体層206と3つの犠牲層208とを含むことができる。最終的なトランジスタ構造体では、半導体層206がチャネル領域として機能し、犠牲層208が、半導体/チャネル層206を取り巻くトランジスタ・ゲート構造体の部分に置き換えられる。
それぞれの半導体層206は、4nmから20nm、例えば7nmから10nmの範囲の高さを有することができる。本発明のいくつかの実施形態では、半導体層206が約9nmの高さを有する。半導体層206は、例えば単結晶Si、III-V族化合物半導体またはII-VI族化合物半導体などの適当な任意の半導体チャネル材料でできたものとすることができる。本発明のいくつかの実施形態では、半導体層206がシリコンでできている。
それぞれの犠牲層208は、4nmから20nm、例えば8nmから15nmの範囲の高さを有することができる。本発明のいくつかの実施形態では、犠牲層208が約8nmの高さを有する。本発明のいくつかの実施形態では、犠牲層208がシリコン・ゲルマニウムでできている。本発明のいくつかの実施形態では、犠牲層208が、15から35パーセント、例えば25パーセントのゲルマニウム濃度を含む。しかしながら、他のゲルマニウム濃度も本発明の企図された範囲に含まれる。
半導体層206および犠牲層208は、例えばUHVCVD、RTCVD、MOCVD、LPCVD、LRPCVDおよびMBEなど、さまざまな方法によって形成することができる。本発明のいくつかの実施形態では、半導体層206および犠牲層208が、気体または液体前駆物質からエピタキシャル成長させたものである。エピタキシャル半導体材料は、VPE、MBE、LPEまたは他の適当なプロセスを使用して成長させることができる。n型ドーパント(例えばPまたはAs)またはp型ドーパント(例えばGa、B、BFまたはAl)を添加することにより、付着中に、エピタキシャル・シリコンおよびシリコン・ゲルマニウムにドープする(その場ドープする)ことができる。ドープされた領域のドーパント濃度は、1×1019cm-3から2×1021cm-3までの範囲、または1×1020cm-3から1×1021cm-3の間の範囲とすることができる。
本発明のいくつかの実施形態では、エピタキシャル半導体材料を付着させるためのガス源が、シリコン含有ガス源、ゲルマニウム含有ガス源またはこれらの組合せを含む。例えば、エピタキシャルSi層は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、メチルシラン、ジメチルシラン、エチルシラン、メチルジシラン、ジメチルジシラン、ヘキサメチルジシランおよびこれらの組合せからなる群から選択されたシリコン・ガス源から付着させることができる。エピタキシャル・ゲルマニウム層は、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマンおよびこれらの組合せからなる群から選択されたゲルマニウム・ガス源から付着させることができる。エピタキシャル・シリコン・ゲルマニウム合金層は、このようなガス源の組合せを利用して形成することができる。水素、窒素、ヘリウムおよびアルゴンのようなキャリヤ・ガスを使用することができる。本発明のいくつかの実施形態では、ドープされた領域がシリコンを含む。本発明のいくつかの実施形態では、ドープされた領域が、炭素がドープされたシリコン(Si:C)を含む。このSi:C層は、他のエピタキシ・ステップに対して使用されるチャンバと同じチャンバ内で成長させることができ、または専用のSi:Cエピタキシ・チャンバ内で成長させることができる。このSi:Cは、約0.2パーセントから約3.0パーセントの範囲の炭素を含むことができる。
図3Aおよび3Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体200の断面図を示している。図3Aおよび3Bに示されているように、一番上の犠牲層208上にハード・マスク302を形成することができる。本発明のいくつかの実施形態では、ハード・マスク302が、窒化シリコンなどの窒化物を含む。本発明のいくつかの実施形態では、ハード・マスク302が40nmの厚さに形成される。しかしながら、他の厚さも本発明の企図された範囲に含まれる。本発明のいくつかの実施形態では、ハード・マスク302上に第2のハード・マスク(図示せず)を形成して、2層ハード・マスクを形成することができる。本発明のいくつかの実施形態では、この第2のハード・マスクが、例えば二酸化シリコンなどの酸化物を含む。
本発明のいくつかの実施形態では、ハード・マスク302の部分を除去し(例えばパターニングし)、半導体層206と犠牲層208とのスタックを、ハード・マスク302に比べて選択的にパターニングする。図3Aに示されているように、パターニングされたハード・マスク302によって覆われていない半導体層206および犠牲層208の部分を、ウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して除去することができる。このようにして、半導体層206および犠牲層208をパターニングして、基板204の1つまたは複数の表面を露出させることができる。本発明のいくつかの実施形態では、このパターニング・プロセスの結果として、基板204を凹ませることができる。本発明のいくつかの実施形態では、このスタックをパターニングして、10から50nmの範囲の幅を有する1つまたは複数のフィンにする。しかしながら、他の幅も本発明の企図された範囲に含まれる。図解を容易にするために、このスタックは、2つのフィンを形成するようにパターニングされているものとして示されている。しかしながら、このスタックをパターニングして、平行な任意の数のフィンにすることができることが理解される。
本発明のいくつかの実施形態では、基板204の上に浅いトレンチ分離(STI)304を形成して、この1つまたは複数の半導体フィンを電気的に分離する。STI304は、例えば酸化シリコンなどの適当な任意の誘電体材料とすることができ、適当な任意のプロセスを使用して形成することができる。STI304は、例えばCVD、流動性(flowable)CVD(FCVD)、プラズマ強化CVD(PECVD)、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、物理蒸着(physical vapor deposition)(PVD)、高密度プラズマ(high-density plasma)(HDP)、化学溶液付着(chemical solution deposition)、スピンオン誘電体または他の同様のプロセスを使用して形成することができる。本発明のいくつかの実施形態では、STI304を過充填し、次いでSTI304を、例えば化学機械平坦化(CMP)プロセスを使用して凹ませる。
図4Aおよび4Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体200の断面図を示している。図4Aおよび4Bに示されているように、ハード・マスク302を、例えばウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して剥離することができる。このようにして、STI304の側壁を露出させることができる。
本発明のいくつかの実施形態では、犠牲層208のうちの一番上の犠牲層の上のSTI304の露出した側壁間にフィン・スペーサ402を形成する。本発明のいくつかの実施形態では、フィン・スペーサ402が、CVD、PECVD、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、PVD、化学溶液付着または他の同様のプロセスなどの共形付着プロセスを、ウェット・エッチング・プロセスまたはドライ・エッチング・プロセスと組み合わせて使用して形成される。例えば、半導体構造体200の上にスペーサ材料を共形に付着させ、RIEを使用してスペーサ材料を選択的に除去して、フィン・スペーサ402を形成することができる。フィン・スペーサ402は、例えば低k誘電体、窒化物、窒化シリコン、酸化シリコン、SiON、SiC、SiOCNまたはSiBCNなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、フィン・スペーサ402が窒化シリコンを含む。フィン・スペーサ402は、約5から10nm、例えば5nmの厚さに形成することができる。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
図5Aおよび5Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体200の断面図を示している。図5Aおよび5Bに示されているように、フィン・スペーサ402によって覆われていない半導体層206および犠牲層208の部分を、ウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して除去することができる。
本発明のいくつかの実施形態では、これらの部分が、反応性イオン・エッチング(RIE)を使用して除去される。このようにして、半導体層206および犠牲層208をパターニングして、第1の犠牲層202の1つまたは複数の表面を露出させるトレンチ502を形成することができる。本発明のいくつかの実施形態では、このパターニング・プロセスの結果として、第1の犠牲層202を凹ませることができる。本発明のいくつかの実施形態では、半導体層206および犠牲層208が、5nmの幅を有するナノシートにパターニングされる。しかしながら、他の幅も本発明の企図された範囲に含まれる。
図6Aおよび6Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体200の断面図を示している。図6Aおよび6Bに示されているように、トレンチ502内に半導体層602を形成する。本発明のいくつかの実施形態では、半導体層602が、ボトムアップ・トレンチ・エピタキシ(bottom-up trench epitaxy)である。
半導体層602は、さまざまな方法によって形成することができる。本発明のいくつかの実施形態では、VPE、MBE、LPEまたは他の適当なプロセスを使用して、トレンチ502の中にエピタキシャル半導体材料を成長させることができる。半導体層602は、例えば単結晶Si、III-V族化合物半導体またはII-VI族化合物半導体などの適当な任意の半導体チャネル材料でできたものとすることができる。本発明のいくつかの実施形態では、半導体層602が、例えばシリコンなど、半導体層206と同じ材料でできている。
図7Aおよび7Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体200の断面図を示している。図7Aおよび7Bに示されているように、フィン・スペーサ402に追加の材料を充填してハード・マスク702を形成すること、またはフィン・スペーサ402をハード・マスク702によって置き換えることができる。
ハード・マスク702は、CVD、PECVD、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、PVD、化学溶液付着または他の同様のプロセスを使用して形成することができる。例えば、半導体構造体200の上に誘電体材料を共形に付着させることができる。ハード・マスク702は、例えば低k誘電体、窒化物、窒化シリコン、酸化シリコン、SiON、SiC、SiOCNまたはSiBCNなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、ハード・マスク702が窒化シリコンを含む。ハード・マスク702は、約5から50nm、例えば10nmの厚さに形成することができる。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
本発明のいくつかの実施形態では、STI304が、第1の犠牲層202の表面よりも下方に凹んでいる。このようにすると、STI304が、1つまたは複数のナノシート・スタックを電気的に分離する。STI304は、例えば化学的酸化物除去(chemical oxide removal)(COR)またはフッ化水素酸(HF)ウェット・エッチングを使用して凹ませることができる。本発明のいくつかの実施形態では、STI304を、ハード・マスク702に比べて選択的に凹ませる。
図8Aおよび8Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体200の断面図を示している。図8Aおよび8Bに示されているように、ハード・マスク702を、例えばウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して除去することができる。
本発明のいくつかの実施形態では、半導体構造体200の上に誘電体ライナ(dielectric liner)802を形成する。本発明のいくつかの実施形態では、誘電体ライナ802が、CVD、PECVD、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、PVD、化学溶液付着または他の同様のプロセスなどの共形付着プロセスを使用して形成される。例えば、半導体構造体200の上に誘電体材料を共形に付着させることができる。誘電体ライナ802は、例えば低k誘電体、窒化物、窒化シリコン、酸化シリコン、SiON、SiC、SiOCNまたはSiBCNなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、誘電体ライナ802が酸化シリコンである。誘電体ライナ802は、約0.2から10nm、例えば3nmの厚さに形成することができる。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
本発明のいくつかの実施形態では、誘電体ライナ802の上に犠牲ゲート804を形成する。犠牲ゲート804は、例えばアモルファス・シリコンまたはポリシリコンなどの適当な任意の材料でできたものとすることができる。犠牲ゲート804は、例えばポリシリコン充填およびウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せなど、犠牲ゲートをパターニングするための知られている任意の方法を使用して形成することができる。
本発明のいくつかの実施形態では、犠牲ゲート804上にハード・マスク806(ゲート・ハード・マスクとしても知られている)を形成する。ハード・マスク806は、例えば窒化シリコンなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、ハード・マスク806上に第2のハード・マスク808を形成して、2層ハード・マスクを形成することができる。第2のハード・マスク808は、例えば酸化シリコンなどの酸化物を含むことができる。本発明のいくつかの実施形態では、犠牲ゲート804が、ハード・マスク806および808をパターニングし、犠牲ゲート808の覆われていない部分をRIEで除去することによって形成される。
図9Aおよび9Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体200の断面図を示している。図9Bに示されているように、誘電体ライナ802の部分を除去して、ナノシート・スタックの表面(例えば半導体層602)を露出させることができる。誘電体ライナ802は、ウェット・エッチングまたはドライ・エッチングを使用して除去することができる。本発明のいくつかの実施形態では、誘電体ライナ802が、酸化物剥離プロセスを使用して除去される。
図9Aおよび9Bに示されているように、第1の犠牲層202を、犠牲層208に比べて選択的に除去することができる。第1の犠牲層202は、ゲルマニウム層を、より低濃度のゲルマニウム層に比べて選択的に除去することができる適当な任意のプロセスを使用して除去することができる。このエッチング選択性を提供することが知られている例示的なプロセスは、HCl蒸気相化学および三フッ化塩素(ClF)エッチングを含む。
本発明のいくつかの実施形態では、半導体構造体200の上にスペーサ材料902を形成する。本発明のいくつかの実施形態、例えば、続いて除去される第1の犠牲層202を有するいくつかの実施形態では、第1の犠牲層202の除去によって残された空洞内にもスペーサ材料902を形成する。このようにすると、スペーサ材料902が、第1の犠牲層202(存在する場合)を置き換えることができる。このようにして第1の犠牲層202を置き換えると、ナノシート・スタックと基板204との間に底部分離が提供される。
本発明のいくつかの実施形態では、スペーサ材料902が、CVD、PECVD、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、PVD、化学溶液付着または他の同様のプロセスなどの共形付着プロセスを使用して形成される。例えば、半導体構造体200の上にスペーサ材料902を共形に付着させることができる。スペーサ材料902は、例えば低k誘電体、窒化物、窒化シリコン、酸化シリコン、SiON、SiC、SiOCNまたはSiBCNなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、スペーサ材料902がSiBCNを含む。スペーサ材料902は、約5から15nmの厚さに形成すること、または付着させることができる。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
図10Aおよび10Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体200の断面図を示している。図10Aおよび10Bに示されているように、スペーサ材料902の部分をエッチングし、または他の手法でパターニングして、犠牲ゲート804の側壁上にスペーサ1002(側壁スペーサまたはゲート・スペーサとしても知られている)を形成することができる。スペーサ材料902は、例えばウェット・エッチングまたはドライ・エッチングを使用してパターニングすることができる。本発明のいくつかの実施形態では、このスペーサ材料をRIEを使用して選択的に除去して、側壁スペーサ1002を形成する。このようにして、ナノシート・スタックの表面を露出させる。本発明のいくつかの実施形態では、ナノシート・スタックの露出した部分(例えば半導体層602および犠牲層208)を、スペーサ材料902もしくは第1の犠牲層202またはその両方に比べて選択的に除去する。
図11Aおよび11Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体200の断面図を示している。図11Aおよび11Bに示されているように、犠牲層208を凹ませ、内側スペーサ1102に置き換える。犠牲層208は、ウェット・エッチングまたはドライ・エッチングを使用して凹ませることができる。本発明のいくつかの実施形態では、犠牲層208を、半導体層206に比べて選択的に凹ませる。例えば、ヒドロリン酸(hydrophosphoric acid)ベースのウェット・エッチング剤またはHClもしくはClFガス・ドライ・エッチング剤を使用して、シリコン・ゲルマニウムでできた犠牲層208を、シリコンでできた半導体層206に比べて選択的にエッチングすることができる。本発明のいくつかの実施形態では、犠牲層208を、内側スペーサ1102の厚さがスペーサ1002の厚さと同じになるように選択された深さまで凹ませる。
本発明のいくつかの実施形態では、内側スペーサ1102が、犠牲層208に形成された凹部を塞ぐ共形付着(例えばCVDまたはALD)、および過剰の材料を除去する後続のエッチバック・プロセスによって形成される。内側スペーサ1102は、例えば低k誘電体、窒化物、窒化シリコン、酸化シリコン、SiON、SiC、SiOCNまたはSiBCNなどの適当な任意の材料でできたものとすることができる。
図12Aおよび12Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体200の断面図を示している。図12Aおよび12Bに示されているように、底部分離層902の表面およびそれぞれのナノシート・スタックの反対端に、ソース/ドレイン(S/D)領域1202を形成することができる。本発明のいくつかの実施形態では、S/D領域1202が、フィン/ナノシート・スタック(すなわち半導体層206)の露出した端部からエピタキシャル成長させたものである。
S/D領域1202は、例えばその場ドープト・エピタキシ(in-situ doped epitaxy)、エピタキシ後にドープする方法、または注入およびプラズマ・ドーピングによる方法など、さまざまな方法によってエピタキシャル形成することができる。本発明のいくつかの実施形態では、基板204の表面の上にエピタキシャル領域をエピタキシャル成長させる。本明細書の中で以前に説明したとおり、S/D領域1202は、気体または液体前駆物質から成長させたエピタキシャル半導体材料とすることができる。S/D領域1202は、n型ドーパント(例えばリンまたはヒ素)またはp型ドーパント(例えばホウ素またはガリウム)がドープされたものとすることができる。S/D領域1202のドーパント濃度は、1×1019cm-3から2×1021cm-3までの範囲、または1×1020cm-3から1×1021cm-3の間の範囲とすることができる。
図13Aおよび13Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体200の断面図を示している。図13Aおよび13Bに示されているように、S/D領域1202の上のスペーサ1002間に、誘電体層1302を形成する。誘電体層1302は、例えばCVD、FCVD、PECVD、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、PVD、化学溶液付着または他の同様のプロセスを使用して形成することができる。誘電体層1302は、例えば低k誘電体、窒化物、窒化シリコン、酸化シリコン、SiON、SiC、SiOCNまたはSiBCNなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、誘電体層1302が、酸化シリコンなどの酸化物である。
本発明のいくつかの実施形態では、誘電体層1302を過充填し、次いで誘電体層1302を、犠牲ゲート804の頂面まで、例えばCMPプロセスを使用して平坦化する。本発明のいくつかの実施形態では、このCMPプロセス中に、ハード・マスク806および第2のハード・マスク808が除去される。
図14Aおよび14Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体200の断面図を示している。図14Aおよび14Bに示されているように、置換金属ゲート(replacement metal gate)(RMG)プロセス中に、犠牲ゲート804、誘電体ライナ802および犠牲層208を除去し、導電性ゲート1402によって置き換えることができる。犠牲ゲート804、誘電体ライナ802および犠牲層208は、知られているRMGプロセスを使用して除去することができる。本発明のいくつかの実施形態では、犠牲ゲート804が、アモルファス・シリコンまたはポリシリコン・プル(amorphous silicon or polysilicon pull)を使用して除去される。本発明のいくつかの実施形態では、誘電体ライナ802が、酸化物エッチングを使用して除去される。
本発明のいくつかの実施形態では、犠牲層208が、半導体層206もしくは半導体層602またはその両方に比べて選択的に除去される。犠牲層208は、ウェット・エッチングまたはドライ・エッチングを使用して除去することができる。本発明のいくつかの実施形態では、ヒドロリン酸ベースのウェット・エッチング剤またはHClもしくはClFガス・ドライ・エッチング剤を使用して、シリコン・ゲルマニウムでできた犠牲層208を、シリコンでできた半導体層206および602に比べて選択的に除去することができる。本発明のいくつかの実施形態では、犠牲層208が、導電性ゲート1402を形成する前に除去される。
導電性ゲート1402は、例えば知られているRMGプロセスを使用して形成された高k金属ゲート(HKMG)とすることができる。本発明のいくつかの実施形態では、導電性ゲート1402が、スペーサ1002間に形成された置換金属ゲート・スタックである。この置換金属ゲート・スタックは、高k誘電体材料、仕事関数金属スタック(work function metal stack)およびバルク・ゲート材料を含むことができる。
本発明のいくつかの実施形態では、ナノシート・スタックの露出した表面の上に高k誘電体膜(図示せず)を形成する。この高k誘電体膜は、例えば酸化シリコン、窒化シリコン、酸窒化シリコン、窒化ホウ素、高k材料またはこれらの材料の任意の組合せでできたものとすることができる。高k材料の例は、限定はされないが、酸化ハフニウム、酸化ハフニウムシリコン、酸窒化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸窒化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタルおよびニオブ酸鉛亜鉛などの金属酸化物を含む。高k材料はさらに、ランタンおよびアルミニウムなどのドーパントを含むことができる。本発明のいくつかの実施形態では、この高k誘電体膜が、約0.5nmから約4nmの厚さを有することができる。本発明のいくつかの実施形態では、この高k誘電体膜が酸化ハフニウムを含み、約1nmの厚さを有する。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
本発明のいくつかの実施形態では、高k誘電体膜とバルク・ゲート材料との間に、1つまたは複数の仕事関数層(図示せず。時に仕事関数金属スタックと呼ばれる)を形成する。この仕事関数層は、例えばアルミニウム、酸化ランタン、酸化マグネシウム、チタン酸ストロンチウム、酸化ストロンチウム、窒化チタン、窒化タンタル、窒化ハフニウム、窒化タングステン、窒化モリブデン、窒化ニオブ、窒化ハフニウムシリコン、窒化チタンアルミニウム、窒化タンタルシリコン、炭化チタンアルミニウム、炭化タンタルおよびこれらの組合せでできたものとすることができる。この仕事関数層は、導電性ゲート1402の仕事関数をさらに変更する役目を果たすことができ、デバイスしきい電圧の調整を可能にする。この仕事関数層は、約0.5から6nmの厚さに形成することができる。しかしながら、他の厚さも本発明の企図された範囲に含まれる。本発明のいくつかの実施形態では、この仕事関数層をそれぞれ異なる厚さに形成することができる。本発明のいくつかの実施形態では、この仕事関数層がTiN/TiC/TiCAlスタックを含む。
本発明のいくつかの実施形態では、仕事関数層の上にバルク・ゲート材料を付着させる。このバルク・ゲート材料は、例えば金属(例えばタングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、白金、スズ、銀、金)、導電性金属化合物材料(例えば窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、炭化チタンアルミニウム、ケイ化タングステン、窒化タングステン、酸化ルテニウム、ケイ化コバルト、ケイ化ニッケル)、導電性炭素、グラフェン、またはこれらの材料の適当な任意の組合せなど、適当な任意の導電性材料を含むことができる。この導電性材料はさらに、付着中または付着後に組み込まれたドーパントを含むことができる。
本発明のいくつかの実施形態では、導電性ゲート1402の表面の上に、ゲート・ハード・マスク1404(時に自己整合コンタクト・キャップ(Self-Aligned Contact cap)またはSACキャップと呼ばれる)を形成する。ゲートSACキャップ1404は、例えば窒化物、窒化シリコン、酸化シリコン、SiON、SiC、SiOCNまたはSiBCNなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、ゲートSACキャップ1404が窒化シリコンを含む。本発明のいくつかの実施形態では、ゲートSACキャップ1404が30nmの厚さに形成される。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
図14Aに示されているように、導電性ゲート1402は、半導体層206および半導体層602の露出した表面と接触したものとすることができる。このようにすると、半導体層206および半導体層602が一体として、S/D領域1202間の「X-FET」型チャネル領域を画定する。このチャネル領域は、垂直フィン(例えば半導体層602)および1つまたは垂直に積み重ねられた複数のナノシート(例えば半導体層206)を含む。本発明のいくつかの実施形態では、導電性ゲート1402が、(介在する高k層または仕事関数層にもかかわらず)垂直フィンの側壁ならびに1つまたは複数のそれぞれのナノシートの頂面および底面と直接に接触している。
図15Aおよび15Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体200の断面図を示している。図15Aおよび15Bに示されているように、誘電体層1302を除去した後にトレンチ・コンタクト1502を形成することができる。トレンチ・コンタクト1502は、知られているメタライゼーション技術を使用してS/D領域1202の上に形成することができる。本発明のいくつかの実施形態では、ゲートSACキャップ1404およびスペーサ1002に比べて誘電体層1302を選択的にエッチングする異方性自己整合RIEエッチングを使用して、トレンチ・コンタクト1502が形成される。それぞれのソース領域またはドレイン領域の上にコンタクト(時にS/Dコンタクトと呼ばれる)を形成することができ、導電性ゲート1402の表面の上にコンタクト(時にゲート・コンタクトと呼ばれる)を形成することができることが理解される。
トレンチ・コンタクト1502は、例えば金属(例えばタングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、白金)、導電性金属化合物材料(例えば窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、炭化チタンアルミニウム、ケイ化タングステン、窒化タングステン、ケイ化コバルト、ケイ化ニッケル)、導電性炭素、またはこれらの材料の適当な任意の組合せなど、適当な任意の導電性材料を含むことができる。この導電性材料はさらに、付着中または付着後に組み込まれたドーパントを含むことができる。本発明のいくつかの実施形態では、このコンタクトを銅とすることができ、このコンタクトが障壁金属ライナを含むことができる。この障壁金属ライナは、銅が、周囲の材料中に拡散すること、または周囲の材料をドープすることを防ぐ。このことは周囲の材料の特性を劣化させうる。障壁金属ライナの例は、窒化タンタルおよびタンタル(TaN/Ta)、チタン、窒化チタン、コバルト、ルテニウムならびにマンガンを含む。
図16A~19Cは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「GAA X-FET」型半導体構造体1600の断面図を示している。図16Aおよび16Bに示されているように、部分的に製造された半導体デバイスは、基板1604の上に形成された第1の犠牲層1602を含むことができる。
第1の犠牲層1602および基板1604はそれぞれ、図2Bに示されている第1の犠牲層202および基板204と同じ材料でできた、第1の犠牲層202および基板204と同様の手法で作られたものとすることができる。本発明のいくつかの実施形態では、第1の犠牲層1602のゲルマニウム濃度が、続いて形成されるゲート・スタックのどのシリコン層、シリコン・ゲルマニウム層またはゲルマニウム層よりも高いエッチング選択性を保証するように選択されている。本発明のいくつかの実施形態では、第1の犠牲層1602のゲルマニウム濃度が、スタックの他のどのシリコン・ゲルマニウム層よりも少なくとも30パーセント高い。本発明のいくつかの実施形態では、第1の犠牲層1602が、45から70パーセント、例えば50パーセントのゲルマニウム濃度を含むことができる。しかしながら、他のゲルマニウム濃度も本発明の企図された範囲に含まれる。
本発明のいくつかの実施形態では、第1の犠牲層162の上に、1つまたは複数の半導体層1606と1つまたは複数の犠牲層1608とが交互に積み重ねられたスタックを形成する。このスタックは、スタックの一番上の層および一番下の層が犠牲層となるように形成することができる。図解を容易にするために、交互に積み重ねられた3つの半導体層と4つの犠牲層とを有するスタックとして示されているが、このスタックは、交互に積み重ねられた任意の数の半導体層と対応する数の犠牲層とを含むことができることが理解される。例えば、このスタックは、交互に積み重ねられた2つの半導体層と3つの犠牲層とを含むことができる。半導体層1606および犠牲層1608はそれぞれ、図2Bに示されている半導体層206および犠牲層208と同じ材料でできた、半導体層206および犠牲層208と同様の手法で作られたものとすることができる。
それぞれの半導体層1606は、4nmから20nm、例えば7nmから10nmの範囲の高さを有することができる。本発明のいくつかの実施形態では、半導体層1606が約9nmの高さを有する。半導体層1606は、例えば単結晶Si、III-V族化合物半導体またはII-VI族化合物半導体などの適当な任意の半導体チャネル材料でできたものとすることができる。本発明のいくつかの実施形態では、半導体層1606がシリコンでできている。
それぞれの犠牲層1608は、6nmから40nm、例えば8nmから20nmの範囲の高さを有することができる。本発明のいくつかの実施形態では、それぞれの犠牲層1608が同じ高さを有する。本発明のいくつかの実施形態では、一部の犠牲層1608が異なる高さを有する。例えば、本発明のいくつかの実施形態では、一番下の犠牲層が約10nmの高さを有し、一番上の犠牲層が約10nmの高さを有し、残りの(例えば中心)犠牲層が約20nmの高さを有する。本発明のいくつかの実施形態では、犠牲層1608がシリコン・ゲルマニウムでできている。本発明のいくつかの実施形態では、犠牲層1608が、15から35パーセント、例えば25パーセントの濃度のゲルマニウムを含む。しかしながら、他のゲルマニウム濃度も本発明の企図された範囲に含まれる。
図17Aおよび17Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「GAA X-FET」型半導体構造体1600の断面図を示している。図17Aおよび17Bに示されているように、基板1604の上にSTI1702を形成して、1つまたは複数の半導体フィンを電気的に分離する。STI1702は、図3Aに示されているSTI304と同様の材料でできた、STI304と同様のプロセスを使用して形成されたものとすることができる。
本発明のいくつかの実施形態では、犠牲層1608のうちの一番上の犠牲層の上のSTI1702の露出した側壁間にフィン・スペーサ1704を形成する。フィン・スペーサ1704は、図4Aに示されているフィン・スペーサ402と同様の材料でできた、フィン・スペーサ402と同様のプロセスを使用して形成されたものとすることができる。フィン・スペーサ1704は、約5から10nm、例えば5nmの厚さに形成することができる。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
本発明のいくつかの実施形態では、フィン・スペーサ1704によって覆われていない半導体層1606および犠牲層1608の部分を除去して、トレンチ1706を形成する。本発明のいくつかの実施形態では、トレンチ1706が、一番下の犠牲層1608の1つまたは複数の表面を露出させる。本発明のいくつかの実施形態では、このパターニング・プロセスの結果として、犠牲層1608のうちの一番下の犠牲層を凹ませることができる。本発明のいくつかの実施形態では、半導体層1606および犠牲層1608が、5nmの幅を有するナノシートにパターニングされる。しかしながら、他の幅も本発明の企図された範囲に含まれる。
図18Aおよび18Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「GAA X-FET」型半導体構造体1600の断面図を示している。図18Aおよび18Bに示されているように、トレンチ1706内に、半導体層1802および犠牲層1804を交互に形成する。本発明のいくつかの実施形態では、トレンチ内の先行する層上にそれぞれの層を逐次的にエピタキシャル成長させるボトムアップ・トレンチ・エピタキシ・プロセスを使用して、半導体層1802および犠牲層1804が形成される。
半導体層1802および犠牲層1804は、さまざまな方法によって形成することができる。本発明のいくつかの実施形態では、VPE、MBE、LPEまたは他の適当なプロセスを使用して、トレンチ1706の中にエピタキシャル半導体材料を成長させることができる。半導体層1802は、半導体層1606と同様の材料でできたものとすることができる。犠牲層1804は、犠牲層1608と同様の材料でできたものとすることができる。
本発明のいくつかの実施形態では、それぞれの半導体層1802の高さが、対応するそれぞれの半導体層1606の幅と同じである。言い換えると、半導体層1606が、15nmの幅にエピタキシャル成長させたものである場合には、半導体層1802を、15nmの高さにエピタキシャル成長させることができる。しかしながら、他の幅および対応する厚さも本発明の企図された範囲に含まれる。
図19A~19Cは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「GAA X-FET」型半導体構造体1600の断面図を示している。「GAA X-FET」型半導体構造体1600は、図2A~15Bに示されている「X-FET」型半導体構造体200と同様の手法で実質的に完成させることができる。
図19A~19Cに示されているように、「GAA X-FET」型半導体構造体1600は、導電性ゲート1902、SACキャップ1904、S/D領域1906、内側スペーサ1908、ゲート・スペーサ1910、誘電体層1912およびコンタクト1914を含む。これらのフィーチャ(feature)はそれぞれ、図2A~15Bに示されている「X-FET」型半導体構造体200の対応するフィーチャと同様の材料でできた、「X-FET」型半導体構造体200の対応するフィーチャと実質的に同様の方法によって作られたものとすることができる。
図19Aに示されているように、半導体層1606および半導体層1802の露出した表面に、導電性ゲート1902を付着させる。このようにすると、半導体層1606および半導体層1802が一体として、S/D領域1906間の「GAA X-FET」型チャネル領域を画定する。このチャネル領域は、1つまたは複数の垂直フィン(例えば半導体層1802)および1つまたは垂直に積み重ねられた複数のナノシート(例えば半導体層1606)を含む。本発明のいくつかの実施形態では、導電性ゲート1902の高k誘電体(図示せず)が、垂直フィンの側壁ならびに1つまたは複数のそれぞれのナノシートの頂面および底面と直接に接触している。
図20~28は、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体2000の断面図を示している。図20に示されているように、部分的に製造された半導体デバイスは、基板2004の上に形成された第1の犠牲層2002を含むことができる。
第1の犠牲層2002および基板2004はそれぞれ、図2Bに示されている第1の犠牲層202および基板204と同じ材料でできた、第1の犠牲層202および基板204と同様の手法で作られたものとすることができる。本発明のいくつかの実施形態では、第1の犠牲層2002の上に半導体層2006を形成する。半導体層2006は、図2Bに示されている半導体層206と同じ材料でできた、半導体層206と同様の手法で作られたものとすることができる。本発明のいくつかの実施形態では、半導体層2006の厚さが半導体層206の厚さよりも大きい。これは、半導体層2006が、(図29Aおよび29Bに示されている)チャネル領域の最終的な厚さ(垂直高さ)を規定するためである。本発明のいくつかの実施形態では、半導体層2006の厚さが約60nmである。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
本発明のいくつかの実施形態では、半導体層2006上にハード・マスク2008を形成することができる。本発明のいくつかの実施形態では、ハード・マスク2008が、窒化シリコンなどの窒化物を含む。本発明のいくつかの実施形態では、ハード・マスク2008が40nmの厚さに形成される。しかしながら、他の厚さも本発明の企図された範囲に含まれる。本発明のいくつかの実施形態では、ハード・マスク2008上に第2のハード・マスク(図示せず)を形成して、2層ハード・マスクを形成することができる。本発明のいくつかの実施形態では、この第2のハード・マスクが、例えば二酸化シリコンなどの酸化物を含む。
本発明のいくつかの実施形態では、ハード・マスク2008の部分を除去し(例えばパターニングし)、半導体層2006および第1の犠牲層2002を、ハード・マスク2008に比べて選択的にパターニングする。図20に示されているように、パターニングされたハード・マスク2008によって覆われていない半導体層2006および第1の犠牲層2002の部分を、ウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して除去することができる。
本発明のいくつかの実施形態では、半導体層2006および第1の犠牲層2002をパターニングして、10から50nmの範囲の幅を有する1つまたは複数のフィンにする。しかしながら、他の幅も本発明の企図された範囲に含まれる。図解を容易にするために、このスタックは、2つのフィンを形成するようにパターニングされているものとして示されている。しかしながら、このスタックをパターニングして、平行な任意の数のフィンにすることができることが理解される。本発明のいくつかの実施形態では、フィン間のピッチ、すなわち端-端間隔が約40nmである。しかしながら、他の間隔も本発明の企図された範囲に含まれる。
図21は、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体2000の断面図を示している。図21に示されているように、基板2004の表面の上にハード・マスク2102を形成することができる。ハード・マスク2102は、例えば低k誘電体、窒化物、窒化シリコン、酸化シリコン、SiON、SiC、SiOCNまたはSiBCNなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、ハード・マスク2102が窒化シリコンを含む。ハード・マスク2102は、約20から100nm、例えば70nmの厚さに形成することができる。しかしながら、他の厚さも本発明の企図された範囲に含まれる。本発明のいくつかの実施形態では、ハード・マスク2102が、第1の犠牲層2002の側壁を覆うのに十分な厚さに形成される。
本発明のいくつかの実施形態では、ハード・マスク2102の上に、1つまたは複数の酸化物層2104と1つまたは複数の窒化物層2106とが交互に積み重ねられたスタックを形成する。このスタックは、スタックの一番上の層および一番下の層が酸化物層となるように形成することができる。図解を容易にするために、交互に積み重ねられた4つの酸化物層と3つの窒化物層とを有するスタックとして示されているが、このスタックは、交互に積み重ねられた任意の数の酸化物層と対応する数の窒化物層とを含むことができることが理解される。例えば、このスタックは、交互に積み重ねられた2つの酸化物層と単一の窒化物層とを含むことができる。窒化物層2106の数が、(図25に示されているように)チャネル領域のフィンの数を規定する。
それぞれの酸化物層2104は、6nmから20nm、例えば8nmから15nmの範囲の高さを有することができる。本発明のいくつかの実施形態では、酸化物層2104が約8nmの高さを有する。酸化物層2104は、例えば酸化シリコンなどの適当な任意の材料でできたものとすることができる。
それぞれの窒化物層2106は、4nmから12nm、例えば7nmから10nmの範囲の高さを有することができる。本発明のいくつかの実施形態では、窒化物層2106が約9nmの高さを有する。窒化物層2106は、例えば窒化シリコンなどの適当な任意の材料でできたものとすることができる。
酸化物層2104および窒化物層2106は、異方性付着によって形成することができる。例えば、交互に積み重ねられた酸化物材料および窒化物誘電体材料はそれぞれ、「n」回循環させる(すなわち繰り返される)HDP付着+等方性エッチバック・プロセスを使用して、ハード・マスク2102の上に付着させることができる。
図22は、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体2000の断面図を示している。図22に示されているように、酸化物層2104のうちの一番上の酸化物層の上のハード・マスク2008の露出した側壁上にスペーサ2202を形成する。本発明のいくつかの実施形態では、スペーサ2202が、CVD、PECVD、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、PVD、化学溶液付着または他の同様のプロセスなどの共形付着プロセスを、ウェット・エッチング・プロセスまたはドライ・エッチング・プロセスと組み合わせて使用して形成される。例えば、半導体構造体2000の上にスペーサ材料を共形に付着させ、RIEを使用してスペーサ材料を選択的に除去して、側壁スペーサ2202を形成することができる。スペーサ2202は、例えば低k誘電体、窒化物、窒化シリコン、酸化シリコン、SiON、SiC、SiOCNまたはSiBCNなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、スペーサ2202がSiCを含む。スペーサ2202は、約5から10nm、例えば5nmの厚さに形成することができる。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
図23は、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体2000の断面図を示している。図23に示されているように、酸化物層2104、窒化物層2106およびハード・マスク2102の部分を除去することができる。酸化物層2104、窒化物層2106およびハード・マスク2102は、ウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して除去することができる。本発明のいくつかの実施形態では、ハード・マスク2102内で止まるRIEを使用して、酸化物層2104、窒化物層2106およびハード・マスク2102を除去することができる。言い換えると、ハード・マスク2102を凹ませることができる。このようにすると、下流の処理の間、ハード・マスク2102の残存部分が基板2004を保護する。
図24は、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体2000の断面図を示している。図24に示されているように、酸化物層2104を除去して、半導体層2006の側壁を露出させることができる。酸化物層2104は、ウェット・エッチングまたはドライ・エッチングを使用して除去することができる。本発明のいくつかの実施形態では、窒化物層2106、半導体層2006もしくはスペーサ2202またはこれらの組合せに比べて、酸化物層2104を選択的に除去することができる。
図25は、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体2000の断面図を示している。図25に示されているように、半導体層2006を横方向に凹ませて、第1の犠牲層2002の表面およびハード・マスク2008の表面を露出させる凹部2502を形成することができる。このようにして、半導体層2006を凹ませて、垂直部分(例えば垂直フィン)および1つまたは複数の水平部分(例えばナノシート)を画定することができる。半導体層2006は、ウェット・エッチングまたはドライ・エッチングを使用して凹ませることができる。本発明のいくつかの実施形態では、窒化物層2106もしくはスペーサ2202またはその両方に比べて選択的に、半導体層2006を凹ませることができる。本発明のいくつかの実施形態では、このプロセスの間、ハード・マスク2102の残存部分が、基板2004をエッチバックから保護する。
図26は、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体2000の断面図を示している。図26に示されているように、凹部2502の中に犠牲領域2602を形成することができる。本発明のいくつかの実施形態では、犠牲領域2602が、凹部2502を部分的に埋める。本発明のいくつかの実施形態では、犠牲領域2602の側壁がハード・マスク2008の側壁と共面をなす。
本発明のいくつかの実施形態では、犠牲領域2602がシリコン・ゲルマニウムでできている。本発明のいくつかの実施形態では、犠牲領域2602が、15から45パーセント、例えば25パーセントのゲルマニウム濃度を含む。しかしながら、他のゲルマニウム濃度も本発明の企図された範囲に含まれる。本発明のいくつかの実施形態では、犠牲領域2602が、半導体層2006の露出した表面にエピタキシャル成長させたものである。本発明のいくつかの実施形態では、このプロセスの間、ハード・マスク2102の残存部分が、基板2004を寄生エピタキシャル成長から保護する。
図27は、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体2000の断面図を示している。図27に示されているように、スペーサ2202、窒化物層2106およびハード・マスク2102を除去することができる。スペーサ2202、窒化物層2106およびハード・マスク2102は、ウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して除去することができる。本発明のいくつかの実施形態では、RIEまたは窒化物剥離プロセスを使用して、スペーサ2202、窒化物層2106およびハード・マスク2102を除去することができる。
本発明のいくつかの実施形態では、基板2004の上にSTI2702を形成して、1つまたは複数の半導体フィンを電気的に分離する。STI2702は、例えば酸化シリコンなどの適当な任意の誘電体材料とすることができ、適当な任意のプロセスを使用して形成することができる。STI2702は、例えばCVD、FVCD、PECVD、UHVCVD、RTCVD、MOCVD、LPCVD、LRPCVD、ALD、PVD、HDP、化学溶液付着、スピンオン誘電体または他の同様のプロセスを使用して形成することができる。本発明のいくつかの実施形態では、STI2702を過充填し、次いでSTI2702を、例えば化学機械平坦化(CMP)プロセスを使用して凹ませる。
本発明のいくつかの実施形態では、STI2702が、第1の犠牲層2002の表面よりも下方に凹んでいる。このようにすると、STI2702が、1つまたは複数のナノシート・スタックを電気的に分離する。STI2702は、例えば化学的酸化物除去(COR)またはフッ化水素酸(HF)ウェット・エッチングを使用して凹ませることができる。本発明のいくつかの実施形態では、STI2702を、ハード・マスク2008に比べて選択的に凹ませる。
図28は、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体2000の断面図を示している。「X-FET」型半導体構造体2000は、図2A~15Bに示されている「X-FET」型半導体構造体200と同様の手法で実質的に完成させることができる。
図28に示されているように、「X-FET」型半導体構造体2000は、導電性ゲート2802およびゲート・ハード・マスク2804を含む。本発明のいくつかの実施形態では、半導体構造体2000がさらに、S/D領域、内側スペーサ、ゲート・スペーサ、誘電体層およびコンタクト(図示せず)を含む。これらのフィーチャはそれぞれ、図2A~15Bに示されている「X-FET」型半導体構造体200の対応するフィーチャと同様の材料でできた、「X-FET」型半導体構造体200の対応するフィーチャと実質的に同様の方法によって作られたものとすることができる。
図28に示されているように、半導体層2006の露出した表面の上に、導電性ゲート2802を付着させることができる。このようにすると、半導体層2006の垂直部分(例えば垂直フィン)および水平部分(例えばナノシート)が、S/D領域間の「X-FET」型チャネル領域を画定する。本発明のいくつかの実施形態では、導電性ゲート2802の高k誘電体層が、垂直フィンの側壁ならびに1つまたは複数のそれぞれのナノシートの頂面および底面と直接に接触している。
図29A~31Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体2900の断面図を示している。図29Aおよび29Bに示されているように、部分的に製造された半導体デバイスは、基板2904の上に形成された埋込み酸化物(buried oxide)(BOX)層2902を含むことができる。BOX層2902は、知られているシリコン・オン・インシュレータ(SOI)プロセスを使用して形成することができ、例えば二酸化シリコンまたはサファイヤを含むことができる。基板2904は、図2Bに示されている基板204と同じ材料でできた、基板204と同様の手法で作られたものとすることができる。
本発明のいくつかの実施形態では、BOX層2902の上に、1つまたは複数の第1の半導体層2906と1つまたは複数の第2の半導体層2908とが交互に積み重ねられたスタックを形成する。図解を容易にするために、交互に積み重ねられた3つの第1の半導体層2906と4つの第2の半導体層2908とを有するスタックとして示されているが、このスタックは、交互に積み重ねられた任意の数の第1の半導体層と対応する数の第2の半導体層とを含むことができることが理解される。第1の半導体層2906および第2の半導体層2908はそれぞれ、図2Bに示されている半導体層206および犠牲層208と同様の手法で形成されたものとすることができる。本発明のいくつかの実施形態では、第1の半導体層2906がシリコンでできており、第2の半導体層2908がシリコン・ゲルマニウムでできている。
それぞれの第1の半導体層2906は、4nmから12nm、例えば7nmから10nmの範囲の高さを有することができる。本発明のいくつかの実施形態では、第1の半導体層2906が約8nmの高さを有する。それぞれの第2の半導体層2908は、6nmから40nm、例えば8nmから20nmの範囲の高さを有することができる。本発明のいくつかの実施形態では、それぞれの第2の半導体層2908が、第1の半導体層2906と同じ高さを有する。本発明のいくつかの実施形態では、第2の半導体層2908が、15から35パーセント、例えば25パーセントのゲルマニウム濃度を含む。しかしながら、他のゲルマニウム濃度も本発明の企図された範囲に含まれる。
本発明のいくつかの実施形態では、第2の半導体層2908のうちの一番上の層の上にハード・マスク2910を形成することができる。本発明のいくつかの実施形態では、ハード・マスク2910が、窒化シリコンなどの窒化物を含む。本発明のいくつかの実施形態では、ハード・マスク2910が40nmの厚さに形成される。しかしながら、他の厚さも本発明の企図された範囲に含まれる。本発明のいくつかの実施形態では、ハード・マスク2910上に第2のハード・マスク(図示せず)を形成して、2層ハード・マスクを形成することができる。本発明のいくつかの実施形態では、この第2のハード・マスクが、例えば二酸化シリコンなどの酸化物を含む。
本発明のいくつかの実施形態では、ハード・マスク2910の部分を除去し(例えばパターニングし)、第1の半導体層2906と第2の半導体層2908とのスタックを、ハード・マスク2910に比べて選択的にパターニングする。パターニングされたハード・マスク2910によって覆われていない第1の半導体層2906および第2の半導体層2908の部分を、ウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して除去することができる。
図30Aおよび30Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体2900の断面図を示している。図30Aおよび30Bに示されているように、第2の半導体層2908を凹ませて1つまたは複数の凹部3002を形成する。
本発明のいくつかの実施形態では、第2の半導体層2908を、第1の半導体層2906に比べて選択的に凹ませる。第2の半導体層2908は、シリコン層またはより低いゲルマニウム濃度を有するシリコン・ゲルマニウム層に比べてシリコン・ゲルマニウム層を選択的に除去することができる適当な任意のプロセスを使用して凹ませることができる。このエッチング選択性を提供することが知られている例示的なプロセスは、ヒドロリン酸、HCl蒸気相化学および三フッ化塩素(ClF)エッチングを含む。
図31Aおよび31Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「X-FET」型半導体構造体2900の断面図を示している。図31Aおよび31Bに示されているように、半導体構造体2900をアニール・プロセスにかける。このアニール・プロセスによって、第2の半導体層2908中のゲルマニウムは、第1の半導体層2906および第2の半導体層2908の全体に均一に拡散する。
結果として生じる半導体層3102は、0からアニール前の第2の半導体層2908のゲルマニウム濃度までの間のゲルマニウム濃度を有するシリコン・ゲルマニウムを含む。例えば、第2の半導体層2908がSiGe20%(例えば20%Ge)であった場合、半導体層3102の最終的なゲルマニウム濃度は20%よりも低くなるであろう。本発明のいくつかの実施形態では、摂氏約950から1150度の温度で半導体構造体2900をアニールすることができる。
本発明のいくつかの実施形態では、「X-FET」型半導体構造体2900を、図2A~15Bに示されている「X-FET」型半導体構造体200と同様の手法で実質的に完成させることができる。「X-FET」型半導体構造体2900は、導電性ゲート、ゲートSACキャップ、S/D領域、内側スペーサ、ゲート・スペーサ、誘電体層およびコンタクト(図示せず)を含むことができる。これらのフィーチャはそれぞれ、図2A~15Bに示されている「X-FET」型半導体構造体200の対応するフィーチャと同様の材料でできた、「X-FET」型半導体構造体200の対応するフィーチャと実質的に同様の方法によって作られたものとすることができる。
図32A~35Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「無接合(junction-less)X-FET」型半導体構造体3200の断面図を示している。図32Aおよび32Bに示されているように、部分的に製造された半導体デバイスは、基板3204の上に形成されたBOX層3202を含むことができる。BOX層3202および基板3204はそれぞれ、図29Aに示されているBOX層2902および基板2904と同じ材料でできた、BOX層2902および基板2904と同様の手法で作られたものとすることができる。
本発明のいくつかの実施形態では、BOX層3202の上に、1つまたは複数の第1の半導体層3206と1つまたは複数の第2の半導体層3208とが交互に積み重ねられたスタックを形成する。図解を容易にするために、交互に積み重ねられた3つの第1の半導体層3206と4つの第2の半導体層3208とを有するスタックとして示されているが、このスタックは、交互に積み重ねられた任意の数の第1の半導体層と対応する数の第2の半導体層とを含むことができることが理解される。本発明のいくつかの実施形態では、第1の半導体層3206がシリコンでできており、第2の半導体層3208が、例えばホウ素がドープされたシリコンなど、ドープされたシリコンでできている。
第2の半導体層3208には、その場ドープト・エピタキシを使用してドープすることができ、エピタキシ後にドープすることができ、または注入およびプラズマ・ドーピングによってドープすることができる。本発明のいくつかの実施形態では、先行する層上にそれぞれの層を逐次的にエピタキシャル成長させるエピタキシ・プロセスを使用して、第1の半導体層3206および第2の半導体層3208が形成される。
それぞれの第1の半導体層3206は、4nmから12nm、例えば7nmから10nmの範囲の高さを有することができる。本発明のいくつかの実施形態では、第1の半導体層3206が約8nmの高さを有する。それぞれの第2の半導体層3208は、6nmから40nm、例えば8nmから20nmの範囲の高さを有することができる。本発明のいくつかの実施形態では、それぞれの第2の半導体層3208が、第1の半導体層3206と同じ高さを有する。本発明のいくつかの実施形態では、第2の半導体層3208が、1013cm-3から1018cm-3の範囲のホウ素ドーパント濃度を含む。しかしながら、他のホウ素ドーパント濃度も本発明の企図された範囲に含まれる。
本発明のいくつかの実施形態では、第2の半導体層3208のうちの一番上の層の上にハード・マスク3210を形成することができる。本発明のいくつかの実施形態では、ハード・マスク3210が、窒化シリコンなどの窒化物を含む。本発明のいくつかの実施形態では、ハード・マスク3210が40nmの厚さに形成される。しかしながら、他の厚さも本発明の企図された範囲に含まれる。本発明のいくつかの実施形態では、ハード・マスク3210上に第2のハード・マスク(図示せず)を形成して、2層ハード・マスクを形成することができる。本発明のいくつかの実施形態では、この第2のハード・マスクが、例えば二酸化シリコンなどの酸化物を含む。
本発明のいくつかの実施形態では、ハード・マスク3210の部分を除去し(例えばパターニングし)、第1の半導体層3206と第2の半導体層3208とのスタックを、ハード・マスク3210に比べて選択的にパターニングする。パターニングされたハード・マスク3210によって覆われていない第1の半導体層3206および第2の半導体層3208の部分を、ウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して除去することができる。
図33Aおよび33Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「無接合X-FET」型半導体構造体3200の断面図を示している。図33Aおよび33Bに示されているように、第2の半導体層3208を凹ませて1つまたは複数の凹部3302を形成する。
本発明のいくつかの実施形態では、第2の半導体層3208を、第1の半導体層3206に比べて選択的に凹ませる。第2の半導体層3208は、シリコン層に比べて、ドープされたシリコン層(例えばホウ素がドープされたシリコン)を選択的に除去することができる適当な任意のプロセスを使用して凹ませることができる。このエッチング選択性を提供することが知られている例示的なプロセスは、アンモニア・ベースの化学および水酸化テトラメチルアンモニウム(TMAHまたはTMAOH)エッチングを含む。
図34Aおよび34Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「無接合X-FET」型半導体構造体3200の断面図を示している。図34Aおよび34Bに示されているように、半導体構造体3200をアニール・プロセスにかける。このアニール・プロセスによって、第2の半導体層3208中のドーパント(例えばホウ素)は、第1の半導体層3206および第2の半導体層3208の全体に均一に拡散する。
結果として生じる半導体層3402は、0からアニール前の第2の半導体層3208のドーパント濃度までの間のドーパント濃度を有するドープされたシリコンを含む。例えば、第2の半導体層3208が、1015cm-3のホウ素濃度を有するホウ素がドープされたシリコンであった場合、半導体層3402の最終的なホウ素ドーパント濃度は1015cm-3よりも低くなるであろう。本発明のいくつかの実施形態では、摂氏約950から1150度の温度で半導体構造体3200をアニールすることができる。この時点で、半導体構造体3200は無接合デバイス(時に接合なしデバイス(junction-free device)と呼ばれる)である。
図35Aおよび35Bは、本発明の1つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「無接合X-FET」型半導体構造体3200の断面図を示している。無接合デバイスが望まれていない場合には、図35Aおよび35Bに示されているように、半導体構造体3200内の真性シリコン・チャネル(intrinsic silicon channel)を回復することができる。本発明のいくつかの実施形態では、半導体構造体3200を水素処理にかけて、半導体層3402中のドーパント(例えば、ホウ素)を追い出す。
本発明のいくつかの実施形態では、いくつかの「無接合X-FET」型半導体構造体を形成し、(例えばマスキングまたは他の分離技術を使用して)それらの構造体のサブセットだけを水素処理にかける。このようにして、有効な接合を有する従来の半導体構造体とともに、いくつかの「無接合X-FET」型半導体構造体を形成することができる。
本発明のいくつかの実施形態では、「無接合X-FET」型半導体構造体3200(または水素処理後の従来の構造体)を、図2A~15Bに示されている「X-FET」型半導体構造体200と同様の手法で実質的に完成させることができる。「無接合X-FET」型半導体構造体3200は、導電性ゲート、SACキャップ、S/D領域、内側スペーサ、ゲート・スペーサ、誘電体層およびコンタクト(図示せず)を含むことができる。これらのフィーチャはそれぞれ、図2A~15Bに示されている「X-FET」型半導体構造体200の対応するフィーチャと同様の材料でできた、「X-FET」型半導体構造体200の対応するフィーチャと実質的に同様の方法によって作られたものとすることができる。
図36は、本発明の1つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図3600を示している。この半導体デバイスは、(例えば図15Aおよび15Bに示されているように、)第1の半導体層、第2の半導体層、および第1の半導体層と第2の半導体層との間のフィン形ブリッジ層を有する非平面チャネル領域を含むことができる。第1の半導体層、第2の半導体層およびフィン形ブリッジ領域の外表面は、非平面チャネル領域の有効チャネル幅を規定する。本発明のいくつかの実施形態では、第1の半導体層の幅がフィン形ブリッジ領域の幅よりも大きい。本発明のいくつかの実施形態では、第2の半導体層の幅がフィン形ブリッジ領域の幅よりも大きい。本発明のいくつかの実施形態では、第1の半導体層の幅が第2の半導体層の幅と同じである。
ブロック3602に示されているように、基板上に第1の犠牲層を形成する。ブロック3604に示されているように、第1の犠牲層上にナノシート・スタックを形成する。このナノシート・スタックは、第1の半導体層および第2の犠牲層を含む。
ブロック3606で、ナノシート・スタックの第1の部分上に第1のフィン・スペーサを形成する。ブロック3608で、ナノシート・スタックの第2の部分上に第2のフィン・スペーサを形成する。ブロック3610に示されているように、ナノシート・スタックの第3の部分を除去することによってトレンチを形成する。このトレンチは、第1の犠牲層の表面を露出させる。ブロック3612で、トレンチの中の第1の犠牲層の表面に第2の半導体層を形成する。
図37は、本発明の1つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図3700を示している。ブロック3702に示されているように、基板上に半導体層を形成する。ブロック3704で、半導体層の隣に、交互に積み重ねられた酸化物層と窒化物層とのスタックを形成する。
ブロック3706に示されているように、酸化物層を除去して半導体層の側壁を露出させる。ブロック3708で、露出させた半導体層の側壁を凹ませて、半導体層の垂直部分および1つまたは複数の水平部分を画定する。
図38は、本発明の1つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図3800を示している。ブロック3802に示されているように、基板の上にナノシート・スタックを形成する。このナノシート・スタックは、第1の半導体層および第2の半導体層を含む。第2の半導体層は第1の材料を含む。
ブロック3804で、第2の半導体層の側壁を凹ませる。ブロック3806で、第1の半導体層および第2の半導体層中に第1の材料を均一に拡散させるように機能可能な温度でこの構造体をアニールする。
図39は、本発明の1つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図3900を示している。ブロック3902に示されているように、基板の上に、交互に積み重ねられた半導体層とドープされた半導体層とのスタックを形成する。ドープされた半導体層はドーパントを含む。
ブロック3904に示されているように、ドープされた半導体層の側壁を凹ませる。ブロック3906で、半導体層およびドープされた半導体層中にドーパントを均一に拡散させるように機能可能な温度でこの構造体をアニールする。
図40は、本発明の1つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図4000を示している。ブロック4002に示されているように、基板の上にナノシート・スタックを形成する。このナノシート・スタックは、1つまたは複数の第1の半導体層および1つまたは複数の第1の犠牲層を含む。
ブロック4004に示されているように、1つまたは複数の第1の半導体層および1つまたは複数の第1の犠牲層の部分を除去することによって、トレンチを形成する。このトレンチは、1つまたは複数の第1の犠牲層のうちの一番下の犠牲層の表面を露出させる。ブロック4006で、このトレンチに、1つまたは複数の第2の半導体層および1つまたは複数の第2の犠牲層を、1つまたは複数のそれぞれの第2の半導体層が1つまたは複数の第1の半導体層のうちの1つの第1の半導体層の側壁と接触するように充填する。
図41は、本発明の1つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図4100を示している。ブロック4102に示されているように、基板の上に第1のチャネル領域を形成する。この第1のチャネル領域は、第1の垂直フィンおよび第1の垂直フィンの側壁から延びる第1のナノシートを含む。
ブロック4104に示されているように、第1のチャネル領域の上に第2のチャネル領域を形成する。この第2のチャネル領域は、第2の垂直フィンおよび第2の垂直フィンの側壁から延びる第2のナノシートを含む。ブロック4106で、第1のチャネル領域および第2のチャネル領域の上にゲートを形成する。このゲートは、第1のチャネル領域の一番上の表面および第2のチャネル領域の一番下の表面と接触する。
本明細書に記載された方法および結果として生じる構造体は、ICチップの製造に使用することができる。製造者は、その結果得られたICチップを、未加工のウェーハの形態で(すなわちパッケージ化されていない多数のチップを有する単一のウェーハとして)、ベア・ダイとして、またはパッケージ化された形態で配布することができる。パッケージ化された形態で配布される場合、このチップは、(マザーボードまたは他のより高次の担体に貼着されたリード線を有するプラスチック担体などの)シングル・チップ・パッケージ内、または(片面もしくは両面相互接続または埋込み相互接続を有するセラミック担体などの)マルチチップ・パッケージ内に取り付けられる。いずれの場合も、このチップは次いで、(a)マザーボードなどの中間製品の部分または(b)最終製品の部分として、他のチップ、別個の回路要素もしくは他の信号処理デバイスまたはこれらの組合せと統合される。最終製品は、玩具および他の低価格帯用途から、ディスプレイ、キーボードまたは他の入力装置および中央処理装置を有する高等なコンピュータ製品までにわたる、ICチップを含む任意の製品でありうる。
本明細書では、本発明のさまざまな実施形態が関連図を参照して説明される。本発明の範囲を逸脱することなく代替実施形態を考案することができる。以下の説明および図面には、要素間のさまざまな接続および位置関係(例えば上、下、隣など)が示されているが、向きが変更されても記載された機能が維持されるとき、本明細書に記載された位置関係の多くは向きとは無関係であることを当業者は理解するであろう。これらの接続もしくは位置関係またはその両方は、特に指定されていない限り、直接的なものであることまたは間接的なものであることができ、本発明は、この点に関して限定を意図したものではない。同様に、用語「結合された(coupled)」およびその変異語は、2つの要素間に通信経路を有することを示し、要素間に介在要素/接続がない要素間の直接接続を含意しない。これらの変形態様は全て本明細書の一部とみなされる。したがって、実体の結合は、直接結合または間接結合であることができ、実体間の位置関係は、直接的位置関係または間接的位置関係であることができる。間接的位置関係の一例として、本明細書の説明の中での層「B」の上に層「A」を形成することに関する言及は、層「A」および層「B」の関連特性および機能が中間層によって実質的に変更されない限りにおいて、層「A」と層「B」の間に1つまたは複数の中間層(例えば層「C」)がある状況を含む。
特許請求の範囲および本明細書の解釈のために、以下の定義および略語が使用される。本明細書で使用されるとき、用語「備える(comprises)」、「備えている(comprising)」、「含む(includes)」、「含んでいる(including)」、「有する(has)」、「有している(having)」、「含有する(contains)」もしくは「含有している(containing)」、またはこれらの用語の他の変異語は、非排他的包含(non-exclusive inclusion)をカバーすることが意図されている。例えば、要素のリストを含む組成物、混合物、プロセス、方法、物品または装置は、必ずしもそれらの要素だけに限定されるわけではなく、明示的にはリストに入れられていない他の要素、またはこのような組成物、混合物、プロセス、方法、物品もしくは装置に固有の他の要素を含みうる。
さらに、本明細書では、用語「例示的な」が、「例、事例または実例として役立つ」ことを意味するものとして使用されている。 本明細書に「例示的」として記載された実施形態または設計は必ずしも、他の実施形態または設計よりも好ましいまたは有利であるとは解釈されない。用語「少なくとも1つの」および「1つまたは複数の」は、1以上の任意の整数、すなわち1、2、3、4などを含むと理解される。用語「複数の」は、2以上の任意の整数、すなわち2、3、4、5などを含むと理解される。用語「接続」は、間接「接続」および直接「接続」を含みうる。
本明細書において「一実施形態」、「実施形態」、「例示的な実施形態」などに言及されているとき、それは、記載されたその実施形態は特定の特徴、構造または特性を含みうるが、全ての実施形態がその特定の特徴、構造もしくは特性を含むことがあり、またはそうではないこともあることを示す。さらに、このような句が、同じ実施形態を指しているとは限らない。さらに、1つの実施形態に関して特定の特徴、構造または特性が記載されているとき、明示的に記載されているか否かを問わず、他の実施形態に関してそのような特徴、構造または特性に影響を及ぼすことは、当業者の知識の範囲内にあると考えられる。
以上の説明の目的上、用語「上(upper)」、「下(lower)」、「右(right)」、「左(left)」、「垂直(vertical)」、「水平(horizontal)」、「頂部(top)」、「底部(bottom)」およびこれらの用語の派生語は、図の向きに置かれたときの記載の構造体および方法に関する。用語「上に横たわる(overlying)」、「頂部の(atop)」、「頂部にある(on top)」、「~上に配置された(positioned on)」または「頂部に配置された(positioned atop)」は、第1の構造体などの第1の要素が、第2の構造体などの第2の要素上に存在することを意味し、第1の要素と第2の要素との間には、境界面構造体などの介在要素が存在しうる。用語「直接接触(direct contact)」は、第1の構造体などの第1の要素と第2の構造体などの第2の要素とが、これらの2つの要素の境界面に一切の中間導電層、絶縁層または半導体層なしで接続されていることを意味する。
説明を容易にするため、本明細書では、図に示された1つの要素または特徴と別の要素または特徴との関係を記述するために、空間的相対語、例えば「~の下(beneath)」、「~の下方(below)」、「下~(lower)」、「~の上方(above)」、「上~(upper)」が使用されている。これらの空間的相対語は、図に示された向きだけでなく、使用時または動作時のデバイスのさまざまな向きを包含することが理解される。例えば、図中のデバイスを裏返した場合、別の要素または特徴の「下方」または「下」にあると記載された要素は、その別の要素または特徴の「上方」に位置することになる。したがって、用語「~の下方」は、上方と下方の両方の向きを包含しうる。デバイスがそれ以外の向き(例えば90度回転させた向きまたは別の向き)に置かれることもあり、本明細書で使用される空間的相対記述語もそれに応じて解釈すべきである。
用語「約(about)」、「実質的に(substantially)」、「およそ(approximately)」およびこれらの用語の変異語は、特定の数量の大きさに関連した、本出願の提出時に利用可能な機器に基づく誤差の程度を含むことが意図されている。例えば、「約」は、所与の値の±8%、5%または2%の範囲を含みうる。
例えば「第2の要素に比べて第1の要素を選択的に」などの句「~に比べて選択的に(selectiveto)」は、第1の要素をエッチングすることができこと、および第2の要素がエッチング・ストップの働きをすることができることを意味する。
用語「共形(conformal)」(例えば共形層)は、層の厚さが全ての表面上で実質的に同じであること、または厚さの変動が層の公称厚さの15%未満であることを意味する。
用語「エピタキシャル成長もしくはエピタキシャル付着またはその両方」および「エピタキシャル形成された、もしくはエピタキシャル成長させた、またはその両方」は、半導体材料(結晶性材料)の付着面での別の半導体材料(結晶性材料)の成長であって、成長している半導体材料(結晶性オーバレイヤ)が、付着面の半導体材料(シード材料)と実質的に同じ結晶特性を有する成長を意味する。エピタキシャル付着プロセスでは、付着面の原子の結晶配列と向きを整合させるべく付着原子が半導体基板の付着面を動き回るのに十分なエネルギーを有して付着原子が付着面に到着するように、原料ガスによって供給される化学反応物を制御し、システム・パラメータを設定することができる。エピタキシャル成長させた半導体材料は、そのエピタキシャル成長された材料が形成された付着面と実質的に同じ結晶特性を有することができる。例えば、{100}方位の結晶面に付着させたエピタキシャル成長させた半導体材料は、{100}方位をとることができる。本発明のいくつかの実施形態では、エピタキシャル成長プロセスもしくはエピタキシャル付着プロセスまたはその両方が、半導体表面での形成に対して選択的であることができ、二酸化シリコン表面または窒化シリコン表面などの露出した表面には材料を付着させることもあり、または付着させないこともある。
本明細書の中で以前に述べたとおり、簡潔にするため、本明細書では、半導体デバイスおよび集積回路(IC)製造に関係した従来の技術が、詳細に説明されることもあり、または詳細には説明されないこともある。しかしながら、背景技術の項に、本発明の1つまたは複数の実施形態を実施する際に利用することができる半導体デバイス製造プロセスのより一般的な説明を提供した。本発明の1つまたは複数の実施形態を実施する際に使用される特定の製造操作は、個々に知られていることもありうるが、本発明の操作もしくは結果として生じる構造体またはその両方の記載された組合せは類を見ないものである。したがって、半導体デバイスの製造に関して記載された、本発明による操作の類のない組合せは、半導体(例えばシリコン)基板上で実行される個々に知られているさまざまな物理的および化学的プロセスを利用し、これらのプロセスの一部は、次からの段落において説明される。
一般に、ICとしてパッケージ化されるマイクロチップを形成するために使用される各種プロセスは、4つの一般的なカテゴリ、すなわち膜付着、除去/エッチング、半導体ドーピングおよびパターニング/リソグラフィに分類される。付着は、ウェーハ上で材料を成長させる、ウェーハを材料でコーディングする、または他の手法でウェーハ上に材料を移動させるプロセスである。利用可能な技術には、特に、物理蒸着(PVD)、化学蒸着(CVD)、電気化学付着(ECD)、分子線エピタキシ(MBE)、および最近になって出現した原子層付着(ALD)が含まれる。除去/エッチングは、ウェーハから材料を除去するプロセスである。その例には、エッチング・プロセス(ウェットまたはドライ)、化学機械平坦化(CMP)などが含まれる。例えば、反応性イオンエッチング(RIE)は、化学的に反応性のプラズマを使用して、半導体材料のマスクされたパターンなどの材料を、露出した表面から材料の部分を除くイオンの爆撃にさらすことによって除去するタイプのドライ・エッチングである。このプラズマは通常、電磁場によって低圧(真空)下で生成される。半導体ドーピングは、ドーピング、例えばトランジスタのソースおよびドレインのドーピングによる電気的特性の改変であり、一般に拡散もしくはイオン注入またはその両方によって実行される。これらのドーピング・プロセスの後には、炉アニールまたは高速熱アニール(RTA)が実行される。アニールは、注入したドーパントを活性化する役目を果たす。導体(例えばポリシリコン、アルミニウム、銅など)と絶縁体(例えばさまざまな形態の二酸化シリコン、窒化シリコンなど)の両方の膜が、トランジスタおよびそれらの構成要素を接続したりかつ分離したりするために使用される。半導体基板のさまざまな領域の選択的ドーピングは、基板の導電性を、電圧の印加とともに変化させることを可能にする。これらのさまざまな構成要素の構造体を製作することによって、数百万個のトランジスタを構築し、それらを互いにワイヤでつないで、最新のマイクロエレクトロニクス・デバイスの複雑な回路を形成することができる。半導体リソグラフィは、後に半導体基板に転写する3次元レリーフ像またはパターンを基板上に形成することである。半導体リソグラフィでは、パターンが、フォトレジストと呼ばれる感光性ポリマーによって形成される。トランジスタを構成する複雑な構造体および回路の数百万のトランジスタを接続する多くのワイヤを構築するために、リソグラフィ・ステップおよびエッチング・パターン転写ステップが何度も繰り返される。ウェーハ上に印刷するそれぞれのパターンは、予め形成されたパターンに位置合わせされ、導体、絶縁体および選択的にドープされた領域がゆっくりと積み上げられて、最終的なデバイスが形成される。
添付図中の流れ図およびブロック図は、本発明のさまざまな実施形態による製造方法もしくは動作方法またはその両方の可能な実施態様を示している。流れ図では、方法のさまざまな機能/操作がブロックによって表されている。いくつかの代替実施態様では、これらのブロックに示された機能を、図に示された順序とは異なる順序で実施することができる。例えば、連続して示された2つのブロックを、実際には、実質的に同時に実行することができ、または、含まれる機能によってはそれらのブロックを逆の順序で実行することもできる。
本発明のさまざまな実施形態の説明は例示のために示したものであり、説明が網羅的であること、または、説明が、記載された実施形態だけに限定されることは意図されていない。当業者には、記載された実施形態の範囲および思想を逸脱しない多くの変更および変形が明らかとなろう。本明細書で使用されている用語は、実施形態の原理、実用的用途、もしくは市販されている技術にはない技術的改善点を最もよく説明するように、または本明細書に記載された実施形態を当業者が理解できるように選択した。

Claims (5)

  1. 半導体デバイスを形成するための方法であって、前記方法が、
    第1の半導体層、第2の半導体層、および前記第1の半導体層と前記第2の半導体層との間のフィン形ブリッジ層を備える非平面チャネル領域を形成すること
    を含み、前記非平面チャネル領域を形成することが、
    基板の上にナノシート・スタックを形成すること、
    前記ナノシート・スタックの部分を除去することによってトレンチを形成すること、および
    前記トレンチの中に第3の半導体層を形成すること
    を含み、
    前記第1の半導体層、前記第2の半導体層および前記フィン形ブリッジの外表面が、前記非平面チャネル領域の有効チャネル幅を規定する
    方法。
  2. 前記ナノシート・スタックの第1の部分上に第1のフィン・スペーサを形成すること、
    前記ナノシート・スタックの第2の部分上に第2のフィン・スペーサを形成すること、および
    前記ナノシート・スタックの側壁上に浅いトレンチ分離を形成すること
    をさらに含み、
    前記第1のフィン・スペーサが前記浅いトレンチ分離の側壁上にある、
    請求項1に記載の方法。
  3. 前記ナノシート・スタックと前記基板との間に底部犠牲層を形成すること、
    前記底部犠牲層を除去して空洞を画定すること、および
    前記空洞にスペーサ材料を充填して底部スペーサを形成すること
    をさらに含む、請求項1に記載の方法。
  4. 前記ナノシート・スタックが第1の犠牲層を含む、請求項1に記載の方法。
  5. 前記第1の犠牲層の側壁を凹ませること、
    凹ませた前記第1の犠牲層の前記側壁上に内側スペーサを形成すること、
    前記第1の犠牲層を除去すること、および
    前記ナノシート・スタックの上にゲートを形成すること
    をさらに含む、請求項4に記載の方法。
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