JP7427012B2 - フィン形ブリッジ領域によって結合された垂直に積み重ねられたナノシートを有するトランジスタ・チャネル - Google Patents

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Description

本発明は一般に、半導体デバイスの製造方法および結果として生じる構造体に関し、より詳細には、フィン（fin）形ブリッジ領域によって互いに結合された垂直に積み重ねられたナノシート（nanosheet）を有する非平面チャネルを含むように構成された新規の電界効果トランジスタ（ＦＥＴ）構造（architecture）の製造方法および結果として生じる構造体に関する。本明細書では、この新規のＦＥＴおよび非平面チャネル構造が、Ｘ－ＦＥＴデバイス／構造として識別される。
従来の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）製造技術は、平面電界効果トランジスタ（ＦＥＴ）を構築するためのプロセス・フローを含む。平面ＦＥＴは、基板（シリコン・スラブ（silicon slab）とも呼ばれる）と、基板の上に形成されたゲートと、ゲートの両端に形成されたソースおよびドレイン領域と、ゲートの下の基板の表面近くのチャネル領域とを含む。チャネル領域は、ソース領域をドレイン領域に電気的に接続し、ゲートは、チャネル内の電流を制御する。ゲート電圧は、ドレインからソースへの経路が開路（「オフ」）であるのかまたは抵抗経路（「オン」）であるのかを制御する。
近年、研究は、横方向デバイスよりも大きなデバイス密度、高い電力効率およびある種の高い性能を達成するための非平面トランジスタ構造の開発に向けられている。例えば、ナノシート型電界効果トランジスタ（nanosheet-type field effect transistor）（ＮＳＦＥＴ）として知られている非平面トランジスタ構造では、それぞれのナノシートの周囲全体をゲート・スタックが取り巻いている。これらの非平面構造は、いくつかの平面デバイスと比べたときに、チャネル領域のより完全な空乏を提供することができ、より急なサブスレッショルド・スイング（subthreshold swing）（ＳＳ）およびより小さなドレイン誘起障壁降下（drain induced barrier lowering）（ＤＩＢＬ）に起因する短チャネル効果を低減させることができる。ＮＳＦＥＴ（時にゲートオールアラウンド（gate-all-around）（ＧＡＡ）トランジスタと呼ばれる）で使用されるラップアラウンド・ゲート構造体およびソース／ドレイン・コンタクトはさらに、駆動電流が増大したときであっても、活性領域の漏れ電流および寄生容量のより優れた管理を可能にすることができる。
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、第１の半導体層、第２の半導体層、および第１の半導体層と第２の半導体層との間のフィン形ブリッジ層を有する非平面チャネル領域を形成することを含む。非平面チャネル領域を形成することは、基板の上にナノシート・スタックを形成すること、ナノシート・スタックの部分を除去することによってトレンチを形成すること、およびトレンチの中に第３の半導体層を形成することを含み得る。第１の半導体層、第２の半導体層およびフィン形ブリッジ領域の外表面は、非平面チャネル領域の有効チャネル幅を規定する。
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、基板上に半導体層を形成することを含む。半導体層の隣に、交互に積み重ねられた酸化物層と窒化物層とのスタックを形成し、酸化物層を除去して半導体層の側壁を露出させる。この方法はさらに、露出させた半導体層の側壁を凹ませて、半導体層の垂直部分および１つまたは複数の水平部分を画定することを含む。
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、基板の上にナノシート・スタックを形成することを含む。ナノシート・スタックは、第１の半導体層および第２の半導体層を含む。第２の半導体層は第１の材料を含む。この方法はさらに、第２の半導体層の側壁を凹ませること、および第１の半導体層および第２の半導体層中に第１の材料を均一に拡散させるように機能可能な温度でアニールすることを含む。
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、基板の上に、交互に積み重ねられた半導体層とドープされた半導体層とのスタックを形成することを含む。ドープされた半導体層はドーパントを含む。この方法はさらに、ドープされた半導体層の側壁を凹ませること、および半導体層およびドープされた半導体層中にドーパントを均一に拡散させるように機能可能な温度でアニールすることを含む。
本発明の実施形態は、半導体構造体を対象としている。この構造体の非限定的な例は、基板の上のチャネル領域を含む。チャネル領域は、垂直フィンおよび１つまたは垂直に積み重ねられた複数のナノシートを含む。１つまたは垂直に積み重ねられた複数のそれぞれのナノシートは、垂直フィンの側壁から延びている。チャネル領域の上にゲートが形成されている。ゲートは、垂直フィンの側壁、ならびに１つまたは垂直に積み重ねられた複数のそれぞれのナノシートの頂面および底面と接触している。
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、基板の上にナノシート・スタックを形成することを含む。ナノシート・スタックは、１つまたは複数の第１の半導体層および１つまたは複数の第１の犠牲層を含む。この１つまたは複数の第１の半導体層および１つまたは複数の第１の犠牲層の部分を除去することによってトレンチを形成する。トレンチは、１つまたは複数の第１の犠牲層のうちの一番下の犠牲層の表面を露出させる。この方法はさらに、このトレンチに、１つまたは複数の第２の半導体層および１つまたは複数の第２の犠牲層を、１つまたは複数のそれぞれの第２の半導体層が１つまたは複数の第１の半導体層のうちの１つの第１の半導体層の側壁と接触するように充填することを含む。
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、基板の上に第１のチャネル領域を形成することを含む。第１のチャネル領域は、第１の垂直フィンおよび第１の垂直フィンの側壁から延びる第１のナノシートを含む。第１のチャネル領域の上に第２のチャネル領域を形成する。第２のチャネル領域は、第２の垂直フィンおよび第２の垂直フィンの側壁から延びる第２のナノシートを含む。第１のチャネル領域および第２のチャネル領域の上にゲートを形成する。ゲートは、第１のチャネル領域の一番上の表面および第２のチャネル領域の一番下の表面と接触する。
本発明の実施形態は、半導体構造体を対象としている。この構造体の非限定的な例は、基板の上の第１のチャネル領域を含む。第１のチャネル領域は、第１の垂直フィンおよび第１の垂直フィンの側壁から延びる第１のナノシートを含む。この構造体はさらに、第１のチャネル領域の上の第２のチャネル領域を含む。第２のチャネル領域は、第２の垂直フィンおよび第２の垂直フィンの側壁から延びる第２のナノシートを含む。第１のチャネル領域および第２のチャネル領域をゲートが取り巻いている。ゲートは、第１のチャネル領域の一番上の表面および第２のチャネル領域の一番下の表面と接触している。
本発明の技術によって、追加の技術的特徴および利益が実現される。本明細書には、本発明の実施形態および態様が詳細に記載されており、それらは、特許請求の範囲に記載されている主題の部分とみなされる。より十分に理解するためには、以下の詳細な説明および図面を参照されたい。
本明細書に記載された専有権の詳細は、本明細書の末尾の特許請求の範囲に具体的に示されており、明確に主張されている。本発明の実施形態の上記の特徴および利点ならびにその他の特徴および利点は、添付図面とともに解釈される以下の詳細な説明から明らかである。
図２Ａ～１５Ｂは、本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図を示す。
図１６Ａ～１９Ｃは本発明の１つまたは複数の実施形態による処理操作後のＧＡＡ Ｘ－ＦＥＴ半導体構造体の断面図を示す。
図２０～２８は本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図を示す。
図２９Ａ～３１Ｂは本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図を示す。
図３２Ａ～３５Ｂは本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図を示す。
本発明の１つまたは複数の実施形態によるＸ－ＦＥＴ構造の有効チャネル幅を示す図である。 本発明の１つまたは複数の実施形態によるゲートオールアラウンド（ＧＡＡ）Ｘ－ＦＥＴ構造の有効チャネル幅を示す図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の上面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後の図２ＡのＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＧＡＡ Ｘ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＧＡＡ Ｘ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＧＡＡ Ｘ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＧＡＡ Ｘ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＧＡＡ Ｘ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＧＡＡ Ｘ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＧＡＡ Ｘ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＧＡＡ Ｘ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＧＡＡ Ｘ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による処理操作後のＸ－ＦＥＴ半導体構造体の断面図である。 本発明の１つまたは複数の実施形態による方法を示す流れ図である。 本発明の１つまたは複数の実施形態による方法を示す流れ図である。 本発明の１つまたは複数の実施形態による方法を示す流れ図である。 本発明の１つまたは複数の実施形態による方法を示す流れ図である。 本発明の１つまたは複数の実施形態による方法を示す流れ図である。 本発明の１つまたは複数の実施形態による方法を示す流れ図である。
本明細書に示された図は例示を目的としている。本発明の思想を逸脱しない、図および図に記載された操作に対する多くの変形態様が存在しうる。例えば、操作を異なる順序で実行することができ、または操作を追加、削除もしくは変更することができる。
添付図および記載された本発明の実施形態の以下の詳細な説明では、図に示されたさまざまな要素が２桁または３桁の参照符号を有する。少数の例外を除き、それぞれの参照符号の左端の数字はその要素が最初に示された図に対応する。
本発明の例示的な実施形態は、特定のトランジスタ構造に関して説明されるが、本発明の実施形態は、本明細書に記載された特定のトランジスタ構造または材料だけに限定されないことを前もって理解されたい。むしろ、本発明の実施形態は、現在知られているまたは後に開発される他の任意のタイプのトランジスタ構造または材料とともに実施することができる。
簡潔にするため、本明細書では、半導体デバイスおよび集積回路（ＩＣ）製造に関係した従来の技術が、詳細に説明されることもあり、または詳細には説明されないこともある。さらに、本明細書には詳細に記載されていない追加のステップまたは追加の機能を有するより包括的な手順またはプロセスに、本明細書に記載されたさまざまな作業およびプロセス・ステップを組み込むことができる。特に、半導体デバイスおよび半導体ベースのＩＣの製造のさまざまなステップはよく知られており、そのため、本明細書では、簡潔にするために、よく知られたプロセスの詳細を提供することなしに、従来の多くのステップが簡単にしか言及されておらず、または完全に省かれている。
次に、本発明の諸態様により明確に関連する技術を概観する。酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、電子信号を増幅しまたはスイッチングするために使用される。ＭＯＳＦＥＴは、ソース、ドレインおよび金属酸化物ゲート電極を有する。金属酸化物ゲート電極の金属ゲート部分は、金属酸化物ゲート電極の酸化物部分によって、メインの半導体ｎチャネルまたはｐチャネルから電気的に絶縁されている。ゲート電極の酸化物部分は、絶縁材料の薄層、例えば二酸化シリコンまたはガラスの薄層として実施することができ、絶縁材料は、ＭＯＳＦＥＴの入力抵抗を比較的に高くする。ゲート電圧は、ソースからドレインへの電流経路が開路（「オフ」）であるのかまたは抵抗性経路（「オン」）であるのかを制御する。ｎ型電界効果トランジスタ（ＮＦＥＴ）およびｐ型電界効果トランジスタ（ＰＦＥＴ）は、相補的な２つのタイプのＭＯＳＦＥＴである。ＮＦＥＴは、ｎ型にドープされたソースおよびドレイン接合を含み、電流キャリヤとして電子を使用する。ＰＦＥＴは、ｐ型にドープされたソースおよびドレイン接合を含み、電流キャリヤとして正孔を使用する。相補型金属酸化物半導体（ＣＭＯＳ）は、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとからなる相補的で対称のＭＯＳＦＥＴ対を使用して論理機能を実施する技術である。
本明細書の中で以前に述べたとおり、従来のＭＯＳＦＥＴ製造技術は、平面トランジスタ構造および非平面トランジスタ構造を構築するためのプロセス・フローを含む。非平面トランジスタ構造を設計する１つの目的は、現在の処理ノードの制約（例えば時にＲＸと表記されるデバイス処理窓の幅）内において、所与のデバイス・フットプリントに対する有効チャネル幅（Ｗｅｆｆ）を増大させることである。トランジスタの有効チャネル幅は、トランジスタのゲートと接触したトランジスタのチャネルの全幅と定義することができる。したがって、有効チャネル幅が大きいほど、トランジスタは多くの駆動電流を送達することができる。比較してみる。幅５０ｎｍの平面トランジスタの有効チャネル幅は単純にゲートの幅（例えば５０ｎｍ）である。ＮＳＦＥＴは、所与のフットプリントに対する有効チャネル幅を増大させ、同時にチャネルの静電的制御を向上させるために開発された。上の例を続けると、１５ｎｍのナノシート幅および５ｎｍのナノシート厚さを有する高さ５０ｎｍの３ナノシート・スタックは、１２０ｎｍの有効チャネル幅を提供する。有効チャネル幅を増大させることにより、チャネル内の有効空乏領域が大きくなり、このことは、所与のゲート電圧でデバイスがより大きな駆動電流を提供することを可能にする。これによって、デバイス性能を増大させることができ、さらなるデバイス・スケーリングを可能にすることができる。その結果として、所与のデバイス・フットプリントに対する有効チャネル幅をさらに向上させることに対する関心は大きい。
しかしながら、２０ｎｍノードを超えてトランジスタの有効チャネル幅を増大させることに関連にした課題もある。例えば、ナノシート・ベースのＳＲＡＭデバイスは、セル・スケーリング要件のため、（１０～１５ｎｍの範囲の）幅の狭いシート・デバイスを必要とする。これらの寸法において、ＮＳＦＥＴの有効チャネル幅は大幅に低減し、このデバイス構造は、駆動電流能力に関する性能上のいくつかの利益を失う。
理論的には、ＮＳＦＥＴデバイスの有効チャネル幅は、シート幅を増大させることによって、またはシートの数を増やすことによって増大させることができる。これらの手法にはそれぞれ不利な点がある。例えば、プロセス限界は、ナノシート・デバイスの幅をどれくらい大きくすることができるのかを実用上制限し、シート幅を自由に増大させることを妨げる。従来のプロセスは現在、シート幅に対する約１００ｎｍの上限に制約されている。さらに、シート幅を増大させることは、デバイスのフットプリントを増大させることを直接に意味する。言い換えると、それぞれのトランジスタが、ウェーハ上のより大きな空間を占める。このことはスケーリングにとって理想的ではない。
シートの数を増やすと、所与のデバイス・フットプリントに対する有効チャネル幅が大幅に増大する。しかしながら、シミュレーションによれば、ＮＳＦＥＴのシートの最適数は３である（これは駆動電流および寄生容量をともに最適化した結果である）。スタックの上に第４のシートを追加することが可能だが、この統合化スキームは、１つにはアスペクト比を考慮しなければならないことにより、製造プロセスを複雑にする。さらに、実際のところ、このデバイスは、対応する寄生容量の増大のため、３シート・デバイスよりも性能を悪化させる可能性がある。
次に、本発明の諸態様を概観する。本発明の実施形態は、Ｘ型電界効果トランジスタ（Ｘ－ＦＥＴ）として本明細書で説明されている新規のトランジスタ構造の製造方法および結果として生じる構造体を提供することによって、先行技術の上述の短所に対処する。大まかに説明すると、本明細書のＸ－ＦＥＴ構造は、フィン形ブリッジ領域によって互いに結合された垂直に積み重ねられた一組のナノシートを有する非平面チャネルを含む。本発明のいくつかの実施形態では、有効チャネル幅をさらに増大させ、デバイスの静電的特性をさらに向上させるために、Ｘ－ＦＥＴを、ゲートオールアラウンド（ＧＡＡ）プロセスと組み合わせる。結果として生じるハイブリッド構造は、与えられた任意のＲＸ幅に関して（同じデバイス・フットプリントで、追加のナノシートをスタックに追加する必要なしに）、３シートＮＳＦＥＴよりもかなり大きな有効チャネル幅（Ｗｅｆｆ）を示す。さらに、Ｘ－ＦＥＴ構造およびＧＡＡ Ｘ－ＦＥＴ構造は、ＲＸがそれぞれ１５ｎｍ未満および２５ｎｍ未満であるときに、４シートＮＳＦＥＴよりも性能が優れており、同時に、４つ以上のナノシートを有するナノシート・スタックに関連した製造複雑さの増大を回避する。有利なことに、ゲート長は、ＮＳＦＥＴと同程度に維持される。その結果、Ｘ－ＦＥＴおよびＧＡＡ Ｘ－ＦＥＴは、ＮＳＦＥＴと同じ静電的利益を提供し、非常に短いゲート長を可能にし、有効チャネル幅の増大は、より高い駆動電流（オン電流）を提供する。図１Ａおよび１Ｂは、本明細書に記載されたＸ－ＦＥＴ構造（図１Ａ）およびＧＡＡ Ｘ－ＦＥＴ構造（図１Ｂ）を使用したときに利用可能なＷｅｆｆの増大を示している。
次に、本発明の諸態様をより詳細に説明する。図２Ａ～１５Ｂは、本発明の１つまたは複数の実施形態による製造操作を実行した結果として得られる「Ｘ－ＦＥＴ」半導体構造体２００のさまざまな図を示している。
図解を容易にするために、図２Ａは、以下の議論で使用される３つの断面を示す、「Ｘ－ＦＥＴ」半導体構造体２００の上面図を示している。「Ｘ－ＦＥＴ」型半導体構造体２００は、フィン中心およびフィン端を有するフィンを含む。「Ｘ－ＦＥＴ」半導体構造体２００はさらに、フィンのチャネル領域の上に形成されたゲートを含む。図２Ａに示されているように、フィン断面図「Ｘ」は、ゲートの中心線に沿って切られている。ゲート断面図「Ｙ」は、フィン中心に沿って切られている。ゲート断面図「Ｚ」は、フィン端に沿って切られている。
図２Ｂおよび２Ｃに示されているように、部分的に製造された半導体デバイスは、基板２０４の上に形成された第１の犠牲層２０２を含むことができる。第１の犠牲層２０２は、例えばシリコン・ゲルマニウムなどの適当な任意の犠牲材料でできたものとすることができる。本発明のいくつかの実施形態では、第１の犠牲層２０２のゲルマニウム濃度が、続いて形成されるゲート・スタックのどのシリコン層、シリコン・ゲルマニウム層またはゲルマニウム層よりも高いエッチング選択性を保証するように選択されている。言い換えると、第１の犠牲層２０２は、続いて形成されるゲート・スタックのシリコン、シリコン・ゲルマニウムまたはゲルマニウムに比べて選択的にエッチングすることができる。本発明のいくつかの実施形態では、第１の犠牲層２０２のゲルマニウム濃度が、スタックの他のどのシリコン・ゲルマニウム層のゲルマニウム濃度よりも少なくとも３０パーセント高い。本発明のいくつかの実施形態では、第１の犠牲層２０２が、４５から７０パーセント、例えば５０パーセントのゲルマニウム濃度を含むことができる。しかしながら、他のゲルマニウム濃度も本発明の企図された範囲に含まれる。
第１の犠牲層２０２は、例えば５ｎｍから２５ｎｍまたはそれ以上など、広範囲の厚さを有することができる。本発明のいくつかの実施形態では、第１の犠牲層２０２が約１０ｎｍの高さに形成される。しかしながら、他の厚さも本発明の企図された範囲に含まれる。第１の犠牲層２０２は、例えば化学蒸着（chemical vapor deposition）（ＣＶＤ）、プラズマ強化（plasma-enhanced）ＣＶＤ（ＰＥＣＶＤ）、超高真空（ultrahigh vacuum）化学蒸着（ＵＨＶＣＶＤ）、急速熱（rapid thermal）化学蒸着（ＲＴＣＶＤ）、金属有機（metalorganic）化学蒸着（ＭＯＣＶＤ）、低圧（low-pressure）化学蒸着（ＬＰＣＶＤ）、リミテッド・リアクション・プロセシング（limited reaction processing）ＣＶＤ（ＬＲＰＣＶＤ）および分子線エピタキシ（molecular beam epitaxy）（ＭＢＥ）など、さまざまな方法によって形成することができる。本発明のいくつかの実施形態では、第１の犠牲層２０２を、気体または液体前駆物質からエピタキシャル成長させたものとすることができる。エピタキシャル半導体材料は、蒸気相エピタキシ（vapor-phase epitaxy）（ＶＰＥ）、ＭＢＥ、液相エピタキシ（liquid-phase epitaxy）（ＬＰＥ）または他の適当なプロセスを使用して成長させることができる。
用語「エピタキシャル成長もしくはエピタキシャル付着またはその両方」および「エピタキシャル形成された、もしくはエピタキシャル成長させた、またはその両方」は、半導体材料（結晶性材料）の付着面での別の半導体材料（結晶性材料）の成長であって、成長している半導体材料（結晶性オーバレイヤ）が、付着面の半導体材料（シード材料）と実質的に同じ結晶特性を有する成長を意味する。エピタキシャル付着プロセスでは、付着面の原子の結晶配列と向きを整合させるべく付着原子が半導体基板の付着面を動き回るのに十分なエネルギーを有して付着原子が付着面に到着するように、原料ガスによって供給される化学反応物を制御することができ、システム・パラメータが設定される。したがって、エピタキシャル成長させた半導体材料は、そのエピタキシャル成長された材料が形成された付着面と実質的に同じ結晶特性を有する。例えば、｛１００｝方位の結晶面に付着させたエピタキシャル成長させた半導体材料は、｛１００｝方位をとる。本発明のいくつかの実施形態では、エピタキシャル成長プロセスもしくはエピタキシャル付着プロセスまたはその両方が、半導体表面での形成に対して選択的であり、一般に、二酸化シリコン表面または窒化シリコン表面などの他の露出した表面には材料を付着させない。
基板２０４は、例えば単結晶Ｓｉ、シリコン・ゲルマニウム（silicon germanium）（シリコン・ゲルマニウム（Silicon germanium））、ＩＩＩ－Ｖ族化合物半導体、ＩＩ－ＶＩ族化合物半導体またはセミコンダクタ・オン・インシュレータ（ＳＯＩ）などの適当な任意の基板材料でできたものとすることができる。本発明のいくつかの実施形態では、基板２０４をシリコン基板とすることができる。本発明のいくつかの実施形態では、基板２０４が埋込み酸化物層（図示せず）を含む。この埋込み酸化物層は、例えば酸化シリコンなどの適当な任意の誘電体材料でできたものとすることができる。本発明のいくつかの実施形態では、埋込み酸化物層が約１４５ｎｍの厚さに形成される。しかしながら、他の厚さも本発明の企図された範囲に含まれる。浅いトレンチ分離領域（shallow trench isolation region）によって、半導体構造体２００を、基板２０４の他の領域から電気的に分離することができる（図７Ａ参照）。
本発明のいくつかの実施形態では、第１の犠牲層２０２の上に、１つまたは複数の半導体層２０６と１つまたは複数の犠牲層２０８とが交互に積み重ねられたスタックを形成する。このスタックは、スタックの一番上の層および一番下の層が犠牲層２０８となるように形成することができる。図解を容易にするために、交互に積み重ねられた３つの半導体層２０６と４つの犠牲層２０８とを有するスタックとして示されているが、このスタックは、交互に積み重ねられた任意の数の半導体層２０６と対応する数の犠牲層２０８とを含むことができることが理解される。例えば、このスタックは、交互に積み重ねられた２つの半導体層２０６と３つの犠牲層２０８とを含むことができる。最終的なトランジスタ構造体では、半導体層２０６がチャネル領域として機能し、犠牲層２０８が、半導体／チャネル層２０６を取り巻くトランジスタ・ゲート構造体の部分に置き換えられる。
それぞれの半導体層２０６は、４ｎｍから２０ｎｍ、例えば７ｎｍから１０ｎｍの範囲の高さを有することができる。本発明のいくつかの実施形態では、半導体層２０６が約９ｎｍの高さを有する。半導体層２０６は、例えば単結晶Ｓｉ、ＩＩＩ－Ｖ族化合物半導体またはＩＩ－ＶＩ族化合物半導体などの適当な任意の半導体チャネル材料でできたものとすることができる。本発明のいくつかの実施形態では、半導体層２０６がシリコンでできている。
それぞれの犠牲層２０８は、４ｎｍから２０ｎｍ、例えば８ｎｍから１５ｎｍの範囲の高さを有することができる。本発明のいくつかの実施形態では、犠牲層２０８が約８ｎｍの高さを有する。本発明のいくつかの実施形態では、犠牲層２０８がシリコン・ゲルマニウムでできている。本発明のいくつかの実施形態では、犠牲層２０８が、１５から３５パーセント、例えば２５パーセントのゲルマニウム濃度を含む。しかしながら、他のゲルマニウム濃度も本発明の企図された範囲に含まれる。
半導体層２０６および犠牲層２０８は、例えばＵＨＶＣＶＤ、ＲＴＣＶＤ、ＭＯＣＶＤ、ＬＰＣＶＤ、ＬＲＰＣＶＤおよびＭＢＥなど、さまざまな方法によって形成することができる。本発明のいくつかの実施形態では、半導体層２０６および犠牲層２０８が、気体または液体前駆物質からエピタキシャル成長させたものである。エピタキシャル半導体材料は、ＶＰＥ、ＭＢＥ、ＬＰＥまたは他の適当なプロセスを使用して成長させることができる。ｎ型ドーパント（例えばＰまたはＡｓ）またはｐ型ドーパント（例えばＧａ、Ｂ、ＢＦ２またはＡｌ）を添加することにより、付着中に、エピタキシャル・シリコンおよびシリコン・ゲルマニウムにドープする（その場ドープする）ことができる。ドープされた領域のドーパント濃度は、１×１０１９ｃｍ－３から２×１０２１ｃｍ－３までの範囲、または１×１０２０ｃｍ－３から１×１０２１ｃｍ－３の間の範囲とすることができる。
本発明のいくつかの実施形態では、エピタキシャル半導体材料を付着させるためのガス源が、シリコン含有ガス源、ゲルマニウム含有ガス源またはこれらの組合せを含む。例えば、エピタキシャルＳｉ層は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、メチルシラン、ジメチルシラン、エチルシラン、メチルジシラン、ジメチルジシラン、ヘキサメチルジシランおよびこれらの組合せからなる群から選択されたシリコン・ガス源から付着させることができる。エピタキシャル・ゲルマニウム層は、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマンおよびこれらの組合せからなる群から選択されたゲルマニウム・ガス源から付着させることができる。エピタキシャル・シリコン・ゲルマニウム合金層は、このようなガス源の組合せを利用して形成することができる。水素、窒素、ヘリウムおよびアルゴンのようなキャリヤ・ガスを使用することができる。本発明のいくつかの実施形態では、ドープされた領域がシリコンを含む。本発明のいくつかの実施形態では、ドープされた領域が、炭素がドープされたシリコン（Ｓｉ：Ｃ）を含む。このＳｉ：Ｃ層は、他のエピタキシ・ステップに対して使用されるチャンバと同じチャンバ内で成長させることができ、または専用のＳｉ：Ｃエピタキシ・チャンバ内で成長させることができる。このＳｉ：Ｃは、約０．２パーセントから約３．０パーセントの範囲の炭素を含むことができる。
図３Ａおよび３Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２００の断面図を示している。図３Ａおよび３Ｂに示されているように、一番上の犠牲層２０８上にハード・マスク３０２を形成することができる。本発明のいくつかの実施形態では、ハード・マスク３０２が、窒化シリコンなどの窒化物を含む。本発明のいくつかの実施形態では、ハード・マスク３０２が４０ｎｍの厚さに形成される。しかしながら、他の厚さも本発明の企図された範囲に含まれる。本発明のいくつかの実施形態では、ハード・マスク３０２上に第２のハード・マスク（図示せず）を形成して、２層ハード・マスクを形成することができる。本発明のいくつかの実施形態では、この第２のハード・マスクが、例えば二酸化シリコンなどの酸化物を含む。
本発明のいくつかの実施形態では、ハード・マスク３０２の部分を除去し（例えばパターニングし）、半導体層２０６と犠牲層２０８とのスタックを、ハード・マスク３０２に比べて選択的にパターニングする。図３Ａに示されているように、パターニングされたハード・マスク３０２によって覆われていない半導体層２０６および犠牲層２０８の部分を、ウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して除去することができる。このようにして、半導体層２０６および犠牲層２０８をパターニングして、基板２０４の１つまたは複数の表面を露出させることができる。本発明のいくつかの実施形態では、このパターニング・プロセスの結果として、基板２０４を凹ませることができる。本発明のいくつかの実施形態では、このスタックをパターニングして、１０から５０ｎｍの範囲の幅を有する１つまたは複数のフィンにする。しかしながら、他の幅も本発明の企図された範囲に含まれる。図解を容易にするために、このスタックは、２つのフィンを形成するようにパターニングされているものとして示されている。しかしながら、このスタックをパターニングして、平行な任意の数のフィンにすることができることが理解される。
本発明のいくつかの実施形態では、基板２０４の上に浅いトレンチ分離（ＳＴＩ）３０４を形成して、この１つまたは複数の半導体フィンを電気的に分離する。ＳＴＩ３０４は、例えば酸化シリコンなどの適当な任意の誘電体材料とすることができ、適当な任意のプロセスを使用して形成することができる。ＳＴＩ３０４は、例えばＣＶＤ、流動性（flowable）ＣＶＤ（ＦＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、ＵＨＶＣＶＤ、ＲＴＣＶＤ、ＭＯＣＶＤ、ＬＰＣＶＤ、ＬＲＰＣＶＤ、ＡＬＤ、物理蒸着（physical vapor deposition）（ＰＶＤ）、高密度プラズマ（high-density plasma）（ＨＤＰ）、化学溶液付着（chemical solution deposition）、スピンオン誘電体または他の同様のプロセスを使用して形成することができる。本発明のいくつかの実施形態では、ＳＴＩ３０４を過充填し、次いでＳＴＩ３０４を、例えば化学機械平坦化（ＣＭＰ）プロセスを使用して凹ませる。
図４Ａおよび４Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２００の断面図を示している。図４Ａおよび４Ｂに示されているように、ハード・マスク３０２を、例えばウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して剥離することができる。このようにして、ＳＴＩ３０４の側壁を露出させることができる。
本発明のいくつかの実施形態では、犠牲層２０８のうちの一番上の犠牲層の上のＳＴＩ３０４の露出した側壁間にフィン・スペーサ４０２を形成する。本発明のいくつかの実施形態では、フィン・スペーサ４０２が、ＣＶＤ、ＰＥＣＶＤ、ＵＨＶＣＶＤ、ＲＴＣＶＤ、ＭＯＣＶＤ、ＬＰＣＶＤ、ＬＲＰＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液付着または他の同様のプロセスなどの共形付着プロセスを、ウェット・エッチング・プロセスまたはドライ・エッチング・プロセスと組み合わせて使用して形成される。例えば、半導体構造体２００の上にスペーサ材料を共形に付着させ、ＲＩＥを使用してスペーサ材料を選択的に除去して、フィン・スペーサ４０２を形成することができる。フィン・スペーサ４０２は、例えば低ｋ誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮまたはＳｉＢＣＮなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、フィン・スペーサ４０２が窒化シリコンを含む。フィン・スペーサ４０２は、約５から１０ｎｍ、例えば５ｎｍの厚さに形成することができる。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
図５Ａおよび５Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２００の断面図を示している。図５Ａおよび５Ｂに示されているように、フィン・スペーサ４０２によって覆われていない半導体層２０６および犠牲層２０８の部分を、ウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して除去することができる。
本発明のいくつかの実施形態では、これらの部分が、反応性イオン・エッチング（ＲＩＥ）を使用して除去される。このようにして、半導体層２０６および犠牲層２０８をパターニングして、第１の犠牲層２０２の１つまたは複数の表面を露出させるトレンチ５０２を形成することができる。本発明のいくつかの実施形態では、このパターニング・プロセスの結果として、第１の犠牲層２０２を凹ませることができる。本発明のいくつかの実施形態では、半導体層２０６および犠牲層２０８が、５ｎｍの幅を有するナノシートにパターニングされる。しかしながら、他の幅も本発明の企図された範囲に含まれる。
図６Ａおよび６Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２００の断面図を示している。図６Ａおよび６Ｂに示されているように、トレンチ５０２内に半導体層６０２を形成する。本発明のいくつかの実施形態では、半導体層６０２が、ボトムアップ・トレンチ・エピタキシ（bottom-up trench epitaxy）である。
半導体層６０２は、さまざまな方法によって形成することができる。本発明のいくつかの実施形態では、ＶＰＥ、ＭＢＥ、ＬＰＥまたは他の適当なプロセスを使用して、トレンチ５０２の中にエピタキシャル半導体材料を成長させることができる。半導体層６０２は、例えば単結晶Ｓｉ、ＩＩＩ－Ｖ族化合物半導体またはＩＩ－ＶＩ族化合物半導体などの適当な任意の半導体チャネル材料でできたものとすることができる。本発明のいくつかの実施形態では、半導体層６０２が、例えばシリコンなど、半導体層２０６と同じ材料でできている。
図７Ａおよび７Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２００の断面図を示している。図７Ａおよび７Ｂに示されているように、フィン・スペーサ４０２に追加の材料を充填してハード・マスク７０２を形成すること、またはフィン・スペーサ４０２をハード・マスク７０２によって置き換えることができる。
ハード・マスク７０２は、ＣＶＤ、ＰＥＣＶＤ、ＵＨＶＣＶＤ、ＲＴＣＶＤ、ＭＯＣＶＤ、ＬＰＣＶＤ、ＬＲＰＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液付着または他の同様のプロセスを使用して形成することができる。例えば、半導体構造体２００の上に誘電体材料を共形に付着させることができる。ハード・マスク７０２は、例えば低ｋ誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮまたはＳｉＢＣＮなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、ハード・マスク７０２が窒化シリコンを含む。ハード・マスク７０２は、約５から５０ｎｍ、例えば１０ｎｍの厚さに形成することができる。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
本発明のいくつかの実施形態では、ＳＴＩ３０４が、第１の犠牲層２０２の表面よりも下方に凹んでいる。このようにすると、ＳＴＩ３０４が、１つまたは複数のナノシート・スタックを電気的に分離する。ＳＴＩ３０４は、例えば化学的酸化物除去（chemical oxide removal）（ＣＯＲ）またはフッ化水素酸（ＨＦ）ウェット・エッチングを使用して凹ませることができる。本発明のいくつかの実施形態では、ＳＴＩ３０４を、ハード・マスク７０２に比べて選択的に凹ませる。
図８Ａおよび８Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２００の断面図を示している。図８Ａおよび８Ｂに示されているように、ハード・マスク７０２を、例えばウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して除去することができる。
本発明のいくつかの実施形態では、半導体構造体２００の上に誘電体ライナ（dielectric liner）８０２を形成する。本発明のいくつかの実施形態では、誘電体ライナ８０２が、ＣＶＤ、ＰＥＣＶＤ、ＵＨＶＣＶＤ、ＲＴＣＶＤ、ＭＯＣＶＤ、ＬＰＣＶＤ、ＬＲＰＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液付着または他の同様のプロセスなどの共形付着プロセスを使用して形成される。例えば、半導体構造体２００の上に誘電体材料を共形に付着させることができる。誘電体ライナ８０２は、例えば低ｋ誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮまたはＳｉＢＣＮなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、誘電体ライナ８０２が酸化シリコンである。誘電体ライナ８０２は、約０．２から１０ｎｍ、例えば３ｎｍの厚さに形成することができる。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
本発明のいくつかの実施形態では、誘電体ライナ８０２の上に犠牲ゲート８０４を形成する。犠牲ゲート８０４は、例えばアモルファス・シリコンまたはポリシリコンなどの適当な任意の材料でできたものとすることができる。犠牲ゲート８０４は、例えばポリシリコン充填およびウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せなど、犠牲ゲートをパターニングするための知られている任意の方法を使用して形成することができる。
本発明のいくつかの実施形態では、犠牲ゲート８０４上にハード・マスク８０６（ゲート・ハード・マスクとしても知られている）を形成する。ハード・マスク８０６は、例えば窒化シリコンなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、ハード・マスク８０６上に第２のハード・マスク８０８を形成して、２層ハード・マスクを形成することができる。第２のハード・マスク８０８は、例えば酸化シリコンなどの酸化物を含むことができる。本発明のいくつかの実施形態では、犠牲ゲート８０４が、ハード・マスク８０６および８０８をパターニングし、犠牲ゲート８０８の覆われていない部分をＲＩＥで除去することによって形成される。
図９Ａおよび９Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２００の断面図を示している。図９Ｂに示されているように、誘電体ライナ８０２の部分を除去して、ナノシート・スタックの表面（例えば半導体層６０２）を露出させることができる。誘電体ライナ８０２は、ウェット・エッチングまたはドライ・エッチングを使用して除去することができる。本発明のいくつかの実施形態では、誘電体ライナ８０２が、酸化物剥離プロセスを使用して除去される。
図９Ａおよび９Ｂに示されているように、第１の犠牲層２０２を、犠牲層２０８に比べて選択的に除去することができる。第１の犠牲層２０２は、ゲルマニウム層を、より低濃度のゲルマニウム層に比べて選択的に除去することができる適当な任意のプロセスを使用して除去することができる。このエッチング選択性を提供することが知られている例示的なプロセスは、ＨＣｌ蒸気相化学および三フッ化塩素（ＣｌＦ３）エッチングを含む。
本発明のいくつかの実施形態では、半導体構造体２００の上にスペーサ材料９０２を形成する。本発明のいくつかの実施形態、例えば、続いて除去される第１の犠牲層２０２を有するいくつかの実施形態では、第１の犠牲層２０２の除去によって残された空洞内にもスペーサ材料９０２を形成する。このようにすると、スペーサ材料９０２が、第１の犠牲層２０２（存在する場合）を置き換えることができる。このようにして第１の犠牲層２０２を置き換えると、ナノシート・スタックと基板２０４との間に底部分離が提供される。
本発明のいくつかの実施形態では、スペーサ材料９０２が、ＣＶＤ、ＰＥＣＶＤ、ＵＨＶＣＶＤ、ＲＴＣＶＤ、ＭＯＣＶＤ、ＬＰＣＶＤ、ＬＲＰＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液付着または他の同様のプロセスなどの共形付着プロセスを使用して形成される。例えば、半導体構造体２００の上にスペーサ材料９０２を共形に付着させることができる。スペーサ材料９０２は、例えば低ｋ誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮまたはＳｉＢＣＮなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、スペーサ材料９０２がＳｉＢＣＮを含む。スペーサ材料９０２は、約５から１５ｎｍの厚さに形成すること、または付着させることができる。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
図１０Ａおよび１０Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２００の断面図を示している。図１０Ａおよび１０Ｂに示されているように、スペーサ材料９０２の部分をエッチングし、または他の手法でパターニングして、犠牲ゲート８０４の側壁上にスペーサ１００２（側壁スペーサまたはゲート・スペーサとしても知られている）を形成することができる。スペーサ材料９０２は、例えばウェット・エッチングまたはドライ・エッチングを使用してパターニングすることができる。本発明のいくつかの実施形態では、このスペーサ材料をＲＩＥを使用して選択的に除去して、側壁スペーサ１００２を形成する。このようにして、ナノシート・スタックの表面を露出させる。本発明のいくつかの実施形態では、ナノシート・スタックの露出した部分（例えば半導体層６０２および犠牲層２０８）を、スペーサ材料９０２もしくは第１の犠牲層２０２またはその両方に比べて選択的に除去する。
図１１Ａおよび１１Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２００の断面図を示している。図１１Ａおよび１１Ｂに示されているように、犠牲層２０８を凹ませ、内側スペーサ１１０２に置き換える。犠牲層２０８は、ウェット・エッチングまたはドライ・エッチングを使用して凹ませることができる。本発明のいくつかの実施形態では、犠牲層２０８を、半導体層２０６に比べて選択的に凹ませる。例えば、ヒドロリン酸（hydrophosphoric acid）ベースのウェット・エッチング剤またはＨＣｌもしくはＣｌＦ３ガス・ドライ・エッチング剤を使用して、シリコン・ゲルマニウムでできた犠牲層２０８を、シリコンでできた半導体層２０６に比べて選択的にエッチングすることができる。本発明のいくつかの実施形態では、犠牲層２０８を、内側スペーサ１１０２の厚さがスペーサ１００２の厚さと同じになるように選択された深さまで凹ませる。
本発明のいくつかの実施形態では、内側スペーサ１１０２が、犠牲層２０８に形成された凹部を塞ぐ共形付着（例えばＣＶＤまたはＡＬＤ）、および過剰の材料を除去する後続のエッチバック・プロセスによって形成される。内側スペーサ１１０２は、例えば低ｋ誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮまたはＳｉＢＣＮなどの適当な任意の材料でできたものとすることができる。
図１２Ａおよび１２Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２００の断面図を示している。図１２Ａおよび１２Ｂに示されているように、底部分離層９０２の表面およびそれぞれのナノシート・スタックの反対端に、ソース／ドレイン（Ｓ／Ｄ）領域１２０２を形成することができる。本発明のいくつかの実施形態では、Ｓ／Ｄ領域１２０２が、フィン／ナノシート・スタック（すなわち半導体層２０６）の露出した端部からエピタキシャル成長させたものである。
Ｓ／Ｄ領域１２０２は、例えばその場ドープト・エピタキシ（in-situ doped epitaxy）、エピタキシ後にドープする方法、または注入およびプラズマ・ドーピングによる方法など、さまざまな方法によってエピタキシャル形成することができる。本発明のいくつかの実施形態では、基板２０４の表面の上にエピタキシャル領域をエピタキシャル成長させる。本明細書の中で以前に説明したとおり、Ｓ／Ｄ領域１２０２は、気体または液体前駆物質から成長させたエピタキシャル半導体材料とすることができる。Ｓ／Ｄ領域１２０２は、ｎ型ドーパント（例えばリンまたはヒ素）またはｐ型ドーパント（例えばホウ素またはガリウム）がドープされたものとすることができる。Ｓ／Ｄ領域１２０２のドーパント濃度は、１×１０１９ｃｍ－３から２×１０２１ｃｍ－３までの範囲、または１×１０２０ｃｍ－３から１×１０２１ｃｍ－３の間の範囲とすることができる。
図１３Ａおよび１３Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２００の断面図を示している。図１３Ａおよび１３Ｂに示されているように、Ｓ／Ｄ領域１２０２の上のスペーサ１００２間に、誘電体層１３０２を形成する。誘電体層１３０２は、例えばＣＶＤ、ＦＣＶＤ、ＰＥＣＶＤ、ＵＨＶＣＶＤ、ＲＴＣＶＤ、ＭＯＣＶＤ、ＬＰＣＶＤ、ＬＲＰＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液付着または他の同様のプロセスを使用して形成することができる。誘電体層１３０２は、例えば低ｋ誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮまたはＳｉＢＣＮなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、誘電体層１３０２が、酸化シリコンなどの酸化物である。
本発明のいくつかの実施形態では、誘電体層１３０２を過充填し、次いで誘電体層１３０２を、犠牲ゲート８０４の頂面まで、例えばＣＭＰプロセスを使用して平坦化する。本発明のいくつかの実施形態では、このＣＭＰプロセス中に、ハード・マスク８０６および第２のハード・マスク８０８が除去される。
図１４Ａおよび１４Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２００の断面図を示している。図１４Ａおよび１４Ｂに示されているように、置換金属ゲート（replacement metal gate）（ＲＭＧ）プロセス中に、犠牲ゲート８０４、誘電体ライナ８０２および犠牲層２０８を除去し、導電性ゲート１４０２によって置き換えることができる。犠牲ゲート８０４、誘電体ライナ８０２および犠牲層２０８は、知られているＲＭＧプロセスを使用して除去することができる。本発明のいくつかの実施形態では、犠牲ゲート８０４が、アモルファス・シリコンまたはポリシリコン・プル（amorphous silicon or polysilicon pull）を使用して除去される。本発明のいくつかの実施形態では、誘電体ライナ８０２が、酸化物エッチングを使用して除去される。
本発明のいくつかの実施形態では、犠牲層２０８が、半導体層２０６もしくは半導体層６０２またはその両方に比べて選択的に除去される。犠牲層２０８は、ウェット・エッチングまたはドライ・エッチングを使用して除去することができる。本発明のいくつかの実施形態では、ヒドロリン酸ベースのウェット・エッチング剤またはＨＣｌもしくはＣｌＦ３ガス・ドライ・エッチング剤を使用して、シリコン・ゲルマニウムでできた犠牲層２０８を、シリコンでできた半導体層２０６および６０２に比べて選択的に除去することができる。本発明のいくつかの実施形態では、犠牲層２０８が、導電性ゲート１４０２を形成する前に除去される。
導電性ゲート１４０２は、例えば知られているＲＭＧプロセスを使用して形成された高ｋ金属ゲート（ＨＫＭＧ）とすることができる。本発明のいくつかの実施形態では、導電性ゲート１４０２が、スペーサ１００２間に形成された置換金属ゲート・スタックである。この置換金属ゲート・スタックは、高ｋ誘電体材料、仕事関数金属スタック（work function metal stack）およびバルク・ゲート材料を含むことができる。
本発明のいくつかの実施形態では、ナノシート・スタックの露出した表面の上に高ｋ誘電体膜（図示せず）を形成する。この高ｋ誘電体膜は、例えば酸化シリコン、窒化シリコン、酸窒化シリコン、窒化ホウ素、高ｋ材料またはこれらの材料の任意の組合せでできたものとすることができる。高ｋ材料の例は、限定はされないが、酸化ハフニウム、酸化ハフニウムシリコン、酸窒化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸窒化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタルおよびニオブ酸鉛亜鉛などの金属酸化物を含む。高ｋ材料はさらに、ランタンおよびアルミニウムなどのドーパントを含むことができる。本発明のいくつかの実施形態では、この高ｋ誘電体膜が、約０．５ｎｍから約４ｎｍの厚さを有することができる。本発明のいくつかの実施形態では、この高ｋ誘電体膜が酸化ハフニウムを含み、約１ｎｍの厚さを有する。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
本発明のいくつかの実施形態では、高ｋ誘電体膜とバルク・ゲート材料との間に、１つまたは複数の仕事関数層（図示せず。時に仕事関数金属スタックと呼ばれる）を形成する。この仕事関数層は、例えばアルミニウム、酸化ランタン、酸化マグネシウム、チタン酸ストロンチウム、酸化ストロンチウム、窒化チタン、窒化タンタル、窒化ハフニウム、窒化タングステン、窒化モリブデン、窒化ニオブ、窒化ハフニウムシリコン、窒化チタンアルミニウム、窒化タンタルシリコン、炭化チタンアルミニウム、炭化タンタルおよびこれらの組合せでできたものとすることができる。この仕事関数層は、導電性ゲート１４０２の仕事関数をさらに変更する役目を果たすことができ、デバイスしきい電圧の調整を可能にする。この仕事関数層は、約０．５から６ｎｍの厚さに形成することができる。しかしながら、他の厚さも本発明の企図された範囲に含まれる。本発明のいくつかの実施形態では、この仕事関数層をそれぞれ異なる厚さに形成することができる。本発明のいくつかの実施形態では、この仕事関数層がＴｉＮ／ＴｉＣ／ＴｉＣＡｌスタックを含む。
本発明のいくつかの実施形態では、仕事関数層の上にバルク・ゲート材料を付着させる。このバルク・ゲート材料は、例えば金属（例えばタングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、鉛、白金、スズ、銀、金）、導電性金属化合物材料（例えば窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、炭化チタンアルミニウム、ケイ化タングステン、窒化タングステン、酸化ルテニウム、ケイ化コバルト、ケイ化ニッケル）、導電性炭素、グラフェン、またはこれらの材料の適当な任意の組合せなど、適当な任意の導電性材料を含むことができる。この導電性材料はさらに、付着中または付着後に組み込まれたドーパントを含むことができる。
本発明のいくつかの実施形態では、導電性ゲート１４０２の表面の上に、ゲート・ハード・マスク１４０４（時に自己整合コンタクト・キャップ（Self-Aligned Contact cap）またはＳＡＣキャップと呼ばれる）を形成する。ゲートＳＡＣキャップ１４０４は、例えば窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮまたはＳｉＢＣＮなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、ゲートＳＡＣキャップ１４０４が窒化シリコンを含む。本発明のいくつかの実施形態では、ゲートＳＡＣキャップ１４０４が３０ｎｍの厚さに形成される。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
図１４Ａに示されているように、導電性ゲート１４０２は、半導体層２０６および半導体層６０２の露出した表面と接触したものとすることができる。このようにすると、半導体層２０６および半導体層６０２が一体として、Ｓ／Ｄ領域１２０２間の「Ｘ－ＦＥＴ」型チャネル領域を画定する。このチャネル領域は、垂直フィン（例えば半導体層６０２）および１つまたは垂直に積み重ねられた複数のナノシート（例えば半導体層２０６）を含む。本発明のいくつかの実施形態では、導電性ゲート１４０２が、（介在する高ｋ層または仕事関数層にもかかわらず）垂直フィンの側壁ならびに１つまたは複数のそれぞれのナノシートの頂面および底面と直接に接触している。
図１５Ａおよび１５Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２００の断面図を示している。図１５Ａおよび１５Ｂに示されているように、誘電体層１３０２を除去した後にトレンチ・コンタクト１５０２を形成することができる。トレンチ・コンタクト１５０２は、知られているメタライゼーション技術を使用してＳ／Ｄ領域１２０２の上に形成することができる。本発明のいくつかの実施形態では、ゲートＳＡＣキャップ１４０４およびスペーサ１００２に比べて誘電体層１３０２を選択的にエッチングする異方性自己整合ＲＩＥエッチングを使用して、トレンチ・コンタクト１５０２が形成される。それぞれのソース領域またはドレイン領域の上にコンタクト（時にＳ／Ｄコンタクトと呼ばれる）を形成することができ、導電性ゲート１４０２の表面の上にコンタクト（時にゲート・コンタクトと呼ばれる）を形成することができることが理解される。
トレンチ・コンタクト１５０２は、例えば金属（例えばタングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、白金）、導電性金属化合物材料（例えば窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、炭化チタンアルミニウム、ケイ化タングステン、窒化タングステン、ケイ化コバルト、ケイ化ニッケル）、導電性炭素、またはこれらの材料の適当な任意の組合せなど、適当な任意の導電性材料を含むことができる。この導電性材料はさらに、付着中または付着後に組み込まれたドーパントを含むことができる。本発明のいくつかの実施形態では、このコンタクトを銅とすることができ、このコンタクトが障壁金属ライナを含むことができる。この障壁金属ライナは、銅が、周囲の材料中に拡散すること、または周囲の材料をドープすることを防ぐ。このことは周囲の材料の特性を劣化させうる。障壁金属ライナの例は、窒化タンタルおよびタンタル（ＴａＮ／Ｔａ）、チタン、窒化チタン、コバルト、ルテニウムならびにマンガンを含む。
図１６Ａ～１９Ｃは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「ＧＡＡ Ｘ－ＦＥＴ」型半導体構造体１６００の断面図を示している。図１６Ａおよび１６Ｂに示されているように、部分的に製造された半導体デバイスは、基板１６０４の上に形成された第１の犠牲層１６０２を含むことができる。
第１の犠牲層１６０２および基板１６０４はそれぞれ、図２Ｂに示されている第１の犠牲層２０２および基板２０４と同じ材料でできた、第１の犠牲層２０２および基板２０４と同様の手法で作られたものとすることができる。本発明のいくつかの実施形態では、第１の犠牲層１６０２のゲルマニウム濃度が、続いて形成されるゲート・スタックのどのシリコン層、シリコン・ゲルマニウム層またはゲルマニウム層よりも高いエッチング選択性を保証するように選択されている。本発明のいくつかの実施形態では、第１の犠牲層１６０２のゲルマニウム濃度が、スタックの他のどのシリコン・ゲルマニウム層よりも少なくとも３０パーセント高い。本発明のいくつかの実施形態では、第１の犠牲層１６０２が、４５から７０パーセント、例えば５０パーセントのゲルマニウム濃度を含むことができる。しかしながら、他のゲルマニウム濃度も本発明の企図された範囲に含まれる。
本発明のいくつかの実施形態では、第１の犠牲層１６２の上に、１つまたは複数の半導体層１６０６と１つまたは複数の犠牲層１６０８とが交互に積み重ねられたスタックを形成する。このスタックは、スタックの一番上の層および一番下の層が犠牲層となるように形成することができる。図解を容易にするために、交互に積み重ねられた３つの半導体層と４つの犠牲層とを有するスタックとして示されているが、このスタックは、交互に積み重ねられた任意の数の半導体層と対応する数の犠牲層とを含むことができることが理解される。例えば、このスタックは、交互に積み重ねられた２つの半導体層と３つの犠牲層とを含むことができる。半導体層１６０６および犠牲層１６０８はそれぞれ、図２Ｂに示されている半導体層２０６および犠牲層２０８と同じ材料でできた、半導体層２０６および犠牲層２０８と同様の手法で作られたものとすることができる。
それぞれの半導体層１６０６は、４ｎｍから２０ｎｍ、例えば７ｎｍから１０ｎｍの範囲の高さを有することができる。本発明のいくつかの実施形態では、半導体層１６０６が約９ｎｍの高さを有する。半導体層１６０６は、例えば単結晶Ｓｉ、ＩＩＩ－Ｖ族化合物半導体またはＩＩ－ＶＩ族化合物半導体などの適当な任意の半導体チャネル材料でできたものとすることができる。本発明のいくつかの実施形態では、半導体層１６０６がシリコンでできている。
それぞれの犠牲層１６０８は、６ｎｍから４０ｎｍ、例えば８ｎｍから２０ｎｍの範囲の高さを有することができる。本発明のいくつかの実施形態では、それぞれの犠牲層１６０８が同じ高さを有する。本発明のいくつかの実施形態では、一部の犠牲層１６０８が異なる高さを有する。例えば、本発明のいくつかの実施形態では、一番下の犠牲層が約１０ｎｍの高さを有し、一番上の犠牲層が約１０ｎｍの高さを有し、残りの（例えば中心）犠牲層が約２０ｎｍの高さを有する。本発明のいくつかの実施形態では、犠牲層１６０８がシリコン・ゲルマニウムでできている。本発明のいくつかの実施形態では、犠牲層１６０８が、１５から３５パーセント、例えば２５パーセントの濃度のゲルマニウムを含む。しかしながら、他のゲルマニウム濃度も本発明の企図された範囲に含まれる。
図１７Ａおよび１７Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「ＧＡＡ Ｘ－ＦＥＴ」型半導体構造体１６００の断面図を示している。図１７Ａおよび１７Ｂに示されているように、基板１６０４の上にＳＴＩ１７０２を形成して、１つまたは複数の半導体フィンを電気的に分離する。ＳＴＩ１７０２は、図３Ａに示されているＳＴＩ３０４と同様の材料でできた、ＳＴＩ３０４と同様のプロセスを使用して形成されたものとすることができる。
本発明のいくつかの実施形態では、犠牲層１６０８のうちの一番上の犠牲層の上のＳＴＩ１７０２の露出した側壁間にフィン・スペーサ１７０４を形成する。フィン・スペーサ１７０４は、図４Ａに示されているフィン・スペーサ４０２と同様の材料でできた、フィン・スペーサ４０２と同様のプロセスを使用して形成されたものとすることができる。フィン・スペーサ１７０４は、約５から１０ｎｍ、例えば５ｎｍの厚さに形成することができる。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
本発明のいくつかの実施形態では、フィン・スペーサ１７０４によって覆われていない半導体層１６０６および犠牲層１６０８の部分を除去して、トレンチ１７０６を形成する。本発明のいくつかの実施形態では、トレンチ１７０６が、一番下の犠牲層１６０８の１つまたは複数の表面を露出させる。本発明のいくつかの実施形態では、このパターニング・プロセスの結果として、犠牲層１６０８のうちの一番下の犠牲層を凹ませることができる。本発明のいくつかの実施形態では、半導体層１６０６および犠牲層１６０８が、５ｎｍの幅を有するナノシートにパターニングされる。しかしながら、他の幅も本発明の企図された範囲に含まれる。
図１８Ａおよび１８Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「ＧＡＡ Ｘ－ＦＥＴ」型半導体構造体１６００の断面図を示している。図１８Ａおよび１８Ｂに示されているように、トレンチ１７０６内に、半導体層１８０２および犠牲層１８０４を交互に形成する。本発明のいくつかの実施形態では、トレンチ内の先行する層上にそれぞれの層を逐次的にエピタキシャル成長させるボトムアップ・トレンチ・エピタキシ・プロセスを使用して、半導体層１８０２および犠牲層１８０４が形成される。
半導体層１８０２および犠牲層１８０４は、さまざまな方法によって形成することができる。本発明のいくつかの実施形態では、ＶＰＥ、ＭＢＥ、ＬＰＥまたは他の適当なプロセスを使用して、トレンチ１７０６の中にエピタキシャル半導体材料を成長させることができる。半導体層１８０２は、半導体層１６０６と同様の材料でできたものとすることができる。犠牲層１８０４は、犠牲層１６０８と同様の材料でできたものとすることができる。
本発明のいくつかの実施形態では、それぞれの半導体層１８０２の高さが、対応するそれぞれの半導体層１６０６の幅と同じである。言い換えると、半導体層１６０６が、１５ｎｍの幅にエピタキシャル成長させたものである場合には、半導体層１８０２を、１５ｎｍの高さにエピタキシャル成長させることができる。しかしながら、他の幅および対応する厚さも本発明の企図された範囲に含まれる。
図１９Ａ～１９Ｃは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「ＧＡＡ Ｘ－ＦＥＴ」型半導体構造体１６００の断面図を示している。「ＧＡＡ Ｘ－ＦＥＴ」型半導体構造体１６００は、図２Ａ～１５Ｂに示されている「Ｘ－ＦＥＴ」型半導体構造体２００と同様の手法で実質的に完成させることができる。
図１９Ａ～１９Ｃに示されているように、「ＧＡＡ Ｘ－ＦＥＴ」型半導体構造体１６００は、導電性ゲート１９０２、ＳＡＣキャップ１９０４、Ｓ／Ｄ領域１９０６、内側スペーサ１９０８、ゲート・スペーサ１９１０、誘電体層１９１２およびコンタクト１９１４を含む。これらのフィーチャ（feature）はそれぞれ、図２Ａ～１５Ｂに示されている「Ｘ－ＦＥＴ」型半導体構造体２００の対応するフィーチャと同様の材料でできた、「Ｘ－ＦＥＴ」型半導体構造体２００の対応するフィーチャと実質的に同様の方法によって作られたものとすることができる。
図１９Ａに示されているように、半導体層１６０６および半導体層１８０２の露出した表面に、導電性ゲート１９０２を付着させる。このようにすると、半導体層１６０６および半導体層１８０２が一体として、Ｓ／Ｄ領域１９０６間の「ＧＡＡ Ｘ－ＦＥＴ」型チャネル領域を画定する。このチャネル領域は、１つまたは複数の垂直フィン（例えば半導体層１８０２）および１つまたは垂直に積み重ねられた複数のナノシート（例えば半導体層１６０６）を含む。本発明のいくつかの実施形態では、導電性ゲート１９０２の高ｋ誘電体（図示せず）が、垂直フィンの側壁ならびに１つまたは複数のそれぞれのナノシートの頂面および底面と直接に接触している。
図２０～２８は、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２０００の断面図を示している。図２０に示されているように、部分的に製造された半導体デバイスは、基板２００４の上に形成された第１の犠牲層２００２を含むことができる。
第１の犠牲層２００２および基板２００４はそれぞれ、図２Ｂに示されている第１の犠牲層２０２および基板２０４と同じ材料でできた、第１の犠牲層２０２および基板２０４と同様の手法で作られたものとすることができる。本発明のいくつかの実施形態では、第１の犠牲層２００２の上に半導体層２００６を形成する。半導体層２００６は、図２Ｂに示されている半導体層２０６と同じ材料でできた、半導体層２０６と同様の手法で作られたものとすることができる。本発明のいくつかの実施形態では、半導体層２００６の厚さが半導体層２０６の厚さよりも大きい。これは、半導体層２００６が、（図２９Ａおよび２９Ｂに示されている）チャネル領域の最終的な厚さ（垂直高さ）を規定するためである。本発明のいくつかの実施形態では、半導体層２００６の厚さが約６０ｎｍである。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
本発明のいくつかの実施形態では、半導体層２００６上にハード・マスク２００８を形成することができる。本発明のいくつかの実施形態では、ハード・マスク２００８が、窒化シリコンなどの窒化物を含む。本発明のいくつかの実施形態では、ハード・マスク２００８が４０ｎｍの厚さに形成される。しかしながら、他の厚さも本発明の企図された範囲に含まれる。本発明のいくつかの実施形態では、ハード・マスク２００８上に第２のハード・マスク（図示せず）を形成して、２層ハード・マスクを形成することができる。本発明のいくつかの実施形態では、この第２のハード・マスクが、例えば二酸化シリコンなどの酸化物を含む。
本発明のいくつかの実施形態では、ハード・マスク２００８の部分を除去し（例えばパターニングし）、半導体層２００６および第１の犠牲層２００２を、ハード・マスク２００８に比べて選択的にパターニングする。図２０に示されているように、パターニングされたハード・マスク２００８によって覆われていない半導体層２００６および第１の犠牲層２００２の部分を、ウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して除去することができる。
本発明のいくつかの実施形態では、半導体層２００６および第１の犠牲層２００２をパターニングして、１０から５０ｎｍの範囲の幅を有する１つまたは複数のフィンにする。しかしながら、他の幅も本発明の企図された範囲に含まれる。図解を容易にするために、このスタックは、２つのフィンを形成するようにパターニングされているものとして示されている。しかしながら、このスタックをパターニングして、平行な任意の数のフィンにすることができることが理解される。本発明のいくつかの実施形態では、フィン間のピッチ、すなわち端－端間隔が約４０ｎｍである。しかしながら、他の間隔も本発明の企図された範囲に含まれる。
図２１は、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２０００の断面図を示している。図２１に示されているように、基板２００４の表面の上にハード・マスク２１０２を形成することができる。ハード・マスク２１０２は、例えば低ｋ誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮまたはＳｉＢＣＮなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、ハード・マスク２１０２が窒化シリコンを含む。ハード・マスク２１０２は、約２０から１００ｎｍ、例えば７０ｎｍの厚さに形成することができる。しかしながら、他の厚さも本発明の企図された範囲に含まれる。本発明のいくつかの実施形態では、ハード・マスク２１０２が、第１の犠牲層２００２の側壁を覆うのに十分な厚さに形成される。
本発明のいくつかの実施形態では、ハード・マスク２１０２の上に、１つまたは複数の酸化物層２１０４と１つまたは複数の窒化物層２１０６とが交互に積み重ねられたスタックを形成する。このスタックは、スタックの一番上の層および一番下の層が酸化物層となるように形成することができる。図解を容易にするために、交互に積み重ねられた４つの酸化物層と３つの窒化物層とを有するスタックとして示されているが、このスタックは、交互に積み重ねられた任意の数の酸化物層と対応する数の窒化物層とを含むことができることが理解される。例えば、このスタックは、交互に積み重ねられた２つの酸化物層と単一の窒化物層とを含むことができる。窒化物層２１０６の数が、（図２５に示されているように）チャネル領域のフィンの数を規定する。
それぞれの酸化物層２１０４は、６ｎｍから２０ｎｍ、例えば８ｎｍから１５ｎｍの範囲の高さを有することができる。本発明のいくつかの実施形態では、酸化物層２１０４が約８ｎｍの高さを有する。酸化物層２１０４は、例えば酸化シリコンなどの適当な任意の材料でできたものとすることができる。
それぞれの窒化物層２１０６は、４ｎｍから１２ｎｍ、例えば７ｎｍから１０ｎｍの範囲の高さを有することができる。本発明のいくつかの実施形態では、窒化物層２１０６が約９ｎｍの高さを有する。窒化物層２１０６は、例えば窒化シリコンなどの適当な任意の材料でできたものとすることができる。
酸化物層２１０４および窒化物層２１０６は、異方性付着によって形成することができる。例えば、交互に積み重ねられた酸化物材料および窒化物誘電体材料はそれぞれ、「ｎ」回循環させる（すなわち繰り返される）ＨＤＰ付着＋等方性エッチバック・プロセスを使用して、ハード・マスク２１０２の上に付着させることができる。
図２２は、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２０００の断面図を示している。図２２に示されているように、酸化物層２１０４のうちの一番上の酸化物層の上のハード・マスク２００８の露出した側壁上にスペーサ２２０２を形成する。本発明のいくつかの実施形態では、スペーサ２２０２が、ＣＶＤ、ＰＥＣＶＤ、ＵＨＶＣＶＤ、ＲＴＣＶＤ、ＭＯＣＶＤ、ＬＰＣＶＤ、ＬＲＰＣＶＤ、ＡＬＤ、ＰＶＤ、化学溶液付着または他の同様のプロセスなどの共形付着プロセスを、ウェット・エッチング・プロセスまたはドライ・エッチング・プロセスと組み合わせて使用して形成される。例えば、半導体構造体２０００の上にスペーサ材料を共形に付着させ、ＲＩＥを使用してスペーサ材料を選択的に除去して、側壁スペーサ２２０２を形成することができる。スペーサ２２０２は、例えば低ｋ誘電体、窒化物、窒化シリコン、酸化シリコン、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮまたはＳｉＢＣＮなどの適当な任意の材料でできたものとすることができる。本発明のいくつかの実施形態では、スペーサ２２０２がＳｉＣを含む。スペーサ２２０２は、約５から１０ｎｍ、例えば５ｎｍの厚さに形成することができる。しかしながら、他の厚さも本発明の企図された範囲に含まれる。
図２３は、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２０００の断面図を示している。図２３に示されているように、酸化物層２１０４、窒化物層２１０６およびハード・マスク２１０２の部分を除去することができる。酸化物層２１０４、窒化物層２１０６およびハード・マスク２１０２は、ウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して除去することができる。本発明のいくつかの実施形態では、ハード・マスク２１０２内で止まるＲＩＥを使用して、酸化物層２１０４、窒化物層２１０６およびハード・マスク２１０２を除去することができる。言い換えると、ハード・マスク２１０２を凹ませることができる。このようにすると、下流の処理の間、ハード・マスク２１０２の残存部分が基板２００４を保護する。
図２４は、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２０００の断面図を示している。図２４に示されているように、酸化物層２１０４を除去して、半導体層２００６の側壁を露出させることができる。酸化物層２１０４は、ウェット・エッチングまたはドライ・エッチングを使用して除去することができる。本発明のいくつかの実施形態では、窒化物層２１０６、半導体層２００６もしくはスペーサ２２０２またはこれらの組合せに比べて、酸化物層２１０４を選択的に除去することができる。
図２５は、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２０００の断面図を示している。図２５に示されているように、半導体層２００６を横方向に凹ませて、第１の犠牲層２００２の表面およびハード・マスク２００８の表面を露出させる凹部２５０２を形成することができる。このようにして、半導体層２００６を凹ませて、垂直部分（例えば垂直フィン）および１つまたは複数の水平部分（例えばナノシート）を画定することができる。半導体層２００６は、ウェット・エッチングまたはドライ・エッチングを使用して凹ませることができる。本発明のいくつかの実施形態では、窒化物層２１０６もしくはスペーサ２２０２またはその両方に比べて選択的に、半導体層２００６を凹ませることができる。本発明のいくつかの実施形態では、このプロセスの間、ハード・マスク２１０２の残存部分が、基板２００４をエッチバックから保護する。
図２６は、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２０００の断面図を示している。図２６に示されているように、凹部２５０２の中に犠牲領域２６０２を形成することができる。本発明のいくつかの実施形態では、犠牲領域２６０２が、凹部２５０２を部分的に埋める。本発明のいくつかの実施形態では、犠牲領域２６０２の側壁がハード・マスク２００８の側壁と共面をなす。
本発明のいくつかの実施形態では、犠牲領域２６０２がシリコン・ゲルマニウムでできている。本発明のいくつかの実施形態では、犠牲領域２６０２が、１５から４５パーセント、例えば２５パーセントのゲルマニウム濃度を含む。しかしながら、他のゲルマニウム濃度も本発明の企図された範囲に含まれる。本発明のいくつかの実施形態では、犠牲領域２６０２が、半導体層２００６の露出した表面にエピタキシャル成長させたものである。本発明のいくつかの実施形態では、このプロセスの間、ハード・マスク２１０２の残存部分が、基板２００４を寄生エピタキシャル成長から保護する。
図２７は、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２０００の断面図を示している。図２７に示されているように、スペーサ２２０２、窒化物層２１０６およびハード・マスク２１０２を除去することができる。スペーサ２２０２、窒化物層２１０６およびハード・マスク２１０２は、ウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して除去することができる。本発明のいくつかの実施形態では、ＲＩＥまたは窒化物剥離プロセスを使用して、スペーサ２２０２、窒化物層２１０６およびハード・マスク２１０２を除去することができる。
本発明のいくつかの実施形態では、基板２００４の上にＳＴＩ２７０２を形成して、１つまたは複数の半導体フィンを電気的に分離する。ＳＴＩ２７０２は、例えば酸化シリコンなどの適当な任意の誘電体材料とすることができ、適当な任意のプロセスを使用して形成することができる。ＳＴＩ２７０２は、例えばＣＶＤ、ＦＶＣＤ、ＰＥＣＶＤ、ＵＨＶＣＶＤ、ＲＴＣＶＤ、ＭＯＣＶＤ、ＬＰＣＶＤ、ＬＲＰＣＶＤ、ＡＬＤ、ＰＶＤ、ＨＤＰ、化学溶液付着、スピンオン誘電体または他の同様のプロセスを使用して形成することができる。本発明のいくつかの実施形態では、ＳＴＩ２７０２を過充填し、次いでＳＴＩ２７０２を、例えば化学機械平坦化（ＣＭＰ）プロセスを使用して凹ませる。
本発明のいくつかの実施形態では、ＳＴＩ２７０２が、第１の犠牲層２００２の表面よりも下方に凹んでいる。このようにすると、ＳＴＩ２７０２が、１つまたは複数のナノシート・スタックを電気的に分離する。ＳＴＩ２７０２は、例えば化学的酸化物除去（ＣＯＲ）またはフッ化水素酸（ＨＦ）ウェット・エッチングを使用して凹ませることができる。本発明のいくつかの実施形態では、ＳＴＩ２７０２を、ハード・マスク２００８に比べて選択的に凹ませる。
図２８は、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２０００の断面図を示している。「Ｘ－ＦＥＴ」型半導体構造体２０００は、図２Ａ～１５Ｂに示されている「Ｘ－ＦＥＴ」型半導体構造体２００と同様の手法で実質的に完成させることができる。
図２８に示されているように、「Ｘ－ＦＥＴ」型半導体構造体２０００は、導電性ゲート２８０２およびゲート・ハード・マスク２８０４を含む。本発明のいくつかの実施形態では、半導体構造体２０００がさらに、Ｓ／Ｄ領域、内側スペーサ、ゲート・スペーサ、誘電体層およびコンタクト（図示せず）を含む。これらのフィーチャはそれぞれ、図２Ａ～１５Ｂに示されている「Ｘ－ＦＥＴ」型半導体構造体２００の対応するフィーチャと同様の材料でできた、「Ｘ－ＦＥＴ」型半導体構造体２００の対応するフィーチャと実質的に同様の方法によって作られたものとすることができる。
図２８に示されているように、半導体層２００６の露出した表面の上に、導電性ゲート２８０２を付着させることができる。このようにすると、半導体層２００６の垂直部分（例えば垂直フィン）および水平部分（例えばナノシート）が、Ｓ／Ｄ領域間の「Ｘ－ＦＥＴ」型チャネル領域を画定する。本発明のいくつかの実施形態では、導電性ゲート２８０２の高ｋ誘電体層が、垂直フィンの側壁ならびに１つまたは複数のそれぞれのナノシートの頂面および底面と直接に接触している。
図２９Ａ～３１Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２９００の断面図を示している。図２９Ａおよび２９Ｂに示されているように、部分的に製造された半導体デバイスは、基板２９０４の上に形成された埋込み酸化物（buried oxide）（ＢＯＸ）層２９０２を含むことができる。ＢＯＸ層２９０２は、知られているシリコン・オン・インシュレータ（ＳＯＩ）プロセスを使用して形成することができ、例えば二酸化シリコンまたはサファイヤを含むことができる。基板２９０４は、図２Ｂに示されている基板２０４と同じ材料でできた、基板２０４と同様の手法で作られたものとすることができる。
本発明のいくつかの実施形態では、ＢＯＸ層２９０２の上に、１つまたは複数の第１の半導体層２９０６と１つまたは複数の第２の半導体層２９０８とが交互に積み重ねられたスタックを形成する。図解を容易にするために、交互に積み重ねられた３つの第１の半導体層２９０６と４つの第２の半導体層２９０８とを有するスタックとして示されているが、このスタックは、交互に積み重ねられた任意の数の第１の半導体層と対応する数の第２の半導体層とを含むことができることが理解される。第１の半導体層２９０６および第２の半導体層２９０８はそれぞれ、図２Ｂに示されている半導体層２０６および犠牲層２０８と同様の手法で形成されたものとすることができる。本発明のいくつかの実施形態では、第１の半導体層２９０６がシリコンでできており、第２の半導体層２９０８がシリコン・ゲルマニウムでできている。
それぞれの第１の半導体層２９０６は、４ｎｍから１２ｎｍ、例えば７ｎｍから１０ｎｍの範囲の高さを有することができる。本発明のいくつかの実施形態では、第１の半導体層２９０６が約８ｎｍの高さを有する。それぞれの第２の半導体層２９０８は、６ｎｍから４０ｎｍ、例えば８ｎｍから２０ｎｍの範囲の高さを有することができる。本発明のいくつかの実施形態では、それぞれの第２の半導体層２９０８が、第１の半導体層２９０６と同じ高さを有する。本発明のいくつかの実施形態では、第２の半導体層２９０８が、１５から３５パーセント、例えば２５パーセントのゲルマニウム濃度を含む。しかしながら、他のゲルマニウム濃度も本発明の企図された範囲に含まれる。
本発明のいくつかの実施形態では、第２の半導体層２９０８のうちの一番上の層の上にハード・マスク２９１０を形成することができる。本発明のいくつかの実施形態では、ハード・マスク２９１０が、窒化シリコンなどの窒化物を含む。本発明のいくつかの実施形態では、ハード・マスク２９１０が４０ｎｍの厚さに形成される。しかしながら、他の厚さも本発明の企図された範囲に含まれる。本発明のいくつかの実施形態では、ハード・マスク２９１０上に第２のハード・マスク（図示せず）を形成して、２層ハード・マスクを形成することができる。本発明のいくつかの実施形態では、この第２のハード・マスクが、例えば二酸化シリコンなどの酸化物を含む。
本発明のいくつかの実施形態では、ハード・マスク２９１０の部分を除去し（例えばパターニングし）、第１の半導体層２９０６と第２の半導体層２９０８とのスタックを、ハード・マスク２９１０に比べて選択的にパターニングする。パターニングされたハード・マスク２９１０によって覆われていない第１の半導体層２９０６および第２の半導体層２９０８の部分を、ウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して除去することができる。
図３０Ａおよび３０Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２９００の断面図を示している。図３０Ａおよび３０Ｂに示されているように、第２の半導体層２９０８を凹ませて１つまたは複数の凹部３００２を形成する。
本発明のいくつかの実施形態では、第２の半導体層２９０８を、第１の半導体層２９０６に比べて選択的に凹ませる。第２の半導体層２９０８は、シリコン層またはより低いゲルマニウム濃度を有するシリコン・ゲルマニウム層に比べてシリコン・ゲルマニウム層を選択的に除去することができる適当な任意のプロセスを使用して凹ませることができる。このエッチング選択性を提供することが知られている例示的なプロセスは、ヒドロリン酸、ＨＣｌ蒸気相化学および三フッ化塩素（ＣｌＦ３）エッチングを含む。
図３１Ａおよび３１Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「Ｘ－ＦＥＴ」型半導体構造体２９００の断面図を示している。図３１Ａおよび３１Ｂに示されているように、半導体構造体２９００をアニール・プロセスにかける。このアニール・プロセスによって、第２の半導体層２９０８中のゲルマニウムは、第１の半導体層２９０６および第２の半導体層２９０８の全体に均一に拡散する。
結果として生じる半導体層３１０２は、０からアニール前の第２の半導体層２９０８のゲルマニウム濃度までの間のゲルマニウム濃度を有するシリコン・ゲルマニウムを含む。例えば、第２の半導体層２９０８がＳｉＧｅ２０％（例えば２０％Ｇｅ）であった場合、半導体層３１０２の最終的なゲルマニウム濃度は２０％よりも低くなるであろう。本発明のいくつかの実施形態では、摂氏約９５０から１１５０度の温度で半導体構造体２９００をアニールすることができる。
本発明のいくつかの実施形態では、「Ｘ－ＦＥＴ」型半導体構造体２９００を、図２Ａ～１５Ｂに示されている「Ｘ－ＦＥＴ」型半導体構造体２００と同様の手法で実質的に完成させることができる。「Ｘ－ＦＥＴ」型半導体構造体２９００は、導電性ゲート、ゲートＳＡＣキャップ、Ｓ／Ｄ領域、内側スペーサ、ゲート・スペーサ、誘電体層およびコンタクト（図示せず）を含むことができる。これらのフィーチャはそれぞれ、図２Ａ～１５Ｂに示されている「Ｘ－ＦＥＴ」型半導体構造体２００の対応するフィーチャと同様の材料でできた、「Ｘ－ＦＥＴ」型半導体構造体２００の対応するフィーチャと実質的に同様の方法によって作られたものとすることができる。
図３２Ａ～３５Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「無接合（junction-less）Ｘ－ＦＥＴ」型半導体構造体３２００の断面図を示している。図３２Ａおよび３２Ｂに示されているように、部分的に製造された半導体デバイスは、基板３２０４の上に形成されたＢＯＸ層３２０２を含むことができる。ＢＯＸ層３２０２および基板３２０４はそれぞれ、図２９Ａに示されているＢＯＸ層２９０２および基板２９０４と同じ材料でできた、ＢＯＸ層２９０２および基板２９０４と同様の手法で作られたものとすることができる。
本発明のいくつかの実施形態では、ＢＯＸ層３２０２の上に、１つまたは複数の第１の半導体層３２０６と１つまたは複数の第２の半導体層３２０８とが交互に積み重ねられたスタックを形成する。図解を容易にするために、交互に積み重ねられた３つの第１の半導体層３２０６と４つの第２の半導体層３２０８とを有するスタックとして示されているが、このスタックは、交互に積み重ねられた任意の数の第１の半導体層と対応する数の第２の半導体層とを含むことができることが理解される。本発明のいくつかの実施形態では、第１の半導体層３２０６がシリコンでできており、第２の半導体層３２０８が、例えばホウ素がドープされたシリコンなど、ドープされたシリコンでできている。
第２の半導体層３２０８には、その場ドープト・エピタキシを使用してドープすることができ、エピタキシ後にドープすることができ、または注入およびプラズマ・ドーピングによってドープすることができる。本発明のいくつかの実施形態では、先行する層上にそれぞれの層を逐次的にエピタキシャル成長させるエピタキシ・プロセスを使用して、第１の半導体層３２０６および第２の半導体層３２０８が形成される。
それぞれの第１の半導体層３２０６は、４ｎｍから１２ｎｍ、例えば７ｎｍから１０ｎｍの範囲の高さを有することができる。本発明のいくつかの実施形態では、第１の半導体層３２０６が約８ｎｍの高さを有する。それぞれの第２の半導体層３２０８は、６ｎｍから４０ｎｍ、例えば８ｎｍから２０ｎｍの範囲の高さを有することができる。本発明のいくつかの実施形態では、それぞれの第２の半導体層３２０８が、第１の半導体層３２０６と同じ高さを有する。本発明のいくつかの実施形態では、第２の半導体層３２０８が、１０１３ｃｍ－３から１０１８ｃｍ－３の範囲のホウ素ドーパント濃度を含む。しかしながら、他のホウ素ドーパント濃度も本発明の企図された範囲に含まれる。
本発明のいくつかの実施形態では、第２の半導体層３２０８のうちの一番上の層の上にハード・マスク３２１０を形成することができる。本発明のいくつかの実施形態では、ハード・マスク３２１０が、窒化シリコンなどの窒化物を含む。本発明のいくつかの実施形態では、ハード・マスク３２１０が４０ｎｍの厚さに形成される。しかしながら、他の厚さも本発明の企図された範囲に含まれる。本発明のいくつかの実施形態では、ハード・マスク３２１０上に第２のハード・マスク（図示せず）を形成して、２層ハード・マスクを形成することができる。本発明のいくつかの実施形態では、この第２のハード・マスクが、例えば二酸化シリコンなどの酸化物を含む。
本発明のいくつかの実施形態では、ハード・マスク３２１０の部分を除去し（例えばパターニングし）、第１の半導体層３２０６と第２の半導体層３２０８とのスタックを、ハード・マスク３２１０に比べて選択的にパターニングする。パターニングされたハード・マスク３２１０によって覆われていない第１の半導体層３２０６および第２の半導体層３２０８の部分を、ウェット・エッチング、ドライ・エッチング、あるいは逐次ウェットもしくはドライ・エッチングまたはその両方の組合せを使用して除去することができる。
図３３Ａおよび３３Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「無接合Ｘ－ＦＥＴ」型半導体構造体３２００の断面図を示している。図３３Ａおよび３３Ｂに示されているように、第２の半導体層３２０８を凹ませて１つまたは複数の凹部３３０２を形成する。
本発明のいくつかの実施形態では、第２の半導体層３２０８を、第１の半導体層３２０６に比べて選択的に凹ませる。第２の半導体層３２０８は、シリコン層に比べて、ドープされたシリコン層（例えばホウ素がドープされたシリコン）を選択的に除去することができる適当な任意のプロセスを使用して凹ませることができる。このエッチング選択性を提供することが知られている例示的なプロセスは、アンモニア・ベースの化学および水酸化テトラメチルアンモニウム（ＴＭＡＨまたはＴＭＡＯＨ）エッチングを含む。
図３４Ａおよび３４Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「無接合Ｘ－ＦＥＴ」型半導体構造体３２００の断面図を示している。図３４Ａおよび３４Ｂに示されているように、半導体構造体３２００をアニール・プロセスにかける。このアニール・プロセスによって、第２の半導体層３２０８中のドーパント（例えばホウ素）は、第１の半導体層３２０６および第２の半導体層３２０８の全体に均一に拡散する。
結果として生じる半導体層３４０２は、０からアニール前の第２の半導体層３２０８のドーパント濃度までの間のドーパント濃度を有するドープされたシリコンを含む。例えば、第２の半導体層３２０８が、１０１５ｃｍ－３のホウ素濃度を有するホウ素がドープされたシリコンであった場合、半導体層３４０２の最終的なホウ素ドーパント濃度は１０１５ｃｍ－３よりも低くなるであろう。本発明のいくつかの実施形態では、摂氏約９５０から１１５０度の温度で半導体構造体３２００をアニールすることができる。この時点で、半導体構造体３２００は無接合デバイス（時に接合なしデバイス（junction-free device）と呼ばれる）である。
図３５Ａおよび３５Ｂは、本発明の１つまたは複数の実施形態による半導体デバイスを製造する方法の中間操作中の「無接合Ｘ－ＦＥＴ」型半導体構造体３２００の断面図を示している。無接合デバイスが望まれていない場合には、図３５Ａおよび３５Ｂに示されているように、半導体構造体３２００内の真性シリコン・チャネル（intrinsic silicon channel）を回復することができる。本発明のいくつかの実施形態では、半導体構造体３２００を水素処理にかけて、半導体層３４０２中のドーパント（例えば、ホウ素）を追い出す。
本発明のいくつかの実施形態では、いくつかの「無接合Ｘ－ＦＥＴ」型半導体構造体を形成し、（例えばマスキングまたは他の分離技術を使用して）それらの構造体のサブセットだけを水素処理にかける。このようにして、有効な接合を有する従来の半導体構造体とともに、いくつかの「無接合Ｘ－ＦＥＴ」型半導体構造体を形成することができる。
本発明のいくつかの実施形態では、「無接合Ｘ－ＦＥＴ」型半導体構造体３２００（または水素処理後の従来の構造体）を、図２Ａ～１５Ｂに示されている「Ｘ－ＦＥＴ」型半導体構造体２００と同様の手法で実質的に完成させることができる。「無接合Ｘ－ＦＥＴ」型半導体構造体３２００は、導電性ゲート、ＳＡＣキャップ、Ｓ／Ｄ領域、内側スペーサ、ゲート・スペーサ、誘電体層およびコンタクト（図示せず）を含むことができる。これらのフィーチャはそれぞれ、図２Ａ～１５Ｂに示されている「Ｘ－ＦＥＴ」型半導体構造体２００の対応するフィーチャと同様の材料でできた、「Ｘ－ＦＥＴ」型半導体構造体２００の対応するフィーチャと実質的に同様の方法によって作られたものとすることができる。
図３６は、本発明の１つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図３６００を示している。この半導体デバイスは、（例えば図１５Ａおよび１５Ｂに示されているように、）第１の半導体層、第２の半導体層、および第１の半導体層と第２の半導体層との間のフィン形ブリッジ層を有する非平面チャネル領域を含むことができる。第１の半導体層、第２の半導体層およびフィン形ブリッジ領域の外表面は、非平面チャネル領域の有効チャネル幅を規定する。本発明のいくつかの実施形態では、第１の半導体層の幅がフィン形ブリッジ領域の幅よりも大きい。本発明のいくつかの実施形態では、第２の半導体層の幅がフィン形ブリッジ領域の幅よりも大きい。本発明のいくつかの実施形態では、第１の半導体層の幅が第２の半導体層の幅と同じである。
ブロック３６０２に示されているように、基板上に第１の犠牲層を形成する。ブロック３６０４に示されているように、第１の犠牲層上にナノシート・スタックを形成する。このナノシート・スタックは、第１の半導体層および第２の犠牲層を含む。
ブロック３６０６で、ナノシート・スタックの第１の部分上に第１のフィン・スペーサを形成する。ブロック３６０８で、ナノシート・スタックの第２の部分上に第２のフィン・スペーサを形成する。ブロック３６１０に示されているように、ナノシート・スタックの第３の部分を除去することによってトレンチを形成する。このトレンチは、第１の犠牲層の表面を露出させる。ブロック３６１２で、トレンチの中の第１の犠牲層の表面に第２の半導体層を形成する。
図３７は、本発明の１つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図３７００を示している。ブロック３７０２に示されているように、基板上に半導体層を形成する。ブロック３７０４で、半導体層の隣に、交互に積み重ねられた酸化物層と窒化物層とのスタックを形成する。
ブロック３７０６に示されているように、酸化物層を除去して半導体層の側壁を露出させる。ブロック３７０８で、露出させた半導体層の側壁を凹ませて、半導体層の垂直部分および１つまたは複数の水平部分を画定する。
図３８は、本発明の１つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図３８００を示している。ブロック３８０２に示されているように、基板の上にナノシート・スタックを形成する。このナノシート・スタックは、第１の半導体層および第２の半導体層を含む。第２の半導体層は第１の材料を含む。
ブロック３８０４で、第２の半導体層の側壁を凹ませる。ブロック３８０６で、第１の半導体層および第２の半導体層中に第１の材料を均一に拡散させるように機能可能な温度でこの構造体をアニールする。
図３９は、本発明の１つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図３９００を示している。ブロック３９０２に示されているように、基板の上に、交互に積み重ねられた半導体層とドープされた半導体層とのスタックを形成する。ドープされた半導体層はドーパントを含む。
ブロック３９０４に示されているように、ドープされた半導体層の側壁を凹ませる。ブロック３９０６で、半導体層およびドープされた半導体層中にドーパントを均一に拡散させるように機能可能な温度でこの構造体をアニールする。
図４０は、本発明の１つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図４０００を示している。ブロック４００２に示されているように、基板の上にナノシート・スタックを形成する。このナノシート・スタックは、１つまたは複数の第１の半導体層および１つまたは複数の第１の犠牲層を含む。
ブロック４００４に示されているように、１つまたは複数の第１の半導体層および１つまたは複数の第１の犠牲層の部分を除去することによって、トレンチを形成する。このトレンチは、１つまたは複数の第１の犠牲層のうちの一番下の犠牲層の表面を露出させる。ブロック４００６で、このトレンチに、１つまたは複数の第２の半導体層および１つまたは複数の第２の犠牲層を、１つまたは複数のそれぞれの第２の半導体層が１つまたは複数の第１の半導体層のうちの１つの第１の半導体層の側壁と接触するように充填する。
図４１は、本発明の１つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図４１００を示している。ブロック４１０２に示されているように、基板の上に第１のチャネル領域を形成する。この第１のチャネル領域は、第１の垂直フィンおよび第１の垂直フィンの側壁から延びる第１のナノシートを含む。
ブロック４１０４に示されているように、第１のチャネル領域の上に第２のチャネル領域を形成する。この第２のチャネル領域は、第２の垂直フィンおよび第２の垂直フィンの側壁から延びる第２のナノシートを含む。ブロック４１０６で、第１のチャネル領域および第２のチャネル領域の上にゲートを形成する。このゲートは、第１のチャネル領域の一番上の表面および第２のチャネル領域の一番下の表面と接触する。
本明細書に記載された方法および結果として生じる構造体は、ＩＣチップの製造に使用することができる。製造者は、その結果得られたＩＣチップを、未加工のウェーハの形態で（すなわちパッケージ化されていない多数のチップを有する単一のウェーハとして）、ベア・ダイとして、またはパッケージ化された形態で配布することができる。パッケージ化された形態で配布される場合、このチップは、（マザーボードまたは他のより高次の担体に貼着されたリード線を有するプラスチック担体などの）シングル・チップ・パッケージ内、または（片面もしくは両面相互接続または埋込み相互接続を有するセラミック担体などの）マルチチップ・パッケージ内に取り付けられる。いずれの場合も、このチップは次いで、（ａ）マザーボードなどの中間製品の部分または（ｂ）最終製品の部分として、他のチップ、別個の回路要素もしくは他の信号処理デバイスまたはこれらの組合せと統合される。最終製品は、玩具および他の低価格帯用途から、ディスプレイ、キーボードまたは他の入力装置および中央処理装置を有する高等なコンピュータ製品までにわたる、ＩＣチップを含む任意の製品でありうる。
本明細書では、本発明のさまざまな実施形態が関連図を参照して説明される。本発明の範囲を逸脱することなく代替実施形態を考案することができる。以下の説明および図面には、要素間のさまざまな接続および位置関係（例えば上、下、隣など）が示されているが、向きが変更されても記載された機能が維持されるとき、本明細書に記載された位置関係の多くは向きとは無関係であることを当業者は理解するであろう。これらの接続もしくは位置関係またはその両方は、特に指定されていない限り、直接的なものであることまたは間接的なものであることができ、本発明は、この点に関して限定を意図したものではない。同様に、用語「結合された（coupled）」およびその変異語は、２つの要素間に通信経路を有することを示し、要素間に介在要素／接続がない要素間の直接接続を含意しない。これらの変形態様は全て本明細書の一部とみなされる。したがって、実体の結合は、直接結合または間接結合であることができ、実体間の位置関係は、直接的位置関係または間接的位置関係であることができる。間接的位置関係の一例として、本明細書の説明の中での層「Ｂ」の上に層「Ａ」を形成することに関する言及は、層「Ａ」および層「Ｂ」の関連特性および機能が中間層によって実質的に変更されない限りにおいて、層「Ａ」と層「Ｂ」の間に１つまたは複数の中間層（例えば層「Ｃ」）がある状況を含む。
特許請求の範囲および本明細書の解釈のために、以下の定義および略語が使用される。本明細書で使用されるとき、用語「備える（comprises）」、「備えている（comprising）」、「含む（includes）」、「含んでいる（including）」、「有する（has）」、「有している（having）」、「含有する（contains）」もしくは「含有している（containing）」、またはこれらの用語の他の変異語は、非排他的包含（non-exclusive inclusion）をカバーすることが意図されている。例えば、要素のリストを含む組成物、混合物、プロセス、方法、物品または装置は、必ずしもそれらの要素だけに限定されるわけではなく、明示的にはリストに入れられていない他の要素、またはこのような組成物、混合物、プロセス、方法、物品もしくは装置に固有の他の要素を含みうる。
さらに、本明細書では、用語「例示的な」が、「例、事例または実例として役立つ」ことを意味するものとして使用されている。 本明細書に「例示的」として記載された実施形態または設計は必ずしも、他の実施形態または設計よりも好ましいまたは有利であるとは解釈されない。用語「少なくとも１つの」および「１つまたは複数の」は、１以上の任意の整数、すなわち１、２、３、４などを含むと理解される。用語「複数の」は、２以上の任意の整数、すなわち２、３、４、５などを含むと理解される。用語「接続」は、間接「接続」および直接「接続」を含みうる。
本明細書において「一実施形態」、「実施形態」、「例示的な実施形態」などに言及されているとき、それは、記載されたその実施形態は特定の特徴、構造または特性を含みうるが、全ての実施形態がその特定の特徴、構造もしくは特性を含むことがあり、またはそうではないこともあることを示す。さらに、このような句が、同じ実施形態を指しているとは限らない。さらに、１つの実施形態に関して特定の特徴、構造または特性が記載されているとき、明示的に記載されているか否かを問わず、他の実施形態に関してそのような特徴、構造または特性に影響を及ぼすことは、当業者の知識の範囲内にあると考えられる。
以上の説明の目的上、用語「上（upper）」、「下（lower）」、「右（right）」、「左（left）」、「垂直（vertical）」、「水平（horizontal）」、「頂部（top）」、「底部（bottom）」およびこれらの用語の派生語は、図の向きに置かれたときの記載の構造体および方法に関する。用語「上に横たわる（overlying）」、「頂部の（atop）」、「頂部にある（on top）」、「～上に配置された（positioned on）」または「頂部に配置された（positioned atop）」は、第１の構造体などの第１の要素が、第２の構造体などの第２の要素上に存在することを意味し、第１の要素と第２の要素との間には、境界面構造体などの介在要素が存在しうる。用語「直接接触（direct contact）」は、第１の構造体などの第１の要素と第２の構造体などの第２の要素とが、これらの２つの要素の境界面に一切の中間導電層、絶縁層または半導体層なしで接続されていることを意味する。
説明を容易にするため、本明細書では、図に示された１つの要素または特徴と別の要素または特徴との関係を記述するために、空間的相対語、例えば「～の下（beneath）」、「～の下方（below）」、「下～（lower）」、「～の上方（above）」、「上～（upper）」が使用されている。これらの空間的相対語は、図に示された向きだけでなく、使用時または動作時のデバイスのさまざまな向きを包含することが理解される。例えば、図中のデバイスを裏返した場合、別の要素または特徴の「下方」または「下」にあると記載された要素は、その別の要素または特徴の「上方」に位置することになる。したがって、用語「～の下方」は、上方と下方の両方の向きを包含しうる。デバイスがそれ以外の向き（例えば９０度回転させた向きまたは別の向き）に置かれることもあり、本明細書で使用される空間的相対記述語もそれに応じて解釈すべきである。
用語「約（about）」、「実質的に（substantially）」、「およそ（approximately）」およびこれらの用語の変異語は、特定の数量の大きさに関連した、本出願の提出時に利用可能な機器に基づく誤差の程度を含むことが意図されている。例えば、「約」は、所与の値の±８％、５％または２％の範囲を含みうる。
例えば「第２の要素に比べて第１の要素を選択的に」などの句「～に比べて選択的に（selectiveto）」は、第１の要素をエッチングすることができこと、および第２の要素がエッチング・ストップの働きをすることができることを意味する。
用語「共形（conformal）」（例えば共形層）は、層の厚さが全ての表面上で実質的に同じであること、または厚さの変動が層の公称厚さの１５％未満であることを意味する。
用語「エピタキシャル成長もしくはエピタキシャル付着またはその両方」および「エピタキシャル形成された、もしくはエピタキシャル成長させた、またはその両方」は、半導体材料（結晶性材料）の付着面での別の半導体材料（結晶性材料）の成長であって、成長している半導体材料（結晶性オーバレイヤ）が、付着面の半導体材料（シード材料）と実質的に同じ結晶特性を有する成長を意味する。エピタキシャル付着プロセスでは、付着面の原子の結晶配列と向きを整合させるべく付着原子が半導体基板の付着面を動き回るのに十分なエネルギーを有して付着原子が付着面に到着するように、原料ガスによって供給される化学反応物を制御し、システム・パラメータを設定することができる。エピタキシャル成長させた半導体材料は、そのエピタキシャル成長された材料が形成された付着面と実質的に同じ結晶特性を有することができる。例えば、｛１００｝方位の結晶面に付着させたエピタキシャル成長させた半導体材料は、｛１００｝方位をとることができる。本発明のいくつかの実施形態では、エピタキシャル成長プロセスもしくはエピタキシャル付着プロセスまたはその両方が、半導体表面での形成に対して選択的であることができ、二酸化シリコン表面または窒化シリコン表面などの露出した表面には材料を付着させることもあり、または付着させないこともある。
本明細書の中で以前に述べたとおり、簡潔にするため、本明細書では、半導体デバイスおよび集積回路（ＩＣ）製造に関係した従来の技術が、詳細に説明されることもあり、または詳細には説明されないこともある。しかしながら、背景技術の項に、本発明の１つまたは複数の実施形態を実施する際に利用することができる半導体デバイス製造プロセスのより一般的な説明を提供した。本発明の１つまたは複数の実施形態を実施する際に使用される特定の製造操作は、個々に知られていることもありうるが、本発明の操作もしくは結果として生じる構造体またはその両方の記載された組合せは類を見ないものである。したがって、半導体デバイスの製造に関して記載された、本発明による操作の類のない組合せは、半導体（例えばシリコン）基板上で実行される個々に知られているさまざまな物理的および化学的プロセスを利用し、これらのプロセスの一部は、次からの段落において説明される。
一般に、ＩＣとしてパッケージ化されるマイクロチップを形成するために使用される各種プロセスは、４つの一般的なカテゴリ、すなわち膜付着、除去／エッチング、半導体ドーピングおよびパターニング／リソグラフィに分類される。付着は、ウェーハ上で材料を成長させる、ウェーハを材料でコーディングする、または他の手法でウェーハ上に材料を移動させるプロセスである。利用可能な技術には、特に、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、電気化学付着（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、および最近になって出現した原子層付着（ＡＬＤ）が含まれる。除去／エッチングは、ウェーハから材料を除去するプロセスである。その例には、エッチング・プロセス（ウェットまたはドライ）、化学機械平坦化（ＣＭＰ）などが含まれる。例えば、反応性イオンエッチング（ＲＩＥ）は、化学的に反応性のプラズマを使用して、半導体材料のマスクされたパターンなどの材料を、露出した表面から材料の部分を除くイオンの爆撃にさらすことによって除去するタイプのドライ・エッチングである。このプラズマは通常、電磁場によって低圧（真空）下で生成される。半導体ドーピングは、ドーピング、例えばトランジスタのソースおよびドレインのドーピングによる電気的特性の改変であり、一般に拡散もしくはイオン注入またはその両方によって実行される。これらのドーピング・プロセスの後には、炉アニールまたは高速熱アニール（ＲＴＡ）が実行される。アニールは、注入したドーパントを活性化する役目を果たす。導体（例えばポリシリコン、アルミニウム、銅など）と絶縁体（例えばさまざまな形態の二酸化シリコン、窒化シリコンなど）の両方の膜が、トランジスタおよびそれらの構成要素を接続したりかつ分離したりするために使用される。半導体基板のさまざまな領域の選択的ドーピングは、基板の導電性を、電圧の印加とともに変化させることを可能にする。これらのさまざまな構成要素の構造体を製作することによって、数百万個のトランジスタを構築し、それらを互いにワイヤでつないで、最新のマイクロエレクトロニクス・デバイスの複雑な回路を形成することができる。半導体リソグラフィは、後に半導体基板に転写する３次元レリーフ像またはパターンを基板上に形成することである。半導体リソグラフィでは、パターンが、フォトレジストと呼ばれる感光性ポリマーによって形成される。トランジスタを構成する複雑な構造体および回路の数百万のトランジスタを接続する多くのワイヤを構築するために、リソグラフィ・ステップおよびエッチング・パターン転写ステップが何度も繰り返される。ウェーハ上に印刷するそれぞれのパターンは、予め形成されたパターンに位置合わせされ、導体、絶縁体および選択的にドープされた領域がゆっくりと積み上げられて、最終的なデバイスが形成される。
添付図中の流れ図およびブロック図は、本発明のさまざまな実施形態による製造方法もしくは動作方法またはその両方の可能な実施態様を示している。流れ図では、方法のさまざまな機能／操作がブロックによって表されている。いくつかの代替実施態様では、これらのブロックに示された機能を、図に示された順序とは異なる順序で実施することができる。例えば、連続して示された２つのブロックを、実際には、実質的に同時に実行することができ、または、含まれる機能によってはそれらのブロックを逆の順序で実行することもできる。
本発明のさまざまな実施形態の説明は例示のために示したものであり、説明が網羅的であること、または、説明が、記載された実施形態だけに限定されることは意図されていない。当業者には、記載された実施形態の範囲および思想を逸脱しない多くの変更および変形が明らかとなろう。本明細書で使用されている用語は、実施形態の原理、実用的用途、もしくは市販されている技術にはない技術的改善点を最もよく説明するように、または本明細書に記載された実施形態を当業者が理解できるように選択した。

Claims (5)

  1. 半導体デバイスを形成するための方法であって、前記方法が、
    第１の半導体層、第２の半導体層、および前記第１の半導体層と前記第２の半導体層との間のフィン形ブリッジ層を備える非平面チャネル領域を形成すること
    を含み、前記非平面チャネル領域を形成することが、
    基板の上にナノシート・スタックを形成すること、
    前記ナノシート・スタックの部分を除去することによってトレンチを形成すること、および
    前記トレンチの中に第３の半導体層を形成すること
    を含み、
    前記第１の半導体層、前記第２の半導体層および前記フィン形ブリッジ層の外表面が、前記非平面チャネル領域の有効チャネル幅を規定する
    方法。
  2. 前記ナノシート・スタックの第１の部分上に第１のフィン・スペーサを形成すること、
    前記ナノシート・スタックの第２の部分上に第２のフィン・スペーサを形成すること、および
    前記ナノシート・スタックの側壁上に浅いトレンチ分離を形成すること
    をさらに含み、
    前記第１のフィン・スペーサが前記浅いトレンチ分離の側壁上にある、
    請求項１に記載の方法。
  3. 前記ナノシート・スタックと前記基板との間に底部犠牲層を形成すること、
    前記底部犠牲層を除去して空洞を画定すること、および
    前記空洞にスペーサ材料を充填して底部スペーサを形成すること
    をさらに含む、請求項１に記載の方法。
  4. 前記ナノシート・スタックが第１の犠牲層を含む、請求項１に記載の方法。
  5. 前記第１の犠牲層の側壁を凹ませること、
    凹ませた前記第１の犠牲層の前記側壁上に内側スペーサを形成すること、
    前記第１の犠牲層を除去すること、および
    前記ナノシート・スタックの上にゲートを形成すること
    をさらに含む、請求項４に記載の方法。
JP2021547785A 2019-02-27 2020-02-24 フィン形ブリッジ領域によって結合された垂直に積み重ねられたナノシートを有するトランジスタ・チャネル Active JP7427012B2 (ja)

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620590B1 (en) * 2016-09-20 2017-04-11 International Business Machines Corporation Nanosheet channel-to-source and drain isolation
US10957799B2 (en) 2019-02-27 2021-03-23 International Business Machines Corporation Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions
US11257681B2 (en) * 2019-07-17 2022-02-22 International Business Machines Corporation Using a same mask for direct print and self-aligned double patterning of nanosheets
US20210202696A1 (en) * 2019-12-26 2021-07-01 Intel Corporation Gate-all-around integrated circuit structures having removed substrate
CN114765217A (zh) * 2021-01-11 2022-07-19 联华电子股份有限公司 半导体装置
US20230012819A1 (en) * 2021-07-14 2023-01-19 Applied Materials, Inc. REDUCED STRAIN Si/SiGe HETEROEPITAXY STACKS FOR 3D DRAM
US20230163196A1 (en) * 2021-11-24 2023-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with flexible sheet structure
US20230178623A1 (en) * 2021-12-08 2023-06-08 International Business Machines Corporation Gate all-around device with through-stack nanosheet 2d channel
WO2023133704A1 (en) * 2022-01-11 2023-07-20 Huawei Technologies Co., Ltd. Field-effect transistor device comprising n-doped fet component and p-doped fet component
EP4300563A1 (en) * 2022-06-29 2024-01-03 Huawei Technologies Co., Ltd. A multi-gate hybrid-channel field effect transistor

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014179604A (ja) 2013-03-11 2014-09-25 Renesas Electronics Corp フィンｆｅｔ構造を有する半導体装置及びその製造方法
CN104282559A (zh) 2013-07-02 2015-01-14 中国科学院微电子研究所 堆叠纳米线mos晶体管及其制作方法
US20150140808A1 (en) 2012-08-28 2015-05-21 SK Hynix Inc. Semiconductor device having buried bit lines and method for fabricating the same
US20160118483A1 (en) 2014-10-23 2016-04-28 Globalfoundries Inc. Multi-gate fets having corrugated semiconductor stacks and method of forming the same
US20160276484A1 (en) 2013-12-19 2016-09-22 Intel Corporation Non-Planar Semiconductor Device Having Hybrid Geometry-Based Active Region
US20190035911A1 (en) 2017-07-25 2019-01-31 International Business Machines Corporation Nanosheet transitor with optimized junction and cladding defectivity control

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0466463A1 (en) 1990-07-10 1992-01-15 Kawasaki Steel Corporation Basic cell and arrangement structure thereof
KR100200485B1 (ko) 1996-08-08 1999-06-15 윤종용 모스 트랜지스터 및 그 제조방법
US6846565B2 (en) 2001-07-02 2005-01-25 Board Of Regents, The University Of Texas System Light-emitting nanoparticles and method of making same
US6918946B2 (en) 2001-07-02 2005-07-19 Board Of Regents, The University Of Texas System Applications of light-emitting nanoparticles
US7407847B2 (en) * 2006-03-31 2008-08-05 Intel Corporation Stacked multi-gate transistor design and method of fabrication
US8106381B2 (en) 2006-10-18 2012-01-31 Translucent, Inc. Semiconductor structures with rare-earths
JP2009188223A (ja) 2008-02-07 2009-08-20 Seiko Instruments Inc 半導体装置
KR20090113606A (ko) * 2008-04-28 2009-11-02 삼성전자주식회사 반도체 구조물 및 이의 형성 방법, 이를 포함하는 반도체소자 및 그 제조 방법.
US8212336B2 (en) 2008-09-15 2012-07-03 Acorn Technologies, Inc. Field effect transistor source or drain with a multi-facet surface
US8722472B2 (en) 2011-12-16 2014-05-13 International Business Machines Corporation Hybrid CMOS nanowire mesh device and FINFET device
WO2013154574A1 (en) 2012-04-13 2013-10-17 Intel Corporation Conversion of strain-inducing buffer to electrical insulator
US8778768B1 (en) 2013-03-12 2014-07-15 International Business Machines Corporation Non-replacement gate nanomesh field effect transistor with epitixially grown source and drain
US9287357B2 (en) 2014-06-16 2016-03-15 Samsung Electronics Co., Ltd. Integrated circuits with Si and non-Si nanosheet FET co-integration with low band-to-band tunneling and methods of fabricating the same
US9502518B2 (en) 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
US9647098B2 (en) * 2014-07-21 2017-05-09 Samsung Electronics Co., Ltd. Thermionically-overdriven tunnel FETs and methods of fabricating the same
US9607900B1 (en) * 2015-09-10 2017-03-28 International Business Machines Corporation Method and structure to fabricate closely packed hybrid nanowires at scaled pitch
US10847656B2 (en) 2015-12-23 2020-11-24 Intel Corporation Fabrication of non-planar IGZO devices for improved electrostatics
US20170207313A1 (en) 2016-01-15 2017-07-20 Qualcomm Incorporated NANOWIRE METAL-OXIDE SEMICONDUCTOR (MOS) FIELD-EFFECT TRANSISTORS (FETs) (MOSFETs) EMPLOYING A NANOWIRE CHANNEL STRUCTURE EMPLOYING RECESSED CONDUCTIVE STRUCTURES FOR CONDUCTIVELY COUPLING NANOWIRE STRUCTURES
US10217817B2 (en) * 2016-01-27 2019-02-26 International Business Machines Corporation Sacrificial layer for channel surface retention and inner spacer formation in stacked-channel FETs
US9685539B1 (en) * 2016-03-14 2017-06-20 International Business Machines Corporation Nanowire isolation scheme to reduce parasitic capacitance
US9735269B1 (en) 2016-05-06 2017-08-15 International Business Machines Corporation Integrated strained stacked nanosheet FET
US10388729B2 (en) * 2016-05-16 2019-08-20 Globalfoundries Inc. Devices and methods of forming self-aligned, uniform nano sheet spacers
US9947743B2 (en) 2016-06-16 2018-04-17 International Business Machines Corporation Structures and methods for long-channel devices in nanosheet technology
US9620590B1 (en) * 2016-09-20 2017-04-11 International Business Machines Corporation Nanosheet channel-to-source and drain isolation
US10069015B2 (en) 2016-09-26 2018-09-04 International Business Machines Corporation Width adjustment of stacked nanowires
US10049944B2 (en) 2016-10-05 2018-08-14 Globalfoundries Inc. Method of manufacturing selective nanostructures into finFET process flow
US10002939B1 (en) 2017-02-16 2018-06-19 International Business Machines Corporation Nanosheet transistors having thin and thick gate dielectric material
US10249739B2 (en) 2017-03-01 2019-04-02 International Business Machines Corporation Nanosheet MOSFET with partial release and source/drain epitaxy
US10032867B1 (en) 2017-03-07 2018-07-24 International Business Machines Corporation Forming bottom isolation layer for nanosheet technology
KR102400558B1 (ko) * 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
US9847391B1 (en) 2017-04-05 2017-12-19 Globalfoundries Inc. Stacked nanosheet field-effect transistor with diode isolation
EP3389095A1 (en) * 2017-04-12 2018-10-17 ASML Netherlands B.V. Manufacturing method for a finfet, finfet and device comprising a finfet
US10269983B2 (en) 2017-05-09 2019-04-23 Globalfoundries Inc. Stacked nanosheet field-effect transistor with air gap spacers
US10074575B1 (en) 2017-06-21 2018-09-11 International Business Machines Corporation Integrating and isolating nFET and pFET nanosheet transistors on a substrate
US10651291B2 (en) * 2017-08-18 2020-05-12 Globalfoundries Inc. Inner spacer formation in a nanosheet field-effect transistor
US10177227B1 (en) 2017-08-28 2019-01-08 Applied Materials, Inc. Method for fabricating junctions and spacers for horizontal gate all around devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150140808A1 (en) 2012-08-28 2015-05-21 SK Hynix Inc. Semiconductor device having buried bit lines and method for fabricating the same
JP2014179604A (ja) 2013-03-11 2014-09-25 Renesas Electronics Corp フィンｆｅｔ構造を有する半導体装置及びその製造方法
CN104282559A (zh) 2013-07-02 2015-01-14 中国科学院微电子研究所 堆叠纳米线mos晶体管及其制作方法
US20160276484A1 (en) 2013-12-19 2016-09-22 Intel Corporation Non-Planar Semiconductor Device Having Hybrid Geometry-Based Active Region
US20160118483A1 (en) 2014-10-23 2016-04-28 Globalfoundries Inc. Multi-gate fets having corrugated semiconductor stacks and method of forming the same
US20190035911A1 (en) 2017-07-25 2019-01-31 International Business Machines Corporation Nanosheet transitor with optimized junction and cladding defectivity control

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