DE112020000199T5 - Transistorkanal mit Vertikal gestapelten Nanoschichten, die durch finnenförmige Brückenzonen verbunden sind - Google Patents

Transistorkanal mit Vertikal gestapelten Nanoschichten, die durch finnenförmige Brückenzonen verbunden sind Download PDF

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Abstract

Eine Technik zum Bereitstellen einer neuen Feldeffekttransistor(FET)-Architektur, welche eine zentrale Finnenzone und eine oder mehrere vertikal gestapelte Nanoschichten umfasst. Es wird eine nicht-planare Kanalzone gebildet, welche eine erste Halbleiterschicht (208), eine zweite Halbleiterschicht (206) und eine finnenförmige Brückenschicht zwischen der ersten Halbleiterschicht (208) und der zweiten Halbleiterschicht (206) aufweist. Das Bilden der nicht-planaren Kanalzone kann ein Bilden eines Nanoschichtstapels über einem Substrat (204), ein Bilden eines Grabens (502) durch Entfernen eines Abschnitts des Nanoschichtstapels und ein Bilden einer dritten Halbleiterschicht (602) in dem Graben (502) umfassen. Äußere Flächen der ersten Halbleiterschicht (208), der zweiten Halbleiterschicht (206) und der finnenförmigen Brückenzone definieren eine effektive Kanalbreite der nicht-planaren Kanalzone.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft allgemein Herstellungsverfahren und resultierende Strukturen für Halbleitereinheiten und insbesondere Herstellungsverfahren und resultierende Strukturen für eine neue Feldeffekttransistor(FET)-Architektur, welche so konfiguriert ist, dass sie einen nicht-planaren Kanal umfasst, der vertikal gestapelte Nanoschichten aufweist, die durch finnenförmige Brückenzonen miteinander verbunden sind. Diese neue FET- und nicht-planare Kanal-Architektur wird hierin als eine X-FET-Einheit/-Architektur bezeichnet.
  • Herkömmliche Herstellungsverfahren für Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) umfassen Verfahrensabläufe zum Herstellen von planaren Feldeffekttransistoren (FETs). Ein planarer FET umfasst ein Substrat (auch als eine Siliciumscheibe bezeichnet), ein Gate, welches über dem Substrat ausgebildet ist, eine Source- und eine Drain-Zone, welche an gegenüberliegenden Enden des Gate ausgebildet sind, und eine Kanalzone in der Nähe der Fläche des Substrats unter dem Gate. Die Kanalzone verbindet die Source-Zone elektrisch mit der Drain-Zone, während das Gate den Strom in dem Kanal steuert. Die Gate-Spannung steuert, ob der Pfad vom Drain zur Source eine unterbrochene Schaltung („Aus“) oder ein resistiver Pfad („Ein“) ist.
  • In den letzten Jahren hat sich die Forschung der Entwicklung nicht-planarer Transistorarchitekturen gewidmet, um eine erhöhte Einheitendichte, eine größere Energieeffizienz und eine in gewissem Maße erhöhte Leistungsfähigkeit gegenüber lateralen Einheiten zu erreichen. Beispielsweise wickelt sich in einer nicht-planaren Transistorarchitektur, die als ein Feldeffekttransistor des Nanoschicht-Typs (NSFET) bekannt ist, der Gate-Stapel um den vollständigen Umfang jeder Nanoschicht herum. Diese nicht-planaren Architekturen können im Vergleich zu einigen planaren Einheiten für eine vollständigere Verarmung in der Kanalzone sorgen und können aufgrund einer steileren Subschwellensteigung (Subthreshold Swing, SS) und einer geringeren Drain-induzierten Barrierenabsenkung (Drain Induced Barrier Lowering, DIBL) Kurzkanaleffekte verringern. Die umwickelnden Gate-Strukturen und die Source/Drain-Kontakte, die in einem NSFET (manchmal auch als Gate-All-Around(GAA)-Transistor bezeichnet) verwendet werden, können auch eine bessere Steuerung eines Leckstroms und einer parasitären Kapazität in den aktiven Zonen ermöglichen, selbst wenn die Ansteuerungsströme höher werden.
  • KURZDARSTELLUNG
  • Ausführungsformen der Erfindung betreffen ein Verfahren zum Bilden einer Halbleitereinheit. Ein nicht-beschränkendes Beispiel für das Verfahren umfasst ein Bilden einer nicht-planaren Kanalzone, welche eine erste Halbleiterschicht, eine zweite Halbleiterschicht und eine finnenförmige Brückenschicht zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht aufweist. Das Bilden der nicht-planaren Kanalzone kann ein Bilden eines Nanoschichtstapels über einem Substrat, ein Bilden eines Grabens durch Entfernen eines Abschnitts des Nanoschichtstapels und ein Bilden einer dritten Halbleiterschicht in dem Graben umfassen. Äußere Flächen der ersten Halbleiterschicht, der zweiten Halbleiterschicht und der finnenförmigen Brückenzone definieren eine effektive Kanalbreite der nicht-planaren Kanalzone.
  • Ausführungsformen der Erfindung betreffen ein Verfahren zum Bilden einer Halbleitereinheit. Ein nicht-beschränkendes Beispiel für das Verfahren umfasst ein Bilden einer Halbleiterschicht auf einem Substrat. In Nachbarschaft zu der Halbleiterschicht wird ein Stapel sich abwechselnder Oxidschichten und Nitridschichten gebildet und die Oxidschichten werden entfernt, um eine Seitenwand der Halbleiterschicht freizulegen. Das Verfahren umfasst ferner ein Zurücknehmen der freigelegten Seitenwand der Halbleiterschicht, um einen vertikalen Abschnitt und einen oder mehrere horizontale Abschnitte der Halbleiterschicht zu definieren.
  • Ausführungsformen der Erfindung betreffen ein Verfahren zum Bilden einer Halbleitereinheit. Ein nicht-beschränkendes Beispiel für das Verfahren umfasst ein Bilden eines Nanoschichtstapels über einem Substrat. Der Nanoschichtstapel umfasst eine erste Halbleiterschicht und eine zweite Halbleiterschicht. Die zweite Halbleiterschicht umfasst ein erstes Material. Das Verfahren umfasst ferner ein Zurücknehmen einer Seitenwand der zweiten Halbleiterschicht und ein Tempern bei einer Temperatur, die so einstellbar ist, dass das erste Material gleichmäßig durch die erste Halbleiterschicht und die zweite Halbleiterschicht diffundiert.
  • Ausführungsformen der Erfindung betreffen ein Verfahren zum Bilden einer Halbleitereinheit. Ein nicht-beschränkendes Beispiel für das Verfahren umfasst ein Bilden eines Stapels sich abwechselnder Halbleiterschichten und dotierter Halbleiterschichten über einem Substrat. Die dotierten Halbleiterschichten umfassen einen Dotierstoff. Das Verfahren umfasst ferner ein Zurücknehmen einer Seitenwand der dotierten Halbleiterschichten und ein Tempern bei einer Temperatur, die so einstellbar ist, dass der Dotierstoff gleichmäßig durch die Halbleiterschichten und die dotierten Halbleiterschichten diffundiert.
  • Ausführungsformen der Erfindung betreffen eine Halbleiterstruktur. Ein nicht-beschränkendes Beispiel für die Struktur umfasst eine Kanalzone über einem Substrat. Die Kanalzone umfasst eine vertikale Finne und eine oder mehrere vertikal gestapelte Nanoschichten. Jede der einen oder der mehreren vertikal gestapelten Nanoschichten erstreckt sich von einer Seitenwand der vertikalen Finne aus. Über der Kanalzone ist ein Gate ausgebildet. Das Gate steht mit einer Seitenwand der vertikalen Finne und mit einer oberen und einer unteren Fläche jeder der einen oder der mehreren vertikal gestapelten Nanoschichten in Kontakt.
  • Ausführungsformen der Erfindung betreffen ein Verfahren zum Bilden einer Halbleitereinheit. Ein nicht-beschränkendes Beispiel für das Verfahren umfasst ein Bilden eines Nanoschichtstapels über einem Substrat. Der Nanoschichtstapel umfasst eine oder mehrere erste Halbleiterschichten und eine oder mehrere erste Opferschichten. Durch Entfernen eines Abschnitts der einen oder der mehreren ersten Halbleiterschichten und der einen oder der mehreren ersten Opferschichten wird ein Graben gebildet. Der Graben legt eine Fläche einer untersten Opferschicht der einen oder der mehreren ersten Opferschichten frei. Das Verfahren umfasst ferner ein Füllen des Grabens mit einer oder mehreren zweiten Halbleiterschichten und einer oder mehreren zweiten Opferschichten derart, dass jede der einen oder der mehreren zweiten Halbleiterschichten mit einer Seitenwand einer der einen oder der mehreren ersten Halbleiterschichten in Kontakt steht.
  • Ausführungsformen der Erfindung betreffen ein Verfahren zum Bilden einer Halbleitereinheit. Ein nicht-beschränkendes Beispiel für das Verfahren umfasst ein Bilden einer ersten Kanalzone über einem Substrat. Die erste Kanalzone umfasst eine erste vertikale Finne und eine erste Nanoschicht, welche sich von einer Seitenwand der ersten vertikalen Finne aus erstreckt. Über der ersten Kanalzone wird eine zweite Kanalzone gebildet. Die zweite Kanalzone umfasst eine zweite vertikale Finne und eine zweite Nanoschicht, welche sich von einer Seitenwand der zweiten vertikalen Finne aus erstreckt. Über der ersten Kanalzone und der zweiten Kanalzone wird ein Gate gebildet. Das Gate steht mit einer obersten Fläche der ersten Kanalzone und einer untersten Fläche der zweiten Kanalzone in Kontakt.
  • Ausführungsformen der Erfindung betreffen eine Halbleiterstruktur. Ein nicht-beschränkendes Beispiel für die Struktur umfasst eine erste Kanalzone über einem Substrat. Die erste Kanalzone umfasst eine erste vertikale Finne und eine erste Nanoschicht, welche sich von einer Seitenwand der ersten vertikalen Finne aus erstreckt. Die Struktur umfasst ferner eine zweite Kanalzone über der ersten Kanalzone. Die zweite Kanalzone umfasst eine zweite vertikale Finne und eine zweite Nanoschicht, welche sich von einer Seitenwand der zweiten vertikalen Finne aus erstreckt. Ein Gate wickelt sich um die erste Kanalzone und die zweite Kanalzone herum. Das Gate steht mit einer obersten Fläche der ersten Kanalzone und einer untersten Fläche der zweiten Kanalzone in Kontakt.
  • Durch die Techniken der vorliegenden Erfindung werden weitere technische Merkmale und Vorteile realisiert. Ausführungsformen und Erscheinungsformen der Erfindung werden hierin detailliert beschrieben und als ein Teil des beanspruchten Gegenstands angesehen. Für ein besseres Verständnis sei auf die detaillierte Beschreibung und die Zeichnungen verwiesen.
  • Figurenliste
  • Die Einzelheiten der hierin beschriebenen Ausschließlichkeitsrechte werden in den Ansprüchen am Ende der Beschreibung speziell herausgestellt und unterscheidbar beansprucht. Die vorstehenden und andere Merkmale und Vorteile der Ausführungsformen der Erfindung werden aus der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Zeichnungen ersichtlich, in welchen:
    • 1A eine effektive Kanalbreite für eine X-FET-Architektur gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht;
    • 1B eine effektive Kanalbreite für eine Gate-All-Around(GAA)-X-FET-Architektur gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht;
    • 2A bis 15B Querschnittsansichten einer X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigen;
    • 2A eine Draufsicht auf die X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 2B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach
    • Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 2C eine Querschnittsansicht der X-FET-Halbleiterstruktur der 2A nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 3A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 3B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 4A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 4B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 5A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 5B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 6A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 6B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 7A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 7B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 8A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 8B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 9A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 9B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 10A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 10B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 11A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 11B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 12A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 12B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 13A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 13B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 14A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 14B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 15A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 15B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 16A bis 19C Querschnittsansichten einer GAA-X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigen;
    • 16A eine Querschnittsansicht der GAA-X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 16B eine Querschnittsansicht der GAA-X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 17A eine Querschnittsansicht der GAA-X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 17B eine Querschnittsansicht der GAA-X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 18A eine Querschnittsansicht der GAA-X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 18B eine Querschnittsansicht der GAA-X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 19A eine Querschnittsansicht der GAA-X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 19B eine Querschnittsansicht der GAA-X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 19C eine Querschnittsansicht der GAA-X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 20 bis 28 Querschnittsansichten einer X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigen;
    • 20 eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 21 eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 22 eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 23 eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 24 eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 25 eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 26 eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 27 eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 28 eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 29A bis 31B Querschnittsansichten einer X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigen;
    • 29A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 29B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 30A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 30B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 31A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 31B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 32A bis 35B Querschnittsansichten einer X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigen;
    • 32A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 32B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 33A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 33B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 34A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 34B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 35A eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 35B eine Querschnittsansicht der X-FET-Halbleiterstruktur nach Verarbeitungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung zeigt;
    • 36 einen Ablaufplan zeigt, welcher ein Verfahren gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht;
    • 37 einen Ablaufplan zeigt, welcher ein Verfahren gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht;
    • 38 einen Ablaufplan zeigt, welcher ein Verfahren gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht;
    • 39 einen Ablaufplan zeigt, welcher ein Verfahren gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht;
    • 40 einen Ablaufplan zeigt, welcher ein Verfahren gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht; und
    • 41 einen Ablaufplan zeigt, welcher ein Verfahren gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht.
  • Die hierin dargestellten Schaubilder sind beispielhaft. Es kann viele Variationen des Schaubilds oder der darin beschriebenen Operationen geben, die ausgeführt werden können, ohne von der Idee der Erfindung abzuweichen. Beispielsweise können die Handlungen in einer anderen Reihenfolge durchgeführt werden oder es können Handlungen hinzugefügt, weggelassen oder modifiziert werden.
  • In den begleitenden Figuren und in der folgenden detaillierten Beschreibung der beschriebenen Ausführungsformen der Erfindung sind die verschiedenen Elemente, die in den Figuren dargestellt sind, mit zwei- oder dreistelligen Bezugszahlen versehen. Mit wenigen Ausnahmen entspricht (entsprechen) die am weitesten links befindliche(n) Ziffer(n) jeder Bezugszahl der Figur, in welcher ihr Element zuerst dargestellt wird.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich von vornherein, dass, obwohl beispielhafte Ausführungsformen der Erfindung in Verbindung mit einer speziellen Transistorarchitektur beschrieben werden, die Ausführungsformen der Erfindung nicht auf die speziellen Transistorarchitekturen oder Materialien beschränkt sind, die in der vorliegenden Beschreibung beschrieben werden. Stattdessen können die Ausführungsformen der vorliegenden Erfindung in Verbindung mit jeder beliebigen anderen Art einer Transistorarchitektur oder beliebigen anderen Materialien realisiert werden, die derzeit bekannt sind oder in Zukunft entwickelt werden.
  • Zur Verkürzung können herkömmliche Techniken in Bezug auf die Herstellung von Halbleitereinheiten und integrierten Schaltungen (ICs) hierin detailliert beschrieben werden oder nicht. Außerdem können die verschiedenen hierin beschriebenen Aufgaben und Verfahrensschritte in eine umfassendere Prozedur oder ein umfassenderes Verfahren eingebaut sein, welche bzw. welches zusätzliche Schritte oder Funktionalitäten aufweist, die hierin nicht detailliert beschrieben werden. Insbesondere sind verschiedene Schritte bei der Herstellung von Halbleitereinheiten und ICs auf Halbleiter-Basis wohlbekannt und daher werden zur Verkürzung viele herkömmliche Schritte hierin nur kurz erwähnt oder vollständig weggelassen, ohne die wohlbekannten Einzelheiten der Verfahren anzugeben.
  • Nun übergehend zu einem Überblick über Technologien, die für Erscheinungsformen der vorliegenden Erfindung besonders relevant sind, wird zum Verstärken oder Schalten von elektronischen Signalen ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) verwendet. Der MOSFET weist eine Source, einen Drain und eine Metall-Oxid-Gate-Elektrode auf. Der Metall-Gate-Abschnitt der Metall-Oxid-Gate-Elektrode ist durch den Oxid-Abschnitt der Metall-Oxid-Gate-Elektrode elektrisch von dem Haupt-Halbleiter-n-Kanal oder -p-Kanal isoliert. Der Oxid-Abschnitt der Gate-Elektrode kann als eine dünne Schicht eines isolierenden Materials, beispielsweise Siliciumdioxid oder Glas, realisiert werden, welches den Eingangswiderstand des MOSFET relativ hoch macht. Die Gate-Spannung steuert, ob der Strompfad von der Source zum Drain eine unterbrochene Schaltung („Aus“) oder ein resistiver Pfad („Ein“) ist. N-Feldeffekttransistoren (NFETs) und p-Feldeffekttransistoren (PFETs) sind zwei Arten von komplementären MOSFETs. Der NFET umfasst n-dotierte Source- und Drain-Übergänge und bei diesem werden Elektronen als die Ladungsträger verwendet. Der PFET umfasst p-dotierte Source- und Drain-Übergänge und bei diesem werden Defektelektronen als die Ladungsträger verwendet. Bei komplementären Metall-Oxid-Halbleitern handelt es sich um eine Technologie, bei welcher komplementäre und symmetrische Paare von p- und n-MOSFETs Logikfunktionen realisieren.
  • Wie hierin bereits angegeben, umfassen herkömmliche MOSFET-Herstellungstechniken Verfahrensabläufe zum Herstellen planarer Transistorarchitekturen und nicht-planarer Transistorarchitekturen. Ein Ziel bei der Entwicklung nicht-planarer Transistorarchitekturen ist es, die effektive Kanalbreite (Weff) für eine gegebene Standfläche einer Einheit innerhalb der Begrenzungen des aktuellen Verfahrensknotens zu erhöhen (z.B. der Breite des Verarbeitungsfensters der Einheit, manchmal als RX bezeichnet). Die effektive Kanalbreite eines Transistors kann als die Gesamtbreite des Kanals des Transistors definiert werden, die mit dem Gate des Transistors in Kontakt steht. Je größer also die effektive Kanalbreite, desto mehr Ansteuerungsstrom kann der Transistor abgeben. Zum Vergleich ist die effektive Kanalbreite für einen 50 nm breiten planaren Transistor einfach die Breite des Gate (z.B. 50 nm). NSFETs wurden entwickelt, um die effektive Kanalbreite für eine gegebene Standfläche zu erhöhen und dabei ebenso die elektrostatische Steuerung des Kanals zu verbessern. Wenn man das obige Beispiel fortführt, sorgt ein 50 nm hoher Stapel mit drei Nanoschichten, welcher eine Nanoschichtbreite von 15 nm und eine Nanoschichtdicke von 5 nm aufweist, für eine effektive Kanalbreite von 120 nm. Durch Erhöhen der effektiven Kanalbreite wird eine größere effektive Verarmungszone in dem Kanal erreicht, wodurch der Einheit ermöglicht wird, bei einer gegebenen Gate-Spannung einen höheren Ansteuerungsstrom bereitzustellen. Dadurch kann wiederum die Leistungsfähigkeit der Einheiten erhöht werden und eine weitere Verkleinerung der Einheiten ermöglicht werden. Demzufolge besteht ein bedeutendes Interesse dafür, die effektive Kanalbreite für eine gegebene Standfläche der Einheiten weiter zu verbessern.
  • Es bestehen jedoch Probleme in Verbindung damit, die effektive Kanalbreite eines Transistors über den 20-nm-Knoten hinaus zu erhöhen. Beispielsweise benötigen SRAM-Einheiten auf Nanoschicht-Basis aufgrund von Zellenverkleinerungsanforderungen schmale Schichteinheiten (im Bereich von 10 nm bis 15 nm). Bei diesen Abmessungen ist die effektive Kanalbreite eines NSFET deutlich verringert und die Einheitenarchitektur verliert einige Leistungsvorteile in Bezug auf die Ansteuerungsstromkapazitäten.
  • In der Theorie könnte die effektive Kanalbreite einer NSFET-Einheit erhöht werden, indem die Schichtbreite erhöht wird oder die Anzahl der Schichten erhöht wird. Jeder dieser Ansätze weist seine Nachteile auf. Beispielsweise setzen Verfahrensbeschränkungen praktische Grenzen dafür, wie breit die Nanoschichteinheit sein kann, wodurch beliebig große Erhöhungen der Schichtbreite verhindert werden. Herkömmliche Verfahren sind derzeit durch eine obere Grenze von etwa 100 nm für die Schichtbreite beschränkt. Außerdem bedeutet eine direkte Erhöhung der Schichtbreite eine Erhöhung der Standfläche der Einheit. Mit anderen Worten, jeder Transistor nimmt mehr Raum auf dem Wafer ein, was für eine Verkleinerung nicht ideal ist.
  • Durch eine Erhöhung der Anzahl der Schichten wird die effektive Kanalbreite für eine gegebene Standfläche einer Einheit deutlich erhöht. Basierend auf Simulationen, beträgt jedoch die optimale Anzahl der Schichten für einen NSFET 3 (dies folgt aus einer gemeinsamen Optimierung des Ansteuerungsstroms und der parasitären Kapazität). Das Hinzufügen einer vierten Schicht oben auf den Stapel ist möglich, aber das Integrationsschema macht das Herstellungsverfahren komplizierter, teilweise aufgrund von Erwägungen hinsichtlich des Seitenverhältnisses. Außerdem könnte die Einheit aufgrund der entsprechenden Erhöhung der parasitären Kapazität tatsächlich schlechter funktionieren als eine Einheit mit 3 Schichten.
  • Nun übergehend zu einem Überblick über Erscheinungsformen der vorliegenden Erfindung, gehen Ausführungsformen der Erfindung die oben beschriebenen Nachteile des Standes der Technik an, indem sie Herstellungsverfahren und resultierende Strukturen für eine neue Transistorarchitektur bereitstellen, die hierin als ein Feldeffekttransistor des X-Typs (X-FET) beschrieben wird. Grob beschrieben, umfasst die hierin beschriebene X-FET-Architektur einen nicht-planaren Kanal, welcher eine Gruppe von vertikal gestapelten Nanoschichten aufweist, die durch finnenförmige Brückenzonen miteinander verbunden sind. In einigen Ausführungsformen der Erfindung ist der X-FET mit einem Gate-All-Around(GAA)-Verfahren kombiniert, um die effektive Kanalbreite weiter zu erhöhen und die Elektrostatik der Einheiten zu verbessern. Die resultierenden hybriden Architekturen zeigen einen deutlichen Anstieg der effektiven Kanalbreite (Weff) gegenüber NSFETs mit 3 Schichten für jede gegebene RX-Breite (bei derselben Standfläche der Einheit und ohne dass dem Stapel zusätzliche Nanoschichten hinzugefügt werden müssen). Die X-FET- und die GAA-X-FET-Architektur zeigen auch bessere Leistungen als NSFETs mit 4 Schichten, wenn RX weniger als 15 nm bzw. 25 nm beträgt, und vermeiden dabei die erhöhten Komplexitäten bei der Herstellung, die mit Nanoschichtstapeln einhergehen, die vier oder mehr Nanoschichten aufweisen. Vorteilhafter Weise bleibt die Gate-Länge ähnlich wie bei den NSFETs. Demzufolge bieten X-FETs und GAA-X-FETs dieselben elektrostatischen Vorteile wie NSFETs, wobei sie sehr kurze Gate-Längen ermöglichen, während die erhöhten effektiven Gate-Breiten für höhere Ansteuerungsströme (EIN-Ströme) sorgen. 1A und 1B veranschaulichen die Erhöhungen der Weff, wenn die X-FET-Architektur (1A) und die GAA-X-FET-Architektur (1B) verwendet werden, die hierin beschrieben werden.
  • Nun übergehend zu einer detaillierteren Beschreibung von Erscheinungsformen der vorliegenden Erfindung, zeigen 2A bis 15B verschiedene Ansichten einer „X-FET“-Halbleiterstruktur 200, welche aus der Durchführung von Herstellungsoperationen gemäß einer oder mehreren Ausführungsformen der Erfindung resultiert.
  • Zur Vereinfachung der Darstellung zeigt 2A eine Draufsicht auf die „X-FET“-Halbleiterstruktur 200, welche die drei Querschnittsansichten veranschaulicht, die in der folgenden Erörterung verwendet werden. Die Halbleiterstruktur des „X-FET“-Typs 200 umfasst eine Finne, welche ein Finnenzentrum und Finnenränder aufweist. Die „X-FET“-Halbleiterstruktur 200 umfasst ferner ein Gate, welches über einer Kanalzone der Finne ausgebildet ist. Wie in 2A dargestellt, ist die Ansicht „X“ quer über die Finne entlang einer Mittellinie des Gate aufgenommen. Die Ansicht „Y“ quer über das Gate ist entlang des Finnenzentrums aufgenommen. Die Ansicht „Z“ quer über das Gate ist entlang dem Finnenrand aufgenommen.
  • Wie in 2B und 2C dargestellt, kann eine teilgefertigte Halbleitereinheit eine erste Opferschicht 202 umfassen, welche über einem Substrat 204 ausgebildet ist. Die erste Opferschicht 202 kann aus einem beliebigen geeigneten Opfermaterial hergestellt sein, wie zum Beispiel Siliciumgermanium. In einigen Ausführungsformen der Erfindung wird die Germaniumkonzentration in der ersten Opferschicht 202 so gewählt, dass eine Ätzselektivität gegen alle Silicium-, Siliciumgermanium- oder Germaniumschichten in dem anschließend gebildeten Gate-Stapel sichergestellt ist. Mit anderen Worten, die erste Opferschicht 202 kann selektiv gegenüber jeglichem Silicium, Siliciumgermanium oder Germanium in dem anschließend gebildeten Gate-Stapel geätzt werden. In einigen Ausführungsformen der Erfindung ist die Germaniumkonzentration in der ersten Opferschicht 202 mindestens 30 Prozent höher als die Germaniumkonzentration in allen anderen Siliciumgermanium-Schichten in dem Stapel. In einigen Ausführungsformen der Erfindung kann die erste Opferschicht 202 eine Germaniumkonzentration von 45 bis 70 Prozent aufweisen, beispielsweise 50 Prozent, wenngleich auch andere Germaniumkonzentrationen vom vorgesehenen Umfang der Erfindung umfasst sind.
  • Die erste Opferschicht 202 kann einen breiten Bereich für die Dicke aufweisen, beispielsweise 5 nm bis 25 nm oder mehr. In einigen Ausführungsformen der Erfindung wird die erste Opferschicht 202 mit einer Höhe von etwa 10 nm gebildet, wenngleich auch andere Höhen vom vorgesehenen Umfang der Erfindung umfasst sind. Die erste Opferschicht 202 kann durch eine Vielfalt von Verfahren gebildet werden, wie zum Beispiel chemische Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD), plasmaunterstützte CVD (Plasma-Enhanced CVD, PECVD), chemische Abscheidung aus der Gasphase im Ultrahochvakuum (UHVCVD), schnelle thermische chemische Abscheidung aus der Gasphase (Rapid Thermal CVD, RTCVD), metallorganische chemische Abscheidung aus der Gasphase (MOCVD), chemische Abscheidung aus der Gasphase bei Niederdruck (Low Pressure CVD, LPCVD), chemische Abscheidung aus der Gasphase mit beschränkter Reaktionsverarbeitung (Limited Reaction Processing CVD, LRPCVD) und Molekularstrahlepitaxie (Molecular Beam Epitaxy, MBE). In einigen Ausführungsformen der Erfindung kann man die erste Opferschicht 202 aus gasförmigen oder flüssigen Vorstufen epitaxial anwachsen lassen. Epitaxiale Halbleitermaterialien kann man durch Gasphasenepitaxie (Vapor-Phase Epitaxy, VPE), MBE, Flüssigphasenepitaxie (Liquid-Phase Epitaxy, LPE) oder andere geeignete Verfahren anwachsen lassen.
  • Die Begriffe „epitaxiales Anwachsen und/oder epitaxiale Abscheidung“ und „epitaxial gebildet und/oder angewachsen“ bedeuten das Anwachsen eines Halbleitermaterials (eines kristallinen Materials) auf einer Abscheidungsfläche eines anderen Halbleitermaterials (eines kristallinen Materials), wobei das Halbleitermaterial, das anwächst (kristalline Überlagerungsschicht), im Wesentlichen die gleichen kristallinen Eigenschaften aufweist wie das Halbleitermaterial der Abscheidungsfläche (Keimmaterial). Bei einem epitaxialen Abscheidungsverfahren werden die chemischen Reaktionspartner, die durch die Quellengase bereitgestellt werden, gesteuert und die Systemparameter werden so eingestellt, dass die sich abscheidenden Atome mit ausreichender Energie an der Abscheidungsfläche des Halbleitersubstrats ankommen, um sich auf der Fläche zu bewegen, so dass sich die sich abscheidenden Atome an der Kristallanordnung der Atome der Abscheidungsfläche orientieren. Deswegen weist ein epitaxial angewachsenes Halbleitermaterial im Wesentlichen die gleichen kristallinen Eigenschaften wie die Abscheidungsfläche auf, auf welcher das epitaxial angewachsene Material gebildet wird. Beispielsweise nimmt ein epitaxial angewachsenes Halbleitermaterial, welches auf einer Kristallfläche der Orientierung {100} abgeschieden wird, eine Orientierung {100} an. In einigen Ausführungsformen der Erfindung sind Verfahren des epitaxialen Anwachsens und/oder Abscheidens selektiv für ein Bilden auf einer Halbleiterfläche und es wird im Allgemeinen kein Material auf anderen frei liegenden Flächen abgeschieden, wie z.B. auf Siliciumdioxid- oder Siliciumnitrid-Flächen.
  • Das Substrat 204 kann aus einem beliebigen geeigneten Substratmaterial hergestellt sein, wie zum Beispiel aus monokristallinem Si, aus Siliciumgermanium (Siliciumgermanium), aus einem Ill-V-Verbindungshalbleiter, aus einem II-VI-Verbindungshalbleiter oder aus einem Halbleiter-auf-Isolator (Semiconductor-On-Insulator, SOI). In einigen Ausführungsformen der Erfindung kann das Substrat 204 ein Silicium-Substrat sein. In einigen Ausführungsformen der Erfindung umfasst das Substrat 204 eine vergrabene Oxidschicht (nicht dargestellt). Die vergrabene Oxidschicht kann aus einem beliebigen geeigneten Dielektrikumsmaterial hergestellt sein, wie zum Beispiel einem Siliciumoxid. In einigen Ausführungsformen der Erfindung ist die vergrabene Oxidschicht in einer Dicke von etwa 145 nm ausgebildet, wenngleich auch andere Dicken vom vorgesehenen Umfang der Erfindung umfasst sind. Die Halbleiterstruktur 200 kann durch eine flache Grabenisolierungszone von anderen Zonen des Substrats 204 elektrisch isoliert sein (siehe 7A).
  • In einigen Ausführungsformen der Erfindung ist über der ersten Opferschicht 202 ein Stapel von einer oder mehreren Halbleiterschichten 206 ausgebildet, welche sich mit einer oder mehreren Opferschichten 208 abwechseln. Der Stapel kann so ausgebildet sein, dass die oberste und die unterste Schicht des Stapels die Opferschichten 208 sind. Obwohl er zur Vereinfachung der Darstellung als ein Stapel abgebildet ist, der drei Halbleiterschichten 206 aufweist, die sich mit vier Opferschichten 208 abwechseln, versteht es sich, dass der Stapel eine beliebige Anzahl an Halbleiterschichten 206 umfassen kann, die sich mit einer entsprechenden Anzahl an Opferschichten 208 abwechseln. Beispielsweise kann der Stapel zwei Halbleiterschichten 206 umfassen, die sich mit drei Opferschichten 208 abwechseln. In der fertigen Transistorstruktur fungieren die Halbleiterschichten 206 als die Kanalzonen und die Opferschichten 208 werden durch einen Abschnitt der Transistor-Gate-Struktur ersetzt, die sich um die Halbleiter-/Kanalschichten 206 wickelt.
  • Jede der Halbleiterschichten 206 kann eine Höhe im Bereich von 4 nm bis 20 nm aufweisen, beispielsweise von 7 nm bis 10 nm. In einigen Ausführungsformen der Erfindung können die Halbleiterschichten 206 eine Höhe von etwa 9 nm aufweisen. Die Halbleiterschichten 206 können aus einem beliebigen geeigneten Halbleiterkanalmaterial hergestellt sein, wie zum Beispiel aus monokristallinem Si, aus einem III-V-Verbindungshalbleiter oder aus einem II-VI-Verbindungshalbleiter. In einigen Ausführungsformen der Erfindung sind die Halbleiterschichten 206 aus Silicium hergestellt.
  • Jede der Opferschichten 208 kann eine Höhe im Bereich von 4 nm bis 20 nm aufweisen, beispielsweise von 8 nm bis 15 nm. In einigen Ausführungsformen der Erfindung können die Opferschichten 208 eine Höhe von etwa 8 nm aufweisen. In einigen Ausführungsformen der Erfindung sind die Opferschichten 208 aus Siliciumgermanium hergestellt. In einigen Ausführungsformen der Erfindung umfassen die Opferschichten 208 eine Germaniumkonzentration von 15 bis 35 Prozent, zum Beispiel 25 Prozent, wenngleich auch andere Germaniumkonzentrationen vom vorgesehenen Umfang der Erfindung umfasst sind.
  • Die Halbleiterschichten 206 und die Opferschichten 208 können durch eine Vielfalt von Verfahren gebildet werden, wie zum Beispiel UHCVD, RTCVD, MOCVD, LPCVD, LRPCVD und MBE. In einigen Ausführungsformen der Erfindung lässt man die Halbleiterschichten 206 und die Opferschichten 208 aus gasförmigen oder flüssigen Vorstufen epitaxial anwachsen. Epitaxiale Halbleitermaterialien kann man durch VPE, MBE, LPE oder andere geeignete Verfahren anwachsen lassen. Epitaxiales Silicium und Siliciumgermanium kann während des Abscheidens dotiert (in-situ dotiert) werden, indem Dotierstoffe des n-Typs (z.B. P oder As) oder Dotierstoffe des p-Typs (z.B. Ga, B, BF2 oder AI) hinzugegeben werden. Die Dotierstoffkonzentration in den dotierten Zonen kann in einem Bereich von 1 × 1019 cm-3 bis 2 × 1021 cm-3 oder von 1 × 1020 cm-3 bis 1 × 1021 cm-3 liegen.
  • In einigen Ausführungsformen der Erfindung umfasst die Gasquelle für die Abscheidung des epitaxialen Halbleitermaterials eine Silicium enthaltende Gasquelle, eine Germanium enthaltende Gasquelle oder eine Kombination davon. Beispielsweise kann eine epitaxiale Si-Schicht aus einer Silicium-Gasquelle abgeschieden werden, welche aus der Gruppe ausgewählt ist, bestehend aus Silan, Disilan, Trisilan, Tetrasilan, Hexachlordisilan, Tetrachlorsilan, Dichlorsilan, Trichlorsilan, Methylsilan, Dimethylsilan, Ethylsilan, Methyldisilan, Dimethyldisilan, Hexamethyldisilan und Kombinationen davon. Eine epitaxiale Germaniumschicht kann aus einer Germanium-Gasquelle abgeschieden werden, welche aus der Gruppe ausgewählt ist, bestehend aus German, Digerman, Halogengerman, Dichlorgerman, Trichlorgerman, Tetrachlorgerman und Kombinationen davon. Eine epitaxiale Siliciumgermanium-Legierungsschicht kann unter Verwendung einer Kombination von Gasquellen gebildet werden. Es können Trägergase wie Wasserstoff, Stickstoff, Helium und Argon verwendet werden. In einigen Ausführungsformen der Erfindung umfassen die dotierten Zonen Silicium. In einigen Ausführungsformen der Erfindung umfassen die dotierten Zonen mit Kohlenstoff dotiertes Silicium (Si:C). Diese Si:C-Schicht kann man in derselben Kammer, die auch für andere Epitaxieschritte benutzt wird, oder in einer speziell dafür vorgesehenen Si:C-Epitaxiekammer anwachsen lassen. Das Si:C kann Kohlenstoff im Bereich von etwa 0,2 Prozent bis etwa 3,0 Prozent umfassen.
  • 3A und 3B zeigen Querschnittsansichten der Halbleiterstruktur des „X-FET“-Typs 200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 3A und 3B veranschaulicht, kann auf der obersten Schicht der Opferschichten 208 eine Hartmaske 302 gebildet werden. In einigen Ausführungsformen der Erfindung umfasst die Hartmaske 302 ein Nitrid, z.B. Siliciumnitrid. In einigen Ausführungsformen der Erfindung wird die Hartmaske 302 mit einer Dicke von 40 nm gebildet, wenngleich auch andere Dicken vom vorgesehenen Umfang der Erfindung umfasst sind. In einigen Ausführungsformen der Erfindung kann auf der Hartmaske 302 eine (nicht dargestellte) zweite Hartmaske gebildet werden, um eine zweischichtige Hartmaske zu bilden. In einigen Ausführungsformen der Erfindung umfasst die zweite Hartmaske ein Oxid, wie zum Beispiel Siliciumdioxid.
  • In einigen Ausführungsformen der Erfindung werden Abschnitte der Hartmaske 302 entfernt (z.B. strukturiert) und der Stapel von Halbleiterschichten 206 und Opferschichten 208 wird selektiv gegenüber der Hartmaske 302 strukturiert. Wie in 3A veranschaulicht, können Abschnitte der Halbleiterschichten 206 und der Opferschichten 208, die nicht von der strukturierten Hartmaske 302 bedeckt sind, durch ein Nassätzen, ein Trockenätzen oder eine Kombination von aufeinander folgendem Nass- und/oder Trockenätzen entfernt werden. Auf diese Weise können die Halbleiterschichten 206 und die Opferschichten 208 so strukturiert werden, dass eine oder mehrere Flächen des Substrats 204 freigelegt werden. In einigen Ausführungsformen der Erfindung kann das Strukturierungsverfahren zu einem Zurücknehmen des Substrats 104 führen. In einigen Ausführungsformen der Erfindung wird der Stapel zu einer oder mehreren Finnen strukturiert, welche eine Breite im Bereich von 10 nm bis 50 nm aufweisen, wenngleich auch andere Breiten vom vorgesehenen Umfang der Erfindung umfasst sind. Zur Vereinfachung der Darstellung ist der Stapel so dargestellt, dass er so strukturiert wird, dass zwei Finnen gebildet werden. Es versteht sich jedoch, dass der Stapel zu einer beliebigen Anzahl paralleler Finnen strukturiert werden kann.
  • In einigen Ausführungsformen der Erfindung wird über dem Substrat 204 eine flache Grabenisolierung (Shallow Trench Isolation, STI) 304 gebildet, um die eine oder die mehreren Halbleiterfinnen elektrisch zu isolieren. Bei der STI 304 kann es sich um ein beliebiges Dielektrikumsmaterial handeln, wie zum Beispiel ein Siliciumoxid, und sie kann durch ein beliebiges geeignetes Verfahren gebildet werden. Die STI 304 kann zum Beispiel durch CVD, Flowable-CVD (FCVD), plasmaunterstützte CVD (PECVD), UHVCVD, RTCVD, MOCVD, LPCVD, LRPCVD, ALD, physikalische Abscheidung aus der Gasphase (Physical Vapor Deposition, PVD), unter Verwendung eines hochdichten Plasmas (HDP), durch chemische Lösungsabscheidung, durch Aufschleudern von Dielektrika oder andere ähnliche Verfahren gebildet werden. In einigen Ausführungsformen der vorliegenden Erfindung wird die STI 304 überfüllt und anschließend zurückgenommen, beispielsweise durch ein Verfahren des chemisch-mechanischen Planarisierens (CMP).
  • 4A und 4B zeigen Querschnittsansichten der Halbleiterstruktur des „X-FET“-Typs 200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 4A und 4B veranschaulicht, kann die Hartmaske 302 abgezogen werden, zum Beispiel durch ein Nassätzen, ein Trockenätzen oder eine Kombination von aufeinander folgendem Nass- und/oder Trockenätzen. Auf diese Weise können Seitenwände der STI 304 freigelegt werden.
  • In einigen Ausführungsformen der Erfindung werden über der obersten Opferschicht der Opferschichten 208 und zwischen den freigelegten Seitenwänden der STI 304 Finnenabstandhalter 402 gebildet. In einigen Ausführungsformen der Erfindung werden die Finnenabstandhalter 402 durch ein formangepasstes Abscheidungsverfahren wie CVD, PECVD, UHVCVD, RTCVD, MOCVD, LPCVD, LRPCVD, ALD, PVD, chemische Lösungsabscheidung oder andere ähnliche Verfahren in Kombination mit einem Nass- oder Trockenätzverfahren gebildet. Beispielsweise kann ein Abstandhaltermaterial formangepasst über der Halbleiterstruktur 200 abgeschieden werden und selektiv durch ein RIE entfernt werden, um die Finnenabstandhalter 402 zu bilden. Die Finnenabstandhalter 402 können aus einem beliebigen geeigneten Material hergestellt werden, wie zum Beispiel einem Low-k-Dielektrikum, einem Nitrid, Siliciumnitrid, Siliciumoxid, SiON, SiC, SiOCN oder SiBCN. In einigen Ausführungsformen der Erfindung umfassen die Finnenabstandhalter 402 Siliciumnitrid. Die Finnenabstandhalter 402 können mit einer Dicke von etwa 5 nm bis 10 nm, zum Beispiel 5 nm, gebildet werden, wenngleich auch andere Dicken vom vorgesehenen Umfang der Erfindung umfasst sind.
  • 5A und 5B zeigen Querschnittsansichten der Halbleiterstruktur des „X-FET“-Typs 200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 5A und 5B veranschaulicht, können Abschnitte der Halbleiterschichten 206 und der Opferschichten 208, die nicht von den Finnenabstandhaltern 402 bedeckt sind, durch ein Nassätzen, ein Trockenätzen oder eine Kombination von aufeinander folgendem Nass- und/oder Trockenätzen entfernt werden.
  • In einigen Ausführungsformen der Erfindung werden diese Abschnitte durch ein reaktives lonenätzen (RIE) entfernt. Auf diese Weise können die Halbleiterschichten 206 und die Opferschichten 208 strukturiert werden, um einen Graben 502 zu bilden, der eine oder mehrere Flächen der ersten Opferschicht 202 frei legt. In einigen Ausführungsformen der Erfindung kann das Strukturierungsverfahren zu einem Zurücknehmen der ersten Opferschicht 202 führen. In einigen Ausführungsformen der Erfindung werden die Halbleiterschichten 206 und die Opferschichten 208 zu Nanoschichten strukturiert, welche eine Breite von 5 nm aufweisen, wenngleich auch andere Breiten vom vorgesehenen Umfang der Erfindung umfasst sind.
  • 6A und 6B zeigen Querschnittsansichten der Halbleiterstruktur des „X-FET“-Typs 200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 6A und 6B veranschaulicht, wird innerhalb des Grabens 502 eine Halbleiterschicht 602 gebildet. In einigen Ausführungsformen der Erfindung handelt es sich bei der Halbleiterschicht 602 um eine Grabenepitaxie mit umgekehrter Ausrichtung.
  • Die Halbleiterschicht 602 kann durch eine Vielfalt von Verfahren gebildet werden. In einigen Ausführungsformen der Erfindung kann man in dem Graben 502 durch VPE, MBE, LPE oder andere geeignete Verfahren epitaxiale Halbleitermaterialien anwachsen lassen. Die Halbleiterschicht 602 kann aus einem beliebigen geeigneten Halbleiterkanalmaterial hergestellt sein, wie zum Beispiel aus monokristallinem Si, aus einem Ill-V-Verbindungshalbleiter oder aus einem II-VI-Verbindungshalbleiter. In einigen Ausführungsformen der Erfindung ist die Halbleiterschicht 602 aus demselben Material hergestellt wie die Halbleiterschichten 206, zum Beispiel aus Silicium.
  • 7A und 7B zeigen Querschnittsansichten der Halbleiterstruktur des „X-FET“-Typs 200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 7A und 7B veranschaulicht, können die Finnenabstandhalter 402 mit einem zusätzlichen Material gefüllt werden, um eine Hartmaske 702 zu bilden oder durch diese ersetzt zu werden.
  • Die Hartmaske 702 kann durch CVD, PECVD, UHVCVD, RTCVD, MOCVD, LPCVD, LRPCVD, ALD, PVD, chemische Lösungsabscheidung oder andere ähnliche Verfahren gebildet werden. Beispielsweise kann über der Halbleiterstruktur 200 formangepasst ein Dielektrikumsmaterial abgeschieden werden. Die Hartmaske 702 kann aus einem beliebigen geeigneten Material hergestellt werden, wie zum Beispiel einem Low-k-Dielektrikum, einem Nitrid, Siliciumnitrid, Siliciumoxid, SiON, SiC, SiOCN oder SiBCN. In einigen Ausführungsformen der Erfindung umfasst die Hartmaske 702 Siliciumnitrid. Die Hartmaske 702 kann mit einer Dicke von etwa 5 nm bis 50 nm, zum Beispiel 10 nm, gebildet werden, wenngleich auch andere Dicken vom vorgesehenen Umfang der Erfindung umfasst sind.
  • In einigen Ausführungsformen der Erfindung wird die STI 304 bis unter eine Fläche der ersten Opferschicht 202 zurückgenommen. Auf diese Weise isoliert die STI 304 einen oder mehrere Nanoschichtstapel elektrisch. Die STI 304 kann zum Beispiel durch chemische Oxidentfernung (Chemical Oxide Removal, COR) oder ein Nassätzen mit Fluorwasserstoffsäure (HF) zurückgenommen werden. In einigen Ausführungsformen der Erfindung wird die STI 304 selektiv gegenüber der Hartmaske 702 zurückgenommen.
  • 8A und 8B zeigen Querschnittsansichten der Halbleiterstruktur des „X-FET“-Typs 200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 8A und 8B veranschaulicht, kann die Hartmaske 702 zum Beispiel durch ein Nassätzen, ein Trockenätzen oder eine Kombination von aufeinander folgendem Nass- und/oder Trockenätzen entfernt werden.
  • In einigen Ausführungsformen der Erfindung wird über der Halbleiterstruktur 200 eine dielektrische Auskleidung 802 gebildet. In einigen Ausführungsformen der Erfindung wird die dielektrische Auskleidung 802 durch ein formangepasstes Abscheidungsverfahren wie CVD, PECVD, UHVCVD, RTCVD, MOCVD, LPCVD, LRPCVD, ALD, PVD, chemische Lösungsabscheidung oder andere ähnliche Verfahren gebildet. Beispielsweise kann dielektrisches Material formangepasst über der Halbleiterstruktur 200 abgeschieden werden. Die dielektrische Auskleidung 802 kann aus einem beliebigen geeigneten Material hergestellt werden, wie zum Beispiel aus einem Low-k-Dielektrikum, einem Nitrid, Siliciumnitrid, Siliciumoxid, SiON, SiC, SiOCN oder SiBCN. In einigen Ausführungsformen der Erfindung ist die dielektrische Auskleidung 802 ein Siliciumoxid. Die dielektrische Auskleidung 802 kann mit einer Dicke von etwa 0,2 nm bis 10 nm, zum Beispiel 3 nm, gebildet werden, wenngleich auch andere Dicken vom vorgesehenen Umfang der Erfindung umfasst sind.
  • In einigen Ausführungsformen der Erfindung wird über der dielektrischen Auskleidung 802 ein Opfer-Gate 804 gebildet. Das Opfer-Gate 804 kann aus einem beliebigen geeigneten Material hergestellt werden, wie zum Beispiel aus amorphem Silicium oder Polysilicium. Das Opfer-Gate 804 kann durch ein beliebiges bekanntes Verfahren zum Strukturieren eines Opfer-Gate gebildet werden, wie zum Beispiel ein Füllen mit Polysilicium und ein Nassätzen, ein Trockenätzen oder eine Kombination von aufeinander folgendem Nass- und/oder Trockenätzen.
  • In einigen Ausführungsformen der Erfindung wird auf dem Opfer-Gate 804 eine Hartmaske 806 (auch als eine Gate-Hartmaske bekannt) gebildet. Die Hartmaske 806 kann aus einem beliebigen geeigneten Material hergestellt werden, zum Beispiel aus einem Siliciumnitrid. In einigen Ausführungsformen der Erfindung wird auf der Hartmaske 806 eine zweite Hartmaske 808 gebildet, um eine zweischichtige Hartmaske zu bilden. Die zweite Hartmaske 808 kann ein Oxid umfassen, zum Beispiel ein Siliciumoxid. In einigen Ausführungsformen der Erfindung wird das Opfer-Gate 804 durch Strukturieren der Hartmasken 806 und 808 und Entfernen unbedeckter Abschnitte des Opfer-Gate 808 mit einem RIE gebildet.
  • 9A und 9B zeigen Querschnittsansichten der Halbleiterstruktur des „X-FET“-Typs 200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 9B veranschaulicht, können Abschnitte der dielektrischen Auskleidung 802 entfernt werden, um eine Fläche der (des) Nanoschichtstapel(s) (z.B. der Halbleiterschicht 602) freizulegen. Die dielektrische Auskleidung 802 kann durch ein Nass- oder Trockenätzen entfernt werden. In einigen Ausführungsformen der Erfindung wird die dielektrische Auskleidung 802 durch ein Oxid-Stripping-Verfahren entfernt.
  • Wie in 9A und 9B veranschaulicht, kann die erste Opferschicht 202 selektiv gegenüber den Opferschichten 208 entfernt werden. Die erste Opferschicht 202 kann durch ein beliebiges geeignetes Verfahren entfernt werden, durch welches eine Germaniumschicht selektiv gegenüber einer Germaniumschicht niedrigerer Konzentration entfernt werden kann. Beispielhafte Verfahren, von denen bekannt ist, dass sie für diese Ätzselektivität sorgen, umfassen HCI-Gasphasenzusammensetzungen und Chlortrifluorid(ClF3)-Ätzverfahren.
  • In einigen Ausführungsformen der Erfindung wird über der Halbleiterstruktur 200 ein Abstandhaltermaterial 902 gebildet. In einigen Ausführungsformen der Erfindung, beispielsweise in jenen mit einer ersten Opferschicht 202, die anschließend entfernt wird, wird das Abstandhaltermaterial 902 außerdem innerhalb der Vertiefung gebildet, die durch das Entfernen der ersten Opferschicht 202 zurückgelassen wird. Auf diese Weise kann das Abstandhaltermaterial 902 die erste Opferschicht 202 (falls vorhanden) ersetzen. Das Ersetzen der ersten Opferschicht 202 auf diese Weise sorgt für eine untere Isolation zwischen den Nanoschichtstapeln und dem Substrat 204.
  • In einigen Ausführungsformen der Erfindung wird das Abstandhaltermaterial 902 durch ein formangepasstes Abscheidungsverfahren wie CVD, PECVD, UHVCVD, RTCVD, MOCVD, LPCVD, LRPCVD, ALD, PVD, chemische Lösungsabscheidung oder andere ähnliche Verfahren gebildet. Beispielsweise kann das Abstandhaltermaterial 902 formangepasst über der Halbleiterstruktur 200 abgeschieden werden. Das Abstandhaltermaterial 902 kann aus einem beliebigen geeigneten Material hergestellt werden, wie zum Beispiel aus einem Low-k-Dielektrikum, einem Nitrid, Siliciumnitrid, Siliciumoxid, SiON, SiC, SiOCN oder SiBCN. In einigen Ausführungsformen der Erfindung umfasst das Abstandhaltermaterial 902 SiBCN. Das Abstandhaltermaterial 902 kann mit einer Dicke von etwa 5 nm bis 15 nm gebildet oder abgeschieden werden, wenngleich auch andere Dicken vom vorgesehenen Umfang der Erfindung umfasst sind.
  • 10A und 10B zeigen Querschnittsansichten der Halbleiterstruktur des „X-FET“-Typs 200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 10A und 10B veranschaulicht, können Abschnitte des Abstandhaltermaterials 902 geätzt oder auf andere Weise strukturiert werden, um Abstandhalter 1002 (auch als Seitenwand-Abstandhalter oder Gate-Abstandhalter bekannt) an Seitenwänden des Opfer-Gate 804 zu bilden. Das Abstandhaltermaterial 902 kann zum Beispiel durch ein Nassätzen oder ein Trockenätzen strukturiert werden. In einigen Ausführungsformen der Erfindung wird das Abstandhaltermaterial durch ein RIE selektiv entfernt, um die Seitenwand-Abstandhalter 1002 zu bilden. Auf diese Weise wird eine Fläche des Nanoschichtstapels freigelegt. In einigen Ausführungsformen der Erfindung werden freigelegte Abschnitte des Nanoschichtstapels (z.B. der Halbleiterschicht 602 und der Opferschichten 208) selektiv gegenüber dem Abstandhaltermaterial 902 und/oder der ersten Opferschicht 202 entfernt.
  • 11A und 11B zeigen Querschnittsansichten der Halbleiterstruktur des „X-FET“-Typs 200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 11A und 11B veranschaulicht, werden die Opferschichten 208 zurückgenommen und durch innere Abstandhalter 1102 ersetzt. Die Opferschichten 208 können durch ein Nassätzen oder ein Trockenätzen zurückgenommen werden. In einigen Ausführungsformen der Erfindung werden die Opferschichten 208 selektiv gegenüber den Halbleiterschichten 206 zurückgenommen. Beispielsweise können die aus Siliciumgermanium hergestellten Opferschichten 208 durch ein feuchtes Ätzmittel auf Hydrophosphorsäure-Basis oder ein trockenes gasförmiges HCl- oder CIF3-Ätzmittel selektiv gegenüber den aus Silicium hergestellten Halbleiterschichten 206 zurückgenommen werden. In einigen Ausführungsformen der Erfindung werden die Opferschichten 208 bis zu einer Tiefe zurückgenommen, die so gewählt wird, dass die Dicke der inneren Abstandhalter 1102 die gleiche ist wie die Dicke der Abstandhalter 1002.
  • In einigen Ausführungsformen der Erfindung werden die inneren Abstandhalter 1102 durch eine formangepasste Abscheidung (z.B. CVD oder ALD) gebildet, um die in den Opferschichten 208 gebildeten Aussparungen zu stopfen, gefolgt von einem Verfahren des Zurückätzens, um etwaiges überschüssiges Material zu entfernen. Die inneren Abstandhalter 1102 können aus einem beliebigen geeigneten Material hergestellt werden, wie zum Beispiel aus einem Low-k-Dielektrikum, einem Nitrid, Siliciumnitrid, Siliciumoxid, SiON, SiC, SiOCN oder SiBCN.
  • 12A und 12B zeigen Querschnittsansichten der Halbleiterstruktur des „X-FET“-Typs 200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 12A und 12B veranschaulicht, können auf einer Fläche der unteren Isolationsschicht 902 und an gegenüberliegenden Enden jedes Nanoschichtstapels Source/Drain(S/D)-Zonen 1202 gebildet werden. In einigen Ausführungsformen der Erfindung lässt man die S/D-Zonen 1202 von den frei liegenden Enden des Finnen-/Nanoschichtstapels (d.h. der Halbleiterschichten 206) aus epitaxial anwachsen.
  • Die S/D-Zonen 1202 können durch eine Vielfalt von Verfahren epitaxial gebildet werden, wie z.B. durch Epitaxie mit In-situ-Dotierung, Dotierung nach der Epitaxie oder durch Implantation und Plasmadotierung. In einigen Ausführungsformen der Erfindung lässt man die epitaxialen Zonen über einer Fläche des Substrats 204 epitaxial anwachsen. Die S/D-Zonen 1202 können epitaxiale Halbleitermaterialien sein, die aus gasförmigen oder flüssigen Vorstufen anwachsen, wie hierin bereits beschrieben. Die S/D-Zonen 1202 können mit Dotierstoffen des n-Typs (z.B. Phosphor oder Arsen) oder Dotierstoffen des p-Typs (z.B. Bor oder Gallium) dotiert werden. Die Dotierstoffkonzentration in den S/D-Zonen 1202 kann in einem Bereich von 1 × 1019 cm-3 bis 2 × 1021 cm-3, oder 1 × 1020 cm-3 bis 1 × 1021 cm-3 liegen.
  • 13A und 13B zeigen Querschnittsansichten der Halbleiterstruktur des „X-FET“-Typs 200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 13A und 13B veranschaulicht, wird über den S/D-Zonen 1202 und zwischen den Abstandhaltern 1002 eine Dielektrikumsschicht 1302 gebildet. Die Dielektrikumsschicht 1302 kann zum Beispiel durch CVD, FCVD, PECVD, UHVCVD, RTCVD, MOCVD, LPCVD, LRPCVD, ALD, PVD, chemische Lösungsabscheidung oder andere ähnliche Verfahren gebildet werden. Die Dielektrikumsschicht 1302 kann aus einem beliebigen geeigneten Material hergestellt werden, wie zum Beispiel aus einem Low-k-Dielektrikum, einem Nitrid, Siliciumnitrid, Siliciumoxid, SiON, SiC, SiOCN oder SiBCN. In einigen Ausführungsformen der Erfindung handelt es sich bei der Dielektrikumsschicht 1302 um ein Oxid, z.B. Siliciumoxid.
  • In einigen Ausführungsformen der Erfindung wird die Dielektrikumsschicht 1302 überfüllt und anschließend bis zu einer oberen Fläche des Opfer-Gate 804 planarisiert, zum Beispiel durch ein CMP-Verfahren. In einigen Ausführungsformen der Erfindung werden während des CMP-Verfahrens die Hartmaske 806 und die zweite Hartmaske 808 entfernt.
  • 14A und 14B zeigen Querschnittsansichten der Halbleiterstruktur des „X-FET“-Typs 200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 14A und 14B veranschaulicht, können während eines Metall-Gate-Ersatzverfahrens (Replacement Metal Gate Process, RMG-Verfahrens) das Opfer-Gate 804, die dielektrische Auskleidung 802 und die Opferschichten 208 entfernt und durch ein leitfähiges Gate 1402 ersetzt werden. Das Opfer-Gate 804, die dielektrische Auskleidung 802 und die Opferschichten 208 können durch bekannte RMG-Verfahren entfernt werden. In einigen Ausführungsformen der Erfindung wird das Opfer-Gate 804 durch ein Abziehen von amorphem Silicium oder Polysilicium entfernt. In einigen Ausführungsformen der Erfindung wird die dielektrische Auskleidung 802 durch ein Oxid-Ätzen entfernt.
  • In einigen Ausführungsformen der Erfindung werden die Opferschichten 208 selektiv gegenüber den Halbleiterschichten 206 und/oder der Halbleiterschicht 602 entfernt. Die Opferschichten 208 können durch ein Nassätzen oder ein Trockenätzen entfernt werden. In einigen Ausführungsformen der Erfindung können aus Siliciumgermanium hergestellte Opferschichten 208 durch ein feuchtes Ätzmittel auf Hydrophosphorsäure-Basis oder ein trockenes gasförmiges HCl- oder CIF3-Ätzmittel selektiv gegenüber Halbleiterschichten 206 und 602 entfernt werden, die aus Silicium hergestellt sind. In einigen Ausführungsformen der Erfindung werden die Opferschichten 208 vor dem Bilden des leitfähigen Gate 1402 entfernt.
  • Das leitfähige Gate 1402 kann ein High-k-Metall-Gate (HKMG) sein, welches beispielsweise durch bekannte RMG-Verfahren gebildet wird. In einigen Ausführungsformen der Erfindung ist das leitfähige Gate 1402 ein Ersatz-Metall-Gate-Stapel, der zwischen den Abstandhaltern 1002 gebildet wird. Der Ersatz-Metall-Gate-Stapel kann ein High-k-Dielektrikumsmaterial, einen Austrittsarbeitsmetall-Stapel und ein massives Gate-Material umfassen.
  • In einigen Ausführungsformen der Erfindung wird die (nicht dargestellte) High-k-Dielektrikums-Dünnschicht über einer frei liegenden Fläche des Nanoschichtstapels gebildet. Die High-k-Dielektrikums-Dünnschicht kann zum Beispiel aus Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, Bornitrid, High-k-Materialien oder einer beliebigen Kombination dieser Materialien hergestellt werden. Beispiele für High-k-Materialien umfassen, ohne darauf beschränkt zu sein, Metalloxide wie Hafniumoxid, Hafniumsiliciumoxid, Hafniumsiliciumoxynitrid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Zirconiumsiliciumoxynitrid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat. Die High-k-Materialien können ferner Dotierstoffe wie Lanthan und Aluminium umfassen. In einigen Ausführungsformen der Erfindung kann die High-k-Dielektrikums-Dünnschicht eine Dicke von etwa 0,5 nm bis etwa 4 nm aufweisen. In einigen Ausführungsformen der Erfindung umfasst die High-k-Dielektrikums-Dünnschicht Hafniumoxid und weist eine Dicke von etwa 1 nm auf, wenngleich auch andere Dicken vom Umfang der Erfindung umfasst sind.
  • In einigen Ausführungsformen der Erfindung werden zwischen der High-k-Dielektrikums-Dünnschicht und dem massiven Gate-Material eine oder mehrere Austrittsarbeitsschichten (nicht dargestellt, manchmal als ein Austrittsarbeitsmetall-Stapel bezeichnet) gebildet. Die Austrittsarbeitsschichten können zum Beispiel aus Aluminium, Lanthanoxid, Magnesiumoxid, Strontiumtitanat, Strontiumoxid, Titannitrid, Tantalnitrid, Hafniumnitrid, Wolframnitrid, Molybdännitrid, Niobnitrid, Hafniumsiliciumnitrid, Titanaluminiumnitrid, Tantalsiliciumnitrid, Titanaluminiumcarbid, Tantalcarbid und Kombinationen davon hergestellt sein. Die Austrittsarbeitsschicht kann dazu dienen, die Austrittsarbeit des leitfähigen Gate 1402 weiter zu modifizieren, und ermöglicht ein Einstellen der Schwellenspannung der Einheiten. Die Austrittsarbeitsschichten können mit einer Dicke von etwa 0,5 nm bis 6 nm gebildet werden, wenngleich auch andere Dicken vom vorgesehenen Umfang der Erfindung umfasst sind. In einigen Ausführungsformen der Erfindung kann jede der Austrittsarbeitsschichten mit einer anderen Dicke gebildet werden. In einigen Ausführungsformen der Erfindung umfassen die Austrittsarbeitsschichten einen TiN/TiC/TiCAI-Stapel.
  • In einigen Ausführungsformen der Erfindung wird über den Austrittsarbeitsschichten ein massives Gate-Material abgeschieden. Das massive Gate-Material kann ein beliebiges geeignetes leitendes Material umfassen, wie zum Beispiel ein Metall (z.B. Wolfram, Titan, Tantal, Ruthenium, Zirconium, Kobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber, Gold), ein leitendes metallisches Verbindungsmaterial (z.B. Tantalnitrid, Titannitrid, Tantalcarbid, Titancarbid, Titanaluminiumcarbid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Kobaltsilicid, Nickelsilicid), leitfähigen Kohlenstoff, Graphen oder eine beliebige geeignete Kombination dieser Materialien. Das leitfähige Material kann ferner Dotierstoffe umfassen, die während des Abscheidens oder nach dem Abscheiden eingebaut werden.
  • In einigen Ausführungsformen der Erfindung wird über einer Fläche des leitfähigen Gate 1402 eine Gate-Hartmaske 1404 (manchmal als selbstausrichtende Kontaktabdeckung oder SAC-Abdeckung (Self-Aligned Contact cap) bezeichnet) gebildet. Die Gate-SAC-Abdeckung 1404 kann aus einem beliebigen geeigneten Material hergestellt werden, zum Beispiel aus einem Nitrid, Siliciumnitrid, Siliciumoxid, SiON, SiC, SiOCN oder SiBCN. In einigen Ausführungsformen der Erfindung umfasst die Gate-SAC-Abdeckung 1404 Siliciumnitrid. In einigen Ausführungsformen der Erfindung wird die Gate-SAC-Abdeckung 1404 mit einer Dicke von 30 nm gebildet, wenngleich auch andere Dicken vom vorgesehenen Umfang der Erfindung umfasst sind.
  • Wie in 14A dargestellt, kann das leitfähige Gate 1402 mit frei liegenden Flächen der Halbleiterschichten 206 und der Halbleiterschicht 602 in Kontakt stehen. Auf diese Weise definieren die Halbleiterschichten 206 und die Halbleiterschicht 602 zusammen eine Kanalzone des „X-FET“-Typs zwischen den S/D-Zonen 1202. Die Kanalzone umfasst eine vertikale Finne (z.B. die Halbleiterschicht 602) und eine oder mehrere vertikal gestapelte Nanoschichten (z.B. die Halbleiterschichten 206). In einigen Ausführungsformen der Erfindung steht das leitfähige Gate 1402 in direktem Kontakt (ungeachtet etwaiger dazwischen angeordneter High-K- oder Austrittsarbeitsschichten) mit einer Seitenwand der vertikalen Finne und einer oberen und einer unteren Fläche jeder der einen oder der mehreren Nanoschichten.
  • 15A und 15B zeigen Querschnittsansichten der Halbleiterstruktur des „X-FET“-Typs 200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 15A und 15B veranschaulicht, können nach dem Entfernen der Dielektrikumsschicht 1302 Grabenkontakte 1502 gebildet werden. Die Grabenkontakte 1502 können durch bekannte Metallisierungstechniken über den S/D-Zonen 1202 gebildet werden. In einigen Ausführungsformen der Erfindung werden die Grabenkontakte 1502 durch ein selbstausrichtendes anisotropes RIE-Ätzen gebildet, wobei die Dielektrikumsschicht 1302 selektiv gegenüber der Gate-SAC-Abdeckung 1404 und den Abstandhaltern 1002 geätzt wird. Es versteht sich, dass über jeder der Source- oder Drain-Zonen (die manchmal als S/D-Kontakte bezeichnet werden) und über einer Fläche des leitfähigen Gate 1402 (das manchmal als ein Gate-Kontakt bezeichnet wird) Kontakte gebildet werden können.
  • Die Grabenkontakte 1502 können aus einem beliebigen geeigneten leitenden Material sein, zum Beispiel aus Metall (z.B. Wolfram, Titan, Tantal, Ruthenium, Zirconium, Kobalt, Kupfer, Aluminium, Platin), einem leitenden metallischen Verbindungsmaterial (z.B. Tantalnitrid, Titannitrid, Tantalcarbid, Titancarbid, Titanaluminiumcarbid, Wolframsilicid, Wolframnitrid, Kobaltsilicid, Nickelsilicid), leitfähigem Kohlenstoff oder einer beliebigen geeigneten Kombination dieser Materialien. Das leitfähige Material kann ferner Dotierstoffe umfassen, welche während des Abscheidens oder nach dem Abscheiden eingebaut werden. In einigen Ausführungsformen der Erfindung kann es sich bei den Kontakten um Kupfer handeln und sie können eine Barrieremetallauskleidung umfassen. Die Barrieremetallauskleidung verhindert, dass das Kupfer in die umgebenden Materialien diffundiert oder diese dotiert, was deren Eigenschaften verschlechtern kann. Beispiele umfassen Tantalnitrid und Tantal (TaN/Ta), Titan, Titannitrid, Kobalt, Ruthenium und Mangan.
  • 16A bis 19B zeigen Querschnittsansichten einer Halbleiterstruktur des „GAA-X-FET“-Typs 1600 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 16A und 16B veranschaulicht, kann eine teilgefertigte Halbleitereinheit eine erste Opferschicht 1602 umfassen, die über einem Substrat 1604 ausgebildet ist.
  • Die erste Opferschicht 1602 und das Substrat 1604 können aus einem gleichen Material und auf eine ähnliche Weise hergestellt werden wie die erste Opferschicht 202 bzw. das Substrat 204, wie in 2B dargestellt. In einigen Ausführungsformen der Erfindung wird die Germaniumkonzentration in der ersten Opferschicht 1602 so gewählt, dass eine Ätzselektivität gegen alle Silicium-, Siliciumgermanium- oder Germaniumschichten in dem anschließend gebildeten Gate-Stapel sichergestellt ist. In einigen Ausführungsformen der Erfindung ist die Germaniumkonzentration in der ersten Opferschicht 1602 mindestens 30 Prozent höher als in allen anderen Siliciumgermaniumschichten in dem Stapel. In einigen Ausführungsformen der Erfindung kann die erste Opferschicht 1602 eine Germaniumkonzentration von 45 bis 70 Prozent, zum Beispiel 50 Prozent, umfassen, wenngleich auch andere Germaniumkonzentrationen vom vorgesehenen Umfang der Erfindung umfasst sind.
  • In einigen Ausführungsformen der Erfindung wird über der ersten Opferschicht 1602 ein Stapel von einer oder mehreren Halbleiterschichten 1606, welche sich mit einer oder mehreren Opferschichten 1608 abwechseln, gebildet. Der Stapel kann so gebildet werden, dass die oberste und die unterste Schicht des Stapels Opferschichten sind. Obwohl er zur Vereinfachung der Darstellung als ein Stapel dargestellt ist, der drei Halbleiterschichten aufweist, die sich mit vier Opferschichten abwechseln, versteht es sich, dass der Stapel eine beliebige Anzahl an Halbleiterschichten umfassen kann, die sich mit einer entsprechenden Anzahl an Opferschichten abwechseln. Beispielsweise kann der Stapel zwei Halbleiterschichten umfassen, die sich mit drei Opferschichten abwechseln. Die Halbleiterschichten 1606 und die Opferschichten 1608 können aus einem gleichen Material und auf eine ähnliche Weise hergestellt werden wie die Halbleiterschichten 206 bzw. die Opferschichten 208, wie in 2B dargestellt.
  • Jede der Halbleiterschichten 1606 kann eine Höhe im Bereich von 4 nm bis 20 nm, beispielsweise von 7 nm bis 10 nm, aufweisen. In einigen Ausführungsformen der Erfindung weisen die Halbleiterschichten 1606 eine Höhe von etwa 9 nm auf. Die Halbleiterschichten 1606 können aus einem beliebigen geeigneten Halbleiterkanalmaterial hergestellt werden, wie zum Beispiel aus monokristallinem Si, einem III-V-Verbindungshalbleiter oder einem II-VI-Verbindungshalbleiter. In einigen Ausführungsformen der Erfindung werden die Halbleiterschichten 1606 aus Silicium hergestellt.
  • Jede der Opferschichten 1608 kann eine Höhe im Bereich von 6 nm bis 40 nm, beispielsweise von 8 nm bis 20 nm, aufweisen. In einigen Ausführungsformen der Erfindung weist jede der Opferschichten 1608 eine gleiche Höhe auf. In einigen Ausführungsformen der Erfindung weisen einige der Opferschichten 1608 eine andere Höhe auf. Beispielsweise weist in einigen Ausführungsformen der Erfindung die unterste Opferschicht eine Höhe von etwa 10 nm auf, die oberste Opferschicht weist eine Höhe von etwa 10 nm auf und die restlichen (z.B. mittleren) Opferschichten weisen eine Höhe von etwa 20 nm auf. In einigen Ausführungsformen der Erfindung werden die Opferschichten 1608 aus Siliciumgermanium hergestellt. In einigen Ausführungsformen der Erfindung umfassen die Opferschichten 1608 eine Germaniumkonzentration von 15 bis 35 Prozent, beispielsweise 25 Prozent, wenngleich auch andere Germaniumkonzentrationen vom vorgesehenen Umfang der Erfindung umfasst sind.
  • 17A und 17B zeigen Querschnittsansichten der Halbleiterstruktur des „GAA-X-FET“-Typs 1600 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 17A und 17B veranschaulicht, wird über dem Substrat 1604 eine STI 1702 gebildet, um eine oder mehrere Halbleiterfinnen elektrisch zu isolieren. Die STI 1702 kann aus einem ähnlichen Material hergestellt werden und durch ein ähnliches Verfahren gebildet werden wie die STI 304, die in 3A dargestellt ist.
  • In einigen Ausführungsformen der Erfindung werden über der obersten Opferschicht der Opferschichten 1608 und zwischen den frei liegenden Seitenwänden der STI 1702 Finnenabstandhalter 1704 gebildet. Die Finnenabstandhalter 1704 können aus einem ähnlichen Material hergestellt werden und durch ein ähnliches Verfahren gebildet werden wie die Finnenabstandhalter 402, die in 4A dargestellt sind. Die Finnenabstandhalter 1704 können mit einer Dicke von etwa 5 bis 10 nm, Beispielsweise 5 nm, gebildet werden, wenngleich auch andere Dicken vom vorgesehenen Umfang der Erfindung umfasst sind.
  • In einigen Ausführungsformen der Erfindung werden Abschnitte der Halbleiterschichten 1606 und der Opferschichten 1608, welche nicht von den Finnenabstandhaltern 1704 bedeckt sind, entfernt, um einen Graben 1706 zu bilden. In einigen Ausführungsformen der Erfindung legt der Graben 1706 eine oder mehrere Flächen der untersten Opferschicht der Opferschichten 1608 frei. In einigen Ausführungsformen der Erfindung kann das Strukturierungsverfahren zu einem Zurücknehmen der untersten Opferschicht der Opferschichten 1608 führen. In einigen Ausführungsformen der Erfindung werden die Halbleiterschichten 1606 und die Opferschichten 1608 zu Nanoschichten strukturiert, welche eine Breite von 5 nm aufweisen, wenngleich auch andere Breiten vom vorgesehenen Umfang der Erfindung umfasst sind.
  • 18A und 18B zeigen Querschnittsansichten der Halbleiterstruktur des „GAA-X-FET“-Typs 1600 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 18A und 18B veranschaulicht, werden innerhalb des Grabens 1706 sich abwechselnde Halbleiterschichten 1802 und Opferschichten 1804 gebildet. In einigen Ausführungsformen der Erfindung werden die Halbleiterschichten 1802 und die Opferschichten 1804 durch ein Grabenepitaxieverfahren mit umgekehrter Ausrichtung gebildet, wobei man nacheinander jede Schicht epitaxial auf der vorhergehenden Schicht innerhalb des Grabens anwachsen lässt.
  • Die Halbleiterschichten 1802 und die Opferschichten 1804 können durch eine Vielfalt von Verfahren gebildet werden. In einigen Ausführungsformen der Erfindung kann man epitaxiale Halbleitermaterialien durch VPE, MBE, LPE oder andere geeignete Verfahren in dem Graben 1706 anwachsen lassen. Die Halbleiterschichten 1802 können aus einem ähnlichen Material wie die Halbleiterschichten 1606 gebildet werden. Die Opferschichten 1804 können aus einem ähnlichen Material wie die Opferschichten 1608 gebildet werden.
  • In einigen Ausführungsformen der Erfindung ist die Höhe jeder der Halbleiterschichten 1802 die gleiche wie die Breite jeder der entsprechenden Halbleiterschichten 1606. Mit anderen Worten, wenn man die Halbleiterschichten 1606 mit einer Breite von 15 nm epitaxial anwachsen lässt, kann man die Halbleiterschichten 1802 mit einer Höhe von 15 nm epitaxial anwachsen lassen, wenngleich auch andere Breiten und entsprechende Dicken vom vorgesehenen Umfang der Erfindung umfasst sind.
  • 19A bis 19C zeigen Querschnittsansichten der Halbleiterstruktur des „GAA-X-FET“-Typs 1600 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Die Halbleiterstruktur des „GAA-X-FET“-Typs 1600 kann im Wesentlichen auf ähnliche Weise wie die Halbleiterstruktur des „X-FET“-Typs 200 fertiggestellt werden, die in 2A bis 15B dargestellt ist.
  • Wie in 19A bis 19C dargestellt, umfasst die Halbleiterstruktur des „GAA-X-FET“-Typs 1600 ein leitfähiges Gate 1902, eine SAC-Abdeckung 1904, S/D-Zonen 1906, innere Abstandhalter 1908, Gate-Abstandhalter 1910, eine Dielektrikumsschicht 1912 und Kontakte 1914. Jedes dieser Merkmale kann aus einem ähnlichen Material und durch ein im Wesentlichen ähnliches Verfahren hergestellt werden wie das entsprechende Merkmal in der Halbleiterstruktur des „X-FET“-Typs 200, die in 2A bis 15B dargestellt ist.
  • Wie in 19A dargestellt, wird das leitfähige Gate 1902 auf den frei liegenden Flächen der Halbleiterschichten 1606 und der Halbleiterschichten 1802 abgeschieden. Auf diese Weise definieren die Halbleiterschichten 1606 und die Halbleiterschichten 1802 zusammen eine Kanalzone des „GAA-X-FET“-Typs zwischen den S/D-Zonen 1906. Die Kanalzone umfasst eine oder mehrere vertikale Finnen (z.B. die Halbleiterschichten 1802) und eine oder mehrere vertikal gestapelte Nanoschichten (z.B. die Halbleiterschichten 1606). In einigen Ausführungsformen der Erfindung steht ein (nicht dargestelltes) High-k-Dielektrikum des leitfähigen Gate 1902 in direktem Kontakt mit einer Seitenwand der vertikalen Finne und einer oberen und einer unteren Fläche jeder der einen oder der mehreren Nanoschichten.
  • 20 bis 28 zeigen Querschnittsansichten einer Halbleiterstruktur des „X-FET“-Typs 2000 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 20 veranschaulicht, kann eine teilgefertigte Halbleitereinheit eine erste Opferschicht 2002 umfassen, welche über einem Substrat 2004 ausgebildet ist.
  • Die erste Opferschicht 2002 und das Substrat 2004 können aus einem gleichen Material und auf eine ähnliche Weise hergestellt werden wie die erste Opferschicht 202 bzw. das Substrat 204, wie in 2B dargestellt. In einigen Ausführungsformen der Erfindung wird über der ersten Opferschicht 2002 eine Halbleiterschicht 2006 gebildet. Die Halbleiterschicht 2006 kann aus einem gleichen Material und auf eine ähnliche Weise hergestellt werden wie die Halbleiterschicht 206, die in 2B dargestellt ist. In einigen Ausführungsformen der Erfindung ist die Dicke der Halbleiterschicht 2006 größer als die Dicke der Halbleiterschicht 206, weil die Halbleiterschicht 2006 die abschließende Dicke (die vertikale Höhe) der Kanalzone definiert (wie in 29A und 29B dargestellt). In einigen Ausführungsformen der Erfindung beträgt die Dicke der Halbleiterschicht 2006 etwa 60 nm, wenngleich auch andere Dicken vom vorgesehenen Umfang der Erfindung umfasst sind.
  • In einigen Ausführungsformen der Erfindung kann auf der Halbleiterschicht 2006 eine Hartmaske 2008 gebildet werden. In einigen Ausführungsformen der Erfindung umfasst die Hartmaske 2008 ein Nitrid, z.B. Siliciumnitrid. In einigen Ausführungsformen der Erfindung wird die Hartmaske 2008 mit einer Dicke von 40 nm gebildet, wenngleich auch andere Dicken vom vorgesehenen Umfang der Erfindung umfasst sind. In einigen Ausführungsformen der Erfindung kann auf der Hartmaske 302 eine (nicht dargestellte) zweite Hartmaske gebildet werden, um eine zweischichtige Hartmaske zu bilden. In einigen Ausführungsformen der Erfindung umfasst die zweite Hartmaske ein Oxid, zum Beispiel Siliciumdioxid.
  • In einigen Ausführungsformen der Erfindung werden Abschnitte der Hartmaske 2008 entfernt (z.B. strukturiert) und die Halbleiterschicht 2006 und die erste Opferschicht 2002 werden selektiv gegenüber der Hartmaske 2008 strukturiert. Wie in 20 veranschaulicht, können Abschnitte der Halbleiterschicht 2006 und der ersten Opferschicht 2002, die nicht von der strukturierten Hartmaske 2008 bedeckt sind, durch ein Nassätzen, ein Trockenätzen oder eine Kombination von aufeinander folgendem Nass- und/oder Trockenätzen entfernt werden.
  • In einigen Ausführungsformen der Erfindung werden die Halbleiterschicht 2006 und die erste Opferschicht 2002 zu einer oder mehreren Finnen strukturiert, welche eine Breite im Bereich von 10 nm bis 50 nm aufweisen, wenngleich auch andere Breiten vom vorgesehenen Umfang der Erfindung umfasst sind. Zur Vereinfachung der Darstellung wird der Stapel so dargestellt, dass er so strukturiert wird, dass zwei Finnen gebildet werden. Es versteht sich jedoch, dass der Stapel zu einer beliebigen Anzahl von parallelen Finnen strukturiert werden kann. In einigen Ausführungsformen der Erfindung beträgt der Abstand oder der Zwischenraum von Rand zu Rand zwischen den Finnen etwa 40 nm, wenngleich auch andere Zwischenräume vom vorgesehenen Umfang der Erfindung umfasst sind.
  • 21 zeigt eine Querschnittsansicht der Halbleiterstruktur des „X-FET“-Typs 2000 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 21 veranschaulicht, kann über einer Fläche des Substrats 2004 eine Hartmaske 2102 gebildet werden. Die Hartmaske 2102 kann aus einem beliebigen geeigneten Material hergestellt werden, wie zum Beispiel aus einem Low-k-Dielektrikum, einem Nitrid, Siliciumnitrid, SiON, SiC, SiOCN, oder SiBCN. In einigen Ausführungsformen der Erfindung umfasst die Hartmaske 2102 Siliciumnitrid. Die Hartmaske 2102 kann mit einer Dicke von etwa 20 nm bis 100 nm, beispielsweise 70 nm, gebildet werden, wenngleich auch andere Dicken vom vorgesehenen Umfang der Erfindung umfasst sind. In einigen Ausführungsformen der Erfindung wird die Hartmaske 2102 mit einer Dicke gebildet, die ausreichend ist, um Seitenwände der ersten Opferschicht 2002 zu bedecken.
  • In einigen Ausführungsformen der Erfindung wird über der Hartmaske 2102 ein Stapel von einer oder mehreren Oxidschichten 2104 gebildet, welche sich mit einer oder mehreren Nitridschichten 2106 abwechseln. Der Stapel kann so gebildet werden, dass die oberste und die unterste Schicht des Stapels Oxidschichten sind. Obwohl er zur Vereinfachung der Darstellung als ein Stapel abgebildet ist, der vier Oxidschichten aufweist, die sich mit drei Nitridschichten abwechseln, versteht es sich, dass der Stapel eine beliebige Anzahl an Oxidschichten umfassen kann, die sich mit einer entsprechenden Anzahl an Nitridschichten abwechseln. Beispielsweise kann der Stapel zwei Oxidschichten umfassen, die sich mit einer einzigen Nitridschicht abwechseln. Die Anzahl der Nitridschichten 2106 definiert die Anzahl der Finnen in der Kanalzone (wie in 25 dargestellt).
  • Jede der Oxidschichten 2104 kann eine Höhe im Bereich von 6 nm bis 20 nm, beispielsweise von 8 nm bis 15 nm, aufweisen. In einigen Ausführungsformen der Erfindung weisen die Oxidschichten 2104 eine Höhe von etwa 8 nm auf. Die Oxidschichten 2104 können aus einem beliebigen geeigneten Material hergestellt werden, wie zum Beispiel Siliciumoxid.
  • Jede der Nitridschichten 2106 kann eine Höhe im Bereich von 4 nm bis 12 nm, beispielsweise von 7 nm bis 10 nm, aufweisen. In einigen Ausführungsformen der Erfindung weisen die Nitridschichten 2106 eine Höhe von etwa 9 nm auf. Die Nitridschichten 2106 können aus einem beliebigen geeigneten Material hergestellt werden, wie zum Beispiel Siliciumnitrid.
  • Die Oxidschichten 2104 und die Nitridschichten 2106 können durch anisotrope Abscheidung gebildet werden. Beispielsweise kann jedes der sich abwechselnden Oxid- und Nitrid-Dielektrikumsmaterialien durch ein Verfahren einer HDP-Abscheidung und eines isotropen Zurückätzens, welches „n“ Zyklen durchläuft (d.h. n-mal wiederholt wird), über der Hartmaske 2102 abgeschieden werden.
  • 22 zeigt eine Querschnittsansicht der Halbleiterstruktur des „X-FET“-Typs 2000 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 22 veranschaulicht, werden über der obersten Oxidschicht der Oxidschichten 2104 und auf frei liegenden Seitenwänden der Hartmaske 2008 Abstandhalter 2202 gebildet. In einigen Ausführungsformen der Erfindung werden die Abstandhalter 2202 durch ein formangepasstes Abscheidungsverfahren wie CVD, PECVD, UHVCVD, RTCVD, MOCVD, LPCVD, LRPCVD, ALD, PVD, chemische Lösungsabscheidung oder andere ähnliche Verfahren in Kombination mit einem Nass- oder Trockenätzverfahren gebildet. Beispielsweise kann über der Halbleiterstruktur 2000 formangepasst ein Abstandhaltermaterial abgeschieden werden und durch ein RIE selektiv entfernt werden, um die Seitenwand-Abstandhalter 2202 zu bilden. Die Abstandhalter 2202 können aus einem beliebigen geeigneten Material hergestellt werden, zum Beispiel aus einem Low-k-Dielektrikum, einem Nitrid, Siliciumnitrid, Siliciumoxid, SiON, SiC, SiOCN oder SiBCN. In einigen Ausführungsformen der Erfindung umfassen die Abstandhalter 2202 SiC. Die Abstandhalter 2202 können mit einer Dicke von etwa 5 nm bis 10 nm gebildet werden, wenngleich auch andere Dicken vom vorgesehenen Umfang der Erfindung umfasst sind.
  • 23 zeigt eine Querschnittsansicht der Halbleiterstruktur des „X-FET“-Typs 2000 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 23 veranschaulicht, können Abschnitte der Oxidschichten 2104, der Nitridschichten 2106 und der Hartmaske 2102 entfernt werden. Die Oxidschichten 2104, die Nitridschichten 2106 und die Hartmaske 2102 können durch ein Nassätzen, ein Trockenätzen oder eine Kombination von aufeinander folgendem Nass- und/oder Trockenätzen entfernt werden. In einigen Ausführungsformen der Erfindung können die Oxidschichten 2104, die Nitridschichten 2106 und die Hartmaske 2102 durch ein RIE entfernt werden, welches in der Hartmaske 2102 endet. Mit anderen Worten, die Hartmaske 2102 kann zurückgenommen werden. Auf diese Weise schützen die verbleibenden Abschnitte der Hartmaske 2102 das Substrat 2004 während der nachfolgenden Verarbeitung.
  • 24 zeigt eine Querschnittsansicht der Halbleiterstruktur des „X-FET“-Typs 2000 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 24 veranschaulicht, können die Oxidschichten 2104 entfernt werden, um eine Seitenwand der Halbleiterschicht 2006 freizulegen. Die Oxidschichten 2104 können durch ein Nassätzen oder ein Trockenätzen entfernt werden. In einigen Ausführungsformen der Erfindung können die Oxidschichten 2104 selektiv gegenüber den Nitridschichten 2106, der Halbleiterschicht 2006 und/oder den Abstandhaltern 2202 entfernt werden.
  • 25 zeigt eine Querschnittsansicht der Halbleiterstruktur des „X-FET“-Typs 2000 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 25 veranschaulicht, kann die Halbleiterschicht 2006 lateral zurückgenommen werden, um eine Aussparung 2502 zu bilden, welche eine Fläche der ersten Opferschicht 2002 und eine Fläche der Hartmaske 2008 frei legt. Auf diese Weise kann die Halbleiterschicht 2006 so zurückgenommen werden, dass ein vertikaler Abschnitt (z.B. eine vertikale Finne) und ein oder mehrere horizontale Abschnitte (z.B. Nanoschichten) definiert werden. Die Halbleiterschicht 2006 kann durch ein Nassätzen oder ein Trockenätzen zurückgenommen werden. In einigen Ausführungsformen der Erfindung kann die Halbleiterschicht 2006 selektiv gegenüber den Nitridschichten 2106 und/oder den Abstandhaltern 2202 zurückgenommen werden. In einigen Ausführungsformen der Erfindung schützen die verbleibenden Abschnitte der Hartmaske 2102 das Substrat 2004 vor einem Zurückätzen während dieses Verfahrens.
  • 26 zeigt eine Querschnittsansicht einer Halbleiterstruktur des „X-FET“-Typs 2000 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 26 veranschaulicht, können in der Aussparung 2502 Opferzonen 2602 gebildet werden. In einigen Ausführungsformen der Erfindung füllen die Opferzonen 2602 die Aussparung 2502 teilweise. In einigen Ausführungsformen der Erfindung ist eine Seitenwand der Opferzonen 2602 mit einer Seitenwand der Hartmaske 2008 coplanar.
  • In einigen Ausführungsformen der Erfindung werden die Opferzonen 2602 aus Siliciumgermanium hergestellt. In einigen Ausführungsformen der Erfindung umfassen die Opferzonen 2602 eine Germaniumkonzentration von 15 bis 45 Prozent, beispielsweise 25 Prozent, wenngleich auch andere Germaniumkonzentrationen vom vorgesehenen Umfang der Erfindung umfasst sind. In einigen Ausführungsformen der Erfindung lässt man die Opferzonen 2602 auf frei liegenden Flächen der Halbleiterschicht 2006 epitaxial anwachsen. In einigen Ausführungsformen der Erfindung schützen verbleibende Abschnitte der Hartmaske 2102 vor einem parasitären epitaxialen Anwachsen des Substrats 2004 während dieses Verfahrens.
  • 27 zeigt eine Querschnittsansicht einer Halbleiterstruktur des „X-FET“-Typs 2000 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 27 veranschaulicht, können die Abstandhalter 2202, die Nitridschichten 2106 und die Hartmaske 2102 entfernt werden. Die Abstandhalter 2202, die Nitridschichten 2106 und die Hartmaske 2102 können durch ein Nassätzen, ein Trockenätzen oder eine Kombination von aufeinander folgendem Nass- und/oder Trockenätzen entfernt werden. In einigen Ausführungsformen der Erfindung können die Abstandhalter 2202, die Nitridschichten 2106 und die Hartmaske 2102 durch ein RIE oder ein Nitrid-Stripping-Verfahren entfernt werden.
  • In einigen Ausführungsformen der Erfindung wird über dem Substrat 2004 eine STI 2702 gebildet, um eine oder mehrere Halbleiterfinnen elektrisch zu isolieren. Bei der STI 2702 kann es sich um ein beliebiges geeignetes Dielektrikumsmaterial handeln, zum Beispiel um ein Siliciumoxid, und sie kann durch ein beliebiges geeignetes Verfahren gebildet werden. Die STI 2702 kann beispielsweise durch CVD, FVCD, PECVD, UHVCVD, RTCVD, MOCVD, LPCVD, LRPCVD, ALD, PVD, HDP, chemische Lösungsabscheidung, Aufschleudern von Dielektrika oder andere ähnliche Verfahren gebildet werden. In einigen Ausführungsformen der Erfindung wird die STI überfüllt und anschließend zurückgenommen, beispielsweise durch ein Verfahren des chemisch-mechanischen Planarisierens (CMP).
  • In einigen Ausführungsformen der Erfindung wird die STI 2702 bis unterhalb einer Fläche der ersten Opferschicht 2002 zurückgenommen. Auf diese Weise isoliert die STI 2702 einen oder mehrere Nanoschichtstapel elektrisch. Die STI 2702 kann zum Beispiel durch chemische Oxidentfernung (COR) oder durch Nassätzen mit Fluorwasserstoffsäure (HF) zurückgenommen werden. In einigen Ausführungsformen der Erfindung wird die STI 2702 selektiv gegenüber der Hartmaske 2008 zurückgenommen.
  • 28 zeigt eine Querschnittsansicht der Halbleiterstruktur des „X-FET“-Typs 2000 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Die Halbleiterstruktur des „X-FET“-Typs 2000 kann im Wesentlichen auf eine ähnliche Weise wie die Halbleiterstruktur des „X-FET“-Typs 200 fertiggestellt werden, die in 2A bis 15B dargestellt ist.
  • Wie in 28 dargestellt, umfasst die Halbleiterstruktur des „X-FET“-Typs 2000 ein leitfähiges Gate 2802 und eine Gate-Hartmaske 2804. In einigen Ausführungsformen der Erfindung umfasst die Halbleiterstruktur 2000 ferner S/D-Zonen, innere Abstandhalter, Gate-Abstandhalter, eine Dielektrikumsschicht und (nicht dargestellte) Kontakte. Jedes dieser Merkmale kann aus einem ähnlichen Material und durch ein im Wesentlichen ähnliches Verfahren gebildet werden wie das entsprechende Merkmal in der Halbleiterstruktur des „X-FET“-Typs 200, die in 2A bis 15B dargestellt ist.
  • Wie in 28 dargestellt, kann das leitfähige Gate 2802 über frei liegenden Flächen der Halbleiterschicht 2006 abgeschieden werden. Auf diese Weise definieren der vertikale Abschnitt (z.B. eine vertikale Finne) und horizontale Abschnitte (z.B. Nanoschichten) der Halbleiterschicht 2006 eine Kanalzone des „X-FET“-Typs zwischen den S/D-Zonen. In einigen Ausführungsformen der Erfindung stehen High-k-Dielektrikumsschichten des leitfähigen Gate 2802 in direktem Kontakt mit einer Seitenwand der vertikalen Finne und einer oberen und einer unteren Fläche jeder der einen oder der mehreren Nanoschichten.
  • 29A bis 31B zeigen Querschnittsansichten der Halbleiterstruktur des „X-FET“-Typs 2900 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 29A und 29B veranschaulicht, kann eine teilgefertigte Halbleitereinheit eine Vergrabene Oxidschicht (Buried Oxide, BOX) 2902 umfassen, welche über einem Substrat 2904 ausgebildet ist. Die BOX-Schicht 2902 kann durch bekannte Silicium-auf-Isolator(Silicon-On-Insulator, SOI)-Verfahren gebildet werden und kann zum Beispiel Siliciumdioxid oder Saphir umfassen. Das Substrat 1604 kann aus einem gleichen Material und auf eine ähnliche Weise hergestellt werden wie das Substrat 204, wie in 2B dargestellt.
  • In einigen Ausführungsformen der Erfindung wird über der BOX-Schicht 2902 ein Stapel von einer oder mehreren ersten Halbleiterschichten 2906 gebildet, welche sich mit einer oder mehreren zweiten Halbleiterschichten 2908 abwechseln. Obwohl er zur Vereinfachung der Darstellung als ein Stapel abgebildet ist, der drei erste Halbleiterschichten 2906 aufweist, die sich mit vier zweiten Halbleiterschichten 2908 abwechseln, versteht es sich, dass der Stapel eine beliebige Anzahl an ersten Halbleiterschichten umfassen kann, die sich mit einer entsprechenden Anzahl an zweiten Halbleiterschichten abwechseln. Die ersten Halbleiterschichten 2906 und die zweiten Halbleiterschichten 2908 können auf eine ähnliche Weise gebildet werden wie die Halbleiterschichten 206 bzw. die Opferschichten 208, wie in 2B abgebildet. In einigen Ausführungsformen der Erfindung werden die ersten Halbleiterschichten 2906 aus Silicium hergestellt, während die zweiten Halbleiterschichten 2908 aus Siliciumgermanium hergestellt werden.
  • Jede der ersten Halbleiterschichten 2906 kann eine Höhe im Bereich von 4 nm bis 12 nm, beispielsweise von 7 nm bis 10 nm, aufweisen. In einigen Ausführungsformen der Erfindung weisen die ersten Halbleiterschichten 2906 eine Höhe von etwa 8 nm auf. Jede der zweiten Halbleiterschichten 2908 kann eine Höhe im Bereich von 6 nm bis 40 nm, beispielsweise von 8 nm bis 20 nm, aufweisen. In einigen Ausführungsformen der Erfindung weist jede der zweiten Halbleiterschichten 2908 eine gleiche Höhe wie die ersten Halbleiterschichten 2906 auf. In einigen Ausführungsformen der Erfindung umfassen die zweiten Halbleiterschichten 2908 eine Germaniumkonzentration von 15 bis 35 Prozent, beispielsweise 25 Prozent, wenngleich auch andere Germaniumkonzentrationen vom vorgesehenen Umfang der Erfindung umfasst sind.
  • In einigen Ausführungsformen der Erfindung kann auf der obersten Schicht der zweiten Halbleiterschichten 2908 eine Hartmaske 2910 gebildet werden. In einigen Ausführungsformen der Erfindung umfasst die Hartmaske 2910 ein Nitrid, z.B. Siliciumnitrid. In einigen Ausführungsformen der Erfindung wird die Hartmaske 2910 mit einer Dicke von 40 nm gebildet, wenngleich auch andere Dicken vom vorgesehenen Umfang der Erfindung umfasst sind. In einigen Ausführungsformen der Erfindung kann auf der Hartmaske 2910 eine (nicht dargestellte) zweite Hartmaske gebildet werden, um eine zweischichtige Hartmaske zu bilden. In einigen Ausführungsformen der Erfindung umfasst die zweite Hartmaske ein Oxid, wie zum Beispiel Siliciumdioxid.
  • In einigen Ausführungsformen der Erfindung werden Abschnitte der Hartmaske 2910 entfernt (z.B. strukturiert) und der Stapel von ersten Halbleiterschichten 2906 und zweiten Halbleiterschichten 2908 wird selektiv gegenüber der Hartmaske 2910 strukturiert. Abschnitte der ersten Halbleiterschichten 2906 und der zweiten Halbleiterschichten 2908, die nicht von der strukturierten Hartmaske 2910 bedeckt sind, können durch ein Nassätzen, ein Trockenätzen oder eine Kombination von aufeinander folgendem Nass- und/oder Trockenätzen entfernt werden.
  • 30A und 30B zeigen Querschnittsansichten der Halbleiterstruktur des „X-FET“-Typs 2900 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 30A und 30B veranschaulicht, werden die zweiten Halbleiterschichten 2908 zurückgenommen, um eine oder mehrere Aussparungen 3002 zu bilden.
  • In einigen Ausführungsformen der Erfindung werden die zweiten Halbleiterschichten 2908 selektiv gegenüber den ersten Halbleiterschichten 2906 zurückgenommen. Die zweiten Halbleiterschichten 2908 können durch ein beliebiges geeignetes Verfahren zurückgenommen werden, mit welchem eine Siliciumgermaniumschicht selektiv gegenüber einer Siliciumschicht oder einer Siliciumschicht mit einem niedrigeren Gemaniumgehalt zurückgenommen werden kann. Beispielhafte Verfahren, von denen bekannt ist, dass sie diese Ätzselektivität bieten, umfassen Ätzverfahren mit Fluorwasserstoffsäure, HCI-Gasphasenzusammensetzungen und Chlortrifluorid (CIF3).
  • 31A und 31B zeigen Querschnittsansichten der Halbleiterstruktur des „X-FET“-Typs 2900 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 31A und 31B veranschaulicht, wird die Halbleiterstruktur 2900 einem Temperverfahren unterzogen, wobei das Germanium in den zweiten Halbleiterschichten 2908 gleichmäßig durch die ersten Halbleiterschichten 2906 und die zweiten Halbleiterschichten 2908 diffundiert.
  • Die resultierenden Halbleiterschichten 3102 umfassen Siliciumgermanium mit einer Germaniumkonzentration, die zwischen 0 und der Germaniumkonzentration der zweiten Halbleiterschichten 2908 vor dem Tempern liegt. Wenn es sich beispielsweise bei den zweiten Halbleiterschichten 2908 um SiGe20% (z.B. 20 % Ge) handelt, beträgt die abschließende Germaniumkonzentration in den Halbleiterschichten 3102 weniger als 20 %. In einigen Ausführungsformen der Erfindung kann die Halbleiterstruktur 2900 bei einer Temperatur von etwa 950 °C bis 1150 °C getempert werden.
  • In einigen Ausführungsformen der Erfindung kann die Halbleiterstruktur des „X-FET“-Typs 2900 im Wesentlichen auf eine ähnliche Weise fertiggestellt werden wie die Halbleiterstruktur des „X-FET“-Typs 200, die in 2A bis 15B dargestellt ist. Die Halbleiterstruktur des „X-FET“-Typs 2900 kann ein leitfähiges Gate, eine Gate-SAC-Abdeckung, S/D-Zonen, innere Abstandhalter, Gate-Abstandhalter, eine Dielektrikumsschicht und (nicht dargestellte) Kontakte umfassen. Jedes dieser Merkmale kann aus einem ähnlichen Material und durch ein im Wesentlichen ähnliches Verfahren gebildet werden wie das entsprechende Merkmal in der Halbleiterstruktur des „X-FET“-Typs 200, die in 2A bis 15B dargestellt ist.
  • 32A bis 35B zeigen Querschnittsansichten einer Halbleiterstruktur des „übergangslosen X-FET“-Typs 3200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 32A und 32B veranschaulicht, kann eine teilgefertigte Halbleitereinheit eine BOX-Schicht 3202 umfassen, welche über einem Substrat 3204 ausgebildet ist. Die BOX-Schicht 3202 und das Substrat 3204 können aus einem gleichen Material und auf eine ähnliche Weise hergestellt werden wie die BOX-Schicht 2902 bzw. das Substrat 2904, wie in 29A dargestellt.
  • In einigen Ausführungsformen der Erfindung wird über der BOX-Schicht 3202 ein Stapel von einer oder mehreren ersten Halbleiterschichten 3206 gebildet, welche sich mit einer oder mehreren zweiten Halbleiterschichten 3208 abwechseln. Obwohl er zur Vereinfachung der Darstellung als ein Stapel abgebildet ist, der drei erste Halbleiterschichten 3206 aufweist, die sich mit vier zweiten Halbleiterschichten 3208 abwechseln, versteht es sich, dass der Stapel eine beliebige Anzahl an ersten Halbleiterschichten umfassen kann, die sich mit einer entsprechenden Anzahl an zweiten Halbleiterschichten abwechseln. In einigen Ausführungsformen der Erfindung werden die ersten Halbleiterschichten 3206 aus Silicium hergestellt, während die zweiten Halbleiterschichten 3208 aus dotiertem Silicium hergestellt werden, zum Beispiel aus Bor-dotiertem Silicium.
  • Die zweiten Halbleiterschichten 3208 können durch Epitaxie mit In-situ-Dotierung, Dotierung nach der Epitaxie oder durch Implantation und Plasmadotierung dotiert werden. In einigen Ausführungsformen der Erfindung werden die ersten Halbleiterschichten 3206 und die zweiten Halbleiterschichten 3208 durch ein Epitaxieverfahren gebildet, wobei man nacheinander jede Schicht auf der vorhergehenden Schicht epitaxial anwachsen lässt.
  • Jede der ersten Halbleiterschichten 3206 kann eine Höhe im Bereich von 4 nm bis 12 nm, beispielsweise von 7 nm bis 10 nm, aufweisen. In einigen Ausführungsformen der Erfindung weisen die ersten Halbleiterschichten 3206 eine Höhe von etwa 8 nm auf. Jede der zweiten Halbleiterschichten 3208 kann eine Höhe im Bereich von 6 nm bis 40 nm, beispielsweise von 8 nm bis 20 nm, aufweisen. In einigen Ausführungsformen der Erfindung weist jede der zweiten Halbleiterschichten 3208 eine gleiche Höhe wie die ersten Halbleiterschichten 3206 auf. In einigen Ausführungsformen der Erfindung umfassen die zweiten Halbleiterschichten 3208 eine Bor-Dotierstoffkonzentration im Bereich von 1013 cm-3 bis 1018 cm-3, wenngleich auch andere Bor-Dotierstoffkonzentrationen vom vorgesehenen Umfang der Erfindung umfasst sind.
  • In einigen Ausführungsformen der Erfindung kann auf der obersten Schicht der zweiten Halbleiterschichten 3208 eine Hartmaske 3210 gebildet werden. In einigen Ausführungsformen der Erfindung umfasst die Hartmaske 3210 ein Nitrid, z.B. Siliciumnitrid. In einigen Ausführungsformen der Erfindung wird die Hartmaske 3210 mit einer Dicke von 40 nm gebildet, wenngleich auch andere Dicken vom vorgesehenen Umfang der Erfindung umfasst sind. In einigen Ausführungsformen der Erfindung kann auf der Hartmaske 3210 eine (nicht dargestellte) zweite Hartmaske gebildet werden, um eine zweischichtige Hartmaske zu bilden. In einigen Ausführungsformen der Erfindung umfasst die zweite Hartmaske ein Oxid, zum Beispiel Siliciumdioxid.
  • In einigen Ausführungsformen der Erfindung werden Abschnitte der Hartmaske 3210 entfernt (z.B. strukturiert) und der Stapel von ersten Halbleiterschichten 3206 und zweiten Halbleiterschichten 3208 wird selektiv gegenüber der Hartmaske 3210 strukturiert. Abschnitte der ersten Halbleiterschichten 3206 und der zweiten Halbleiterschichten 3208, die nicht von der strukturierten Hartmaske 3210 bedeckt sind, können durch ein Trockenätzen, ein Nassätzen oder eine Kombination von aufeinander folgendem Nass- und/oder Trockenätzen entfernt werden.
  • 33A und 33B zeigen Querschnittsansichten der Halbleiterstruktur des „übergangslosen X-FET“-Typs 3200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 33A und 33B veranschaulicht, werden die zweiten Halbleiterschichten 3208 zurückgenommen, um eine oder mehrere Aussparungen 3302 zu bilden.
  • In einigen Ausführungsformen der Erfindung werden die zweiten Halbleiterschichten 3208 selektiv gegenüber den ersten Halbleiterschichten 3206 zurückgenommen. Die zweiten Halbleiterschichten 3208 können durch ein beliebiges geeignetes Verfahren zurückgenommen werden, durch welches eine dotierte Siliciumschicht (z.B. ein Bor-dotiertes Silicium) selektiv gegenüber einer Siliciumschicht entfernt werden kann. Beispielhafte Verfahren, von denen bekannt ist, dass sie diese Ätzselektivität bieten, umfassen Ätzverfahren mit Zusammensetzungen auf Ammoniakbasis und Ätzverfahren mit Tetramethylammoniumhydroxid (TMAH oder TMAOH).
  • 34A und 34B zeigen Querschnittsansichten der Halbleiterstruktur des „übergangslosen X-FET“-Typs 3200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 34A und 34B veranschaulicht, wird die Halbleiterstruktur 3200 einem Temperverfahren unterzogen, wobei die Dotierstoffe (z.B. Bor) in den zweiten Halbleiterschichten 3208 gleichmäßig durch die ersten Halbleiterschichten 3206 und die zweiten Halbleiterschichten 3208 diffundieren.
  • Die resultierenden Halbleiterschichten 3402 umfassen dotiertes Silicium mit einer Dotierstoffkonzentration, die zwischen 0 und der Dotierstoffkonzentration der zweiten Halbleiterschichten 3208 vor dem Tempern liegt. Wenn es sich beispielsweise bei den zweiten Halbleiterschichten 2908 um Bor-dotiertes Silicium mit einer Bor-Konzentration von 1015 cm-3 handelt, beträgt die abschließende Bor-Dotierstoffkonzentration in den Halbleiterschichten 3402 weniger als 1015 cm-3. In einigen Ausführungsformen der Erfindung kann die Halbleiterstruktur 3200 bei einer Temperatur von etwa 950 °C bis 1150 °C getempert werden. An diesem Punkt ist die Halbleiterstruktur 3200 eine übergangslose Einheit (manchmal auch als eine übergangsfreie Einheit bezeichnet).
  • 35A und 35B zeigen Querschnittsansichten der Halbleiterstruktur des „übergangslosen X-FET“-Typs 3200 während einer Zwischenoperation eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung. Wie in 35A und 35B veranschaulicht, können die intrinsischen Siliciumkanäle in der Halbleiterstruktur 3200 wiedererlangt werden, wenn keine übergangsfreie Einheit gewünscht ist. In einigen Ausführungsformen der Erfindung wird die Halbleiterstruktur 3200 einer Wasserstoffbehandlung zum Herauspumpen der Dotierstoffe (z.B. Bor) innerhalb der Halbleiterschichten 3402 unterzogen.
  • In einigen Ausführungsformen der Erfindung werden mehrere Halbleiterstrukturen des „übergangslosen X-FET“-Typs gebildet und nur eine Teilgruppe dieser Strukturen wird der Wasserstoffbehandlung unterzogen (z.B. durch Maskieren oder andere Isolierungstechniken). Auf diese Weise können zusammen mit herkömmlichen Halbleiterstrukturen, welche aktive Übergänge aufweisen, einige Halbleiterstrukturen des „übergangslosen X-FET“-Typs gebildet werden.
  • In einigen Ausführungsformen der Erfindung kann die Halbleiterstruktur des „übergangslosen X-FET“-Typs 3200 (oder die herkömmliche Struktur nach einer Wasserstoffbehandlung) im Wesentlichen auf eine ähnliche Weise fertiggestellt werden wie die Halbleiterstruktur des „X-FET“-Typs 200, die in 2A bis 15B dargestellt ist. Die Halbleiterstruktur des „übergangslosen X-FET“-Typs 3200 kann ein leitfähiges Gate, eine SAC-Abdeckung, S/D-Zonen, innere Abstandhalter, Gate-Abstandhalter, eine Dielektrikumsschicht und (nicht dargestellte) Kontakte umfassen. Jedes dieser Merkmale kann aus einem ähnlichen Material und durch ein im Wesentlichen ähnliches Verfahren hergestellt werden wie das entsprechende Merkmal in der Halbleiterstruktur des „X-FET“-Typs 200, die in 2A bis 15B dargestellt ist.
  • 36 zeigt einen Ablaufplan 3600, welcher ein Verfahren zum Bilden einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht. Die Halbleitereinheit kann eine nicht-planare Kanalzone umfassen, welche eine erste Halbleiterschicht, eine zweite Halbleiterschicht und eine finnenförmige Brückenschicht zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht aufweist (wie z.B. in 15A und 15B dargestellt). Äußere Flächen der ersten Halbleiterschicht, der zweiten Halbleiterschicht und der finnenförmigen Brückenzone definieren eine effektive Kanalbreite der nicht-planaren Kanalzone. In einigen Ausführungsformen der Erfindung ist eine Breite der ersten Halbleiterschicht größer als eine Breite der finnenförmigen Brückenzone. In einigen Ausführungsformen der Erfindung ist eine Breite der zweiten Halbleiterschicht größer als eine Breite der finnenförmigen Brückenzone. In einigen Ausführungsformen der Erfindung ist eine Breite der ersten Halbleiterschicht die gleiche wie eine Breite der zweiten Halbleiterschicht.
  • Wie im Block 3602 dargestellt, wird auf einem Substrat eine erste Opferschicht gebildet. Wie im Block 3604 dargestellt, wird auf der ersten Opferschicht ein Nanoschichtstapel gebildet. Der Nanoschichtstapel umfasst eine erste Halbleiterschicht und eine zweite Opferschicht.
  • Im Block 3606 wird auf einem ersten Abschnitt des Nanoschichtstapels ein erster Finnenabstandhalter gebildet. Im Block 3608 wird auf einem zweiten Abschnitt des Nanoschichtstapels ein zweiter Finnenabstandhalter gebildet. Wie im Block 3610 dargestellt, wird ein Graben gebildet, indem ein dritter Abschnitt des Nanoschichtstapels entfernt wird. Der Graben legt eine Fläche der ersten Opferschicht frei. Im Block 3612 wird in dem Graben auf der Fläche der ersten Opferschicht eine zweite Halbleiterschicht gebildet.
  • 37 zeigt einen Ablaufplan 3700, welcher ein Verfahren zum Bilden einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht. Wie im Block 3702 dargestellt, wird auf einem Substrat eine Halbleiterschicht gebildet. Im Block 3704 wird in Nachbarschaft zu der Halbleiterschicht ein Stapel sich abwechselnder Oxidschichten und Nitridschichten gebildet.
  • Wie im Block 3706 dargestellt, werden die Oxidschichten entfernt, um eine Seitenwand der Halbleiterschicht freizulegen. Im Block 3708 wird die freigelegte Seitenwand der Halbleiterschicht zurückgenommen, um einen vertikalen Abschnitt und einen oder mehrere horizontale Abschnitte der Halbleiterschicht zu definieren.
  • 38 zeigt einen Ablaufplan 3800, welcher ein Verfahren zum Bilden einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht. Wie im Block 3802 dargestellt, wird über einem Substrat ein Nanoschichtstapel gebildet. Der Nanoschichtstapel umfasst eine erste Halbleiterschicht und eine zweite Halbleiterschicht. Die zweite Halbleiterschicht umfasst ein erstes Material.
  • Im Block 3804 wird eine Seitenwand der zweiten Halbleiterschicht zurückgenommen. Im Block 3806 wird die Struktur bei einer Temperatur getempert, die so einstellbar ist, dass das erste Material gleichmäßig durch die erste Halbleiterschicht und die zweite Halbleiterschicht diffundiert.
  • 39 zeigt einen Ablaufplan 3900, welcher ein Verfahren zum Bilden einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht. Wie im Block 3902 dargestellt, wird über einem Substrat ein Stapel von sich abwechselnden Halbleiterschichten und dotierten Halbleiterschichten gebildet. Die dotierten Halbleiterschichten umfassen einen Dotierstoff.
  • Wie im Block 3904 dargestellt, wird eine Seitenwand der dotierten Halbleiterschichten zurückgenommen. Im Block 3906 wird die Struktur bei einer Temperatur getempert, die so einstellbar ist, dass der Dotierstoff gleichmäßig durch die Halbleiterschichten und die dotierten Halbleiterschichten diffundiert.
  • 40 zeigt einen Ablaufplan 4000, welcher ein Verfahren zum Bilden einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht. Wie im Block 4002 dargestellt, wird über einem Substrat ein Nanoschichtstapel gebildet. Der Nanoschichtstapel umfasst eine oder mehrere erste Halbleiterschichten und eine oder mehrere erste Opferschichten.
  • Wie im Block 4004 dargestellt, wird ein Graben gebildet, indem ein Abschnitt der einen oder der mehreren ersten Halbleiterschichten und der einen oder der mehreren ersten Opferschichten entfernt wird. Der Graben legt eine Fläche einer untersten Opferschicht der einen oder der mehreren ersten Opferschichten frei. Im Block 4006 wird der Graben mit einer oder mehreren zweiten Halbleiterschichten und einer oder mehreren zweiten Opferschichten gefüllt, so dass jede der einen oder der mehreren zweiten Halbleiterschichten mit einer Seitenwand einer der einen oder der mehreren ersten Halbleiterschichten in Kontakt steht.
  • 41 zeigt einen Ablaufplan 4100, welcher ein Verfahren zum Bilden einer Halbleitereinheit gemäß einer oder mehreren Ausführungsformen der Erfindung veranschaulicht. Wie im Block 4102 dargestellt, wird über einem Substrat eine erste Kanalzone gebildet. Die erste Kanalzone umfasst eine erste vertikale Finne und eine erste Nanoschicht, welche sich von einer Seitenwand der ersten vertikalen Finne aus erstreckt.
  • Wie im Block 4104 dargestellt, wird über der ersten Kanalzone eine zweite Kanalzone gebildet. Die zweite Kanalzone umfasst eine zweite vertikale Finne und eine zweite Nanoschicht, welche sich von einer Seitenwand der zweiten vertikalen Finne aus erstreckt. Im Block 4106 wird über der ersten Kanalzone und der zweiten Kanalzone ein Gate gebildet. Das Gate mit einer obersten Fläche der ersten Kanalzone und einer untersten Fläche der zweiten Kanalzone in Kontakt.
  • Die hierin beschriebenen Verfahren und resultierenden Strukturen können bei der Herstellung von IC-Chips verwendet werden. Die resultierenden IC-Chips können vom Hersteller in roher Wafer-Form (also als ein einzelner Wafer, der mehrere unverkapselte Chips aufweist), als ein bloßer Die oder in einer verkapselten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzel-Chip-Verkapselung (z.B. einem Kunststoffträger mit Zuleitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einer Verkapselung für mehrere Chips (z.B. einem Keramikträger, der Oberflächenverbindungen und/oder vergrabene Verbindungen aufweist) montiert. In jedem Fall wird der Chip dann als Teil (a) eines Zwischenprodukts, z.B. einer Hauptplatine, oder (b) eines Endprodukts mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungseinheiten integriert. Bei dem Endprodukt kann es sich um ein beliebiges Produkt handeln, welches IC-Chips umfasst, was von Spielzeugen und anderen einfachen Anwendungen bis zu hoch entwickelten Computerprodukten reicht, die eine Anzeigevorrichtung, eine Tastatur oder eine andere Eingabeeinheit und einen Zentralprozessor aufweisen.
  • Hierin werden verschiedene Ausführungsformen der vorliegenden Erfindung in Bezug auf die betreffenden Zeichnungen beschrieben. Ohne vom Umfang der vorliegenden Erfindung abzuweichen, können alternative Ausführungsformen entwickelt werden. Obwohl in der folgenden Beschreibung und in den Zeichnungen verschiedene Verbindungen und Positionsbeziehungen (z.B. über, unter, in Nachbarschaft zu usw.) zwischen Elementen ausgeführt werden, erkennt der Fachmann, dass viele der hierin beschriebenen Positionsbeziehungen von der Orientierung unabhängig sind, wenn die beschriebene Funktionalität beibehalten wird, auch wenn die Orientierung verändert wird. Diese Verbindungen und/oder Positionsbeziehungen können, sofern nicht anders angegeben, direkt oder indirekt sein und die vorliegende Erfindung soll in dieser Hinsicht nicht beschränkt sein. In ähnlicher Weise beschreibt der Begriff „gekoppelt“ und Abwandlungen davon das Vorliegen eines Verbindungspfads zwischen zwei Elementen und impliziert nicht eine direkte Verbindung zwischen den Elementen ohne dazwischen angeordnete Elemente/Verbindungen. All diese Abwandlungen sind als ein Teil der Beschreibung anzusehen. Entsprechend kann sich eine Kopplung von Einheiten entweder auf eine direkte oder auf eine indirekte Kopplung beziehen und eine Positionsbeziehung zwischen Einheiten kann eine direkte oder indirekte Positionsbeziehung sein. Als ein Beispiel für eine indirekte Positionsbeziehung umfassen Bezugnahmen in der vorliegenden Beschreibung auf ein Bilden einer Schicht „A“ über einer Schicht „B“ Situationen, bei denen zwischen der Schicht „A“ und der Schicht „B“ eine oder mehrere Zwischenschichten (z.B. eine Schicht „C“) angeordnet sind, solange die relevanten Eigenschaften und Funktionalitäten der Schicht „A“ und der Schicht „B“ nicht durch die Zwischenschicht(en) wesentlich geändert werden.
  • Die folgenden Definitionen und Abkürzungen sind für die Interpretation der Ansprüche und der Beschreibung zu verwenden. Wie hierin verwendet, sollen die Begriffe „weist auf“, „aufweisend“, „umfasst“, „umfassend“, „enthält“ oder „enthaltend“ oder andere Abwandlungen davon ein nicht-exklusives Umfassen abdecken. Beispielsweise ist eine Zusammensetzung, ein Gemisch, ein Prozess, ein Verfahren, ein Gegenstand oder eine Vorrichtung, welcher/welche/welches eine Liste von Elementen aufweist, nicht notwendigerweise auf nur diese Elemente beschränkt, sondern kann andere Elemente umfassen, die nicht ausdrücklich aufgelistet sind oder einer solchen Zusammensetzung, einem solchen Gemisch, einem solchen Verfahren, einem solchen Gegenstand oder einer solchen Vorrichtung innewohnen.
  • Außerdem wird der Begriff „beispielhaft“ hierin so verwendet, dass er „als ein Beispiel, ein Fall oder eine Veranschaulichung dienend“ bedeutet. Eine Ausführungsform oder Ausgestaltung, die hierin als „beispielhaft“ beschrieben wird, ist nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Ausgestaltungen auszulegen. Die Begriffe „mindestens ein“ und „ein oder mehrere“ sind so zu verstehen, dass sie eine beliebige ganze Zahl größer oder gleich Eins umfassen, d.h. Eins, Zwei, Drei, Vier usw. Der Begriff „eine Mehrzahl von“ ist so zu verstehen, dass er eine beliebige ganze Zahl größer oder gleich Zwei umfasst, d.h. Zwei, Drei, Vier, Fünf usw. Der Begriff „Verbindung“ kann eine indirekte „Verbindung“ und eine direkte „Verbindung“ umfassen.
  • Bezugnahmen in der Beschreibung auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“ usw. zeigen an, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft umfassen kann, aber nicht jede Ausführungsform das bestimmte Merkmal, die bestimmte Struktur oder die bestimmte Eigenschaft umfassen muss. Überdies beziehen sich solche Ausdrücke nicht notwendigerweise auf dieselbe Ausführungsform. Ferner wird, wenn ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft in Verbindung mit einer Ausführungsform beschrieben wird, vorgebracht, dass es das Wissen des Fachmanns umfasst, ein solches Merkmal, eine solche Struktur oder eine solche Eigenschaft in Verbindung mit anderen Ausführungsformen zu beeinflussen, ob ausdrücklich beschrieben oder nicht.
  • Für die Zwecke der Beschreibung sollen sich hierin im Folgenden die Begriffe „obere“, „untere“, „rechts“, „links“, „vertikal“, „horizontal“, „oben“, „unten“ und Ableitungen davon auf die beschriebenen Strukturen und Verfahren beziehen, wie sie in den Zeichnungsfiguren orientiert sind. Die Begriffe „über... liegend“, „oben auf“, „auf“, „positioniert auf“ oder „positioniert über“ bedeuten, dass ein erstes Element, z.B. eine erste Struktur, auf einem zweiten Element, z.B. einer zweiten Struktur, vorliegt, wobei zwischen dem ersten Element und dem zweiten Element dazwischen angeordnete Elemente, z.B. eine Grenzflächenstruktur, vorhanden sein können. Der Begriff „direkter Kontakt“ bedeutet, dass ein erstes Element, z.B. eine erste Struktur, und ein zweites Element, z.B. eine zweite Struktur, ohne dazwischen angeordnete leitende, isolierende oder Halbleiterschichten an der Grenzfläche der zwei Elemente verbunden sind.
  • Hierin werden zur Vereinfachung der Beschreibung Begriffe der räumlichen Beziehung, z.B. „unterhalb“, „unter“, „untere“, „oberhalb“, „obere“ und dergleichen verwendet, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Es versteht sich, dass die Begriffe der räumlichen Beziehung zusätzlich zu der Orientierung, die in den Figuren abgebildet sind, andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Einheit umfassen sollen. Wenn beispielsweise die Einheit in den Figuren umgedreht wird, weisen dann Elemente, die als „unterhalb“ oder „unter“ anderen Elementen oder Merkmalen befindlich beschrieben werden, eine Orientierung „oberhalb“ der anderen Elemente oder Merkmale auf. Somit kann der Begriff „unterhalb“ sowohl eine Orientierung oberhalb als auch eine Orientierung unterhalb umfassen. Die Einheit kann anders orientiert sein (um 90 Grad gedreht sein oder andere Orientierungen aufweisen) und die hierin verwendeten Deskriptoren der räumlichen Beziehung sollten entsprechend interpretiert werden.
  • Die Begriffe „etwa“, „im Wesentlichen“, „ungefähr“ und Abwandlungen davon sollen die Größe des Fehlers umfassen, die auf Grundlage der Ausrüstung, die zum Zeitpunkt des Einreichens der Anmeldung verfügbar ist, mit einer Messung der speziellen Größe in Verbindung steht. Beispielsweise kann „etwa“ einen Bereich von ±8 % oder 5 % oder 2 % eines gegebenen Werts umfassen.
  • Der Ausdruck „selektiv gegenüber“, wie zum Beispiel „ein erstes Element selektiv gegenüber einem zweiten Element“ bedeutet, dass das erste Element geätzt werden kann und das zweite Element als ein Ätzstopp fungieren kann.
  • Der Begriff „formangepasst“ (z.B. eine formangepasste Schicht) bedeutet, dass die Dicke der Schicht auf allen Flächen im Wesentlichen die gleiche ist oder dass die Schwankung der Dicke weniger als 15 % der nominalen Dicke der Schicht beträgt.
  • Die Begriffe „epitaxiales Anwachsen und/oder Abscheiden“ und/oder „epitaxial gebildet und/oder angewachsen“ bedeuten das Anwachsen eines Halbleitermaterials (eines kristallinen Materials) auf einer Abscheidungsfläche eines anderen Halbleitermaterials (eines kristallinen Materials), wobei das Halbleitermaterial, das anwächst (kristalline Überschicht), im Wesentlichen die gleichen kristallinen Eigenschaften aufweist wie das Halbleitermaterial der Abscheidungsfläche (Keimmaterial). Bei einem epitaxialen Abscheidungsverfahren können die chemischen Reaktionspartner gesteuert werden, die von den Quellengasen bereitgestellt werden, und die Systemparameter können so eingestellt werden, dass die sich abscheidenden Atome mit ausreichender Energie an der Abscheidungsfläche des Halbleitersubstrats ankommen, um sich auf der Fläche zu bewegen, so dass sich die sich abscheidenden Atome an der Kristallanordnung der Atome der Abscheidungsfläche orientieren. Ein epitaxial angewachsenes Halbleitermaterial kann im Wesentlichen die gleichen kristallinen Eigenschaften aufweisen wie die Abscheidungsfläche, auf welcher das epitaxial angewachsene Material gebildet wird. Beispielsweise nimmt ein epitaxial angewachsenes Halbleitermaterial, welches auf einer Kristallfläche der Orientierung {100} abgeschieden wird, eine Orientierung {100} an. In einigen Ausführungsformen der Erfindung können Verfahren des epitaxialen Anwachsens und/oder Abscheidens selektiv für ein Bilden auf einer Halbleiterfläche sein und es kann Material auf frei liegenden Flächen abgeschieden werden oder nicht, wie z.B. auf Siliciumdioxid- oder Siliciumnitrid-Flächen.
  • Wie hierin bereits angegeben, können herkömmliche Techniken in Bezug auf die Herstellung von Halbleitereinheiten und integrierten Schaltungen (IC) hierin zum Zweck einer knappen Darstellung detailliert beschrieben werden oder nicht. Als Hintergrund wird jedoch eine allgemeinere Beschreibung der Herstellungsverfahren für Halbleitereinheiten gegeben, die beim Realisieren einer oder mehrerer Ausführungsformen der vorliegenden Erfindung angewendet werden können. Obwohl spezielle Herstellungsoperationen, die beim Realisieren einer oder mehrerer Ausführungsformen der vorliegenden Erfindung angewendet werden, einzeln bekannt sein können, ist die beschriebene Kombination von Operationen und/oder resultierenden Strukturen der vorliegenden Erfindung einzigartig. Daher wird bei der einzigartigen Kombination der Operationen, die in Verbindung mit der Herstellung einer Halbleitereinheit gemäß der vorliegenden Erfindung beschrieben wird, eine Vielfalt von einzeln bekannten physikalischen und chemischen Verfahren angewendet, die an einem Halbleitersubstrat (z.B. Silicium) durchgeführt werden und von denen einige in den unmittelbar folgenden Absätzen beschrieben werden.
  • Im Allgemeinen fallen die verschiedenen Verfahren, die angewendet werden, um einen Mikrochip zu bilden, der zu einer IC verkapselt wird, in vier allgemeine Kategorien, nämlich Abscheiden von Dünnschichten, Entfernen/Ätzen, Dotieren von Halbleitern und Strukturieren/Lithographie. Das Abscheiden ist ein beliebiges Verfahren, mit welchem man ein Material auf einem Wafer anwachsen lässt, diesen damit beschichtet oder das Material auf andere Weise auf den Wafer überträgt. Verfügbare Technologien umfassen neben anderen physikalische Abscheidung aus der Gasphase (PVD), chemische Abscheidung aus der Gasphase (CVD), elektrochemische Abscheidung (Electrochemical Deposition, ECD), Molekularstrahlepitaxie (MBE) und als neueres Verfahren Atomschichtabscheidung (ALD). Entfernen/Ätzen ist ein beliebiges Verfahren, mit welchem Material von dem Wafer entfernt wird. Beispiele umfassen Ätzverfahren (nass oder trocken), chemisch-mechanisches Planarisieren (CMP) und dergleichen. Reaktives lonenätzen (RIE) ist beispielsweise eine Art eines Trockenätzens, bei welchem ein chemisch reaktives Plasma verwendet wird, um ein Material zu entfernen, z.B. eine maskierte Struktur eines Halbleitermaterials, indem das Material einem Beschuss von Ionen ausgesetzt wird, welche Teile des Materials aus der dem Beschuss ausgesetzten Fläche herauslösen. Das Plasma wird typischerweise unter niedrigem Druck (Vakuum) durch ein elektromagnetisches Feld erzeugt. Halbleiterdotierung ist die Modifikation elektrischer Eigenschaften durch Dotieren, beispielsweise von Sources und Drains von Transistoren, im Allgemeinen durch Diffusion und/oder durch Ionenimplantation. Diesen Dotierungsverfahren folgt ein Ofen-Tempern oder ein Kurzzeittempern (Rapid Thermal Anneal, RTA). Das Tempern dient dazu, die implantierten Dotierstoffe zu aktivieren. Dünnschichten sowohl von Leitern (z.B. Polysilicium, Aluminium, Kupfer usw.) als auch von Isolatoren (z.B. verschiedenen Formen von Siliciumdioxid, Siliciumnitrid usw.) werden verwendet, um Transistoren und deren Komponenten zu verbinden und zu isolieren. Selektives Dotieren verschiedener Zonen des Halbleitersubstrats ermöglicht, durch das Anlegen von Spannung die Leitfähigkeit des Substrats zu verändern. Durch Erzeugen von Strukturen dieser verschiedenen Komponenten können Millionen von Transistoren gebaut und miteinander verdrahtet werden, um das komplexe Schaltungssystem einer modernen mikroelektronischen Einheit zu bilden. Halbleiterlithographie ist das Bilden von dreidimensionalen Reliefbildern oder Strukturen auf dem Halbleitersubstrat zum anschließenden Übertragen der Struktur auf das Substrat. Bei der Halbleiterlithographie werden die Strukturen durch ein lichtempfindliches Polymer gebildet, welches als ein Photoresist bezeichnet wird. Um die komplexen Strukturen, aus denen ein Transistor aufgebaut ist, und die vielen Leitungen zu bilden, welche die Millionen Transistoren einer Schaltung verbinden, werden Schritte der Lithographie und der Übertragung von Ätzstrukturen mehrfach wiederholt. Jede Struktur, die auf den Wafer gedruckt wird, ist an den zuvor gebildeten Strukturen ausgerichtet und langsam werden die Leiter, die Isolatoren und die selektiv dotierten Zonen aufgebaut, um die fertige Einheit zu bilden.
  • Der Ablaufplan und die Blockschaubilder in den Figuren veranschaulichen mögliche Realisierungen der Herstellungs- und/oder Betriebsverfahren gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. Verschiedene Funktionen/Operationen des Verfahrens sind in dem Ablaufplan durch Blöcke dargestellt. In einigen alternativen Realisierungen können die in den Blöcken angegebenen Funktionen in anderer Reihenfolge auftreten, als in den Figuren angegeben. Beispielsweise können zwei Blöcke, die als aufeinander folgend dargestellt sind, tatsächlich im Wesentlichen gleichzeitig ausgeführt werden oder die Blöcke können manchmal in umgekehrter Reihenfolge ausgeführt werden, was von der betreffenden Funktionalität abhängt.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung sind zu Zwecken der Veranschaulichung gegeben worden, sollen jedoch nicht erschöpfend sein oder auf die beschriebenen Ausführungsformen beschränkt sein. Dem Fachmann werden viele Modifikationen und Abwandlungen ersichtlich sein, ohne vom Umfang und der Idee der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde so gewählt, dass die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber marktüblichen Technologien bestmöglich erläutert werden oder dass anderen Fachleuten ermöglicht wird, die hierin beschriebenen Ausführungsformen zu verstehen.

Claims (25)

  1. Verfahren zum Bilden einer Halbleitereinheit, wobei das Verfahren aufweist: Bilden einer nicht-planaren Kanalzone, welche eine erste Halbleiterschicht, eine zweite Halbleiterschicht und eine finnenförmige Brückenschicht zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht aufweist; wobei das Bilden der nicht-planaren Kanalzone aufweist: Bilden eines Nanoschichtstapels über einem Substrat; Bilden eines Grabens durch Entfernen eines Abschnitts des Nanoschichtstapels; und Bilden einer dritten Halbleiterschicht in dem Graben; wobei äußere Flächen der ersten Halbleiterschicht, der zweiten Halbleiterschicht und der finnenförmigen Brückenzone eine effektive Kanalbreite der nicht-planaren Kanalzone definieren.
  2. Verfahren nach Anspruch 1, ferner aufweisend: Bilden eines ersten Finnenabstandhalters auf einem ersten Abschnitt des Nanoschichtstapels; Bilden eines zweiten Finnenabstandhalters auf einem zweiten Abschnitt des Nanoschichtstapels; und Bilden einer flachen Grabenisolierung an einer Seitenwand des Nanoschichtstapels; wobei sich der erste Finnenabstandhalter an einer Seitenwand der flachen Grabenisolierung befindet.
  3. Verfahren nach Anspruch 1, ferner aufweisend: Bilden einer unteren Opferschicht zwischen dem Nanoschichtstapel und dem Substrat; Entfernen der unteren Opferschicht, um eine Vertiefung zu bilden; und Füllen der Vertiefung mit Abstandhaltermaterial, um einen unteren Abstandhalter zu bilden.
  4. Verfahren nach Anspruch 1, wobei der Nanoschichtstapel eine erste Opferschicht aufweist.
  5. Verfahren nach Anspruch 4, ferner aufweisend: Zurücknehmen einer Seitenwand der ersten Opferschicht; Bilden eines inneren Abstandhalters an der zurückgenommenen Seitenwand der ersten Opferschicht; Entfernen der ersten Opferschicht; und Bilden eines Gate über dem Nanoschichtstapel.
  6. Verfahren zum Bilden einer Halbleitereinheit, wobei das Verfahren aufweist: Bilden einer Halbleiterschicht auf einem Substrat; Bilden eines Stapels sich abwechselnder Oxidschichten und Nitridschichten in Nachbarschaft zu der Halbleiterschicht; Entfernen der Oxidschichten, um eine Seitenwand der Halbleiterschicht freizulegen; und Zurücknehmen der freigelegten Seitenwand der Halbleiterschicht, um einen vertikalen Abschnitt und einen oder mehrere horizontale Abschnitte der Halbleiterschicht zu definieren.
  7. Verfahren nach Anspruch 6, wobei eine oberste Schicht und eine unterste Schicht des Stapels Oxidschichten sind.
  8. Verfahren nach Anspruch 6, wobei der vertikale Abschnitt eine vertikale Finne aufweist und der eine oder die mehreren horizontalen Abschnitte jeweils eine Nanoschicht aufweisen, die sich von einer Seitenwand der vertikalen Finne aus erstreckt.
  9. Verfahren nach Anspruch 8, ferner aufweisend Bilden einer Dielektrikumsschicht zwischen der vertikalen Finne und dem Substrat.
  10. Verfahren nach Anspruch 8, ferner aufweisend Bilden eines Gate über der vertikalen Finne und den Nanoschichten.
  11. Verfahren zum Bilden einer Halbleitereinheit, wobei das Verfahren aufweist: Bilden eines Nanoschichtstapels über einem Substrat, wobei der Nanoschichtstapel eine erste Halbleiterschicht und eine zweite Halbleiterschicht aufweist, wobei die zweite Halbleiterschicht ein erstes Material aufweist; Zurücknehmen einer Seitenwand der zweiten Halbleiterschicht; und Tempern bei einer Temperatur, die so einstellbar ist, dass das erste Material gleichmäßig durch die erste Halbleiterschicht und die zweite Halbleiterschicht diffundiert.
  12. Verfahren nach Anspruch 11, wobei vor dem Tempern die erste Halbleiterschicht Silicium aufweist und die zweite Halbleiterschicht Siliciumgermanium aufweist und wobei das erste Material Germanium ist.
  13. Verfahren nach Anspruch 11, wobei der zurückgenommene Abschnitt der zweiten Halbleiterschicht eine vertikale Finne definiert.
  14. Verfahren nach Anspruch 13, wobei die erste Halbleiterschicht eine Nanoschicht aufweist, welche sich von einer Seitenwand der vertikalen Finne aus erstreckt.
  15. Verfahren nach Anspruch 14, ferner aufweisend Bilden eines Gate über der vertikalen Finne und der Nanoschicht.
  16. Verfahren zum Bilden einer Halbleitereinheit, wobei das Verfahren aufweist: Bilden eines Stapels sich abwechselnder Halbleiterschichten und dotierter Halbleiterschichten über einem Substrat, wobei die dotierten Halbleiterschichten einen Dotierstoff aufweisen; Zurücknehmen einer Seitenwand der dotierten Halbleiterschichten; und Tempern bei einer Temperatur, die so einstellbar ist, dass der Dotierstoff gleichmäßig durch die Halbleiterschichten und die dotierten Halbleiterschichten diffundiert.
  17. Verfahren nach Anspruch 16, ferner aufweisend Entfernen des Dotierstoffs von den Halbleiterschichten und den dotierten Halbleiterschichten.
  18. Verfahren nach Anspruch 17, wobei das Entfernen des Dotierstoffs eine Wasserstoffbehandlung aufweist.
  19. Verfahren nach Anspruch 16, wobei der Dotierstoff Bor aufweist.
  20. Verfahren nach Anspruch 16, ferner aufweisend Bilden eines Gate über den Halbleiterschichten und den dotierten Halbleiterschichten.
  21. Halbleitereinheit, aufweisend: eine Kanalzone über einem Substrat, wobei die Kanalzone eine vertikale Finne und eine oder mehrere vertikal gestapelte Nanoschichten aufweist, wobei sich jede der einen oder der mehreren vertikal gestapelten Nanoschichten von einer Seitenwand der vertikalen Finne aus erstreckt; und ein Gate, welches über der Kanalzone ausgebildet ist, wobei das Gate mit einer Seitenwand der vertikalen Finne und mit einer oberen und einer unteren Fläche jeder der einen oder der mehreren vertikal gestapelten Nanoschichten in Kontakt steht.
  22. Halbleitereinheit nach Anspruch 21, welche ferner einen unteren Abstandhalter zwischen der vertikalen Finne und dem Substrat aufweist.
  23. Halbleitereinheit nach Anspruch 21, ferner aufweisend: eine Source in Nachbarschaft zu einer ersten Seitenwand der einen oder der mehreren vertikal gestapelten Nanoschichten; und einen Drain in Nachbarschaft zu einer zweiten Seitenwand der einen oder der mehreren vertikal gestapelten Nanoschichten.
  24. Halbleitereinheit nach Anspruch 23, ferner aufweisend: einen ersten inneren Abstandhalter zwischen der vertikalen Finne und der Source; und einen zweiten inneren Abstandhalter zwischen der vertikalen Finne und dem Drain.
  25. Halbleitereinheit nach Anspruch 24, wobei der erste innere Abstandhalter zwischen einem Paar der einen oder der mehreren vertikal gestapelten Nanoschichten angeordnet ist.
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