DE102019205650A1 - Nanosheet-Feldeffekttransistor mit einem zweidimensionalen halbleitenden Material - Google Patents

Nanosheet-Feldeffekttransistor mit einem zweidimensionalen halbleitenden Material Download PDF

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Abstract

Strukturen für einen Feldeffekttransistor und Verfahren zum Bilden von Strukturen für einen Feldeffekttransistor. In einem Schichtstapel ist eine Mehrzahl von Kanalschichten angeordnet und ein Source/Drain-Bereich ist mit der Vielzahl von Kanalschichten verbunden. Eine Gatestruktur umfasst eine Mehrzahl von Abschnitten, die jeweils die Mehrzahl von Kanalschichten umgeben. Die Mehrzahl von Kanalschichten umfasst ein zweidimensionales halbleitendes Material.

Description

  • Hintergrund
  • Die vorliegende Erfindung betrifft die Herstellung von Halbleitervorrichtungen und integrierten Schaltungen und insbesondere Strukturen für einen Feldeffekttransistor und Verfahren zum Bilden einer Struktur für einen Feldeffekttransistor.
  • Vorrichtungsstrukturen für einen Feldeffekttransistor umfassen im Allgemeinen ein Source, ein Drain und eine Gateelektrode, die so konfiguriert ist, dass sie den Trägerfluss in einem Kanal schaltet, der in einem zwischen Source und Drain angeordneten Halbleiterkörper gebildet ist. Der Halbleiterkörper und der Kanal eines planaren Feldeffekttransistors sind unterhalb der oberen Oberfläche eines Substrats angeordnet, auf dem die Gateelektrode gelagert ist. Wenn eine Steuerspannung, die eine bestimmte Schwellspannung überschreitet, an die Gateelektrode angelegt wird, erzeugt der Fluss der Träger im Kanal einen Ausgangsstrom der Vorrichtung.
  • Nanosheet-Feldeffekttransistoren wurden als eine Art von nichtplanarem Feldeffekttransistor entwickelt, der eine zusätzliche Erhöhung der Packungsdichte in einer integrierten Schaltung ermöglichen kann. Der Körper eines Nanosheet-Feldeffekttransistors umfasst mehrere Nanosheet-Kanalschichten, die in einem Schichtstapel angeordnet sind. Die Nanosheet-Kanalschichten sind anfänglich in einem Schichtstapel mit Opferschichten angeordnet, die ein Material (z. B. Silizium-Germanium) umfassen, das bezüglich dem Material (z. B. Silizium) selektiv geätzt werden kann, das die Nanosheet-Kanalschichten bildet. Die Opferschichten werden geätzt und entfernt, um die Nanosheet-Kanalschichten freizulegen und Räume für die Bildung eines Gatestapels bereitzustellen. In einer Gate-All-Around-Anordnung können Abschnitte des Gatestapels alle Seiten der einzelnen Nanosheet-Kanalschichten umgeben.
  • Nanosheet-Feldeffekttransistoren können beim Skalieren auf Schwierigkeiten stoßen, da dünner werdende Kanalschichten von Nanosheeten aus Silizium eine Dicke erreichen können, bei der einschränkende Quanteneffekte die Leistung beeinträchtigen. Außerdem können Kurzkanaleffekte das Vermögen einschränken, die Gatelänge weiter zu verkleinern. Daher können Grenzen gegenüber der elektrostatischen Steuerung für Nanosheet-Feldeffekttransistoren mit Kanalschichten aus Nanosheeten von Silizium die Skalierung begrenzen.
  • Zusammenfassung
  • In Ausführungsformen der Erfindung wird eine Struktur für einen Feldeffekttransistor bereitgestellt. Die Struktur umfasst eine Mehrzahl von Kanalschichten, die in einem Schichtstapel angeordnet sind, einen Source/Drain-Bereich, der mit der Mehrzahl von Kanalschichten verbunden ist, und eine Gatestruktur mit einer Mehrzahl von Abschnitten, die jeweils die Mehrzahl von Kanalschichten umgeben. Die Mehrzahl von Kanalschichten besteht aus einem zweidimensionalen halbleitenden Material.
  • In Ausführungsformen der Erfindung wird ein Verfahren zum Bilden eines Feldeffekttransistors bereitgestellt. Das Verfahren umfasst ein Bilden einer Mehrzahl von Nanosheet-Kanalschichten, die in einem Schichtstapel angeordnet sind, und das Ausbilden einer Gatestruktur mit einer Mehrzahl von Abschnitten, die jeweils die Mehrzahl von Nanosheet-Kanalschichten umgeben. Nach dem Bilden der Gatestruktur werden die mehreren Nanosheet-Kanalschichten entfernt, um mehrere Räume zwischen den mehreren Abschnitten der Gatestruktur zu bilden. Das Verfahren umfasst ferner das Abscheiden eines zweidimensionalen halbleitenden Materials in den mehreren Räumen zwischen den mehreren Abschnitten der Gatestruktur, um mehrere Austauschkanalschichten zu bilden.
  • Figurenliste
  • Die beigefügten Zeichnungen, die von dieser Beschreibung umfasst werden und einen Teil davon bilden, veranschaulichen verschiedene Ausführungsformen der Erfindung und dienen zusammen mit einer oben gegebenen allgemeinen Beschreibung und der unten angegebenen ausführlichen Beschreibung zur Erläuterung der Ausführungsformen der Erfindung.
    • 1 ist eine Draufsicht auf eine Vorrichtungsstruktur in einer anfänglichen Fertigungsphase des Verarbeitungsverfahrens gemäß Ausführungsformen der Erfindung.
    • 2 ist eine Querschnittsansicht im Allgemeinen entlang der Linie 2-2 in 1.
    • 2A ist eine Querschnittsansicht, die allgemein entlang der Linie 2A-2A in 1 aufgenommen ist.
    • 3 - 11 sind Querschnittsansichten der Vorrichtungsstruktur in aufeinanderfolgenden Fertigungsphasen des Verarbeitungsverfahrens nach 2.
    • 6A ist eine vergrößerte Ansicht eines Abschnitts von 6.
    • 9A ist eine vergrößerte Ansicht eines Abschnitts von 9.
    • 9B ist eine vergrößerte Ansicht ähnlich zu 9A einer Vorrichtungsstruktur, die durch ein Verarbeitungsverfahren gemäß alternativen Ausführungsformen der Erfindung hergestellt wurde.
    • 9C ist eine vergrößerte Ansicht ähnlich zu 9A einer Vorrichtungsstruktur, die durch ein Verarbeitungsverfahren gemäß alternativen Ausführungsformen der Erfindung hergestellt wurde.
  • Detaillierte Beschreibung
  • Mit Bezug auf die 1, 2, 2A und gemäß Ausführungsformen der Erfindung sind Nanosheet-Kanalschichten 10 und Opferschichten 12 in einem strukturierten Schichtstapel 16 auf einem Substrat 14 angeordnet. Das Substrat 14 kann aus einem Halbleitermaterial gebildet sein, wie z. B. kristallines Silizium. Die Nanosheet-Kanalschichten 10 und Opferschichten 12 können auf dem Substrat 14 durch einen epitaktischen Wachstumsprozess gebildet werden, während dem sich die Zusammensetzung abwechselt, während die Schichten 10, 12 gebildet werden, und sie können unter Verwendung eines Lithographie- und Ätzprozesses zur Bildung des Schichtstapels 16 strukturiert werden. Die Anzahl der Nanosheet-Kanalschichten 10 und der Opferschichten 12 im Schichtstapel 16 kann sich von der Anzahl in der dargestellten repräsentativen Ausführungsform unterscheiden und kann insbesondere durch Hinzufügen von Paaren von Nanosheet-Kanalschichten 10 und Opferschichten 12 zu dem strukturierten Schichtstapel 16 größer sein als die Anzahl in der repräsentativen Ausführungsform. Die Nanosheet-Kanalschichten 10 und Opferschichten 12 können verwendet werden, um einen Nanosheet-Feldeffekttransistor eines gegebenen Leitfähigkeitstyps zu bilden, wie z. B. einen Nanosheet-Feldeffekttransistor vom p-Typ oder einen Nanosheet-Feldeffekttransistor vom n-Typ.
  • Die Nanosheet-Kanalschichten 10 sind aus einem Halbleitermaterial gebildet und die Opferschichten 12 sind aus einem Halbleitermaterial mit einer Zusammensetzung gebildet, die so ausgewählt ist, dass sie bezüglich dem Halbleitermaterial der Nanosheet-Kanalschichten 10 selektiv entfernt wird. Wie hierin verwendet bezeichnet der Begriff „selektiv“ in Bezug auf einen Materialentfernungsprozess (z. B. Ätzen), dass bei einer geeigneten Wahl des Ätzmittels die Materialentfernungsrate (d. h. Ätzrate) für das Zielmaterial mindestens größer ist als die Entfernungsrate für ein anderes Material, das dem Materialentfernungsprozess ausgesetzt ist. Die jeweiligen Zusammensetzungen der Schichten 10, 12 werden während des epitaktischen Wachstums ausgewählt. In einer Ausführungsform kann das Halbleitermaterial, das die Nanosheet-Kanalschichten 10 bildet, Silizium (Si) sein, und das Halbleitermaterial, das die Opferschichten 12 bildet, kann Silizium-Germanium (SiGe) sein, das aufgrund des Germanium-Gehalts mit einer höheren Geschwindigkeit als Silizium ätzt. In einer Ausführungsform kann der Germaniumgehalt der Opferschichten 12 von zwanzig Prozent (25%) bis fünfunddreißig Prozent (35%) reichen.
  • Die Nanosheet-Kanalschichten 10 sind dünner als die Opferschichten 12. In dieser Hinsicht ist die Dicke t1 der Nanosheet-Kanalschichten 10 geringer als die Dicke t2 der Opferschichten 12. Anders als bei herkömmlichen Konstruktionen für einen Nanosheet-Feldeffekttransistor sind die Nanosheet-Kanalschichten 10 Opferschichten und sind daher in der fertigen Vorrichtungsstruktur nicht vorhanden. Die verringerte Dicke der Nanosheet-Kanalschichten 10 fördert ihre Ersetzung durch Schichten aus einem halbleitenden Material, die dünner sind als die Nanosheet-Kanalschichten 10 in herkömmlichen Nanosheet-Feldeffekttransistoren.
  • Unter dem strukturierten Schichtstapel 16 ist eine dielektrische Schicht 18 angeordnet, so dass der Schichtstapel 16 von dem Substrat 14 elektrisch isoliert ist. Dielektrische Materialien, die für die dielektrische Schicht 18 geeignet sind, umfassen Siliziumdioxid (SiO2), jedoch ohne Beschränkung, SiBCN, SiOC und SiOCN. Das dielektrische Material der dielektrischen Schicht 18 kann eine Opferschicht (nicht gezeigt) ersetzen, die anfänglich zwischen dem Schichtstapel 16 und dem Substrat 14 nach einem epitaktischen Wachstum angeordnet ist. Flachgrabenisolationsbereiche 19 sind in dem Substrat 14 um den strukturierten Schichtstapel 16 herum angeordnet und können durch eine Technik der Flachgrabenisolation (STI) gebildet werden. Alternativ kann anstelle davon, dass das Substrat 14 ein Bulk-Substrat ist, das Substrat 14 ein Silizium-auf-Isolator-Substrat (SOI-Substrat) sein und der strukturierte Schichtstapel 16 kann, ohne dass Flachgrabenisolationen 19 notwendig sind oder dass es erforderlich ist, dass die dielektrische Schicht 18 gebildet wird, direkt auf der vergrabenen Oxidschicht des Substrats 14 angeordnet sein.
  • Es werden Opfergatestrukturen 20, 21 gebildet, die sich mit dem strukturierten Schichtstapel 16 überlappen und um diese wickeln. Die Opfergatestrukturen 20, 21 weisen eine beabstandete Anordnung entlang der Länge des Schichtstapels 16 auf und sind quer zu dem Schichtstapel 16 ausgerichtet. Die Opfergatestrukturen 20, 21 können eine an den strukturierten Schichtstapel 16 angrenzende dünne Oxidschicht und eine dickere Schicht umfassen, die ein Opfermaterial wie amorphes Silizium umfasst. Die Opfergatestrukturen 20, 21 werden aus diesen konstituierenden Schichten durch ein reaktives lonenätzen (RIE) unter Verwendung einer Hartmaske strukturiert. Die Opfergatestrukturen 20, 21 können entlang ihrer Länge geschnitten werden, um die Positionen einzelner Feldeffekttransistoren zu definieren, und/oder die Opfergatestrukturen 20, 21 können sich mit zusätzlichen Schichtstapeln überlappen, die dem Schichtstapel 16 ähnlich sind. Die Opfergatestrukturen 20, 21 sind von einer Hartmaskenkappe 22 bedeckt, die an ihren jeweiligen oberen Oberflächen angeordnet ist. Die Hartmaskenabdeckung 22 kann wenigstens ein dielektrisches Material umfassen, wie beispielsweise eine mehrlagige Kombination aus Siliziumdioxid und Siliziumnitrid, und kann einen Rest der Hartmaske aus dem Lithographie- und Ätzprozess darstellen, der verwendet wird, um die Opfergatestrukturen 20, 21 zu bilden.
  • An den Seitenwänden der Opfergatestrukturen 20, 21 sind Seitenwandabstandshalter 24 gebildet. Die Seitenwandabstandshalter 24 können durch ein Abscheiden einer konformen Schicht aus einem dielektrischen Material, wie etwa SiBCN, und ein Ätzen der konformen Schicht mit einem gerichteten Ätzprozess gebildet werden, wie z. B. ein reaktives lonenätzen (RIE).
  • Mit Bezug auf 3, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 2 beziehen, und in einer nachfolgenden Fertigungsstufe des Verarbeitungsverfahrens wird der Schichtstapel 16 strukturiert, um Körpermerkmale 26, 27 zu bilden, die jeweils einen Schichtstapel aus strukturierten Nanosheet-Kanalschichten 10 und Opferschichten 12 umfassen. Der Schichtstapel 16 kann durch einen selbstausgerichteten Ätzprozess strukturiert werden, in dem die jeweiligen Opfergatestrukturen 20, 21 als eine Ätzmaske fungieren. Der selbstausgerichtete Ätzprozess, der ein reaktiver lonenätzprozess (RIE-Prozess) sein kann, kann wenigstens eine Ätzchemie verwendet werden, um den Schichtstapel 16 zu ätzen. Das Strukturieren entfernt vollständig den Schichtstapel 16 von Bereichen, die sich neben den Körpermerkmalen 26, 27 und Opfergatestrukturen 20,21 befinden. Die gestapelte Anordnung des Körpermerkmals 26 und der Opfergatestruktur 20 ist von der gestapelten Anordnung des Körpermerkmals 27 und der Opfergatestruktur 21 durch einen Spalt getrennt.
  • Nach der Bildung der Körpermerkmale 26, 27 werden die Opferschichten 12 relativ zu den Nanosheet-Kanalschichten 10 mit einem trockenen oder nassen isotropen Ätzprozess seitlich ausgespart, der das Halbleitermaterial, das die Opferschichten 12 bildet, selektiv bezüglich dem Halbleitermaterial ätzt, das die Nanosheet-Kanalschichten 10 bildet. Das seitliche Aussparen der Opferschichten 12 erzeugt Vertiefungen in den Seitenwänden der Körpermerkmale 26, 27, da die Nanosheet-Kanalschichten 10 aufgrund der Ätzselektivität des isotropen Ätzprozesses nicht seitlich ausgespart werden.
  • Anschließend werden innere Abstandshalter 30 in den Vertiefungen neben den ausgesparten Enden der Opferschichten 12 gebildet. Die inneren Abstandshalter 30 können durch Abscheiden einer konformen Schicht 32 gebildet werden, die aus einem dielektrischen Material gebildet ist, wie Siliziumnitrid (Si3N4) durch eine Atomlagenabscheidung (ALD), das die Vertiefungen in den Seitenwänden der Körpermerkmale 26, 27 durch Abschnürung füllt. Die konforme Schicht 32 bedeckt die dielektrische Schicht 18, die Opfergatestruktur 20, 21 und ihre Hartmaskenkappen 22 und die Körpermerkmale 26, 27. Im Gegensatz zu einem herkömmlichen Prozessablauf wird die konforme Schicht 32 jedoch nicht geätzt und außerhalb der Vertiefungen entfernt.
  • Unter Bezugnahme auf 4, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 3 beziehen, und in einer nachfolgenden Fertigungsstufe des Verarbeitungsverfahrens wird eine dielektrische Zwischenschicht 34 abgeschieden und mittels chemisch-mechanischem Polieren (CMP) planarisiert. Die dielektrische Zwischenschicht 34 kann aus einem dielektrischen Material gebildet sein, wie Siliziumdioxid (SiO2). Ein Abschnitt der dielektrischen Zwischenschicht 34 befindet sich in dem Spalt, der die Opfergatestruktur 20 und das Körpermerkmal 26 von der Opfergatestruktur 21 und dem Körpermerkmal 27 trennt. Das Planarisieren kann auch die Hartmaskenkappen 22 von den Opfergatestrukturen 20, 21 entfernen und dadurch die Opfergatestrukturen 20, 21 freilegen.
  • Unter Bezugnahme auf 5, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 4 beziehen, und in einer nachfolgenden Fertigungsphase des Verarbeitungsverfahrens werden das Opfermaterial und die dünne Oxidschicht der Opfergatestrukturen 20, 21 mit wenigstens einem Ätzprozess entfernt. Die Opferschichten 12 werden anschließend mit einem Ätzprozess entfernt, der das Material der Opferschichten 12 bezüglich den Materialien der Nanosheet-Kanalschichten 10 und der inneren Abstandshalter 30 selektiv entfernt. Der Ätzprozess kann zum Beispiel ein nasses SC1-Ätzen oder ein trockenes Dampfphasen-HCI-Ätzen sein. Das Entfernen der Opferschichten 12 setzt die Nanosheet-Kanalschichten 10 frei und öffnet Räume, die die Nanosheet-Kanalschichten 10 jedes der Körpermerkmale 26, 27 umgeben. Die Nanosheet-Kanalschichten 10 sind an gegenüberliegenden Enden durch die inneren Abstandshalter 30 verankert.
  • Mit Bezug auf die 6, 6A, in denen sich gleiche Bezugszeichen auf gleiche Merkmale in 5 beziehen, und in einer nachfolgenden Fertigungsstufe des Verarbeitungsverfahrens werden nach dem Entfernen der Opfergatestrukturen 20 und dem Entfernen der Opferschichten 12 zum Freilegen der Nanosheet-Kanalschichten 10 der Körpermerkmale 26, 27 die Gatestrukturen 36, 38 als Teil von einem Austausch-Gate-Prozess zum Herstellen eines Multi-Gate-Nanosheet-Feldeffekttransistors gebildet. Jede der Gatestrukturen 36, 38 kann aus einem Gatestapel gebildet sein, der eine Grenzflächenschicht 35, eine Gatedielektrikumsschicht 37 und eine Metallgateelektrode 39 umfasst. Die Grenzflächenschicht 35 bedeckt die äußeren Oberflächen der Nanosheet-Kanalschichten 10 und die Gatedielektrikumsschicht 37 ist in dem Gatestapel zwischen der Metallgateelektrode 39 und der Schnittstellenschicht 35 angeordnet. Abschnitte der Gatestruktur 36 und Abschnitte der Gatestruktur 38 befinden sich in den Räumen, die zuvor von den entfernten Opferschichten 12 eingenommen wurden. Diese Abschnitte der Gatestrukturen 36, 38 umgeben jeweilige Außenflächen der Nanosheet-Kanalschichten 10 der verschiedenen Körpermerkmale 26, 27 in einer Gate-All-Around-Anordnung (GAA). Selbstausgerichtete Kontaktkappen (SAC) 40, die aus einem dielektrischen Material gebildet sind, wie etwa Siliziumnitrid (Si3N4), sind in den Räumen zwischen den Seitenwandabstandshaltern 24 über jeder der Gatestrukturen 36, 38 gebildet.
  • Die Grenzflächenschicht 35 kann aus einem dielektrischen Material gebildet sein, wie etwa einem Oxid von Silizium (z. B. Siliziumdioxid (SiO2)). Die Gatedielektrikumsschicht 37 kann aus einem dielektrischen Material gebildet sein, beispielsweise einem dielektrischen Material mit hoher Dielektrizitätskonstante, wie Hafniumoxid (HfO2). Die Metallgateelektrode 39 umfasst eine oder mehrere konforme Barrierenmetallschichten und/oder Austrittsarbeitsfunktionsschichten, wie beispielsweise Schichten aus Titanaluminiumkarbid (TiAIC) und/oder Titannitrid (TiN), und eine Metallgatefüllschicht aus einem Leiter, wie Wolfram (W). Die Metallgateelektrode 39 kann verschiedene Kombinationen der konformen Barrierenmetallschichten und/oder Austrittsarbeitsmetallschichten umfassen. Beispielsweise kann die Metallgateelektrode 39 konforme Austrittsarbeitsfunktionsschichten aufweisen, die für einen Nanosheet-Feldeffekttransistor vom p-Typ charakteristisch sind. Als ein anderes Beispiel kann die Metallgateelektrode 39 Metallschichten mit konformer Austrittsarbeit aufweisen, die für einen Nanosheet-Feldeffekttransistor vom n-Typ charakteristisch sind.
  • Mit Bezug auf 7, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 6 beziehen, und in einer nachfolgenden Fertigungsphase des Verarbeitungsverfahrens wird die dielektrische Zwischenschicht 34 mit einem Ätzprozess entfernt, der die konforme Schicht 32 freilegt. Die freiliegende konforme Schicht 32 wird mit einem Ätzprozess entfernt, beispielsweise einem nasschemischen Ätzprozess unter Verwendung einer erhitzten Lösung, die Phosphorsäure (H3PO4) umfasst, wobei die inneren Abstandshalter 30 die Vertiefungen in den Seitenwänden der Körpermerkmale 26, 27 füllen. Durch das Entfernen der konformen Schicht 32 werden die äußeren Oberflächen der Nanosheet-Kanalschichten 10 freigelegt.
  • Mit Bezug auf 8, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 7 beziehen, und in einer nachfolgenden Fertigungsphase des Verarbeitungsverfahrens werden die Nanosheet-Kanalschichten 10 mit einem Ätzprozess entfernt, wodurch die Nanosheet-Kanalschichten 10 bezüglich dem Material der Grenzflächenschicht 35 der Gatestrukturen 36, 38 entfernt werden. Der Ätzprozess kann ein entfernter durch Plasma unterstützter Trockenätzprozess (z. B. ein Frontier-Ätzen) sein, der die Nanosheet-Kanalschichten 10 Radikalen (d. h. ungeladenen oder neutralen Atome) aussetzt, die aus einem Gasgemisch aus Stickstofftrifluorid (NF3) und Wasserstoff erzeugt werden (H2). Die Entfernung der Nanosheet-Kanalschichten 10 bildet Räume 42, die zwischen den Abschnitten der Gatestrukturen 36, 38 angeordnet sind. Die Räume 42 weisen eine Höhe auf, die gleich der Dicke der Nanosheet-Kanalschichten 10 ist, die entfernt wurden. In einer Ausführungsform kann die Höhe der Räume 42 in einer Größenordnung von einem (1) Nanometer bis drei (3) Nanometern liegen.
  • Mit Bezug auf die 9, 9A, in denen sich gleiche Bezugszeichen auf gleiche Merkmale in 8 beziehen, und in einer nachfolgenden Fertigungsphase des Verarbeitungsverfahrens wird ein zweidimensionales (2D) halbleitendes Material konform abgeschieden, das die Räume 42 zumindest teilweise füllt, um Austauschkanalschichten 44 zu bilden, die von den Abschnitten der Gatestrukturen 36, 38 umgeben sind und die eine durchgehende Schicht 46 bildet, die sich um die Seitenwandabstandshalter 24, die inneren Abstandshalter 30 und die Kappen 40 wickelt und sich auf der dielektrischen Schicht 18 bildet. Die Austauschkanalschichten 44 umfassen Abschnitte des zweidimensionalen halbleitenden Materials, die in den Räumen 42 auf der Grenzflächenschicht 35 der Gatestrukturen 36, 38 abgeschieden werden. In einer Ausführungsform füllt das halbleitende 2D-Material die Zwischenräume 42 vollständig aus, um die Austauschkanalschichten 44 zu bilden, so dass die Austauschkanalschichten 44 eine Dicke haben, die gleich ist die Höhe der Räume 42, die in der Größenordnung von einem (1) Nanometer bis drei (3) Nanometern liegt.
  • Das zweidimensionale halbleitende Material kann eine dünne konforme Beschichtung sein, die beispielsweise durch eine Atomlagenabscheidung (ALD) oder chemische Gasphasenabscheidung (CVD) abgeschieden wird, vorzugsweise bei einer Temperatur von weniger als 500°C (z. B. im Bereich von 450°C bis 500°C), um eine Metalldiffusion in den Gatestrukturen 36, 38 zu vermeiden. In einer Ausführungsform kann das zweidimensionale halbleitende Material aus einem Übergangsmetall-Dichalcogenid bestehen, das ein Übergangsmetall (z. B. Molybdän (Mo) oder Wolfram (W)) und ein Chalkogenatom (Schwefel (S), Selen (Se) oder Tellur (Te)) umfasst. Beispielhafte Übergangsmetall-Dichalcogenide umfassen, jedoch ohne Beschränkung, Molybdändisulfid (MoS2), Hafniumdisulfid (HfS2), Zirkondisulfid (ZrS2), Wolframdisulfid (WS2), Zinnsulfid (SnS) und Wolframdiselenid (WSe2). In einer alternativen Ausführungsform kann das zweidimensionale halbleitende Material aus Graphen (C) gebildet sein. In einer alternativen Ausführungsform kann das zweidimensionale halbleitende Material durch eine Ladungsträgerbeweglichkeit gekennzeichnet sein, die größer ist als die Ladungsträgerbeweglichkeit von Silizium. Das zweidimensionale halbleitende Material und insbesondere das zweidimensionale halbleitende Material, das in jeder der Austauschkanalschichten 44 gebildet ist, kann eine einzelne Monoschicht von Atomen enthalten, die in einer dünnen Schicht angeordnet sind.
  • Das zweidimensionale halbleitende Material in der Schicht 46 kann dotiert sein, um seine elektrische Leitfähigkeit zu erhöhen. In einer Ausführungsform kann das zweidimensionale halbleitende Material in der Schicht 46 nach seiner Abscheidung dotiert werden. In einer Ausführungsform kann das zweidimensionale halbleitende Material in der Schicht 46 durch einen zerstörungsfreien Prozess, beispielsweise durch einen Plasmadotierungsprozess, dotiert werden. In einer Ausführungsform kann das zweidimensionale halbleitende Material in der Schicht 46 mit einem Dotierstoff vom p-Typ aus der Gruppe III des Periodensystems (z. B. Bor (B), Aluminium (AI), Gallium (Ga) und/oder Indium) dotiert sein (In)), das die elektrische Leitfähigkeit vom p-Typ liefert. In einer Ausführungsform kann das zweidimensionale halbleitende Material in der Schicht 46 mit einem Dotierstoff vom n-Typ aus der Gruppe V des Periodensystems (z. B. Phosphor (P) und/oder Arsen (As)) dotiert sein, der eine elektrische Leitfähigkeit vom n-Typ bereitstellt.
  • In einer alternativen Ausführungsform, und wie in 9B gezeigt ist, kann die abgeschiedene Dicke des zweidimensionalen halbleitenden Materials so gesteuert werden, dass die Räume 42 nur teilweise mit dem zweidimensionalen halbleitenden Material gefüllt sind. Das zweidimensionale halbleitende Material in jedem der Räume 42 bildet Abschnitte 44a, 44b, die eine Austauschkanalschicht bilden. Die Abschnitte 44a, 44b aus einem zweidimensionalen halbleitenden Material bilden auf den Zwischenschichten 35 die Abschnitte der Gatestrukturen 36 und 38, die oberhalb und unterhalb der Räume 42 angeordnet sind. In einer Ausführungsform kann jeder der Abschnitte 44a, 44b des zweidimensionalen halbleitenden Materials eine einzelne Monoschicht aus Atomen enthalten, die in einer dünnen Schicht angeordnet sind. Das zweidimensionale halbleitende Material in den Abschnitten 44a, 44b von jeder Austauschkanalschicht wird in einer vertikalen Richtung durch einen Luftspalt 48 getrennt, der sich aus der teilweisen Füllung der Räume 42 ergibt. Als Ergebnis umfasst ein Abschnitt von jedem Raum 42 einen der beiden Luftspalte 48.
  • In einer alternativen Ausführungsform, und wie in 9C gezeigt ist, kann die abgeschiedene Dicke des zweidimensionalen halbleitenden Materials so gesteuert werden, dass die Räume 42 teilweise mit dem zweidimensionalen halbleitenden Material gefüllt sind. Das zweidimensionale halbleitende Material in jedem der Räume 42 bildet die Abschnitte 44a, 44b einer Austauschkanalschicht. Die Abschnitte 44a, 44b aus einem zweidimensionalen halbleitenden Material bilden auf den Zwischenschichten 35 die Abschnitte der Gatestrukturen 36 und 38, die oberhalb und unterhalb der Räume 42 angeordnet sind. In einer Ausführungsform kann jeder der Abschnitte 44a, 44b des zweidimensionalen halbleitenden Materials eine einzelne Monoschicht aus Atomen umfassen, die in einer dünnen Schicht angeordnet sind. Eine dielektrische Schicht 50 kann in einem Abschnitt von jedem Raum 42 gebildet sein, der die Abschnitte 44a, 44b von jeder Austauschkanalschicht trennt. Die dielektrische Schicht 50 kann aus einem dielektrischen Material gebildet sein, wie beispielsweise SiO2, SiOC, SiOCN, SiBCN usw.
  • Mit Bezug auf 10, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 9 beziehen, und in einer nachfolgenden Fertigungsphase des Verarbeitungsverfahrens werden untere Source/Drain-Kontakte 52 gebildet, die mit dem zweidimensionalen halbleitenden Material in der Schicht 46 gekoppelt sind und die, mittels Erweiterung, durch die Schicht 46 mit dem zweidimensionalen halbleitenden Material in den Austauschkanalschichten 44 gekoppelt werden. Die unteren Source/Drain-Kontakte 52 können einen Leiter, wie etwa ein Metall wie Wolfram (W) oder Titannitrid (TiN), umfassen, der abgeschieden und mit einem Rückätzprozess ausgespart wird. Das zweidimensionale halbleitende Material in der Schicht 46, das dotiert sein kann, weist eine U-Form mit vertikalen Abschnitten auf, die durch einen unteren horizontalen Abschnitt auf der dielektrischen Schicht 18 verbunden sind, und wickelt sich um den Leiter, der in jedem unteren Source/Drain-Kontakt 52 gebildet ist. Diese Beziehung maximiert die Kontaktfläche, wodurch der Source/Drain-Kontaktwiderstand verringert werden kann.
  • Die Schicht 46 kann nach dem Bilden der unteren Source/Drain-Kontakte 52 unter Verwendung eines isotropen Ätzprozesses abgeschrägt werden, um die miteinander verbundenen horizontalen und vertikalen Abschnitte aus einem zweidimensionalen halbleitenden Material bereitzustellen. Jede Gruppe von miteinander verbundenen horizontalen und vertikalen Abschnitten eines zweidimensionalen halbleitenden Materials stellt einen Source/Drain-Bereich des Nanosheet-Feldeffekttransistors bereit. Gemäß der Verwendung hierin bedeutet der Begriff „Source/Drain-Bereich“ miteinander verbundene horizontale und vertikale Abschnitte des zweidimensionalen halbleitenden Materials, die entweder als Source oder als Drain eines Nanosheet-Feldeffekttransistors fungieren können.
  • Unter Bezugnahme auf 11, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 10 beziehen, und in einer nachfolgenden Fertigungsphase des Verarbeitungsverfahrens wird eine dielektrische Zwischenschicht 54 abgeschieden und durch ein chemischmechanisches Polieren (CMP) planarisiert. Die dielektrische Zwischenschicht 54 kann aus einem dielektrischen Material wie Siliziumdioxid (SiO2) gebildet sein. Obere Kontakte 56, die aus einem Metall (z. B. Wolfram (W)) gebildet sein können, sind innerhalb von Kontaktöffnungen gebildet, die in die dielektrische Zwischenschicht 54 geätzten sind und sich vertikal durch die dielektrische Zwischenschicht 54 erstrecken, um die unteren Source/Drain-Kontakte 52 zu kontaktieren.
  • Der fertiggestellte Nanosheet-Feldeffekttransistor umfasst Austauschkanalschichten 44, die ein zweidimensionales halbleitendes Material umfassen, anstelle eines Halbleitermaterials (z. B. Silizium), das die Kanalschicht eines herkömmlichen Nanosheet-Feldeffekttransistors bereitstellt. Die Ersetzung des zweidimensionalen halbleitenden Materials kann eine verbesserte elektrostatische Steuerung bewirken und kann eine weitere Skalierung der Gatelänge und eine Skalierung mit Skalierung des kontaktiertem Poly-Abstands (contacted poly pitch, CPP) ermöglichen. Die Anordnung der Schicht 46 und der unteren Source/Drain-Kontakte 52 stellt einen Rundumkontakt (wrap-around-contact, WAC) bereit, der den Kontaktwiderstand verbessern kann. Da die Source/Drain-Bereiche kein epitaktisches Halbleitermaterial umfassen, wie bei herkömmlichen Nanosheet-Feldeffekttransistoren, ist der Nanosheet-Feldeffekttransistor, der die Austauschkanalschichten 44 aus zweidimensionalem halbleitendem Material umfasst, ohne Verbindungsstellen gebildet. Entweder können Nanosheet-Feldeffekttransistoren vom n-Typ oder vom p-Typ durch Einstellen der Dotierung des zweidimensionalen halbleitenden Materials in der Schicht 46 und des Metalls gebildet werden, das zur Bildung der unteren Source/Drain-Kontakte 52 verwendet wird.
  • Die oben beschriebenen Verfahren werden bei der Herstellung von integrierten Schaltungschips verwendet. Die resultierenden integrierten Schaltungschips können vom Hersteller in der Form von rohen Wafern (z. B. als ein einzelner Wafer, der mehrere nichtverpackte Chips aufweist), als bloßer Chip oder in einer verpackten Form vertrieben werden. Im letzteren Fall ist der Chip in einem Einzelchipgehäuse (z. B. einem Kunststoffträger mit an einer Hauptplatine oder einem anderen übergeordneten Träger befestigten Leitungen) oder in einem Multichip-Gehäuse (z. B. einem Keramikträger mit Oberflächenverbindungen und/oder vergrabenen Verbindungen) montiert. In jedem Fall kann der Chip mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil von einem Zwischenprodukt oder einem Endprodukt integriert sein.
  • Bezugnahmen hierin auf Begriffe wie „vertikal“, „horizontal“, „lateral“ usw. werden beispielhaft und nicht einschränkend gemacht, um einen Bezugsrahmen zu schaffen. Begriffe wie „horizontal“ und „lateral“ beziehen sich auf eine Richtung in einer Ebene parallel zu einer oberen Oberfläche eines Halbleitersubstrats, unabhängig von ihrer tatsächlichen dreidimensionalen räumlichen Orientierung. Begriffe wie „vertikal“ und „normal“ beziehen sich auf eine Richtung senkrecht zur „horizontalen“ Richtung. Begriffe wie „oben“ und „unten“ geben die Positionierung von Elementen oder Strukturen relativ zueinander und/oder zur oberen Oberfläche des Halbleitersubstrats im Gegensatz zur relativen Erhebung an.
  • Ein Merkmal, das mit oder mit einem anderen Element „verbunden“ oder „gekoppelt“ ist, kann direkt mit dem anderen Element verbunden oder gekoppelt sein, oder es können stattdessen ein oder mehrere dazwischenliegende Elemente vorhanden sein. Ein Merkmal kann mit einem anderen Element „direkt verbunden“ oder „direkt gekoppelt“ sein, wenn keine dazwischenliegenden Elemente vorhanden sind. Ein Merkmal kann mit einem anderen Element „indirekt verbunden“ oder „indirekt gekoppelt“ sein, wenn mindestens ein dazwischen liegendes Element vorhanden ist.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zum Zwecke der Veranschaulichung vorgelegt, sollen aber nicht erschöpfend sein oder auf die offenbarten Ausführungsformen beschränkt sein. Für den Durchschnittsfachmann sind viele Modifikationen und Variationen offensichtlich, ohne vom Umfang und vom Geist der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder technische Verbesserung von auf dem Markt befindlichen Technologien am besten zu erklären, oder um anderen Fachleuten das Verständnis der hier offenbarten Ausführungsformen zu ermöglichen.

Claims (20)

  1. Struktur für einen Feldeffekttransistor, wobei die Struktur umfasst: eine Mehrzahl von Kanalschichten, die in einem Schichtstapel angeordnet sind; einen Source/Drain-Bereich, der mit der Mehrzahl von Kanalschichten verbunden ist; und eine Gatestruktur mit mehreren Abschnitten, die jeweils die mehreren Kanalschichten umgeben, wobei die Mehrzahl von Kanalschichten aus einem zweidimensionalen halbleitenden Material gebildet ist.
  2. Struktur nach Anspruch 1, wobei das zweidimensionale halbleitende Material ein Übergangsmetall-Dichalcogenid ist.
  3. Struktur nach Anspruch 1, wobei das zweidimensionale halbleitende Material Molybdändisulfid, Hafniumdisulfid, Zirkondisulfid, Wolframdisulfid, Zinnsulfid oder Wolframdiselenid ist.
  4. Struktur nach Anspruch 1, wobei das zweidimensionale halbleitende Material Graphen (C) ist.
  5. Struktur nach Anspruch 1, wobei der Source/Drain-Bereich aus dem zweidimensionalen halbleitenden Material gebildet ist.
  6. Struktur nach Anspruch 5, wobei das zweidimensionale halbleitende Material des Source/Drain-Bereichs einen Dotierstoff umfasst, der bewirkt, dass sich die elektrische Leitfähigkeit des zweidimensionalen halbleitenden Materials des Source/Drain-Bereichs erhöht.
  7. Struktur nach Anspruch 5, ferner umfassend: einen Kontakt, der mit dem zweidimensionalen halbleitenden Material des Source/Drain-Bereichs gekoppelt ist.
  8. Struktur nach Anspruch 7, wobei das zweidimensionale halbleitende Material des Source/Drain-Gebiets einen Dotierstoff umfasst, bewirkt, dass sich die elektrische Leitfähigkeit erhöht.
  9. Struktur nach Anspruch 1, wobei jede Kanalschicht einen ersten Abschnitt und einen zweiten Abschnitt aufweist, die durch einen Luftspalt getrennt sind.
  10. Struktur nach Anspruch 1, wobei jede Kanalschicht einen ersten Abschnitt und einen zweiten Abschnitt aufweist, die von dem ersten Abschnitt beabstandet ist, und wobei die Struktur ferner umfasst: eine dielektrische Schicht, die zwischen dem ersten Abschnitt und dem zweiten Abschnitt von jeder Kanalschicht angeordnet ist.
  11. Struktur nach Anspruch 1, wobei jede Kanalschicht eine Dicke von einem Nanometer bis drei Nanometern aufweist.
  12. Struktur nach Anspruch 1, wobei jede Kanalschicht eine Schicht ist, die eine Monoschicht aus Atomen enthält.
  13. Verfahren zum Bilden eines Feldeffekttransistors, wobei das Verfahren umfasst: ein Bilden von einer Mehrzahl von Nanosheet-Kanalschichten, die in einem Schichtstapel angeordnet sind; ein Bilden einer Gatestruktur mit einer Mehrzahl von Abschnitten, die jeweils die Mehrzahl von Nanosheet-Kanalschichten umgeben; nach dem Bilden der Gatestruktur ein Entfernen der mehreren Nanosheet-Kanalschichten, um mehrere Räume zwischen den mehreren Abschnitten der Gatestruktur zu bilden; und ein Abscheiden eines zweidimensionalen halbleitenden Materials in den mehreren Räumen zwischen den mehreren Abschnitten der Gatestruktur, um mehrere Austauschkanalschichten zu bilden.
  14. Verfahren nach Anspruch 13, wobei das zweidimensionale halbleitende Material ein Übergangsmetall-Dichalcogenid ist.
  15. Verfahren nach Anspruch 13, wobei das zweidimensionale halbleitende Material auf einer Seitenwand des Schichtstapels abgeschieden wird, um einen Source/Drain-Bereich bereitzustellen, der mit der Mehrzahl von Austauschkanalschichten verbunden ist.
  16. Verfahren nach Anspruch 15, ferner umfassend: ein Einbringen von einem Dotierstoff in das zweidimensionale halbleitende Material des Source/Drain-Bereichs durch einen Plasmadotierungsprozess, der bewirkt, dass eine elektrische Leitfähigkeit des zweidimensionalen halbleitenden Materials des Source/Drain-Bereichs erhöht wird.
  17. Verfahren nach Anspruch 16, ferner umfassend: ein Bilden eines Kontakts, der mit dem zweidimensionalen halbleitenden Material des Source/Drain-Bereichs gekoppelt ist.
  18. Verfahren nach Anspruch 15, wobei jeder Raum teilweise durch einen ersten Abschnitt und einen zweiten Abschnitt des zweidimensionalen halbleitenden Materials gefüllt ist und ein Luftspalt in einem Abschnitt von jedem Raum zwischen dem ersten Abschnitt und dem zweiten Abschnitt des zweidimensionalen halbleitenden Materials angeordnet ist.
  19. Verfahren nach Anspruch 15, wobei jeder Raum teilweise durch einen ersten Abschnitt und einen zweiten Abschnitt des zweidimensionalen halbleitenden Materials gefüllt ist und das Verfahren ferner umfasst: ein Abscheiden einer dielektrischen Schicht in einem Bereich von jedem Raum, der zwischen dem ersten Abschnitt und dem zweiten Abschnitt des zweidimensionalen halbleitenden Materials angeordnet ist.
  20. Verfahren nach Anspruch 13, wobei jede Kanalschicht eine Schicht ist, die eine Monoschicht aus Atomen umfasst.
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