KR20220031366A - 전계 효과 트랜지스터 및 전계 효과 트랜지스터의 제조 방법 - Google Patents

전계 효과 트랜지스터 및 전계 효과 트랜지스터의 제조 방법 Download PDF

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KR20220031366A
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electrode
source electrode
drain electrode
insulating layer
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설민수
이민현
권준영
신현진
유민석
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Abstract

전계 효과 트랜지스터 및 전계 효과 트랜지스터 제조 방법이 개시된다.
개시된 전계 효과 트랜지스터는, 기판에 구비된 소스 전극과, 상기 소스 전극으로부터 이격되게 배치된 드레인 전극과, 상기 소스 전극과 드레인 전극 사이에 연결되고, 상기 기판에 대해 수직한 방향으로 상기 소스 전극에서 드레인 전극으로 가로질러 자른 제1 단면에서 중공의 폐쇄형 단면 구조를 가지는 채널을 포함한다.

Description

전계 효과 트랜지스터 및 전계 효과 트랜지스터의 제조 방법{Field effect transistor and method of manufacturing the same}
예시적인 실시 예는 다중 브릿지 채널을 포함하는 전계 효과 트랜지스터, 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
트랜지스터는 전기적인 스위칭 역할을 하는 반도체 소자로서 메모리, 구동 IC(Integrated Circuit), 로직 소자 등을 포함하는 다양한 집적 회로 소자에 채용되고 있다. 집적 회로 소자의 집적도를 높이기 위해, 이에 구비되는 트랜지스터가 차지하는 공간이 급격히 축소되고 있어 트랜지스터의 크기를 줄이면서도 성능을 유지하기 위한 연구가 진행되고 있다.
트랜지스터에서 중요한 부분 중 하나가 게이트 전극이다. 게이트 전극에 전압을 가하면 게이트와 인접하고 있는 채널이 전류의 길을 열고 반대의 경우 전류를 차단한다. 반도체의 성능은 게이트 전극과 채널에서 누설 전류를 얼마나 줄이고 효율적으로 관리하느냐에 달려 있다. 트랜지스터에서 전류를 컨트롤하는 게이트 전극과 채널이 닿는 면적이 클수록 전력 효율성이 높아진다.
반도체 공정이 미세화 될수록 트랜지스터 크기가 줄고, 게이트 전극과 채널이 맞닿는 면적이 작아져 쇼트 채널 효과(short channel effect)에 의한 문제들이 야기된다. 예를 들어, 문턱 전압 변화(threshold voltage variation), 캐리어 속도 포화(carrier velocity saturation), 서브 문턱 특성 열화(deterioration of the subthreshold characteristics)와 같은 현상들이 있다. 이에 따라 쇼트 채널 효과를 극복하고 채널 길이를 효과적으로 줄이는 방안이 모색되고 있다.
예시적인 실시 예는 다중 브릿지 채널을 포함하는 전계 효과 트랜지스터를 제공한다.
예시적인 실시 예는 다중 브릿지 채널을 포함하는 전계 효과 트랜지스터를 포함하는 전자 소자를 제공한다.
예시적인 실시 예는 다중 브릿지 채널을 용이하게 형성할 수 있는 전계 효과 트랜지스터의 제조 방법을 제공한다.
예시적인 실시 예에 따른 전계 효과 트랜지스터는, 기판에 구비된 소스 전극; 상기 소스 전극으로부터 이격되게 배치된 드레인 전극; 상기 소스 전극과 드레인 전극 사이에 연결되고, 상기 기판에 대해 수직한 방향으로 상기 소스 전극에서 드레인 전극으로 가로질러 자른 제1 단면에서 중공의 폐쇄형 단면 구조를 가지는 채널; 상기 채널에 구비된 게이트 절연막; 및 상기 게이트 절연막에 의해 상기 소스 전극과 드레인 전극에 절연되도록 구비된 게이트 전극;을 포함한다.
상기 적어도 하나의 채널이 2차원 반도체 물질을 포함할 수 있다.
상기 2차원 반도체 물질은
그래핀, 흑린(black phosphorus), 포스포린(phosphorene), 또는 전이금속 디칼코게나이드(transition metal dichalcogenide)을 포함할 수 있다.
상기 전이금속 디칼코게나이드는 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb 으로 이루어진 그룹에서 선택된 하나의 금속 원소와 S, Se 및 Te으로 이루어진 그룹에서 선택된 하나의 칼코겐 원소를 포함할 수 있다.
상기 2차원 반도체 물질에 소정의 도전형 도펀트가 도핑될 수 있다.
상기 채널이 상기 소스 전극과 드레인 전극에 직접적으로 접촉하도록 배치될 수 있다.
상기 이웃하는 채널과 채널 사이에 절연층이 더 구비될 수 있다.
상기 절연층이 상기 소스 전극과 드레인 전극 사이를 가로질러 배치될 수 있다.
상기 절연층이 low-doped 실리콘, SiO2, Al2O3, HfO2, 또는 Si3N4 중 적어도 하나를 포함할 수 있다.
상기 채널이 상기 기판에 대해 수직한 방향으로 이격되게 배치된, 전계 효과 트랜지스터.
상기 이웃하는 채널과 채널 사이가 빈 공간으로 구성될 수 있다.
상기 소스 전극과 상기 드레인 전극 사이에 연결된 상기 채널의 시트 부분의 두께가 10nm 이하일 수 있다.
상기 기판에 대해 수직한 방향으로 상기 소스 전극과 드레인 전극 사이를 가로질러 자른 제2 단면에서 상기 게이트 전극이 상기 채널의 전체 변을 둘러싸도록 구비될 수 있다.
상기 채널이 상기 기판에 대해 수직한 방향으로 상기 소스 전극과 드레인 전극 사이를 가로질러 자른 제2 단면에서 중공의 폐쇄형 단면 구조를 가질 수 있다.상기 제1 단면에서 상기 게이트 전극이 상기 채널 내측에 구비될 수 있다.
예시적인 실시 예에 따른 전계 효과 트랜지스터 제조 방법은, 기판에 희생층과 절연층을 교대로 적층하는 단계; 마스크를 이용하여 상기 희생층과 절연층의 적층 구조를 패터닝하는 단계; 상기 패터닝된 적층 구조의 양 측에 소스 전극과, 드레인 전극을 형성하는 단계; 상기 희생층을 제거하여 상기 절연층을 상기 소스 전극과 드레인 전극 사이에 현가되도록 하고, 상기 절연층을 상기 기판에 대해 수직한 방향으로 서로 이격되게 형성하는 단계; 상기 절연층에 채널 물질을 증착하여 채널을 형성하는 단계; 상기 채널에 게이트 절연막을 증착하는 단계; 및 상기 게이트 절연막에 게이트 전극을 증착하는 단계;를 포함한다.
다른 예시적인 실시 예에 따른 전계 효과 트랜지스터 제조 방법은, 기판에 희생층과 게이트 전극을 교대로 적층하는 단계; 마스크를 이용하여 상기 희생층과 게이트 전극의 적층 구조를 패터닝하는 단계; 상기 패터닝된 적층 구조의 양 측에 상기 게이트 전극과 연결되도록 게이트 지지 전극을 형성하는 단계; 상기 희생층을 제거하여 상기 게이트 전극을 상기 게이트 지지 전극 사이에 현가되도록 하고, 상기 게이트 전극을 상기 기판에 대해 수직한 방향으로 서로 이격되게 형성하는 단계; 상기 게이트 전극에 게이트 절연막을 증착하는 단계; 상기 게이트 절연막에 채널 물질을 증착하여 채널을 형성하는 단계; 및 상기 채널에 연결되도록 소스 전극과 드레인 전극을 증착하는 단계;를 포함한다.
예시적인 실시 예에 따른 전계 효과 트랜지스터는 다중 브릿지 채널을 포함하여 선폭을 줄이고, 전류 량을 증가시킬 수 있다. 예시적인 실시 예에 따른 전계 효과 트랜지스터는 2D 물질을 포함하는 채널을 포함하여 전자 이동도를 증가시키고, 게이트 전극이 채널의 전체 면을 둘러싸는 구조를 가지므로 게이트 제어력(gate controllability)를 증가시킬 수 있다.
예시적인 실시 예에 따른 전계 효과 트랜지스터의 제조 방법은 얇은 두께의 채널을 용이하게 제조할 수 있는 방법을 제공한다.
도 1은 예시적인 실시 예에 따른 전계 효과 트랜지스터의 사시도이다.
도 2는 도 1의 A-A 단면도이다.
도 3은 도 1의 B-B 단면도이다.
도 4는 도 1의 평면도이다.
도 5는 쇼트 채널 효과에 의한 최소 채널 길이가 채널 두께에 따라 달라지는 것을 개념적으로 보이는 그래프이다.
도 6은 예시적인 다른 실시 예에 따른 전계 효과 트랜지스터의 평면도이다.
도 7은 다른 예시적인 실시 예에 따른 전계 효과 트랜지스터의 A-A 단면도이다.
도 8은 다른 예시적인 실시 예에 따른 전계 효과 트랜지스터의 B-B 단면도이다.
도 9 내지 도 14는 예시적인 실시 예에 따른 전계 효과 트랜지스터의 제조 방법을 도시한 것이다.
도 15 내지 도 20은 다른 예시적인 실시 예에 따른 전계 효과 트랜지스터의 제조 방법을 도시한 것이다.
도 21은 3차원 구조에 MoS2 물질을 증착한 결과를 보인 것이다.
도 22는 예시적인 실시 예에 따른 전계 효과 트랜지스터를 포함하는 디스플레이 구동 집적회로 (display driver IC: DDI) 및 DDI를 구비하는 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 23은 예시적인 실시 예에 따른 전계 효과 트랜지스터를 포함하는 CMOS 인버터의 회로도이다.
도 24는 예시적인 실시 예에 따른 전계 효과 트랜지스터를 포함하는 CMOS SRAM 소자의 회로도이다.
도 25는 예시적인 실시 예에 따른 전계 효과 트랜지스터를 포함하는 CMOS NAND 회로의 회로도이다.
도 26은 예시적인 실시 예에 따른 전계 효과 트랜지스터를 포함하는 전자 시스템의 블록 다이어그램이다.
도 27은 예시적인 실시 예에 따른 전계 효과 트랜지스터를 포함하는 전자 시스템의 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 다양한 실시예에 따른 전계 효과 트랜지스터 및 전계 효과 트랜지스터 제조 방법에 대해 상세히 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 도면에서 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다. 또한, 소정의 물질층이 기판이나 다른 층 상에 존재한다고 설명될 때, 그 물질층은 기판이나 다른 층에 직접 접하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 존재할 수도 있다. 그리고, 아래의 실시예에서 각 층을 이루는 물질은 예시적인 것이므로, 이외에 다른 물질이 사용될 수도 있다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
본 실시예에서 설명하는 특정 실행들은 예시들로서, 어떠한 방법으로도 기술적 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 예시적인 실시예에 따른 전계 효과 트랜지스터의 개략적인 구조를 보이는 사시도이다.
전계 효과 트랜지스터(100)는 기판(110)과, 기판(110)에 배치된 소스 전극(120)과, 소스 전극(120)으로부터 이격되게 배치된 드레인 전극(130), 및 소스 전극(120)과 드레인 전극(130) 사이에 연결된 채널(140)과, 소스 전극(120)과 드레인 전극(130)에 절연되도록 구비된 게이트 전극(160)을 포함한다.
기판(110)은 절연성 기판일 수 있고, 또는, 표면에 절연층이 형성된 반도체 기판일 수 있다. 반도체 기판은 예를 들면, Si, Ge, SiGe 또는 Ⅲ-V 족 반도체 물질 등을 포함할 수 있다. 기판(110)은 예를 들어, 표면에 실리콘 산화물이 형성된 실리콘 기판일 수 있으며, 다만, 이에 한정되는 것은 아니다.
도 2는 도 1의 전계 효과 트랜지스터에 대한 A-A 단면도이며, 도 3은 도 1의 전계 효과 트랜지스터에 대한 B-B 단면도이다. A-A 단면은 기판(100)에 대해 수직한 방향(도면 상 Z 방향)으로 소스 전극(120)에서 드레인 전극(130)으로 가로질러(도면 상 X 방향) 자른 제1 단면을 나타낼 수 있다. B-B 단면은 기판(100)에 대해 수직한 방향(도면 상 Z 방향)으로 소스 전극(120)과 드레인 전극(130) 사이를 가로질러(도면 상 Y 방향) 자른 제2 단면을 나타낼 수 있다. 여기서, 기판(100)이 완전한 평면이 아닐 수 있으므로, 수직한 방향은 실질적인 수직 방향뿐만 아니라 대체적인 수직 방향을 포함할 수 있다. 본 명세서에서는 제1 단면과 제2 단면에 대해 위에서 설명한 정의를 공동으로 사용하기로 한다.
도 2를 참조하면, 채널(140)은 제1 단면에서 중공의 패쇄형 단면 구조를 가지는 제1 채널(141)을 포함할 수 있다. 중공의 패쇄형 단면 구조는 예를 들어, 사각형, 원형, 타원형 또는 부정형의 도형 등을 포함하는 패쇄형 루프 형상을 포함할 수 있다. 제1 채널(141)은 예를 들어, 소스 전극(120)과 드레인 전극(130) 사이를 가로 질러 연결된 시트 부분(141a)과, 소스 전극(120)과 드레인 전극(130)과 접하는 컨택 부분(141b)을 포함할 수 있다. 제1 채널(141)은 두 장의 시트 부분(141a)을 포함할 수 있다. 컨택 부분(141b)이 두 장의 시트 부분(141a)을 지지하고, 두 장의 시트 부분(141a) 사이의 간격을 한정할 수 있다.
제1 채널(141)이 복수 개 구비되고, 제1 채널(141)이 기판(110)에 대해 수직한 방향(Z 방향)으로 이격되게 배치될 수 있다. 다시 말하면, 이웃하는 제1 채널(141)과 제1 채널(141)이 서로 분리되어 배열될 수 있다. 한편, 채널(140)은 제1 단면에서 상단부 및 하단부 중 적어도 하나에 열린 단면 구조 또는 시트형 구조를 가지는 제2 채널(142)을 포함할 수 있다. 채널(140)은 소스 전극(120)과 드레인 전극(130) 사이에 연결되어 소스 전극(120)과 드레인 전극(130) 사이에 전류가 흐르는 통로가 될 수 있다. 채널(140)은 소스 전극(120)과 드레인 전극(130)에 직접적으로 접촉될 수 있다. 하지만, 채널(140)이 여기에 한정되는 것은 아니고, 채널(140)이 다른 매개체를 통해 소스 전극(120)과 드레인 전극(130)에 연결되는 것도 가능하다.
제1 채널(141)이 중공의 폐쇄형 단면 구조를 가지므로 제1 채널(141)이 소스 전극(120)과 드레인 전극(130)에 면 접촉할 수 있으며, 제1 채널(141)의 중공의 두께를 조절하여 접촉 면적을 넓힐 수 있다. 즉, 제1 채널(141)의 스페이서 부분(141b)의 길이를 조절하여 제1 채널(141)과 소스 전극(120)의 접촉 면적 및 제1 채널(141)과 드레인 전극(130)의 접촉 면적을 조절할 수 있다. 예를 들어, 스페이서 부분(141b)의 길이는 100nm 이하의 범위를 가질 수 있다. 또는, 스페이서 부분(141b)의 길이는 50nm 이하의 범위를 가질 수 있다. 또는, 스페이서 부분(141b)의 길이는 20nm 이하의 범위를 가질 수 있다. 또는, 스페이서 부분(141b)의 길이는 10nm 이하의 범위를 가질 수 있다.
제1 채널(141)과 제2 채널(142)은 2차원 반도체 물질을 포함할 수 있다. 2차원 반도체 물질은 그래핀, 흑린(black phosphorus), 포스포린(phosphorene), 또는 전이금속 디칼코게나이드(transition metal dichalcogenide)을 포함할 수 있다. 전이금속 디칼코게나이드는 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb 으로 이루어진 그룹에서 선택된 하나의 금속 원소와 S, Se 및 Te으로 이루어진 그룹에서 선택된 하나의 칼코겐 원소를 포함할 수 있다.
한편, 2차원 반도체 물질에 소정의 도전형 도펀트가 도핑될 수 있다.
예를 들어, 제1 채널(141)에서 소스 전극(120)과 드레인 전극(130) 사이에 연결된 시트 부분(141a)의 두께(d)가 20nm 이하일 수 있다. 예를 들어, 제1 채널(141)의 시트 부분(141a)이 10nm 이하일 수 있다. 예를 들어, 제1 채널(141)의 시트 부분(141a)의 두께(d)가 5nm 이하일 수 있다. 예를 들어, 제1 채널의 시트 부분(141a)의 두께(d)가 1nm 이하일 수 있다. 소스 전극(120)과 드레인 전극(130) 사이의 거리가 예를 들어, 100nm 이하의 범위를 가질 수 있다. 또는, 소스 전극(120)과 드레인 전극(130) 사이의 거리가 예를 들어, 50nm 이하의 범위를 가질 수 있다. 또는, 소스 전극(120)과 드레인 전극(130) 사이의 거리가 예를 들어, 20nm 이하의 범위를 가질 수 있다.
제1 채널(141)과 제2 채널(142)에 게이트 절연막(150)이 구비될 수 있다. 게이트 절연막(150)에 게이트 전극(160)이 구비될 수 있다. 제1 단면에서 게이트 절연막(150)이 제1 채널(141) 내측에 구비되고, 게이트 절연막(150) 내측에 게이트 전극(160)이 구비될 수 있다.
제1 단면에서는 제1 채널(141)이 게이트 전극(160)의 전체를 둘러싸는 구조를 가질 수 있다. 따라서, 게이트 전극(160)이 게이트 절연막(150)을 사이에 두고 제1 채널(141)의 내측 전체 면에 대응하고 있다.
한편, 이웃하는 제1 채널(141)과 제1 채널(141) 사이와, 제1 채널(141)과 제2 채널(142) 사이에 절연층(170)이 더 구비될 수 있다. 절연층(170)이 소스 전극(120)과 드레인 전극(130) 사이에 가로질러 배치될 수 있다. 절연층(170)이 소스 전극(120)과 드레인 전극(130)에 직접적으로 접촉될 수 있다. 절연층(170)은 채널과 채널 사이를 절연시키고, 후술하는 제조 공정 상에서 채널을 증착하기 위한 지지층으로서 기능할 수 있다. 절연층(170)은 예를 들어, 0보다 크고 100 nm 이하의 범위의 두께를 가질 수 있다. 예를 들어, 절연층(170)은 0보다 크고 20 nm 이하의 범위의 두께를 가질 수 있다.
절연층(170)은 저농도 도핑된(low-doped) 실리콘, SiO2, Al2O3, HfO2, 또는 Si3N4 중 적어도 하나를 포함할 수 있다.
본 실시 예에서는 제1 채널(141)이 중공의 폐쇄형 단면 구조를 가지고, 소스 전극(120)과 드레인 전극(130) 사이에 다중 브릿지 구조를 가지고 연결될 수 있다. 기판(110)에, 소스 전극(120) 및 드레인 전극(130)이 제1방향을 따라 이격 배치되고, 소스 전극(120)과 드레인 전극(130) 사이에 제1 채널(141)이 기판(110)에 대해 수직한 제2방향을 따라 이격되게 배치될 수 있다. 제1방향은 X 방향, 제2방향은 Z방향일 수 있다.
도 3을 참조하면, 채널(140)은 제2 단면에서 중공의 폐쇄형 단면 구조를 가지는 제1 채널(141)을 포함할 수 있다. 제1 채널(141)은 복수 개 구비되고, 서로 이격되게 배치될 수 있다. 제1 채널(141)에 게이트 절연막(150)이 구비되고, 게이트 절연막(150)에 게이트 전극(160)이 구비될 수 있다. 제2 단면에서 제1 채널(141)이 전계 효과 트랜지스터의 높이 방향, 즉 기판(110)에 대해 수직한 방향(Z 방향)으로 이격되게 배치되고, 제1 채널(141)의 외측에 게이트 절연막(150)이 구비되고, 게이트 전극(160)이 제1 채널(141)을 둘러싸는 형태로 구비될 수 있다. 즉, 게이트 전극(160)이 제1 채널(141)의 전체 변을 둘러싸고 있으며, 본 실시 예는 이른 바, all around gate 구조를 가질 수 있다. 제1 단면에서의 제1 채널(141)과 제2 단면에서의 제2 채널(141)은 기판(110)에 대해 수직한 방향으로 교대로 구비될 수 있다.
제1 채널(141) 내측에 절연층(170)이 구비될 수 있다.
도 3에 도시한 바와 같이, 게이트 절연막(170)은 제1 채널층(141)과 접하며, 제1 채널(141)을 닫힌 경로로 둘러싸는 형상을 가질 수 있다. 그리고, 게이트 전극(160)은 게이트 절연막(150)을 사이에 두고 제1 채널층(141)과 이격되며, 제1 채널(141)을 닫힌 경로로 둘러싸는 형상을 가질 수 있다. 게이트 절연막(150)은 이와 같이 제1 채널층(141)과 게이트 전극(160) 사이를 절연하며, 누설 전류를 억제할 수 있다.
도 4는 도 1의 전계 효과 트랜지스터(100)의 평면도이다. 도 2, 3, 및 도 4를 참조하면, 게이트 절연막(150)은 게이트 전극(160)과 소스 전극(120) 사이 및 게이트 전극(160)과 드레인 전극(130) 사이의 영역으로 연장되어 게이트 전극(160)과 소스 전극(180) 사이, 게이트 전극(160)과 드레인 전극(190) 사이를 절연할 수 있다.
제1 채널(141)과 소스 전극(120) 사이의 컨택(contact)과, 제1 채널(141)과 드레인 전극(130) 사이의 컨택은 엣지 형태를 가질 수 있다. 도 2에 도시된 바와 같이, 제1 채널(141)의 양측에 제3방향(Y방향)으로 연장된 컨택 부분(141b)이 구비되며, 컨택 부분(141b)이 소스 전극(120), 드레인 전극(130)과 접촉한다. 컨택 부분(141b)은 소스 전극(120)과 드레인 전극(130)과 각각 면 접촉할 수 있다.
본 실시 예에서 게이트 전극(160)이 게이트 절연막(150)을 사이에 두고 제1 채널(141)의 한 쪽 면에 구비될 수 있다. 즉, 제1 채널(141)의 한 쪽 면에는 절연층(170)이 구비되고, 다른 쪽 면에서는 게이트 절연막(150)이 구비될 수 있다.
실시예에 따른 전계 효과 트랜지스터(100)에서는 제1 채널(141)이 소스 전극(120) 및 드레인 전극(130)에 그 양측이 접하며 기판(110)으로부터 멀어지는 방향을 따라 이격되게 적층된 다중 브릿지(multi-bridge) 구조를 가질 수 있다. 다중 브릿지 구조의 채널은 쇼트 채널 효과(short channel effect)를 줄일 수 있고, 소스/드레인이 차지하는 면적을 줄일 수 있기 때문에 고집적화에 유리하다. 또한, 채널의 위치에 관계없이 균일한 소스/드레인 접합 커패시턴스를 유지할 수 있기 때문에 고속 및 고신뢰성 소자로 적용될 수 있다. 도 3에서 다중 브릿지 채널이 세 개의 채널로 도시 되었으나 이는 예시적인 것이며, 이에 한정되지 않으며, 실시예의 전계 효과 트랜지스터(100)는 4개 이상 적층된 복수의 채널을 포함할 수 있다.
실시예에 따른 전계 효과 트랜지스터(100)는 제1 채널층(141)의 물질로 이차원 반도체 물질을 채용할 수 있다. 이차원 반도체 물질은 이차원 결정 구조를 가지는 반도체 물질을 의미하며, 단층(monolayer) 또는 복층(multilayer) 구조를 가질 수 있다. 이러한 이차원 반도체 물질을 구성하는 각각의 층은 원자 수준(atomic level)의 두께를 가질 수 있다.
실시예의 전계 효과 트랜지스터(100)는 제1 채널층(141)에 2차원 반도체 물질을 포함하여 보다 짧은 채널 길이를 구현할 수 있다. 여기서, 채널 길이(CL)는 소스 전극(120)과 드레인 전극(130) 사이의 채널 길이, 즉, 도 2에 나타난 바와 같이, 제1방향(X방향)의 길이를 나타낼 수 있다. 도 5는 채널 두께에 따른 최소 채널 길이의 변화를 나타낸 것이다. 도 5를 참조하면, 채널 길이(CL)는 채널(141)의 두께와 관련되며, 채널 길이(CL)는 채널(141) 두께에 의해 정해지는 최소 길이로 설정될 수 있다. 두께는 채널 적층 방향, 즉, Z방향의 두께를 나타낼 수 있다. 채널(141)의 두께가 얇을수록 채널 길이를 줄일 수 있어 전계 효과 트랜지스터의 크기를 줄일 수 있다.
제1 채널(141)의 시트 부분(141a) 두께(d)는 20nm 이하일 수 있다. 또는, 제1 채널(141)의 시트 부분(141a)의 두께는 5nm 이하일 수 있다. 또는, 제1 채널(141)의 시트 부분(141a)의 두께는 1nm 이하일 수 있다. 이차원 반도체 물질은 전기적 특성이 우수하며, 두께가 나노 스케일로 얇아지는 경우에도 그 특성이 크게 변하지 않고 높은 이동도(mobility)를 유지하기 때문에 다양한 소자에 응용될 수 있는 물질이다.
이차원 반도체 물질은 예를 들면, 그래핀(graphene), 흑린(black phosphorous) 및 TMD(Transition Metal Dichalcogenide) 중 적어도 하나를 포함할 수 있다. 그래핀은 탄소 원자들이 이차원적으로 결합되어 육각형 벌집(hexagonal honeycomb) 구조를 가지는 물질로서 실리콘(Si)에 비해 높은 전기 이동도 및 우수한 열특성을 가지며, 화학적으로 안정하고, 표면적이 넓다는 장점을 가지고 있다. 그리고, 흑린은 검은색의 인(phosphorous) 원자들이 2차원적으로 결합되어 있는 물질이다.
TMD는 예를 들면, Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 중 하나의 전이금속과 S, Se, Te 중 하나의 칼코겐(chalcogen) 원소를 포함할 수 있다. TMD는 예컨대, MX2 로 표현될 수 있으며, 여기서, M은 전이금속을 나타내고, X는 칼코겐 원소를 나타낸다. 예를 들면, M은 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 등이 될 수 있고, X는 S, Se, Te 등이 될 수 있다. 따라서, 예를 들면 TDM는 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2, ReSe2 등을 포함할 수 있다. 대체적으로(alternatively), TMD는 MX2 로 표현되지 않을 수도 있다. 이 경우 예를 들면, TMD는 전이금속인 Cu와 칼코겐 원소인 S의 화합물인 CuS을 포함할 수 있다. 한편, TMD는 비전이금속(non-transition metal)을 포함하는 칼코게나이드 물질일 수도 있다. 비전이금속은, 예컨대, Ga, In, Sn, Ge, Pb 등을 포함할 수 있다. 이 경우, TMD는 Ga, In, Sn, Ge, Pb 등의 비전이금속과 S, Se, Te와 같은 칼코겐 원소의 화합물을 포함할 수 있다. 예를 들면, TMD는 SnSe2, GaS, GaSe, GaTe, GeSe, In2Se3, InSnS2 등을 포함할 수 있다.
이상과 같이, TMD는 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb 중 하나의 금속 원소와 S, Se, Te 중 하나의 칼코겐 원소를 포함할 수 있다. 그러나, 이상에서 언급된 물질들은 단지 예시적인 것이고, 그 밖에 다른 물질들이 TMD 물질로 사용될 수도 있다.
이차원 반도체 물질은 이동도(mobility)를 조절하기 위해 p형 도펀트(p-type dopant) 또는 n형 도펀트(n-type dopant)로 도핑될 수 있다. 여기서, p형 도펀트 및 n형 도펀트로는 예컨대, 그래핀이나 탄소나노튜브(CNT, carbon nanotube) 등에 사용되는 p형 도펀트 및 n형 도펀트가 사용될 수 있다. 상기 p형 도펀트나 n형 도펀트는 이온주입(ion implantation)이나 화학적 도핑(chemical doping) 방식으로 도핑될 수 있다.
제1 채널(141)은 동일한 이차원 반도체 물질로 이루어질 수 있고 같은 두께를 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 채널(141)은 다른 종류의 이차원 반도체 물질을 포함할 수 있고, 서로 다른 두께를 가질 수도 있다. 또는, 제1 채널(141)은 단면에서는 서로 이격된 구조를 가지지만, 전체적인 입체적 구조에서는 서로 체인처럼 연결된 구조를 가질 수 있다.
소스 전극(120) 및 드레인 전극(130)은 전기 전도성을 가지는 금속 물질을 포함할 수 있다. 예를 들어, 소스 전극(120) 및 드레인 전극(130)은 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 이리듐(Ir), 백금(Pt), 금(Au), 비스무스(Bi) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
게이트 전극(160)은 금속 물질 또는 도전성 산화물을 포함할 수 있다. 여기서, 금속 물질은 예를 들면, Au, Ti, TiN, TaN, W, Mo, WN, Pt 및 Ni로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있다. 도전성 산화물은 예를 들면, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등을 포함할 수 있다. 또는, 게이트 전극(160)은 소스 전극(120), 드레인 전극(130)과 동일한 재질로 이루어질 수 있다.
게이트 절연막(150)은 고유전율의 물질인, high-k 유전 물질을 포함할 수 있다. 게이트 절연막(150)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 하프늄 산화물, 란타늄 산화물 등을 포함할 수 있다. 다만, 이에 한정되지는 않는다.
게이트 절연막(150)은 강유전 물질(ferroelectric material)을 포함할 수 있다. 강유전 물질은 결정화된 물질 구조에서 단위셀(unit cell) 내 전하 분포가 non-centrosymmetric 하여 자발적인 전기 쌍극자(electric dipole)를 가지며, 즉, 자발 분극(spontaneous polarization)을 갖는다. 따라서, 강유전 물질은 외부 전기장이 없는 상태에서도 dipole에 의한 잔류 분극(remnant polarization)을 갖는다. 또한, 외부 전기장에 의해 분극의 방향이 도메인 단위로 바뀔(switching) 수 있다. 이러한 강유전 물질은 예를 들면, Hf. Si, Al, Zr, Y, La, Gd 및 Sr 중에서 선택된 적어도 하나의 산화물을 포함할 수 있지만, 이는 예시적인 것이다. 또한, 필요에 따라 강유전 물질은 도펀트를 더 포함할 수도 있다.
게이트 절연막(150)이 강유전 물질을 포함하는 경우, 전계 효과 트랜지스터(100)는 예를 들면, 로직 소자 또는 메모리 소자 등으로 적용될 수 있다. 게이트 절연막(150)이 강유전 물질을 포함하는 경우에는 음의 커패시턴스(negative capacitance) 효과에 의해 서브문턱 스윙(SS; subthreshold swing)을 낮출 수 있으므로, 전계 효과 트랜지스터(100)의 사이즈를 줄이면서 성능을 향상시킬 수 있다.
게이트 절연막(150)은 high-k 물질 및 강유전 물질을 포함하는 복층 구조를 가질 수도 있다. 게이트 절연막(150)은 실리콘 질화물 등과 같은 전하 구속 물질(charge trapping layer)를 포함함으로써 전계 효과 트랜지스터(100)는 메모리 특성을 가지는 메모리 트랜지스터로 동작할 수 있다.
실시예에 따른 전계 효과 트랜지스터(100)는 채널 물질로 이차원 반도체 물질을 채용하여, 쇼트 채널 효과(short channel effect)를 줄이고 짧은 채널 길이를 구현할 수 있다.
쇼트 채널 효과(short channel effect)는 채널 길이가 짧아질 때 나타나는 성능 한계를 의미하며, 예를 들어, 문턱 전압 변화(threshold voltage variation), 캐리어 속도 포화(carrier velocity saturation), 서브 문턱 특성 열화(deterioration of the subthreshold characteristics)와 같은 현상들이다.
이러한 쇼트 채널 효과는 채널 두께와 관련되는 것으로 알려져 있다. 도 5는 쇼트 채널 효과에 의한 최소 채널 길이가 채널 두께에 따라 달라지는 것을 개념적으로 보이는 그래프이다. 그래프에 나타난 바와 같이, 채널 두께가 얇아질수록 구현 가능한 최소 채널 길이(minimum channel length)가 짧아진다. 따라서, 집적도를 높이기 위해 초소형의 트랜지스터를 구현하고자 할 때, 채널 두께를 줄임으로서 채널 길이를 효과적으로 줄일 수 있다.
한편, 통상의 벌크 물질, 예를 들어, 실리콘 기반의 물질로 채널 두께를 줄이는 경우, 두께가 수 nm 이하로 줄어들게 되면 실리콘 내부의 캐리어들(carriers)의 수가 줄어들게 되고 이에 따라 전자 이동도(electron mobility)가 낮아지는 문제가 있다. 본 실시예의 전계 효과 트랜지스터(100)에서는, 채널층(141)을 이차원 반도체 물질로 형성함으로써 채널층(141)의 두께가 수 nm 이하로 줄어들게 되더라도 높은 전자 이동도를 유지할 수 있다. 따라서, 본 실시예의 전계 효과 트랜지스터(100)에서는, 쇼트 채널 효과에 의한 최소 채널 길이를 짧게 형성할 수 있고 또한, 우수한 성능을 구현할 수 있다.
또한, 예시적인 실시 예에 따른 전계 효과 트랜지스터(100)는 게이트 전극이 채널의 4면을 둘러싸는 게이트 올 어라운드 구조를 가짐으로써, 좀 더 정밀하게 전류를 조정할 수 있고, 높은 전력 효율을 얻을 수 있다. 예시적인 실시 예에 따른 전계 효과 트랜지스터는 모바일, 인공지능(AI), 5G 통신 장비, 전장, 사물인터넷(IoT) 등 고성능과 저전력을 요구하는 전자 장치에 적용될 수 있다.
예시적인 실시 예에 따른 전계 효과 트랜지스터(100)는 게이트 전극과 채널이 맞닿는 면적을 더욱 넓게 할 수 있다. 그러므로, 소비 전력을 줄이고, 성능을 향상시킬 수 있다.
도 6은 도 1에 도시된 전계 효과 트랜지스터에 스페이서가 더 구비된 예를 도시한 것이다. 도 6은 평면도이다.
도 6을 참조하면, 소스 전극(120)과 게이트 전극(160) 사이 및 드레인 전극(130)과 게이트 전극(160) 사이에 스페이서(180)가 더 구비될 수 있다. 스페이서(180)는 소스 전극(120)과 게이트 전극(160) 사이 및 드레인 전극(130)과 게이트 전극(160) 사이를 절연시키기 위해 구비될 수 있다. 스페이서(180)는 절연 물질을 포함할 수 있다. 게이트 절연막(150)에 의해 절연이 가능하나, 게이트 절연막(150)의 절연성을 보완하기 위해 스페이서(180)가 더 구비될 수 있다.
도 7 및 도 8은 다른 예시적인 실시 예에 따른 전계 효과 트랜지스터를 도시한 것이다. 도 7은 전계 효과 트랜지스터에 대한 A-A 단면도이며, 도 8은 전계 효과 트랜지스터에 대한 B-B 단면도이다. A-A 단면과 B-B 단면은 도 1을 참조하여 설명한 바와 같다.
도 7을 참조하면, 전계 효과 트랜지스터(200)는 기판(210)과, 기판(210)에 배치된 소스 전극(220)과, 소스 전극(220)으로부터 이격되게 배치된 드레인 전극(230), 및 소스 전극(220)과 드레인 전극(230) 사이에 연결된 채널(240)과, 소스 전극(220)과 드레인 전극(230)에 절연되도록 구비된 게이트 전극(260)을 포함한다.
전계 효과 트랜지스터(200)에서 도 1, 2, 3을 참조하여 설명한 전계 효과 트랜지스터(100)의 각 구성 요소와 동일한 이름을 가지는 구성 요소는 실질적으로 동일한 기능과 동작을 하므로, 여기서는 그 상세한 설명을 생략하며, 차이점 위주로 설명하기로 한다.
도 7 및 도 8 참조하면, 채널(240)은 제1 단면에서 중공의 패쇄형 단면 구조를 가지는 제1 채널(241)을 포함할 수 있다. 채널(240)은 개방형 단면 구조 또는 시트형 구조를 가지는 제2 채널(242)을 더 포함할 수 있다. 제1 채널(241)이 복수 개 구비되고, 제1 채널(241)이 높이 방향(Z 방향)으로 이격되게 배치될 수 있다.
한편, 전계 효과 트랜지스터(200)는, 제1 단면에서 제1 채널(241)과 제1 채널(241) 사이에 빈 공간(270)을 가질 수 있다. 제2 단면에서는 제1 채널(241) 내부가 빈 공간(270)일 수 있다. 전계 효과 트랜지스터(200)는, 후술하는 제조 공정에서 게이트 전극이 소스 전극과 드레인 전극보다 먼저 형성되는 게이트 선 공정(gate first process)에 의해 제조될 수 있다. 이 과정에서 제1 채널(241)과 제2 채널(241) 사이의 이격 공간(270)이 채워지지 않고 빈 공간으로 구성될 수 있다.
다음은 예시적인 실시 예에 따른 전계 효과 트랜지스터의 제조 방법에 대해 설명한다.
도 9 내지 도 14에서는 각각 하나의 도면에 A-A 단면(제1 단면)과 B-B 단면(제2 단면)을 같이 도시 하였다.
도 9를 참조하면, 기판(310)에 희생층(311)과 절연층(312)을 교대로 적층한다. 기판(310)은 절연성 기판일 수 있고, 또는, 표면에 절연층이 형성된 반도체 기판일 수 있다. 반도체 기판은 예를 들면, Si, Ge, SiGe 또는 Ⅲ-V 족 반도체 물질 등을 포함할 수 있다. 기판(110)은 예를 들어, 표면에 실리콘 산화물이 형성된 실리콘 기판일 수 있으며, 다만, 이에 한정되는 것은 아니다. 희생층(311)과 절연층(312)은 에칭가스나 에칭액에 따라 선택적으로 제거할 수 있는 물질들로 구성될 수 있다. 희생층(311)은 예를 들어, SiO2, Al2O3, Si3N4, poly-Si, SiGe와 같은 무기물 또는 PMMA, PR과 같은 유기물을 포함할 수 있다. 절연층(312)은 저농도 도핑된(low-doped) 실리콘, SiO2, Al2O3, HfO2, 또는 Si3N4 중 적어도 하나를 포함할 수 있다.
도 10을 참조하면, 제1 마스크(M1)를 이용하여 희생층(311)과 절연층(312)의 적층 구조를 패터닝한다. 제1 마스크(M1)는 소스 전극과 드레인 전극에 대응되는 패턴을 가질 수 있다. 제1 마스크(M1)를 이용하여 희생층(311)과 절연층(312)의 적층 구조의 일부 영역을 제거하여 적층 구조를 패터닝할 수 있다. 패터닝된 적층 구조의 양측에 전극 대응 영역(315)이 형성될 수 있다.
도 11을 참조하면, 제2 마스크(M2)를 이용하여 전극 대응 영역(315)에 소스 전극(321)과 드레인 전극(322)을 형성한다. 제1 단면에 소스 전극(321)과 드레인 전극(322)이 구비되고, 제2 단면에는 제2 마스크(M2)에 의해 차단되어 전극이 형성되지 않는다.
도 12를 참조하면, 소스 전극(312)과 드레인 전극(322)에 제3 마스크(M3)를 구비한다. 제3 마스크(M3)와, 희생층(311)만을 선택적으로 에칭하는 에칭 가스를 이용하여 희생층(311)을 제거하고 절연층(312)을 남긴다. 절연층(312)은 소스 전극(312)과 드레인 전극(322) 사이에 연결되고, 절연층(312)이 다중 브릿지 형태로 서로 이격되어 적층될 수 있다. 절연층(312)이 소스 전극(312)과 드레인 전극(322) 사이에 현가되어 있다.
도 13을 참조하면, 절연층(311)과 소스 전극(321), 드레인 전극(322)에 채널 물질로 증착하여 채널(330)을 형성한다. 채널(330)은 CVD(Chemical Vapor Deposition), MOCVD(Metal Organic Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 공정에 의해 형성될 수 있다. 채널(330)은 예를 들어, 2차원 반도체 물질로 형성될 수 있다. 2차원 반도체 물질은 그래핀, 흑린(black phosphorus), 포스포린(phosphorene), 또는 전이금속 디칼코게나이드(transition metal dichalcogenide)를 포함할 수 있다. 2차원 반도체 물질은 수 나노미터의 두께를 가지고 증착될 수 있다. 채널을 2차원 물질로 형성할 때 채널의 두께가 매우 얇아 형성하기 어려우나, 본 실시 예에서와 같이 절연층(311)에 채널(330)을 형성함으로써 용이하게 2차원 물질을 얇게 증착할 수 있다. 절연층(311)이 채널(330)을 지지하는 역할을 할 수 있다.
채널(330)은 제1 단면에서 소스 전극(321)과 드레인 전극(322)에 연결되고, 중공의 폐쇄형 단면 구조를 가질 수 있다. 채널(330)은 소스 전극(321)과 드레인 전극(322) 사이에 연결되는 시트 부분(330a)과, 소스 전극(321)과 드레인 전극(322)에 접하고 시트 부분(330a)의 간격을 띄우도록 지지하는 컨택 부분(330b)을 포함할 수 있다. 제2 단면에서도 채널(330)이 소스 전극(321)과 드레인 전극(322)에 연결되고, 중공의 폐쇄형 단면 구조를 가질 수 있다.
채널(330)에 게이트 절연막(340)을 증착할 수 있다. 게이트 절연막(340)은 CVD, MOCVD 또는 ALD 방법에 의해 형성될 수 있다.
도 14를 참조하면, 게이트 절연막(340)에 게이트 전극(350)을 형성하고, 제3 마스크(M3)를 제거한다.
도 9 내지 도 14를 참조하여 설명한 전계 효과 트랜지스터 제조 방법은 게이트 전극(350)을 소스 전극(321)과 드레인 전극(322)보다 나중에 형성하는 게이트 후 공정(gate last process)을 이용한 것이다. 본 실시 예에서는 소스 전극(321)과 드레인 전극(322) 사이에 절연층(311)을 형성하고, 절연층(311)에 채널(330)을 형성함으로써 채널(330)을 용이하게 형성할 수 있다.
도 15 내지 도 20은 다른 실시 예에 따른 전계 효과 트랜지스터의 제조 방법을 도시한 것이다.
도 15 내지 도 20에서는 각각 하나의 도면에 A-A 단면(제1 단면)과 B-B 단면(제2 단면)을 같이 도시 하였다.
도 15를 참조하면, 기판(410)에 게이트 전극(420)과 희생층(422)을 교대로 적층한다. 희생층(422)은 예를 들어, SiO2, Al2O3, Si3N4, poly-Si, SiGe와 같은 무기물 또는 PMMA, PR과 같은 유기물을 포함할 수 있다.
도 16을 참조하면, 제1 마스크(M1)를 이용하여 게이트 전극(420)과 희생층(422)의 적층 구조를 패터닝하고 일부 영역을 제거한다. 도 17을 참조하면, 제2 마스크(M2)를 이용하여 패터닝된 적층 구조의 양 측에 게이트 지지 전극(425)을 형성한다. 게이트 지지 전극(425)은 희생층(422)이 제거된 후에 남게 되는 게이트 전극(420)을 지지할 수 있다. 게이트 지지 전극(425)은 게이트 전극(420)과 같은 물질로 형성될 수 있다. 하지만, 게이트 지지 전극(425)이 여기에 한정되는 것은 아니고, 전도성을 가지는 물질을 포함할 수 있다. 게이트 지지 전극(425)은 게이트 전극(420)과 함께 전극으로 동작할 수 있다.
도 18을 참조하면, 희생층(422)을 제거하고 게이트 전극(420)을 남길 수 있다. 게이트 전극(420)은 게이트 지지 전극(425)에 의해 지지되도록 연결되고 다중 브릿지 형태로 서로 이격되어 적층될 수 있다. 게이트 전극(420)은 게이트 지지 전극(425)에 현가될 수 있다. 게이트 전극(420) 둘레에 제3 마스크(M3)를 구비한다. 제3 마스크(M3)는 채널 영역을 한정하고, 소스 전극 영역과 드레인 전극 영역을 한정하기 위한 것이다. 제1 단면에서 패터닝된 적층 구조의 양측에 전극 대응 영역(415)이 형성될 수 있다.
도 19를 참조하면, 제3 마스크(M3)를 이용하여 게이트 전극(420)에 게이트 절연막(430)을 증착한다. 그리고, 게이트 절연막(430)에 채널 물질을 증착하여 채널(440)을 형성한다. 채널(440)은 2차원 반도체 물질을 포함할 수 있다. 채널(440)을 2차원 물질로 형성할 때 채널의 두께가 매우 얇아 형성하기 어려우나, 본 실시 예에서와 같이 게이트 전극(420)에 채널(440)을 형성함으로써 용이하게 2차원 물질을 얇게 증착할 수 있다. 게이트 전극(420)이 채널(440)을 지지하는 역할을 할 수 있다.
도 19 및 도 20을 참조하면, 전극 대응 영역(415)에 소스 전극(451)과 드레인 전극(452)을 형성한다. 제1 단면에서 소스 전극(451)과 드레인 전극(452)이 구비되고, 제2 단면에는 제3 마스크(M3)에 의해 차단되어 전극이 형성되지 않는다. 소스 전극(451)과 드레인 전극(452)을 형성한 후 제3 마스크(M3)를 제거함으로써 전계 효과 트랜지스터를 제조할 수 있다.
본 실시예에서 채널(440)은 제1 단면과 제2 단면에서 소스 전극(451)과 드레인 전극(452)에 연결되고, 중공의 폐쇄형 단면 구조를 가질 수 있다. 채널(440)은 소스 전극(451)과 드레인 전극(452) 사이에 시트 부분(440a)과, 소스 전극(451)과 드레인 전극(452)에 접하고 시트 부분(440a)의 간격을 띄우도록 지지하는 컨택 부분(440b)을 포함할 수 있다. 제2 단면에서도 채널(440)이 소스 전극(451)과 드레인 전극(452)에 연결되고, 중공의 폐쇄형 단면 구조를 가질 수 있다.
도 15 내지 도 20을 참조하여 설명한 전계 효과 트랜지스터 제조 방법은 게이트 전극(420)을 소스 전극(451)과 드레인 전극(452)보다 먼저 형성하는 게이트 선 공정(gate first process)을 이용한 것이다. 본 실시 예에서는 게이트 지지 전극(425) 사이에 게이트 전극(420)을 형성하고, 게이트 전극(420)에 게이트 절연막(430)과 채널(440)을 형성함으로써 채널(430)을 용이하게 형성할 수 있다.
도 21은 MOCVD 방식을 통해 3차원 구조 상에 MoS2로 된 2차원 물질을 증착한 것을 보인 것이다. A 부분을 확대하여 본 결과, 2차원 물질층이 균일하게 증착되었다.
예시적인 실시 예에 따른 전계 효과 트랜지스터는 다중 브릿지 형태의 채널을 구비하여, 쇼트 채널 효과를 억제하고, 채널의 두께와 채널 길이를 효과적으로 줄일 수 있다. 예시적인 실시 예에 따른 전계 효과 트랜지스터 제조 방법은 수 nm 이하의 매우 얇은 채널을 용이하게 형성할 수 있다.
예시적인 실시 예에 따른 전계 효과 트랜지스터는 초소형의 크기를 가지며 전기적인 성능이 우수하므로 집적도가 높은 집적 회로 소자에 적용되기에 적합하다.
예시적인 실시 예에 따른 전계 효과 트랜지스터는 디지탈 회로 또는 아날로그 회로를 구성하는 트랜지스터를 구성할 수 있다. 일부 실시예들에서, 예시적인 전계 효과 트랜지스터는 고전압 트랜지스터 또는 저전압 트랜지스터로서 사용될 수 있다. 예를 들면, 예시적인 실시 예의 전계 효과 트랜지스터는 고전압에서 동작하는 비휘발성 메모리 소자인 플래쉬 메모리 소자 또는 EEPROM (electrically erasable and programmable read only memory) 소자의 주변 회로를 구성하는 고전압 트랜지스터를 구성할 수 있다. 또는, 예시적인 실시 예는 10 V 이상의 동작 전압, 예를 들면 20 ∼ 30 V의 동작 전압을 요구하는 LCD (liquid crystal display)용 IC 장치, 또는 100 V의 동작 전압을 요구하는 PDP (plasma display panel)에 이용되는 IC 칩 등에 포함되는 트랜지스터를 구성할 수 있다.
도 22는 예시적인 실시 예에 따른 디스플레이 구동 집적회로 (display driver IC: DDI)(500) 및 DDI(500)를 구비하는 디스플레이 장치(520)의 개략적인 블록 다이어그램이다.
도 22를 참조하면, DDI(500)는 제어부 (controller)(502), 파워 공급 회로부 (power supply circuit)(504), 드라이버 블록 (driver block)(506), 및 메모리 블록 (memory block)(508)을 포함할 수 있다. 제어부(502)는 중앙 처리 장치 (main processing unit: MPU)(522)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(500)의 각 블록들을 제어한다. 파워 공급 회로부(504)는 제어부(502)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(506)은 제어부(502)의 제어에 응답하여 파워 공급 회로부(504)에서 생성된 구동 전압을 이용하여 디스플레이 패널(524)를 구동한다. 디스플레이 패널(524)은 액정 디스플레이 패널 (liquid crystal display panel) 또는 플라즈마 디스플레이 패널 (plasma display panel)일 수 있다. 메모리 블록(508)은 제어부(502)로 입력되는 명령 또는 제어부(502)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 파워 공급 회로부(504) 및 드라이버 블록(506)은 도 1 내지 도 20을 참조하여 상술한 예시적인 실시 예에 따른 전계 효과 트랜지스터를 포함할 수 있다.
도 23은 예시적인 실시 예에 따른 CMOS 인버터(600)의 회로도이다.
CMOS 인버터(600)는 CMOS 트랜지스터(610)를 포함한다. CMOS 트랜지스터(610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(620) 및 NMOS 트랜지스터(630)로 이루어진다. CMOS 트랜지스터(610)는 도 1 내지 도 21을 참조하여 상술한 예시적인 실시 예에 따른 전계 효과 트랜지스터를 포함할 수 있다.
도 24는 예시적인 실시 예에 따른 CMOS SRAM 소자(700)의 회로도이다.
CMOS SRAM 소자(700)는 한 쌍의 구동 트랜지스터(710)를 포함한다. 한 쌍의 구동 트랜지스터(710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(720) 및 NMOS 트랜지스터(730)로 이루어진다. CMOS SRAM 소자(700)는 한 쌍의 전송 트랜지스터(740)를 더 포함할 수 있다. 구동 트랜지스터(710)를 구성하는 PMOS 트랜지스터(720) 및 NMOS 트랜지스터(730)의 공통 노드에 전송 트랜지스터(740)의 소스가 교차 연결된다. PMOS 트랜지스터(720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, NMOS 트랜지스터(730)의 소스에는 접지 단자가 연결된다. 한 쌍의 전송 트랜지스터(740)의 게이트에는 워드 라인(WL)이 연결되고, 한 쌍의 전송 트랜지스터(740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결될 수 있다.
CMOS SRAM 소자(700)의 구동 트랜지스터(710) 및 전송 트랜지스터(740) 중 적어도 하나는 도 1 내지 도 21을 참조하여 상술한 예시적인 실시 예에 따른 전계 효과 트랜지스터를 포함할 수 있다.
도 25는 예시적인 실시 예에 따른 CMOS NAND 회로(800)의 회로도이다.
CMOS NAND 회로(800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. CMOS NAND 회로(800)는 도 1 내지 도 21을 참조하여 상술한 예시적인 실시 예에 따른 전계 효과 트랜지스터를 포함할 수 있다.
도 26은 예시적인 실시 예에 따른 전자 시스템(900)을 도시한 블록 다이어그램이다.
전자 시스템(900)은 메모리(910) 및 메모리 콘트롤러(920)를 포함한다. 메모리 콘트롤러(920)는 호스트(930)의 요청에 응답하여 메모리(910)로부터의 데이타 독출 및/또는 상기 메모리(910)로의 데이타 기입을 위하여 메모리(910)를 제어할 수 있다. 메모리(910) 및 메모리 콘트롤러(920) 중 적어도 하나는 도 1 내지 도 21을 참조하여 상술한 예시적인 실시 예에 따른 전계 효과 트랜지스터를 포함할 수 있다.
도 27은 예시적인 실시 예에 따른 전자 시스템(1000)의 블록 다이어그램이다.
전자 시스템(1000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 전자 시스템(1000)은 콘트롤러(1010), 입출력 장치 (I/O)(1020), 메모리(1030), 및 무선 인터페이스(1040)를 포함하며, 이들은 각각 버스(1050)를 통해 상호 연결되어 있다.
콘트롤러(1010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 입출력 장치(1020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 메모리(1030)는 콘트롤러(1010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 메모리(1030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다. 전자 시스템(1000)은 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 무선 인터페이스(1040)를 이용할 수 있다. 무선 인터페이스(1040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(1000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(1000)은 도 1 내지 도 21을 참조하여 상술한 예시적인 실시 예에 따른 전계 효과 트랜지스터를 포함할 수 있다.
예시적인 실시 예에 따른 전계 효과 트랜지스터는 초소형의 구조로 양호한 전기적 성능을 나타낼 수 있어 집적 회로 소자에 적용될 수 있고, 소형화, 저전력, 고성능을 구현할 수 있다.
상술한 전계 효과 트랜지스터, 이의 제조방법은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 본 발명의 범위는 따라서 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
110,210,310,410:기판
120,220,321,451:소스 전극
130,221,322,452:드레인 전극
140,141,142,240,241,242,330,440:채널
150,250,340,430:게이트 절연막
160,160,260,260,350,351,420:게이트 전극
170,312:절연층

Claims (37)

  1. 기판에 구비된 소스 전극;
    상기 소스 전극으로부터 이격되게 배치된 드레인 전극;
    상기 소스 전극과 드레인 전극 사이에 연결되고, 상기 기판에 대해 수직한 방향으로 상기 소스 전극에서 드레인 전극으로 가로질러 자른 제1 단면에서 중공의 폐쇄형 단면 구조를 가지는 채널;
    상기 채널에 구비된 게이트 절연막; 및
    상기 게이트 절연막에 의해 상기 소스 전극과 드레인 전극에 절연되도록 구비된 게이트 전극;을 포함하는, 전계 효과 트랜지스터.
  2. 제1 항에 있어서,
    상기 적어도 하나의 채널이 2차원 반도체 물질을 포함하는, 전계 효과 트랜지스터.
  3. 제2 항에 있어서,
    상기 2차원 반도체 물질은
    그래핀, 흑린(black phosphorus), 포스포린(phosphorene), 또는 전이금속 디칼코게나이드(transition metal dichalcogenide)을 포함하는 전계 효과 트랜지스터.
  4. 제3 항에 있어서,
    상기 전이금속 디칼코게나이드는 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb 으로 이루어진 그룹에서 선택된 하나의 금속 원소와 S, Se 및 Te으로 이루어진 그룹에서 선택된 하나의 칼코겐 원소를 포함하는, 전계 효과 트랜지스터.
  5. 제2 항에 있어서,
    상기 2차원 반도체 물질에 소정의 도전형 도펀트가 도핑된, 전계 효과 트랜지스터.
  6. 제1 항에 있어서,
    상기 채널이 상기 소스 전극과 드레인 전극에 직접적으로 접촉하도록 배치된, 전계 효과 트랜지스터.
  7. 제1 항에 있어서,
    상기 이웃하는 채널과 채널 사이에 절연층이 더 구비된, 전계 효과 트랜지스터.
  8. 제7 항에 있어서,
    상기 절연층이 상기 소스 전극과 드레인 전극 사이를 가로질러 배치된, 전계 효과 트랜지스터.
  9. 제7 항에 있어서,
    상기 절연층이 low-doped 실리콘, SiO2, Al2O3, HfO2, 또는 Si3N4 중 적어도 하나를 포함하는, 전계 효과 트랜지스터.
  10. 제1 항에 있어서,
    상기 채널이 상기 기판에 대해 수직한 방향으로 이격되게 배치된, 전계 효과 트랜지스터.
  11. 제1 항에 있어서,
    상기 이웃하는 채널과 채널 사이가 빈 공간으로 구성된, 전계 효과 트랜지스터.
  12. 제1 항에 있어서,
    상기 소스 전극과 상기 드레인 전극 사이에 연결된 상기 채널의 시트 부분의 두께가 10nm 이하인, 전계 효과 트랜지스터.
  13. 제1 항에 있어서,
    상기 기판에 대해 수직한 방향으로 상기 소스 전극과 드레인 전극 사이를 가로질러 자른 제2 단면에서 상기 게이트 전극이 상기 채널의 전체 변을 둘러싸도록 구비된, 전계 효과 트랜지스터.
  14. 제1 항에 있어서,
    상기 채널이 상기 기판에 대해 수직한 방향으로 상기 소스 전극과 드레인 전극 사이를 가로질러 자른 제2 단면에서 중공의 폐쇄형 단면 구조를 가지는, 전계 효과 트랜지스터.
  15. 제1 항에 있어서,
    상기 제1 단면에서 상기 게이트 전극이 상기 채널 내측에 구비된, 전계 효과 트랜지스터.
  16. 기판에 희생층과 절연층을 교대로 적층하는 단계;
    마스크를 이용하여 상기 희생층과 절연층의 적층 구조를 패터닝하는 단계;
    상기 패터닝된 적층 구조의 양 측에 소스 전극과, 드레인 전극을 형성하는 단계;
    상기 희생층을 제거하여 상기 절연층을 상기 소스 전극과 드레인 전극 사이에 현가되도록 하고, 상기 절연층을 상기 기판에 대해 수직한 방향으로 서로 이격되게 형성하는 단계;
    상기 절연층에 채널 물질을 증착하여 채널을 형성하는 단계;
    상기 채널에 게이트 절연막을 증착하는 단계; 및
    상기 게이트 절연막에 게이트 전극을 증착하는 단계;를 포함하는 전계 효과 트랜지스터 제조 방법.
  17. 제16 항에 있어서,
    상기 채널이 2차원 반도체 물질을 포함하는, 전계 효과 트랜지스터 제조 방법.
  18. 제17 항에 있어서,
    상기 2차원 반도체 물질은
    그래핀, 흑린(black phosphorus), 포스포린(phosphorene), 또는 전이금속 디칼코게나이드(transition metal dichalcogenide)을 포함하는 전계 효과 트랜지스터 제조 방법.
  19. 제18 항에 있어서,
    상기 전이금속 디칼코게나이드는 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb 으로 이루어진 그룹에서 선택된 하나의 금속 원소와 S, Se 및 Te으로 이루어진 그룹에서 선택된 하나의 칼코겐 원소를 포함하는, 전계 효과 트랜지스터 제조 방법.
  20. 제16 항에 있어서,
    상기 채널이 상기 소스 전극과 드레인 전극에 직접적으로 접촉하도록 배치된, 전계 효과 트랜지스터 제조 방법.
  21. 제16 항에 있어서,
    상기 절연층이 상기 소스 전극과 드레인 전극 사이를 가로질러 직접적으로 접촉하도록 배치된, 전계 효과 트랜지스터 제조 방법.
  22. 제16 항에 있어서,
    상기 절연층이 low-doped 실리콘, SiO2, Al2O3, HfO2, 또는 Si3N4 중 적어도 하나를 포함하는, 전계 효과 트랜지스터 제조 방법.
  23. 제16 항에 있어서,
    상기 채널이 상기 소스 전극과 드레인 전극 사이에 연결되고, 상기 기판에 대해 수직한 방향으로 상기 소스 전극에서 드레인 전극으로 가로질러 자른 제1 단면에서 중공의 폐쇄형 단면 구조를 가지도록 형성된, 전계 효과 트랜지스터 제조 방법.
  24. 제23 항에 있어서,
    상기 채널이 상기 기판에 대해 수직한 방향으로 이격되게 배치된, 전계 효과 트랜지스터 제조 방법.
  25. 제16 항에 있어서,
    상기 기판에 대해 수직한 방향으로 상기 소스 전극과 드레인 전극 사이를 가로질러 자른 제2 단면에서 상기 게이트 전극이 상기 채널의 전체 변을 둘러싸도록 구비된, 전계 효과 트랜지스터 제조 방법.
  26. 제16 항에 있어서,
    상기 채널이 상기 기판에 대해 수직한 방향으로 상기 소스 전극과 드레인 전극 사이를 가로질러 자른 제2 단면에서 중공의 폐쇄형 단면 구조를 가지는, 전계 효과 트랜지스터 제조 방법.
  27. 기판에 희생층과 게이트 전극을 교대로 적층하는 단계;
    마스크를 이용하여 상기 희생층과 게이트 전극의 적층 구조를 패터닝하는 단계;
    상기 패터닝된 적층 구조의 양 측에 상기 게이트 전극과 연결되도록 게이트 지지 전극을 형성하는 단계;
    상기 희생층을 제거하여 상기 게이트 전극을 상기 게이트 지지 전극 사이에 현가되도록 하고, 상기 게이트 전극을 상기 기판에 대해 수직한 방향으로 서로 이격되게 형성하는 단계;
    상기 게이트 전극에 게이트 절연막을 증착하는 단계;
    상기 게이트 절연막에 채널 물질을 증착하여 채널을 형성하는 단계; 및
    상기 채널에 연결되도록 소스 전극과 드레인 전극을 증착하는 단계;를 포함하는 전계 효과 트랜지스터 제조 방법.
  28. 제27 항에 있어서,
    상기 적어도 하나의 채널이 2차원 반도체 물질을 포함하는, 전계 효과 트랜지스터 제조 방법.
  29. 제27 항에 있어서,
    상기 2차원 반도체 물질은
    그래핀, 흑린(black phosphorus), 포스포린(phosphorene), 또는 전이금속 디칼코게나이드(transition metal dichalcogenide)을 포함하는 전계 효과 트랜지스터 제조 방법.
  30. 제29 항에 있어서,
    상기 전이금속 디칼코게나이드는 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge 및 Pb 으로 이루어진 그룹에서 선택된 하나의 금속 원소와 S, Se 및 Te으로 이루어진 그룹에서 선택된 하나의 칼코겐 원소를 포함하는, 전계 효과 트랜지스터 제조 방법.
  31. 제27 항에 있어서,
    상기 채널이 상기 소스 전극과 드레인 전극에 직접적으로 접촉하도록 배치된, 전계 효과 트랜지스터 제조 방법.
  32. 제27 항에 있어서,
    상기 채널에 절연층이 더 구비된, 전계 효과 트랜지스터 제조 방법.
  33. 제32 항에 있어서,
    상기 절연층이 low-doped 실리콘, SiO2, Al2O3, HfO2, 또는 Si3N4 중 적어도 하나를 포함하는, 전계 효과 트랜지스터 제조 방법.
  34. 제27 항에 있어서,
    상기 채널이 상기 소스 전극과 드레인 전극 사이에 연결되고, 상기 기판에 대해 수직한 방향으로 상기 소스 전극에서 드레인 전극으로 가로질러 자른 제1 단면에서 중공의 폐쇄형 단면 구조를 가지도록 형성된, 전계 효과 트랜지스터 제조 방법.
  35. 제34 항에 있어서,
    상기 채널이 상기 기판에 대해 수직한 방향으로 이격되게 배치된, 전계 효과 트랜지스터 제조 방법.
  36. 제27 항에 있어서,
    상기 기판에 대해 수직한 방향으로 상기 소스 전극과 드레인 전극 사이를 가로질러 자른 제2 단면에서 상기 게이트 전극이 상기 채널의 전체 변을 둘러싸도록 구비된, 전계 효과 트랜지스터 제조 방법.
  37. 제27 항에 있어서,
    상기 채널이 상기 기판에 대해 수직한 방향으로 상기 소스 전극과 드레인 전극 사이를 가로질러 자른 제2 단면에서 중공의 폐쇄형 단면 구조를 가지는, 전계 효과 트랜지스터 제조 방법.
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