KR20210095459A - 이차원 물질로 이루어진 게이트 절연막을 포함하는 전계 효과 트랜지스터 - Google Patents

이차원 물질로 이루어진 게이트 절연막을 포함하는 전계 효과 트랜지스터 Download PDF

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설민수
장호원
조연주
신현진
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Abstract

고유전율의 이차원 물질로 이루어진 게이트 절연막을 포함하는 전계 효과 트랜지스터가 개시된다. 개시된 전계 효과 트랜지스터는, 제 1 채널층; 상기 제 1 채널층 위에 배치된 제 2 채널층; 상기 제 2 채널층 위에 배치된 게이트 절연막; 상기 게이트 절연막 위에 배치된 게이트 전극; 상기 제 1 채널층과 전기적으로 연결된 제 1 전극; 및 상기 제 2 채널층과 전기적으로 연결된 제 2 전극;을 포함할 수 있다. 여기서, 상기 게이트 절연막은 절연성 및 고유전율 특성을 갖는 이차원 물질로 이루어질 수 있다.

Description

이차원 물질로 이루어진 게이트 절연막을 포함하는 전계 효과 트랜지스터 {Field effect transistor including gate dielectric formed of two dimensional material}
개시된 실시예들은 이차원 물질로 이루어진 게이트 절연막을 포함하는 전계 효과 트랜지스터에 관한 것으로, 더욱 상세하게는 고유전율의 이차원 물질로 이루어진 게이트 절연막을 포함하는 전계 효과 트랜지스터에 관한 것이다.
그래핀은 탄소 원자들이 한 평면 상에 육각형 형태로 연결되어 있는 2차원 육방정계(2-dimensional hexagonal) 구조를 갖는 물질로서, 그 두께가 원자 한 층에 불과할 정도로 얇다. 그래핀은 전기적/기계적/화학적인 특성이 매우 안정적이고 뛰어날 뿐만 아니라 우수한 전도성을 갖기 때문에, 차세대 소재로서 각광을 받고 있다. 그래핀 이외에도 다양한 이차원 물질들을 이용하여 나노 소자를 제작하기 위한 연구가 진행되고 있다.
예를 들어, 이차원 물질들을 전계 효과 트랜지스터의 채널로서 사용하려는 시도가 많이 이루어지고 있다. 이차원 물질들을 전계 효과 트랜지스터의 채널로 사용하면 높은 이동도를 달성할 수 있으며, 쇼트 채널 효과(short channel effect)를 억제하여 누설 전류를 줄일 것으로 기대된다. 그런데, 이차원 물질들을 전계 효과 트랜지스터의 채널로서 사용하면, 게이트 절연막의 불포화 결합(dangling bond)으로 인하여 게이트 절연막과 채널 사이에서 게이트 절연막의 표면에 전하가 포획되기 때문에 채널에서 전하의 이동이 제한될 수 있다.
고유전율의 이차원 물질로 이루어진 게이트 절연막을 포함하는 전계 효과 트랜지스터를 제공한다.
일 실시예에 따르면, 제 1 채널층; 상기 제 1 채널층 위에 배치된 제 2 채널층; 상기 제 2 채널층 위에 배치된 게이트 절연막; 상기 게이트 절연막 위에 배치된 게이트 전극; 상기 제 1 채널층과 전기적으로 연결된 제 1 전극; 및 상기 제 2 채널층과 전기적으로 연결된 제 2 전극;을 포함하는 전계 효과 트랜지스터가 제공된다. 여기서, 상기 게이트 절연막은 절연성 및 고유전율 특성을 갖는 이차원 물질로 이루어질 수 있다.
예를 들어, 상기 게이트 절연막은 유전상수가 10 이상인 이차원 물질로 이루어질 수 있다.
예를 들어, 상기 게이트 절연막은 이차원 결정 구조를 갖는 산화물 나노시트, 이차원 결정 구조를 갖는 이중층 페로브스카이트(layered perovskite), 또는 이차원 결정 구조를 갖는 강유전체 재료로 이루어질 수 있다.
상기 이차원 결정 구조를 갖는 산화물 나노시트는, 예를 들어, TiOx, TiNbOx, TiTaOx, NbOx, TaOx, LaNbOx, CaNbOx, SrNbOx, BaTaOx, WOx, 및 TiCoOx 중에서 적어도 하나를 포함할 수 있다.
상기 이차원 결정 구조를 갖는 이중층 페로브스카이트는, 예를 들어, LaNb2O7, LaEuNb4O14, EuTa4O14, SrTa2O7, Bi2SrTa2O9, Ca2Nb3O10, La2Ti2NbO10, Ba5Ta4O15, 및 W2O7 중에서 적어도 하나를 포함할 수 있다.
상기 이차원 결정 구조를 갖는 강유전체 재료는, 예를 들어, In2Se2, HfZrO2, 및 Si-HfO2 중에서 적어도 하나를 포함할 수 있다.
또한, 상기 게이트 절연막은, 예를 들어, 1T-HfO2, 1T-ZrO2, 1T-GeO2, 1T-SnO2, 1T-TiO2, 1T-PtO2, 2H-GeO2, 2H-HfO2, 1T-HfS2, 1T-PdO2, 2H-ZrO2, 1T-PtS2, 2H-MoO2, 2H-WO2, 및 1T-SnS2 중에서 적어도 하나의 2차원 물질로 이루어질 수 있다.
상기 제 1 채널층과 제 2 채널층 중에서 적어도 하나는 이차원 결정 구조를 갖는 반도체 재료로 이루어질 수 있다.
예를 들어, 상기 이차원 결정 구조를 갖는 반도체 재료는 그래핀, 흑린(black phosphorus), 포스포린(phosphorene), 또는 전이금속 디칼코게나이드(transition metal dichalcogenide)을 포함할 수 있다.
상기 전이금속 디칼코게나이드는, 예를 들어, MoS2, WS2, TaS2, HfS2, ReS2, TiS2, NbS2, SnS2, MoSe2, WSe2, TaSe2, HfSe2, ReSe2, TiSe2, NbSe2, SnSe2, MoTe2, WTe2, TaTe2, HfTe2, ReTe2, TiTe2, NbTe2, 및 SnTe2 중에서 적어도 하나를 포함할 수 있다.
상기 제 2 채널층은 이차원 결정 구조를 갖는 반도체 재료로 이루어지며, 상기 제 2 채널층과 상기 게이트 절연막은 반 데르 발스(van-der-Waals) 결합될 수 있다. 이 경우, 상기 제 2 채널층과 상기 게이트 절연막 사이에서 계면 전하 밀도(interface charge density)는, 예를 들어, 1×1012/cm2 이하일 수 있다.
또한, 문턱전압 이하 스윙(subthreshold swing) 값이, 예를 들어, 70mV/dec 이하일 수 있다.
상기 제 1 채널층의 에너지 밴드와 상기 제 2 채널층의 에너지 밴드가 상이할 수 있다.
일 예에서, 상기 제 1 채널층과 상기 제 2 채널층이 상이한 반도체 재료로 이루어지며, 전기적으로 동일한 도전형으로 도핑될 수 있다.
다른 예에서, 상기 제 1 채널층은 제 1 도전형으로 도핑되고 상기 제 2 채널층은 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑될 수 있다.
일 예에서, 상기 제 1 채널층과 상기 제 2 채널층이 동일한 반도체 재료로 이루어질 수 있다.
다른 예에서, 상기 제 1 채널층과 상기 제 2 채널층이 상이한 반도체 재료로 이루어질 수 있다.
상기 게이트 절연막은 상기 제 2 채널층의 상부 표면의 일부를 덮도록 배치될 수 있다.
상기 게이트 절연막과 상기 게이트 전극은 상기 제 1 전극을 향해 상기 제 2 채널층의 제 1 가장자리로부터 측면 방향으로 돌출하여 상기 제 1 전극의 상부 표면 위로 연장되도록 배치거나 또는 상기 제 2 전극을 향해 상기 제 2 채널층의 제 2 가장자리로부터 측면 방향으로 돌출하여 상기 제 2 전극의 상부 표면 위로 연장되도록 배치될 수 있다.
상기 전계 효과 트랜지스터는 상기 제 1 채널층과 상기 제 2 채널층 사이에 배치된 절연체층을 더 포함할 수 있다.
상기 절연체층의 두께는, 예를 들어, 0.3nm 내지 5nm의 범위에 있을 수 있다.
상기 절연체층은 상기 제 1 채널층의 상부 표면 전체를 덮도록 배치되며, 상기 제 2 채널층은 상기 절연체층의 상부 표면의 일부를 덮도록 배치될 수 있다.
상기 절연체층과 상기 제 2 채널층은 상기 제 2 전극을 향해 상기 제 1 채널층의 가장자리로부터 측면 방향으로 돌출하도록 배치될 수 있다.
상기 전계 효과 트랜지스터는 절연성 기판을 더 포함하며, 상기 제 1 채널층은 상기 기판의 상부 표면 위에 배치될 수 있다.
또한, 상기 제 2 채널층은 상기 제 1 채널층의 상부 표면의 일부를 덮도록 배치되어 있고, 상기 제 2 채널층은 상기 제 2 전극을 향해 상기 제 1 채널층의 가장자리로부터 측면 방향으로 돌출하여 있으며, 상기 돌출된 제 2 채널층의 일부는 상기 기판으로부터 이격될 수 있다.
상기 제 2 채널층은 상기 제 1 채널층의 상부 표면의 일부를 덮도록 배치되어 있고, 상기 제 2 채널층은 상기 제 2 전극을 향해 상기 제 1 채널층의 가장자리로부터 측면 방향으로 돌출하여 있으며, 상기 돌출된 제 2 채널층의 일부는 상기 기판의 상부 표면과 접촉하도록 연장될 수 있다.
상기 전계 효과 트랜지스터는 상기 제 1 채널층과 직접 접촉하도록 상기 기판 위에 배치된 제 1 컨택층 및 상기 제 2 채널층과 직접 접촉하도록 상기 기판 위에 배치된 제 2 컨택층을 더 포함할 수 있다.
이 경우, 상기 제 1 전극은 상기 제 1 컨택층 위에 배치되며 상기 제 2 전극은 상기 제 2 컨택층 위에 배치될 수 있다.
또한, 상기 전계 효과 트랜지스터는, 상기 기판 내에 매립되어 있으며 상기 제 1 채널층의 하부 표면과 접하도록 배치된 하부 게이트 절연막; 및 상기 기판 내에 매립되어 있으며 상기 하부 게이트 절연막의 하부 표면과 접하도록 배치된 하부 게이트 전극;을 더 포함할 수 있다.
상기 하부 게이트 절연막은 절연성 및 고유전율 특성을 갖는 이차원 물질로 이루어질 수 있다.
개시된 실시예에 따르면, 전계 효과 트랜지스터의 게이트 절연막이 고유전율의 이차원 물질로 이루어질 수 있다. 그러면, 게이트 절연막과 채널 사이에 불포화 결합이 존재하지 않기 때문에 전하가 게이트 절연막과 채널 사이에서 포획되지 않는다. 또한, 게이트 절연막으로서 사용하는 이차원 물질이 고유전율을 갖기 때문에 게이트의 절연 특성이 향상되고 누설 전류를 억제할 수 있다. 따라서, 전계 효과 트랜지스터가 높은 이동도를 가질 수 있으며, 전계 효과 트랜지스터의 오프 상태에서 소스 전극과 드레인 전극 사이에 흐르는 전류(off current)를 더욱 줄일 수 있다
또한, 개시된 전계 효과 트랜지스터는 2개의 채널층 사이의 터널링 효과를 이용하기 때문에, 전계 효과 트랜지스터의 문턱전압 이하 스윙의 값을 낮출 수 있어서 스위칭 속도가 향상될 수 있다.
도 1은 일 실시예에 따른 전계 효과 트랜지스터의 구조를 개략적으로 보이는 단면도이다.
도 2a 내지 도 2e는 도 1에 도시된 전계 효과 트랜지스터를 제조하는 과정을 개략적으로 보이는 단면도이다.
도 3은 다른 실시예에 따른 전계 효과 트랜지스터의 구조를 개략적으로 보이는 단면도이다.
도 4는 또 다른 실시예에 따른 전계 효과 트랜지스터의 구조를 개략적으로 보이는 단면도이다.
도 5는 또 다른 실시예에 따른 전계 효과 트랜지스터의 구조를 개략적으로 보이는 단면도이다.
도 6은 또 다른 실시예에 따른 전계 효과 트랜지스터의 구조를 개략적으로 보이는 단면도이다.
도 7은 또 다른 실시예에 따른 전계 효과 트랜지스터의 구조를 개략적으로 보이는 단면도이다.
도 8은 또 다른 실시예에 따른 전계 효과 트랜지스터의 구조를 개략적으로 보이는 단면도이다.
이하, 첨부된 도면들을 참조하여, 이차원 물질로 이루어진 게이트 절연막을 포함하는 전계 효과 트랜지스터에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
"상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 다수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이런 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 전계 효과 트랜지스터의 구조를 개략적으로 보이는 단면도이다. 도 1을 참조하면, 일 실시예에 따른 전계 효과 트랜지스터(200)는 제 1 채널층(111), 제 1 채널층(111) 위에 배치된 제 2 채널층(112), 제 2 채널층(112) 위에 배치된 게이트 절연막(113), 게이트 절연막(113) 위에 배치된 게이트 전극(114), 제 1 채널층(111)과 전기적으로 연결된 제 1 소스/드레인 전극(115), 및 제 2 채널층(112)과 전기적으로 연결된 제 2 소스/드레인 전극(116)을 포함할 수 있다.
제 1 채널층(111), 제 1 소스/드레인 전극(115) 및 제 2 소스/드레인 전극(116)은 기판(101)의 상부 표면 위에 배치될 수 있다. 기판(101)은, 예를 들어, 유리, 플라스틱, Al2O3 등을 포함하는 절연성 기판일 수 있다. 기판(101) 위에서 제 1 소스/드레인 전극(115)은 제 1 채널층(111)의 제 1 가장자리와 접촉하도록 배치될 수 있다. 또한, 제 2 소스/드레인 전극(116)은 기판(101) 위에서 제 1 채널층(111)의 제 1 가장자리의 반대편인 제 1 채널층(111)의 제 2 가장자리에 인접하여 배치된다. 제 2 소스/드레인 전극(116)은 제 1 채널층(111)과 접촉하지 않으며 제 2 채널층(112)의 가장자리와 접촉하도록 배치될 수 있다.
제 2 채널층(112)은 제 1 채널층(111)의 상부 표면 위에서 제 1 채널층(111)의 상부 표면의 일부만을 덮도록 배치될 수 있다. 예를 들어, 제 2 채널층(112)은 제 1 채널층(111)의 제 1 가장자리에 배치된 제 1 소스/드레인 전극(115)과 접촉하지 않도록 제 1 채널층(111)의 제 1 가장자리까지는 연장되지 않을 수 있다. 다시 말해, 제 2 채널층(112)의 제 1 가장자리는 제 1 채널층(111)의 제 1 가장자리와 간격을 두고 계단형으로 배치될 수 있다. 또한, 제 2 채널층(112)은 제 2 소스/드레인 전극(116)과 접촉하도록 제 1 채널층(111)의 가장자리로부터 제 2 소스/드레인 전극(116)을 향해 측면 방향으로 돌출하여 배치될 수 있다. 다시 말해, 제 2 채널층(112)의 제 2 가장자리는 제 1 채널층(111)의 제 2 가장자리에 대해 측면 방향으로 돌출하여 배치될 수 있다. 따라서, 제 2 채널층(112)은 제 1 채널층(111)에 대해 측면 방향으로 시프트되는 방식으로 배치된다.
제 1 채널층(111)의 제 2 가장자리에 대해 돌출된 제 2 채널층(112)의 제 2 가장자리 부분은 기판(101)으로부터 이격될 수 있다. 따라서, 제 2 채널층(112)의 제 2 가장자리 부분과 기판(101) 사이에는 빈 공간(117)이 존재할 수 있다. 그 대신에, 제 2 채널층(112)의 제 2 가장자리 부분과 기판(101) 사이의 공간(117)에 절연성 재료로 이루어진 지지층이 더 채워질 수도 있다.
제 1 채널층(111)과 제 2 채널층(112)은 서로 다른 에너지 밴드를 갖는 반도체 재료로 이루어질 수 있다. 제 1 채널층(111)과 제 2 채널층(112)이 서로 다른 에너지 밴드를 갖는다면 제 1 채널층(111)과 제 2 채널층(112)은 어떠한 반도체 재료로도 이루어질 수 있다.
예를 들어, 제 1 채널층(111)과 제 2 채널층(112)은 동일한 반도체 재료로 이루어지고 전기적으로 서로 상반되는 도전형으로 도핑될 수도 있다. 다시 말해, 제 1 채널층(111)과 제 2 채널층(112)이 동일한 반도체 재료로 이루어지는 경우, 제 1 채널층(111)은 p-형으로 도핑되고 제 2 채널층(112)은 n-형으로 도핑되거나, 또는 제 1 채널층(111)은 n-형으로 도핑되고 제 2 채널층(112)은 p-형으로 도핑될 수 있다. 또는, 제 1 채널층(111)과 제 2 채널층(112)이 동일한 반도체 재료로 이루어지는 경우, 제 1 채널층(111)과 제 2 채널층(112) 중에서 어느 하나만이 도핑되고 다른 하나는 도핑되지 않을 수도 있다.
다른 예에서, 제 1 채널층(111)과 제 2 채널층(112)은 서로 다른 반도체 재료로 이루어질 수 있다. 제 1 채널층(111)과 제 2 채널층(112)이 서로 다른 반도체 재료로 이루어지는 경우에, 제 1 채널층(111)과 제 2 채널층(112)이 서로 다른 에너지 밴드를 갖는다면, 제 1 채널층(111)과 제 2 채널층(112)은 전기적으로 서로 동일한 도전형으로 도핑될 수도 있고, 전기적으로 서로 상반되는 도전형으로 도핑될 수도 있고, 제 1 채널층(111)과 제 2 채널층(112) 중에서 어느 하나만이 도핑될 수도 있고, 또는 제 1 채널층(111)과 제 2 채널층(112)이 모두 도핑되지 않을 수도 있다.
또한, 제 1 채널층(111)과 제 2 채널층(112) 중에서 적어도 하나는 2차원 결정 구조를 갖는 반도체 재료로 이루어질 수 있다. 예를 들어, 제 1 채널층(111)은 실리콘(Si), 게르마늄(Ge), Ⅲ-Ⅴ 족 화합물 반도체, IGZO(indium gallium zinc oxide) 등과 같은 일반적인 3차원 결정 구조를 갖는 반도체 재료로 이루어지고, 제 2 채널층(112)은 2차원 결정 구조를 갖는 반도체 재료로 이루어질 수 있다. 또는, 제 1 채널층(111)은 2차원 결정 구조를 갖는 반도체 재료로 이루어지고, 제 2 채널층(112)은 일반적인 3차원 결정 구조를 갖는 반도체 재료로 이루어질 수 있다. 또한, 제 1 채널층(111)과 제 2 채널층(112)이 모두 2차원 결정 구조를 갖는 반도체 재료로 이루어질 수 있다.
2차원 결정 구조를 갖는 반도체 재료는, 예를 들어, 그래핀(graphene)과 같은 탄소계 2차원 물질, 또는 흑린(black phosphorus), 포스포린(phosphorene), 전이금속 디칼코게나이드(transition metal dichalcogenide) 등과 같은 비탄소계 2차원 물질을 포함할 수 있다. 전이금속 디칼코게나이드는 전이금속과 칼코겐 원소의 화합물로서, 예를 들어, MoS2, WS2, TaS2, HfS2, ReS2, TiS2, NbS2, SnS2, MoSe2, WSe2, TaSe2, HfSe2, ReSe2, TiSe2, NbSe2, SnSe2, MoTe2, WTe2, TaTe2, HfTe2, ReTe2, TiTe2, NbTe2, 및 SnTe2 등을 포함할 수 있다. 그 외에도, 2차원 결정 구조를 갖는 반도체 재료는, 예를 들어, MnOx, VaOx, MnO3, MoCl2, CrCl3, RuCl3, BiI3, PbCl4, GeS, GaS, GeSe, GaSe, PtSe2, GaTe, InS, InSe, InTe 등을 포함할 수 있다.
제 2 채널층(112)의 상부 표면에 배치된 게이트 절연막(113)은 절연성을 갖는 2차원 물질로 이루어질 수 있다. 또한, 게이트 절연막(113)은 유전상수가 10 이상인 고유전율 특성을 갖는 재료로 이루어질 수 있다. 게이트 절연막(113)이 고유전율 특성을 가지면, 매우 얇은 EOT(equivalent oxide thickness)를 가지면서도 물리적으로 두께가 두꺼운 게이트 절연막을 구현할 수 있어서, 게이트 절연막(113)에서 발생하는 전류의 누설을 억제할 수 있다. 따라서, 전계 효과 트랜지스터(100)를 누설 전류 없이 더욱 미세하게 제작할 수 있다. 2차원 물질로 이루어진 게이트 절연막(113)의 물리적인 두께를 두껍게 하기 위하여, 2차원 물질을 다수의 층으로 반복 적층함으로써 게이트 절연막(113)을 형성할 수 있다.
절연성 및 고유전율 특성을 갖는 2차원 물질로는, 예를 들어, 2차원 결정 구조를 갖는 산화물 나노시트, 2차원 결정 구조를 갖는 이중층 페로브스카이트(layered perovskite), 또는 2차원 결정 구조를 갖는 강유전체 재료를 포함할 수 있다. 2차원 결정 구조를 갖는 산화물 나노시트는, 예를 들어, TiOx, TiNbOx, TiTaOx, NbOx, TaOx, LaNbOx, CaNbOx, SrNbOx, BaTaOx, WOx, 및 TiCoOx 중에서 적어도 하나를 포함할 수 있다. 또한, 2차원 결정 구조를 갖는 이중층 페로브스카이트는 LaNb2O7, LaEuNb4O14, EuTa4O14, SrTa2O7, Bi2SrTa2O9, Ca2Nb3O10, La2Ti2NbO10, Ba5Ta4O15, 및 W2O7 중에서 적어도 하나를 포함할 수 있다. 또한, 2차원 결정 구조를 갖는 강유전체 재료는 In2Se2, HfZrO2, 및 Si-HfO2 중에서 적어도 하나를 포함할 수 있다. 그 외에도, 게이트 절연막(113)을 형성할 수 있는 절연성 및 고유전율 특성을 갖는 2차원 물질은 1T-HfO2, 1T-ZrO2, 1T-GeO2, 1T-SnO2, 1T-TiO2, 1T-PtO2, 2H-GeO2, 2H-HfO2, 1T-HfS2, 1T-PdO2, 2H-ZrO2, 1T-PtS2, 2H-MoO2, 2H-WO2, 1T-SnS2 등을 포함할 수 있다. 여기서, '1T-'는 층상 구조의 적층 대칭성이 정방정계 대칭인 구조를 갖는 결정성을 나타내며, '2H-'는 육각형 대칭 구조를 갖는 결정성을 나타낸다.
일반적으로, 2차원 결정 구조를 갖는 물질로 이루어진 채널과 3차원 결정 구조를 갖는 물질로 이루어진 게이트 절연막을 사용하는 경우, 게이트 절연막의 표면에 존재하는 3차원 물질의 불포화 결합(dangling bond)으로 인하여 게이트 절연막과 채널 사이에서 게이트 절연막의 표면에 전하가 포획되어, 채널에서 전하의 이동이 제한될 수 있다.
반면, 본 실시예에서는, 게이트 절연막(113)이 2차원 물질로 이루어지기 때문에 게이트 절연막(113)의 표면에 불포화 결합이 존재하지 않는다. 또한, 게이트 절연막(113)과 접촉하는 제 2 채널층(112)이 이차원 결정 구조를 갖는 반도체 재료로 이루어지는 경우, 제 2 채널층(112)의 표면에도 불포화 결합이 존재하지 않는다. 이 경우에, 제 2 채널층(112)과 게이트 절연막(113) 사이에는 반 데르 발스(van-der-Waals) 결합만이 존재하게 된다. 따라서, 제 2 채널층(112)과 게이트 절연막(113) 사이의 계면에서 불포화 결합에 의해 전하가 포획되지 않기 때문에, 제 2 채널층(112)과 게이트 절연막(113) 사이의 계면 전하 밀도(interface charge density)를 매우 낮게 유지할 수 있다. 예를 들어, 제 2 채널층(112)과 게이트 절연막(113) 사이에서 계면 전하 밀도(interface charge density)는 1×1012/cm2 이하일 수 있다. 따라서, 본 실시예에 따른 전계 효과 트랜지스터(200)는 높은 전하 이동도를 가질 수 있으며, 전계 효과 트랜지스터(200)의 오프 상태에서 제 1 소스/드레인 전극(115)과 제 2 소스/드레인 전극(116)과 사이에 흐르는 전류(off current)를 더욱 줄일 수 있다.
제 1 소스/드레인 전극(115)과 제 2 소스/드레인 전극(116)은, 예를 들어, 마그네슘(Mg), 알루미늄(Al), 스칸듐(Sc), 티타늄(Ti), 바나듐(V), 크롬(Cr), 망간(Mn), 니켈(Ni), 구리(Cu), 아연(Zn), 갈륨(Ga), 지르코늄(Zr), 니오븀(Nb), 몰리브덴(Mo), 납(Pd), 은(Ag), 카드뮴(Cd), 인듐(In), 주석(Sn), 란탄(La), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W), 이리듐(Ir), 백금(Pt), 금(Au), 비스무스(Bi) 등과 같은 금속 또는 이들의 합금으로 이루어질 수 있다. 또한, 게이트 전극(114)은 폴리 실리콘 또는 제 1 및 제 2 소스/드레인 전극(115, 116)과 동일한 금속 재료로 이루어질 수 있다.
상술한 구조를 갖는 전계 효과 트랜지스터(200)에서, 게이트 전극(114)에 문턱 전압 이상의 전압이 인가되면 제 1 소스/드레인 전극(115)과 제 2 소스/드레인 전극(116) 사이에 전류가 흐르게 된다. 본 실시예의 경우, 제 1 채널층(111)이 제 1 소스/드레인 전극(115)에만 전기적으로 연결되고 제 2 채널층(112)이 제 2 소스/드레인 전극(116)에만 전기적으로 연결되며, 제 1 채널층(111)과 제 2 채널층(112)의 에너지 밴드가 상이하기 때문에, 제 1 채널층(111)과 제 2 채널층(112) 사이에서는 터널링 현상에 의해 전하가 이동하게 된다. 따라서, 본 실시예에 따른 전계 효과 트랜지스터(200)는 터널링 전계 효과 트랜지스터이다.
일반적인 전계 효과 트랜지스터의 경우, 채널을 흐르는 전류는 채널의 장벽보다 큰 에너지를 갖는 전자의 흐름으로 결정된다. 그리고, 전자의 에너지 분포가 페르미 디랙 분포(Fermi-Dirac distribution)를 따르기 때문에, 트랜지스터의 스위칭 속도를 나타내는 문턱전압 이하 스윙(subthreshold swing) 값의 이론적인 한계는 ln(10)kT/q로 주어진다. 여기서, k는 볼츠만(Boltzman) 상수이고, T는 절대 온도이고, q는 전자를 통한 전기 전하의 크기이다. 따라서, 일반적인 전계 효과 트랜지스터의 문턱전압 이하 스윙 값은 상온에서 60mV/dec 이하로 내려갈 수 없다.
본 실시예에 따른 전계 효과 트랜지스터(200)의 경우, 제 1 채널층(111)과 제 2 채널층(112) 사이에 형성된 터널링 층을 전자가 통과할 수 있는 양자역학적 확률로 제 1 채널층(111)과 제 2 채널층(112)을 흐르는 전류가 결정된다. 이러한 이유로, 본 실시예에 따른 전계 효과 트랜지스터(200)에서 문턱전압 이하 스윙 값의 한계는 위에서 주어진 식인 ln(10)kT/q로 결정되지 않는다. 따라서, 본 실시예에 따른 전계 효과 트랜지스터(200)는 약 70mV/dec 이하의 문턱전압 이하 스윙 값을 가질 수 있다. 이로 인해, 본 실시예에 따른 전계 효과 트랜지스터(200)는 매우 빠른 스위칭이 가능하다.
도 2a 내지 도 2e는 도 1에 도시된 전계 효과 트랜지스터(200)를 제조하는 과정을 개략적으로 보이는 단면도이다.
도 2a를 참조하면, 기판(101) 위에 제 1 채널층(111)을 형성한다. 예를 들어, 화학기상증착(chemical vapor deposition: CVD) 등의 방식으로 기판(101)의 상부 표면 전체에 제 1 채널층(111)의 재료를 형성한 후에 제 1 채널층(111)의 재료를 패터닝함으로써 제 1 채널층(111)을 형성할 수 있다.
도 2b를 참조하면, 제 1 채널층(111)의 제 2 가장자리에 인접하여 지지층(118)을 형성할 수 있다. 지지층(118)은 절연성 재료로 이루어질 수 있다. 예를 들어, 지지층(118)은 게이트 절연막(113)과 동일한 2차원 물질로 이루어질 수 있다. 또는, 지지층(118)은 일반적인 3차원 유전체 물질로 이루어질 수도 있다.
도 2c를 참조하면, 제 1 채널층(111)과 지지층(118) 위에 제 2 채널층(112)을 형성한다. 예를 들어, 화학기상증착(CVD) 등의 방식으로 기판(101)과 제 1 채널층(111), 및 지지층(118)의 상부 표면 위에 제 2 채널층(112)의 재료를 형성한 후에 패터닝을 함으로써 제 2 채널층(112)을 형성할 수 있다. 도 2c에 도시된 바와 같이, 제 1 채널층(111)의 제 1 가장자리의 상부 표면(111a)이 부분적으로 노출되어 제 1 채널층(111)의 제 1 가장자리가 제 2 채널층(112)의 제 1 가장자리보다 좌측 방향으로 더 돌출되도록 제 2 채널층(112)의 재료를 패터닝할 수 있다. 또한, 제 2 채널층(112)의 제 2 가장자리가 지지층(118)의 상부 표면의 일부 위에 부분적으로 남아서 제 2 채널층(112)의 제 2 가장자리가 제 1 채널층(111)의 제 2 가장자리보다 우측 방향으로 더 돌출되도록 제 2 채널층(112)의 재료를 패터닝할 수 있다.
도 2d를 참조하면, 제 2 채널층(112)의 하부에 있는 지지층(118)의 일부를 남기고 외부로 노출된 지지층(118)을 제거할 수 있다. 도 2d에 도시된 지지층(118)의 제거 과정은 도 2c에 도시된 과정과 동시에 진행될 수도 있다. 예를 들어, 제 2 채널층(112)의 재료를 형성한 후, 제 2 채널층(112)의 재료를 패터닝할 때 제 2 채널층(112)의 하부에 있지 않은 지지층(118)을 함께 제거할 수 있다. 또는, 제 2 채널층(112)을 형성한 후에, 별도의 공정에서 외부로 노출된 지지층(118)을 제거할 수도 있다.
도 2e를 참조하면, 제 2 채널층(112) 위에 게이트 절연막(113)을 형성한다. 그런 후, 게이트 절연막(113) 위에 게이트 전극(114)을 형성할 수 있다. 또한, 제 1 채널층(111)의 제 1 가장자리와 전기적으로 접촉하도록 기판(101) 위에 제 1 소스/드레인 전극(115)을 형성하고, 제 2 채널층(112)의 제 2 가장자리와 전기적으로 접촉하도록 기판(101) 위에 제 2 소스/드레인 전극(116)을 형성할 수 있다. 만약 게이트 전극(114), 제 1 소스/드레인 전극(115), 및 제 2 소스/드레인 전극(116)이 동일한 금속 재료로 이루어지는 경우, 게이트 전극(114), 제 1 소스/드레인 전극(115), 및 제 2 소스/드레인 전극(116)을 동시에 형성할 수 있다.
지지층(118)은 제 2 채널층(112)의 제 2 가장자리 부분을 지지하기 위한 용도로 남겨둘 수 있다. 그러나, 제 2 채널층(112)의 제 2 가장자리 부분이 제 2 소스/드레인 전극(116)에 의해 지지될 수 있는 경우, 제 2 소스/드레인 전극(116)을 형성한 후에 지지층(118)을 제거할 수도 있다. 그러면, 제 2 채널층(112)의 하부에는 빈 공간(117)이 남을 수 있다. 이 경우, 지지층(118)은 희생층으로서 역할을 할 수 있다.
도 1에서는 제 2 채널층(112)의 제 2 가장자리가 기판(101)의 상부 표면으로부터 이격된 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 도 3은 다른 실시예에 따른 전계 효과 트랜지스터의 구조를 개략적으로 보이는 단면도이다. 도 3을 참조하면, 전계 효과 트랜지스터(210)의 제 2 채널층(112)은 제 1 채널층(111)의 상부 표면의 일부와 기판(101)의 일부를 덮도록 배치되어 있다. 예를 들어, 제 2 채널층(112)은 제 1 채널층(111)의 제 1 가장자리의 상부 표면을 제외하고 제 1 채널층(111)의 나머지 상부 표면을 덮도록 배치된다. 그리고, 제 2 채널층(112)은 제 1 채널층(111)의 제 2 가장자리의 상부 표면과 측면을 지나 기판(101)의 상부 표면과 접촉하도록 연장된다. 따라서, 제 1 채널층(111)의 제 2 가장자리로부터 제 2 소스/드레인 전극(116)을 향해 측면 방향으로 돌출한 제 2 채널층(112)의 제 2 가장자리 부분은 기판(101)의 상부 표면과 접촉할 수 있다.
또한, 도 3에 도시된 실시예에서, 제 1 소스/드레인 전극(115)은 제 1 채널층(111)의 상부 표면의 일부를 덮도록 배치될 수 있다. 예를 들어, 제 1 소스/드레인 전극(115)의 일부분은 제 1 채널층(111)의 제 1 가장자리의 상부 표면을 덮도록 배치되고 나머지 부분은 기판(101)의 상부 표면 위에 배치될 수 있다. 제 2 소스/드레인 전극(116)의 일부분은 제 2 채널층(112)의 제 2 가장자리의 상부 표면을 덮도록 배치되고 나머지 부분은 기판(101)의 상부 표면 위에 배치될 수 있다. 도 3에 도시된 전계 효과 트랜지스터(210)의 설명하지 않은 나머지 구성들은 도 1에 도시된 전계 효과 트랜지스터(200)에서 설명한 것과 동일하다.
도 4는 또 다른 실시예에 따른 전계 효과 트랜지스터의 구조를 개략적으로 보이는 단면도이다. 도 4를 참조하면, 전계 효과 트랜지스터(220)는 제 1 채널층(111)과 제 1 소스/드레인 전극(115) 사이에 배치된 제 1 컨택층(120) 및 제 2 채널층(112)과 제 2 소스/드레인 전극(116) 사이에 배치된 제 2 컨택층(121)을 더 포함할 수 있다. 예를 들어, 제 1 컨택층(120)은 기판(101) 위에 배치되며 제 1 채널층(111)의 제 1 가장자리의 상부 표면을 덮도록 연장될 수 있다. 또한, 제 2 컨택층(121)은 기판(101) 위에 배치되며 제 2 채널층(112)의 제 2 가장자리의 상부 표면을 덮도록 연장될 수 있다.
그리고, 제 1 소스/드레인 전극(115)은 제 1 컨택층(120)의 상부 표면 위에 배치되고, 제 2 소스/드레인 전극(116)은 제 2 컨택층(121)의 상부 표면 위에 배치될 수 있다. 따라서, 제 1 소스/드레인 전극(115)은 제 1 컨택층(120)을 통해 제 1 채널층(111)에 연결되며, 제 2 소스/드레인 전극(116)은 제 2 컨택층(121)을 통해 제 2 채널층(112)에 연결될 수 있다. 제 1 컨택층(121)과 제 2 컨택층(122)은, 예를 들어, 일반적인 3차원 결정 구조의 반도체 재료로 이루어질 수 있다. 제 1 및 제 2 채널층(111, 112)이 모두 2차원 결정 구조를 갖는 반도체 재료인 경우, 제 1 및 제 2 컨택층(120, 121)은 제 1 및 제 2 채널층(111, 112)과 제 1 및 제 2 소스/드레인 전극(115, 116) 사이의 접촉성을 향상시킬 수 있다.
한편, 도 1에 도시된 전계 효과 트랜지스터(100)에서, 게이트 절연막(113)은 제 2 채널층(112)의 상부 표면의 일부만을 덮도록 배치되어 있다. 예를 들어, 게이트 절연막(113)은 제 2 채널층(112)의 상부 표면의 중심부에 배치되며, 제 2 채널층(112)의 제 1 가장자리의 상부 표면과 제 2 가장자리의 상부 표면은 외부에 노출될 수 있다. 또한, 게이트 절연막(113) 위에 배치된 게이트 전극(114)도 제 2 채널층(112)의 상부 표면의 중심부에만 위치할 수 있다. 그러나, 게이트 절연막(113)과 게이트 전극(114)의 위치가 반드시 이에 한정되는 것은 아니다.
예를 들어, 도 5는 또 다른 실시예에 따른 전계 효과 트랜지스터의 구조를 개략적으로 보이는 단면도이다. 도 5를 참조하면, 전계 효과 트랜지스터(230)의 게이트 절연막(113)은 제 2 소스/드레인 전극(116)을 향해 제 2 채널층(112)의 제 2 가장자리로부터 측면 방향으로 돌출하여 제 2 소스/드레인 전극(116)의 상부 표면 위로 연장될 수 있다. 또한, 게이트 절연막(113) 위에 배치된 게이트 전극(114)도 역시 제 2 채널층(112)의 제 2 가장자리로부터 측면 방향으로 돌출하여 제 2 소스/드레인 전극(116)의 상부 표면 위로 연장될 수 있다. 이를 위해, 제 2 소스/드레인 전극(116)의 상부 표면의 높이는 제 2 채널층(112)의 상부 표면의 높이와 일치할 수 있다. 그러면, 더 넓어진 게이트 전극(114)에 의해 제 1 채널층(111)과 제 2 채널층(112)의 더 넓은 면적에 전계가 인가될 수 있다.
또한, 도 6은 또 다른 실시예에 따른 전계 효과 트랜지스터의 구조를 개략적으로 보이는 단면도이다. 도 6을 참조하면, 전계 효과 트랜지스터(240)의 게이트 절연막(113)은 제 1 소스/드레인 전극(115)을 향해 제 2 채널층(112)의 제 1 가장자리로부터 측면 방향으로 돌출하여 제 1 소스/드레인 전극(115)의 상부 표면 위로 더 연장될 수 있다. 또한, 게이트 절연막(113) 위에 배치된 게이트 전극(114)도 역시 제 2 채널층(112)의 제 1 가장자리로부터 측면 방향으로 돌출하여 제 1 소스/드레인 전극(115)의 상부 표면 위로 더 연장될 수 있다. 그러면, 게이트 절연막(113)은 제 2 채널층(112)의 상부 표면을 완전히 덮을 수 있다. 이를 위해, 제 1 소스/드레인 전극(115)의 상부 표면의 높이는 제 2 채널층(112)의 상부 표면의 높이와 일치할 수 있다.
이 경우, 게이트 절연막(113)의 하부 표면과 제 1 채널층(111)의 제 1 가장자리의 상부 표면 사이에 빈 공간이 존재할 수도 있다. 대신에, 전계 효과 트랜지스터(240)는 게이트 절연막(113)의 하부 표면과 제 1 채널층(111)의 제 1 가장자리의 상부 표면 사이의 공간에 추가적으로 배치된 지지층(119)을 더 포함할 수도 있다. 본 실시예에 따르면, 제 1 채널층(111)과 제 2 채널층(112)에 전계가 인가되는 면적이 더욱 더 넓어질 수 있다.
도 7은 또 다른 실시예에 따른 전계 효과 트랜지스터의 구조를 개략적으로 보이는 단면도이다. 도 7을 참조하면, 전계 효과 트랜지스터(250)는 기판(101) 내에 매립되어 있으며 제 1 채널층(111)의 하부 표면과 접하도록 배치된 하부 게이트 절연막(123), 및 기판(101) 내에 매립되어 있으며 하부 게이트 절연막(123)의 하부 표면과 접하도록 배치된 추가적인 하부 게이트 전극(124)을 더 포함할 수 있다. 따라서, 전계 효과 트랜지스터(250)는 제 2 채널층(112)의 상부에 배치된 게이트 절연막(113)과 게이트 전극(114) 및 제 1 채널층(111)의 하부에 배치된 하부 게이트 절연막(123)과 하부 게이트 전극(124)을 포함하는 이중 게이트(double gate) 구조를 갖는다.
하부 게이트 절연막(123)은, 예를 들어, SiO2, SiNx, HfO2, ZrO2 등과 같은 일반적인 고유전율 유전체 재료로 이루어질 수도 있다. 그러나, 이에 한정되는 것은 아니며, 제 2 채널층(112) 위에 배치된 게이트 절연막(113)과 마찬가지로, 불포화 결합에 의해 전하 포획을 방지하기 위하여 하부 게이트 절연막(123)도 절연성 및 고유전율 특성을 갖는 2차원 물질로 이루어질 수 있다.
도 7에 도시된 전계 효과 트랜지스터(250)는 제 1 채널층(111) 하부의 하부 게이트 전극(124)과 제 2 채널층(112) 상부의 게이트 전극(114)에 각각 인가되는 전압을 조절하여 제 1 채널층(111)의 에너지 밴드와 제 2 채널층(112)의 에너지 밴드 사이의 차이를 변화시킴으로써 온/오프 될 수 있다. 예를 들어, 전계 효과 트랜지스터(250)는 제 1 채널층(111)의 에너지 밴드와 제 2 채널층(112)의 에너지 밴드 사이의 차이가 커지면 턴온되고 작아지면 턴오프될 수 있다. 게이트 전극(114)과 하부 게이트 전극(124)에 개별적으로 전압을 인가할 수 있고 제 1 채널층(111)의 에너지 밴드와 제 2 채널층(112)의 에너지 밴드가 개별적으로 조절될 수 있기 때문에, 전계 효과 트랜지스터(250)가 동작하는 전압 범위를 크게 할 수 있다.
하부 게이트 전극(124)에 인가되는 전압과 게이트 전극(114)에 인가되는 전압을 통해 제 1 채널층(111)의 에너지 밴드와 제 2 채널층(112)의 에너지 밴드가 개별적으로 조절될 수 있기 때문에, 이중 게이트 구조를 갖는 전계 효과 트랜지스터(250)에서 제 1 채널층(111)과 제 2 채널층(112)은 동일한 도전형으로 도핑된 동일한 반도체 재료로 이루어질 수도 있다. 이 경우, 하부 게이트 전극(124)과 게이트 전극(114)에 동일한 전압이 인가되면 전계 효과 트랜지스터(250)가 턴오프되고, 하부 게이트 전극(124)과 게이트 전극(114)에 인가되는 전압의 차이가 커지면 전계 효과 트랜지스터(250)가 턴온된다.
도 8은 또 다른 실시예에 따른 전계 효과 트랜지스터의 구조를 개략적으로 보이는 단면도이다. 도 8을 참조하면, 전계 효과 트랜지스터(260)는 도 1에 도시된 전계 효과 트랜지스터(200)와 유사한 구조를 가지며 제 1 채널층(111)과 제 2 채널층(112) 사이에 배치된 절연체층(125)을 더 포함할 수 있다. 절연체층(125)은 제 1 채널층(111)의 상부 표면 전체를 덮도록 배치될 수 있다. 또한, 절연체층(125)은 제 1 채널층(111)의 제 2 가장자리로부터 제 2 소스/드레인 전극(116)을 향해 측면 방향으로 돌출하여 배치될 수 있다. 절연체층(125) 위에 배치된 제 2 채널층(112)은 제 1 소스/드레인 전극(115)과 접촉하지 않도록 절연체층(125)의 상부 표면의 일부 위에만 배치될 수 있다. 그 대신에, 절연체층(125)은 제 1 소스/드레인 전극(115)과 접촉하지 않도록 제 1 채널층(111)의 상부 표면의 일부 위에만 배치될 수 있다. 그리고, 제 2 채널층(112)은 절연체층(125)의 전체 상부 표면 위에 배치될 수도 있다.
이러한 절연체층(125)은 제 1 채널층(111)과 제 2 채널층(112) 사이에 추가적인 터널링 장벽을 제공하는 역할을 할 수 있다. 절연체층(125)의 두께가 지나치게 두꺼우면 전하의 터널링이 불가능하기 때문에 절연체층(125)의 두께는 약 5nm 이하일 수 있다. 예를 들어, 절연체층(125)의 두께는 약 0.3nm 내지 약 5nm의 범위를 가질 수 있다. 절연체층(125)을 사용하면 전하의 터널링이 어려워지기 때문에 전계 효과 트랜지스터(260)의 오프 상태에서 제 1 소스/드레인 전극(115)과 제 2 소스/드레인 전극(116)과 사이에 흐르는 전류(off current)를 줄일 수 있다. 도 8에 도시된 절연체층(125)은 도 3 내지 도 7에 도시된 전계 효과 트랜지스터(210, 220, 230, 240, 250)에도 적용될 수 있다.
상술한 이차원 물질로 이루어진 게이트 절연막을 포함하는 전계 효과 트랜지스터는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 권리범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 권리범위에 포함된 것으로 해석되어야 할 것이다.
101.....기판 111, 112.....채널층
113, 123.....게이트 절연막 114, 124.....게이트 전극
115, 116.....소스/드레인 전극 117.....공간
118, 119.....지지층 120, 121.....컨택층
125.....채널간 절연막
200, 210, 220, 230, 240, 250, 260.....전계 효과 트랜지스터

Claims (30)

  1. 제 1 채널층;
    상기 제 1 채널층 위에 배치된 제 2 채널층;
    상기 제 2 채널층 위에 배치된 게이트 절연막;
    상기 게이트 절연막 위에 배치된 게이트 전극;
    상기 제 1 채널층과 전기적으로 연결된 제 1 전극; 및
    상기 제 2 채널층과 전기적으로 연결된 제 2 전극;을 포함하며,
    상기 게이트 절연막은 절연성 및 고유전율 특성을 갖는 이차원 물질로 이루어지는 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 절연막은 유전상수가 10 이상인 이차원 물질로 이루어지는 전계 효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 게이트 절연막은 이차원 결정 구조를 갖는 산화물 나노시트, 이차원 결정 구조를 갖는 이중층 페로브스카이트(layered perovskite), 또는 이차원 결정 구조를 갖는 강유전체 재료로 이루어지는 전계 효과 트랜지스터.
  4. 제 3 항에 있어서,
    상기 이차원 결정 구조를 갖는 산화물 나노시트는 TiOx, TiNbOx, TiTaOx, NbOx, TaOx, LaNbOx, CaNbOx, SrNbOx, BaTaOx, WOx, 및 TiCoOx 중에서 적어도 하나를 포함하는 전계 효과 트랜지스터.
  5. 제 3 항에 있어서,
    상기 이차원 결정 구조를 갖는 이중층 페로브스카이트는 LaNb2O7, LaEuNb4O14, EuTa4O14, SrTa2O7, Bi2SrTa2O9, Ca2Nb3O10, La2Ti2NbO10, Ba5Ta4O15, 및 W2O7 중에서 적어도 하나를 포함하는 전계 효과 트랜지스터.
  6. 제 3 항에 있어서,
    상기 이차원 결정 구조를 갖는 강유전체 재료는 In2Se2, HfZrO2, 및 Si-HfO2 중에서 적어도 하나를 포함하는 전계 효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 게이트 절연막은 1T-HfO2, 1T-ZrO2, 1T-GeO2, 1T-SnO2, 1T-TiO2, 1T-PtO2, 2H-GeO2, 2H-HfO2, 1T-HfS2, 1T-PdO2, 2H-ZrO2, 1T-PtS2, 2H-MoO2, 2H-WO2, 및 1T-SnS2 중에서 적어도 하나의 2차원 물질로 이루어지는 전계 효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 제 1 채널층과 제 2 채널층 중에서 적어도 하나는 이차원 결정 구조를 갖는 반도체 재료로 이루어지는 전계 효과 트랜지스터.
  9. 제 8 항에 있어서,
    상기 이차원 결정 구조를 갖는 반도체 재료는 그래핀, 흑린(black phosphorus), 포스포린(phosphorene), 또는 전이금속 디칼코게나이드(transition metal dichalcogenide)을 포함하는 전계 효과 트랜지스터.
  10. 제 9 항에 있어서,
    상기 전이금속 디칼코게나이드는 MoS2, WS2, TaS2, HfS2, ReS2, TiS2, NbS2, SnS2, MoSe2, WSe2, TaSe2, HfSe2, ReSe2, TiSe2, NbSe2, SnSe2, MoTe2, WTe2, TaTe2, HfTe2, ReTe2, TiTe2, NbTe2, 및 SnTe2 중에서 적어도 하나를 포함하는 전계 효과 트랜지스터.
  11. 제 8 항에 있어서,
    상기 제 2 채널층은 이차원 결정 구조를 갖는 반도체 재료로 이루어지며, 상기 제 2 채널층과 상기 게이트 절연막은 반 데르 발스(van-der-Waals) 결합되어 있으며, 상기 제 2 채널층과 상기 게이트 절연막 사이에서 계면 전하 밀도(interface charge density)가 1×1012/cm2 이하인 전계 효과 트랜지스터.
  12. 제 1 항에 있어서,
    문턱전압 이하 스윙(subthreshold swing) 값이 70mV/dec 이하인 전계 효과 트랜지스터.
  13. 제 1 항에 있어서,
    상기 제 1 채널층의 에너지 밴드와 상기 제 2 채널층의 에너지 밴드가 상이한 전계 효과 트랜지스터.
  14. 제 13 항에 있어서,
    상기 제 1 채널층과 상기 제 2 채널층이 상이한 반도체 재료로 이루어지며, 전기적으로 동일한 도전형으로 도핑되는 전계 효과 트랜지스터.
  15. 제 13 항에 있어서,
    상기 제 1 채널층은 제 1 도전형으로 도핑되고 상기 제 2 채널층은 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑되는 전계 효과 트랜지스터.
  16. 제 15 항에 있어서,
    상기 제 1 채널층과 상기 제 2 채널층이 동일한 반도체 재료로 이루어지는 전계 효과 트랜지스터.
  17. 제 15 항에 있어서,
    상기 제 1 채널층과 상기 제 2 채널층이 상이한 반도체 재료로 이루어지는 전계 효과 트랜지스터.
  18. 제 1 항에 있어서,
    상기 게이트 절연막은 상기 제 2 채널층의 상부 표면의 일부를 덮도록 배치된 전계 효과 트랜지스터.
  19. 제 1 항에 있어서,
    상기 게이트 절연막과 상기 게이트 전극은 상기 제 1 전극을 향해 상기 제 2 채널층의 제 1 가장자리로부터 측면 방향으로 돌출하여 상기 제 1 전극의 상부 표면 위로 연장되도록 배치거나 또는 상기 제 2 전극을 향해 상기 제 2 채널층의 제 2 가장자리로부터 측면 방향으로 돌출하여 상기 제 2 전극의 상부 표면 위로 연장되도록 배치된 전계 효과 트랜지스터.
  20. 제 1 항에 있어서,
    상기 제 1 채널층과 상기 제 2 채널층 사이에 배치된 절연체층을 더 포함하는 전계 효과 트랜지스터.
  21. 제 20 항에 있어서,
    상기 절연체층의 두께는 0.3nm 내지 5nm의 범위에 있는 전계 효과 트랜지스터.
  22. 제 20 항에 있어서,
    상기 절연체층은 상기 제 1 채널층의 상부 표면 전체를 덮도록 배치되며, 상기 제 2 채널층은 상기 절연체층의 상부 표면의 일부를 덮도록 배치된 전계 효과 트랜지스터.
  23. 제 22 항에 있어서,
    상기 절연체층과 상기 제 2 채널층은 상기 제 2 전극을 향해 상기 제 1 채널층의 가장자리로부터 측면 방향으로 돌출하도록 배치된 전계 효과 트랜지스터.
  24. 제 1 항에 있어서,
    절연성 기판을 더 포함하며,
    상기 제 1 채널층은 상기 기판의 상부 표면 위에 배치되어 있는 전계 효과 트랜지스터.
  25. 제 24 항에 있어서,
    상기 제 2 채널층은 상기 제 1 채널층의 상부 표면의 일부를 덮도록 배치되어 있고, 상기 제 2 채널층은 상기 제 2 전극을 향해 상기 제 1 채널층의 가장자리로부터 측면 방향으로 돌출하여 있으며, 상기 돌출된 제 2 채널층의 일부는 상기 기판으로부터 이격되어 있는 전계 효과 트랜지스터.
  26. 제 24 항에 있어서,
    상기 제 2 채널층은 상기 제 1 채널층의 상부 표면의 일부를 덮도록 배치되어 있고, 상기 제 2 채널층은 상기 제 2 전극을 향해 상기 제 1 채널층의 가장자리로부터 측면 방향으로 돌출하여 있으며, 상기 돌출된 제 2 채널층의 일부는 상기 기판의 상부 표면과 접촉하도록 연장되어 있는 전계 효과 트랜지스터.
  27. 제 24 항에 있어서,
    상기 제 1 채널층과 직접 접촉하도록 상기 기판 위에 배치된 제 1 컨택층 및 상기 제 2 채널층과 직접 접촉하도록 상기 기판 위에 배치된 제 2 컨택층을 더 포함하는 전계 효과 트랜지스터.
  28. 제 27 항에 있어서,
    상기 제 1 전극은 상기 제 1 컨택층 위에 배치되며 상기 제 2 전극은 상기 제 2 컨택층 위에 배치되는 전계 효과 트랜지스터.
  29. 제 24 항에 있어서,
    상기 기판 내에 매립되어 있으며 상기 제 1 채널층의 하부 표면과 접하도록 배치된 하부 게이트 절연막; 및
    상기 기판 내에 매립되어 있으며 상기 하부 게이트 절연막의 하부 표면과 접하도록 배치된 하부 게이트 전극;을 더 포함하는 전계 효과 트랜지스터.
  30. 제 29 항에 있어서,
    상기 하부 게이트 절연막은 절연성 및 고유전율 특성을 갖는 이차원 물질로 이루어지는 전계 효과 트랜지스터.
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