CN112292762B - 隧穿场效应晶体管 - Google Patents

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Abstract

根据本公开实施方式的隧穿场效应晶体管包括：第一导电型的第一半导体层；第二导电型的第二半导体层，其在第一区域中与第一半导体层实现异质结；栅极绝缘层，其在第一区域中覆盖第二半导体层；栅极电极层，其覆盖栅极绝缘层；第一电极层，其与第一半导体层电连接；第二电极层，其与第二半导体层电连接；和第一绝缘层，其在第二电极层侧与第一区域相邻的第二区域中被夹在第一半导体层与第二半导体层之间。

Description

隧穿场效应晶体管
技术领域
本公开涉及一种隧穿场效应晶体管(tunneling field effect transistor)。
背景技术
为了实现电子器件的低功耗，强烈要求构成大规模集成电路的MOS场效应晶体管(MOSFET)进行低压工作。近年来，使用量子隧穿现象作为新的工作原理的隧穿场效应晶体管(以下，有时称为“TFET”)引人注目。通过使用量子隧穿现象，能够不按照温度和电子的统计分布而进行工作，即可以以小的扫描电压宽度进行陡峭的接通/断开(ON/OFF)动作。针对隧穿场效应晶体管，例如如专利文献1～9所公开的那样，正在深入研究各种结构。
现有技术文献
专利文献
专利文献1:日本特开2014-229713号公报
专利文献2:国际公开第2017-086921号
专利文献3:日本特表2018-511936号公报
专利文献4:日本特开2018-14359号公报
专利文献5:日本特开2013-187291号公报
专利文献6:美国专利申请公开2016/0043234号说明书
专利文献7:美国专利申请公开2012/0032227号说明书
专利文献8:美国专利申请公开2016/0204224号说明书
专利文献9:美国专利申请公开2018/0204953号说明书
发明内容
接通状态(ON状态)下的电流值受到量子隧穿现象限制，无法得到足够大的值。因此，为了TFET的实用化，要求同时实现高接通电流(ON current)和陡峭的接通/断开动作。
本公开的目的之一在于，实现一种能同时实现高接通电流和陡峭的接通/断开动作的TFET。
根据本公开一实施方式，提供一种隧穿场效应晶体管，包括：第一导电型的第一半导体层；第一导电型的第二半导体层，其在第一区域中与所述第一半导体层实现异质结；栅极绝缘层(gate insulation layer)，其在所述第一区域中覆盖所述第二半导体层；栅极电极层(gate electrode layer)，其覆盖所述栅极绝缘层；第一电极层，其与所述第一半导体层电连接；第二电极层，其与所述第二半导体层电连接；以及第一绝缘层，其在所述第二电极层侧与所述第一区域相邻的第二区域中被夹在所述第一半导体层与所述第二半导体层之间。
也可以为：所述第一半导体层和所述第二半导体层是具有通过所述异质结来形成II型能带结构的能带结构的材料。
也可以为：所述第二半导体层是导带下端的能量位于所述第一半导体层的带隙内的材料。
也可以为：所述第二半导体层的带隙可以大于所述第一半导体层的带隙。
也可以为：所述第一半导体层是p型半导体，所述第二半导体层是n型半导体。
也可以为：所述第一半导体层是IV族半导体，所述第二半导体层是II-VI族半导体。
也可以为：所述第一半导体层是IV族半导体，所述第二半导体层含有金属氧化物。
也可以为：所述第一半导体层含有Si。
也可以为：所述第一半导体层含有Si和Ge。
也可以为：所述第一半导体层是n型半导体，
所述第二半导体层是p型半导体。
也可以为：所述第二半导体层的介电常数比所述第一半导体层的介电常数低。
也可以为：所述栅极绝缘层和所述栅极电极层通过从所述第一区域延伸到所述第二区域的方式进行配置。
也可以为：所述第二区域还在所述第一电极层侧与所述第一区域相邻。
也可以为：所述第二区域包围所述第一区域。
也可以为：在实现所述异质结的部分中，在所述第一半导体层与所述第二半导体层之间，配置有成分含有所述第一半导体层的接合绝缘层。
也可以为：所述第一半导体层是p型半导体，所述第二半导体层是n型半导体，所述接合绝缘层含有所述第一半导体层的氧化物。
也可以为：所述第一半导体层是n型半导体，所述第二半导体层是p型半导体，所述接合绝缘层含有所述第二半导体层的氧化物。
另外，根据本公开一实施方式，提供一种隧穿场效应晶体管，包括：第一导电型的第一半导体层；第二导电型的第二半导体层，其在第一区域中相对于所述第一半导体层实现异质结；栅极绝缘层，其在所述第一区域中覆盖所述第二半导体层；栅极电极层，其覆盖所述栅极绝缘层；第一电极层，其与所述第一半导体层电连接；以及第二电极层，其与所述第二半导体层电连接，在垂直观察所述异质结的面的情况下，所述第一半导体层和所述第二半导体层重叠的区域比所述第一区域宽。
也可以为：提供一种电子器件，其包括上述任一项所记载的多个隧穿场效应晶体管和用于向所述隧穿场效应晶体管供给信号的导电体。
也可以为：所述多个隧穿场效应晶体管至少包括N沟道(Nch)的隧穿场效应晶体管和P沟道(Pch)的隧穿场效应晶体管，还包括导电体，该导电体连接所述N沟道的隧穿场效应晶体管和所述P沟道的隧穿场效应晶体管。
根据本公开一实施方式，能够实现同时实现高接通电流和陡峭的接通/断开动作的TFET。
附图说明
图1是表示根据本公开第一实施方式的TFET的结构的剖视图。
图2是表示根据本公开第一实施方式的TFET的结构的俯视图。
图3是说明根据本公开第一实施方式的TFET的制造方法的图。
图4是说明根据本公开第一实施方式的TFET的制造方法的图。
图5是说明根据本公开第一实施方式的TFET的制造方法的图。
图6是说明根据本公开第一实施方式的TFET的制造方法的图。
图7是说明根据本公开第一实施方式的TFET的制造方法的图。
图8是说明根据本公开第一实施方式的TFET的制造方法的图。
图9是说明根据本公开第一实施方式的TFET的制造方法的图。
图10是表示根据本公开第二实施方式的TFET的结构的剖视图。
图11是表示根据本公开第三实施方式的TFET的结构的剖视图。
图12是说明根据本公开第三实施方式的TFET的制造方法的图。
图13是说明根据本公开第三实施方式的TFET的制造方法的图。
图14是说明根据本公开第三实施方式的TFET的制造方法的图。
图15是说明根据本公开第三实施方式的TFET的制造方法的图。
图16是说明根据本公开第三实施方式的TFET的制造方法的图。
图17是表示根据本公开第四实施方式的TFET的结构的剖视图。
图18是说明根据本公开第四实施方式的TFET的制造方法的图。
图19是说明根据本公开第四实施方式的TFET的制造方法的图。
图20是说明根据本公开第四实施方式的TFET的制造方法的图。
图21是说明根据本公开第四实施方式的TFET的制造方法的图。
图22是说明根据本公开第四实施方式的TFET的制造方法的图。
图23是说明根据本公开第四实施方式的TFET的制造方法的图。
图24是说明根据本公开第四实施方式的TFET的制造方法的图。
图25是表示根据本公开第五实施方式的TFET的结构的剖视图。
图26是表示根据本公开第六实施方式的TFET的结构的剖视图。
图27是表示根据本公开第七实施方式的电子器件的结构的剖视图。
图28是表示根据本公开第八实施方式的电子器件的结构的剖视图。
图29是表示根据本公开第九实施方式的TFET的结构的剖视图。
图30是表示根据本公开第十实施方式的TFET的结构的剖视图。
图31是表示根据本公开第十一实施方式的TFET的结构的剖视图。
图32是表示根据本公开第十二实施方式的TFET的结构的第一例子的俯视图。
图33是表示根据本公开第十二实施方式的TFET的结构的第二例子的俯视图。
图34是表示根据本公开第十三实施方式的TFET的结构的俯视图。
图35是表示根据本公开第十四实施方式的TFET的结构的俯视图。
图36是表示根据本公开第十四实施方式的TFET的结构的剖视图。
图37是表示根据本公开第十五实施方式的TFET的结构的俯视图。
图38是表示根据本公开第十五实施方式的TFET的结构的剖视图。
图39是表示根据本公开第十六实施方式的TFET的结构的俯视图。
图40是表示根据本公开第十六实施方式的TFET的结构的剖视图。
图41是表示根据本公开第十七实施方式的TFET的结构的俯视图。
图42是表示根据本公开第十七实施方式的TFET的结构的水平剖视图。
图43是表示根据本公开第十七实施方式的TFET的结构的垂直剖视图。
图44是说明根据本公开第十七实施方式的TFET的制造方法的图。
图45是说明根据本公开第十七实施方式的TFET的制造方法的图。
图46是说明根据本公开第十七实施方式的TFET的制造方法的图。
图47是说明根据本公开第十七实施方式的TFET的制造方法的图。
图48是说明根据本公开第十七实施方式的TFET的制造方法的图。
图49是表示根据本公开第十八实施方式的TFET的结构的俯视图。
图50是表示根据本公开第十八实施方式的TFET的结构的水平剖视图。
图51是表示根据本公开第十八实施方式的TFET的结构的垂直剖视图。
图52中的(a)是氧化物半导体/IV族半导体层叠型隧穿场效应晶体管的元件结构示意图，(b)是断开状态下的能带图，(c)是接通状态下的能带图。
图53是候选材料的总结。从p型IV族半导体的价带到n型氧化物半导体的导带发生带间(band-to-band)隧穿。括弧内表示各材料的相对介电常数。
图54中的(a)表示SiGe的能带结构，(b)表示带间隧穿减小的有效质量。
图55表示n-ZnO/p-SiGe隧穿结(tunneling junction)中的WKB隧穿概率的Ge浓度依赖性。
图56表示TCAD模拟所使用的三维器件结构示意图和主要参数。
图57中的(a)表示从p-Ge源极到n-ZnO沟道表面的带间隧穿的二维图。(b)是表示n-ZnO/p-Ge隧穿结中的能带图，(c)是表示n-Ge/p-Ge隧穿结中的能带图。
图58表示通过模拟得到的n-ZnO/p-Ge TFET的Id-Vg特性。
图59表示通过模拟得到的n-ZnO/p-Ge TFET的Id-Vd特性。(a)是用线性标记表示，(b)是用对数标记表示。
图60中的(a)表示氧化物半导体膜厚对n-OS(oxide semiconductor)/p-Ge TFET的VBTBT产生的影响，(b)表示EOT(equivalent oxide thickness)对n-OS/p-Ge TFET的VBTBT产生的影响。
图61中的(a)表示氧化物半导体膜厚对n-OS/p-Ge TFET的接通电流产生的影响，(b)表示EOT对n-OS/p-Ge TFET的接通电流产生的影响。
图62表示具有Si、SiGe、Ge源极的TFET中的接通电流与氧化物半导体的Ec-OS位置的关系。
图63中的(a)表示具有Si、SiGe、Ge源极的TFET中的最小SS(sub-thresholdswing)值与氧化物半导体的Ec-OS位置的关系，(b)表示平均SS值与氧化物半导体的Ec--OS位置的关系。最小SS值是在电流值1pA/μm附近得到的值，平均SS值是假设Vg扫描宽度为0.3V情况根据1pA/μm的电流值得到的值。
图64表示假定Ge中各种杂质浓度(Na)的情况下的Id-Vg特性。氧化物半导体中的杂质浓度(Nd)设为5×1018cm-3。
图65中的(a)是表示假定氧化物半导体中各种杂质浓度(Nd)的情况下的接通电流与Ge中杂质浓度(Na)的关系，(b)表示接通/断开电流比与Ge中杂质浓度(Na)的关系。
图66表示界面态对Id-Vg特性的劣化产生的影响。假设界面态密度(Dit)均匀分布。
图67表示n-ZnO/p-(Si或者Ge)TFET的元件制作工艺流程。通过脉冲激光沉积(PLD)法形成未添加杂质的ZnO膜，栅极绝缘膜的EOT为5.8nm。为了实验证明TFET工作，在同一芯片上还制作顶栅的薄膜晶体管(TFT)。
图68表示n-ZnO/p-Si TFET的横截面透射电子显微镜图像(cross-sectionaltransmission electron microscopy，XTEM)。还观测到柱状的多晶ZnO的形成、和ZnO/Si中的膜厚约1.5nm的SiO2界面层。
图69表示ZnO/Si表面的原子力显微镜图像(atomic force microscopy，AFM)。显示了在400℃下用O2退火后的结果。
图70中的(a)表示Si2p和Zn3p，(b)表示价带端的X射线光电子光谱，(c)表示所得到的n-ZnO/SiO2界面层/p-Si层叠结构的能带结构。
图71是表示首次的ZnO/Si TFET工作演示的、元件的Id-Vg特性。图中示出元件结构的剖视图。
图72表示TFET的SS-Id特性。最小SS值达到71mV/dec。为了比较，还一并示出ZnOTFT的结果。
图73表示ZnO/Si TFET的Id-Vd特性。纵轴为线性表示。
图74表示依赖于Si源极中的杂质浓度的Id-Vg特性的变化。已知对于同时实现高接通电流和接通/断开电流比而言，约1019cm-3的杂质浓度是最优的。
图75表示ZnO/Si TFET的Id-Vd特性。Si中的杂质浓度为2×1020cm-3，纵轴为对数表示。观测到表示负微分电阻(NDR)的特性。
图76表示ZnO/Si TFET中的接通电流与隧穿结面积的依赖性。
图77表示根据各种测定条件得到的ZnO/Si TFET的SS-Id特性。
图78表示ZnO/Si和ZnO/Ge TFET中的Id-Vg特性的比较。
图79表示实施各种后处理而制作的ZnO薄膜晶体管(TFT)的Id-Vg特性。注意，不是TFET。(a)表示未实施任何后处理的试样，(b)表示仅实施了后O2热退火(POA)的试样，(c)表示仅实施了后等离子氧化(PPO)的试样，(d)表示实施了PPO和POA的试样。顶栅工作的Id-Vg特性差，表明Al2O3/ZnO界面控制的重要性。
图80表示栅极堆叠控制(I)：PPO对TFET的Id-Vg特性的影响。在沉积了1nm的Al2O3的时间点实施PPO。
图81表示栅极堆叠控制(II)：在350℃下POA以及PNA对TFET的Id-Vg特性的影响。PPO还示出事前施加的试样的结果。
图82是表示N沟道-P沟道单一结构TFET的工作示意图。
图83是表示N沟道TFET和P沟道TFET各自的工作示意图。
图84是表示N沟道TFET的Id-Vg特性和Id-Vd特性的图。
图85是表示P沟道TFET的Id-Vg特性和Id-Vd特性的图。
图86是表示N沟道TFET的Id-Vg特性的温度依赖性的图。
图87是表示N沟道TFET的各种特性值的温度依赖性的图。
图88表示将ZnO与ZnSnO的表面状态及剖面状态进行比较的图。
图89表示针对ZnO和ZnSnO将各种特性进行比较的图。
具体实施方式
以下，参照附图对本公开实施方式进行说明。另外，以下所示的各实施方式是示例，本公开不应被解释为局限于这些实施方式。即，能够将以下描述的多个实施方式相互组合，或者对各实施方式适用公知的技术来进行变形，来以各种方式来实施。
在本实施方式参照的附图中，有时对同一部分或者具有同样功能的部分标注相同的标记或者类似的标记(在数字之后标注A、B等标记)而省略重复的说明。另外，在说明时，附图的大小比例有时与实际的比例不同，或者将一部分结构从附图中省略。在本申请说明书所添加的附图中，为了便于图示和便于理解，比例尺以及纵横的尺寸比等相对于实物适宜地改变放大，或者将结构的一部分从附图中省略。并且，在以下的说明中，当规定结构间的位置关系时，“上”或者“下”并不限定于在一结构的正上方或者正下方配置其他结构的情况，还包括其他结构介于结构间的情况。
首先，对隧穿场效应晶体管(TFET)的各种实施方式进行说明。在说明了各实施方式之后一并记载与TFET的工作有关的模拟结果和演示结果。
＜第一实施方式＞
[1、隧穿场效应晶体管的结构]
使用图1、图2对本公开第一实施方式所涉及的TFET的结构进行说明。在第一实施方式中示出N沟道的TFET。即，栅极电压高于源极电压为接通状态(使源极-漏极间导通)，而栅极电压低于源极电压为断开状态(使源极-漏极间不导通)。
图1是表示根据本公开第一实施方式的TFET的结构的剖视图。图2是表示根据本公开第一实施方式的TFET的结构的俯视图。图1是对应于沿着图2中的剖切线C1-C2而得到的剖视图。TFET 10是使用隧穿结的场效应晶体管，包括p型IV族半导体层110、n型氧化物半导体层200、栅极绝缘层300、栅极电极层400、隔离绝缘层500、源极电极层710、和漏极电极层720。隧穿结通过由p型IV族半导体层110、n型氧化物半导体层200形成的异质结的部分(异质结部900)来形成。异质结部900在区域A1(第一区域)中实现。另外，在异质结部900中，除了p型IV族半导体层110和n型氧化物半导体层200接触的情况之外，也可以存在能维持隧穿结的非常薄的绝缘层。例如，即使以1nm左右的厚度存在p型IV族半导体层110的氧化物或者氮化物，实际上也视为p型IV族半导体层110、n型氧化物半导体层200形成异质结部900。
对于每个晶体管而言，p型IV族半导体层110形成在部分半导体衬底100上，是通过被n型IV族半导体层120包围而被隔离的半导体层。在该例子中，p型IV族半导体层110含有Si(硅)作为主要成分，通过添加杂质而具有p型导电型。半导体衬底100是Si衬底。n型IV族半导体层120含有Si作为主要成分，通过添加杂质而具有n型导电型。另外，p型IV族半导体层110也可以将p型Ge(锗)、p型SiGe(硅锗)等其他IV族半导体作为主要成分。
在该例子中，n型氧化物半导体层200含有ZnO(氧化锌)作为主要成分，通过杂质的添加和缺陷的导入中的至少一者而具有n型导电型。n型氧化物半导体层200的厚度优选为在5nm以上15nm以下，在该例子中为10nm。n型氧化物半导体层200可以是由Zn(锌)、In(铟)、Sn(锡)、Ga(镓)和Ti(钛)中的至少一种氧化物、和对这些氧化物进行组合的材料形成的金属氧化物半导体，例如也可以将In2O3(氧化铟)、InGaZnO(氧化铟镓锌)等其他氧化物半导体作为主要成分。另外，在以下的说明中，有时将氧化物半导体记载为“n-OS”，该“n-OS”包括“OS”或者n型。
如上所述，p型IV族半导体层110和n型氧化物半导体层200在区域A1中形成异质结部900，在区域A1以外的部分，通过隔离绝缘层500进行隔离。即，如图2所示，在垂直观察异质结部900的面的情况下，p型IV族半导体层110与n型氧化物半导体层200重叠的区域A3比区域A1宽。在该例子中，区域A3的边缘部整体位于比区域A1的边缘部靠外侧的位置。
在该例子中，隔离绝缘层500(第一绝缘层)含有SiO2(氧化硅)作为主要成分。隔离绝缘层500并不限定于SiO2，只要是具有绝缘性的材料即可。例如也可以是Si3N4(氮化硅)或其他金属氧化物。隔离绝缘层500的厚度优选为在10nm以上20nm以下，在该例子中为15nm。隔离绝缘层500在异质结部900的区域A1以外的区域A2(第二区域)中将p型IV族半导体层110和n型氧化物半导体层200隔离。在隔离绝缘层500的、与区域A1对应的部分形成接合开口部550，据此形成被隔离绝缘层500包围的异质结部900。在该例子中，接合开口部550的侧面倾斜。
在此，区域A3与组合了区域A1和区域A2的区域对应。区域A2至少包括在漏极电极层720侧与区域A1相邻的区域。在图1、图2所示的例子中，区域A2包围区域A1。即，在该例子中，区域A2还包括在源极电极层710侧与区域A1相邻的区域。
由于区域A2中、尤其是在漏极电极层720侧与区域A1(异质结部900)相邻的区域中存在隔离绝缘层500，因此能够抑制在从异质结部900到漏极电极层720的n型氧化物半导体层200中由于p型IV族半导体层110的影响而被耗尽。通过抑制耗尽，能够抑制n型氧化物半导体层200的高电阻化。另外，通过采用这种结构，如后述那样，能够避免电场集中在p型IV族半导体层110或者n型氧化物半导体层200的外缘，因此，能够实现陡峭的接通/断开动作(小的SS值)。
在该例子中，栅极绝缘层300含有Al2O3(氧化铝)作为主要成分。栅极绝缘层300的厚度优选为在1nm以上15nm以下，在该例子中为10nm。栅极绝缘层300例如也可以由HfO2(氧化铪)、ZrO2(氧化钴)、La2O3(氧化镧)、Y2O3(氧化钇)等其他高介电常数的绝缘材料形成，也可以使用上述材料的组合材料。另外，栅极绝缘层300也可以由SiO2等、并不是所谓的高介电常数的绝缘材料形成。
栅极绝缘层300至少在区域A1中覆盖n型氧化物半导体层200，被栅极电极层400和n型氧化物半导体层200夹持。在该例子中，n型氧化物半导体层200的外缘与栅极绝缘层300的外缘一致，但也可以不一致。
在该例子中，栅极电极层400含有TiN(氮化钛)作为主要成分。栅极电极层400也可以是Al(铝)、W(钨)、Ta(钽)、Ti(钛)、Co(钴)、Mo(钼)、TaN(氮化钽)、WN(氮化钨)等其他导电体。为了调整阈值(Vth)，根据与n型氧化物半导体层200的关系，期望使用具有合适的功函数的导电体。另外，也可以通过对栅极电极层400进一步层叠Al等低电阻的导电体，来减小电极层整体的电阻。
栅极电极层400覆盖栅极绝缘层300。在该例子中，除了区域A1之外，栅极电极层400扩展配置到区域A1之外。即，在该例子中，栅极绝缘层300和栅极电极层400以封闭接合开口部550的方式来配置。另外，栅极电极层400的边缘部和异质结部900的边缘部也可以一致。
在该例子中，源极电极层710(第一电极层)含有Ni(镍)作为主要成分。源极电极层710也可以是Al、W、Ta、Ti、Co、Mo、TiN、TaN、WN等其他导电体。源极电极层710通过在隔离绝缘层500上形成的开口部570，与p型IV族半导体层110电连接。另外，也可以通过对源极电极层710进一步层叠Al等低电阻的导电体，来减小电极层整体的电阻。
在该例子中，漏极电极层720(第二电极层)含有Al作为主要成分。漏极电极层720也可以是W、Ta、Ti、Co、Mo、TiN、TaN、WN等其他导电体。漏极电极层720通过在栅极绝缘层300上形成的开口部370，与n型氧化物半导体层200电连接。在该例子中，源极电极层710和漏极电极层720布置在异质结部900的相对侧上。
[2.异质结]
接着，对异质结部900进行说明。如后述的图52所示，作为TFET的工作原理的量子隧穿现象是指，p型IV族半导体层110的价带中的电子向n型氧化物半导体层200的导带中的能级迁移的过程。隧穿概率受到电子感受到的能垒高度和隧穿距离的指数性影响。因此，要选择能垒高度和隧穿距离均变小的材料和结构。除此之外，为了实现理想的能带结构(能带对齐(energy band alignment))，需要精密地控制接合界面附近的元素的组成和杂质浓度(分布)。
通过p型IV族半导体层110和n型氧化物半导体层200的异质结，能够实现形成II型带结构的能带结构。在后述的图52中示例出该能带结构。另外，在后述的图53中例示出各种材料的能带。
为了实现II型带结构，n型氧化物半导体层200是导带下端的能量Ec-OS位于p型IV族半导体层110的带隙内的材料。即，Ec-OS位于p型IV族半导体层110的导带下端的能量Ec-IV与价带上端的能量Ev-IV之间。另外，Ev-IV位于Ec-OS与n型氧化物半导体层200的价带上端的能量Ev-OS之间。选择满足这种条件的材料来作为p型IV族半导体层110和n型氧化物半导体层200的材料。此时，通过选择Ev-IV与Ec-OS的差较小的材料，能够降低能垒的高度。此时，在p型IV族半导体层110中，也可以使用SiGe来改变Si与Ge的组成比。据此，如后述的图54所示，还能够自由调整与n型氧化物半导体层200的种类对应的能带关系。
也可以以n型氧化物半导体层200的带隙比p型IV族半导体层110的带隙大的方式，来选择各个材料。通过这种关系，能够减小断开状态下的漏电流。
由于异质结部900与表面形成隧穿结，因此能够在整个接合面上诱发隧穿现象。因此，能够增大电流值。另外，根据该结构，能够由n型氧化物半导体层200的厚度来控制隧穿距离。当使n型氧化物半导体层200变薄时，能够减小隧穿距离，另一方面从接合面到漏极电极层720的路径的电阻上升，因此，也可以根据膜与电阻率的关系来设定合适的厚度。
并且，通过以异质结部900中有益于隧穿结的部分(异质结部900中隔着栅极绝缘层300被栅极电极层400覆盖的部分)的外缘同p型IV族半导体层110的外缘和n型氧化物半导体层200的外缘中的任一方均不一致的方式来配置，能够抑制p型IV族半导体层110的外缘或者n型氧化物半导体层200的外缘的隧穿现象。由此，能够更均匀地诱发隧穿现象，由此能够实现更陡峭的接通/断开动作。另外，在第一实施方式中，异质结部900与有益于隧穿结的部分(异质结部900中隔着栅极绝缘层300而被栅极电极层400覆盖的部分)是相同的区域，但如后述的图32、图33所示例的结构那样，有时不是相同的区域。
也可以以n型氧化物半导体层200的介电常数比p型IV族半导体层110的介电常数小的方式，来选择各个材料。例如，如图53所示，Si的介电常数为11.2，Ge的介电常数为16.2，而ZnO的介电常数为8.8。根据电通量密度(介电常数×电场)恒定的原理，介电常数小的膜的能带被优先调制。因此，通过栅极电极层400侧的半导体层(n型氧化物半导体层200)使用介电常数相对较低的材料来减小隧穿距离，能够接近n型氧化物半导体层200的膜厚(参照后述的图52中的(c)和图57)。
一般而言，SiGe和Ge由于点缺陷而具有很强的p型导电性倾向。另一方面，氧化物半导体由于点缺陷而具有很强的n型导电性倾向。因此，即使不添加杂质元素，通过利用材料固有的性质形成p-n隧穿结，材料界面和载流子传导界面也以自对准的方式匹配，且非常陡峭，因此能够实现理想的能带结构。如后述的演示结果(图67至图81)所示，通过将p型Si或者p型Ge与未添加杂质的ZnO组合来作为p型IV族半导体层110，能够得到显示量子隧穿效应的工作特性。
[3.隧穿场效应晶体管的制造方法]
使用图3至图9来说明TFET 10的制造方法。
图3至图9是说明根据本公开第一实施方式的TFET的制造方法的图。首先，在包含n型IV族半导体层120的半导体衬底100中，通过注入赋予p型导电性的杂质离子(例如，B离子)来形成p型IV族半导体层110(图3)。此时，杂质浓度(Na)为1018cm-3～1020cm-3，并根据n型氧化物半导体层200的杂质浓度(Nd)来适宜地设定。
接着，以覆盖半导体衬底100中形成有p型IV族半导体层110的表面的方式来，形成隔离绝缘层500(图4)。在该例子中，沉积15nm的SiO2作为隔离绝缘层500。
接着，除去隔离绝缘层500中、与形成有异质结部900的区域A1对应的部分，形成接合开口部550(图5)。在该例子中，使用光刻技术来形成接合开口部550。通过化学蚀刻(湿蚀刻)形成接合开口部550，形成具有倾斜的侧面。也可以通过等离子蚀刻形成具有接近垂直于衬底的侧面的接合开口部550。接合开口部550的大小以一条边为5nm～500nm左右、优选为10nm～200nm左右的大小来设定。
接着，以覆盖隔离绝缘层500和通过接合开口部550露出的p型IV族半导体层110的方式，使n型氧化物半导体层200和栅极绝缘层300依次沉积(图6)。在该例子中，通过溅射法等物理气相沉积(PVD)法沉积10nm的ZnO，作为n型氧化物半导体层200。ZnO也可以通过化学气相沉积(CVD)法或者原子层沉积(ALD)法来沉积。此时，n型氧化物半导体层200的杂质浓度(Nd)为1018cm-3～1020cm-3，并按照p型IV族半导体层110的杂质浓度(Na)来适宜地设定。在某些情况下，会添加杂质，并将ZnO中的点缺陷(氧空位和填隙的锌(interstitial zinc))直接用作生成电子的缺陷能级。缺陷量使用热退火进行控制。
另外，在该例子中，通过ALD法沉积1nm的Al2O3作为栅极绝缘层300。在沉积栅极绝缘层300后，也可以通过氧等离子体处理来减小栅极绝缘层300与n型氧化物半导体层200的界面的缺陷密度。在该情况下，在氧等离子体处理之后，为了抑制漏电流，进一步沉积9nm绝缘膜。该绝缘膜为最初形成的Al2O3，但也可以由其他高介电常数的绝缘材料形成。在沉积了栅极绝缘层300之后，也可以通过热退火来提高栅极绝缘层300和n型氧化物半导体层200的膜质量。另外，也可以在加工成以下说明的规定图案之后进行该处理。
接着，使n型氧化物半导体层200和栅极绝缘层300形成为规定的图案(图7)。在该例子中，使用光刻技术，通过化学蚀刻(湿蚀刻)或者等离子蚀刻来加工n型氧化物半导体层200和栅极绝缘层300。在该例子中，n型氧化物半导体层200和栅极绝缘层300按相同的图案进行加工，但也可以按不同的图案进行加工。
接着，在栅极绝缘层300上形成栅极电极层400(图8)。在该例子中，栅极电极层400首先以覆盖栅极绝缘层300和隔离绝缘层500的方式来沉积，并使用光刻技术、通过等离子蚀刻等加工为规定的图案。在该例子中，通过溅射法沉积TiN，但也可以使用原子层沉积(ALD)法等其他方法来沉积，以作为栅极电极层400。
接着，在隔离绝缘层500上形成开口部570，使p型IV族半导体层110的一部分露出，使源极电极层710与该露出的部分电连接(图9)。首先，使用光刻技术，通过化学蚀刻等形成开口部570。然后，源极电极层710以至少覆盖p型IV族半导体层110的被露出的部分的方式进行沉积，并使用光刻技术，通过等离子蚀刻等加工为规定的图案。在该例子中，通过溅射法沉积Ni作为源极电极层710。
接着，在栅极绝缘层300中形成开口部370，露出n型氧化物半导体层200的一部分，使漏极电极层720与该露出的部分电连接(图1)。由此，形成图1所示的TFET 10。首先，使用光刻技术，通过化学蚀刻等形成开口部370。
然后，漏极电极层720以至少覆盖n型氧化物半导体层200的被露出的部分的方式沉积，并使用光刻技术，通过等离子蚀刻等加工为规定的图案。在该例子中，通过溅射法形成Al作为漏极电极层720。另外，当形成漏极电极层720时，作为漏极电极层720材料的Al可以以进一步层叠在源极电极层710和栅极电极层400中的至少一方上的方式而残存。
另外，该制造方法是一示例，只要能够制造所期望的结构，也可以适用其他方法。例如，在形成源极电极层710之前，也可以形成漏极电极层720。以上是针对TFET 10的制造方法的说明。
＜第二实施方式＞
在第一实施方式中示出了N沟道的TFET 10，但在第二实施方式中，对实现P沟道的TFET 10A的结构进行说明。即，栅极电压低于源极电压为接通状态(使源极-漏极间导通)，栅极电压高于源极电压为断开状态(使源极-漏极间不导通)。
将实现异质结部900的第一导电型的第一半导体层和第二导电型的第二半导体层中、接近栅极电极层400的一侧定义为第二半导体层。当处于接通状态时，不管是N沟道还是P沟道，都控制栅极电压以使n型半导体层具有比p型半导体层高的电位(参照后述的图83)。在该情况下，如果为N沟道的TFET，则第一导电型是p型，第二导电型是n型。另一方面，如果是P沟道的TFET，则第一导电型是n型，第二导电型是p型。这样，如果是P沟道的TFET，则与N沟道的TFET相反，接近栅极电极层400的半导体层可以为p型半导体。
图10是表示根据本公开第二实施方式的TFET的结构的剖视图。在图10所示的P沟道的TFET 10A的例子中，在形成异质结部900的p型IV族半导体层110A和n型氧化物半导体层200A中，p型IV族半导体层110A被配置在接近栅极电极层400的一侧。因此，配置在远离栅极电极层400的一侧的n型氧化物半导体层200A形成在绝缘衬底1000上，以隔离TFET。因此，P沟道TFET(第二实施方式)被构成为，调换N固定的TFET 10(第一实施方式)中的p型IV族半导体层110和n型氧化物半导体层200的位置关系。
在该结构中，至少在区域A2中，配置用于使p型IV族半导体层110A和n型氧化物半导体层200A隔离的隔离绝缘层500。由此，能够抑制在从异质结部900到漏极电极层720中，p型IV族半导体层110A由于耗尽而高电阻化。
另外，在该例子中，在栅极电极层400侧配置p型IV族半导体层110A，因此，优选为，p型IV族半导体层110A的介电常数比n型氧化物半导体层200A的介电常数低。例如，作为n型氧化物半导体层200A，也可以使用具有比Si或者Ge高的介电常数的TiO2。
＜第三实施方式＞
在第三实施方式中，将描述通过将第一实施方式中的栅极绝缘层300和栅极电极层400从n型氧化物半导体层200侧变更到p型IV族半导体层110侧来实现P沟道的TFET 10B的例子。
图11是表示根据本公开第三实施方式的TFET的结构的剖视图。在图11所示的例子中，使用具有导电性(n型或者p型)的Si衬底、设置在Si衬底上的隐埋氧化膜(SiO2)、以及设置在隐埋氧化膜上的p型Si薄膜来形成P沟道的TFET 10B。在此，由Si衬底形成栅极电极层400B，由隐埋氧化膜形成栅极绝缘层300B，由p型Si薄膜形成p型IV族半导体层110B。因此，在使用p型Ge、p型SiGe等其他IV族半导体作为p型IV族半导体层110B的情况下，设置在隐埋氧化膜上的薄膜也可以使用Ge薄膜、SiGe薄膜。在其他实施方式中亦同样。
为了以P沟道进行工作，需要使配置在栅极电极层400B侧的p型IV族半导体层110B变薄。在该例子中，p型IV族半导体层110B的膜厚为10nm。其结果，区域A2至少设置在连接于p型IV族半导体层110B的漏极电极层720与异质结部900之间。另一方面，由于n型氧化物半导体层200是设置在栅极电极层400B的相反侧的半导体，因此，也可以比第一实施方式中的n型氧化物半导体层200厚。
漏极电极层720通过在隔离绝缘层500上形成的开口部570，与p型IV族半导体层110B电连接。源极电极层710与n型氧化物半导体层200电连接。另外，也可以在n型氧化物半导体层200的表面形成绝缘层，源极电极层710和n型氧化物半导体层200通过在该绝缘层上形成的开口部来连接。栅极引出电极层740贯穿隔离绝缘层500及栅极绝缘层300B，与栅极电极层400B电连接。
图12至图16是说明根据本公开第三实施方式的TFET的制造方法的图。准备半导体衬底100B(图12)。半导体衬底100B包括成为栅极电极层400B的Si衬底420B、设置在Si衬底上成为栅极绝缘层300B的隐埋氧化膜(SiO2)、以及设置在隐埋氧化膜上成为p型IV族半导体层110B的p型Si薄膜。
首先，针对每个TFET，对p型IV族半导体层110B进行隔离(图13)。使用光刻技术，通过等离子蚀刻等将p型IV族半导体层110B加工成规定的图案。接着，沉积隔离绝缘层500，形成接合开口部550(图14)。然后，形成n型氧化物半导体层200、源极电极层710以及漏极电极层720(图15)。
使Si衬底420B变薄，进一步加工为规定的图案，据此形成栅极电极层400B(图16)。在此之后，在隔离绝缘层500和栅极绝缘层300B上形成开口，形成与栅极电极层400B电连接的栅极引出电极层740(图11)。栅极引出电极层740可以是具有导电性的材料，例如可以是与源极电极层710或者漏极电极层720相同的材料。
＜第四实施方式＞
在第四实施方式中，描述具有通过与第三实施方式中的P沟道的TFET10B不同的方法形成的栅极电极层400C的P沟道的TFET 10C的例子。
图17是表示根据本公开第四实施方式的TFET的结构的剖视图。图17所示的TFET10C与图11所示的第三实施方式中的TFET 10B的结构不同之处在于，其包括p型IV族半导体层110C、栅极绝缘层300C、栅极电极层400C以及平坦化绝缘层600。在该例子中，栅极绝缘层300C及栅极电极层400C能够由与第一实施方式中的栅极绝缘层300及栅极电极层400同样的材料形成。另外，在该例子中，平坦化绝缘层600是SiO2，以与栅极电极层400C形成同一表面的方式来配置。该TFET 10C通常相对于形成有平坦化绝缘层600和栅极电极层400的表面，被粘合在另一结构体2000上。
图18至图24是说明根据本公开第四实施方式的TFET的制造方法的图。首先，准备半导体衬底100C(图18)。半导体衬底100C包括Si衬底120C、设置在Si衬底120C上的隐埋氧化膜130C、以及设置在隐埋氧化膜130C上成为p型IV族半导体层110C的p型Si薄膜。
首先，针对每个TFET，对p型IV族半导体层110C进行隔离(图19)。使用光刻技术，通过等离子蚀刻等将p型IV族半导体层110C加工成规定的图案。接着，沉积栅极绝缘层300C(图20)。接着，形成栅极电极层400C，在没有配置栅极电极层400C的区域形成平坦化绝缘层600(图21)。也可以为，在形成栅极电极层400C之后，例如在平坦化绝缘层600上沉积SiO2等绝缘材料，且通过CMP(化学机械抛光)等来平坦化。
这样一来，在栅极电极层400C侧，使用平坦化绝缘层600对整体表面进行平坦化，由此，如在后述的图27中说明的那样，易于实现将TFET 10C粘合于另一结构体的结构。
在粘合于另一结构体2000之后，通过除去隐埋氧化膜130C来将Si衬底120C与p型IV族半导体层110C分离(图22)。接着，在p型IV族半导体层110C中与隐埋氧化膜130C接触的面侧沉积隔离绝缘层500，形成接合开口部550(图23)。然后，形成n型氧化物半导体层200、源极电极层710和漏极电极层720(图24)。在此之后，在隔离绝缘层500和栅极绝缘层300C上形成开口，且形成与栅极电极层400C电连接的栅极引出电极层740(图17)。
＜第五实施方式＞
作为第五实施方式，将描述通过将第一实施方式中的N沟道的TFET 10与第三实施方式中的P沟道的TFET 10B或者第四实施方式中的P沟道的TFET 10C组合来实现单一结构的TFET 10D。
图25是表示根据本公开第五实施方式的TFET的结构的剖视图。根据图25所示的TFET 10D，在异质结部900的靠p型IV族半导体层110C侧的位置，通过图17所示的结构来实现P沟道的TFET结构。另一方面，在异质结部900的靠n型氧化物半导体层200侧的位置，通过图1所示的结构实现N沟道的TFET结构。
根据该结构，通过设p侧电极层712为源极，设n侧电极层721为漏极，以及控制栅极电极层400的各电位，TFET 10D能够作为N沟道的晶体管来使用。另一方面，通过设p侧电极层712为漏极，设n侧电极层721为源极，以及控制栅极电极层400C的各电位，TFET 10D能够作为P沟道的晶体管来使用。
在这种结构中，p型IV族半导体层110C和n型氧化物半导体层200均需要使用薄到10nm左右的膜。因此，优选为，区域A2包括相对于区域A1在p侧电极层712侧的区域A2p和相对于区域A1在n侧电极层721侧的区域A2n这两者。
＜第六实施方式＞
在第六实施方式中，描述针对第一实施方式的TFET 10来针对每个TFET将p型IV族半导体层110进行隔离的TFET 10E。
图26是表示根据本公开第六实施方式的TFET的结构的剖视图。图26所示的TFET10E与图1所示的第一实施方式中的TFET10的结构不同之处在于，其使用p型IV族半导体层110E。对p型IV族半导体层110E进行加工，以针对每个TFET将配置在隐埋氧化膜130E上的p型半导体层进行隔离。隐埋氧化膜130E被配置在Si衬底120E上。另外，Si衬底120E也可以是玻璃等绝缘衬底。这种TFET 10E能够使用绝缘体上硅(SOI)等衬底来制造。
另外，对于针对每个TFET将p型IV族半导体层110进行隔离的方法，能够采用通常在P型MOSFET中将P+区域进行隔离所使用的各种方法。此时，也可以使用STI(ShallowTrench Isolation：浅槽隔离)技术。
＜第七实施方式＞
在第七实施方式中，将描述包含反相器的电子器件1，该反相器组合了第四实施方式中的P沟道的TFET 10C和第六实施方式中的N沟道的TFT10E。在该例子中，描述被配置在TFET 10C和TFET 10E不同的层中的例子。
图27是表示根据本公开第七实施方式的电子器件的结构的剖视图。在图27所示的例子中，从电子器件1中提取出被假设为反相器的结构，并示出了N沟道晶体管部1Tn、P沟道晶体管部1Tp和布线部1Tw。
N沟道的TFET 10E被布置在N沟道晶体管部1Tn中，且被下部层间绝缘层610覆盖。在下部层间绝缘层610中配置有与TFET 10E连接的布线。在该例子中，N沟道晶体管部1Tn的上表面形成为平坦状。
P沟道的TFET 10C被布置在P沟道晶体管部1Tp中，并与布线部1Tw一起被上部层间绝缘层620覆盖。如图25所示，P沟道晶体管部1Tp的下表面形成为平坦状，且与N沟道晶体管部1Tn的上表面相连接。
TFET 10E的栅极电极层400E和TFET 10C的栅极电极层400C电连接，并且连接于栅极输入布线810。TFET 10E的漏极电极层720E和TFET 10C的漏极电极层720C通过漏极输出布线830来连接。TFET 10E的源极电极层710E连接到低压电源线860。TFET 10C的源极电极层710C连接到高压电源线880。这样，连接TFET 10E和TFET 10C的导电体至少被配置于布线部1Tw。
电源的低电位侧连接到低压电源线860，电源的高电位侧连接于到高压电源线880。另外，例如前级的反相器的输出信号作为数字信号被输入给栅极输入布线810。通过由TFET 10E和TFET 10C构成的反相器，向漏极输出布线830输出被输入给栅极输入布线810的信号的反相信号。另外，如果栅极输入布线810是第一级反相器，则可以说栅极输入布线810是被提供数字信号的端子。
＜第八实施方式＞
在第八实施方式中，描述包括反相器的电子器件1A，该反相器组合了第三实施方式中的P沟道的TFET 10B和第六实施方式中的N沟道的TFET10E。在该例子中，描述在其中布置TFET 10B和TFET 10E使得他们的部分结构在同一层中实现的例子。另外，与第七实施方式同样，也可以使用第四实施方式中的TFET 10C作为P沟道的TFET。
图28是表示根据本公开第八实施方式的电子器件的结构的剖视图。在图28所示的例子中，从电子器件1A中提取被假设为反相器的结构，并示出了N沟道晶体管部1ATn和P沟道晶体管部1ATp。
N沟道的TFET 10E被布置在N沟道晶体管部1ATn中，P沟道的TFET 10B被布置在P沟道晶体管部1ATp中，且各自分别被层间绝缘层630覆盖。
TFET 10E的栅极电极层400E和TFET 10B的栅极电极层400B通过栅极输入布线810来连接。TFET 10E的漏极电极层720E和TFET 10B的漏极电极层720B通过漏极输出布线830来连接。TFET 10E的源极电极层710E连接到低压电源线860。TFET 10B的源极电极层710B连接到高压电源线880。这样，TFET 10E和TFET 10B由导电体来连接。
电源的低电位侧连接到低压电源线860，电源的高电位侧连接到高压电源线880。另外，例如前级的反相器的输出信号作为数字信号被输入给栅极输入布线810。通过由TFET10E和TFET 10B构成的反相器，向漏极输出布线830输出被输入给栅极输入布线810的信号的反相信号。另外，栅极输入布线810如果是第一级反相器，则可以说栅极输入布线810是被提供数字信号的端子。
＜第九实施方式＞
对第九实施方式中的TFET 10F进行说明。
图29是表示根据本公开第九实施方式的TFET的结构的剖视图。在第一实施方式中的TFET 10中，漏极电极层720相对于异质结部900被配置在源极电极层710的相反侧。在第九实施方式中的TFET 10F中，如图29所示，漏极电极层720相对于异质结部900被配置在与源极电极层710相同的一侧。在该情况下，从异质结部900到源极电极层710的路径以及从异质结部900到漏极电极层720的路径均经过共同的区域A2。
＜第十实施方式＞
在异质结部900中，如上所述，在p型IV族半导体层110与n型氧化物半导体层200之间也可以配置非常薄的绝缘层。在第十实施方式中，对存在这种绝缘层的TFET 10G进行说明。
图30是表示根据本公开第十实施方式的TFET的结构的剖视图。在TFET 10G中，在异质结部900中配置有1nm左右的接合绝缘层115。在该例子中，接合绝缘层115是成分含有p型IV族半导体层110的绝缘材料，例如，是该成分的氧化膜或者氮化膜。由于n型氧化物半导体层200所含有的氧成分的影响，也可以形成p型IV族半导体层110的氧化膜作为接合绝缘层115。
＜第十一实施方式＞
在第一实施方式中，接合开口部550的侧面具有倾斜，但也可以不具有倾斜。在第十一实施方式中，将描述形成有具有垂直于异质结部900的侧面的接合开口部550H的TFET10H。
图31是表示根据本公开第十一实施方式的TFET的结构的剖视图。如图31所示，在隔离绝缘层500H上，形成有侧面与异质结部900垂直的接合开口部550H。在该情况下，n型氧化物半导体层200H、栅极绝缘层300H以及栅极电极层400H以连续地覆盖接合开口部550H的侧面的方式形成。
＜第十二实施方式＞
在第一实施方式中，如图2所示，通过栅极电极层400覆盖整个异质结部900，使得异质结部900和隧穿结部是相同的区域。在第十二实施方式中，描述在异质结部900的一部分中实现隧穿结的例子。
图32是表示根据本公开第十二实施方式的TFET的结构的第一例子的俯视图。图32所示的TFET 10J1与第一实施方式中的TFET 10的不同之处在于，其具有仅覆盖异质结部900的一部分的栅极电极层400J。在该例子中，针对异质结部900中的源极电极层710侧和漏极电极层720侧，以与第一实施方式相同的结构形成栅极电极层400J，但在与连接源极电极层710和漏极电极层720的方向垂直的方向上，栅极电极层400J的外缘位于与异质结部900重叠的位置。
图33是表示根据本公开第十二实施方式的TFET的结构的第二例子的俯视图。图33所示的TFET 10J2与图32所示的TFET 10J1的不同之处在于，异质结部900比接合开口部550窄。在该例子中，针对异质结部900中的源极电极层710侧和漏极电极层720侧，以与第一实施方式同样的结构形成有n型氧化物半导体层200J和栅极绝缘层300J，但在与连接源极电极层710和漏极电极层720的方向垂直的方向上，n型氧化物半导体层200J的外缘位于与异质结部900重叠的位置。即，在该方向上，n型氧化物半导体层200J的外缘位于接合开口部550的开口端与栅极电极层400J的外缘之间。另外，在图中，尽管n型氧化物半导体层200J与栅极绝缘层300J的外缘对准，但栅极绝缘层300J的外缘也可以位于更靠外侧的位置。
在TFET 10J1和TFET 10J2中，隧穿现象均不会在整个异质结部900中发生，而是在异质结部900与栅极电极层400J重叠的区域发生。在该结构中，也能够抑制p型IV族半导体层110的外缘或者n型氧化物半导体层200的外缘处隧穿现象的发生。假设即使在外缘部分发生隧穿现象，如果异质结部900在与连接源极电极层710和漏极电极层720的方向垂直的方向上的长度足够长，则能够忽略对特性的影响。
＜第十三实施方式＞
在第一实施方式中，异质结部900是矩形，但也可以是矩形以外的形状。在第十三实施方式中，将描述包含圆形异质结部900K的TFET 10K。另外，异质结部900的外缘可以仅由诸如矩形那样的直线形成，也可以由曲线形成，也可以通过包含直线和曲线而形成。
图34是表示根据本公开第十三实施方式的TFET的结构的俯视图。在图34所示的TFET 10K中，在隔离绝缘层500上形成有圆形的接合开口部550K。其结果，形成圆形的异质结部900K。这样，通过异质结部900K具有圆形之类的曲线外缘，能够从发生隧穿现象的区域中消除拐角部分。
＜第十四实施方式＞
在第一实施方式中，在1个TFET 10中配置有1个异质结部900，但也可以配置有多个异质结部900。在第十四实施方式中，将描述包括2个异质结部900L1、900L2的TFET 10L。
图35是表示根据本公开第十四实施方式的TFET的结构的俯视图。图36是表示根据本公开第十四实施方式的TFET的结构的剖视图。图36对应于沿图35中的剖切线D1-D2的剖视图。另外，沿剖切线C1-C2的剖视图与图1相同。如图35所示，在TFET 10L中，在隔离绝缘层500中形成有2个接合开口部550L1、550L2。在该部分中配置有异质结部900L1、900L2。
在该例子中，2个异质结部900L1、900L2沿与连接源极电极层710和漏极电极层720的方向垂直的方向排列布置。原理上，如果2个异质结部900L1、900L2的总面积与第一实施方式中的1个异质结部900的面积相同，则接通电流相同。原则上，根据p型IV族半导体层110和n型氧化物半导体层200的膜条件，即使是相同的面积，从异质结部的重心位置到边缘部的最短距离越短则接通电流有可能越高。
另外，2个异质结部900L1、900L2也可以沿连接源极电极层710和漏极电极层720的方向进行排列布置，也可以相对于该方向倾斜布置。另外，2个异质结部900L1、900L2的面积可以彼此相同，也可以不同，另外，其形状可以彼此相同，也可以不同。
＜第十五实施方式＞
在第十四实施方式中，2个异质结部900L1、900L2被配置在源极电极层710与漏极电极层720之间。在第十五实施方式中，将描述具有被配置在2个异质结部900M1、900M2之间的漏极电极层720的TFET 10M。
图37是表示根据本公开第十五实施方式的TFET的结构的俯视图。图38是表示根据本公开第十五实施方式的TFET的结构的剖视图。图38对应于沿图37中的剖切线E1-E2的剖视图。如图37、图38所示，在TFET 10M中，在隔离绝缘层500中形成有2个接合开口部550M1、550M2。在该部分配置有异质结部900M1、900M2。
漏极电极层720被配置在异质结部900M1与异质结部900M2之间。栅极电极层400M1、400M2分别对应于异质结部900M1、900M2进行布置，且通过配置在漏极电极层720上方的布线470来彼此电连接。另外，栅极电极层400M1和栅极电极层400M2也可以通过在平面上迂回来直接连接漏极电极层720。
源极电极层710相对于漏极电极层720仅配置在栅极电极层400M1侧，但也可以相对于漏极电极层720配置在栅极电极层400M2侧。在p型IV族半导体层110的电阻高，且接近n型氧化物半导体层200的情况下，这种结构是优选的。这样，也可以是，2个源极电极层和2个异质结部被配置为以漏极电极层720为中心呈轴对称，且在任一异质结部中均尽可能等价。
＜第十六实施方式＞
在第十六实施方式中，描述具有包围漏极电极层720N而配置的异质结部900N的TFET 10N。
图39是表示根据本公开第十六实施方式的TFET的结构的俯视图。图40是表示根据本公开第十六实施方式的TFET的结构的剖视图。图40对应于沿图39中的剖切线F1-F2的剖视图。如图39所示，在TFET 10N中，在隔离绝缘层500中形成有环形的接合开口部550N。在该部分配置有环形的异质结部900N。栅极电极层400N也形成为环形。
在由被配置成环形的异质结部900N和栅极电极层400N所包围的中心部分，通过在栅极绝缘层300上形成的开口部370N来配置漏极电极层720N。除此之外，也可以调换漏极电极层720N和源极电极层710的关系，使得源极电极层710被异质结部900N包围。
源极电极层710和p型IV族半导体层110相连接的区域(与开口部570对应)也可以以包围异质结部900N的外侧的方式被配置为环形。优选地，在p型IV族半导体层110的电阻高且靠近n型氧化物半导体层200的情况下，优选采用这种结构。这样，2个源极电极层和2个异质结部被配置为以漏极电极层720为中心而呈中心对称(或者旋转对称)，而且从漏极电极层720N相对于任一方向均等价。
＜第十七实施方式＞
在第十七实施方式中，将描述使用鳍状晶体管形状的N沟道TFET 10P。
图41是表示根据本公开第十七实施方式的TFET的结构的俯视图。图42是表示根据本公开第十七实施方式的TFET的结构的水平剖视图。图43是表示根据本公开第十七实施方式的TFET的结构的垂直剖视图。图43对应于沿图41中的剖切线Ga1-Ga2、剖切线Gb1-Gb2、剖切线Gc1-Gc2、剖切线Gd1-Gd2和剖切线Ge1-Ge2的剖视图。图42示出TFET 10P的在鳍状p型IV族半导体层110P的一半高度处的水平截面图。
p型IV族半导体层110P通过垂直于衬底表面延伸而形成。连接源极电极层710P的部分形成为比其他部分宽的形状，但也可以不一定是这种形状。以覆盖p型IV族半导体层110P的方式来配置隔离绝缘层500P。在隔离绝缘层500P的一部分(区域A1)上形成接合开口部550P，使p型IV族半导体层110P的两面的一部分露出。并且，在外侧配置有n型氧化物半导体层200P。因此，在p型IV族半导体层110P的与接合开口部550P的位置相对应的两个面上实现与n型氧化物半导体层200P的异质结。因此，异质结部900P被配置在p型IV族半导体层110P的两个面上。
在n型氧化物半导体层200P的更外侧配置有栅极绝缘层300P，在其更外侧配置有栅极电极层400P。在图42所示的区域A1的剖面结构(沿剖切线Gc1-Gc2的剖面结构)中，在p型IV族半导体层110P的顶部配置有隔离绝缘层500P1。因此，在垂直观察异质结部900P的表面的情况下，异质结部900P为被隔离绝缘层500P、500P1包围的区域。另外，也可以不存在隔离绝缘层500P1。在不存在隔离绝缘层500P1的情况下，在后述的制造方法中，不需要图45、图46中的处理。
源极电极层710P电连接在p型IV族半导体层110P的顶部。另外，源极电极层710P也可以电连接到p型IV族半导体层110P中的鳍状部分以外的区域。
漏极电极层720P与n型氧化物半导体层200P的覆盖隔离绝缘层500P的顶部的部分电连接。另外，漏极电极层720P也可以与n型氧化物半导体层200P的覆盖隔离绝缘层500P的顶部的部分以外的部分电连接。
接着，说明制造TFET 10P的方法。
图44至图48是说明根据本公开第十七实施方式的TFET的制造方法的图。这些图对应于图42所示的区域A1的剖面结构(沿剖切线Gc1-Gc2的剖面结构)。首先，将p型IV族半导体层110P加工成鳍状(图44)。接着，沉积隔离绝缘层500P，并且去除隔离绝缘层500P，使得p型IV族半导体层110P的顶部在除了源极漏极侧及其周围之外的区域A1中露出(图45)。
接着，通过热氧化膜在p型IV族半导体层110P露出的顶部上形成隔离绝缘层500P1(图46)。接着，去除隔离绝缘层500P，从而暴露出p型IV族半导体层110P的鳍状部分的两个表面的一部分(成为异质结部900P的区域)(图47)。此时，对p型IV族半导体层110P中鳍状部分以外的表面进行处理，以保留隔离绝缘层500P。在该例子中，在鳍状部分以外的部分中也将隔离绝缘层500P暂时去除，仅使需要的部分再次沉积隔离绝缘层500P。
接着，依次形成n型氧化物半导体层200P和栅极绝缘层300P(图48)。并且，形成栅极电极层400P(图43)。之后，形成源极电极层710P以使其电连接到p型IV族半导体层110P，且形成漏极电极层720P以使其电连接到n型氧化物半导体层200P。
＜第十八实施方式＞
在第十八实施方式中，将描述使用鳍状晶体管的P沟道TFET 10Q。
图49是表示根据本公开第十八实施方式的TFET的结构的俯视图。图50是表示根据本公开第十八实施方式的TFET的结构的水平剖视图。图51是表示根据本公开第十八实施方式的TFET的结构的垂直剖视图。图51对应于沿图49中的剖切线Ha1-Ha2、剖切线Hb1-Hb2、剖切线Hc1-Hc2、剖切线Hd1-Hd2以及剖切线He1-He2的剖视图。图50示出了TFET 10Q的在鳍状p型IV族半导体层110Q的一半高度位置处的水平截面。
p型IV族半导体层110Q通过垂直于衬底表面延伸而形成。连接源极电极层710Q的部分形成为宽度比其他部分宽的形状。即，由于是P沟道的TFET 10Q，因此，与区域A1对应的部分需要比N沟道TFET 10P的情况薄。以覆盖p型IV族半导体层110Q的方式来配置隔离绝缘层500Q。在隔离绝缘层500Q的一部分(区域A1)中形成接合开口部550Q，使p型IV族半导体层110Q的两个表面的一部分露出。在该结构中，与第十七实施方式中的TFET 10P相同。
并且，在外侧，n型氧化物半导体层200Q仅配置在p型IV族半导体层110Q的一侧。因此，在p型IV族半导体层110Q的与接合开口部550Q的位置对应的一个表面上实现与n型氧化物半导体层200Q的异质结。因此，异质结部900Q被配置在p型IV族半导体层110Q的一个表面上。
在n型氧化物半导体层200Q的更外侧配置有栅极绝缘层300Q，在其更外侧配置有栅极电极层400Q。栅极绝缘层300Q至少相对于p型IV族半导体层110Q，在配置有n型氧化物半导体层200Q的一侧的相反侧上，以封闭接合开口部550Q的方式来配置，且与p型IV族半导体层110Q接触。栅极电极层400Q相对于p型IV族半导体层110Q，被配置在配置有n型氧化物半导体层200Q的一侧的相反侧。即，在区域A1中，由栅极电极层400Q和p型IV族半导体层110Q来夹持栅极绝缘层300Q。
在图51所示的区域A1的剖面结构(沿剖切线Hc1-Hc2的剖面结构)中，在p型IV族半导体层110Q的顶部配置有隔离绝缘层500Q1。因此，在垂直观察异质结部900Q的表面的情况下，异质结部900Q为被隔离绝缘层500Q、500Q1包围的区域。
源极电极层710Q电连接到p型IV族半导体层110Q的顶部。另外，源极电极层710Q也可以电连接到p型IV族半导体层110Q中的鳍状部分以外的区域。
漏极电极层720Q与n型氧化物半导体层200Q的覆盖隔离绝缘层500Q的顶部的部分电连接。另外，漏极电极层720Q的覆盖隔离绝缘层500Q的顶部的部分以外的部分也可以与n型氧化物半导体层200Q电连接。
以上针对隧穿场效应晶体管说明了各种实施方式。
＜模拟结果和演示试验＞
提出了一种新型层叠型隧穿场效应晶体管(TFET)，该晶体管将氧化物半导体和IV族半导体相结合，作为实现II型能带结构的新材料系统的组合，另外还使用TCAD模拟验证了作为陡坡(Steep-slope)晶体管的潜力。并且，初次进行了TFET的工作演示，该TFET具有n-ZnO/p-Si隧穿结或者n-ZnO/p-Ge隧穿结、以及从隧穿结到漏极电极没有材料接合的ZnO隧穿结构。通过适宜地控制杂质浓度和控制栅极堆叠结构，在TFET中实现超过最高108的接通/断开电流比和最小SS值约71mV/dec.。
[1、引言]
在垂直于栅极的方向上具有隧穿的层叠型隧穿场效应晶体管(TFET)是能实现极小且无限接近零的次临界摆幅(SS值)的理想结构。这是因为能够在整个隧穿结上，通过高效且均匀的栅极电压来控制源极中和隧穿中的状态密度(density of state，DOS)。
除此之外，在层叠型TFET中，还期待通过大的隧穿结面积和短的隧穿距离来实现大的接通电流。隧穿距离能够通过上部的隧穿厚度来进行控制。然而，实现这种理念的例子非常有限。例如，在使用单一材料的情况下大的带隙会妨碍接通电流增大，在使用III-V材料的异质结的情况下会有带隙小的材料，导致接通/断开电流比减小。
为了克服这些本质上的困难，在本研究中，新提出了使氧化物半导体和Si、Ge、SiGe等IV族半导体相接合的新的隧穿结(图52)。
图52中的(a)是氧化物半导体/IV族半导体层叠型隧穿场效应晶体管中的元件结构概念图，(b)是断开状态下的能带图，(c)是接通状态下的能带图。在这种材料的组合中，实现有效能垒高度(Eb-eff＝Ec-OS-Ev-IV，由氧化物半导体的导带端与IV族半导体的价带端的能量差来定义)小的II型能带结构。这一方面有效增大接通电流，另一方面由于材料的带隙本身较大，因此还能同时实现断开电流的减小。
除此之外，Eb-eff能够通过控制材料和成分的组合来连续地进行控制(图53)。
图53是候选材料的总结。从p型IV族半导体的价带到n型氧化物半导体的导带发生带间隧穿。括弧内表示各个材料的相对介电常数。实际上，ZnO、In2O3以及SnO2等氧化物半导体的导带端低，Si和Ge的价带端高。除此之外，氧化物半导体表现出强烈的n型导电性倾向。因此，从隧穿结到漏极，即使没有材料接合也能够形成，且能够抑制由于漏极端的电场集中而造成的电流泄漏。
因此，在本研究中，初次阐明了层叠型TFET的优点，且示出了器件设计指南，该层叠型TFET使用利用TCAD模拟提出的氧化物半导体/IV族半导体。
[2、氧化物半导体/SiGe层叠型TFET]
首先，研究了II型能带结构的Eb-eff对隧穿特性的影响。通过使用氧化物半导体/IV族半导体，能够连续地调整Eb-eff。此时，SiGe源情况下的Ev-IV位置和轻空穴的有效质量通过根据Si和Ge的值进行线性插值来求得(图54)。
图54中的(a)是表示SiGe的能带结构的图，图54中的(b)是表示带间隧穿减小的有效质量的图。图55是n-ZnO/p-SiGe隧穿结中的WKB隧穿概率的Ge浓度依赖性。图55是随着Ec-OS改变使用WKB近似的隧穿概率(TWKB)的图，并且横轴表示SiGe源中的Ge组成。此时，为了简单起见，假定仅根据栅极电压Vg来调制氧化物半导体的能带。
图52中的(c)表示能带结构的示意图。通过氧化物半导体来降低Ec-OS位置，或者通过提高IV族半导体中的Ev-IV位置来使Eb-eff变小，由此得知，TWKB呈指数式增大。此时，由于ZnO是直接跃迁型半导体，因此，从p-Si、Ge向n-ZnO的隧穿与Γ点的直接跃迁过程对应，因此也可以不考虑动量变化。
由此，在选择了适用于电子器件的氧化物半导体之后，能够通过使用SiGe技术改变Ge组成来最优地调整能带结构，其结果是，期望TFET性能得到改善。
[3、使用TCAD模拟的结构优化]
图56是TCAD模拟所使用的三维器件结构示意图和主要参数。使用图56所示的元件结构，对使用了氧化物半导体/IV族半导体的层叠型TFET进行Sentaurus TCAD模拟。Sentaurus是软件名。针对氧化物半导体的物理性质，除Ec-OS位置以外使用ZnO的值。
图57中的(a)表示从p-Ge源极到n-ZnO沟道表面的带间隧穿的二维图，(b)是表示n-ZnO/p-Ge中的能带图，(c)是表示n-Ge/p-Ge隧穿结中的能带图。如图57中的(a)的隧穿现象的二维图像所示，通过施加Vg，从p-Ge的表面附近到氧化物半导体的最表面、即高k绝缘膜与氧化物半导体的界面发生均匀的隧穿。据此，实现具有无限接近零的SS值的接通/断开切换(图58)。
除此之外，在n-OS/p-Ge异质隧穿结的情况下，与n-Ge/p-Ge同质结的情况相比，接通电流增大2位数以上。此时，应该注意，在氧化物半导体的Ec-OS位置不怎么低的状态下已经实现了接通电流的增大。主要原因之一是氧化物半导体的介电常数(ε)比Ge的小(图57中的(b))。在这种相对关系中，与Ge相比，优先调制氧化物半导体的能带，因此，实现图52中的(c)所示的那样的、将隧穿距离抑制得较短的接近理想状态的能带结构。实际上，氧化物半导体大多数具有比Si、Ge小的值(图53)。
图58是通过模拟得到的n-ZnO/p-Ge TFET的Id-Vg特性。根据该效果，如图58的Id-Vg特性所示，能够在0.3V以下的电源电压(Vdd)下实现FET工作。另一方面，氧化物半导体的导电性高，因此，应当注意的是，由于漏极电压的影响，VBTBT(发生带间隧穿的最小Vg)会发生偏移。
图59表示通过模拟得到的n-ZnO/p-Ge TFET的Id-Vd特性，(a)是用线性标记表示，(b)是用对数标记表示。在此，在假设Vdd的工作电压为0.3V的情况下，期待接通电流为约70μA/μm，期待断开电流为约1pA/μm，作为3nm节点等级的低功率工作器件、低待机功率器件，这是非常有前景的(图59中的(a))。另外，在对数轴的Id-Vd曲线图(图59中的(b))中，在负Vd区域中观测到负微分电阻(NDR)。这是以量子隧穿效应工作的电子器件的特征。
图60中的(a)是表示氧化物半导体膜厚的图，图60中的(b)是表示EOT对n-OS/p-GeTFET的VBTBT的影响的图。图61中的(a)是表示氧化物半导体膜厚的图，图61中的(b)是表示EOT对n-OS/p-Ge TFET的接通电流产生的影响的图。作为层叠型TFET的结构参数之一，研究了氧化物半导体厚度(dOS)、EOT的影响。VBTBT、即开始发生带间隧穿的电压取决于氧化物半导体最表面的Ec-OS位置。氧化物表面的Ec-OS位置由Vg直接控制，因此，基于dOS的VBTBT变化很小。另一方面，EOT的影响大(图60)。另一方面，dOS对隧穿概率有很大影响，并且随着dOS增大，接通电流(Vg为VBTBT+0.3V时的电流值)呈指数式减少(图61)。
如开始所述的那样，在本研究中提出的氧化物半导体/IV族半导体异质结的最大优点在于，根据氧化物半导体的Ec-OS与IV族半导体的Ev-IV的能量位置关系，能够自由地调整Eb-eff。因此，在将各种源极材料(Si、SiGe、Ge)与具有不同Ec-OS位置的各种氧化物半导体结合的情况下，系统地研究了接通电流的变化(图62)。
图62是表示具有Si、SiGe、Ge源极的TFET中的接通电流与氧化物半导体的Ec-OS位置的关系的图。例如，仅仅通过使用Si技术中已经采用的Si0.7Ge0.3略微地改变Ev-IV位置，会使接通电流飞跃性增大。另一方面，如前述那样，具有高Ge成分的Ge或SiGe的大介电常数在保持较短隧穿距离方面有效，并且在减小SS值方面也有效。
例如，VBTBT附近的最小SS值无限接近零，并且假设在0.3V工作的情况下，整个工作范围内的平均SS值可以期望低于60mV/dec.(图63)。
图63中的(a)是表示具有Si、SiGe、Ge源极的TFET中的最小SS值与氧化物半导体的Ec-OS位置的关系，(b)是表示平均SS值与氧化物半导体的Ec-OS位置的关系的图。最小SS值是在电流值1pA/μm附近得到的值，平均SS值是假设Vg扫描宽度为0.3V的情况下根据1pA/μm的电流值得到的值。
接着，讨论源极和隧穿中的杂质浓度的影响。
图64是表示假定Ge中各种杂质浓度(Na)的情况下的Id-Vg特性的图。设氧化物半导体中的杂质浓度(Nd)为5×1018cm-3。图65中的(a)是表示假定氧化物半导体中各种杂质浓度(Nd)的情况下接通电流与Ge中杂质浓度(Na)的关系的图，(b)是表示接通/断开电流比与Ge中杂质浓度(Na)的关系的图。各区域的杂质浓度对隧穿结附近的能带弯曲产生影响(图64)。可以看出，隧穿中的杂质浓度(Nd)、源极中的杂质浓度(Na)的组合中存在用于实现高接通电流和大接通/断开电流比的最优值(图65)。
在杂质浓度低的情况下，耗尽层进一步延伸，因此，隧穿距离增大，接通电流减小。与此相对，在Nd、Na非常高的情况下，无法由栅极偏压来解决隧穿-源极间的状态密度的重叠，且不能实现足够小的断开电流。
另外，在研究高k/氧化物半导体界面的界面态密度(Dit)的影响时，发现该元件对Dit具有非常高的耐抗性。
图66是表示界面态对Id-Vg特性的劣化所施加的影响的图。假设界面态密度(Dit)均匀分布。认为这是由于，接通/断开电流变化所需的Vg工作范围内的能带调制极小，向界面态的电荷捕获量极小(图66)。
根据以上的TCAD模拟的结果，本研究提出的氧化物半导体/IV族半导体的具有II型能带结构的层叠型TFET表明，在0.3V的小工作电压Vdd下，能够得到理想的特性，例如高接通电流(约70μA/μm)、小断开电流(＜1pA/μm)、小的平均SS值(约40mV/dec.)等。
[4、ZnO/(Si，Ge)TFET的演示]
图67是说明n-ZnO/p-(Si或者Ge)TFET的元件制作工艺流程的图。通过脉冲激光沉积(PLD)法形成未添加杂质的ZnO膜，栅极绝缘膜的EOT为5.8nm。为了实验证明TFET的工作，在同一芯片上还制作顶栅的薄膜晶体管(TFT)。按照图67所示的步骤，使用脉冲激光沉积(PLD)法沉积未掺杂的ZnO层，制作n-ZnO/p-(Si或者Ge)TFET。在此已知，ZnO中的填隙的Zn、氧空位等点缺陷充当n型半导体的施主。实际沉积的膜的载流子密度也估计为1018cm-3左右。
在使ZnO图案化之后，通过原子层沉积(ALD)法形成了Al2O3栅极绝缘膜。在该过程中，为了提高Al2O3/ZnO界面特性，实施后等离子氧化(PPO：Post Plasma Oxidation)、后O2/N2热退火(POA/PNA：Post O2/N2 Annealing)。最后，形成TiN栅极、Ni源极接触以及Al漏极接触，在300℃下实施PMA。
图68是表示n-ZnO/p-Si TFET的横截面透射电子显微镜图像(cross-sectionaltransmission electron microscopy，XTEM)的图。还观测到柱状的多晶ZnO的形成、以及ZnO/Si中膜厚约1.5nm的SiO2界面层。图69是表示ZnO/Si表面的原子力显微镜图像(atomicforce microscopy，AFM)的图。显示了在400℃下用O2退火后的结果。图70中的(a)是表示Si2p和Zn3p的图，(b)是表示价带端的X射线光电子光谱的图，(c)是表示所得到的n-ZnO/SiO2界面层/p-Si层叠结构的能带结构的图。
根据图68的高分辨率剖面TEM图像得知，形成有比较平坦的ZnO和Al2O3膜的层叠结构。另一方面，在ZnO/Si界面上形成有膜厚约1.5nm的不期望的SiO2界面层。并且，ZnO膜形成柱状的多晶结构。晶粒度约为20nm，远小于隧穿结面积。在ZnO/Si的AFM表面中还观测到由于多晶结构形成造成的表面粗糙度(图69)。另外，ZnO/Si界面的SiO2界面层也根据XPS分析来确认(图70)。
在ZnO非电接触的状态下评价能带结构的结果表明，以大概横穿SiO2的方式发生大的能带弯曲，且ZnO的Ec-OS位置的能量低于Si的Ev-IV位置的能量。这认为是由于膜中的固定电荷、界面偶极子造成的，可能成为后面所示的TFET向负方向进行阈值偏移的主要原因。
图71是表示首次的ZnO/Si TFET工作演示的、元件的Id-Vg特性。图中示出元件结构的剖视图。图72是表示TFET的SS-Id特性的图。最小SS值达到71mV/dec.。作为比较，还一并示出ZnO TFT的结果。图73是表示ZnO/Si TFET的Id-Vd特性的图。纵轴为线性表示。
如图71所示，首次成功演示了ZnO/Si TFET的工作。当与在同一衬底内同时制作的ZnO薄膜晶体管(TFT)的特性进行比较时，TFET的阈值向正的Vg方向移动，另外，Id值也较低。这些结果均表明TFET的电流受到ZnO/Si隧穿结的限制。虽然Id值本身较低，但由于断开电流也极小，因此，实现非常大的接通/断开电流比。如图72所示，对SS值进行评价的结果表明，TFET的SS值比TFT的值小，在室温下实现最小值71mV/dec.。在图73所示的Id-Vd中，确认到良好的电流截止。
另一方面，当前的接通电流比在TCAD模拟中预测到的值小，认为隧穿概率受到ZnO/Si界面的SiO2界面层限制。
图74是表示依赖于Si源极中的杂质浓度的Id-Vg特性的变化的图。可以看出，约1019cm-3的杂质浓度对于同时实现高接通电流和接通/断开电流比而言是最优的。图75是表示ZnO/Si TFET的Id-Vd特性的图。Si中的杂质浓度为2×1020cm-3，纵轴为对数表示。观测到表示负微分电阻(NDR)的特性。
可以看出，Si源极中的杂质浓度(Na)对接通电流产生的影响非常大(图74)。接通电流随Si源极中的杂质浓度(Na)的增大而增大。这是由于ZnO/Si界面的隧穿距离随杂质浓度(Na)的增大而减少。然而，在杂质浓度(Na)超过1020cm-3的状况下，状态密度的叠加非常强，以致于无法实现充分的断开状态。但是，在杂质浓度(Na)为1020cm-3的元件的Id-Vd特性中，在低Vg(off-like，类似于断开)区域中观测到表示NDR的电流特性(图75)。这些结果均支持所制作的元件如预期的那样进行TFET工作。
图76是表示ZnO/Si TFET中的接通电流与隧穿结面积的依赖性的图。对接通电流与隧穿结面积之间的关系进行研究的结果表明，接通电流与面积大致成正比例增大。在此，阈值(Vth)由线性轴的Id-Vg特性的截距求得，接通电流在Vg＝Vth+1V的情况下被设为Id(图76)。在此，本图示出各种ZnO/Si隧穿结长度和宽度的元件的结果。另外，如图71所示，用于元件隔离的SiO2上的ZnO TFT被视为寄生电阻。因此，图76的结果还表明，该元件的接通电流确实由隧穿结控制。
图77是表示根据各种测定条件得到的ZnO/Si TFET的SS-Id特性的图。在图77中示出在各种测定速度或Vg电压阶跃下测定出的结果。由于在各条件下没有显著的差异，因此得知能够准确地评价SS值。另一方面，SS值-Id特性较大地波动，ZnO形成多晶，因此推测为Ec-OS位置在表面内波动。因此，通过提高ZnO膜的结晶性，使得SS值进一步改善。
并且，在本研究中，成功演示了使用Ge源极的元件的工作(图78)。
图78是表示ZnO/Si及ZnO/Ge TFET中的Id-Vg特性的比较的图。将ZnO/Ge TFET和ZnO/Si TFET比较的结果表明，尽管Ge源极的杂质浓度(Na)比Si低，但在ZnO/Ge TFET中能够得到更高的接通电流。这认为是通过使用Ge减少了Eb-eff和减少了隧穿有效质量导致的效果。
尤其是，在ZnO/Ge TFET中也测定到大的接通/断开电流比，实现了超过先前报道的最高108的值。这些结果表明了所提出的氧化物半导体/IV族半导体层叠型TFET前景如何。
最后，根据ZnO薄膜晶体管(TFT)和TFET的特性来讨论Al2O3/ZnO栅极堆叠设计的重要性。
图79是表示实施各种后处理来制作的ZnO薄膜晶体管(TFT)的Id-Vg特性的图。注意，不是TFET。(a)与未实施任何后处理的试样对应，(b)与仅实施了后O2热退火(POA)的试样对应，(c)与仅实施了后等离子氧化(PPO)的试样对应，(d)与实施了PPO和POA的试样对应。顶栅工作的Id-Vg特性差，表明Al2O3/ZnO界面控制的重要性。
如图79所示，当通过背栅移动TFT时，即使在未实施特别的处理的情况下，也能够进行接通/断开切换，但在顶栅的情况下无法切换接通/断开。据此，表明Al2O3/ZnO界面特性差。在实施了适宜的处理的TFT试样中，在顶栅工作中也实现接通/断开切换，预计SS值为约130mV/dec.，界面态密度(Dit)为约1×1013cm-2eV-1。
接着，详细论述TFET的情况。
图80是表示栅极堆叠控制(I)：PPO对TFET的Id-Vg特性的影响的图。图81是表示栅极堆叠控制(II)：在350℃下POA以及PNA对TFET的Id-Vg特性的影响的图。PPO还示出预处理试样的结果。
在沉积了1nm的Al2O3时实施PPO。后等离子氧化(PPO)是电流截止必须的工序，并且认为降低了Ec-OS附近的界面态密度(Dit)(图80)。但是，接通电流的值非常低，认为费密能级被定位(pinning)在远离导带的较深的能量位置处。
另一方面，通过后O2/N2热退火(POA/PNA)，接通电流增大。由于POA与PNA之间没有大的差异，因此，处理过程中的热退火的效果表明，较大地降低了界面态密度(Dit)，且由于ZnO的结晶性的提高而增大了迁移率等(图81)。并且，通过POA时间的优化，同时实现高效的接通电流的增大和阈值(Vth)调整。
根据上述结果，通过栅极堆叠技术的进一步确立、在ZnO/IV族半导体界面上形成的界面层的去除、以及ZnO膜的均匀性的提高，期待对由器件模拟预测到的TFET性能实现飞跃性提高。
[5、结论]
针对具有将氧化物半导体和IV族半导体相接合的II型能带结构的层叠型TFET，提出了基于新的理念的元件结构。
通过TCAD模拟，示出了高接通电流(＞70μA/μm)、无限接近零的最小SS值、假定以0.3V工作的情况下的平均SS值约40mV/dec.等，证明了所提出的元件的高潜力。另外，该新的提案还在使用n-ZnO/p-(Si或者Ge)隧穿结而制作的TFET中进行试验性演示。
在室温工作中，实现陡峭的接通/断开切换和极低的断开电流，达到超过108的过去最高的接通/断开电流比以及最小SS值71mV/dec.。
另外，实验示出了源极浓度、ZnO/Ge隧穿结导致的接通电流增大、栅极堆叠结构控制的重要性等影响。
＜N沟道TFET和P沟道TFET的比较＞
接着，比较和秒杀N沟道TFET和P沟道TFET。
图82是N沟道-P沟道单一结构TFET的工作示意图。图82中示出了，与图25所示的第五实施方式中的TFET 10D类似的，可以用作N沟道和P沟道的TFET在各个沟道中的工作的示意图。在使栅极电压的控制为接通状态的情况下，N沟道中主要是n型氧化物半导体层的能带弯曲，P沟道中主要是p型IV族半导体层的能带弯曲。
图83是N沟道TFET和P沟道TFET各自的工作示意图。在图83中示出N沟道TFET和P沟道TFET的能带弯曲。各个沟道中能带弯曲的方法，基本上与图82所示的示例相同。
图84是表示N沟道TFET的Id-Vg特性和Id-Vd特性的图。图85是表示P沟道TFET的Id-Vg特性和Id-Vd特性的图。这些特性是根据以下条件模拟的结果。使用Ge作为p型IV族半导体层，使用ZnO(电子亲和性为4.2eV)作为n型氧化物半导体层。各个层中的杂质浓度为3×1018cm-3。EOT为1nm。假定，p型IV族半导体层在N沟道的情况下为10nm，在P沟道的情况下为5nm，n型氧化物半导体层在N沟道的情况下为5nm，在P沟道的情况下为10nm。根据这些结果，无论是N沟道还是P沟道，TFET均能够获得耐用的特性。
＜N沟道TFET特性的温度依赖性＞
接着，示出使用Si作为p型IV族半导体层，且使用ZnO作为n型氧化物半导体层的N沟道TFET特性的温度依赖性。
图86是表示N沟道TFET的Id-Vg特性的温度依赖性的图。图87是表示N沟道TFET的各种特性值的温度依赖性的图。根据这些特性，温度依赖性非常小。这是隧穿场效应晶体管特有的特性。另外，由于n型氧化物半导体层中的大能隙的影响，即使是200℃那样的高温，也能够得到非常小的断开电流(＜1pA/μm)。
＜n型氧化物半导体层的材料比较(ZnO，ZnSnO)＞
示出在N沟道TFET中n型氧化物半导体层使用ZnO的情况下和使用ZnSnO(在此，Zn/Sn＝1.5)的情况下的比较。另外，p型IV族半导体层是Si。
图88是比较ZnO与ZnSnO的表面状态及剖面状态的图。图88的上图是n型氧化物半导体层的表面的AFM图像，下图是横截面TEM图像。如图88所示，在ZnSnO中，与ZnO相比较，表面的粗糙度非常小。
图89是比较ZnO和ZnSnO的各种特性的图。在ZnSnO中，相对于ZnO实现高接通电流，还看到平均SS值的提高。另外得知，在ZnSnO中，与ZnO相比较，阈值向0V附近偏移，获得对EOT缩放有效的特性。
＜TFET的应用例＞
根据上述的模拟结果，性能与国际半导体技术发展路线图(ITRS)所示的低功率消耗元件的性能指标预测相媲美。在ITRS中，假设以0.7V进行工作，但此时的结果大大改善，且有望在比现有的量子隧穿MOSFET更低的电压下实现。因此，认为直接涉及低功耗半导体器件产业，且利用价值极高。除此之外，尽管使用不同的材料，但也没有必要使用例如外延生长之类的高温且高成本的工艺，因此，这直接涉及了近年来急速发展的显示器、柔性器件、可穿戴器件等的应用发展。
作为应用示例，例如可以考虑与环境发电的融合、与无电池的移动设备、以及存储器的融合。
在最近的研究中，考虑直接使用环境(光、热(包括人的体温等))产生的能量而不需要电池的终端。尤其是，尽管卫生保健、健康监测等信息量不大，但需要始终工作。因此，未使用电池的器件的优点大。环境发电大多数情况下难以确保电压，并且串联多个单元来产生晶体管等的工作所需的电压。一般的MOSFET的工作电压大于0.7V，通过这一次的应用而使工作电压小于0.3V，因此，其优点大。
存储电路组装有多个用于存储信息的元件(存储元件)和用于电路转换的开关(晶体管)这两者。最近的存储元件的发展显著，报告了很多能以低电压进行信息的写入和读出的元件。最近还报告了以0.3V左右进行驱动的例子。然而，即使存储元件单独能够以0.3V进行工作，如果被组装在电路内的MOSFET需要0.7V，则用于驱动该电路整体的电压会达到0.7V以上。与此相对，在这次的TFET中，由于能够以0.3V进行工作，因此能够进行有效利用存储元件的优点的电路设计。
＜变形例＞
以上对本公开的实施方式进行了说明，上述的各实施方式能够相互组合或者置换来使用。另外，在上述的各实施方式中，还能够如以下所述的那样进行变形来实施。在以下的变形例中，叙述了适用于第一实施方式的例子，还适用于其他实施方式。
(1)p型IV族半导体层110也可以不是IV族半导体，只要其是具有能实现上述隧穿结的能带结构的p型半导体即可。
(2)n型氧化物半导体层200也可以是氧化物半导体以外的半导体，例如可以是带隙易于变大的II-VI族半导体，只要是具有能实现上述隧穿结的能带结构的n型半导体即可。
(3)配置隔离绝缘层500的区域A2相对于异质结部900可以至少位于漏极电极层720侧。例如，相对于异质结部900在源极电极层710侧，也可以不一定配置隔离绝缘层500。
(4)当在栅极绝缘层300上形成开口部370时，在栅极绝缘层300和n型氧化物半导体层200不能获得蚀刻选择性的情况下，也可以预先将金属埋入n型氧化物半导体层200的下部。
附图标记说明
10：TFET；100：半导体衬底；110：p型IV族半导体层；115：接合绝缘层；120：n型IV族半导体层；200：n型氧化物半导体层；300：栅极绝缘层；370：开口部；400：栅极电极层；500：隔离绝缘层；550：接合开口部；570：开口部；600：平坦化绝缘层；610：下部层间绝缘层；620：上部层间绝缘层；630：层间绝缘层；710：源极电极层；712：p侧电极层；720：漏极电极层；721：n侧电极层；740：栅极引出电极层；810：栅极输入布线；830：漏极输出布线；860：低压电源线；880：高压电源线；900：异质结部。

Claims (20)

1.一种隧穿场效应晶体管，其特征在于，包括：
第一导电型的第一半导体层；
第二导电型的第二半导体层，其在第一区域中与所述第一半导体层实现异质结；
栅极绝缘层，其在所述第一区域中覆盖所述第二半导体层；
栅极电极层，其覆盖所述栅极绝缘层；
第一电极层，其与所述第一半导体层电连接；
第二电极层，其与所述第二半导体层电连接；
第一绝缘层，其在所述第二电极层侧与所述第一区域相邻的第二区域中被夹在所述第一半导体层与所述第二半导体层之间。
2.根据权利要求1所述的隧穿场效应晶体管，其特征在于，
所述第一半导体层和所述第二半导体层是具有通过所述异质结来形成II型能带结构的能带结构的材料。
3.根据权利要求2所述的隧穿场效应晶体管，其特征在于，
所述第二半导体层是导带下端的能量位于所述第一半导体层的带隙内的材料。
4.根据权利要求3所述的隧穿场效应晶体管，其特征在于，
所述第二半导体层的带隙比所述第一半导体层的带隙大。
5.根据权利要求1所述的隧穿场效应晶体管，其特征在于，
所述第一半导体层是p型半导体，
所述第二半导体层是n型半导体。
6.根据权利要求5所述的隧穿场效应晶体管，其特征在于，
所述第一半导体层是IV族半导体，
所述第二半导体层是II-VI族半导体。
7.根据权利要求5所述的隧穿场效应晶体管，其特征在于，
所述第一半导体层是IV族半导体，
所述第二半导体层含有金属氧化物。
8.根据权利要求7所述的隧穿场效应晶体管，其特征在于，
所述第一半导体层含有Si。
9.根据权利要求7所述的隧穿场效应晶体管，其特征在于，
所述第一半导体层含有Si和Ge。
10.根据权利要求1所述的隧穿场效应晶体管，其特征在于，
所述第一半导体层是n型半导体，
所述第二半导体层是p型半导体。
11.根据权利要求1所述的隧穿场效应晶体管，其特征在于，
所述第二半导体层的介电常数比所述第一半导体层的介电常数低。
12.根据权利要求1所述的隧穿场效应晶体管，其特征在于，
所述栅极绝缘层和所述栅极电极层通过从所述第一区域延伸到所述第二区域的方式来配置。
13.根据权利要求1所述的隧穿场效应晶体管，其特征在于，
所述第二区域在所述第一电极层侧与所述第一区域相邻。
14.根据权利要求1所述的隧穿场效应晶体管，其特征在于，
所述第二区域包围所述第一区域。
15.根据权利要求1所述的隧穿场效应晶体管，其特征在于，
在实现所述异质结的部分中，在所述第一半导体层与所述第二半导体层之间，配置有其成分含有所述第一半导体层的接合绝缘层。
16.根据权利要求15所述的隧穿场效应晶体管，其特征在于，
所述第一半导体层是p型半导体，
所述第二半导体层是n型半导体，
所述接合绝缘层含有所述第一半导体层的氧化物。
17.根据权利要求15所述的隧穿场效应晶体管，其特征在于，
所述第一半导体层是n型半导体，
所述第二半导体层是p型半导体，
所述接合绝缘层含有所述第二半导体层的氧化物。
18.一种隧穿场效应晶体管，其特征在于，包括：
第一导电型的第一半导体层；
第二导电型的第二半导体层，其在第一区域中相对于所述第一半导体层实现异质结；
栅极绝缘层，其在所述第一区域中覆盖所述第二半导体层；
栅极电极层，其覆盖所述栅极绝缘层；
第一电极层，其与所述第一半导体层电连接；和
第二电极层，其与所述第二半导体层电连接，
所述第一区域是由所述第一半导体层和所述第二半导体层形成异质结的区域；
在垂直观察所述异质结的表面的情况下，所述第一半导体层和所述第二半导体层重叠的区域比所述第一区域宽。
19.一种电子器件，其特征在于，包括：
多个根据权利要求1至18中任一项所述的隧穿场效应晶体管；和
导电体，其用于向所述隧穿场效应晶体管供给信号。
20.根据权利要求19所述的电子器件，其特征在于，
多个所述隧穿场效应晶体管至少包括N沟道隧穿场效应晶体管和P沟道隧穿场效应晶体管，
还包括导电体，该导电体连接所述N沟道隧穿场效应晶体管和所述P沟道隧穿场效应晶体管。
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