CN117480614A - 隧穿场效应晶体管及其制备方法、显示面板、显示装置 - Google Patents
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Abstract
一种隧穿场效应晶体管及其制备方法、显示面板、显示装置，所述隧穿场效应晶体管包括设置在基底上的栅电极、隧穿场有源层、第一极和第二极；所述隧穿场有源层包括叠设的第一型有源层和第二型有源层，所述第一型有源层包括第一型沟道区和第一源漏极区，所述第二型有源层包括第二型沟道区和第二源漏极区，所述第一型沟道区在基底上的正投影与所述第二型沟道区在基底上的正投影完全重叠，所述第一源漏极区位于所述隧穿场有源层的一侧，并与所述第一极连接，所述第二源漏极区位于所述隧穿场有源层的另一侧，并与所述第二极连接，所述栅电极在基底上的正投影位于所述第一型沟道区和所述第二型沟道区在基底上的正投影的范围之内。
Description
本公开实施例涉及但不限于显示技术领域，尤其涉及一种隧穿场效应晶体管及其制备方法、显示面板、显示装置。
由于陡坡亚阈值摆动(Subthreshold swing,SS)特性对薄膜晶体管(Thin Film Transistor,TFT)的特性影响较大，为了改善TFT的ss，隧穿场效应晶体管(Tunneling Field Effect Transistor,TFET)得到了广泛的研究。TFET的工作原理是带间隧穿，其S可以突破60mV/decade的限制，而且TFET的Ioff非常低，所以TFET可以实现在不增加Ioff或降低离子的情况下降低场效应晶体管(Field Effect Transistor,FET)的电源电压(Vdd)。在比较小的栅电压条件下，TFET的驱动电流(Ion)和开关比(Ion/Ioff)都会大于传统金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor,MOSFET)的Ion和Ion/Ioff。所以TFET被看作是非常有前景的低工作电压和低功耗的逻辑互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)器件。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
本公开实施例提供一种隧穿场效应晶体管，包括设置在基底上的栅电极、隧穿场有源层、第一极和第二极；所述隧穿场有源层包括叠设的第一型有源层和第二型有源层，所述第一型有源层包括第一型沟道区和第一源漏极区，所述第二型有源层包括第二型沟道区和第二源漏极区，所述第一型沟道区在所述基底上的正投影与所述第二型沟道区在所述基底上的正投影完全重叠，所述第一源漏极区位于所述隧穿场有源层的一侧，并与所述第一极连接，所述第二源漏极区位于所述隧穿场有源层的另一侧，并与所述第二极连接，所 述栅电极在所述基底上的正投影位于所述第一型沟道区和所述第二型沟道区在所述基底上的正投影的范围之内。
本公开实施例还提供一种隧穿场效应晶体管的制备方法，包括：
在基底上形成栅电极、隧穿场有源层、第一极和第二极；
其中，所述隧穿场有源层包括叠设的第一型有源层和第二型有源层，所述第一型有源层包括第一型沟道区和第一源漏极区，所述第二型有源层包括第二型沟道区和第二源漏极区，所述第一型沟道区在所述基底上的正投影与所述第二型沟道区在所述基底上的正投影完全重叠，所述第一源漏极区位于所述隧穿场有源层的一侧，并与所述第一极连接，所述第二源漏极区位于所述隧穿场有源层的另一侧，并与所述第二极连接，所述栅电极在所述基底上的正投影位于所述第一型沟道区和所述第二型沟道区在所述基底上的正投影的范围之内。
本公开实施例还提供一种显示面板，包括如上本公开实施例提供的所述隧穿场效应晶体管。
本公开实施例还提供一种显示装置，所述显示装置包括如上本公开实施例提供的显示面板。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
图1为FN隧穿和DT隧穿的能带结构图，其中，(a)为FN隧穿的能带结构图；(b)为DT隧穿的能带结构图；
图2为本公开示例性实施例一种隧穿场效应晶体管的结构示意图；
图3为本公开示例性实施例另一种隧穿场效应晶体管的结构示意图；
图4为本公开示例性实施例又一种隧穿场效应晶体管的结构示意图；
图5为本公开示例性实施例又一种隧穿场效应晶体管的结构示意图；
图6为本公开示例性实施例又一种隧穿场效应晶体管的结构示意图；
图7为本公开示例性实施例的隧穿场效应晶体管的制备方法的工艺流程图；
图8A至图8C为本公开示例性实施例另一种隧穿场效应晶体管的制备方法的工艺流程图；
图9为本公开示例性实施例又一种隧穿场效应晶体管的制备方法的工艺流程图；
图10A至图10C为本公开示例性实施例又一种隧穿场效应晶体管的制备方法的工艺流程图；
图11A至图11C为本公开示例性实施例又一隧穿场效应晶体管的制备方法的工艺流程图；
图12A至图12D为本公开示例性实施例又一隧穿场效应晶体管的制备方法的工艺流程图；
图13A至图13D为本公开示例性实施例又一隧穿场效应晶体管的制备方法的工艺流程图；
图14为垂直型双TFET结构的隧穿场效应晶体管等效电路示意图；
附图中的标记符号的含义为：
T1-第一隧穿场效应晶体管；T2-第二隧穿场效应晶体管；
10-基底；
20-栅电极；21-第一栅电极；22-第二栅电极；
30-源电极；31-第一源电极；32-第二源电极；
40-漏电极；41-第一漏电极；42-第二漏电极；
50-第一型有源层；501-第一第一型有源层；502-第二第一型有源层；
51-第一型沟道区；511-第一第一型沟道区；512-第二第一型沟道区；
52-第一源极区；53-第二源极区；
60-第二型有源层；601-第一第二型有源层；602-第二第二型有源层；
61-第二型沟道区；611-第一第二型沟道区；612-第二第二型沟道区；
62-第一漏极区；63-第二漏极区；
70-栅极绝缘层；71-第一栅极绝缘层；72-第二栅极绝缘层；
80-缓冲层；81-第一缓冲层；82-第二缓冲层。
本文中的实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是实现方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
本公开中的附图比例可以作为实际工艺中的参考，但不限于此。例如：沟道的宽长比、各个膜层的厚度和间距、各个信号线的宽度和间距，可以根据实际需要进行调整。显示基板中像素的个数和每个像素中子像素的个数也不是限定为图中所示的数量，本公开中所描述的附图仅是结构示意图，本公开的一个方式不局限于附图所示的形状或数值等。
在本公开的描述中，“第一”、“第二”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“垂直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是 机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“缓冲层”换成为“缓冲膜”。
沟道电子热注入的实质即为电子的雪崩击穿。源极电压V
S＝0，漏极电压V
D>0，栅极接正高压，当栅源电压V
GS大于TFT的开启电压，并且源漏电压V
SD大于击穿电压时，源漏极之间将会产生一个很大的电场。在这个电场的作用下，电子会做定向的加速运动并获得巨大的速度，此时，高速运动的电子会撞击沟道中的固定电荷，使得沟道中的电子离开原子表面，并在栅漏电压形成的电场中运动。
目前的隧穿机制包括FN隧穿和DT隧穿，FN隧穿为理想的隧穿方式。图1为FN隧穿和DT隧穿的能带结构图，其中，(a)为FN隧穿的能带结构图；(b)为DT隧穿的能带结构图；Ec是导带，Ev是价带。FN隧穿的电流密度与栅极电压、势垒高度以及氧化层厚度都是相互关联的。当栅极电压较大，隧穿层厚度较薄时，隧穿层中存在的场强越大，电子获得的能量越高，隧穿的概率增大，隧穿电流密度也就越大。所涉及的公式如下：
式中，C是一个与V
g、V
ox、t
ox、φ
b相关的系数，其表达式为：
α是隧穿过程决定的隧穿系数，φ
b0为衬底和介质层之间能带偏差，φ
b为实际的隧穿势垒高度，N为修正系数。
当隧穿层的厚度足够小，以至于与德布罗意波大小相近时，电子便能够直接从介质层隧穿进入到电荷存储层，这种隧穿方式即为DT隧穿。
显然，FN隧穿与DT隧穿都与外加电场密切相关，外加电场的大小几乎决定了隧穿电流的大小。在隧穿层厚度较大的情况下，DT隧穿受到限制，FN隧穿更容易发生；而当隧穿层较薄时，DT隧穿比较容易发生。
本公开实施例提供一种隧穿场效应晶体管，包括设置在基底上的栅电极、隧穿场有源层、第一极和第二极；所述隧穿场有源层包括叠设的第一型有源层和第二型有源层，所述第一型有源层包括第一型沟道区和第一源漏极区，所述第二型有源层包括第二型沟道区和第二源漏极区，所述第一型沟道区在所述基底上的正投影与所述第二型沟道区在所述基底上的正投影完全重叠，所述第一源漏极区位于所述隧穿场有源层的一侧，并与所述第一极连接，所述第二源漏极区位于所述隧穿场有源层的另一侧，并与所述第二极连接，所述栅电极在所述基底上的正投影位于所述第一型沟道区和所述第二型沟道区在所述基底上的正投影的范围之内。
本公开实施例的隧穿场效应晶体管采用双层的隧穿场有源层(包括第一型有源层和第二型有源层)形成双层隧穿通道。一方面，从几何结构的角度来看，包括双层隧穿场有源层的隧穿场效应晶体管的p
+-i-n+或p-n结垂直于栅电极，结面积大，隧穿通道距离短，栅电极在整个隧道结区域的可控制性强，因此隧穿场效应晶体管的Ion很高，SS极小，而且有利于降低隧穿场效应晶体管的尺寸，提升分辨率；另一方面，双层的隧穿场有源层可以提高隧 穿层厚度，使得DT隧穿受到限制，理想的FN隧穿更容易发生。
与低温多晶氧化物(Low Temperature Polycrystalline Oxide,LTPO)技术相比，本公开实施例提供的隧穿场效应晶体管具有以下优势：(1)可以不使用有机材料，可以避免有机材料中水和H对TFET特性的影响；(2)可以实现CMOS TFET制备，降低静态功耗，另外做成垂直型TFET后，可以将GOA区域和AA区域的TFET面积缩小，提升器件的开口率。
在本公开示例性实施例中，所述第一源漏极区可以为源极区，所述第二源漏极区可以为漏极区；或者，所述第一源漏极区可以为漏极区，所述第二源漏极区可以为源极区。
在本公开示例性实施例中，所述隧穿场效应晶体管可以为顶栅结构或底栅结构。
在本公开示例性实施例中，所述隧穿场效应晶体管可以为顶栅结构，所述隧穿场有源层设置在所述基底与所述栅电极之间。
图2为本公开示例性实施例一种隧穿场效应晶体管的结构示意图。如图2所示，所述隧穿场效应晶体管可以为顶栅结构，所述隧穿场效应晶体管可以至少包括：栅电极20、隧穿场有源层、源电极30和漏电极40；
其中，所述隧穿场有源层包括叠设的第一型有源层50和第二型有源层60，第一型有源层50设置在基底10一侧，第一型有源层50包括第一型沟道区51和第一源极区52，第二型有源层60包括第二型沟道区61和第一漏极区62，第一型沟道区51在基底10上的正投影与第二型沟道区61在基底10上的正投影完全重叠，第一源极区52位于隧穿场有源层的一侧，并与源电极30连接，第一漏极区62位于隧穿场有源层的另一侧，并与漏电极40连接，栅电极20设置在第二型沟道区61远离基底10的一侧，并且栅电极20在基底10上的正投影位于第一型沟道区51和第二型沟道区61在基底10上的正投影的范围之内。
在本公开示例性实施例中，所述隧穿场效应晶体管可以为底栅结构，所述栅电极设置在所述基底与所述隧穿场有源层之间。
图3为本公开示例性实施例另一种隧穿场效应晶体管的结构示意图。如 图3所示，所述隧穿场效应晶体管可以为底栅结构，所述隧穿场效应晶体管可以至少包括：栅电极20、隧穿场有源层、源电极30和漏电极40；
其中，栅电极20设置基底10一侧，隧穿场有源层包括叠设的第一型有源层50和第二型有源层60，第一型有源层50包括第一型沟道区51和第一漏极区62，第一型有源层50覆盖栅电极20并且第一型沟道区51设置在栅电极20远离基底10的一侧，第二型有源层60包括第二型沟道区61和第一源极区52，第一型沟道区51在基底10上的正投影与第二型沟道区61在基底10上的正投影完全重叠，第一源极区52位于隧穿场有源层的一侧，并与源电极30连接，第一漏极区62位于隧穿场有源层的另一侧，并与漏电极40连接，栅电极20在基底10上的正投影位于第一型沟道区51和第二型沟道区61在基底10上的正投影的范围之内。
在本公开示例性实施例中，所述隧穿场效应晶体管还可以包括栅极绝缘层和缓冲层；其中，
所述缓冲层可以设置在所述基底一侧，所述隧穿场有源层设置在所述缓冲层远离所述基底的一侧，所述栅极绝缘层设置在所述隧穿场有源层远离所述基底的一侧，所述栅电极设置在所述栅极绝缘层远离所述基底的一侧，所述第一源漏极区可以为源极区，所述第一极可以为源电极，所述第二源漏极区可以为漏极区，所述第二极可以为漏电极；或者，
所述缓冲层可以设置在所述基底一侧，所述栅电极设置在所述缓冲层远离所述基底的一侧，所述栅极绝缘层设置在所述缓冲层远离所述基底的一侧并且覆盖所述栅电极，所述隧穿场有源层设置在所述栅极绝缘层远离所述基底的一侧，所述第一源漏极区可以为漏极区，所述第一极可以为漏电极，所述第二源漏极区可以为源极区，所述第二极可以为源电极。
如图2所示，对于顶栅结构的隧穿场效应晶体管，缓冲层80可以设置在基底10一侧，所述隧穿场有源层的第一型有源层50可以设置在缓冲层80远离基底10的一侧，栅极绝缘层70设置在所述隧穿场有源层的第二型有源层60远离基底10的一侧，栅电极20设置在栅极绝缘层70远离基底10的一侧，源电极30设置在第一源极区52远离基底10的一侧，漏电极40设置在第一漏极区62远离基底10的一侧。
如图3所示，对于有底栅结构的隧穿场效应晶体管，缓冲层80可以设置在基底10一侧，栅电极20可以设置在缓冲层80远离基底10的一侧，栅极绝缘层70设置在缓冲层80远离基底10的一侧并且覆盖栅电极20，所述隧穿场有源层的第一型有源层50设置在栅极绝缘层70远离基底10的一侧，源电极30可以设置在第一源极区52远离基底10的一侧，漏电极40可以设置在第一漏极区62远离基底10的一侧。
在本公开示例性实施例中，所述隧穿场效应晶体管可以包括第一隧穿场效应晶体管和第二隧穿场效应晶体管，所述第一隧穿场效应晶体管可以包括设置在基底上的第一栅电极、第一隧穿场有源层、第一源电极和第一漏电极，所述第二隧穿场效应晶体管可以包括设置在所述基底上的第二栅电极、第二隧穿场有源层、第二源电极和第二漏电极。此时所述隧穿场效应晶体管可以看作是平面型双TFET结构。
在本公开示例性实施例中，所述第一隧穿场有源层可以包括叠设的第一第一型有源层和第一第二型有源层，所述第一第一型有源层包括第一第一型沟道区和第一源漏极区，所述第一第二型有源层包括第一第二型沟道区和第二源漏极区，所述第一源漏极区和所述第二源漏极区中的一个为第一源极区，另一个为第一漏极区；所述第一第一型沟道区在所述基底上的正投影与所述第一第二型沟道区在所述基底上的正投影完全重叠，所述第一源极区位于所述第一隧穿场有源层的一侧，并与所述第一源电极连接，所述第一漏极区位于所述第一隧穿场有源层的另一侧，并与所述第一漏电极连接；所述第二隧穿场有源层可以包括叠设的第二第一型有源层和第二第二型有源层，所述第二第一型有源层包括第二第一型沟道区和第三源漏极区，所述第二第二型有源层包括第二第二型沟道区和第四源漏极区，所述第三源漏极区和所述第四源漏极区中的一个为第二源极区，另一个为第二漏极区；所述第二第一型沟道区在所述基底上的正投影与所述第二第二型沟道区在所述基底上的正投影完全重叠，所述第二源极区位于所述第二隧穿场有源层的一侧，并与所述第二源电极连接，所述第二漏极区位于所述第二隧穿场有源层的另一侧，并与所述第二漏电极连接；所述第一栅电极在所述基底上的正投影位于所述第一第一型沟道区和所述第一第二型沟道区在所述基底上的正投影的范围之内， 所述第二栅电极在所述基底上的正投影位于所述第二第一型沟道区和所述第二第二型沟道区在所述基底上的正投影的范围之内。
图4为本公开示例性实施例又一种隧穿场效应晶体管的结构示意图。如图4所示，所述隧穿场效应晶体管可以为平面型双TFET结构，可以包括第一隧穿场效应晶体管T1和第二隧穿场效应晶体管T2，第一隧穿场效应晶体管T1可以包括第一栅电极21、第一隧穿场有源层、第一源电极31和第一漏电极41，第二隧穿场效应晶体管T2可以包括第二栅电极22、第二隧穿场有源层、第二源电极32和第二漏电极42；第一隧穿场效应晶体管T1和第二隧穿场效应晶体管T2可以均为顶栅结构。
如图4所示，所述隧穿场效应晶体管可以包括：
设置在基底10一侧的缓冲层80以及设置在缓冲层80远离基底10一侧的半导体层，所述半导体层至少包括第一隧穿场有源层和第二隧穿场有源层；其中，第一隧穿场有源层包括叠设的第一第一型有源层501和第一第二型有源层601，第一第一型有源层501设置在缓冲层80远离基底10的一侧，第一第二型有源层601设置在缓冲层80和第一第一型有源层501远离基底10的一侧；第一第一型有源层501包括第一第一型沟道区511和第一源极区52，第一第二型有源层601包括第一第二型沟道区611和第一漏极区62，第一第一型沟道区511在基底10上的正投影与第一第二型沟道区611在基底10上的正投影完全重叠，第一源极区52位于第一隧穿场有源层的一侧，第一漏极区62位于第一隧穿场有源层的另一侧；第二隧穿场有源层包括叠设的第二第一型有源层502和第二第二型有源层602，第二第一型有源层502设置在缓冲层80远离基底10的一侧，第二第二型有源层602设置在缓冲层80和第二第一型有源层502远离基底10的一侧；第二第一型有源层502包括第二第一型沟道区512和第二源极区53，第二第二型有源层602包括第二第二型沟道区612和第二漏极区63，第二第一型沟道区512在基底10上的正投影与第二第二型沟道区612在基底10上的正投影完全重叠，第二源极区53位于第二隧穿场有源层的一侧，第二漏极区63位于第二隧穿场有源层的另一侧；
设置在第一隧穿场有源层远离基底10一侧的第一栅极绝缘层71和设置在第二隧穿场有源层远离基底10一侧的第二栅极绝缘层72；
设置在第一栅极绝缘层71和第二栅极绝缘层72远离基底10一侧的第一导电层，所述第一导电层至少包括第一栅电极21和第二栅电极22，第一栅电极21设置在第一栅极绝缘层71远离基底10的一侧，第二栅电极22设置在第二栅极绝缘层72远离基底10的一侧；以及
第二导电层，所述第二导电层至少包括第一源电极31、第一漏电极41、第二源电极32和第二漏电极42，第一源电极31与第一隧穿场有源层的第一源极区52连接，第一漏电极41与第一隧穿场有源层的第一漏极区62连接，第二源电极32与第二隧穿场有源层的第二源极区53连接，第二漏电极42与第二隧穿场有源层的第二漏极区63连接。
在其他示例性实施例中，第一隧穿场效应晶体管T1和第二隧穿场效应晶体管T2可以均为底栅结构；或者，第一隧穿场效应晶体管T1和第二隧穿场效应晶体管T2中的一个为顶栅结构，另一个为底栅结构。
图5为本公开示例性实施例又一种隧穿场效应晶体管的结构示意图。如图5所示，所述隧穿场效应晶体管可以为平面型双TFET结构，可以包括第一隧穿场效应晶体管T1和第二隧穿场效应晶体管T2，第一隧穿场效应晶体管T1可以包括第一栅电极21、第一隧穿场有源层、第一源电极31和第一漏电极41，第二隧穿场效应晶体管T2可以包括第二栅电极22、第二隧穿场有源层、第二源电极32和第二漏电极42；第一隧穿场效应晶体管T1可以为顶栅结构，第二隧穿场效应晶体管T2可以为底栅结构。
如图5所示，所述隧穿场效应晶体管可以包括：
设置在基底10一侧的第一缓冲层81以及设置在第一缓冲层81远离基底10一侧的第一导电层，第一导电层至少包括第二栅电极22；
覆盖第一导电层的第二栅极绝缘层72，以及设置在第一缓冲层81远离基底10的一侧并且覆盖第二栅极绝缘层72的第二缓冲层82；
设置在第二缓冲层82远离基底10一侧的半导体层，所述半导体层至少包括第一隧穿场有源层和第二隧穿场有源层；其中，第一隧穿场有源层包括叠设的第一第一型有源层501和第一第二型有源层601，第一第一型有源层501设置在第二缓冲层82远离基底10的一侧，第一第二型有源层601设置在第二缓冲层82和第一第一型有源层501远离基底10的一侧；第一第一型 有源层501包括第一第一型沟道区511和第一源极区52，第一第二型有源层601包括第一第二型沟道区611和第一漏极区62，第一第一型沟道区511在基底10上的正投影与第一第二型沟道区611在基底10上的正投影完全重叠，第一源极区52位于第一隧穿场有源层的一侧，第一漏极区62位于第一隧穿场有源层的另一侧；第二隧穿场有源层包括叠设的第二第一型有源层502和第二第二型有源层602，第二第一型有源层502设置在第二栅极绝缘层72远离基底10的一侧，第二第二型有源层602设置在第二缓冲层82和第二第一型有源层502远离基底10的一侧；第二第一型有源层502包括第二第一型沟道区512和第二漏极区63，第二第二型有源层602包括第二第二型沟道区612和第二源极区53，第二第一型沟道区512在基底10上的正投影与第二第二型沟道区612在基底10上的正投影完全重叠，第二源极区53位于第二隧穿场有源层的一侧，第二漏极区63位于第二隧穿场有源层的另一侧；
设置在第一隧穿场有源层远离基底10一侧的第一栅极绝缘层71；
设置在第一栅极绝缘层71远离基底10一侧的第二导电层，所述第二导电层至少包括第一栅电极21；以及
第三导电层，所述第三导电层至少包括第一源电极31、第一漏电极41、第二源电极32和第二漏电极42，第一源电极31与第一隧穿场有源层的第一源极区52连接，第一漏电极41与第一隧穿场有源层的第一漏极区62连接，第二源电极32与第二隧穿场有源层的第二源极区53连接，第二漏电极42与第二隧穿场有源层的第二漏极区63连接。
在本公开示例性实施例中，所述隧穿场效应晶体管可以包括第一隧穿场效应晶体管和第二隧穿场效应晶体管，所述第一隧穿场效应晶体管可以包括设置在基底上的第一栅电极、第一隧穿场有源层、第一源电极和第一漏电极，所述第二隧穿场效应晶体管可以包括设置在所述第一隧穿场效应晶体管远离所述基底一侧的第二栅电极、第二隧穿场有源层、第二源电极和第二漏电极。此时所述隧穿场效应晶体管可以看作是垂直型双TFET结构。
在本公开示例性实施例中，所述第一隧穿场有源层可以包括叠设的第一第一型有源层和第一第二型有源层，所述第一第一型有源层包括第一第一型沟道区和第一源漏极区，所述第一第二型有源层包括第一第二型沟道区和第 二源漏极区，所述第一源漏极区和所述第二源漏极区中的一个为第一源极区，另一个为第一漏极区；所述第一第一型沟道区在所述基底上的正投影与所述第一第二型沟道区在所述基底上的正投影完全重叠，所述第一源极区位于所述第一隧穿场有源层的一侧，并与所述第一源电极连接，所述第一漏极区位于所述第一隧穿场有源层的另一侧，并与所述第一漏电极连接；所述第二隧穿场有源层可以包括叠设的第二第一型有源层和第二第二型有源层，所述第二第一型有源层包括第二第一型沟道区和第三源漏极区，所述第二第二型有源层包括第二第二型沟道区和第四源漏极区，所述第三源漏极区和所述第四源漏极区中的一个为第二源极区，另一个为第二漏极区；所述第二第一型沟道区在所述基底上的正投影与所述第二第二型沟道区在所述基底上的正投影完全重叠，所述第二源极区位于所述第二隧穿场有源层的一侧，并与所述第二源电极连接，所述第二漏极区位于所述第二隧穿场有源层的另一侧，并与所述第二漏电极连接；所述第一栅电极在所述基底上的正投影位于所述第一第一型沟道区和所述第一第二型沟道区在所述基底上的正投影的范围之内，所述第二栅电极在所述基底上的正投影位于所述第二第一型沟道区和所述第二第二型沟道区在所述基底上的正投影的范围之内。
图6为本公开示例性实施例又一隧穿场效应晶体管的结构示意图。如图6所示，所述隧穿场效应晶体管为垂直型双TFET结构，可以包括第一隧穿场效应晶体管T1和第二隧穿场效应晶体管T2，第一隧穿场效应晶体管T1可以为顶栅结构，第二隧穿场效应晶体管T2可以为底栅结构。
如图6所示，第一隧穿场效应晶体管T1可以包括：设置在基底10上的第一缓冲层81、第一隧穿场有源层、第一栅极绝缘层71、第一栅电极21、第一源电极31和第一漏电极41；其中，第一缓冲层81设置在基底10一侧，第一隧穿场有源层设置在第一缓冲层81远离基底10的一侧，第一隧穿场有源层包括叠设的第一第一型有源层501和第一第二型有源层601，第一第一型有源层501设置在第一缓冲层81远离基底10的一侧，第一第二型有源层601设置在第一缓冲层81和第一第一型有源层501远离基底10的一侧；第一第一型有源层501包括第一第一型沟道区511和第一源极区52，第一第二型有源层601包括第一第二型沟道区611和第一漏极区62，第一第一型沟道 区511在基底10上的正投影与第一第二型沟道区611在基底10上的正投影完全重叠，第一源极区52位于第一隧穿场有源层的一侧，并与第一源电极31连接，第一漏极区62位于第一隧穿场有源层的另一侧，并与第一漏电极41连接；第一栅极绝缘层71设置在第一隧穿场有源层远离基底10的一侧并且覆盖第一隧穿场有源层，第一栅电极21设置在第一栅极绝缘层71远离基底10的一侧，第一栅电极21在基底10上的正投影位于第一第一型沟道区511和第一第二型沟道区611在基底10上的正投影的范围之内；
第二隧穿场效应晶体管T2可以包括：第二缓冲层82、第二隧穿场有源层、第二栅极绝缘层72、第二栅电极22、第二源电极32和第二漏电极42；其中，第二缓冲层82设置在第一隧穿场效应晶体管T1远离基底10的一侧并且覆盖第一隧穿场效应晶体管T1，第二栅电极22设置在第二缓冲层82远离基底10的一侧，第二栅极绝缘层72设置在第二缓冲层82远离基底10的一侧并且覆盖第二栅电极22，第二隧穿场有源层设置在第二栅极绝缘层72远离基底10的一侧，第二隧穿场有源层包括叠设的第二第一型有源层502和第二第二型有源层602，第二第一型有源层502设置在第二栅极绝缘层72远离基底10的一侧，第二第二型有源层602设置在第二栅极绝缘层72和第二第一型有源层502远离基底10的一侧；第二第一型有源层502包括第二第一型沟道区512和第二漏极区63，第二第二型有源层602包括第二第二型沟道区612和第二源极区53，第二第一型沟道区512在基底10上的正投影与第二第二型沟道区612在基底10上的正投影完全重叠，第二源极区53位于第二隧穿场有源层的一侧，并与第二源电极32连接，第二漏极区63位于第二隧穿场有源层的另一侧，并与第二漏电极42连接；第二栅电极22在基底10上的正投影位于第二第一型沟道区512和第二第二型沟道区612在基底10上的正投影的范围之内。
在其他示例性实施例中，第一隧穿场效应晶体管可以为底栅结构，第二隧穿场效应晶体管可以为顶栅结构，或者，第一隧穿场效应晶体管和第二隧穿场效应晶体管均为顶栅结构或底栅结构。
在本公开示例性实施例中，所述第一型有源层(包括第一第一型有源层和第二第一型有源层)可以为P型半导体有源层，所述第二型有源层(包括 第一第二型有源层和第二第二型有源层)可以为N型金属氧化物半导体有源层；或者，所述第一型有源层可以为N型金属氧化物半导体有源层，所述第二型有源层可以为P型半导体有源层。金属氧化物半导体有源层的带隙较大，因此可以使隧穿场效应晶体管的Ioff较低；而且由于金属氧化物半导体有源层中可以实现N型载流子导通，可以简化漏极结的结构。
在本公开示例性实施例中，所述P型半导体有源层的材料可以包括含有第IV主族元素的P型半导体材料中的任意一种或多种。当采用含有第IV主族元素的P型半导体材料形成P型半导体有源层时，有利于降低导带边缘能，在CMOS平台下易于实现双层结构。
在本公开示例性实施例中，所述P型半导体有源层的材料可以包括P型掺杂的Si、P型掺杂的Ge和P型掺杂的SiGe中的任意一种或多种。
在本公开示例性实施例中，所述N型金属氧化物半导体有源层的材料可以包括由铟(In)、镓(Ga)、锌(Zn)、锡(Sn)中至少两种金属组成的金属氧化物中的任意一种或多种。当采用由铟(In)、镓(Ga)、锌(Zn)、锡(Sn)中至少两种金属组成的金属氧化物形成N型金属氧化物半导体有源层时，有利于降低导带边缘能，在CMOS平台下易于实现双层结构。
在本公开示例性实施例中，所述N型金属氧化物半导体有源层的材料可以包括铟镓锌氧化物(Indium Gallium Zinc Oxide,IGZO)、铟镓锡氧化物(Indium Gallium Tin Oxide,IGTO)、铟锌氧化物(Indium Zinc Oxide,IZO)、铟锡锌氧化物(Indium Tin Zinc Oxide,ITZO)、铟锡氧化物(Indium Tin oxide,ITO)、铟镓锌锡氧化物(Indium Gallium Zinc Tin Oxide,IGZTO)、锌锡氧化物(Zinc Tin Oxide,ZTO)中的任意一种或多种。
在本公开示例性实施例中，所述金属氧化物中还可以含有钨(Wu)、钽(Ta)以及镧系元素(例如，镨(Pr)等)中的任意一种或多种。
在本公开示例性实施例中，在同一个隧穿场有源层中，所述第一型沟道区和所述第二型沟道区的总厚度可以为110nm至1100nm，例如，可以为110nm、200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm、1000nm、1100nm。
在本公开示例性实施例中，在同一个隧穿场有源层中，所述第一型沟道 区的长度等于所述第二型沟道区的长度，所述第一型沟道区和所述第二型沟道区的长度可以均为7nm至15nm，例如，可以均为7nm、8nm、9nm、10nm、11nm、12nm、13nm、14nm、15nm。
在本公开的描述中，在同一个隧穿场有源层中，所述第一型沟道区和所述第二型沟道区的长度可以为所述第一源极区在所述基底上的正投影与所述第一漏极区在所述基底上的正投影之间的距离(或者，第二源极区在所述基底上的正投影与所述第二漏极区在所述基底上的正投影之间的距离)。
本公开实施例还提供一种隧穿场效应晶体管的制备方法，包括：
在基底上形成栅电极、隧穿场有源层、第一极和第二极；
其中，所述隧穿场有源层包括叠设的第一型有源层和第二型有源层，所述第一型有源层包括第一型沟道区和第一源漏极区，所述第二型有源层包括第二型沟道区和第二源漏极区，所述第一型沟道区在所述基底上的正投影与所述第二型沟道区在所述基底上的正投影完全重叠，所述第一源漏极区位于所述隧穿场有源层的一侧，并与所述第一极连接，所述第二源漏极区位于所述隧穿场有源层的另一侧，并与所述第二极连接，所述栅电极在所述基底上的正投影位于所述第一型沟道区和所述第二型沟道区在所述基底上的正投影的范围之内。
本公开实施例提供的隧穿场效应晶体管可以通过如上本公开实施例提供的隧穿场效应晶体管的制备方法得到。
图7为本公开示例性实施例一种隧穿场效应晶体管的制备方法的工艺流程图。如图7所示，在本公开示例性实施例中，当所述隧穿场效应晶体管为顶栅结构时，所述制备方法可以包括：
在基底上形成隧穿场有源层，所述隧穿场有源层包括叠设的第一型有源层和第二型有源层，所述第一型有源层包括第一型沟道区和第一源极区，所述第二型有源层包括第二型沟道区和第一漏极区，所述第一型沟道区在所述基底上的正投影与所述第二型沟道区在所述基底上的正投影完全重叠，所述第一源极区位于所述隧穿场有源层的一侧，所述第一漏极区位于所述隧穿场有源层的另一侧；
在所述隧穿场有源层(第二型沟道区)形远离所述基底的一侧成栅电极；
在所述隧穿场有源层的第一源极区和第一漏极区远离所述基底的一侧分别形成源电极和漏电极。
图8A至图8C为本公开示例性实施例另一种隧穿场效应晶体管的制备方法的工艺流程图。如图8A至图8C和图2所示，在本公开示例性实施例中，当所述隧穿场效应晶体管为顶栅结构时，所述制备方法可以包括：
在基底10一侧依次沉积缓冲薄膜和第一型半导体薄膜，并对所述第一型半导体薄膜进行图案化处理，形成设置在基底10上的缓冲层80以及设置在缓冲层80远离基底10一侧的第一型有源层50，如图8A所示；
在形成前述图案的基底10上沉积第二型半导体薄膜，并对所述第二型半导体薄膜进行图案化处理，形成设置在缓冲层80和第一型有源层50远离基底10一侧的第二型有源层60，第一型有源层50和第二型有源层60构成隧穿场有源层，第一型有源层50包括第一型沟道区51和第一源极区52，第二型有源层60包括第二型沟道区61和第一漏极区62，第一型沟道区51在基底10上的正投影与第二型沟道区61在基底10上的正投影完全重叠，第一源极区52位于所述隧穿场有源层的一侧，第一漏极区62位于所述隧穿场有源层的另一侧，如图8B所示；
在形成前述图案的基底10上依次沉积栅极绝缘薄膜和栅金属薄膜，并对所述栅极绝缘薄膜和所述栅金属薄膜进行图案化处理，形成设置在第二型沟道区61远离基底10的一侧的栅极绝缘层70以及设置在栅极绝缘层70远离基底10一侧的栅电极20，栅电极20在基底10上的正投影位于第一型沟道区51和第二型沟道区61在基底10上的正投影的范围之内，如图8C所示(通常来说可以通过一次图案化形成尺寸相同的栅极绝缘层和栅电极，如果栅极绝缘层和栅电极的尺寸不同，则可以通过半色调方式形成栅极绝缘层和栅电极)；
在形成前述图案的基底10上沉积源漏金属薄膜，并对所述源漏金属薄膜进行图案化处理，在第一源极区52远离基底10的一侧形成源电极30，以及在第一漏极区62远离基底10的一侧形成漏电极40，如图2所示。
图9为本公开示例性实施例又一种隧穿场效应晶体管的制备方法的工艺 流程图。如图9所示，在本公开示例性实施例中，当所述隧穿场效应晶体管为底栅结构时，所述制备方法可以包括：
在基底上形成栅电极；
在所述栅电极远离所述基底的一侧形成隧穿场有源层，所述隧穿场有源层包括叠设的第一型有源层和第二型有源层，所述第一型有源层包括第一型沟道区和第一漏极区，所述第二型有源层包括第二型沟道区和第一源极区，所述第一型沟道区在所述基底上的正投影与所述第二型沟道区在所述基底上的正投影完全重叠，所述第一源极区位于所述隧穿场有源层的一侧，所述第一漏极区位于所述隧穿场有源层的另一侧，所述栅电极在所述基底上的正投影位于所述第一型沟道区和所述第二型沟道区在所述基底上的正投影的范围之内；
在所述隧穿场有源层的第一源极区和第一漏极区远离所述基底的一侧分别形成源电极和漏电极。
图10A至图10C为本公开示例性实施例又一种隧穿场效应晶体管的制备方法的工艺流程图。如10A至图10C和图3所示，在本公开示例性实施例中，当所述隧穿场效应晶体管为底栅结构时，所述制备方法可以包括：
在基底10上形成栅电极20，包括：在基底10一侧依次沉积缓冲薄膜和栅金属薄膜，对所述栅金属薄膜进行图案化处理，形成设置在基底10上的缓冲层80以及设置在缓冲层80远离基底10一侧的栅电极20，如图10A所示；
在形成前述图案的基底10上依次沉积栅极绝缘薄膜和第一型半导体薄膜，并对所述第一型半导体薄膜进行图案化处理，形成覆盖栅电极20的栅极绝缘层70以及设置在栅极绝缘层70远离基底10一侧的第一型有源层50，如图10B所示；
在形成前述图案的基底10上沉积第二型半导体薄膜，并对所述第二型半导体薄膜进行图案化处理，形成设置在栅极绝缘层70和第一型有源层50远离基底10一侧的第二型有源层60，第一型有源层50和第二型有源层60构成隧穿场有源层。其中，第一型有源层50包括第一型沟道区51和第一漏极区62，第二型有源层60包括第二型沟道区61和第一源极区52，第一型沟道区51在基底10上的正投影与第二型沟道区61在基底10上的正投影完全重 叠，第一源极区52位于所述隧穿场有源层的一侧，第一漏极区62位于所述隧穿场有源层的另一侧，栅电极20在基底10上的正投影位于第一型沟道区51和第二型沟道区61在基底10上的正投影的范围之内，如图10C所示；
在形成前述图案的基底10上沉积源漏金属薄膜，并对所述源漏金属薄膜进行图案化处理，在第一源极区52远离基底10的一侧形成源电极30，以及在第一漏极区62远离基底10的一侧形成漏电极40，如图3所示。
在本公开示例性实施例中，当所述隧穿场效应晶体管为平面型双TFET结构时，所述制备方法可以包括：
在所述基底上形成第一栅电极、第一隧穿场有源层、第一源电极和第一漏电极，得到第一隧穿场效应晶体管；
在所述基底上形成第二栅电极、第二隧穿场有源层、第二源电极和第二漏电极，得到第二隧穿场效应晶体管；
其中，所述第一隧穿场有源层可以包括叠设的第一第一型有源层和第一第二型有源层，所述第一第一型有源层包括第一第一型沟道区和第一源漏极区，所述第一第二型有源层包括第一第二型沟道区和第二源漏极区，所述第一源漏极区和所述第二源漏极区中的一个为第一源极区，另一个为第一漏极区；所述第一第一型沟道区在所述基底上的正投影与所述第一第二型沟道区在所述基底上的正投影完全重叠，所述第一源极区位于所述第一隧穿场有源层的一侧，并与所述第一源电极连接，所述第一漏极区位于所述第一隧穿场有源层的另一侧，并与所述第一漏电极连接；所述第二隧穿场有源层可以包括叠设的第二第一型有源层和第二第二型有源层，所述第二第一型有源层包括第二第一型沟道区和第三源漏极区，所述第二第二型有源层包括第二第二型沟道区和第四源漏极区，所述第三源漏极区和所述第四源漏极区中的一个为第二源极区，另一个为第二漏极区；所述第二第一型沟道区在所述基底上的正投影与所述第二第二型沟道区在所述基底上的正投影完全重叠，所述第二源极区位于所述第二隧穿场有源层的一侧，并与所述第二源电极连接，所述第二漏极区位于所述第二隧穿场有源层的另一侧，并与所述第二漏电极连接；所述第一栅电极在所述基底上的正投影位于所述第一第一型沟道区和所述第一第二型沟道区在所述基底上的正投影的范围之内，所述第二栅电极在 所述基底上的正投影位于所述第二第一型沟道区和所述第二第二型沟道区在所述基底上的正投影的范围之内。
图11A至图11C为本公开示例性实施例又一隧穿场效应晶体管的制备方法的工艺流程图。如图11A至图11C和图4所示，在本公开示例性实施例中，当所述隧穿场效应晶体管具有平面型双TFET结构并且第一隧穿场效应晶体管T1和第二隧穿场效应晶体管T2均为顶栅结构时，所述制备方法可以包括：
在基底10一侧依次沉积缓冲薄膜和第一型半导体薄膜，并对所述第一型半导体薄膜进行图案化处理，形成设置在基底10一侧的缓冲层80以及设置在缓冲层80远离基底10一侧的第一型半导体层，第一型半导体层可以包括第一第一型有源层501和第二第一型有源层502，如图11A所示；
在形成前述图案的基底10上沉积第二型半导体薄膜，并对所述第二型半导体薄膜进行图案化处理，形成设置在缓冲层80和第一型半导体层远离基底10一侧的第二型半导体层，第二型半导体层可以包括第一第二型有源层601和第二第二型有源层602，第一第二型有源层601设置在缓冲层80和第一第一型有源层501远离基底10的一侧，第一第一型有源层501和第一第二型有源层601构成第一隧穿场有源层，第二第二型有源层602设置在缓冲层80和第二第一型有源层502远离基底10的一侧，第二第一型有源层502和第二第二型有源层602构成第二隧穿场有源层；第一第一型有源层501包括第一第一型沟道区511和第一源极区52，第一第二型有源层601包括第一第二型沟道区611和第一漏极区62，第一第一型沟道区511在基底10上的正投影与第一第二型沟道区611在基底10上的正投影完全重叠，第一源极区52位于第一隧穿场有源层的一侧，第一漏极区62位于第一隧穿场有源层的另一侧；第二第一型有源层502包括第二第一型沟道区512和第二漏极区63，第二第二型有源层602包括第二第二型沟道区612和第二源极区53，第二第一型沟道区512在基底10上的正投影与第二第二型沟道区612在基底10上的正投影完全重叠，第二源极区53位于第二隧穿场有源层的一侧，第二漏极区63位于第二隧穿场有源层的另一侧，如图11B所示；
在形成前述图案的基底10上依次沉积栅极绝缘薄膜和第一导电薄膜(栅金属薄膜)，并对所述栅极绝缘薄膜和所述第一导电薄膜进行图案化处理， 形成分别设置在第一第二型沟道区611、第二第二型沟道区612远离基底10的一侧的第一栅极绝缘层71、第二栅极绝缘层72，以及分别设置在第一栅极绝缘层71、第二栅极绝缘层72远离基底10一侧的第一栅电极21、第二栅电极22，第一栅电极21和第二栅电极22构成第一导电层，第一栅电极21在基底10上的正投影位于第一第一型沟道区511和第一第二型沟道区611在基底10上的正投影的范围之内，第二栅电极22在基底10上的正投影位于第二第一型沟道区512和第二第二型沟道区612在基底10上的正投影的范围之内，如图11C所示；
在形成前述图案的基底10上沉积第二导电薄膜，并对对第二导电薄膜进行图案化处理，形成第二导电层，第二导电层可以包括第一源电极31、第一漏电极41、第二源电极32和第二漏电极42，第一源电极31设置在第一源极区52远离基底10的一侧并与第一源极区52连接，第一漏电极41设置在第一漏极区62远离基底10的一侧并与第一漏极区62连接，第二源电极32设置在第二源极区53远离基底10的一侧并与第二源极区53连接，第二漏电极42设置在第二漏极区63远离基底10的一侧并与第二漏极区63连接，如图4所示。
图12A至图12D为本公开示例性实施例又一隧穿场效应晶体管的制备方法的工艺流程图。如图12A至图12D和图5所示，在本公开示例性实施例中，当所述隧穿场效应晶体管为平面型双TFET结构并且第一隧穿场效应晶体管T1为顶栅结构、第二隧穿场效应晶体管T2为底栅结构时，所述制备方法可以包括：
在基底10一侧依次沉积第一缓冲薄膜和第一导电薄膜，并对第一导电薄膜进行图案化处理，形成设置在基底10上的第一缓冲层81以及设置在第一缓冲层81远离基底10一侧的第一导电层，第一导电层可以包括第二栅电极22，如图12A所示；
在形成前述图案的基底10上依次沉积第二栅极绝缘薄膜、第二缓冲薄膜和第一型半导体薄膜，并对所述第一型半导体薄膜进行图案化处理，形成覆盖第二栅电极22的第二栅极绝缘层72、覆盖第二栅极绝缘层72的第二缓冲层82以及设置在第二缓冲层82远离基底10一侧的第一型半导体层，第一型 半导体层可以包括第一第一型有源层501和第二第一型有源层502，如图12B所示；
在形成前述图案的基底10上沉积形成第二型半导体薄膜，并对所述第二型半导体薄膜进行图案化处理，形成第二型半导体层，第二型半导体层可以包括第一第二型有源层601和第二第二型有源层602，第一第二型有源层601设置在第二缓冲层82和第一第一型有源层501远离基底10的一侧，第一第一型有源层501和第一第二型有源层601构成第一隧穿场有源层，第二第二型有源层602设置在第二缓冲层82和第二第一型有源层502远离基底10的一侧，第二第一型有源层502和第二第二型有源层602构成第二隧穿场有源层；第一第一型有源层501包括第一第一型沟道区511和第一源极区52，第一第二型有源层601包括第一第二型沟道区611和第一漏极区62，第一第一型沟道区511在基底10上的正投影与第一第二型沟道区611在基底10上的正投影完全重叠，第一源极区52位于第一隧穿场有源层的一侧，第一漏极区62位于第一隧穿场有源层的另一侧；第二第一型有源层502包括第二第一型沟道区512和第二漏极区63，第二第二型有源层602包括第二第二型沟道区612和第二源极区53，第二第一型沟道区512在基底10上的正投影与第二第二型沟道区612在基底10上的正投影完全重叠，第二源极区53位于第二隧穿场有源层的一侧，第二漏极区63位于第二隧穿场有源层的另一侧，如图12C所示；
在形成前述图案的基底10上依次沉积第一栅极绝缘薄膜和第二导电薄膜，并对第一栅极绝缘薄膜和第二导电薄膜进行图案化处理，形成第一栅极绝缘层71和第二导电层，第一栅极绝缘层71设置在第一第二型沟道区611远离基底10的一侧，第二导电层设置在第一栅极绝缘层71远离基底10的一侧，第二导电层可以包括第一栅电极21，第一栅电极21在基底10上的正投影位于第一第一型沟道区511和第一第二型沟道区611在基底10上的正投影的范围之内，如图12D所示；
在形成前述图案的基底10上沉积第三导电薄膜，并对第三导电薄膜进行图案化处理，形成第三导电层，第三导电层可以包括第一源电极31、第一漏电极41、第二源电极32和第二漏电极42，第一源电极31设置在第一源极区 52远离基底10的一侧并与第一源极区52连接，第一漏电极41设置在第一漏极区62远离基底10的一侧并与第一漏极区62连接，第二源电极32设置在第二源极区53远离基底10的一侧并与第二源极区53连接，第二漏电极42设置在第二漏极区63远离基底10的一侧并与第二漏极区63连接，如图5所示。
在本公开示例性实施例中，当所述隧穿场效应晶体管具有垂直型双TFET结构时，所述制备方法可以包括：
在所述基底上形成第一栅电极、第一隧穿场有源层、第一源电极和第一漏电极，得到第一隧穿场效应晶体管；
在所述第一隧穿场效应晶体管远离所述基底的一侧形成第二栅电极、第二隧穿场有源层、第二源电极和第二漏电极，得到第二隧穿场效应晶体管；
其中，所述第一隧穿场有源层包括叠设的第一第一型有源层和第一第二型有源层，所述第一第一型有源层包括第一第一型沟道区和第一源漏极区，所述第一第二型有源层包括第一第二型沟道区和第二源漏极区，所述第一源漏极区和所述第二源漏极区中的一个为第一源极区，另一个为第一漏极区；所述第一第一型沟道区在所述基底上的正投影与所述第一第二型沟道区在所述基底上的正投影完全重叠，所述第一源极区位于所述第一隧穿场有源层的一侧，并与所述第一源电极连接，所述第一漏极区位于所述第一隧穿场有源层的另一侧，并与所述第一漏电极连接；所述第二隧穿场有源层包括叠设的第二第一型有源层和第二第二型有源层，所述第二第一型有源层包括第二第一型沟道区和第三源漏极区，所述第二第二型有源层包括第二第二型沟道区和第四源漏极区，所述第三源漏极区和所述第四源漏极区中的一个为第二源极区，另一个为第二漏极区；所述第二第一型沟道区在所述基底上的正投影与所述第二第二型沟道区在所述基底上的正投影完全重叠，所述第二源极区位于所述第二隧穿场有源层的一侧，并与所述第二源电极连接，所述第二漏极区位于所述第二隧穿场有源层的另一侧，并与所述第二漏电极连接；所述第一栅电极在所述基底上的正投影位于所述第一第一型沟道区和所述第一第二型沟道区在所述基底上的正投影的范围之内，所述第二栅电极在所述基底上的正投影位于所述第二第一型沟道区和所述第二第二型沟道区在所述基底 上的正投影的范围之内。
图13A至图13D为本公开示例性实施例又一隧穿场效应晶体管的制备方法的工艺流程图。如图13A至图13D和图6所示，在本公开示例性实施例中，当所述隧穿场效应晶体管为垂直型双TFET结构并且第一隧穿场效应晶体管T1为顶栅结构、第二隧穿场效应晶体管T2为底栅结构时，所述制备方法可以包括：
在基底10上形成第一隧穿场效应晶体管T1，其中，第一隧穿场效应晶体管T1可以包括：设置在基底10上的第一缓冲层81、第一隧穿场有源层、第一栅极绝缘层71、第一栅电极21、第一源电极31和第一漏电极41；其中，第一缓冲层81设置在基底10一侧，第一隧穿场有源层设置在第一缓冲层81远离基底10的一侧，第一隧穿场有源层包括叠设的第一第一型有源层501和第一第二型有源层601，第一第一型有源层501设置在第一缓冲层81远离基底10的一侧，第一第二型有源层601设置在第一缓冲层81和第一第一型有源层501远离基底10的一侧；第一第一型有源层501包括第一第一型沟道区511和第一源极区52，第一第二型有源层601包括第一第二型沟道区611和第一漏极区62，第一第一型沟道区511在基底10上的正投影与第一第二型沟道区611在基底10上的正投影完全重叠，第一源极区52位于第一隧穿场有源层的一侧，并与第一源电极31连接，第一漏极区62位于第一隧穿场有源层的另一侧，并与第一漏电极41连接；第一栅极绝缘层71设置在第一隧穿场有源层远离基底10的一侧并且覆盖第一隧穿场有源层，第一栅电极21设置在第一栅极绝缘层71远离基底10的一侧，第一栅电极21在基底10上的正投影位于第一第一型沟道区511和第一第二型沟道区611在基底10上的正投影的范围之内；如图13A所示；
在形成前述图案的基底10上依次沉积缓冲薄膜和栅金属薄膜，并对所述栅金属薄膜进行图案化处理，形成设置在第一隧穿场效应晶体管T1远离基底10一侧并且覆盖第一隧穿场效应晶体管T1的第二缓冲层82，以及设置在第二缓冲层82远离基底10一侧并且与第一栅电极21连接的第二栅电极22，如图13B所示；
在形成前述图案的基底10上依次沉积栅极绝缘薄膜和第一型半导体薄 膜，并对第一型半导体薄膜进行图案化处理，形成设置在第二缓冲层82远离基底10的一侧并且覆盖第二栅电极22的第二栅极绝缘层72，以及设置在第二栅极绝缘层72远离基底10一侧的第二第一型有源层502，如图13C所示；
在形成前述图案的基底10上沉积第二型半导体薄膜，并对第二型半导体薄膜进行图案化处理，形成设置在第二缓冲层82和第二第一型有源层502远离基底10一侧的第二第二型有源层602，第二第一型有源层502和第二第二型有源层602构成第二隧穿场有源层；第二第一型有源层502包括第二第一型沟道区512和第二漏极区63，第二第二型有源层602包括第二第二型沟道区612和第二源极区53，第二第一型沟道区512在基底10上的正投影与第二第二型沟道区612在基底10上的正投影完全重叠，第二源极区53位于第二隧穿场有源层的一侧，第二漏极区63位于第二隧穿场有源层的另一侧，第二栅电极22在基底10上的正投影位于第二第一型沟道区512和第二第二型沟道区612在基底10上的正投影的范围之内，如图13D所示；
在形成前述图案的基底10上沉积源漏金属薄膜，并对源漏金属薄膜进行图案化处理，在第二漏极区63远离基底10的一侧形成第二漏电极42、在第二源极区53远离基底10的一侧形成第二源电极32，如图6所示。
在本公开示例性实施例的制备方法中，所述第一型有源层可以为P型半导体有源层，所述第二型有源层可以为N型金属氧化物半导体有源层；或者，所述第一型有源层可以为N型金属氧化物半导体有源层，所述第二型有源层可以为P型半导体有源层。
在本公开示例性实施例的制备方法中，所述P型半导体有源层的材料可以包括含有第IV主族元素的P型半导体材料中的任意一种或多种。
在本公开示例性实施例的制备方法中，所述P型半导体有源层的材料可以包括P型掺杂的Si、P型掺杂的Ge和P型掺杂的SiGe中的任意一种或多种。
在本公开示例性实施例的制备方法中，所述N型金属氧化物半导体有源层的材料可以包括由铟(In)、镓(Ga)、锌(Zn)、锡(Sn)中至少两种金属组成的金属氧化物中的任意一种或多种。
在本公开示例性实施例的制备方法中，所述N型金属氧化物半导体有源 层的材料可以包括铟镓锌氧化物(Indium Gallium Zinc Oxide,IGZO)、铟镓锡氧化物(Indium Gallium Tin Oxide,IGTO)、铟锌氧化物(Indium Zinc Oxide,IZO)、铟锡锌氧化物(Indium Tin Zinc Oxide,ITZO)、铟锡氧化物(Indium Tin oxide,ITO)、铟镓锌锡氧化物(Indium Gallium Zinc Tin Oxide,IGZTO)、锌锡氧化物(Zinc Tin Oxide,ZTO)中的任意一种或多种。
在本公开示例性实施例的制备方法中，所述金属氧化物中还可以含有钨(Wu)、钽(Ta)以及镧系元素(例如，镨(Pr)等)中的任意一种或多种。
在本公开示例性实施例的制备方法中，在同一个隧穿场有源层中，所述第一型沟道区和所述第二型沟道区的总厚度可以为110nm至1100nm，例如，可以为110nm、200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm、1000nm、1100nm。
在本公开示例性实施例的制备方法中，在同一个隧穿场有源层中，所述第一型沟道区和所述第二型沟道区的长度可以均为7nm至15nm，例如，可以均为7nm、8nm、9nm、10nm、11nm、12nm、13nm、14nm、15nm。
在本公开示例性实施例中，所述P型半导体有源层的厚度可以为
至
在本公开示例性实施例中，所述N型金属氧化物半导体有源层的厚度可以为
至
在本公开示例性实施例中，所述第一极和所述第二极(包括第一源电极、第一漏电极、第二源电极、第二漏电极)、所述栅电极(包括第一栅电极、第二栅电极)可以采用金属材料形成，如银(Ag)、铜(Cu)、铝(Al)、钛(Ti)、钼(Mo)、铌(Nb)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，如Mo、Cu的单层金属，或者多层复合结构，如MTD/Cu双层结构、MoNb/Cu/MTD、MTD/Cu/MTD、Ti/Al/Ti等三层结构。所述第一极、所述第二极、所述栅电极的厚度可以为
至
在本公开示例性实施例中，可以通过物理气相沉积法(physical vapor deposition，PVD)、旋涂法(spin coating)等形成金属薄膜，然后对金属薄膜进行图案化处理以形成所述第一极、所述第二极、所述栅电极。当然，也可以 通过丝网印刷等方法直接形成所述第一极、所述第二极、所述栅电极。本公开在此不做限定。
在本公开示例性实施例中，所述栅极绝缘层可以采用硅氧化物(SiO
x)、硅氮化物(SiN
x)、氮氧化硅(SiON)和其他高K(介电常数)材料中的任意一种或更多种，可以是单层、多层或复合层。
在本公开示例性实施例中，所述缓冲层可以采用硅氧化物(SiO
x)、硅氮化物(SiN
x)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。
在本公开示例性实施例中，基底可以是刚性基底，或者可以是柔性基底。在本公开示例性实施例中，刚性基底可以采用玻璃或石英等材料，柔性基底可以采用聚酰亚胺(PI)等材料，柔性基底可以是单层结构，或者可以是无机材料层和柔性材料层构成的叠层结构，本公开在此不做限定。
图14为垂直型双TFET结构的隧穿场效应晶体管等效电路示意图。如图14所示，所述隧穿场效应晶体管包括第一节点N1和第二节点N2，第一节点N1分别与第一隧穿场效应晶体管T1的第一栅电极和第二隧穿场效应晶体管T2的第二栅电极连接，第二节点N2分别与第一隧穿场效应晶体管T1的第一漏电极和第二隧穿场效应晶体管T2的第二源电极连接，第一隧穿场效应晶体管T1的一端与公共端(GND)连接，第二隧穿场效应晶体管T2的一端与第一电源线VDD连接。
本公开实施例还提供一种显示面板，包括如上本公开实施例提供的所述隧穿场效应晶体管。
在本公开示例性实施例中，所述显示面板可以为液晶显示(Liquid Crystal Display,LCD)显示面板或有机发光二极管(Organic Light Emitting Diode,OLED)显示面板。
本公开实施例还提供一种显示装置，所述显示装置包括如上本公开实施例提供的显示面板。所述显示装置还可以包括用于驱动所述显示面板的集成电路(IC)和供电电路。
所述显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、 数码相框、导航仪、车载显示器、智能手表、智能手环等任何具有显示功能的产品或部件。
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (25)
- 一种隧穿场效应晶体管，包括设置在基底上的栅电极、隧穿场有源层、第一极和第二极；所述隧穿场有源层包括叠设的第一型有源层和第二型有源层，所述第一型有源层包括第一型沟道区和第一源漏极区，所述第二型有源层包括第二型沟道区和第二源漏极区，所述第一型沟道区在所述基底上的正投影与所述第二型沟道区在所述基底上的正投影完全重叠，所述第一源漏极区位于所述隧穿场有源层的一侧，并与所述第一极连接，所述第二源漏极区位于所述隧穿场有源层的另一侧，并与所述第二极连接，所述栅电极在所述基底上的正投影位于所述第一型沟道区和所述第二型沟道区在所述基底上的正投影的范围之内。
- 根据权利要求1所述的隧穿场效应晶体管，其中，所述隧穿场有源层设置在所述基底与所述栅电极之间。
- 根据权利要求1所述的隧穿场效应晶体管，其中，所述栅电极设置在所述基底与所述隧穿场有源层之间。
- 根据权利要求1至3中任一项所述的隧穿场效应晶体管，还包括栅极绝缘层和缓冲层；其中，所述缓冲层设置在所述基底一侧，所述隧穿场有源层设置在所述缓冲层远离所述基底的一侧，所述栅极绝缘层设置在所述隧穿场有源层远离所述基底的一侧，所述栅电极设置在所述栅极绝缘层远离所述基底的一侧，所述第一源漏极区为源极区，所述第一极为源电极，所述第二源漏极区为漏极区，所述第二极为漏电极；或者，所述缓冲层设置在所述基底一侧，所述栅电极设置在所述缓冲层远离所述基底的一侧，所述栅极绝缘层设置在所述缓冲层远离所述基底的一侧并且覆盖所述栅电极，所述隧穿场有源层设置在所述栅极绝缘层远离所述基底的一侧，所述第一源漏极区为漏极区，所述第一极为漏电极，所述第二源漏极区为源极区，所述第二极为源电极。
- 根据权利要求1至4中任一项所述的隧穿场效应晶体管，包括第一隧穿场效应晶体管和第二隧穿场效应晶体管，所述第一隧穿场效应晶体管包括 设置在所述基底上的第一栅电极、第一隧穿场有源层、第一源电极和第一漏电极，所述第二隧穿场效应晶体管包括设置在所述基底上的第二栅电极、第二隧穿场有源层、第二源电极和第二漏电极；其中，所述第一隧穿场有源层包括叠设的第一第一型有源层和第一第二型有源层，所述第一第一型有源层包括第一第一型沟道区和第一源漏极区，所述第一第二型有源层包括第一第二型沟道区和第二源漏极区，所述第一源漏极区和所述第二源漏极区中的一个为第一源极区，另一个为第一漏极区；所述第一第一型沟道区在所述基底上的正投影与所述第一第二型沟道区在所述基底上的正投影完全重叠，所述第一源极区位于所述第一隧穿场有源层的一侧，并与所述第一源电极连接，所述第一漏极区位于所述第一隧穿场有源层的另一侧，并与所述第一漏电极连接；所述第二隧穿场有源层包括叠设的第二第一型有源层和第二第二型有源层，所述第二第一型有源层包括第二第一型沟道区和第三源漏极区，所述第二第二型有源层包括第二第二型沟道区和第四源漏极区，所述第三源漏极区和所述第四源漏极区中的一个为第二源极区，另一个为第二漏极区；所述第二第一型沟道区在所述基底上的正投影与所述第二第二型沟道区在所述基底上的正投影完全重叠，所述第二源极区位于所述第二隧穿场有源层的一侧，并与所述第二源电极连接，所述第二漏极区位于所述第二隧穿场有源层的另一侧，并与所述第二漏电极连接；所述第一栅电极在所述基底上的正投影位于所述第一第一型沟道区和所述第一第二型沟道区在所述基底上的正投影的范围之内，所述第二栅电极在所述基底上的正投影位于所述第二第一型沟道区和所述第二第二型沟道区在所述基底上的正投影的范围之内。
- 根据权利要求1至4中任一项所述的隧穿场效应晶体管，包括第一隧穿场效应晶体管和第二隧穿场效应晶体管，所述第一隧穿场效应晶体管包括设置在所述基底上的第一栅电极、第一隧穿场有源层、第一源电极和第一漏电极，所述第二隧穿场效应晶体管包括设置在所述第一隧穿场效应晶体管远离所述基底一侧的第二栅电极、第二隧穿场有源层、第二源电极和第二漏电极；其中，所述第一隧穿场有源层包括叠设的第一第一型有源层和第一第二 型有源层，所述第一第一型有源层包括第一第一型沟道区和第一源漏极区，所述第一第二型有源层包括第一第二型沟道区和第二源漏极区，所述第一源漏极区和所述第二源漏极区中的一个为第一源极区，另一个为第一漏极区；所述第一第一型沟道区在所述基底上的正投影与所述第一第二型沟道区在所述基底上的正投影完全重叠，所述第一源极区位于所述第一隧穿场有源层的一侧，并与所述第一源电极连接，所述第一漏极区位于所述第一隧穿场有源层的另一侧，并与所述第一漏电极连接；所述第二隧穿场有源层包括叠设的第二第一型有源层和第二第二型有源层，所述第二第一型有源层包括第二第一型沟道区和第三源漏极区，所述第二第二型有源层包括第二第二型沟道区和第四源漏极区，所述第三源漏极区和所述第四源漏极区中的一个为第二源极区，另一个为第二漏极区；所述第二第一型沟道区在所述基底上的正投影与所述第二第二型沟道区在所述基底上的正投影完全重叠，所述第二源极区位于所述第二隧穿场有源层的一侧，并与所述第二源电极连接，所述第二漏极区位于所述第二隧穿场有源层的另一侧，并与所述第二漏电极连接；所述第一栅电极在所述基底上的正投影位于所述第一第一型沟道区和所述第一第二型沟道区在所述基底上的正投影的范围之内，所述第二栅电极在所述基底上的正投影位于所述第二第一型沟道区和所述第二第二型沟道区在所述基底上的正投影的范围之内。
- 根据权利要求1至6中任一项所述的隧穿场效应晶体管，其中，所述第一型有源层为P型半导体有源层，所述第二型有源层为N型金属氧化物半导体有源层；或者，所述第一型有源层为N型金属氧化物半导体有源层，所述第二型有源层为P型半导体有源层。
- 根据权利要求7所述的隧穿场效应晶体管，其中，所述P型半导体有源层的材料包括含有第IV主族元素的P型半导体材料中的任意一种或多种。
- 根据权利要求8所述的隧穿场效应晶体管，其中，所述P型半导体有源层的材料包括P型掺杂的Si、P型掺杂的Ge和P型掺杂的SiGe中的任意一种或多种。
- 根据权利要求7所述的隧穿场效应晶体管，其中，所述N型金属氧化物半导体有源层的材料包括由铟、镓、锌、锡中至少两种金属组成的金属 氧化物中的任意一种或多种。
- 根据权利要求10所述的隧穿场效应晶体管，其中，所述金属氧化物包括铟镓锌氧化物(Indium Gallium Zinc Oxide,IGZO)、铟镓锡氧化物(Indium Gallium Tin Oxide,IGTO)、铟锌氧化物(Indium Zinc Oxide,IZO)、铟锡锌氧化物、铟锡氧化物、铟镓锌锡氧化物、锌锡氧化物中的任意一种或多种。
- 根据权利要求10所述的隧穿场效应晶体管，其中，所述金属氧化物中还含有钨、钽以及镧系元素中的任意一种或多种。
- 根据权利要求1至12中任一项所述的隧穿场效应晶体管，其中，在同一个隧穿场有源层中，所述第一型沟道区和所述第二型沟道区的总厚度为110nm至1100nm。
- 根据权利要求1至13中任一项所述的隧穿场效应晶体管，其中，在同一个隧穿场有源层中，所述第一型沟道区和所述第二型沟道区的长度均为7nm至15nm。
- 一种隧穿场效应晶体管的制备方法，包括：在基底上形成栅电极、隧穿场有源层、第一极和第二极；其中，所述隧穿场有源层包括叠设的第一型有源层和第二型有源层，所述第一型有源层包括第一型沟道区和第一源漏极区，所述第二型有源层包括第二型沟道区和第二源漏极区，所述第一型沟道区在所述基底上的正投影与所述第二型沟道区在所述基底上的正投影完全重叠，所述第一源漏极区位于所述隧穿场有源层的一侧，并与所述第一极连接，所述第二源漏极区位于所述隧穿场有源层的另一侧，并与所述第二极连接，所述栅电极在所述基底上的正投影位于所述第一型沟道区和所述第二型沟道区在所述基底上的正投影的范围之内。
- 根据权利要求15所述的制备方法，包括：在所述基底一侧形成所述隧穿场有源层；在所述第二型沟道区远离所述基底的一侧形成所述栅电极；在所述第一源漏极区和所述第二源漏极区远离所述基底的一侧分别形成所述第一极和所述第二极。
- 根据权利要求15所述的制备方法，包括：在所述基底一侧形成所述栅电极；在所述基底一侧形成覆盖所述栅电极的所述隧穿场有源层；在所述第一源漏极区和所述第二源漏极区远离所述基底的一侧分别形成所述第一极和所述第二极。
- 根据权利要求15至17中任一项所述的制备方法，包括：在所述基底上形成第一栅电极、第一隧穿场有源层、第一源电极和第一漏电极，得到第一隧穿场效应晶体管；在所述基底上形成第二栅电极、第二隧穿场有源层、第二源电极和第二漏电极，得到第二隧穿场效应晶体管；其中，所述第一隧穿场有源层包括叠设的第一第一型有源层和第一第二型有源层，所述第一第一型有源层包括第一第一型沟道区和第一源漏极区，所述第一第二型有源层包括第一第二型沟道区和第二源漏极区，所述第一源漏极区和所述第二源漏极区中的一个为第一源极区，另一个为第一漏极区；所述第一第一型沟道区在所述基底上的正投影与所述第一第二型沟道区在所述基底上的正投影完全重叠，所述第一源极区位于所述第一隧穿场有源层的一侧，并与所述第一源电极连接，所述第一漏极区位于所述第一隧穿场有源层的另一侧，并与所述第一漏电极连接；所述第二隧穿场有源层包括叠设的第二第一型有源层和第二第二型有源层，所述第二第一型有源层包括第二第一型沟道区和第三源漏极区，所述第二第二型有源层包括第二第二型沟道区和第四源漏极区，所述第三源漏极区和所述第四源漏极区中的一个为第二源极区，另一个为第二漏极区；所述第二第一型沟道区在所述基底上的正投影与所述第二第二型沟道区在所述基底上的正投影完全重叠，所述第二源极区位于所述第二隧穿场有源层的一侧，并与所述第二源电极连接，所述第二漏极区位于所述第二隧穿场有源层的另一侧，并与所述第二漏电极连接；所述第一栅电极在所述基底上的正投影位于所述第一第一型沟道区和所述第一第二型沟道区在所述基底上的正投影的范围之内，所述第二栅电极在所述基底上的正投影位于所述第二第一型沟道区和所述第二第二型沟道区在所述基底上的正投影的范围之内。
- 根据权利要求15至17中任一项所述的制备方法，包括：在所述基底上形成第一栅电极、第一隧穿场有源层、第一源电极和第一漏电极，得到第一隧穿场效应晶体管；在所述第一隧穿场效应晶体管远离所述基底的一侧形成第二栅电极、第二隧穿场有源层、第二源电极和第二漏电极，得到第二隧穿场效应晶体管；其中，所述第一隧穿场有源层包括叠设的第一第一型有源层和第一第二型有源层，所述第一第一型有源层包括第一第一型沟道区和第一源漏极区，所述第一第二型有源层包括第一第二型沟道区和第二源漏极区，所述第一源漏极区和所述第二源漏极区中的一个为第一源极区，另一个为第一漏极区；所述第一第一型沟道区在所述基底上的正投影与所述第一第二型沟道区在所述基底上的正投影完全重叠，所述第一源极区位于所述第一隧穿场有源层的一侧，并与所述第一源电极连接，所述第一漏极区位于所述第一隧穿场有源层的另一侧，并与所述第一漏电极连接；所述第二隧穿场有源层包括叠设的第二第一型有源层和第二第二型有源层，所述第二第一型有源层包括第二第一型沟道区和第三源漏极区，所述第二第二型有源层包括第二第二型沟道区和第四源漏极区，所述第三源漏极区和所述第四源漏极区中的一个为第二源极区，另一个为第二漏极区；所述第二第一型沟道区在所述基底上的正投影与所述第二第二型沟道区在所述基底上的正投影完全重叠，所述第二源极区位于所述第二隧穿场有源层的一侧，并与所述第二源电极连接，所述第二漏极区位于所述第二隧穿场有源层的另一侧，并与所述第二漏电极连接；所述第一栅电极在所述基底上的正投影位于所述第一第一型沟道区和所述第一第二型沟道区在所述基底上的正投影的范围之内，所述第二栅电极在所述基底上的正投影位于所述第二第一型沟道区和所述第二第二型沟道区在所述基底上的正投影的范围之内。
- 根据权利要求15至19中任一项所述的制备方法，其中，所述第一型有源层为P型半导体有源层，所述第二型有源层为N型金属氧化物半导体有源层；或者，所述第一型有源层为N型金属氧化物半导体有源层，所述第二型有源层为P型半导体有源层。
- 根据权利要求20所述的制备方法，其中，所述P型半导体有源层的 材料包括含有第IV主族元素的P型半导体材料中的任意一种或多种。
- 根据权利要求20所述的制备方法，其中，所述N型金属氧化物半导体有源层的材料包括由铟、镓、锌、锡中至少两种金属组成的金属氧化物中的任意一种或多种。
- 根据权利要求15至22中任一项所述的制备方法，其中，在同一个隧穿场有源层中，所述第一型沟道区和所述第二型沟道区的总厚度为110nm至1100nm，所述第一型沟道区和所述第二型沟道区的长度均为7nm至15nm。
- 一种显示面板，包括如权利要求1至14中任一项所述隧穿场效应晶体管。
- 一种显示装置，包括如权利要求24所述的显示面板。
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