JP5503667B2 - 電界効果トランジスタおよび電界効果トランジスタの製造方法 - Google Patents

電界効果トランジスタおよび電界効果トランジスタの製造方法 Download PDF

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Description

本発明は酸化物半導体装置に係り、酸化物膜をチャネルに用いる電界効果型トランジスタを含む半導体装置に関する。
電子デバイスの駆動用トランジスタとして、薄膜トランジスタ（ＴＦＴ）装置を有する表示装置の様々な研究開発が行われている。このＴＦＴは、省スペースであるため、携帯電話、ノートパソコン、ＰＤＡなどの携帯装置の表示装置駆動用トランジスタとして使用されている。このようなＴＦＴは、これまで結晶質シリコンや非晶質シリコンを代表とするシリコン系半導体材料により大部分が作製されている。これは、従来の半導体装置の製造工程・製造技術を用いて作製できるメリットがあるためである。しかしながら、半導体製造工程を用いる場合、処理温度が３５０℃以上になるため形成できる基板に制約がある。特に、ガラスやフレキシブルな基板は、耐熱温度が３５０℃以下のものが多く従来の半導体製造工程を用いたＴＦＴ作製は困難である。そのため、最近では、低温で作製可能な、酸化物半導体材料を用いたＴＦＴ装置(酸化物ＴＦＴ)の研究開発が進められている。酸化物ＴＦＴは、低温形成可能であるため、ガラス基板やプラスチックなどのフレキシブルに曲がる基板上への形成も可能となる。そのため、安価に従来に無い新デバイスの作製が可能となる。また、酸化物材料の透明性を利用して、ＲＦＩＤタグなどへの適用も可能となる。
特開２００９-１７０９０５号
ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ． ７３-７６, （２００８）
酸化物半導体ＴＦＴの電気特性は、チャネル膜厚に強く依存することが知られている。そのため大面積基板上へ均一な特性を有するＴＦＴアレイを作製することは非常に困難となる。現在のところ、この問題の解決には装置に依存するところが大きい。また、特性向上を目的とした非特許文献１と特許文献１においては、酸化物半導体層を２層以上積層することで、電界効果移動度が単層のものに比べ２倍以上向上することが報告されている。しかしながら，下部チャネル層の膜厚増加に伴い、しきい電位、電界効果移動度が大きく変化する。この方法においても、チャネル層の厚さがＴＦＴ特性に強く依存する。そのため、従来技術では、チャネル膜厚の制御すること無く大面積に多数のＴＦＴを形成した場合、ＴＦＴ特性のバラツキが増大し、製品の歩留まりが著しく低下するという問題があった。
本発明の目的は、上述のようなチャネル膜厚がＴＦＴ特性のばらつきに及ぼす影響を低減することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
第１に、電界効果トランジスタにおいて、ゲート電極と、ゲート電極に対しゲート絶縁膜を介して設けられた第１の半導体層と、第１の半導体層と接続された第２の半導体層と、第２の半導体層と接続されたソース電極と、第２の半導体層と接続されたドレイン電極とを有し、第１の半導体層は、Ｉｎ元素及びＯ元素を有し、第２の半導体層は、Ｚｎ元素及びＯ元素を有することを特徴とする。
第２に、電界効果トランジスタの製造方法において、Ｉｎ元素及びＯ元素を有する第１の半導体層を形成する第１の工程と、第１の半導体膜上に、Ｚｎ元素及びＯ元素を有する第２の半導体層を形成する第２の工程とを有することを特徴とする。
本発明によると、電界効果トランジスタの膜厚依存性を低減することができる。
本発明の実施例１に係る半導体装置の構成を示す断面図である。 本発明の実施例２における半導体装置の構成および製造方法を示す断面図である。 本発明の実施例２で作製した半導体装置の第１の半導体層の膜厚としきい電位、電界効果移動度、ＯＮ電流との関係を示すグラフ図である。 本発明の実施例２で作製した半導体装置の第２の半導体層の膜厚としきい電位、電界効果移動度、ＯＮ電流との関係を示すグラフ図である。 本発明の比較実施例１で作製した半導体装置の第１の半導体層の膜厚としきい電位、電界効果移動度との関係を示すグラフ図である。 本発明の比較実施例１で作製した半導体装置の半導体層膜厚としきい電位、電界効果移動度との関係を示すグラフ図である。 本発明の実施例３における半導体装置の構成を示す断面図である。 本発明の実施例４における半導体装置の構成および製造方法を示す断面図である。 本発明の実施例５における半導体装置の構成および製造方法を示す断面図である。 本発明の実施例６における半導体装置の構成および製造方法を示す断面図である。 本発明の実施例７における半導体装置の構成および製造方法を示す断面図である。 本発明の実施例８におけるＲＦＩＤ（無線タグ）の構成を示すブロック図である。 本発明の実施例９における半導体装置の構成を示す模式図である。 本発明の実施例１０における半導体装置をアクティブマトリクス型液晶表示装置に適用する構成を示す模式図である。
（実施例１）
始めに、実施例１において、本発明のデバイス構造の概略を示す。図１に示した半導体装置の製造方法は、基板ＳＵ上にゲート電極ＧＥを形成し、そのゲート電極ＧＥに対しゲート絶縁膜ＧＩを挟んでインジウム酸化物を主成分とする第１の半導体層ＣＨ１を膜厚（ｔｃ１）５ｎｍ以上で形成し、その第１の半導体層ＣＨ１上に亜鉛および錫酸化物を主成分とする第２の半導体層ＣＨ２を膜厚(ｔｃ２)５〜５０ｎｍで形成し、第２の半導体層ＣＨ２上にソース電極ＳＥとドレイン電極ＤＥを形成する工程とを含むことを特徴とするものである。図１に示したＶＳ、ＶＤ、ＶＧはそれぞれソース電圧、ドレイン電圧、ゲート電圧である。このように第１の半導体層ＣＨ１と第２の半導体層ＣＨ２を組み合わせることで、ＴＦＴのしきい電位と電界効果移動度の半導体層膜厚の依存性の少ない半導体装置を提供する。また、代表的な実施の形態による半導体装置は、上記製造方法によって製造される半導体装置である。
上記基板としては、例えばＳｉ基板、サファイア基板、石英基板、ガラス基板や、フレキシブルな樹脂製シートいわゆるプラスチックフィルムでなどがある。プラスチックフィルムとしては、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルイミド、ポリアクリレート、ポリイミド、ポリカーボネイト、セルローストリアセテート、セルロースアセテートプロピオネート等がある。上記電極材料としては、ＩＴＯ、ＺｎＯにＡｌ、Ｇａ、Ｉｎ、Ｂなどを添加した酸化物材料や、Ｍｏ、Ｃｏ、Ｗ、Ｔｉ、Ａｕ、Ａｌ、Ｎｉ、Ｐｔなどの金属およびその複合物などがある。また、必要に応じてこれらの半導体材料にドーピング処理を施しても良い。上記第１のチャネル層は、少なくともＩｎ元素及びＯ元素を含む化合物である。さらにＺｎ元素、Ｓｎ元素、Ｇｅ元素、又はＳｉ元素を含む化合物であっても良い。具体的な化合物の例としては、酸化インジウムもしくは酸化インジウムに錫、亜鉛、ケイ素、ゲルマニウムを添加したＩｎ−Ｍｎ−Ｏ（Ｍｎ:Ｓｎ、Ｚｎ、Ｓｉ、Ｇｅ）などがある。ただし、酸素以外の構成元素においてＩｎ元素の組成比は50％以上である。第２のチャネル層は、少なくともＺｎ元素とＯ元素を含む化合物である。さらにＳｎ元素を含んでも良い。具体的な化合物としては、Ｉｎ元素を含まないＺｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏなどが該当する。また、酸化物半導体トランジスタ性能を向上させるために、酸化物半導体形成後にアニール処理を施しても良い。上記絶縁膜材料としては、珪素の酸化物や窒化物、アルミニウムの酸化物や窒化物、Ｙ２Ｏ３、ＹＳＺ、ＨｆＯ２などの金属酸化物類と、有機絶縁高分子類では、ポリイミド誘導体、ベンゾシクロブテン誘導体、フォトアクリル誘導体、ポリスチレン誘導体、ポリビニルフェノール誘導体、ポリエステル誘導体、ポリカーボネイト誘導体、ポリエステル誘導体、ポリ酢酸ビニル誘導体、ポリウレタン誘導体、ポリスルフォン誘導体、アクリレート樹脂、アクリル樹脂、エポキシ樹脂などがある。
このように、本実施例に係る発明は、電界効果トランジスタであって、ゲート電極と、ゲート電極に対しゲート絶縁膜を介して設けられた第１の半導体層と、第１の半導体層と接続された第２の半導体層と、第２の半導体層と接続されたソース電極と、第２の半導体層と接続されたドレイン電極とを有し、第１の半導体層は、Ｉｎ元素及びＯ元素を有し、第２の半導体層は、Ｚｎ元素及びＯ元素を有することを特徴とする。係る構成により、電界効果トランジスタの膜厚依存性を低減することが可能となる。具体的には、しきい電位及び電界効果移動度の半導体層に対する膜厚依存性が低減する。その結果、大面積基板上に特製の揃ったＴＦＴアレイを提供することが可能となり、さらに、これらのＴＦＴを用いた表示装置、ＲＦＩＤタグ等を実現しうる。
上記膜厚依存性の根拠については、実験結果等を踏まえて後述する。
なお、本実施例に係る発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
（実施例２）
図２は、本実施例２における半導体装置の構成および製造方法を示す図である。半導体装置としていわゆるボトムゲート／トップコンタクト型酸化物ＴＦＴを挙げている。ここでいうボトムゲートとは、半導体層ＣＨよりも下層にゲート電極ＧＥが形成されている構造のことであり、トップコンタクトとは、半導体層ＣＨよりも上層にソース・ドレイン電極ＳＤが形成されている構造のことを示している。
本実施例２における半導体装置の製造方法は以下の通りである。まず、図２（Ａ）に示すように、絶縁体基板ＳＵ上にゲート電極ＧＥ、ゲート絶縁膜ＧＩ、第１の半導体層ＣＨ１が形成される。
基板ＳＵＢは、例えば、ガラス、石英、プラスチックフィルムなどからなり、必要に応じてゲート電極ＧＥが形成される側の表面に絶縁膜のコーティングがなされている。
ゲート電極ＧＥは、導電性の材料、例えば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、コバルト、亜鉛、金あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはＩＴＯ（Ｉｎ−Ｓｎ−Ｏ：インジウム錫酸化物）などの金属酸化物導電膜、それらと金属との積層膜、窒化チタン（Ｔｉ−Ｎ）などの金属窒化物導電膜、それらと金属との積層膜、その他の導電性金属化合物膜、それらと金属との積層膜、キャリアを高濃度に含む半導体、あるいは半導体と金属との積層膜からなり、その成膜は蒸着法やＣＶＤ法やスパッタ法などにより行ない、加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。
ゲート絶縁膜ＧＩは、Ｓｉ−Ｏ、Ａｌ−Ｏなどの酸化物絶縁膜を用いるのが好ましいが、Ｓｉ−Ｎなど酸化物以外の無機絶縁膜、パリレンなどの有機絶縁膜を用いても良い。ゲート絶縁膜ＧＩの成膜は、蒸着法やＣＶＤ法やスパッタ法、塗布法などにより行ない、加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。
第１の半導体層ＣＨ１は、Ｉｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｇａ−Ｏ、Ｉｎ−Ｓｉ−Ｏなどの酸化物、およびそれらの複合酸化物によって形成されており、それらの成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。第１の半導体層ＣＨ１を形成する工程が完了した後に、第１の半導体層ＣＨ１を所定の部分を除いて除去する工程を行う。当該工程は、一般的なフォトリソグラフィー技術とウェットエッチング、あるいはドライエッチングの組み合わせにより行なうことが可能である。本実施例では、第１の半導体層ＣＨ1にＩｎ-Ｓｎ-Ｏ（Ｉｎ：Ｓｎ＝９０：１０）をガス圧０．５Ｐａ（Ａｒ＋１０％Ｏ２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚３〜６０ｎｍで形成する。この工程が完了すると、第１の半導体層ＣＨ１は島状に加工される。ここで、「島状」とは、第１の半導体層ＣＨ１のうち必要な部分を残して、他の部分を除去した状態を意味することとする。以下、この語を同様に用いる。
その後、図２（Ｂ）に示すように、第２の半導体層ＣＨ２を形成する工程を行い、その後、第２の半導体層ＣＨ２を所定の部分を除いて除去する工程を行う。係る工程が完了すると、第２の半導体層ＣＨ２は、第１の半導体層ＣＨ１を完全に覆うように島状に加工する。ここで、「完全に覆う」とは、第１の半導体層の上方のみならず側面についても第２の半導体で覆われており、第１の半導体層と後に形成されるソース電極又はドレイン電極が直接接続されない状態を意味するものとする。前述した第２の半導体層を形成する工程においては、第２の半導体層ＣＨ２は、Ｚｎ−Ｓｎ−Ｏ、Ｚｎ−Ｏ、Ｓｎ−Ｏなどの酸化物によって形成されており、それらの成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なうことが可能である。第２の半導体層ＣＨ２を所定の部分を除いて除去する工程は、一般的なフォトリソグラフィー技術とウェットエッチング、あるいはドライエッチングの組み合わせにより行なう。本実施例では、第２の半導体層ＣＨ２にＺｎ-Ｓｎ-Ｏ（Ｚｎ：Ｓｎ＝５０：５０）をガス圧０．５Ｐａ（Ａｒ＋２０％Ｏ２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚５〜７５ｎｍで形成する。
その後、図２（Ｃ）に示すように、ソース・ドレイン電極ＳＤを形成する。ソース・ドレイン電極ＳＤは、ゲート電極ＧＥと同様に導電性の材料、例えば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、亜鉛、コバルト、ニッケル、金あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはＩＴＯ（Ｉｎ−Ｓｎ−Ｏ：インジウム錫酸化物）などの金属酸化物導電膜、それらと金属との積層膜、窒化チタン（Ｔｉ−Ｎ）などの金属窒化物導電膜、それらと金属との積層膜、その他の導電性金属化合物膜、それらと金属との積層膜、キャリアを高濃度に含む半導体、あるいは半導体と金属との積層膜からなり、その成膜はＣＶＤ法やスパッタ法などにより行ない、加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。作製したＴＦＴのチャネル長０．１ｍｍ、チャネル幅２ｍｍとした。
以上で説明した電界効果トランジスタ、及びその製造方法の特徴は、以下の通りである。
まず、ゲート絶縁膜上に、Ｉｎ元素及びＯ元素を有する第１の半導体層を形成する第１の工程と、第１の半導体膜上に、Ｚｎ元素及びＯ元素を有する第２の半導体層を形成する第２の工程とを有することを特徴とする。係る工程を最低限有することにより、図１で説明した電界効果トランジスタを実現し、電界効果トランジスタの膜厚依存性を低減するという本願発明の目的を実現しうるためである。そして、第２の工程を行った後に、第２の半導体層を所定の部分を除いて除去する第４の工程をさらに行うこととなる。
さらに、特に実施例２に係る発明においては、前記第１の工程を行った後に、第１の半導体層を所定の部分を除いて除去する第３の工程をさらに行い、その後前記第２の工程を行うことを特徴とする。係る特徴により、特に、図２で示した構成の電界効果トランジスタを実現できる。この製造方法で製造された電界効果トランジスタは、特に第１の半導体層とソース電極とは、直接接続されていないことを特徴とする。第１の半導体層とドレイン電極の関係も同様である。
係る構成による効果は、後述する図７に係る電界効果トランジスタと対比すると明確である。すなわち、後述するＲｃ１＞Ｒｃ２なる関係式を満たすことなく、電界効果トランジスタの膜厚依存性を低減するという効果を達成しうるものである。
図３は、実施例２において作製した酸化物ＴＦＴのしきい電位Ｖｔｈ、電界効果移動度（図３（Ａ））およびドレイン電圧ＶＤを１Ｖ印加、ゲート電圧ＶＧが１０ＶでのＯＮ電流（図３（Ｂ））と第1の半導体層ＣＨ1の膜厚の関係図である。この時、第２の半導体層ＣＨ２の膜厚を２５ｎｍとした。図３に示すように、第１の半導体層ＣＨ１の膜厚が５ｎｍ以上でしきい電位プラスマイナス１Ｖ以内、電界効果移動度４３〜４８ｃｍ２／Ｖｓ、ＯＮ電流２×１０−４Ａを示した。膜厚変動に対し特性変化がほとんどないことから、大面積基板へのＴＦＴアレイ作製が容易となる。
図４は、実施例２において作製した酸化物ＴＦＴのしきい電位Ｖｔｈ、電界効果移動度（図４（Ａ））およびドレイン電圧ＶＤを１Ｖ印加、ゲート電圧ＶＧが１０ＶでのＯＮ電流（図４（Ｂ））と第２の半導体層ＣＨ２の膜厚との関係図である。この時、第１の半導体層ＣＨ１の膜厚を５ｎｍとした。図４に示すように、第２の半導体層ＣＨ２の膜厚が５０ｎｍ以下でしきい電位プラスマイナス１Ｖ以内、電界効果移動度４５〜５０ｃｍ２／Ｖｓ、ＯＮ電流２×１０−４Ａを示した。膜厚変動に対し特性変化がほとんどないことから、大面積基板へのＴＦＴアレイ作製が容易となる。
（比較実施例１）
実施例２との違いは第２の半導体層ＣＨ２がＩｎを含む酸化物材料からなる点であり、それ以外の点は実施例２と同一である。
比較実施例１における第２の半導体層ＣＨ２は、Ｉｎ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏなどの、Ｉｎを含む酸化物、およびそれらの複合酸化物によって形成されており、それらの成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。本比較実施例１では、第１の半導体層ＣＨ1にＩｎ-Ｓｎ-Ｏを第２の半導体層ＣＨ２にＩｎ-Ｇａ-Ｚｎ-Ｏを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜は、ガス圧０．５Ｐａ（Ａｒ＋２０％Ｏ２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により形成した。
図５は、比較実施例１において作製した酸化物ＴＦＴの第１の半導体層ＣＨ１の膜厚に対するしきい電位Ｖｔｈ、電界効果移動度の関係図である。この時、第２の半導体層ＣＨ２の膜厚を２５ｎｍとした。図５に示すように、第１の半導体層ＣＨ１の膜厚増加に伴いしきい電位が負側にシフトし、電界効果移動度は増加した。実施例２と比較すると、半導体層の膜厚に対する依存性を有し、ＴＦＴ特性のばらつきの点で劣っている。この理由として、第２の半導体層ＣＨ２にIｎを含んだことにより、第２の半導体層ＣＨ２から第１の半導体層ＣＨ１へＩｎの５ｓ電子によるキャリアネットワークを形成し、第1の半導体層ＣＨ1内で見掛け上のキャリアが増加したためと推測される。
このように、本願発明は比較実施例１に係る発明とは異なり、特に第１の半導体層ＣＨ１がＩｎ元素を有することにより、電界効果トランジスタの膜厚依存性を低減するという効果を実現するものである。
（比較実施例２）
実施例２との違いは２種類の半導体層を用いず、単層の半導体層のみ用いる点であり、それ以外の点は実施例１と同一である。
本比較実施例２における半導体層ＣＨは、素子分離のため島状に加工され、一般的なフォトリソグラフィー技術とウェットエッチング、あるいはドライエッチングの組み合わせにより行なう。
半導体層ＣＨは、Ｚｎ−Ｏ、Ｉｎ−Ｏ、Ｇａ−Ｏ、Ｓｎ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏなどの、Ｚｎ、Ｉｎ、Ｇａ、Ｓｎの酸化物、およびそれらの複合酸化物によって形成されており、それらの成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。本実施例では、半導体層ＣＨにＺｎ−Ｓｎ-Ｏを用いて、ガス圧０．５Ｐａ（Ａｒ＋８％Ｏ２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚５〜６０ｎｍで形成する。
図６は、比較実施例２において作製した酸化物ＴＦＴの膜厚に対するしきい電位Ｖｔｈ、電界効果移動度の関係図である。図６に示すように、半導体層の膜厚増加に伴いしきい電位が負側にシフトし、電界効果移動度はわずかに増加した。実施例１と比較すると、膜厚に対し強い依存性を示した。この結果は、他の材料でも同様であり、膜厚増加に伴うキャリア数の増加が原因であると推察される。
このように、本願発明は比較実施例２に係る発明とは異なり、特に第１の半導体層と第２の半導体層の２層構造およびチャネル材料の組み合せにより、電界効果トランジスタの膜厚依存性を低減するという効果を実現するものである。
（実施例３）
実施例２との違いは第１の半導体層ＣＨ１と第２の半導体層ＣＨ２を同時に加工するプロセスを含み、かつソース・ドレイン電極配線層ＳＤが両方の半導体層ＣＨに接続する点である。それ以外の点は実施例２と同一である。
図７は、本実施例３における半導体装置の構成を示す図である。図７（Ａ）に示す構造は以下の手順で作製した。ゲート電極ＧＥ、ゲート絶縁膜ＧＩ形成後、第１の半導体層ＣＨ１と第２の半導体層ＣＨ２を連続で堆積し、半導体層ＣＨは素子分離のため一般的なフォトリソグラフィー技術とウェットエッチング、あるいはドライエッチングの組み合わせにより島状に加工した。第１の半導体層ＣＨ１は、Ｉｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｇａ−Ｏ、Ｉｎ−Ｓｉ−Ｏなどの酸化物、およびそれらの複合酸化物によって形成されており、第２の半導体層ＣＨ２は、Ｚｎ−Ｓｎ−Ｏ、Ｚｎ−Ｏ、Ｓｎ−Ｏなどの酸化物によって形成されている。それらの成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。本実施例では、第１の半導体層ＣＨ１にＩｎ-Ｓｎ-Ｏ（Ｉｎ：Ｓｎ＝８０：２０）をガス圧０．５Ｐａ（Ａｒ＋１０％Ｏ２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚３〜６０ｎｍで形成する。第２の半導体層ＣＨ２にＺｎ-Ｓｎ-Ｏ（Ｚｎ：Ｓｎ＝７０：３０）をガス圧０．５Ｐａ（Ａｒ＋２０％Ｏ２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚５〜７５ｎｍで形成する。その後、ソース・ドレイン電極ＳＤを堆積し、一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングの組み合わせにより形状する。
図７（Ｂ）に領域（Ｉ）の拡大図を示す。図７（Ｂ）に示すように、チャネル部分の抵抗値Ｒｃ、チャネル部分から第１の半導体層ＣＨ１を通ってソース・ドレイン電極ＳＤまでの抵抗値をＲｃ１、チャネル部分から第２の半導体層ＣＨ２を通ってソース・ドレイン電極ＳＤまでの抵抗値をＲｃ２とした。ここで、「チャネル層」とは、第１の半導体層ＣＨ１のうち、特にソース電極とドレイン電極の間の部分に設けられた層を意味することとした。Ｒｃ１≦Ｒｃ２の時、半導体層の膜厚増加伴い作製したＴＦＴのしきい電位は負側にシフトした。またＲｃ１＞Ｒｃ２の時、作製したＴＦＴは、実施例２で作製したＴＦＴと同様な特性を示し、しきい電位プラスマイナス１Ｖ以内、電界効果移動度４３〜５０ｃｍ２／Ｖｓ、ＯＮ電流２×１０−４Ａを示した。この結果から、ソース・ドレイン電極ＳＤが直接第１の半導体層ＣＨ１と第２の半導体層ＣＨ２に接続した場合、Ｒｃ１＞Ｒｃ２の関係が必要不可欠であり、第２の半導体層ＣＨ２より第１の半導体層ＣＨ１の抵抗値が低い場合、チャネルとして有効に寄与するのが第１の半導体層ＣＨ１であると推察された。本実施例の製造方法では、ＣＨ１とＣＨ２を同時に加工することが可能となり、プロセス工程およびフォトマスクの低減によるコスト削減が見込まれる。
（実施例４）
図８は、本実施例４における半導体装置の構成および製造方法を示す図である。半導体装置としていわゆるボトムゲート／トップコンタクト型酸化物ＴＦＴを挙げている。ここでいうボトムゲートとは、半導体層ＣＨよりも下層にゲート電極ＧＥが形成されている構造のことであり、トップコンタクトとは、半導体層ＣＨよりも上層にソース・ドレイン電極ＳＤが形成されている構造のことを示している。製造方法以外は、実施例２と同様な材料、プロセスを用いた。
本実施例４における半導体装置の製造方法は以下の通りである。まず、図８（Ａ）に示すように、絶縁体基板ＳＵ上にゲート電極ＧＥ、ゲート絶縁膜ＧＩ、第１の半導体層ＣＨ１と第２の半導体層ＣＨ２がこの順で形成される。
第１の半導体層ＣＨ１は、Ｉｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｇａ−Ｏ、Ｉｎ−Ｓｉ−Ｏなどの酸化物、およびそれらの複合酸化物によって形成されており、第２の半導体層ＣＨ２は、Ｚｎ−Ｓｎ−Ｏ、Ｚｎ−Ｏ、Ｓｎ−Ｏなどの酸化物によって形成されている。それらの成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。本実施例では、第１の半導体層ＣＨ1にＩｎ-Ｓｎ-Ｏ（Ｉｎ：Ｓｎ＝７０：３０）をガス圧０．５Ｐａ（Ａｒ＋１０％Ｏ２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚３〜６０ｎｍで形成する。第２の半導体層ＣＨ２にＺｎ-Ｓｎ-Ｏ（Ｚｎ：Ｓｎ＝３０：７０）をガス圧０．５Ｐａ（Ａｒ＋２０％Ｏ２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚５〜７５ｎｍで形成する。このように、第１の半導体層ＣＨ１及び第２の半導体層ＣＨ２を連続して堆積する工程が完了した後に、第１の半導体層ＣＨ１及び第２の半導体層を所定の部分を除いて除去する工程を行う。この工程における加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。
その後、図８（Ｂ）に示すようにバリア層ＢＬを堆積、加工により第２の半導体層ＣＨ２との配線用スルーホールＣＯＮを形成する。バリア層ＢＬは、Ｓｉ−Ｏ、Ａｌ−Ｏや他の酸化物絶縁膜を用い、Ｓｉ−Ｎなど酸化物以外の無機絶縁膜、パリレンなどの有機絶縁膜を用いても良い。バリア層ＢＬの成膜は、ＣＶＤ法やスパッタ法、塗布法などにより行なう。加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。
その後、図８（Ｃ）に示すように、ソース・ドレイン電極ＳＤを堆積し、加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。
作製したＴＦＴのチャネル長０．１ｍｍ、チャネル幅２ｍｍとし、実施例２で作製したＴＦＴと同等な特性を示した。第１の半導体層ＣＨ１の膜厚５ｎｍ以上、第２の半導体層ＣＨ２の膜厚５〜５０ｎｍの範囲で、しきい電位プラスマイナス１Ｖ以内、電界効果移動度４５〜５１ｃｍ２／Ｖｓ、ON電流２×１０−４Ａが得られた。膜厚変動に対し特性変化がほとんどないことから、大面積基板へのＴＦＴアレイ作製が容易となる。
以上で述べた電界効果トランジスタ、及びその製造方法の特徴を、特に実施例２に係る電界効果トランジスタ、及びその製造方法と対比して説明する。
実施例４に係る発明は、ゲート絶縁膜上にＩｎ元素及びＯ元素を有する第１の半導体層を形成する第１の工程を行った後に、第１の半導体層上にＺｎ元素及びＯ元素を有する第２の半導体層を形成する第２の工程を行い、第２の工程を行った後に、第１の半導体層及び第２の半導体層を所定の部分を除いて除去する第６の工程をさらに行うことを特徴とする。
この製造方法で製造された電界効果トランジスタは、特にソース電極と第２の半導体層だけが直接接続された構成により、実施例２と同様に、電界効果トランジスタの膜厚依存性を低減するという効果を達成しうるためである。
（実施例５）
図９は、本実施例５における半導体装置の構成および製造方法を示す図である。半導体装置としていわゆるボトムゲート／ボトムコンタクト型酸化物ＴＦＴを挙げている。ここでいうボトムゲートとは、半導体層ＣＨよりも下層にゲート電極ＧＥが形成されている構造のことであり、ボトムコンタクトとは、半導体層ＣＨよりも下層にソース・ドレイン電極ＳＤが形成されている構造のことを示している。製造方法以外は、実施例２と同様な材料、プロセスを用いた。
本実施例５における半導体装置の製造方法は以下の通りである。まず、図９（Ａ）に示すように、絶縁体基板ＳＵ上にゲート電極ＧＥ、ゲート絶縁膜ＧＩ、ソース・ドレイン電極ＳＤをこの順で形成される。
その後、図９（Ｂ）に示すように第1の半導体層ＣＨ1を形成する。第１の半導体層ＣＨ１は、Ｉｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｇａ−Ｏ、Ｉｎ−Ｓｉ−Ｏなどの酸化物、およびそれらの複合酸化物によって形成されており、成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。この際、ソース・ドレイン電極ＳＤと第１の半導体層ＣＨ１の形成する順番は前後どちらでも良い。本実施例では、第１の半導体層ＣＨ１にＩｎ-Ｏ（酸化インジウム１００％）をガス圧０．５Ｐａ（Ａｒ＋１０％Ｏ２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚３〜６０ｎｍで形成する。
その後、図９（Ｃ）に示すように第２の半導体層ＣＨ２を形成する。第２の半導体層ＣＨ２は、Ｚｎ−Ｓｎ−Ｏ、Ｚｎ−Ｏ、Ｓｎ−Ｏなどの酸化物によって形成されており、成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。第２の半導体層ＣＨ２にＺｎ-Ｓｎ-Ｏ（Ｚｎ：Ｓｎ＝８０：２０）をガス圧０．５Ｐａ（Ａｒ＋２０％Ｏ２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚５〜７５ｎｍで形成する。
作製したＴＦＴのチャネル長０．１ｍｍ、チャネル幅２ｍｍとし、実施例２で作製したＴＦＴと同等な特性を示した。第１の半導体層ＣＨ１の膜厚５ｎｍ以上、第２の半導体層ＣＨ２の膜厚５〜５０ｎｍの範囲で、しきい電位プラスマイナス１Ｖ以内、電界効果移動度４３〜５０ｃｍ２／Ｖｓ、ＯＮ電流２×１０−４Ａが得られた。膜厚変動に対し特性変化がほとんどないことから、大面積基板へのＴＦＴアレイ作製が容易となる。
（実施例６）
図１０は、本実施例６における半導体装置の構成および製造方法を示す図である。半導体装置としていわゆるトップゲート／トップコンタクト型酸化物ＴＦＴを挙げている。ここでいうトップゲートとは、半導体層ＣＨよりも上層にゲート電極ＧＥが形成されている構造のことであり、トップコンタクトとは、半導体層ＣＨよりも上層にソース・ドレイン電極ＳＤが形成されている構造のことを示している。製造方法以外は、実施例２と同様な材料、プロセスを用いた。
本実施例６における半導体装置の製造方法は以下の通りである。まず、図１０（Ａ）に示すように、まず絶縁体基板ＳＵ上に第２の半導体層ＣＨ２、ソース・ドレイン電極ＳＤ、第１の半導体層ＣＨ１を形成する。この際、ソース・ドレイン電極ＳＤと第１の半導体層ＣＨ１の形成する順番は前後どちらでも良い。
第２の半導体層ＣＨ２は、Ｚｎ−Ｓｎ−Ｏ、Ｚｎ−Ｏ、Ｓｎ−Ｏなどの酸化物によって形成されており、成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。本実施例では、第２の半導体層ＣＨ２にＺｎ-Ｓｎ-Ｏ（Ｚｎ：Ｓｎ＝３０：７０）をガス圧０．５Ｐａ（Ａｒ＋２０％Ｏ２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚５〜７５ｎｍで形成する。
ソース・ドレイン電極ＳＤは、成膜後、一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングの組み合わせにより加工する。
第１の半導体層ＣＨ1は、Ｉｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｇａ−Ｏ、Ｉｎ−Ｓｉ−Ｏなどの酸化物、およびそれらの複合酸化物によって形成されており、成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。本実施例では、第１の半導体層ＣＨ１にＩｎ−Ｇａ−Ｏ（Ｉｎ：Ｇａ＝９５：５）をガス圧０．５Ｐａ（Ａｒ＋１０％Ｏ２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚３〜６０ｎｍで形成する。
その後、図１０（Ｂ）に示すようにゲート絶縁膜ＧＩを成膜後、一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより加工する。
その後、図１０（Ｃ）に示すようにゲート電極ＧＥを成膜後、一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより加工する。
作製したＴＦＴのチャネル長０．１ｍｍ、チャネル幅２ｍｍとし、実施例２で作製したＴＦＴと同等な特性を示した。第１の半導体層ＣＨ１の膜厚５ｎｍ以上、第２の半導体層ＣＨ２の膜厚５〜５０ｎｍの範囲で、しきい電位プラスマイナス１Ｖ以内、電界効果移動度４２〜４８ｃｍ２／Ｖｓ、ＯＮ電流２×１０−４Ａが得られた。膜厚変動に対し特性変化がほとんどないことから、大面積基板へのＴＦＴアレイ作製が容易となる。
（実施例７）
図１１は、本実施例７における半導体装置の構成および製造方法を示す図である。半導体装置としていわゆるトップゲート／ボトムコンタクト型酸化物ＴＦＴを挙げている。ここでいうトップゲートとは、半導体層ＣＨよりも上層にゲート電極ＧＥが形成されている構造のことであり、ボトムコンタクトとは、半導体層ＣＨよりも下層にソース・ドレイン電極ＳＤが形成されている構造のことを示している。製造方法以外は、実施例２と同様な材料、プロセスを用いた。
本実施例７における半導体装置の製造方法は以下の通りである。まず、図１１（Ａ）に示すように、まず絶縁体基板ＳＵ上にソース・ドレイン電極ＳＤ、第２の半導体層ＣＨ２、第１の半導体層ＣＨ１の順に形成する。
ソース・ドレイン電極ＳＤは、成膜後、一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングの組み合わせにより加工する。
第２の半導体層ＣＨ２は、Ｚｎ−Ｓｎ−Ｏ、Ｚｎ−Ｏ、Ｓｎ−Ｏなどの酸化物によって形成されており、成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。本実施例では、第２の半導体層ＣＨ２にＺｎ-Ｏ（酸化亜鉛１００％）をガス圧０．５Ｐａ（Ａｒ＋２０％Ｏ２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚５〜７５ｎｍで形成する。
第１の半導体層ＣＨ１は、Ｉｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｇａ−Ｏ、Ｉｎ−Ｓｉ−Ｏなどの酸化物、およびそれらの複合酸化物によって形成されており、成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。本実施例では、第１の半導体層ＣＨ１にＩｎ−Ｓｉ-Ｏ（Ｉｎ：Ｓｉ＝９５：５）をガス圧０．５Ｐａ（Ａｒ＋１０％Ｏ２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚３〜６０ｎｍで形成する。
その後、図１１（Ｂ）に示すようにゲート絶縁膜ＧＩを成膜後、一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより加工する。
その後、図１１（Ｃ）に示すようにゲート電極ＧＥを成膜後、一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより加工する。
作製したＴＦＴのチャネル長０．１ｍｍ、チャネル幅２ｍｍとし、実施例２で作製したＴＦＴと同等な特性を示した。第１の半導体層ＣＨ１の膜厚５ｎｍ以上、第２の半導体層ＣＨ２の膜厚５〜５０ｎｍの範囲で、しきい電位プラスマイナス１Ｖ以内、電界効果移動度４３〜４７ｃｍ２／Ｖｓ、ＯＮ電流２×１０−４Ａが得られた。膜厚変動に対し特性変化がほとんどないことから、大面積基板へのＴＦＴアレイ作製が容易となる。
（比較実施例３）
実施例１〜７との違いは、第１の半導体層における酸素以外の構成元素においてＩｎ元素の組成比が５０％未満である点であり、それ以外の点は実施例１〜７と同一である。
本比較実施例３における半導体装置の構成および製造方法は、実施例７と同じものを用いた（図１１）。
半導体装置の製造方法は以下の通りである。まず、図１１（Ａ）に示すように、まず絶縁体基板ＳＵ上にソース・ドレイン電極ＳＤ、第２の半導体層ＣＨ２、第１の半導体層ＣＨ１の順に形成する。
ソース・ドレイン電極ＳＤは、成膜後、一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングの組み合わせにより加工する。
第２の半導体層ＣＨ２は、Ｚｎ−Ｓｎ−Ｏ、Ｚｎ−Ｏ、Ｓｎ−Ｏなどの酸化物によって形成されており、成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。本実施例では、第２の半導体層ＣＨ２にＺｎ−Ｓｎ−Ｏ（ＺＮ：Ｓｎ＝５０：５０）をガス圧０．５Ｐａ（Ａｒ＋２０％Ｏ２）、ＲＦ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚５〜７５ｎｍで形成する。
第１の半導体層ＣＨ１は、Ｉｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｇａ−Ｏ、Ｉｎ−Ｓｉ−Ｏなどの酸化物、およびそれらの複合酸化物によって形成されており、成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。本実施例では、第1の半導体層ＣＨ1にＩｎ-Ｓｎ-Ｏ（Ｉｎ：Ｓｎ＝４０：６０）をガス圧０．５Ｐａ（Ａｒ＋１０％Ｏ２）、ＤＣ電力５０Ｗ、成長温度（室温）の条件下でスパッタリング法により膜厚３〜６０ｎｍで形成する。
その後、図１１（Ｂ）に示すようにゲート絶縁膜ＧＩを成膜後、一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより加工する。
その後、図１１（Ｃ）に示すようにゲート電極GEを成膜後、一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより加工する。
作製したＴＦＴは、実施例２〜７で作製したＴＦＴと比較すると、第１の半導体層ＣＨ１の膜厚増加に伴いしきい電位がシフトし、電界効果移動度１５〜２０ｃｍ２／Ｖｓ程度となった。第１の半導体層ＣＨ１における酸素以外の構成元素においてＩｎ元素の組成比が５０％未満になると急激にＴＦＴ特性が劣化した。この結果は、第１の半導体層ＣＨ１内のＩｎ濃度が減少したことによりキャリアが減少したためと推察される。
（実施例８）
図１２は本実施例８における半導体装置の構成を示す図である。実施例２〜７に示す構造のＴＦＴを用いてアンテナ共振回路１１、整流器１２、変調器１３、デジタル回路１４などを構成し、無線タグを形成している。無線タグはリーダ１５またはライタ１６と無線で通信を行うことができるようになっている。また、酸化物半導体は透明材料であるため、ほとんど透明な回路が形成できる。例えば、電極および配線部分をＩＴＯなどの透明導電膜を用い、ＴＦＴ部分には本発明の構造を用いることで実現可能となり、１３．５６ＭＨｚでの送受信が確認できた。従来のＲＦＩＤタグのように、Ｓｉのチップや金属によるアンテナ等の構造が見える形態ではないため、フィルムやカード上に記載されている意匠を損なうことなく後付することが可能である。
（実施例９）
図１３は本実施例９における半導体装置の構成を示す図である。本実施例９では、前記実施例２〜７の構造を有するＴＦＴを構成要素とする素子が基板ＳＵ上にアレイ状に配置されている。前記実施例２〜７に示すＴＦＴを、アレイ内の各素子のスイッチングや駆動用のトランジスタに用いることはもちろん、このＴＦＴのゲート電極ＧＥと接続されるゲート配線１７に信号を送るゲート線駆動回路１８や、このＴＦＴのソース電極・ドレイン電極ＳＤと接続されるデータ配線１９に信号を送るデータ線駆動回路２０を構成するトランジスタに用いてもよい。この場合、各素子のＴＦＴとゲート線駆動回路１８あるいはデータ線駆動回路２０内のＴＦＴを並行して形成することができる。
アクティブマトリクス型液晶表示装置に上述したアレイを適用する場合、各素子は、例えば、図１４に示すような構成になる。図中ｘ方向に延在するゲート配線１７に走査信号が供給されると、ＴＦＴ２１がオンし、このオンされたＴＦＴ２１を通して、図中ｙ方向に延在するデータ配線１９からの映像信号が画素電極２２に供給される。なお、ゲート配線１７は図中ｙ方向に並設され、データ配線１９は図中ｘ方向に並設され、隣接する一対のゲート配線１７と隣接する一対のデータ配線１９で囲まれる領域（画素領域）に画素電極２２が配置されている。この場合、例えば、データ配線１９がソース電極ＳＥと電気的に接続され、画素電極２２がドレイン電極ＤＥと電気的に接続される。あるいは、データ配線１９がソース電極ＳＥを兼ねてもよい。また、液晶表示装置に限らず有機ＥＬ表示装置などに上述したアレイを適用してもよい。この場合、画素回路を構成するトランジスタにＴＦＴを適用する。さらには、上述したアレイを記憶素子に適用し、選択トランジスタにＴＦＴを適用してもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
本発明は、酸化物半導体装置に係り、酸化物膜をチャネルに用いる電界効果型トランジスタを含む半導体装置に適用することができる。
ＳＵ…基板、ＧＥ…ゲート電極、ＧＩ…ゲート絶縁膜、ＣＨ１…第１の半導体層、ＣＨ２…第２の半導体層、ｔｃ1…第１の半導体層の膜厚、ｔｃ２…第２の半導体層の膜厚、ＳＥ…ソース電極、ＤＥ…ドレイン電極、ＶＳ…ソース電圧、ＶＤ…ドレイン電圧、ＶＧ…ゲート電圧、ＳＤ…ソース・ドレイン電極、配線、ＣＨ…半導体層、Ｒｃ…チャネル層の抵抗値、Ｒｃ１…チャネル層とソース・ドレイン電極間での第１の半導体層の抵抗値、Ｒｃ２…チャネル層とソース・ドレイン電極間での第2の半導体層の抵抗値、ＣＯＮ…配線用スルーホール、ＢＬ…バリア層、１１…アンテナ共振回路、１２…整流器、１３…変調器、１４…デジタル回路、１５…リーダ、１６…ライタ、１７…ゲート配線、１８…ゲート線駆動回路、１９…データ配線、２０…データ線駆動回路、２１…薄膜トランジスタ、２２…画素電極。

Claims (15)

  1. ゲート電極と、
    前記ゲート電極に対しゲート絶縁膜を介して設けられた第１の半導体層と、
    前記第１の半導体層と接続された第２の半導体層と、
    前記第２の半導体層と接続されたソース電極と、
    前記第２の半導体層と接続されたドレイン電極とを有し、
    前記第１の半導体層は、Ｉｎ元素及びＯ元素を有し、
    前記第２の半導体層は、Ｚｎ元素及びＯ元素を有し、Ｉｎ元素を含まず、
    前記第１の半導体層と前記ソース電極および前記ドレイン電極とは、前記第２の半導体層を介して電気的に接続されていることを特徴とする電界効果トランジスタ。
  2. ゲート電極と、
    前記ゲート電極に対しゲート絶縁膜を介して設けられた第１の半導体層と、
    前記第１の半導体層と接続された第２の半導体層と、
    前記第２の半導体層と接続されたソース電極と、
    前記第２の半導体層と接続されたドレイン電極とを有し、
    前記第１の半導体層は、Ｉｎ元素及びＯ元素を有し、
    前記第２の半導体層は、Ｚｎ元素及びＯ元素を有し、Ｉｎ元素を含まず、
    前記ソース電極および前記ドレイン電極は、前記第１の半導体層及び前記第２の半導体層と直接接続され、
    前記第１の半導体層のチャネル層と前記ソース電極または前記ドレイン電極との間の抵抗のうち前記第１の半導体層を介する部分の抵抗をＲ１とし、前記チャネル層と前記ソース電極または前記ドレイン電極との間の抵抗のうち前記第２の半導体層を介する部分の抵抗をＲ２としたとき、Ｒ１はＲ２より大きいことを特徴とする電界効果トランジスタ。
  3. 請求項１または２記載の電界効果トランジスタにおいて、
    前記第１の半導体層は、Ｚｎ元素、Ｓｎ元素、Ｇｅ元素、又はＳｉ元素をさらに有することを特徴とする電界効果トランジスタ。
  4. 請求項１または２記載の電界効果トランジスタにおいて、
    前記第２の半導体層は、Ｓｎ元素をさらに有することを特徴とする電界効果トランジスタ。
  5. 請求項１または２記載の電界効果トランジスタにおいて、
    前記第１の半導体層は、全体に占める酸素以外の構成元素においてＩｎ組成比が５０％以上であることを特徴とする電界効果トランジスタ。
  6. 請求項１記載の電界効果トランジスタにおいて、
    前記ゲート電極は、前記電界効果トランジスタの基板上に設けられ、
    前記ゲート絶縁膜は、前記ゲート電極上に設けられ、
    前記第１の半導体層は、前記ゲート絶縁膜上に設けられ、
    前記第２の半導体層は、前記第１の半導体層上に設けられることを特徴とする電界効果トランジスタ。
  7. ゲート電極と、
    前記ゲート電極に対しゲート絶縁膜を介して設けられた第１の半導体層と、
    前記第１の半導体層と接続された第２の半導体層と、
    前記第２の半導体層と接続されたソース電極と、
    前記第２の半導体層と接続されたドレイン電極とを有し、
    前記第１の半導体層は、Ｉｎ元素及びＯ元素を有し、
    前記第２の半導体層は、Ｚｎ元素及びＯ元素を有し、Ｉｎ元素を含まず、
    前記第１の半導体層と前記ソース電極および前記ドレイン電極とは、前記第２の半導体層を介して電気的に接続されている電界効果トランジスタの製造方法であって、
    前記ゲート絶縁膜上に、前記第１の半導体層を形成する第１の工程と、
    前記第１の半導体膜上に、前記第２の半導体層を形成する第２の工程とを有することを特徴とする電界効果トランジスタの製造方法。
  8. ゲート電極と、
    前記ゲート電極に対しゲート絶縁膜を介して設けられた第１の半導体層と、
    前記第１の半導体層と接続された第２の半導体層と、
    前記第２の半導体層と接続されたソース電極と、
    前記第２の半導体層と接続されたドレイン電極とを有し、
    前記第１の半導体層は、Ｉｎ元素及びＯ元素を有し、
    前記第２の半導体層は、Ｚｎ元素及びＯ元素を有し、Ｉｎ元素を含まず、
    前記ソース電極および前記ドレイン電極は、前記第１の半導体層及び前記第２の半導体層と直接接続され、
    前記第１の半導体層のチャネル層と前記ソース電極または前記ドレイン電極との間の抵抗のうち前記第１の半導体層を介する部分の抵抗をＲ１とし、前記チャネル層と前記ソース電極または前記ドレイン電極との間の抵抗のうち前記第２の半導体層を介する部分の抵抗をＲ２としたとき、Ｒ１はＲ２より大きい電界効果トランジスタの製造方法であって、
    前記ゲート絶縁膜上に、前記第１の半導体層を形成する第１の工程と、
    前記第１の半導体膜上に、前記第２の半導体層を形成する第２の工程とを有することを特徴とする電界効果トランジスタの製造方法。
  9. 請求項７記載の電界効果トランジスタの製造方法において、
    前記第１の工程を行った後に、前記第１の半導体層を所定の部分を除いて除去する第３の工程をさらに行い、その後前記第２の工程を行うことを特徴とする電界効果トランジスタの製造方法。
  10. 請求項９記載の電界効果トランジスタの製造方法において、
    前記第２の工程を行った後に、前記第２の半導体層を所定の部分を除いて除去する第４の工程をさらに行うことを特徴とする電界効果トランジスタの製造方法。
  11. 請求項１０記載の電界効果トランジスタの製造方法において、
    前記第４の工程を行った後に、前記第２の半導体層に接続される前記ソース電極、及び前記第２の半導体層に接続される前記ドレイン電極を形成する第５の工程をさらに行うことを特徴とする電界効果トランジスタの製造方法。
  12. 請求項８記載の電界効果トランジスタの製造方法において、
    前記第１の工程を行った後に、前記第２の工程を行い、
    前記第２の工程を行った後に、前記第１の半導体層及び前記第２の半導体層を所定の部分を除いて除去する第６の工程をさらに行うことを特徴とする電界効果トランジスタの製造方法。
  13. 請求項１２記載の電界効果トランジスタの製造方法において、
    前記第６の工程を行った後に、前記第１の半導体層及び前記第２の半導体層に接続される前記ソース電極、並びに、前記第１の半導体層及び前記第２の半導体層に接続される前記ドレイン電極を形成する第７の工程をさらに行うことを特徴とする電界効果トランジスタの製造方法。
  14. 請求項７または８記載の電界効果トランジスタの製造方法において、
    前記第１の半導体層は、Ｚｎ元素、Ｓｎ元素、Ｇｅ元素、又はＳｉ元素をさらに有することを特徴とする電界効果トランジスタの製造方法。
  15. 請求項７または８記載の電界効果トランジスタの製造方法において、
    前記第２の半導体層は、Ｓｎ元素をさらに有することを特徴とする電界効果トランジスタの製造方法。
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