CN105190902B - 半导体装置及其制造方法 - Google Patents

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Abstract

提供一种具有即便进行微型化也能够较容易地制造且能够抑制起因于微型化的电特性下降的结构半导体装置以及其制造方法。在氧化物半导体层的顶面上形成源电极层及漏电极层。氧化物半导体层的侧面与源电极层的侧面被设置于同一面上，并电连接于第一布线。此外，氧化物半导体层的侧面与漏电极层的侧面被设置于同一面上，并电连接于第二布线。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种物体、方法或者制造方法。本发明涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。尤其是，本发明的一个实施方式涉及一种半导体装置、显示装置、发光装置、存储装置、运算单元、成像装置、上述装置的驱动方法或者上述装置的制造方法。
在本说明书等中，半导体装置一般是指能够通过利用半导体特性工作的装置。晶体管及半导体电路是半导体装置的实施方式。在有些情况下，存储装置、显示装置或电子设备包括半导体装置。
背景技术
通过使用形成在具有绝缘表面的衬底上的半导体薄膜来形成晶体管(还被称为薄膜晶体管(TFT))的技术已经受到注目了。该晶体管被广泛地用于如集成电路(IC)及图像显示装置(显示装置)等电子设备。硅类半导体材料作为可应用于晶体管的半导体薄膜的材料被广为人知。作为其他例子，氧化物半导体已经引人注目。
例如，在专利文献1中，其活性层包括包含铟(In)、镓(Ga)及锌(Zn)的非晶氧化物半导体的晶体管被公开。
[参考文献]
[专利文献]
[专利文献1]日本专利申请公开No.2006-165528
发明内容
集成电路的高密度化需要晶体管的微型化，并因为该微型化增加制造工序的难度，所以需要具有简单结构的晶体管及晶体管的简单的制造方法。
另外，已知晶体管的微型化可能会引起晶体管的电特性的劣化或偏差。换言之，晶体管的微型化可能会导致集成电路的成品率降低。
由此，本发明的一个实施方式的目的之一是提供一种具有即便在微型化的情况下也能够通过简单的工序来制造的结构的半导体装置。另一个目的是提供一种具有能够抑制因微型化导致的成品率下降的结构的半导体装置。本发明的一个实施方式的另一个目的是提供一种能够抑制随着晶体管的微型化而逐渐显著的电特性下降的半导体装置。另一个目的是提供一种具有高集成度的半导体装置。另一个目的是提供一种电特性的劣化得到减少的半导体装置。另一个目的是提供一种电特性的偏差得到减少的半导体装置。另一个目的是提供一种功耗低的半导体装置。另一个目的是提供一种可靠性高的半导体装置。另一个目的是提供一种即便在停止电源供应时也能保持数据的半导体装置。另一个目的是提供一种上述半导体装置的制造方法。
注意，这些目的的描述不妨碍其他目的的存在。注意，在本发明的一个实施方式中，并不需要实现所有上述目的。其他目的从说明书、附图、权利要求书等的描述中是显而易见的，并可以从所述描述中导出。
本发明的一个实施方式涉及一种半导体装置，其中在氧化物半导体层的顶面上形成有源电极层或漏电极层。
注意，在本说明书中，“侧面接触”是指使一个元件的侧面与另一个元件的一部分接触以获得这两者之间的电连接的状态。
本发明的一个实施方式是一种半导体装置，包括：绝缘表面上的第一氧化物半导体层；第一氧化物半导体层上的第二氧化物半导体层；在第二氧化物半导体层上且其侧面配置在与第二氧化物半导体层的侧面相同的面上的源电极层及漏电极层；在第二氧化物半导体层上且与源电极层及漏电极层的每一个部分接触的第三氧化物半导体层；第三氧化物半导体层上的栅极绝缘膜；栅极绝缘膜上的栅电极层；以及绝缘表面、源电极层、漏电极层及栅电极层上的绝缘层。在绝缘层中，形成有使第二氧化物半导体层的一部分及源电极层的一部分露出的第一开口、使第二氧化物半导体层的一部分及漏电极层的一部分露出的第二开口以及使栅电极层的一部分露出的第三开口。在第一开口中，第二氧化物半导体层及源电极层电连接于第一布线。在第二开口中，第二氧化物半导体层及漏电极层电连接于第二布线。在第三开口中，栅电极层电连接于第三布线。
注意，在本说明书等中，“第一”及“第二”等序数词是为避免构成要素的混淆而使用的，而不会在数字上限制该构成要素。
另外，第一氧化物半导体层及第三氧化物半导体层的导带底的能量优选比第二氧化物半导体层的导带底的能量更接近于真空能级0.05eV以上且2eV以下。
优选的是，第一氧化物半导体层、第二氧化物半导体层及第三氧化物半导体层各包括In-M-Zn氧化物(M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)，并且第一氧化物半导体层及第三氧化物半导体层的每一个中的M对于In的原子个数比高于第二氧化物半导体层中的M对于In的原子个数比。
第一氧化物半导体层、第二氧化物半导体层及第三氧化物半导体层各优选包括c轴取向结晶。
此外，源电极层及漏电极层各优选使用Al、Cr、Cu、Ta、Ti、Mo或W的单层、它们的叠层或者作为主要成分包含它们的合金材料形成。
本发明的另一个实施方式是一种半导体装置的制造方法，包括如下步骤：在绝缘表面上形成第一氧化物半导体膜和第二氧化物半导体膜的叠层膜；在叠层膜上形成第一导电膜；在第一导电膜上形成第一抗蚀剂掩模；作为掩模使用第一抗蚀剂掩模选择性地对第一导电膜进行蚀刻来形成第一导电层；作为掩模使用第一导电层选择性地对叠层膜进行蚀刻，并选择性地对第一导电层进行蚀刻以分割第一导电层，由此形成第一氧化物半导体层和第二氧化物半导体层的叠层以及该叠层上的源电极层和漏电极层；在绝缘表面、叠层、源电极层以及漏电极层上形成第三氧化物半导体膜；在第三氧化物半导体膜上形成氧化物绝缘膜；在氧化物绝缘膜上形成第二导电膜；在第二导电膜上形成第二抗蚀剂掩模；作为掩模使用第二抗蚀剂掩模选择性地对第二导电膜进行蚀刻来形成栅电极层；作为掩模使用栅电极层选择性地对氧化物绝缘膜及第三氧化物半导体膜进行蚀刻来形成栅极绝缘膜及第三氧化物半导体层；在绝缘表面、源电极层、漏电极层以及栅电极层上形成绝缘层；在绝缘层中，形成使第二氧化物半导体层的一部分及源电极层的一部分露出的第一开口、使第二氧化物半导体层的一部分及漏电极层的一部分露出的第二开口和使栅电极层的一部分露出的第三开口；以及形成在第一开口中电连接于第二氧化物半导体层及源电极层的第一布线、在第二开口中电连接于第二氧化物半导体层及漏电极层的第二布线和在第三开口中电连接于栅电极层的第三布线。
此外，第一氧化物半导体层及第三氧化物半导体层各优选使用该第一氧化物半导体层及该第三氧化物半导体层的导带底的能量比第二氧化物半导体层的导带底的能量更接近于真空能级0.05eV以上且2eV以下的材料形成。
第一氧化物半导体层、第二氧化物半导体层及第三氧化物半导体层各优选使用In-M-Zn氧化物(M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)形成，并且第一氧化物半导体层及第三氧化物半导体层的每一个中的M对于In的原子个数比高于第二氧化物半导体层中的M对于In的原子个数比。
第一氧化物半导体层、第二氧化物半导体层及第三氧化物半导体层的每一个优选使用包括c轴取向结晶的材料。
在上述结构中，优选的是，源电极层及漏电极层各使用Al、Cr、Cu、Ta、Ti、Mo或W的单层、它们的叠层或者作为主要成分使用它们的合金材料形成。
根据本发明的一个实施方式，能够提供一种具有即便在被微型化的情况下也能够以简单的工序制造的结构的半导体装置。或者，能够提供一种具有能够抑制因微型化导致的成品率下降的结构的半导体装置。或者，能够提供一种能够抑制随着晶体管的微型化而逐渐显著的电特性下降的半导体装置。或者，能够提供一种集成度高的半导体装置。或者，能够提供一种电特性的劣化得到减少的半导体装置。或者，能够提供一种电特性的偏差得到抑制的半导体装置。或者，能够提供一种功耗低的半导体装置。或者，能够提供一种可靠性高的半导体装置。或者，能够提供一种即便在没有被供电时也能保持数据的半导体装置。或者，能够提供一种上述半导体装置的制造方法。
注意，这些效果的描述不妨碍其他效果的存在。在本发明的一个实施方式中，不需要得到所有上述效果。其他效果可以从说明书、附图、权利要求书等的描述中是显而易见的，并可以从所述描述中导出。
附图说明
在附图中：
图1A和1B是晶体管的俯视图及截面图；
图2A和2B是晶体管的截面图；
图3A至3C是晶体管的截面图；
图4A至4C是晶体管的截面图；
图5是晶体管的截面图；
图6A和6B是晶体管的截面图；
图7是晶体管的截面图；
图8A至8C是示出晶体管的制造方法的截面图；
图9A至9C是示出晶体管的制造方法的截面图；
图10A和10B是示出晶体管的制造方法的截面图；
图11A和11B是半导体装置的截面图及电路图；
图12是半导体装置的电路图；
图13A至13C示出可应用半导体装置的电子设备；
图14A和14B是晶体管的俯视图及截面图；
图15A和15B是晶体管的俯视图及截面图；
图16A至16D表示用于计算的模型及其计算结果；以及
图17A和17B表示晶体管的Id-Vg特性。
具体实施方式
参照附图对实施方式进行详细说明。注意，本发明不局限于下面说明，并且本领域的技术人员很容易地理解一个事实，就是其方式及详细内容可以在不脱离本发明的宗旨及范围的情况下可以被变换为各种形式。因此，本发明不应该被限定于下面实施方式的的说明。注意，在下面所说明的发明结构中，在不同的附图之间使用相同的附图标记来表示相同的部分或具有同样功能的部分，而在有些情况下省略其说明。
注意，在本说明书等中，当明确地记载X与Y连接时，在其中包括X与Y电连接的情况、X与Y在功能上连接的情况以及X与Y直接连接的情况。这里，X和Y的每一个表示物体(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。因此，还包括附图及文章所示的连接关系以外的连接关系，而不局限于规定的连接关系，例如，附图及文章所示的连接关系。
在X与Y电连接的情况下，例如可以在X与Y之间连接一个或更多的能够电连接X与Y的元件(例如，开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件及负载)。注意，开关被控制为开启或关闭。即，开关具有通过被开启或关闭(成为开启状态及关闭状态)决定是否使电流流过的功能。或者，开关具有选择并改变电流路径的功能。
在X与Y在功能上连接的情况下，例如可以在X与Y之间连接一个或更多的能够在功能上连接X与Y的电路(例如，逻辑电路如反相器、NAND电路或NOR电路；信号转换电路如DA转换电路、AD转换电路或伽马校正电路；电位电平转换电路如电源电路(例如，升压电路或降压电路)或改变信号的电位电平的电平转换电路；电压源；电流源；切换电路；能够增大信号振幅或电流量等的放大电路、运算放大器、差动放大电路、源极跟随电路或缓冲电路；信号产生电路；存储电路；以及控制电路)。注意，例如，即使在其他电路介于X与Y之间时，在从X输出的信号被传送到Y的情况下，X与Y也在功能上连接。
注意，当明确地记载X与Y连接时，在其中包括X与Y电连接的情况(即，以其间设置有其他元件或其他电路的方式使X与Y连接的情况)、X与Y在功能上连接的情况(即，以其间设置有其他电路的方式使X与Y在功能上连接的情况)以及X与Y直接连接的情况(即，以其间不设置其他元件或其他电路的方式使X与Y连接的情况)。即，当明确地记载“X与Y电连接”时，该描述与只明确地记载“X与Y连接”的情况相同。
即便在电路图中独立的构成要素相互电连接时，在有些情况下一个构成要素还具有多个构成要素的功能。例如，当布线的一部分还被用作电极时，一个导电膜兼作布线和电极。由此，本本说明书中的“电连接”在其范畴内包括如一个导电膜具有多个构成要素的功能的情况。
注意，在本说明书等中，可以使用各种衬底形成晶体管。衬底的种类不局限于某一个种类。该衬底的例子包括半导体衬底(例如，单晶衬底或硅衬底)、SOI衬底、玻璃衬底、石英衬底、塑料衬底、金属衬底、不锈钢衬底、包含不锈钢箔的衬底、钨衬底、包含钨箔的衬底、柔性衬底、贴合薄膜、包含纤维状材料的纸及基材薄膜。玻璃衬底的例子包括钡硼硅酸盐玻璃、铝硼硅酸盐玻璃及钠钙玻璃。作为柔性衬底，例如可以使用柔性合成树脂诸如以聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)为代表的塑料或丙烯酸树脂。贴合薄膜的例子包括使用聚丙烯、聚酯、聚氟化乙烯、聚氯乙烯等形成的贴合薄膜。基材薄膜的例子包括使用聚酯、聚酰胺、聚酰亚胺、无机蒸镀薄膜、纸等形成的基材薄膜。尤其是，当使用半导体衬底、单晶衬底或SOI衬底等制造晶体管时，可以制造特性、尺寸或形状等的偏差小、电流供应能力高且尺寸小的晶体管。通过使用这种晶体管构成电路，可以减少电路的功耗或电路可以被高度集成化。
注意，可以使用一个衬底形成晶体管，然后将该晶体管转置到另一个衬底上。作为该晶体管被转置的衬底的例子，除了上述可以在其上形成晶体管的衬底之外，还有纸衬底、玻璃纸衬底、石材衬底、木材衬底、布衬底(包括天然纤维(例如，丝、棉或麻)、合成纤维(例如，尼龙、聚氨酯或聚酯)或再生纤维(例如，醋酯纤维、铜氨纤维、人造纤维或再生聚酯)等)、皮革衬底、橡胶衬底等。通过使用这种衬底，可以形成特性良好的晶体管、功耗低的晶体管或耐久性高的装置，可以得到高耐热性，或者可以实现轻量化或薄型化。
实施方式1
在本实施方式中，参照附图对本发明的一个实施方式的半导体装置进行说明。
图1A和1B是本发明的一个实施方式的晶体管的俯视图及截面图。图1A是俯视图。图1B示出沿着图1A中的点划线A1-A2的截面。图2A是沿着图1A中的点划线A3-A4的截面图。图2B是沿着图1A中的点划线A5-A6的截面图。注意，在图1A的俯视图中，为了使附图简化，没有示出一些构成要素。在有些情况下，将点划线A1-A2的方向称为沟道长度方向，并将点划线A3-A4的方向称为沟道宽度方向。
图1A和1B及图2A和2B所示的晶体管100包括：衬底110上的基底绝缘膜120；位于该基底绝缘膜上且依次形成有第一氧化物半导体层131和第二氧化物半导体层132的叠层；该第二氧化物半导体层上的源电极层140及漏电极层150；以与基底绝缘膜120及该叠层接触的方式形成且与源电极层140及漏电极层150的每一个部分接触的第三氧化物半导体层133；该第三氧化物半导体层上的栅极绝缘膜160；该栅极绝缘膜上的栅电极层170；以及基底绝缘膜120、源电极层140、漏电极层150及栅电极层170上的绝缘层180。
注意，例如，晶体管的“源极”和“漏极”的功能在使用极性相反的晶体管时或在电路工作中改变电流方向时，有时互相调换。因此，在本说明书中，可以将源极和漏极分别表示为“漏极”和“源极”。
可以在绝缘层180上形成由氧化物形成的绝缘层185。注意，该绝缘层185可以按需求设置，还可以在其上设置其他绝缘层。将第一氧化物半导体层131、第二氧化物半导体层132以及第三氧化物半导体层133总称为氧化物半导体层130。
在绝缘层180中，形成有使第二氧化物半导体层132及源电极层140部分露出的第一开口147。并且，形成有使第二氧化物半导体层132及漏电极层150部分露出的第二开口157。再者，形成有使栅电极层170部分露出的第三开口177。
在第一开口147中，第二氧化物半导体层132的侧面与源电极层140的侧面配置在同一面上，并电连接于第一布线145。在第二开口157中，第二氧化物半导体层132的侧面与漏电极层150的侧面配置在同一面上，并电连接于第二布线155。在第三开口177中，栅电极层170以侧面接触的方式电连接于第三布线175。
在现有的晶体管中，通过在形成于电极层上的绝缘层等中设置开口以使形成于该开口中的布线的一部分与电极层的顶面的一部分接触，由此获得电连接。
然而，随着晶体管的微型化进展，制造工序的难度提高，而导致设置于上述绝缘层等中的开口的不良或开口深度的偏差等。因此，在元件之间容易产生电极层与布线之间的接触电阻的偏差。换言之，制造微型化的晶体管的难度的提高是晶体管的电特性的偏差的因素之一。
另一方面，在本发明的一个实施方式中，在开口中被露出的电极层的一部分与形成在该开口中的布线的一部分以侧面接触的方式相互电连接。由此，可以使电极层与布线之间的接触面积的偏差不容易产生。换言之，可以抑制元件中的电极层与布线之间的接触电阻的偏差，而可以减少由该偏差引起的晶体管的电特性的偏差。
另外，在绝缘层中设置开口而使电极层等露出的情况下，与严格地控制蚀刻条件使电极层等的顶面露出的工序相比，对电极层等进行过蚀刻来使电极层等的侧面在开口中露出的工序较不难。在以延伸到电极层的方式形成开口的情况下，例如，即使在电极层的蚀刻速率比绝缘层的蚀刻速率低得多时，也可以自由地选择蚀刻条件。因此，可以提高晶体管的成品率。
在本发明的一个实施方式中，优选采用如图1B所示的第一开口147及第二开口157到达基底绝缘膜120的结构。该结构可以在自由度高的蚀刻条件下形成，并且可以减少晶体管的电特性的偏差并提高成品率。再者，由于与半导体层接触的布线被用作电极层的一部分，因此可以进一步降低电极层与半导体层之间的接触电阻。
此外，如图2A和2B所示，当以侧面接触的方式使栅电极层170连接于第三布线175时，可以使电极层与布线之间的接触面积的偏差不容易产生，而可以抑制接触电阻的偏差。注意，第三开口177的底部位于附图中的范围D内(在栅极绝缘膜160、第三氧化物半导体层133和基底绝缘膜120中的任何膜中)。
注意，第一开口147及第二开口157的内侧结构不局限于图1B所示的例子。例如，如图3A所示，可以采用源电极层140及漏电极层150的顶面部分露出于第一开口147及第二开口157中的结构。当源电极层140及漏电极层150的蚀刻速率比绝缘层180的蚀刻速率低得多时，可以更容易地形成该结构。
或者，如图3B所示，可以采用第二氧化物半导体层132的顶面部分露出于第一开口147及第二开口157中的结构。或者，虽然未图示，但可以采用第一氧化物半导体层131的顶面部分露出于上述开口中的结构。当第二氧化物半导体层132和/或第一氧化物半导体层131的蚀刻速率比绝缘层180的蚀刻速率低得多时，可以更容易地形成该结构。
注意，在上述图3A和3B的说明中，其顶面部分露出的层可以在膜厚度方向上被部分蚀刻。
或者，如图3C所示，第一开口147及第二开口157的底部可以位于基底绝缘膜120中。当绝缘层180的蚀刻速率接近于源电极层140、漏电极层150、第二氧化物半导体层132、第一氧化物半导体层131和基底绝缘膜120的各蚀刻速率时，可以更容易地形成该结构。
注意，当能够严格地控制蚀刻条件时，如图14A和14B所示，可以采用源电极层140及漏电极层150的顶面被部分露出而接触于第一布线145及第二布线155的结构。
或者，在本发明的一个实施方式的晶体管中，如图15A和15B所示，第三氧化物半导体层133及栅极绝缘膜160的顶面形状可以不同于栅电极层170的顶面形状。图15A和15B所示的结构可以降低栅极漏电流。注意，该结构可以应用于本实施方式中的其他晶体管。
由于在本发明的一个实施方式的晶体管中源电极层140及漏电极层150仅形成在氧化物半导体层上，因此有有效沟道宽度变短而导致通态电流(on-state current)稍微减少的担忧，然而，施加到氧化物半导体层的侧部的栅极电场不会被遮蔽，所以栅极电场施加到整个氧化物半导体层，从而能够降低晶体管的S値。通过下面所述的科学计算确认到该效果。
图16A是设想具有现有结构的晶体管的模型(a)的俯视图，其中，源电极层140及漏电极层150的各宽度比氧化物半导体层的宽度大。图16B是设想本发明的一个实施方式的模型(b)的俯视图，其中，源电极层140及漏电极层150的各宽度与氧化物半导体层的宽度相同。
图16C示出在上述模型中漏电流为1E-12[A]左右时的W宽度方向上的沟道部的截面的电流密度分布的计算结果。图16C的左部示出模型(a)的计算结果，其中电流密度在沟道部下层的中央附近高。换言之，不能在沟道部下层的中央附近控制电流。另一方面，图16C的右部示出模型(b)的计算结果，其中电流密度在沟道部的上层附近高。这是因为栅极电场从侧面充分施加。
如图16D所示，从通过使用上述模型的计算而获得的Id-Vg特性可知，与模型(a)相比，设想本发明的一个实施方式的模型(b)的S值极小。
接着，对本发明的一个实施方式的晶体管100的构成要素进行详细的说明。
衬底110不局限于简单的支撑衬底，也可以是形成有晶体管等其他器件的衬底。在此情况下，晶体管100的栅电极层170、源电极层140和漏电极层150中的一个可以电连接于上述器件。
基底绝缘膜120除了防止杂质从衬底110扩散的功能以外，还可以具有对氧化物半导体层130供应氧的功能。为此，基底绝缘膜120优选为包含氧的绝缘膜，更优选为使用以高于化学计量组成的氧含量包含氧的绝缘膜。在如上所述那样衬底110设置有其他器件的情况下，基底绝缘膜120还具有作为层间(interlayer)绝缘膜的功能。在此情况下，基底绝缘膜120优选被进行化学机械抛光(CMP)等平坦化处理，以具有平坦的表面。
另外，在形成有晶体管100沟道的区域中，氧化物半导体层130具有从衬底110一侧依次层叠有第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的结构。再者，在第一氧化物半导体层131中，不与第二氧化物半导体层132、源电极层140和漏电极层150重叠的区域接触于第三氧化物半导体层133，这意味着第二氧化物半导体层132被第一氧化物半导体层131及第三氧化物半导体层133包围。
在此，例如，第二氧化物半导体层132使用其电子亲和势(真空能级与导带底之间的能量差)大于第一氧化物半导体层131及第三氧化物半导体层133的氧化物半导体。通过从真空能级与价带顶之间的能量差(被称为电离电位)减去导带底与价带顶之间的能量差(被称为能隙)，就可以得到电子亲和势。
虽然在本实施方式中详细说明了氧化物半导体层130为三层的叠层的情况，但是氧化物半导体层130也可以是单层，或者可以是两层、四层或更多层的叠层。在氧化物半导体层130是单层的情况下，如图4A所示，例如可以使用相当于第二氧化物半导体层132的层。在氧化物半导体层130是两层的叠层的情况下，如图4B所示，例如可以使用没有设置第三氧化物半导体层133的结构。在这种情况下，第二氧化物半导体层132和第一氧化物半导体层131可以相互调换。在氧化物半导体层130是三层的叠层的情况下，可以采用如图4C所示的与图1A和图1B不同的结构。在氧化物半导体层130是四层或更多层的叠层的情况下，例如可以采用在本实施方式所示的三层叠层结构上层叠有氧化物半导体层的结构或者在该三层叠层结构中任何两层之间设置有氧化物半导体层的结构。
优选的是，第一氧化物半导体层131及第三氧化物半导体层133的每一个包含一种或更多种的构成第二氧化物半导体层132的金属元素，并且，例如使用其导带底的能量比第二氧化物半导体层132的导带底的能量更接近于真空能级0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下的氧化物半导体形成。
在这种结构中，当电场被施加到栅电极层170时，沟道被形成在氧化物半导体层130当中导带底能量最低的第二氧化物半导体层132中。换言之，第三氧化物半导体层133被形成在第二氧化物半导体层132与栅极绝缘膜160之间，由此可以得到晶体管的沟道不与栅极绝缘膜160接触的结构。
另外，由于第一氧化物半导体层131包含一个或更多的包含在第二氧化物半导体层132中的金属元素，因此，在第二氧化物半导体层132与基底绝缘膜120接触的假设下，与第二氧化物半导体层132与基底绝缘膜120之间的界面处相比，第二氧化物半导体层132与第一氧化物半导体层131之间的界面处更不容易形成界面态。上述界面态有时形成沟道，而导致晶体管的阈值电压的变动。由此，通过设置第一氧化物半导体层131，能够减少晶体管的阈值电压等电特性的偏差。此外，可以提高该晶体管的可靠性。
另外，第三氧化物半导体层133包含一个或更多的包含在第二氧化物半导体层132中的金属元素，因此，在第二氧化物半导体层132与栅极绝缘膜160接触的假设下，与第二氧化物半导体层132与栅极绝缘膜160之间的界面处相比，第二氧化物半导体层132与第三氧化物半导体层133之间的界面处更不容易发生载流子散射。由此，通过设置第三氧化物半导体层133，能够提高晶体管的场效应迁移率。
例如，第一氧化物半导体层131及第三氧化物半导体层133可以使用以比用于第二氧化物半导体层132的材料更高的原子数比包含Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf的材料。具体而言，第一氧化物半导体层131及第三氧化物半导体层133中的上述金属元素的原子个数比是第二氧化物半导体层132的1.5倍或更高，优选是2倍或更高，更优选是3倍或更高。上述元素与氧坚固地键合，所以具有抑制在氧化物半导体层中产生氧缺陷的功能。即，与第二氧化物半导体层132相比，在第一氧化物半导体层131及第三氧化物半导体层133中不容易产生氧缺陷。
注意，当第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的每一个是至少包含铟、锌及M(M为Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金属)的In-M-Zn氧化物，并且第一氧化物半导体层131具有In与M及Zn为x1∶y1∶z1的原子个数比，第二氧化物半导体层132具有In与M及Zn为x2∶y2∶z2的原子个数比，第三氧化物半导体层133具有In与M及Zn为x3∶y3∶z3的原子个数比时，y1/x1及y3/x3都优选大于y2/x2。y1/x1及y3/x3都是y2/x2的1.5倍或更高，优选为2倍或更高，更优选为3倍或更高。此时，当在第二氧化物半导体层132中y2大于或等于x2时，晶体管可以具有稳定的电特性。然而，当y2是x2的3倍或更高时，晶体管的场效应迁移率下降，因此，y2优选低于x2的3倍。
注意，在本说明书中，用于表示氧化物半导体层的组成的原子个数比还可以作为基材的原子个数比被使用。在通过利用作为靶材使用氧化物半导体材料的溅射法使氧化物半导体层沉积的情况下，根据溅射气体的种类或比例、靶材的密度或沉积条件，该氧化物半导体层的组成有可能与基材的靶材的组成不同。由此，在本说明书中，用于表示氧化物半导体层的组成的原子个数比还作为基材的原子个数比被使用。例如，在将溅射法用于沉积的情况下，还可以将In与Ga及Zn的原子个数比为1∶1∶1的In-Ga-Zn氧化物膜理解为作为靶材使用In与Ga及Zn的原子个数比为1∶1∶1的In-Ga-Zn氧化物材料而形成的In-Ga-Zn氧化物膜。
此外，在不考虑Zn及O的情况下，在第一氧化物半导体层131及第三氧化物半导体层133的每一个中，In的比率和M的比率分别优选为低于50原子％及高于或等于50原子％，更优选为低于25原子％及高于或等于75原子％。另外，在不考虑Zn及O的情况下，在第二氧化物半导体层132中，In的比率和M的比率分别优选为高于或等于25原子％及低于75原子％，更优选为高于或等于34原子％及低于66原子％。
第一氧化物半导体层131及第三氧化物半导体层133的厚度分别大于或等于1nm且小于或等于100nm，优选大于或等于3nm且小于或等于50nm。第二氧化物半导体层132的厚度大于或等于1nm且小于或等于200nm，优选大于或等于3nm且小于或等于100nm，更优选大于或等于3nm且小于或等于50nm。
对第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的每一个，例如可以使用包含铟、锌及镓的氧化物半导体。注意，第二氧化物半导体层132优选包含铟，因为可以使载流子迁移率得到提高。
注意，通过降低氧化物半导体层中的杂质浓度而使氧化物半导体层成为本征或实质上本征，可以有效地对将氧化物半导体层用作其沟道的晶体管赋予稳定的电特性。“实质上本征”是指氧化物半导体层具有低于1×1017/cm3，优选低于1×1015/cm3，更优选低于1×1013/cm3的载流子密度的状态。
此外，在氧化物半导体层中，氢、氮、碳、硅以及主要成分以外的金属元素是杂质。例如，氢和氮形成施主能级而增高载流子密度，并且，硅形成氧化物半导体层中的杂质能级。该杂质能级被用作陷阱，而有可能导致晶体管的电特性劣化。由此，优选降低第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133中及各层之间的界面处的杂质浓度。
为了使氧化物半导体层成为本征或实质上本征，在SIMS(Secondary Ion MassSpectrometry：二次离子质谱)中，例如，在氧化物半导体层的某个深度处或氧化物半导体层的一区域中，硅浓度优选低于1×1019原子/cm3，更优选低于5×1018原子/cm3，进一步优选低于1×1018原子/cm3。另外，在氧化物半导体层的某个深度处或氧化物半导体层的一区域中，氢浓度优选低于或等于2×1020原子/cm3，更优选低于或等于5×1019原子/cm3，进一步优选低于或等于1×1019原子/cm3，还进一步优选低于或等于5×1018原子/cm3。此外，在氧化物半导体层的某个深度处或氧化物半导体层的一区域中，氮浓度优选低于5×1019原子/cm3，更优选低于或等于5×1018原子/cm3，进一步优选低于或等于1×1018原子/cm3，还进一步优选低于或等于5×1017原子/cm3。
在氧化物半导体层包含结晶的情况下，当硅或碳的浓度高时，氧化物半导体层的结晶性可能会降低。为了防止氧化物半导体层的结晶性降低，例如，在氧化物半导体层的某个深度处或氧化物半导体层的一区域中，硅浓度可以低于1×1019原子/cm3，优选低于5×1018原子/cm3，更优选低于1×1018原子/cm3。此外，例如，在氧化物半导体层的某个深度处或氧化物半导体层的一区域中，碳浓度可以低于1×1019原子/cm3，优选低于5×1018原子/cm3，更优选低于1×1018原子/cm3。
将上述被高度纯化的氧化物半导体层用于沟道形成区的晶体管具有极低的关态电流(off-state current)。在源极与漏极之间的电压被设定为0.1V、5V或10V左右的情况下，例如，可以使在晶体管的沟道宽度上被归一化的关态电流降低到几yA/μm至几zA/μm。
注意，作为晶体管的栅极绝缘膜，在许多情况下使用包含硅的绝缘膜，因此，出于上述理由，优选的是，如本发明的一个实施方式的晶体管，氧化物半导体层的用作沟道的区域不与栅极绝缘膜接触。在沟道被形成在栅极绝缘膜与氧化物半导体层之间的界面处的情况下，在该界面处发生载流子散射，由此，在有些情况下晶体管的场效应迁移率得到降低。从上述观点还看出，优选使氧化物半导体层的用作沟道的区域与栅极绝缘膜分开。
因此，通过设置具有第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的叠层结构的氧化物半导体层130，能够将沟道形成在第二氧化物半导体层132中，由此，晶体管能够具有高场效应迁移率及稳定的电特性。
在第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的能带结构中，导带底的能量连续地变化。这还可以从如下事实来理解：第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的组成相互接近，并且在第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133中，氧容易扩散。由此，虽然第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133即使具有不同的组成且形成叠层体，也具有连续的物理性质。在附图中，该层叠体的各氧化物半导体层之间的界面由虚线被示出。
包含相同的主要成分的层被层叠的氧化物半导体层130被形成，以不仅具有简单的叠层结构，还具有连续接合(在此，尤其是各层之间的导带底的能量连续地变化的U型的阱结构)。换言之，形成叠层结构使得在各界面处不存在形成捕获中心或复合中心等缺陷能级的杂质。若杂质存在于被层叠的氧化物半导体层之间，就会失去能带的连续性，并且载流子被俘获或复合而消失。
例如，可以将In与Ga及Zn的原子个数比为1∶3∶2、1∶3∶3、1∶3∶4、1∶3∶6、1∶6∶4或1∶9∶6的In-Ga-Zn氧化物用于第一氧化物半导体层131及第三氧化物半导体层133，并可以将In与Ga及Zn的原子个数比为1∶1∶1、5∶5∶6或3∶1∶2的In-Ga-Zn氧化物用于第二氧化物半导体层132。
氧化物半导体层130中的第二氧化物半导体层132被用作阱(well)，所以在包括氧化物半导体层130的晶体管中沟道形成在第二氧化物半导体层132中。注意，由于该导带底的能量连续地变化，因此还可以将氧化物半导体层130称为U型阱。另外，还可以将具有这种结构的沟道称为埋入的沟道。
注意，起因于杂质或缺陷的陷阱能级有可能被形成在氧化硅膜等绝缘膜与第一氧化物半导体层131及第三氧化物半导体层133的每一个之间的界面附近。因为第一氧化物半导体层131及第三氧化物半导体层133的存在，所以可以使第二氧化物半导体层132远离该陷阱能级。
然而，当第一氧化物半导体层131的导带底与第二氧化物半导体层132的导带底之间的能量差以及第三氧化物半导体层133的导带底与第二氧化物半导体层132的导带底之间的能量差较小时，第二氧化物半导体层132中的电子可以越过该能量差而到达陷阱能级。当电子被俘获在陷阱能级中时，在与绝缘膜的界面处产生负的固定电荷，使得晶体管的阈值电压向正方向漂移。
因此，为了减少晶体管的阈值电压的变动，在第二氧化物半导体层132的导带底与第一氧化物半导体层131及第三氧化物半导体层133的每一个的导带底之间至少需要一定值的能量差。该能量差都优选高于或等于0.1eV，更优选高于或等于0.15eV。
注意，第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133优选包括结晶部。尤其是，当使用c轴取向结晶时，晶体管能够具有稳定的电特性。
在将In-Ga-Zn氧化物用于氧化物半导体层130的情况下，优选的是，第三氧化物半导体层133包含的In少于第二氧化物半导体层132，以防止In扩散到栅极绝缘膜。
对源电极层140、漏电极层150、第一布线145、第二布线155以及第三布线175优选使用容易与氧键合的导电材料。例如，可以使用Al、Cr、Cu、Ta、Ti、Mo或W。在上述材料之中，特别优选使用容易与氧键合的Ti或者具有高熔点而允许后续工序温度相对较高的W。注意，容易与氧键合的导电材料在其范畴内包括氧容易向其扩散的材料。注意，第一布线145、第二布线155以及第三布线175分别可以为如Ti/Al/Ti的叠层。
另外，根据需要可以使用不容易与氧键合的导电材料。例如，可以使用由包含氮化钽、氮化钛、金、铂、钯或钌的材料形成的单层或者这些导电材料与上述容易与氧键合的导电材料的叠层。
当容易键合于氧的导电材料与氧化物半导体层接触时，发生氧化物半导体层中的氧扩散到容易键合于氧的导电材料的现象。该现象在温度高时显著地发生。因此，通过晶体管的制造工序中的加热工序使氧缺陷产生在氧化物半导体层的与源电极层及漏电极层的每一个之间的界面附近的区域中。该氧缺陷键合于包含在膜中的微量的氢，因此该区域容易变成n型。由此，可以将该n型区域用作晶体管的源极或漏极。
在图5的晶体管的放大截面图(表示沟道长度方向上的截面的一部分，该一部分在源电极层140附近)中示出上述n型区域。在第一氧化物半导体层131及第二氧化物半导体层132中由虚线表示的界线135是本征半导体区域与n型半导体区域之间的界线。在第一氧化物半导体层131及第二氧化物半导体层132中，源电极层140及第一布线145附近的区域成为n型区域。界线135在这里示意性地被示出，但实际上该界线在有些情况下不明确。虽然图5示出界线135的一部分在第二氧化物半导体层132中在横向方向上延伸的状态，但在有些情况下，被夹在源电极层140与基底绝缘膜120之间的第一氧化物半导体层131及第二氧化物半导体层132中的区域在厚度方向上完全变成n型。
在本发明的一个实施方式中，第一布线145及第二布线155以侧面接触的方式连接于第一氧化物半导体层131及第二氧化物半导体层132，而可以扩大形成在第一氧化物半导体层131及第二氧化物半导体层132中的n型区域。该n型区域被用作晶体管的源极(或漏极)。当扩大该n型区域时，可以降低沟道形成区与源电极(或漏电极)之间或者沟道形成区与第一布线145(或第二布线155)之间的串联电阻，而可以提高晶体管的电特性。
在形成沟道长度极短的晶体管的情况下，因上述氧缺陷的产生而被形成的n型区域有可能在晶体管的沟道长度方向上延伸。在此情况下，晶体管的电特性发生变化，例如，阈值电压漂移或者难以以栅极电压控制晶体管的开启状态及关闭状态(此时晶体管被开启)。因此，当形成沟道长度极短的晶体管时，不一定优选将容易与氧键合的导电材料用于源电极层及漏电极层。
在这种情况下，可以将比上述材料更不容易键合于氧的导电材料用于源电极层140及漏电极层150。作为该不容易键合于氧的导电材料，例如可以使用包含氮化钽、氮化钛、金、铂、钯或钌的材料等。注意，在该导电材料与第二氧化物半导体层132接触的情况下，源电极层140及漏电极层150都可以具有该不容易键合于氧的导电材料与上述容易键合于氧的导电材料被层叠的结构。
栅极绝缘膜160可以使用包含氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽中的一种或更多的绝缘膜形成。栅极绝缘膜160可以是包含上述材料的叠层。
作为栅电极层170，可以采用使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Ta或W等形成的导电膜。该栅电极层可以是包含上述材料的叠层。或者，可以将包含氮的导电膜用于该栅电极层。
氧化铝膜优选被包含在栅极绝缘膜160中及栅电极层170上的绝缘层180中。氧化铝膜具有防止氢及水分等杂质与氧这两者的侵入的高遮蔽效果(阻挡效果)。因此，可以适当地将氧化铝膜用作保护膜，该保护膜在晶体管的制造工序之中及之后，防止引起晶体管的电特性的变动的氢或水分等杂质混入氧化物半导体层130，防止氧化物半导体层130的主要成分材料的氧从氧化物半导体层中释放出，并且，防止氧不必要地从基底绝缘膜120中释放出。此外，可以使包含于氧化铝膜的氧扩散到氧化物半导体层中。
另外，绝缘层185优选被形成在绝缘层180上。该绝缘层185可以使用包含氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽中的一种或更多的绝缘膜形成。该绝缘层185可以是包含上述材料的叠层。
在此，绝缘层185优选包含过剩氧。包含过剩氧的绝缘层是指因加热处理等而能够释放氧的绝缘层。该包含过剩氧的绝缘层优选是在热脱附谱分析中换算为氧原子时的氧的释放量为1.0×1019原子/cm3或更多的膜。从该绝缘层释放的氧可以经由栅极绝缘膜160扩散到氧化物半导体层130中的沟道形成区，所以能够用氧填补形成在沟道形成区中的氧缺陷。如此，能够使晶体管的电特性稳定。
为了实现半导体装置的高度集成化，需要晶体管的微型化。但是，已知晶体管的微型化引起晶体管的电特性的劣化。尤其是，沟道宽度的缩短直接导致的通态电流的减少较显著。
然而，在本发明的一个实施方式的晶体管中，如上所述，以覆盖其中沟道被形成的第二氧化物半导体层132的方式形成第三氧化物半导体层133，并且，沟道形成层与栅极绝缘膜不接触。因此，可以减少在其中沟道被形成的第二氧化物半导体层132与栅极绝缘膜之间的界面处产生的载流子的散射，而可以提高晶体管的场效应迁移率。
如图6A和6B的沟道宽度方向上的截面图所示，在具有沟道宽度方向上的第二氧化物半导体层132的顶面的长度(WT)与该氧化物半导体层的厚度相同或小于该厚度的结构时，特别可以提高本发明的一个实施方式的晶体管的电特性。注意，如图6A所示，在沟道宽度方向上的截面中，第二氧化物半导体层132可以具有锥形的侧面及具有平坦部的顶面。或者，如图6B所示，该第二氧化物半导体层132可以具有锥形的侧面及具有曲率的顶面。
在如图6A和6B所示的晶体管那样WT足够小的情况下，例如，从栅电极层170施加到第二氧化物半导体层132的侧面的电场被供应到整个第二氧化物半导体层132，由此，在第二氧化物半导体层132的侧面和顶面相等地形成沟道。
在如图6A和6B所示的沟道区137被形成在晶体管中的情况下，可以将沟道宽度定义为WT和沟道宽度方向上的第二氧化物半导体层132的侧面的长度(WS1及WS2)的总和(即，WT+WS1+WS2)，并且通态电流根据该沟道宽度流过该晶体管。在WT足够小的情况下，电流流过整个第二氧化物半导体层132。
换言之，由于图6A和6B所示的晶体管具有抑制载流子散射的效果及扩大有效沟道宽度的效果，因此图6A和6B所示的晶体管具有比现有的晶体管更高的通态电流。
注意，当由WS表示WS1和WS2(WS1＝WS2＝WS)时，为了高效地增大晶体管的通态电流，要满足0.3WS≤WT≤3WS(WT大于或等于0.3WS且小于或等于3WS)的关系。另外，WT/WS优选大于或等于0.5且小于或等于1.5，更优选大于或等于0.7且小于或等于1.3。在WT/WS＞3的情况下，S值以及关态电流有可能增大。
如上所述，通过使用本发明的一个实施方式的晶体管，即便在晶体管被微型化时也能够获得足够高的通态电流。
在本发明的一个实施方式的晶体管中，将第二氧化物半导体层132形成于第一氧化物半导体层131上，以不容易形成界面态。此外，因为第二氧化物半导体层132是三层结构中的中间层，所以杂质不会从上下方混入第二氧化物半导体层132。由于第二氧化物半导体层132被第一氧化物半导体层131及第三氧化物半导体层133包围，因此不仅可以增大上述晶体管的通态电流，还可以使阈值电压稳定化并使S值(亚阈值)减少。由此，可以降低Icut(栅极电压VG为0V时的电流)，而可以降低功耗。另外，晶体管的阈值电压变稳定，所以可以提高半导体装置的长期可靠性。
如图7所示，本发明的一个实施方式的晶体管可以在氧化物半导体层130与衬底110之间包括导电膜172。当将该导电膜用作第二栅电极时，能够进一步增加通态电流并控制阈值电压。为了增大通态电流，例如，将栅电极层170和导电膜172设定为具有相同的电位，并作为双栅晶体管驱动该晶体管。另外，为了控制阈值电压，将与栅电极层170的电位不同的恒电位供应到导电膜172。
本实施方式可以与本说明书中的其他实施方式及实施例适当地组合。
实施方式2
在本实施方式中，参照图9A至9C、图10A及10B以及图11A及11B对实施方式1所说明的图1A和1B所示的晶体管100的制造方法进行说明。
作为衬底110，可以使用玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等。或者，可以使用由硅或碳化硅等形成的单晶半导体衬底或多晶半导体衬底、由硅锗等形成的化合物半导体衬底、绝缘体上硅片(SOI)衬底等。并且，可以使用还设置有半导体元件的上述衬底。
作为基底绝缘膜120可以通过等离子体化学气相沉积(CVD)法或溅射法等形成氧化铝、氧化镁、氧化硅、氧氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽等的氧化物绝缘膜；氮化硅、氮氧化硅、氮化铝、氮氧化铝等的氮化物绝缘膜；或者混合上述材料而成的膜。或者，可以使用包含上述材料的叠层，并且至少基底绝缘膜120的上层优选使用可以对氧化物半导体层130供应氧的包含过剩氧的材料形成，该基底绝缘膜120的上层与氧化物半导体层130接触。
可以利用离子注入法、离子掺杂法、等离子体浸没离子注入法等将氧添加到基底绝缘膜120。通过添加氧，可以更容易地将氧从基底绝缘膜120供应到氧化物半导体层130中。
在衬底110的表面由绝缘体构成且杂质的扩散不会影响到后面形成的氧化物半导体层130的情况下，不一定要设置基底绝缘膜120。
接着，通过溅射法、CVD法、MBE法、原子层沉积(ALD)法或PLD法在基底绝缘膜120上沉积将成为第一氧化物半导体层131的第一氧化物半导体膜331及将成为第二氧化物半导体层132的第二氧化物半导体膜332。
第一氧化物半导体膜331及第二氧化物半导体膜332优选使用包括装载闭锁室的多室沉积装置(例如，溅射装置)以不暴露于大气的方式连续地层叠。优选的是，在溅射装置中的各处理室中，能够使用低温泵等吸附真空泵进行高真空抽气(抽气到5×10-7Pa至1×10-4Pa左右)且能够将其上沉积有膜的衬底加热到100℃或更高，优选为500℃或更高，以尽可能地去除充当氧化物半导体的杂质的水等。或者，优选组合涡轮分子泵和冷阱来防止将包含碳成分或水分等的气体从排气系统倒流到处理室内。
为了获得高纯度本征的氧化物半导体，不仅需要对处理室进行高真空抽气，还需要高纯度的溅射气体。被用作溅射气体的氧气体或氩气体被高度纯化以具有-40℃或更低，优选为-80℃或更低，更优选为-100℃或更低的露点，所以能够尽可能地防止水分等混入氧化物半导体层。
第一氧化物半导体膜331、第二氧化物半导体膜332及将成为在后面的工序中所形成的第三氧化物半导体层133的第三氧化物半导体膜333可以使用实施方式1所说明的材料。例如，可以将In、Ga及Zn的原子个数比为1∶3∶6、1∶3∶4、1∶3∶3或1∶3∶2的In-Ga-Zn氧化物用于第一氧化物半导体膜331，可以将In、Ga及Zn的原子个数比为1∶1∶1、5∶5∶6或3∶1∶2的In-Ga-Zn氧化物用于第二氧化物半导体膜332，并可以将In、Ga及Zn的原子个数比为1∶3∶6、1∶3∶4、1∶3∶3或1∶3∶2的In-Ga-Zn氧化物用于第三氧化物半导体膜333。
可用于第一氧化物半导体膜331、第二氧化物半导体膜332及第三氧化物半导体膜333的每一个的氧化物半导体优选至少包含铟(In)或锌(Zn)。或者，优选包含In和Zn这两者。为了减少包括该氧化物半导体的晶体管的电特性的偏差，除了In和/或Zn以外，优选还包含稳定剂(stabilizer)。
作为稳定剂的例子，有镓(Ga)、锡(Sn)、铪(Hf)、铝(Al)或锆(Zr)等。作为稳定剂的其他例子，有镧系元素如镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)等。
作为氧化物半导体，例如可以使用如下：氧化铟、氧化锡、氧化锌、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，例如，在这里“In-Ga-Zn氧化物”是指作为主要成分包含In、Ga和Zn的氧化物。In-Ga-Zn氧化物可以包含In、Ga及Zn以外的金属元素。此外，在本说明书中，还将使用In-Ga-Zn氧化物形成的膜称为IGZO膜。
或者，可以使用以InMO3(ZnO)m(m＞0，其中m不是整数)表示的材料。注意，M表示选自Ga、Y、Zr、La、Ce和Nd中的一种或更多的金属元素。或者，也可以使用以In2SnO5(ZnO)n(n＞0，其中n是整数)表示的材料。
注意，如在实施方式1中详细地说明那样，以使其电子亲和势大于第一氧化物半导体层131及第三氧化物半导体层133的方式形成第二氧化物半导体层132。
氧化物半导体层分别优选利用溅射法形成。作为溅射法，可以使用RF溅射法、DC溅射法、AC溅射法等。
在使用In-Ga-Zn氧化物的情况下，例如可以将In、Ga及Zn的原子个数比为1∶1∶1、2∶2∶1、2∶2∶3、3∶1∶2、5∶5∶6、1∶3∶2、1∶3∶3、1∶3∶4、1∶3∶6、1∶4∶3、1∶5∶4、1∶6∶6、1∶6∶4、1∶9∶6、1∶1∶4和1∶1∶2中的任一的材料用于第一氧化物半导体膜331、第二氧化物半导体膜332及/或第三氧化物半导体膜333。
注意，例如，在以In∶Ga∶Zn＝a∶b∶c(a+b+c＝1)的原子个数比包含In、Ga及Zn的氧化物的组成位于以In∶Ga∶Zn＝A∶B∶C(A+B+C＝1)的原子个数比包含In、Ga及Zn的氧化物的组成附近的情况下，例如，a、b、c满足如下关系：(a-A)2+(b-B)2+(c-C)2≤r2，并且r可以是0.05。这同样适用于其他氧化物。
第二氧化物半导体膜332的铟含量优选多于第一氧化物半导体膜331及第三氧化物半导体膜333的铟含量。在氧化物半导体中，重金属的s轨道主要有助于载流子传输，并在增加氧化物半导体中的In的比率时，s轨道的重叠可能会增加。由此，In的比率高于Ga的比率的氧化物具有比In的比率等于或低于Ga的比率的氧化物高的迁移率。为此，通过将铟含量多的氧化物用于第二氧化物半导体膜332，可以实现高迁移率的晶体管。
下面，对氧化物半导体膜的结构进行说明。
注意，在本说明书中，“平行”表示两条直线所形成的角度大于或等于-10°且小于或等于10°的情况，因此还包括该角度大于或等于-5°且小于或等于5°的情况。此外，“垂直”表示两条直线所形成的角度大于或等于80°且小于或等于100°的情况，因此包括该角度大于或等于85°且小于或等于95°的情况。
在本说明书中，三方晶系和菱方晶系包括在六方晶系。
氧化物半导体膜大致被分为非单晶氧化物半导体膜和单晶氧化物半导体膜。非单晶氧化物半导体膜包括c轴取向结晶氧化物半导体(CAAC-OS：C-Axis AlignedCrystalline Oxide Semiconductor)膜、多晶氧化物半导体膜、微晶氧化物半导体膜、非晶氧化物半导体膜等。
首先，对CAAC-OS膜进行说明。
CAAC-OS膜是包含多个结晶部的氧化物半导体膜之一，大部分的结晶部都容纳于一边短于100nm的立方体内。因此，有包括在CAAC-OS膜中的结晶部容纳于一边短于10nm、短于5nm或短于3nm的立方体内的情况。
在CAAC-OS膜的透射电子显微镜(TEM)图像中，没有清楚地观察到结晶部之间的边界，即为晶界(grain boundary)。因此，在CAAC-OS膜中，不容易发生起因于晶界的电子迁移率的降低。
根据从大致平行于样品面的方向观察的CAAC-OS膜的TEM图像(截面TEM图像)可知在结晶部中金属原子排列为层状。各金属原子层具有反映了在其上形成有CAAC-OS膜的面(以下，将该在其上形成有CAAC-OS膜的面称为形成面)或CAAC-OS膜的顶面的形状，且以平行于CAAC-OS膜的形成面或顶面的方式排列。
另一方面，根据从大致垂直于样品面的方向观察的CAAC-OS膜的TEM图像(平面TEM图像)可知在结晶部中金属原子排列为三角形状或六角形状。但是，在不同的结晶部之间金属原子的排列没有规律性。
由截面TEM图像及平面TEM图像的结果可知，CAAC-OS膜的结晶部具有取向性。
使用X射线衍射(XRD)装置对CAAC-OS膜进行结构分析。例如，当利用out-of-plane法分析包括InGaZnO4结晶的CAAC-OS膜时，在衍射角(2θ)为31°附近时常出现峰值。该峰值来源于InGaZnO4结晶的(009)面，这表示CAAC-OS膜中的结晶具有c轴取向性，并且c轴在大致垂直于CAAC-OS膜的形成面或顶面的方向上取向。
另一方面，当利用从大致垂直于c轴的方向使X射线入射到样品的in-plane法分析CAAC-OS膜时，在2θ为56°附近时常出现峰值。该峰值来源于InGaZnO4结晶的(110)面。在此，将2θ固定在56°附近并在以样品面的法线向量为轴(轴)旋转样品的条件下进行分析(扫描)。在该样品是InGaZnO4的单晶氧化物半导体膜的情况下，出现六个峰值。该六个峰值来源于相等于(110)面的结晶面。另一方面，在为CAAC-OS膜的情况下，即便在2θ被固定在56°附近的状态下进行扫描也不能清楚地观察到峰值。
根据上述结果可知，在具有c轴取向性的CAAC-OS膜中，虽然a轴及b轴的方向在结晶部之间不同，但是c轴在平行于形成面的法线向量或顶面的法线向量的方向上取向。因此，在上述截面TEM图像中观察到的排列为层状的各金属原子层相当于与结晶的a-b面平行的面。
注意，结晶部在沉积CAAC-OS膜的同时被形成或通过加热处理等晶化处理被形成。如上所述，结晶的c轴在平行于形成面的法线向量或顶面的法线向量的方向上取向。由此，例如，在CAAC-OS膜的形状因蚀刻等而变化的情况下，该c轴不一定平行于CAAC-OS膜的形成面的法线向量或顶面的法线向量。
此外，CAAC-OS膜中的结晶度不一定均匀。例如，在CAAC-OS膜的结晶生长从CAAC-OS膜的顶面附近发生的情况下，顶面附近的结晶度在有些情况下高于形成面附近的结晶度。另外，当对CAAC-OS膜添加杂质时，被添加杂质的区域的结晶性会发生变化，并且CAAC-OS膜中的结晶度根据区域而不同。
注意，当利用out-of-plane法分析具有InGaZnO4结晶的CAAC-OS膜时，除了在31°附近的2θ的峰值之外，还可以在36°附近观察到2θ的峰值。36°附近的2θ的峰值表示不具有c轴取向性的结晶被包括在CAAC-OS膜的一部分中。优选的是，在CAAC-OS膜中在31°附近出现2θ的峰值而在36°附近不出现2θ的峰值。
CAAC-OS膜是杂质浓度低的氧化物半导体膜。杂质是氧化物半导体膜的主要成分之外的元素诸如氢、碳、硅或过渡金属元素。尤其是，与氧的键合力比氧化物半导体膜所包含的金属元素更强的元素诸如硅通过从氧化物半导体膜夺取氧而打乱氧化物半导体膜的原子排列，而导致结晶性的降低。另外，铁或镍等重金属、氩或二氧化碳等的原子半径(或分子半径)大，所以当被包含在氧化物半导体膜中时，打乱氧化物半导体膜的原子排列，而导致结晶性的降低。注意，包含在氧化物半导体膜中的杂质有可能被用作载流子陷阱或载流子发生源。
此外，CAAC-OS膜是缺陷态密度低的氧化物半导体膜。例如，氧化物半导体膜中的氧缺陷在氢被俘获于其中时在有些情况下会成为载流子陷阱或载流子发生源。
杂质浓度低且缺陷态密度低(氧缺陷的数量少)的状态被称为高纯度本征的状态或实质上高纯度本征的状态。高纯度本征或实质上高纯度本征的氧化物半导体膜中的载流子发生源少，因此可以具有较低的载流子密度。由此，包括该氧化物半导体膜的晶体管很少具有负的阈值电压(常导通(normally-on))。高纯度本征或实质上高纯度本征的氧化物半导体膜中的载流子陷阱较少。因此，包括该氧化物半导体膜的晶体管的电特性变动小，并且其可靠性高。被氧化物半导体膜中的载流子陷阱俘获的电荷到被释放需要长时间，而有可能像固定电荷那样动。由此，包括杂质浓度高且缺陷态密度高的氧化物半导体膜的晶体管在有些情况下具有不稳定的电特性。
通过在晶体管中使用CAAC-OS膜，起因于可见光或紫外光的照射的晶体管的电特性的变动小。
接下来，对微晶氧化物半导体膜进行说明。
在利用TEM得到的图像中，在有些情况下不能明确地观察到微晶氧化物半导体中的结晶部。在大多数情况下，微晶氧化物半导体膜中的结晶部的尺寸大于或等于1nm且小于或等于100nm或大于或等于1nm且小于或等于10nm。尤其将包含其尺寸大于或等于1nm且小于或等于10nm，或者大于或等于1nm且小于或等于3nm的微晶的纳米晶(nc：nanocrystal)的氧化物半导体膜称为纳米晶氧化物半导体(nc-OS：nanocrystalline OxideSemiconductor)膜。在利用TEM得到的nc-OS膜的图像中，例如，在有些情况下不能明确地观察到晶界。
在nc-OS膜中，微小的区域(例如是，其尺寸大于或等于1nm且小于或等于10nm的区域，尤其是其尺寸大于或等于1nm且小于或等于3nm的区域)具有周期性的原子排列。另外，在nc-OS膜中，在不同的结晶部之间没有晶体取向的规律性，由此，在膜整体上观察不到取向性。因此，在有些情况下，根据分析方法nc-OS膜无法与非晶氧化物半导体膜区分开来。例如，当利用使用其束径比结晶部大的X射线的XRD装置通过out-of-plane法对nc-OS膜进行结构分析时，没有出现表示结晶面的峰值。此外，在使用其束径比结晶部大(例如，大于或等于50nm)的电子束获得的nc-OS膜的电子衍射图案(还称为选区电子衍射图案)中，观察到光晕图案。另一方面，在使用其束径接近于结晶部的直径或者小于或等于结晶部的直径(例如，大于或等于1nm且小于或等于30nm)的电子束获得的nc-OS膜的纳米束电子衍射图案中，观察到斑点。在有些情况下，在nc-OS膜的纳米束电子衍射图案中，观察到圆形(环状)的亮度高的区域。并且，在nc-OS膜的纳米束电子衍射图案中，在有些情况下，在环状的区域内观察到多个斑点。
由于nc-OS膜是其规律性比非晶氧化物半导体膜高的氧化物半导体膜，因此nc-OS膜具有比非晶氧化物半导体膜低的缺陷态密度。然而，在nc-OS膜中在不同的结晶部之间没有晶体取向的规律性，因此，nc-OS膜具有比CAAC-OS膜高的缺陷态密度。
注意，例如，氧化物半导体膜可以是包括非晶氧化物半导体膜、微晶氧化物半导体膜和CAAC-OS膜中的两个或更多的叠层膜。
CAAC-OS膜例如可以使用多晶的氧化物半导体溅射靶材通过溅射法被沉积。当离子碰撞到该溅射靶材时，包含在溅射靶材中的结晶区域可能会沿着a-b面从该靶材分离，换言之，具有平行于a-b面的面的溅射粒子(平板状的溅射粒子或颗粒状的溅射粒子)可能会从该靶材剥离。在此情况下，该平板状或颗粒状的溅射粒子带电，因此该溅射粒子不在等离子体中聚集而在保持结晶状态的情况下到达衬底，由此可以形成CAAC-OS膜。
在第二氧化物半导体膜332使用In-M-Zn氧化物(M是Ga、Y、Zr、La、Ce或Nd)形成，并且被用于形成第二氧化物半导体膜332的溅射靶材中的In、M及Zn的原子个数比为a1∶b1∶c1的情况下，a1/b1优选大于或等于1/3且小于或等于6，更优选大于或等于1且小于或等于6，并且，c1/b1优选大于或等于1/3且小于或等于6，更优选大于或等于1且小于或等于6。注意，当c1/b1大于或等于1且小于或等于6时，作为第二氧化物半导体膜332容易形成CAAC-OS膜。靶材中的In、M及Zn的原子个数比的典型例子为1∶1∶1、3∶1∶2及5∶5∶6。
在第一氧化物半导体膜331及第三氧化物半导体膜333分别使用In-M-Zn氧化物(M是Ga、Y、Zr、La、Ce或Nd)形成，并且被用于形成第一氧化物半导体膜331及第三氧化物半导体膜333的溅射靶材中的In、M及Zn的原子个数比为a2∶b2∶c2的情况下，a2/b2优选小于a1/b1，并且，c2/b2优选大于或等于1/3且小于或等于6，更优选大于或等于1且小于或等于6。注意，当c2/b2大于或等于1且小于或等于6时，作为第一氧化物半导体膜331及第三氧化物半导体膜333容易形成CAAC-OS膜。靶材中的In、M及Zn的原子个数比的典型例子为1∶3∶2、1∶3∶3、1∶3∶4及1∶3∶6。
第一加热处理可以在形成第二氧化物半导体膜332之后进行。第一加热处理可以在惰性气体气氛中、在包含10ppm或更多的氧化气体的气氛中或在减压下且在高于或等于250℃且低于或等于650℃，优选高于或等于300℃且低于或等于500℃的温度下进行。或者，第一加热处理可以以如下方法进行：在惰性气体气氛中进行加热处理，然后在包含10ppm或更多的氧化气体的气氛中进行另一个加热处理以便填补脱离了的氧。通过进行第一加热处理，可以提高第二氧化物半导体膜332的结晶性，并且可以从基底绝缘膜120及第一氧化物半导体膜331中去除氢及水等杂质。注意，第一加热处理可以在用来形成后述的第一氧化物半导体层131及第二氧化物半导体层132的蚀刻后进行。
接着，在第二氧化物半导体膜332上形成第一导电膜340。第一导电膜340可以使用Al、Cr、Cu、Ta、Ti、Mo、W或者作为主要成分包含上述金属的合金材料。例如，通过溅射法或CVD法等形成厚度为5nm至25nm的钨膜。
接着，在第一导电膜340上形成第一抗蚀剂掩模400(参照图8A)。优选的是，例如，通过使用电子束曝光、液浸曝光或EUV曝光的光刻工序形成第一抗蚀剂掩模400。通过采用这种工序，可以形成具有极为微细的形状的第一抗蚀剂掩模400。
接着，作为掩模使用第一抗蚀剂掩模400选择性地对第一导电膜340进行蚀刻，由此形成具有与第一抗蚀剂掩模400的顶面形状同样的顶面形状的第一导电层341。
在此，将第一导电层341用作硬掩模。在蚀刻工序中，抗蚀剂掩模的形状因为变质及减薄而发生变化。因此，当仅用抗蚀剂掩模形成第二氧化物半导体层132及第一氧化物半导体层131时，第二氧化物半导体层132及第一氧化物半导体层131会反映所变形的抗蚀剂掩模的形状，因此无法具有所希望的形状。当将第一导电层341用作硬掩模时，就可以将第二氧化物半导体层132及第一氧化物半导体层131形成为所希望的形状。
选择性地对第二氧化物半导体膜332及第一氧化物半导体膜331进行蚀刻，由此形成第二氧化物半导体层132及第一氧化物半导体层131(参照图8B)。注意，通过对第一氧化物半导体膜331进行过蚀刻，可以使基底绝缘膜120被部分蚀刻。
接着，通过与第一抗蚀剂掩模400同样的方法在第一导电层341上形成第二抗蚀剂掩模。然后，作为掩模使用该第二抗蚀剂掩模选择性地对第一导电层341进行蚀刻，由此形成源电极层140及漏电极层150(参照图8C)。注意，可以对第一导电层341进行过蚀刻以使第二氧化物半导体层132被部分蚀刻。
接着，在第一氧化物半导体层131、第二氧化物半导体层132、源电极层140以及漏电极层150上形成将成为第三氧化物半导体层133的第三氧化物半导体膜333。
注意，第二加热处理可以在形成第三氧化物半导体膜333之后进行。第二加热处理可以在与第一加热处理同样的条件下进行。通过进行第二加热处理，可以从第三氧化物半导体膜333、第一氧化物半导体层131及第二氧化物半导体层132中去除氢及水等杂质。
接着，在第三氧化物半导体膜333上形成将成为栅极绝缘膜160的绝缘膜360。绝缘膜360可以使用氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽等形成。绝缘膜360可以是包含上述材料的叠层。绝缘膜360可以利用溅射法、CVD法、MBE法、ALD法或PLD法等形成。
接着，在绝缘膜360上形成将成为栅电极层170的第二导电膜370(参照图9A)。第二导电膜370可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Ta、W或作为主要成分包含上述金属的合金材料。第二导电膜370可以利用溅射法或CVD法等形成。可以将包括包含上述材料的导电膜与包含氮的导电膜的叠层或者包含氮的导电膜用于第二导电膜370。
之后，在第二导电膜370上形成第三抗蚀剂掩模，并使用该第三抗蚀剂掩模选择性地对第二导电膜370进行蚀刻，来形成栅电极层170。
然后，作为掩模使用栅电极层170选择性地对绝缘膜360进行蚀刻，来形成栅极绝缘膜160。
接着，作为掩模使用栅电极层170或者栅极绝缘膜160对第三氧化物半导体膜333进行蚀刻，来形成第三氧化物半导体层133(参照图9B)。
第二导电膜370、绝缘膜360以及第三氧化物半导体膜333可以分别或连续地被蚀刻。另外，作为蚀刻方法可以使用干蚀刻或湿蚀刻，也可以分别选择适当的蚀刻方法。
接着，在源电极层140、漏电极层150及栅电极层170上形成绝缘层180及绝缘层185(参照图9C)。绝缘层180及绝缘层185可以分别使用与基底绝缘膜120同样的材料及方法形成。尤其是，优选将氧化铝用于绝缘层180。
可以利用离子注入法、离子掺杂法、等离子体浸没离子注入法等将氧添加到绝缘层180和/或绝缘层185。通过添加氧，可以更容易地将氧从绝缘层180和/或绝缘层185供应到氧化物半导体层130中。
接着，可以进行第三加热处理。第三加热处理可以在与第一加热处理同样的条件下进行。通过进行第三加热处理，容易使过剩氧从基底绝缘膜120、栅极绝缘膜160、绝缘层180及绝缘层185释放出，由此可以降低氧化物半导体层130中的氧缺陷。
接着，在绝缘层185上形成第四抗蚀剂掩模，使用该第四该抗蚀剂掩模选择性地对绝缘层185、绝缘层180、源电极层140、漏电极层150、第二氧化物半导体层132以及第一氧化物半导体层131进行蚀刻，由此形成第一开口147和第二开口157(参照图10A)。此时，图2A所示的第三开口177也被形成。
注意，绝缘层185、绝缘层180、源电极层140、漏电极层150、第二氧化物半导体层132以及第一氧化物半导体层131可以分别或连续地被蚀刻。另外，作为蚀刻方法可以使用干蚀刻或湿蚀刻，也可以分别选择适当的蚀刻方法。
此时，通过控制蚀刻条件，可以制造具有图3A至3C所示的不同的结构的晶体管。
之后，形成第一布线145和第二布线155以覆盖第一开口147和第二开口157。第二氧化物半导体层132和源电极层140电连接于第一布线145，并且第二氧化物半导体层132和漏电极层150电连接于第二布线155(参照图10B)。此时，形成第三布线175以覆盖图2A所示的第三开口177，并使该第三布线175电连接于栅电极层170。
注意，第一布线145、第二布线155以及第三布线175可以使用与源电极层140、漏电极层150或者栅电极层170同样的材料及方法形成。
通过上述工序，可以制造图1A和1B所示的晶体管100。
本实施方式所说明的金属膜等各种膜典型地可以通过溅射法或等离子体CVD法形成；但是这些膜也可以通过热CVD法等其他方法形成。作为热CVD法的例子，可以举出有机金属化学气相沉积(MOCVD)法及ALD法。
热CVD法具有不使起因于等离子体损伤的缺陷产生的优点，这是因为它不利用等离子体来形成膜。
通过热CVD法的沉积可以以如下方法进行：将源气体及氧化剂同时供应到处理室内，将处理室内的压力设定为大气压或减压，而使其在衬底附近或在衬底上发生反应。
通过ALD法的沉积可以以如下方法进行：将处理室内的压力设定为大气压或减压，将用于反应的源气体依次引入处理室，然后按该顺序反复进行该气体的引入。例如，通过切换各自的开关阀(也被称为高速阀)来将两种或更多种源气体依次供应到处理室内。在这种情况下，引入第一源气体，在引入第一源气体的同时或之后引入惰性气体(例如，氩或氮等)等，然后引入第二源气体，由此该源气体不会混合。注意，在同时引入第一源气体和惰性气体的情况下，惰性气体被用作载流子气体，并且也可以在引入第二源气体的同时引入惰性气体。也可以不引入惰性气体而通过真空抽气将第一源气体排出，然后引入第二源气体。第一源气体附着于衬底表面而形成第一层，然后第二源气体被引入以与该第一层起反应，其结果，第二层被层叠于第一层上，由此形成薄膜。按该顺序反复多次进行该气体的引入直到获得所希望的厚度为止，由此可以形成台阶覆盖性良好的薄膜。薄膜的厚度可以根据按该顺序反复引入气体的次数来调整，因此，ALD法可以准确地调整厚度而适用于制造微型FET。
例如，在使用采用ALD法的沉积装置形成钨膜的情况下，多次依次引入WF6气体和B2H6气体来形成初始钨膜，然后同时引入WF6气体和H2气体，由此形成钨膜。注意，可以使用SiH4气体代替B2H6气体。
本实施方式可以与本说明书中的其他实施方式及实施例适当地组合。
实施方式3
在本实施方式中，参照附图对一种半导体装置(存储装置)的一个例子进行说明，该半导体装置包括本发明的一个实施方式的晶体管，其中即便在没有电力供应时也能够保持存储数据，并对写入次数也没有限制。
图11A是半导体装置的截面图，并且图11B是半导体装置的电路图。
图11A和11B所示的半导体装置包括：位于下部且包括第一半导体材料的晶体管3200；位于上部且包括第二半导体材料的晶体管3300；以及上部的电容器3400。注意，作为晶体管3300，可以使用实施方式1所说明的晶体管100。
电容器3400的一个电极使用与电连接于晶体管3300的源电极层或漏电极层的布线层相同的材料形成，电容器3400的另一个电极使用与晶体管3300的栅电极层相同的材料形成，并且电容器3400的电介质使用与晶体管3300的绝缘层180及绝缘层185相同的材料形成，因此可以与晶体管3300同时形成电容器3400。
这里，第一半导体材料和第二半导体材料优选具有不同的能隙。例如，第一半导体材料可以是氧化物半导体以外的半导体材料(如硅)，并且第二半导体材料可以是实施方式1所说明的氧化物半导体。包括氧化物半导体以外的材料的晶体管容易进行高速工作。另一方面，包括氧化物半导体的晶体管由于其电特性，即较低的关态电流而可以长时间保持电荷。
虽然在下面的说明中上述晶体管都是n沟道晶体管，但是当然也可以使用p沟道晶体管。除了使用为了保持数据应用氧化物半导体而形成的实施方式1所示的晶体管以外，用于半导体装置的材料及半导体装置的结构等半导体装置的具体结构不需要局限于这里所示的结构。
图11A所示的晶体管3200包括：设置在包含半导体材料(如结晶硅)的衬底3000中的沟道形成区；以夹有该沟道形成区的方式设置的杂质区；与该杂质区接触的金属间化合物区域；设置在沟道形成区上的栅极绝缘膜；以及设置在栅极绝缘膜上的栅电极层。注意，为了方便起见，还可以将在附图中未示出源电极层及漏电极层的晶体管称为晶体管。另外，在这种情况下，在晶体管的连接关系的说明中，可以将源区及源电极层一并称为源电极层，且将漏区及漏电极层一并称为漏电极层。即，在本说明书中，“源电极层”这词有可能包括源区。
在衬底3000上以包围晶体管3200的方式形成元件隔离绝缘层3100，并以覆盖晶体管3200的方式形成绝缘层3150。注意，元件隔离绝缘层3100可以通过硅的局部氧化(LOCOS)或浅沟槽隔离(STI)等元件隔离技术来形成。
例如，在使用结晶硅衬底形成晶体管3200的情况下，晶体管3200能够进行高速工作。因此，当将该晶体管用作读出晶体管时，可以高速读出数据。
在绝缘层3150上设置晶体管3300，并将电连接于晶体管3300的源电极层或漏电极层的布线层用作电容器3400的一个电极。另外，该电容器3400的一个电极电连接于晶体管3200的栅电极层。
图11A所示的晶体管3300是其沟道形成在氧化物半导体层中的顶栅型晶体管。因为晶体管3300的关态电流低，所以通过使用这种晶体管可以长期保持存储数据。换言之，在半导体存储装置中，不再需要刷新工作或可以使刷新工作的频度极低，这样可以充分降低功耗。
此外，以隔着绝缘层3150与晶体管3300重叠的方式设置电极3250。通过将适当的电位供应到被用作第二栅电极的电极3250，可以控制晶体管3300的阈值电压。此外，可以提高晶体管3300的长期可靠性。当使用与晶体管3300的栅电极相同的电位使该电极工作时，可以增大通态电流。注意，电极3250不一定要设置。
如图11A所示，可以在其上形成有晶体管3200的衬底上形成晶体管3300及电容器3400，此时可以提高半导体装置的集成度。
图11B示出图11A所示的半导体装置的电路结构的一个例子。
在图11B中，第一布线3001电连接于晶体管3200的源电极层。第二布线3002电连接于晶体管3200的漏电极层。第三布线3003电连接于晶体管3300的源电极层和漏电极层中的一个。第四布线3004电连接于晶体管3300的栅电极层。晶体管3200的栅电极层及晶体管3300的源电极层和漏电极层中的另一个电连接于电容器3400的一个电极。第五布线3005电连接于电容器3400的另一个电极。注意，未图示相当于电极3250的构成要素。
图11B所示的半导体装置利用能够保持晶体管3200的栅电极层的电位的特征，因此数据的写入、保持及读出可以如下进行。
对数据的写入及保持进行说明。首先，将第四布线3004的电位设定为使晶体管3300开启的电位，以使晶体管3300被开启。因此，第三布线3003的电位被供应到晶体管3200的栅电极层及电容器3400。即，预定的电荷被供应到晶体管3200的栅电极层(写入)。这里，供应赋予不同的电位电平的两种电荷(以下被称为低电平电荷和高电平电荷)中的一个。之后，将第四布线3004的电位设定为使晶体管3300关闭的电位，以使晶体管3300被关闭。由此，保持被供应到晶体管3200的栅电极层的电荷(保持)。
因为晶体管3300的关态电流极低，所以晶体管3200的栅电极层的电荷被长时间保持。
接着，对数据的读出进行说明。在将预定的电位(恒定电位)供应到第一布线3001的同时将适当的电位(读出电位)供应到第五布线3005，从而，第二布线3002的电位根据保持在晶体管3200的栅电极层中的电荷量而发生变化。这是因为，一般在作为晶体管3200使用n沟道晶体管的情况下，高电平电荷被施加到晶体管3200的栅电极层时的外观上的阈值电压Vth_H低于低电平电荷被施加到晶体管3200的栅电极层时的外观上的阈值电压Vth_L。这里，外观上的阈值电压是指为了使晶体管3200开启所需要的第五布线3005的电位。因此，通过将第五布线3005的电位设定为Vth_L与Vth_H之间的电位V0，由此可以确定供应到晶体管3200的栅电极层的电荷。例如，在写入中供应高电平电荷且第五布线3005的电位为V0(＞Vth_H)的情况下，晶体管3200被开启。在写入中供应低电平电荷的情况下，即便在第五布线3005的电位为V0(＜Vth_L)时，晶体管3200还保持关闭。由此，通过确定第二布线3002的电位，可以读出被保持在栅电极层的数据。
注意，在将存储单元配置为阵列状的情况下，需要能够仅将所希望的存储单元的数据读出。第五布线3005在不读出数据的情况下可以被供应不管栅电极层的状态如何都使晶体管3200关闭的电位，即低于Vth_H的电位。或者，第五布线3005可以被供应不管栅电极层的状态如何都使晶体管3200开启的电位，即高于Vth_L的电位。
当本实施方式所示的半导体装置包括具有使用氧化物半导体形成的沟道形成区及极低的关态电流的晶体管时，可以极长期地保持存储数据。换言之，不再需要刷新工作或可以使刷新工作的频度极低，这样可以充分降低功耗。再者，即便在没有电力供应时(注意电位优选被固定)，也可以长期保持存储数据。
另外，在本实施方式所示的半导体装置中，数据的写入不需要高电压，也没有元件劣化的问题。不同于现有的非易失性存储器，例如，不需要对浮动栅极注入电子且从浮动栅极提取电子，因此不容易发生如栅极绝缘膜的劣化等问题。即，在所公开的发明的半导体装置中，不对能够重写数据的次数有所限制，该次数的限制是现有的非易失性存储器所具有的问题，所以其可靠性大幅度地提高。再者，根据晶体管的状态(开启或关闭)而写入数据，从而可以更容易地实现高速工作。
如上所述，能够提供一种具有高电特性的微型化及高度集成化半导体装置。
本实施方式可以与本说明书中的其他实施方式及实施例适当地组合。
实施方式4
在本实施方式中，对包括本发明的一个实施方式的晶体管的半导体装置进行说明，该半导体装置即便在没有电力供应时也能够保持存储数据，不限制写入周期的次数，且具有与实施方式3不同的结构。
图12示出半导体装置的电路结构的一个例子。在该半导体装置中，第一布线4500电连接于晶体管4300的源电极层，第二布线4600电连接于晶体管4300的栅电极层，并且晶体管4300的漏电极层电连接于电容器4400的第一端子。注意，作为包括在该半导体装置中的晶体管4300，可以使用实施方式1所说明的晶体管100。第一布线4500可以被用作位线，第二布线4600可以被用作字线。
该半导体装置(存储单元4250)可以具有与图11A和11B所示的晶体管3300及电容器3400的连接方式同样的连接方式。因此，电容器4400可以利用与实施方式3所说明的电容器3400同样的方法与晶体管4300同时在同一工序中形成。
接着，对图12所示的半导体装置(存储单元4250)中的数据的写入及保持进行说明。
首先，将使晶体管4300开启的电位供应到第二布线4600，以使晶体管4300被开启。因此，第一布线4500的电位被供应到电容器4400的第一端子(写入)。之后，将第二布线4600的电位设定为使晶体管4300关闭的电位，以使晶体管4300被关闭。由此，保持电容器4400的第一端子的电位(保持)。
包括氧化物半导体的晶体管4300具有极低的关态电流。为此，通过使晶体管4300被关闭，可以极长时间保持电容器4400的第一端子的电位(或积累在电容器4400中的电荷)。
接着，对数据的读出进行说明。当晶体管4300被开启时，处于浮动状态的第一布线4500与电容器4400相互电连接，而电荷重新分配于第一布线4500与电容器4400之间。其结果，第一布线4500的电位发生变化。第一布线4500的电位的变化量根据电容器4400的第一端子的电位(或积累在电容器4400中的电荷)而变化。
例如，电荷重新分配后的第一布线4500的电位是(CB×VB0+C×V)/(CB+C)，其中，V是电容器4400的第一端子的电位，C是电容器4400的电容，CB是第一布线4500的电容成分，并且VB0是重新分配电荷前的第一布线4500的电位。由此可知，假如存储单元4250处于电容器4400的第一端子的电位是V1和V0(V1＞V0)的这两种状态中的任一状态，保持电位V1时的第一布线4500的电位(＝(CB×VB0+C×V1)/(CB+C))就会高于保持电位V0时的第一布线4500的电位(＝(CB×VB0+C×V0)/(CB+C))。
然后，通过比较第一布线4500的电位与预定的电位，可以读出数据。
如上所述，图12所示的半导体装置(存储单元4250)可以保持因晶体管4300的关态电流极低而长期积累在电容器4400中的电荷。换言之，不再需要刷新工作或可以使刷新工作的频度极低，这样可以充分降低功耗。再者，即便在没有电力供应时也可以长期保持存储数据。
在其上形成有用于存储单元4250的驱动电路的衬底与图12所示的存储单元4250优选是层叠的。当存储单元4250与驱动电路被层叠时，可以缩小半导体装置的尺寸。注意，对被层叠的存储单元4250与驱动电路的个数没有限制。
优选的是，包括在驱动电路中的晶体管的半导体材料不同于晶体管4300的半导体材料。例如，可以使用硅、锗、硅锗、碳化硅或砷化镓，优选使用单晶半导体。使用这种半导体材料形成的晶体管能够比使用氧化物半导体形成的晶体管更高速地工作，而适用于存储单元4250的驱动电路。
如上所述，能够提供一种具有高电特性的微型化及高度集成化半导体装置。
本实施方式可以与本说明书中的其他实施方式及实施例适当地组合。
实施方式5
实施方式1所示的晶体管可以用于半导体装置诸如显示装置、存储装置、CPU、数字信号处理器(DSP)、定制LSI或可编程逻辑装置(PLD)等LSI或者射频识别(RF-ID)。在本实施方式中，对包括上述半导体装置的电子设备进行说明。
作为具有上述半导体装置的电子设备的例子，有电视机、显示器等的显示装置、照明装置、个人计算机、文字处理机、图像再现装置、便携式音频播放器、收音机、磁带录音机、音响、电话机、无绳电话子机、移动电话机、车载电话、步话机、无线设备、游戏机、计算器、便携式信息终端、电子笔记本、电子书阅读器、电子翻译器、音频输入设备、摄像机、数码静态相机、电动剃须刀、IC芯片、微波炉等高频加热装置、电饭煲、洗衣机、吸尘器、空调等空气调节系统、洗碗机、烘碗机、干衣机、烘被机、电冰箱、电冷冻箱、电冷藏冷冻箱、DNA保存用冰冻器、辐射计数器以及透析装置和X射线诊断设备等医疗设备。另外，作为电子设备的例子，有烟雾探测器、感热探测器、气体警报装置及安全警报装置等警报装置。再者，作为电子设备的例子，还有引导灯、信号机、传送带、电梯、自动扶梯、工业机器人及蓄电系统等工业设备。另外，通过利用燃料发动机及使用来自非水类二次电池的电力的电动机来驱动的移动体等也包括在电子设备的范畴内。作为上述移动体的例子，有电动汽车(EV)、包括内燃机和电动机这两者的混合动力汽车(HEV)、插电式混合动力汽车(PHEV)、使用履带代替上述汽车的车轮的履带式汽车、包括电动辅助自行车的电动自行车、摩托车、电动轮椅、高尔夫球车、小型或大型船舶、潜水艇、直升机、飞机、火箭、人造卫星、太空探测器、行星探测器、宇宙飞船。图13A至13C示出这些电子设备的一些具体例子。
在图13A所示的电视装置8000中，显示部8002被组装于外壳8001。显示部8002可以显示影像，并且扬声器部8003可以输出声音。包括本发明的一个实施方式的晶体管的存储装置可以被用于用来使显示部8002工作的驱动电路。
电视装置8000也可以包括用来进行信息通信的CPU8004或存储器。作为CPU8004及存储器，可以使用包括本发明的一个实施方式的晶体管的CPU或存储装置。
图13A所示的警报装置8100是住宅火灾警报器，是包括检测烟或热的传感器部8102和微型计算机8101的电子设备的一个例子。注意，微型计算机8101包括具有本发明的一个实施方式的晶体管的存储装置或CPU。
图13A所示的包括室内机8200和室外机8204的空调是包括上述实施方式所示的晶体管、存储装置或CPU等的电子设备的一个例子。具体而言，室内机8200包括外壳8201、送风口8202、CPU8203等。虽然在图13A中，CPU8203被设置在室内机8200中，但是CPU8203也可以被设置在室外机8204中。或者，CPU8203可以被设置在室内机8200和室外机8204这两者中。通过将本发明的一个实施方式的晶体管用于空调中的CPU，可以实现空调的功耗的降低。
图13A所示的电冷藏冷冻箱8300是包括上述实施方式所示的晶体管、存储装置或CPU等的电子设备的一个例子。具体而言，电冷藏冷冻箱8300包括外壳8301、冷藏室门8302、冷冻室门8303及CPU8304等。在图13A中，CPU8304被设置在外壳8301中。当将本发明的一个实施方式的晶体管用于电冷藏冷冻箱8300的CPU8304时，可以实现电冷藏冷冻箱8300的功耗的降低。
图13B和13C示出作为电子设备的例子的电动汽车的一个例子。电动汽车9700安装有二次电池9701。二次电池9701的电力的输出由电路9702调整，而电力被供应到驱动装置9703。电路9702由包括未图示的ROM、RAM或CPU等的处理单元9704控制。当将本发明的一个实施方式的晶体管用于电动汽车9700中的CPU时，可以实现电动汽车9700的功耗的降低。
驱动装置9703包括直流电动机或交流电动机，或者将电动机和内燃机组合而使用。处理单元9704基于电动汽车9700的驾驶员的操作数据(例如，加速、减速或停止)、驾驶过程中的数据(例如，爬坡或下坡等数据或者车轮所受到的负荷数据)等输入数据而向电路9702输出控制信号。电路9702根据处理单元9704的控制信号而调整从二次电池9701供应的电能，由此控制驱动装置9703的输出。在安装交流电动机时，虽然未图示，但还安装有将直流转换为交流的逆变器。
本实施方式可以与本说明书中的其他实施方式及实施例适当地组合。
[实施例]
在本实施例中，对本发明的一个实施方式的晶体管的电特性进行说明。
首先，对晶体管的制造方法进行说明。本实施例中的晶体管具有图15A和15B所示的结构。
作为衬底，使用玻璃衬底，并在该玻璃衬底上通过等离子体CVD法形成氧氮化硅膜。
接着，在氧氮化硅膜上通过溅射法依次形成厚度为10nm左右的第一氧化物半导体膜和厚度为40nm左右的第二氧化物半导体膜。注意，作为第一氧化物半导体膜及第二氧化物半导体膜，分别使用具有In∶Ga∶Zn＝1∶3∶2的组成比的IGZO膜及具有In∶Ga∶Zn＝1∶1∶1或In∶Ga∶Zn＝3∶1∶2的组成比的IGZO膜。
接着，在第二氧化物半导体膜上形成15nm厚的钨膜及有机树脂，并形成负性抗蚀剂膜，通过使用电子束的扫描对该抗蚀剂膜进行曝光，并进行显影处理，由此形成第一抗蚀剂掩模。
然后，通过使用第一抗蚀剂掩模，有机树脂及钨膜被选择性地蚀刻。将利用电感耦合等离子体(ICP)的干蚀刻装置用于蚀刻。
接着，通过灰化来去除第一抗蚀剂掩模及有机树脂。然后，作为掩模使用钨膜选择性地对第一氧化物半导体膜及第二氧化物半导体膜进行蚀刻，由此形成第一氧化物半导体层、第二氧化物半导体层以及钨膜的叠层。
接着，在钨膜上形成第二抗蚀剂掩模，并使用该第二抗蚀剂掩模选择性地对钨膜进行蚀刻，由此形成源电极层及漏电极层。
接着，在氧化物半导体层、源电极层及漏电极层上通过溅射法形成5nm厚的第三氧化物半导体膜。注意，作为第三氧化物半导体膜，使用具有In∶Ga∶Zn＝1∶3∶2的组成比的IGZO膜。
接着，在第三氧化物半导体膜上通过等离子体CVD法形成将成为栅极绝缘膜的10nm厚的氧氮化硅膜。
接着，通过溅射法连续地形成10nm厚的氮化钛膜及10nm厚的钨膜。之后，在钨膜上形成第三抗蚀剂掩模。
接着，使用该第三抗蚀剂掩模选择性地对上述氮化钛膜和钨膜进行蚀刻，由此形成栅电极层。
接着，在栅电极层及栅极绝缘膜上形成第四抗蚀剂掩模，使用该第四抗蚀剂掩模选择性地对栅极绝缘膜及第三氧化物半导体膜进行蚀刻，由此形成具有图15A和15B所示的形状的栅极绝缘膜及第三氧化物半导体层。
接着，作为绝缘层形成氧化铝膜及氧氮化硅膜。
通过上述工序，制造了本发明的一个实施方式的晶体管(相当于图16B所示的模型(b))。此外，通过改变上述工序的一部分，还制造了具有现有结构的晶体管(相当于图16A所示的模型(a))。
接着，对所制造的晶体管的电特性进行说明。
图17A示出具有现有结构的晶体管的Id-Vg特性。该晶体管的第二氧化物半导体层的组成比是In∶Ga∶Zn＝1∶1∶1。该晶体管的场效应迁移率大约为14cm2/Vs，其S值大约为105mV/decade，由此得到了良好的特性。
图17B示出本发明的一个实施方式的晶体管的Id-Vg特性。该晶体管的第二氧化物半导体层的组成比是In∶Ga∶Zn＝3∶1∶2。该晶体管的场效应迁移率大约为21cm2/Vs，其S值大约为90mV/decade，由此得到了比具有现有结构的晶体管更良好的特性。
在此，在具有现有结构的晶体管所使用的第二氧化物半导体层的组成比是In∶Ga∶Zn＝3∶1∶2的情况下，得到了100cm2/Vs左右的场效应迁移率，但是没有得到良好的特性(例如，阈值电压大幅度向负方向漂移)。另外，在本发明的一个实施方式的晶体管所使用的第二氧化物半导体层的组成比是In∶Ga∶Zn＝1∶1∶1的情况下，通态电流及场效应迁移率比图17A所示的Id-Vg特性中的通态电流及场效应迁移率更低。
换言之，可知：当作为氧化物半导体层选择适当的材料时，本发明的一个实施方式的晶体管能够具有比现有结构的晶体管更良好的电特性。
注意，本实施例可以与本说明书中的其他实施方式适当地组合。
附图标记说明
100：晶体管；110：衬底；120：基底绝缘膜；130：氧化物半导体层；131：第一氧化物半导体层；132：第二氧化物半导体层；133：第三氧化物半导体层；135：界线；137：沟道区；140：源电极层；145：布线；147：第一开口；150：漏电极层；155：布线；157：第二开口；160：栅极绝缘膜；170：栅电极层；172：导电膜；175：布线；177：第三开口；180：绝缘层；185：绝缘层；331：第一氧化物半导体膜；332：第二氧化物半导体膜；333：第三氧化物半导体膜；340：第一导电膜；341：第一导电层；360：绝缘膜；370：第二导电膜；400：抗蚀剂掩模；3000：衬底；3001：布线；3002：布线；3003：布线；3004：布线；3005：布线；3100：元件隔离绝缘层；3150：绝缘层；3200：晶体管；3250：电极；3300：晶体管；3400：电容器；4250：存储单元；4300：晶体管；4400：电容器；4500：布线；4600：布线；8000：电视装置；8001：外壳；8002：显示部；8003：扬声器部；8004：CPU；8100：警报装置；8101：微型计算机；8102：传感器部；8200：室内机；8201：外壳；8202：送风口；8203：CPU；8204：室外机；8300：电冷藏冷冻箱；8301：外壳；8302：冷藏室门；8303：冷冻室门；8304：CPU；9700：电动汽车；9701：二次电池；9702：电路；9703：驱动装置；以及9704：处理单元。
本申请基于2013年5月9日提交到日本专利局的日本专利申请No.2013-099534，通过引用将其完整内容并入在此。

Claims (11)

1.一种半导体装置，包括：
绝缘表面上的第一氧化物半导体层；
所述第一氧化物半导体层上的第二氧化物半导体层；
所述第二氧化物半导体层上的源电极层及漏电极层；
所述第二氧化物半导体层上的第三氧化物半导体层；
所述第三氧化物半导体层上的栅极绝缘膜；
所述栅极绝缘膜上的栅电极层；以及
所述绝缘表面、所述源电极层、所述漏电极层以及所述栅电极层上的绝缘层，
其中，所述源电极层的侧面与所述第二氧化物半导体层的第一侧面直接接触于第一布线的表面，
其中，所述漏电极层的侧面与所述第二氧化物半导体层的第二侧面直接接触于第二布线的表面，
其中，所述第三氧化物半导体层的第一部分与所述源电极层直接接触，
其中，所述第三氧化物半导体层的第二部分与所述漏电极层直接接触，
其中，到达所述第二氧化物半导体层的第一部分及所述源电极层的一部分的第一开口位于所述绝缘层中，
其中，到达所述第二氧化物半导体层的第二部分及所述漏电极层的一部分的第二开口位于所述绝缘层中，
其中，到达所述栅电极层的一部分的第三开口位于所述绝缘层中，
其中，在所述第一开口中，所述第二氧化物半导体层及所述源电极层电连接于所述第一布线，
其中，在所述第二开口中，所述第二氧化物半导体层及所述漏电极层电连接于所述第二布线，并且
其中，在所述第三开口中，所述栅电极层电连接于第三布线。
2.根据权利要求1所述的半导体装置，
其中所述第一氧化物半导体层的导带底的能量比所述第二氧化物半导体层的导带底的能量更接近于真空能级0.05eV以上且2eV以下，并且
其中所述第三氧化物半导体层的导带底的能量比所述第二氧化物半导体层的所述导带底的所述能量更接近于真空能级0.05eV以上且2eV以下。
3.根据权利要求1所述的半导体装置，
其中所述第一氧化物半导体层、所述第二氧化物半导体层及所述第三氧化物半导体层都是In-M-Zn氧化物，
其中M为Al、Ti、Ga、Y、Zr、La、Ce、Nd和Hf中的一个，并且
其中所述第一氧化物半导体层及所述第三氧化物半导体层的每一个中的M对于In的原子个数比高于所述第二氧化物半导体层中的M对于In的原子个数比。
4.根据权利要求1所述的半导体装置，其中所述第一氧化物半导体层、所述第二氧化物半导体层及所述第三氧化物半导体层各包括c轴取向结晶。
5.根据权利要求1所述的半导体装置，其中所述源电极层及所述漏电极层各包括Al、Cr、Cu、Ta、Ti、Mo和W中的一个。
6.一种包括权利要求1所述的半导体装置的电子设备。
7.一种半导体装置的制造方法，包括如下步骤：
在绝缘表面上形成第一氧化物半导体膜与第二氧化物半导体膜的叠层膜；
在所述叠层膜上形成导电层；
使用所述导电层作为掩模对所述叠层膜进行蚀刻；
对所述导电层进行蚀刻以分割所述导电层，由此形成第一氧化物半导体层与第二氧化物半导体层的叠层、所述叠层上的源电极层以及所述叠层上的漏电极层；
在所述绝缘表面、所述叠层、所述源电极层以及所述漏电极层上形成第三氧化物半导体膜；
在所述第三氧化物半导体膜上形成氧化物绝缘膜；
在所述氧化物绝缘膜上形成栅电极层；
使用所述栅电极层作为掩模对所述氧化物绝缘膜及所述第三氧化物半导体膜进行蚀刻，来形成栅极绝缘膜及第三氧化物半导体层；
在所述源电极层、所述漏电极层以及所述栅电极层上形成绝缘层；
在所述绝缘层中形成使所述第二氧化物半导体层的第一部分及所述源电极层的一部分被露出的第一开口、使所述第二氧化物半导体层的第二部分及所述漏电极层的一部分被露出的第二开口和使所述栅电极层的一部分被露出的第三开口；以及
形成在所述第一开口中电连接于所述第二氧化物半导体层及所述源电极层的第一布线、在所述第二开口中电连接于所述第二氧化物半导体层及所述漏电极层的第二布线和在所述第三开口中电连接于所述栅电极层的第三布线。
8.根据权利要求7所述的半导体装置的制造方法，
其中所述第一氧化物半导体层的导带底的能量比所述第二氧化物半导体层的导带底的能量更接近于真空能级0.05eV以上且2eV以下，并且
其中所述第三氧化物半导体层的导带底的能量比所述第二氧化物半导体层的所述导带底的所述能量更接近于真空能级0.05eV以上且2eV以下。
9.根据权利要求7所述的半导体装置的制造方法，
其中所述第一氧化物半导体层、所述第二氧化物半导体层及所述第三氧化物半导体层都是In-M-Zn氧化物，
其中M为Al、Ti、Ga、Y、Zr、La、Ce、Nd和Hf中的一个，
其中将其M对于In的原子个数比高于所述第二氧化物半导体层中的M对于In的原子个数比的材料用于所述第一氧化物半导体层，并且
其中将其M对于In的原子个数比高于所述第二氧化物半导体层中的所述M对于In的原子个数比的材料用于所述第三氧化物半导体层。
10.根据权利要求7所述的半导体装置的制造方法，其中将包括c轴取向结晶的材料用于所述第一氧化物半导体层、所述第二氧化物半导体层及所述第三氧化物半导体层的每一个。
11.根据权利要求7所述的半导体装置的制造方法，其中将包含Al、Cr、Cu、Ta、Ti、Mo和W中的一个的层用于所述源电极层及所述漏电极层的每一个。
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