DE112014006711B4 - Halbleitervorrichtung, Herstellungsverfahren dafür und elektronische Vorrichtung - Google Patents

Halbleitervorrichtung, Herstellungsverfahren dafür und elektronische Vorrichtung Download PDF

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Abstract

Eine Halbleitervorrichtung, die umfasst:einen ersten Transistor (110);einen ersten isolierenden Film (121, 122, 123, 124) über dem ersten Transistor (110);einen zweiten isolierenden Film (125, 126) über dem ersten isolierenden Film (121, 122, 123, 124);einen zweiten Transistor (100) über dem zweiten isolierenden Film (125, 126);einen ersten leitenden Film (161), der elektrisch mit dem ersten Transistor (110) verbunden ist; undeinen zweiten leitenden Film (164), der elektrisch mit dem ersten leitenden Film (161) und dem zweiten Transistor (100) verbunden ist,wobei sich der erste leitende Film (161) durch den ersten isolierenden Film (121, 122, 123, 124) hindurch erstreckt,wobei sich der zweite leitende Film (164) durch eine Elektrode von Source-Elektrode und Drain-Elektrode des zweiten Transistors (100), einen Halbleiterfilm (101a, 101b) des zweiten Transistors und den zweiten isolierenden Film (125, 126) hindurch erstreckt,wobei ein Kanalbildungsbereich des ersten Transistors (110) einen einkristallinen Halbleiter umfasst,wobei ein Kanalbildungsbereich des zweiten Transistors (100) einen Oxidhalbleiter umfasst, undwobei eine Breite einer Unterseite des zweiten leitenden Films (164) 5 nm oder kleiner ist.

Description

  • Technisches Gebiet
  • Eine Ausführungsform der vorliegenden Erfindung betrifft eine Halbleitervorrichtung, die einen Feldeffekttransistor beinhaltet.
  • Es sei angemerkt, dass eine Ausführungsform der vorliegenden Erfindung nicht auf das vorstehende technische Gebiet beschränkt ist. Das technische Gebiet einer Ausführungsform der Erfindung, die in dieser Beschreibung und dergleichen offenbart ist, betrifft einen Gegenstand, ein Verfahren oder ein Herstellungsverfahren. Beschrieben wird zusätzlich einen Prozess, eine Maschine, ein Erzeugnis oder eine Zusammensetzung. Konkrete Beispiele für das technische Gebiet einer Ausführungsform der in dieser Beschreibung offenbarten vorliegenden Erfindung umfassen eine Halbleitervorrichtung, eine Anzeigevorrichtung, eine Flüssigkristallanzeigevorrichtung, eine lichtemittierende Vorrichtung, eine Beleuchtungsvorrichtung, eine Energiespeichervorrichtung, eine Speichervorrichtung, ein Verfahren zum Betreiben einer von ihnen und ein Verfahren zum Herstellen einer von ihnen.
  • In dieser Beschreibung und dergleichen sind mit dem Begriff „Halbleitervorrichtung“ alle Vorrichtungen gemeint, die unter Nutzung der Halbleitereigenschaften arbeiten können. Ein Halbleiterelement, wie z. B. ein Transistor, eine Halbleiterschaltung, eine arithmetische Vorrichtung und eine Speichervorrichtung sind jeweils eine Ausführungsform einer Halbleitervorrichtung. Eine Abbildungsvorrichtung, eine Anzeigevorrichtung, eine Flüssigkristallanzeigevorrichtung, eine lichtemittierende Vorrichtung, eine elektrooptische Vorrichtung, eine Energieerzeugungsvorrichtung (darunter auch eine Dünnschichtsolarzelle, eine organische Dünnschichtsolarzelle und dergleichen) und eine elektronische Vorrichtung können eine Halbleitervorrichtung aufweisen.
  • Die Aufmerksamkeit ist auf eine Technik gerichtet worden, bei der ein Transistor unter Verwendung eines Halbleitermaterials ausgebildet wird. Der Transistor findet Anwendung für eine breite Palette elektronischer Vorrichtungen, wie z. B. einen integrierten Schaltkreis (integrated circuit, IC) oder eine Bildanzeigevorrichtung (auch einfach als Anzeigevorrichtung bezeichnet). Als für den Transistor verwendbare Halbleitermaterialien werden allgemein Halbleitermaterialien auf Siliziumbasis verwendet, wobei jedoch auch Oxidhalbleiter als alternative Materialien Aufmerksamkeit erregen.
  • Beispielsweise ist eine Technik offenbart, mit der ein Transistor unter Verwendung von Zinkoxid oder einem Oxidhalbleiter auf In-Ga-Zn-Basis als Oxidhalbleiter ausgebildet wird (siehe Patentdokumente 1 und 2).
  • In den letzten Jahren ist eine Nachfrage nach integrierten Schaltungen, in denen Halbleiterelemente, wie z. B. miniaturisierte Transistoren, mit hoher Dichte integriert sind, mit einer Erhöhung der Leistungsfähigkeit sowie mit Verringerungen der Größe und des Gewichts elektronischer Vorrichtungen gestiegen. Beispielsweise wurden ein Transistor mit drei Gates und ein Kondensator-über-Bitleitung- (capacitor-over-bitline, COB-) MIM-Kondensator berichtet (Nicht-Patentdokument 1).
  • [Patentdokumente]
    • [Patentdokument 1] JP 2007-123861 A
    • [Patentdokument 2] JP 2007-96055 A
  • [Nicht-Patentdokument]
  • R. Brain et al., „A 22nm High Performance Embedded DRAM SoC Technology Featuring Tri-gate Transistors and MIMCAP COB (Eine SoC-Technologie mit einem 22 nm hochleistungsfähigen eingebetteten DRAM, das durch Transistoren mit drei Gates und durch MIMCAP-COB gekennzeichnet wird)", 2013 SYMPOSIUM ON VLSI TECHNOLOGY: DIGEST OF TECHNICAL PAPERS, 2013, SS. T16-T17
  • Offenbarung der Erfindung
  • Die Erfindung wird ist in den unabhängigen Ansprüchen wiedergegeben. Die abhängigen Ansprüche beschreiben bevorzugte Ausführungsformen. Im Folgenden sind nicht unter die Erfindung fallende „Ausführungsformen“ als erläuternde Beispiele zu betrachten.
  • Eine Aufgabe einer Ausführungsform der vorliegenden Erfindung ist, eine Halbleitervorrichtung bereitzustellen, die zur Miniaturisierung und für eine höhere Dichte geeignet ist. Eine weitere Aufgabe einer Ausführungsform der vorliegenden Erfindung ist, eine Halbleitervorrichtung mit vorteilhaften elektrischen Eigenschaften bereitzustellen.
  • Eine weitere Aufgabe ist, eine Halbleitervorrichtung bereitzustellen, die ein Schreiben mit hoher Geschwindigkeit ermöglicht. Eine weitere Aufgabe ist, eine Halbleitervorrichtung bereitzustellen, die ein Lesen mit hoher Geschwindigkeit ermöglicht. Eine weitere Aufgabe ist, eine Halbleitervorrichtung mit geringem Stromverbrauch bereitzustellen. Eine weitere Aufgabe ist, eine sehr zuverlässige Halbleitervorrichtung bereitzustellen. Eine weitere Aufgabe ist, eine Halbleitervorrichtung mit einer neuartigen Struktur bereitzustellen.
  • Es sei angemerkt, dass die Beschreibungen dieser Aufgaben das Vorhandensein weiterer Aufgaben nicht berühren. Es sei angemerkt, dass bei einer Ausführungsform der vorliegenden Erfindung nicht alle Aufgaben erfüllt werden müssen. Es sei angemerkt, dass weitere Aufgaben aus der Erläuterung der Beschreibung, den Zeichnungen, den Patentansprüchen und dergleichen ersichtlich werden und dass weitere Aufgaben aus der Erläuterung der Beschreibung, den Zeichnungen, den Patentansprüchen und dergleichen abgeleitet werden können.
  • (1) Bei einer Halbleitervorrichtung gemäß Anspruch 1 kann die Halbleitervorrichtung eine erste Schicht, eine zweite Schicht über der ersten Schicht, eine dritte Schicht über der zweiten Schicht und eine vierte Schicht über der dritten Schicht beinhalten. Die erste Schicht weist den ersten Transistor auf. Die zweite Schicht weist den ersten isolierenden Film und den ersten leitenden Film auf. Der erste leitende Film weist eine Funktion auf, durch eine Öffnung, die in dem ersten isolierenden Film bereitgestellt ist, den ersten Transistor und den zweiten Transistor elektrisch miteinander zu verbinden. Die dritte Schicht weist den zweiten isolierenden Film und den zweiten leitenden Film auf. Der zweite leitende Film weist eine Funktion auf, durch eine Öffnung, die in dem zweiten isolierenden Film bereitgestellt ist, den ersten Transistor, den zweiten Transistor und den ersten leitenden Film elektrisch miteinander zu verbinden.
  • (2) Die Halbleitervorrichtung kann so ausgebildet sein, dass, wenn davon ausgegangen wird, dass der Mittelpunkt einer Oberseite einer Gate-Elektrode des ersten Transistors an der Spitze (dem Scheitel) einer umgekehrten quadratischen Pyramide mit einem Quadrat und ersten bis vierten gleichschenkligen Dreiecken liegt, die jeweils einen Scheitelwinkel von 120° oder kleiner aufweisen, eine Unterseite des Oxidhalbleiters in das Quadrat passt.
  • (3) Beispielhaft kann die Halbleitervorrichtung auch so ausgebildet sein, dass, wenn davon ausgegangen wird, dass der Mittelpunkt einer Oberseite einer Gate-Elektrode des ersten Transistors an der Spitze eines umgekehrten geraden Kreiskegels mit einem Kreis liegt, eine Unterseite des Oxidhalbleiters in den Kreis passt, und ein Querschnitt, der den Scheitel des umgekehrten geraden Kreiskegels und den Mittelpunkt des Kreises schneidet, ein gleichschenkliges Dreieck mit einem Scheitelwinkel von 120° oder kleiner aufweist.
  • (4) Eine weitere Ausführungsform der vorliegenden Erfindung ist die Halbleitervorrichtung einer Ausführungsform (2) oder (3), bei der der Mittelpunkt der Oberseite der Gate-Elektrode des ersten Transistors und der Mittelpunkt einer Oberseite einer Gate-Elektrode des zweiten Transistors einander überlappen und bei der der Mittelpunkt der Oberseite der Gate-Elektrode des ersten Transistors und der Mittelpunkt einer Oberseite des Oxidhalbleiters einander überlappen.
  • (5) Eine weitere Ausführungsform der vorliegenden Erfindung ist die Halbleitervorrichtung einer der Ausführungsformen (1) bis (4), bei der der Oxidhalbleiter des zweiten Transistors eine mehrschichtige Struktur aufweist, die einen ersten Oxidhalbleiterfilm, einen zweiten Oxidhalbleiterfilm und einen dritten Oxidhalbleiterfilm zwischen dem ersten Oxidhalbleiterfilm und dem zweiten Oxidhalbleiterfilm aufweist und bei der die Elektronenaffinität des dritten Oxidhalbleiterfilms höher ist als die Elektronenaffinität des ersten Oxidhalbleiterfilms und die Elektronenaffinität des zweiten Oxidhalbleiterfilms.
  • (6) Eine weitere Ausführungsform der vorliegenden Erfindung ist die Halbleitervorrichtung einer der Ausführungsformen (1) bis (5), die ferner einen Kondensator zwischen dem ersten Transistor und dem zweiten Transistor beinhaltet.
  • (7) Eine weitere Ausführungsform der vorliegenden Erfindung ist eine elektronische Vorrichtung, die die Halbleitervorrichtung einer der Ausführungsformen (1) bis (6) sowie eine Anzeigevorrichtung, ein Mikrofon, einen Lautsprecher, eine Bedientaste, einen Touchscreen und/oder eine Antenne beinhaltet.
  • (8) Eine weitere Ausführungsform der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 11.
  • Einer Ausführungsform der vorliegenden Erfindung entsprechend kann eine Halbleitervorrichtung bereitgestellt werden, die zur Miniaturisierung und für eine höhere Dichte geeignet ist.
  • Es kann eine Halbleitervorrichtung mit vorteilhaften elektrischen Eigenschaften bereitgestellt werden. Es kann eine Halbleitervorrichtung bereitgestellt werden, die ein Schreiben mit hoher Geschwindigkeit ermöglicht. Es kann eine Halbleitervorrichtung bereitgestellt werden, die ein Lesen mit hoher Geschwindigkeit ermöglicht. Es kann eine Halbleitervorrichtung mit geringem Stromverbrauch bereitgestellt werden. Es kann eine sehr zuverlässige Halbleitervorrichtung bereitgestellt werden. Es kann eine Halbleitervorrichtung oder dergleichen mit einer neuartigen Struktur bereitgestellt werden. Es sei angemerkt, dass die Beschreibung dieser Wirkungen das Vorhandensein weiterer Wirkungen nicht berührt. Eine Ausführungsform der vorliegenden Erfindung muss nicht notwendigerweise alle vorstehenden Wirkungen erzielen. Weitere Wirkungen werden aus der Erläuterung der Beschreibung, den Zeichnungen, den Patentansprüchen und dergleichen ersichtlich und können daraus abgeleitet werden.
  • Figurenliste
    • 1A und 1B sind eine Draufsicht und eine Querschnittsansicht einer Halbleitervorrichtung einer Ausführungsform.
    • 2A bis 2C stellen eine Fläche dar, die von einer Halbleitervorrichtung einer Ausführungsform eingenommen wird.
    • 3 ist eine schematische Darstellung eines Beispiels für ein Ätzgerät. 4 stellt ein Beispiel für eine Struktur einer Halbleitervorrichtung einer Ausführungsform dar.
    • 5A und 5B stellen jeweils eine Bandstruktur einer Ausführungsform dar.
    • 6A bis 6C stellen ein Beispiel für eine Struktur einer Halbleitervorrichtung einer Ausführungsform dar.
    • 7A bis 7C stellen ein Beispiel für eine Struktur einer Halbleitervorrichtung einer Ausführungsform dar.
    • 8A und 8B stellen ein Beispiel für eine Struktur einer Halbleitervorrichtung einer Ausführungsform dar.
    • 9A und 9B stellen ein Beispiel für eine Struktur einer Halbleitervorrichtung einer Ausführungsform dar.
    • 10A und 10B stellen ein Beispiel für eine Struktur einer Halbleitervorrichtung einer Ausführungsform dar.
    • 11A bis 11D stellen ein Beispiel für ein Verfahren zum Herstellen einer Halbleitervorrichtung einer Ausführungsform dar.
    • 12A bis 12C stellen ein Beispiel für ein Verfahren zum Herstellen einer Halbleitervorrichtung einer Ausführungsform dar.
    • 13A und 13B stellen ein Beispiel für ein Verfahren zum Herstellen einer Halbleitervorrichtung einer Ausführungsform dar.
    • 14A und 14B stellen ein Beispiel für ein Verfahren zum Herstellen einer Halbleitervorrichtung einer Ausführungsform dar.
    • 15A und 15B stellen ein Beispiel für ein Verfahren zum Herstellen einer Halbleitervorrichtung einer Ausführungsform dar.
    • 16A und 16B stellen ein Beispiel für ein Verfahren zum Herstellen einer Halbleitervorrichtung einer Ausführungsform dar.
    • 17 stellt ein Beispiel für eine Struktur einer Halbleitervorrichtung einer Ausführungsform dar.
    • 18 stellt ein Beispiel für eine Struktur einer Halbleitervorrichtung einer Ausführungsform dar.
    • 19 stellt ein Beispiel für eine Struktur einer Halbleitervorrichtung einer Ausführungsform dar.
    • 20A und 20B stellen jeweils ein Beispiel für eine Struktur einer Halbleitervorrichtung einer Ausführungsform dar.
    • 21A bis 21 D sind Schaltpläne einer Ausführungsform.
    • 22 stellt ein Beispiel für schematische Querschnittsdarstellungen einiger der Schaltpläne in 21A bis 21D dar.
    • 23 stellt ein Beispiel für schematische Querschnittsdarstellungen einiger der Schaltpläne in 21A bis 21D dar.
    • 24 stellt ein Beispiel für eine Struktur eines RFID-Tags einer Ausführungsform dar.
    • 25 stellt ein Beispiel für eine Struktur einer CPU einer Ausführungsform dar.
    • 26 ist ein Schaltplan eines Speicherelementes einer Ausführungsform.
    • 27A bis 27C sind eine Draufsicht und Schaltpläne einer Anzeigevorrichtung einer Ausführungsform.
    • 28A bis 28F stellen jeweils eine elektronische Vorrichtung einer Ausführungsform dar.
    • 29A bis 29F stellen jeweils ein Anwendungsbeispiel einer RFID-Technik einer Ausführungsform dar.
    • 30 ist ein Querschnitts-STEM-Bild einer Probe eines Beispiels.
    • 31 ist ein Querschnitts-STEM-Bild einer Probe eines Vergleichsbeispiels.
    • 32 ist ein Querschnitts-STEM-Bild einer Halbleitervorrichtung.
    • 33A bis 33D sind Cs-korrigierte hochauflösende TEM-Bilder eines Querschnitts eines CAAC-OS und eine schematische Querschnittsansicht eines CAAC-OS.
    • 34A bis 34D sind Cs-korrigierte hochauflösende TEM-Bilder einer Ebene eines CAAC-OS.
    • 35A bis 35C zeigen Strukturanalyse eines CAAC-OS und eines einkristallinen Oxidhalbleiters durch XRD.
    • 36A und 36B zeigen Elektronenbeugungsbilder eines CAAC-OS.
    • 37 zeigt eine durch Elektronenbestrahlung hervorgerufene Veränderung in einem Kristallteil eines In-Ga-Zn-Oxids.
    • 38A und 38B sind schematische Ansichten, die Abscheidungsmodelle eines CAAC-OS und eines nc-OS zeigen.
    • 39A bis 39C zeigen einen InGaZnO4-Kristall und ein Pellet.
    • 40A bis 40D sind schematische Ansichten, die ein Abscheidungsmodell eines CAAC-OS zeigen.
  • Beste Art zur Ausführung der Erfindung
  • Ausführungsformen werden unter Bezugnahme auf die Zeichnungen detailliert beschrieben.
  • Es sei angemerkt, dass bei den Strukturen der im Folgenden beschriebenen Erfindung gleiche Abschnitte oder Abschnitte mit ähnlichen Funktionen in unterschiedlichen Zeichnungen mit gleichen Bezugszeichen bezeichnet werden und dass die Beschreibung dieser Abschnitte nicht wiederholt wird. Außerdem wird gleiche Schraffur für ähnliche Funktionen verwendet, und diese Funktionen werden in einigen Fällen nicht eigens mit Bezugszeichen bezeichnet.
  • Es sei angemerkt, dass in jeder Zeichnung, die in dieser Beschreibung erläutert wird, die Größe, die Schichtdicke oder der Bereich jeder Komponente in einigen Fällen der Klarheit wegen übertrieben dargestellt sind. Deshalb sind Ausführungsformen der Erfindung nicht auf solche Größenverhältnisse beschränkt.
  • Es sei angemerkt, dass Ordnungszahlen, wie z. B. „erstes“ und „zweites“ in dieser Beschreibung und dergleichen verwendet werden, um eine Verwechslung zwischen Komponenten zu vermeiden, und dass die Begriffe die Komponenten nicht zahlenmäßig beschränken.
  • Ein Transistor ist eine Art von Halbleiterelement und kann eine Verstärkung eines Stroms oder einer Spannung, einen Schaltvorgang zum Steuern des Leitens oder Nichtleitens oder dergleichen erzielen. Ein Transistor in dieser Beschreibung umfasst einen Feldeffekttransistor mit isoliertem Gate (insulated-gate field effect transistor, IGFET) und einen Dünnschichttransistor (thin film transistor, TFT).
  • Es sei angemerkt, dass in dieser Beschreibung der Begriff „Elektrode“ gegen den Begriff „Anschlusspfropfen“ austauschbar ist. Im Besonderen wird ein Abschnitt, in dem eine Öffnung mit einem leitenden Film gefüllt ist, um obere und untere Leitungen elektrisch zu verbinden, oft als „Anschlusspfropfen“ bezeichnet.
  • Es sei angemerkt, dass die Begriffe „Film“ und „Schicht“ je nach der Sachlage oder den Umständen gegeneinander ausgetauscht werden können. Beispielsweise kann der Begriff „leitende Schicht“ gegebenenfalls in den Begriff „leitender Film“ umgewandelt werden. Es kann auch der Begriff „isolierender Film“ gegebenenfalls in den Begriff „isolierende Schicht“ umgewandelt werden.
  • In dieser Beschreibung bedeutet der Begriff „parallel“, dass der Winkel, der zwischen zwei geraden Linien gebildet ist, größer als oder gleich -10° und kleiner als oder gleich 10° ist, und umfasst daher auch den Fall, in dem der Winkel größer als oder gleich -5° und kleiner als oder gleich 5° ist. Zudem bedeutet der Begriff „im Wesentlichen parallel“, dass der Winkel, der zwischen zwei geraden Linien gebildet ist, größer als oder gleich -30° und kleiner als oder gleich 30° ist. Zudem bedeutet der Begriff „senkrecht“, dass der Winkel, der zwischen zwei geraden Linien gebildet ist, größer als oder gleich 80° und kleiner als oder gleich 100° ist, und umfasst daher auch den Fall, in dem der Winkel größer als oder gleich 85° und kleiner als oder gleich 95° ist. Zudem bedeutet der Begriff „im Wesentlichen senkrecht“, dass der Winkel, der zwischen zwei geraden Linien gebildet ist, größer als oder gleich 60° und kleiner als oder gleich 120° ist.
  • In dieser Beschreibung sind trigonale und rhomboedrische Kristallsysteme in einem hexagonalen Kristallsystem mit eingeschlossen.
  • (Ausführungsform 1)
  • 1A stellt ein Beispiel für eine Draufsicht auf eine Halbleitervorrichtung dar. 1B ist eine Querschnittsansicht entlang der Strichpunktlinie A1-A2 in 1A. Die Halbleitervorrichtung beinhaltet, wie in 1B dargestellt, einen ersten Transistor 110 und einen zweiten Transistor 100. Der zweite Transistor 100 ist über dem ersten Transistor 110 bereitgestellt, und ein Sperrfilm 120 ist zwischen dem ersten Transistor 110 und dem zweiten Transistor 100 bereitgestellt.
  • Der erste Transistor 110 ist auf einem Halbleitersubstrat 111 bereitgestellt und beinhaltet einen Halbleiterfilm 112, der ein Teil des Halbleitersubstrats 111 ist, einen Gate-Isolierfilm 114, eine Gate-Elektrode 115 sowie niederohmige Schichten 113a und 113b, die als Source-Bereich und Drain-Bereich dienen.
  • Es kann sich bei dem ersten Transistor 110 entweder um einen p-Kanal-Transistor oder um einen n-Kanal-Transistor handeln; vorzugsweise wird ein p-Kanal-Transistor verwendet. Alternativ kann ein geeigneter Transistor je nach der Schaltungskonfiguration oder dem Betriebsverfahren verwendet werden.
  • Vorzugsweise enthalten ein Bereich des Halbleiterfilms 112, in dem ein Kanal gebildet wird, ein Bereich in der Nähe davon, die niederohmigen Schichten 113a und 113b, die als Source-Bereich und Drain-Bereich dienen, und dergleichen einen Halbleiter, wie z. B. einen Halbleiter auf Siliziumbasis, bevorzugter einkristallines Silizium. Alternativ kann ein Material enthalten sein, das Germanium (Ge), Siliziumgermanium (SiGe), Galliumarsenid (GaAs), Galliumaluminiumarsenid (GaAlAs) oder dergleichen enthält. Es kann Silizium enthalten sein, dessen effektive Masse durch Anlegen einer Verspannung an das Kristallgitter gesteuert wird, wodurch der Gitterabstand verändert wird. Es kann sich bei dem ersten Transistor 110 alternativ um einen Transistor mit hoher Elektronenbeweglichkeit (high-electron-mobility transistor, HEMT) aus GaAs und AlGaAs oder dergleichen handeln.
  • Die niederohmigen Schichten 113a und 113b enthalten zusätzlich zu einem Halbleitermaterial, das für den Halbleiterfilm 112 verwendet wird, ein n-Typ-Leitfähigkeit verleihendes Element, wie z. B. Arsen oder Phosphor, oder ein p-Typ-Leitfähigkeit verleihendes Element, wie z. B. Bor.
  • Die Gate-Elektrode 115 kann unter Verwendung eines Halbleitermaterials, wie z. B. Silizium, das das n-Typ-Leitfähigkeit verleihende Element, wie z. B. Arsen oder Phosphor, oder das p-Typ-Leitfähigkeit verleihende Element, wie z. B. Bor, enthält, oder eines leitenden Materials, wie z. B. eines Metallmaterials, eines Legierungsmaterials oder eines Metalloxidmaterials, ausgebildet werden. Vorzugsweise wird ein hochschmelzendes Material, das sowohl Wärmebeständigkeit als auch Leitfähigkeit aufweist, wie z. B. Wolfram oder Molybdän, verwendet, oder besonders bevorzugt wird Wolfram verwendet.
  • Hier kann ein Transistor 160, der in 4 dargestellt ist, anstelle des ersten Transistors 110 verwendet werden. 4 stellt einen Querschnitt des Transistors 160 in einer Kanallängsrichtung auf der linken Seite der Strichpunktlinie und einen Querschnitt desselben in einer Kanalquerrichtung auf der rechten Seite der Strichpunktlinie dar. Bei dem in 4 dargestellten Transistor 160 weist der Halbleiterfilm 112 (ein Teil des Halbleitersubstrats), in dem ein Kanal gebildet wird, einen Vorsprung auf, und der Gate-Isolierfilm 114, eine Gate-Elektrode 115a und eine Gate-Elektrode 115b sind entlang einer Oberseite und Seitenflächen des Vorsprungs bereitgestellt. Es sei angemerkt, dass die Gate-Elektrode 115a unter Verwendung eines Materials mit einer eingestellten Austrittsarbeit ausgebildet werden kann. Der Transistor 160 mit einer derartigen Form wird auch als FIN-Transistor bezeichnet, denn er nutzt einen vorspringenden Abschnitt des Halbleitersubstrats. Es sei angemerkt, dass ein isolierender Film, der als Maske zum Ausbilden des vorspringenden Abschnitts in Kontakt mit dem Oberteil des vorspringenden Abschnitts bereitgestellt sein kann. Obwohl hier der Fall beschrieben wird, in dem der vorspringende Abschnitt durch Verarbeiten eines Abschnitts des Halbleitersubstrats ausgebildet wird, kann ein Halbleiterfilm mit einer vorspringenden Form durch Verarbeiten eines SOI-Substrats ausgebildet werden.
  • Der erste Transistor 110 ist mit einem isolierenden Film 121, einem isolierenden Film 122, einem isolierenden Film 123 und einem isolierenden Film 124 bedeckt, welche in dieser Reihenfolge übereinander angeordnet sind.
  • In dem Fall, in dem ein Halbleitermaterial auf Siliziumbasis für den Halbleiterfilm 112 verwendet wird, enthält der isolierende Film 122 vorzugsweise Wasserstoff. Wenn der isolierende Film 122, der Wasserstoff enthält, über dem ersten Transistor 110 bereitgestellt ist und eine Wärmebehandlung durchgeführt wird, werden offene Bindungen in dem Halbleiterfilm 112 mit Wasserstoff, der in dem isolierenden Film 122 enthalten ist, abgeschlossen, wodurch die Zuverlässigkeit des ersten Transistors 110 verbessert werden kann.
  • Der isolierende Film 123 dient als Planarisierungsfilm zum Eliminieren eines Niveauunterschiedes, der durch den ersten Transistor 110 oder dergleichen hervorgerufen wird, der unter dem isolierenden Film 123 liegt. Eine Oberseite des isolierenden Films 123 kann durch eine Planarisierungsbehandlung mittels eines chemisch-mechanischen Polieren-(chemical mechanical polishing, CMP-) Verfahrens oder dergleichen geebnet werden, um die Ebenheit zu erhöhen.
  • Der isolierende Film 124 kann eine Funktion als Sperrfilm aufweisen. Der isolierende Film 124 muss nicht notwendigerweise bereitgestellt sein.
  • In den isolierenden Filmen 121, 122, 123 und 124 sind Anschlusspfropfen 161 und 163, die elektrisch mit den niederohmigen Schichten 113a und 113b verbunden sind, und dergleichen sowie ein Anschlusspfropfen 162, der elektrisch mit der Gate-Elektrode 115 des ersten Transistors 110 verbunden ist, und dergleichen eingebettet. Es sei angemerkt, dass in dieser Beschreibung und dergleichen eine Elektrode und eine Leitung, die elektrisch mit der Elektrode verbunden ist, eine Einzelkomponente sein können. Mit anderen Worten: Es gibt einen Fall, in dem ein Teil einer Leitung als Elektrode dient, und einen Fall, in dem ein Teil einer Elektrode als Leitung dient.
  • Eine Elektrode 136 ist über dem isolierenden Film 124 und dem Anschlusspfropfen 162 bereitgestellt. Die Elektrode 136 ist elektrisch mit dem Anschlusspfropfen 162 verbunden.
  • Die Anschlusspfropfen (Anschlusspfropfen 161 bis 163), die Elektrode 136 und dergleichen können jeweils unter Verwendung eines leitenden Materials, wie z. B. eines Metallmaterials, eines Legierungsmaterials oder eines Metalloxidmaterials, ausgebildet werden. Vorzugsweise wird ein hochschmelzendes Material, das sowohl Wärmebeständigkeit als auch Leitfähigkeit aufweist, wie z. B. Wolfram, Molybdän, Titan oder Titannitrid, verwendet, und besonders bevorzugt wird Wolfram verwendet. Alternativ kann ein mehrschichtiger Film verwendet werden, der zwei oder mehr Schichten umfasst, die mehr als eines der vorstehenden hochschmelzenden Metalle enthalten. Beispielsweise kann eine zweischichtige Struktur aus Wolfram über Titannitrid verwendet werden.
  • Es ist vorzuziehen, dass die Elektrode 136 in einem isolierenden Film 125 eingebettet ist und dass eine Oberseite des isolierenden Films 125 geebnet ist.
  • Der Sperrfilm 120 ist derart bereitgestellt, dass er die Oberseite des isolierenden Films 125 bedeckt.
  • Der Sperrfilm 120 weist Öffnungen auf, in denen Anschlusspfropfen 164 und 166 eingebettet sind, die nachstehend beschrieben werden.
  • Ein isolierender Film 126 ist über dem Sperrfilm 120 bereitgestellt. Für den isolierenden Film 126 wird vorzugsweise ein Oxidmaterial verwendet, von dem infolge einer Erwärmung Sauerstoff teilweise abgegeben wird.
  • Bezüglich des Oxidmaterials, von dem durch Erwärmung Sauerstoff abgegeben wird, handelt es sich bei einem isolierenden Oxidfilm, der Sauerstoff mit einem höheren Anteil enthält als die stöchiometrische Zusammensetzung, um einen isolierenden Oxidfilm, bei dem die Menge an abgegebenem Sauerstoff, umgerechnet in Sauerstoffatome, einer thermischen Desorptionsspektroskopie-(TDS-) Analyse zufolge größer als oder gleich 1,0 × 1018 Atome/cm3, bevorzugt größer als oder gleich 3,0 × 1020 Atome/cm3 ist. Es sei angemerkt, dass die Substrattemperatur bei der TDS-Analyse vorzugsweise höher als oder gleich 100 °C und niedriger als oder gleich 700 °C, oder höher als oder gleich 100 °C und niedriger als oder gleich 500 °C ist.
  • Zum Beispiel wird als derartiges Material vorzugsweise ein Material verwendet, das Siliziumoxid oder Siliziumoxynitrid enthält. Alternativ kann ein Metalloxid verwendet werden. Es sei angemerkt, dass sich in dieser Beschreibung „Siliziumoxynitrid“ auf ein Material bezieht, das Sauerstoff enthält, dessen Anteil höher ist als der Stickstoffanteil, und dass sich „Siliziumnitridoxid“ auf ein Material bezieht, das Stickstoff enthält, dessen Anteil höher ist als der Sauerstoffanteil.
  • Der zweite Transistor 100 ist über dem isolierenden Film 126 bereitgestellt.
  • Der zweite Transistor 100 beinhaltet einen Oxidhalbleiterfilm 101a in Kontakt mit einer Oberseite des isolierenden Films 126, einen Oxidhalbleiterfilm 101b in Kontakt mit einer Oberseite des Oxidhalbleiterfilms 101a, eine Elektrode 103a und eine Elektrode 103b, welche in Kontakt mit einer Oberseite des Oxidhalbleiterfilms 101b sind und in einem Bereich, der den Oxidhalbleiterfilm 101b überlappt, voneinander getrennt sind, einen Oxidhalbleiterfilm 101c in Kontakt mit der Oberseite des Oxidhalbleiterfilms 101b und Oberseiten der Elektroden 103a und 103b, einen Gate-Isolierfilm 104 über dem Oxidhalbleiterfilm 101c sowie eine Gate-Elektrode 105, die den Oxidhalbleiterfilm 101b überlappt, wobei der Gate-Isolierfilm 104 und der Oxidhalbleiterfilm 101c dazwischen bereitgestellt sind. Der zweite Transistor 100 ist mit einem isolierenden Film 107, einem isolierenden Film 108 und einem isolierenden Film 127 bedeckt.
  • Der Anschlusspfropfen 164, der elektrisch mit dem Anschlusspfropfen 161 und der Elektrode 103a verbunden ist, ist in dem isolierenden Film 125, dem Sperrfilm 120, dem isolierenden Film 126, dem Oxidhalbleiterfilm 101a, dem Oxidhalbleiterfilm 101b und der Elektrode 103a eingebettet.
  • Gleichzeitig mit der Ausbildung des zweiten Transistors 100 werden ein Oxidhalbleiterfilm 131a, ein Oxidhalbleiterfilm 131b und eine Elektrode 103c ausgebildet, und der Anschlusspfropfen 166, der elektrisch mit dem Anschlusspfropfen 163 und der Elektrode 103c verbunden ist, wird derart bereitgestellt, dass er in dem isolierenden Film 125, dem Sperrfilm 120, dem isolierenden Film 126, dem Oxidhalbleiterfilm 131a, dem Oxidhalbleiterfilm 131b und der Elektrode 103c eingebettet ist.
  • Es sei angemerkt, dass mindestens ein Teil (oder das Ganze) der Elektrode 103a (und/oder der Elektrode 103b) auf mindestens einem Teil (oder dem Ganzen) einer Oberfläche, einer Seitenfläche, einer Oberseite und/oder einer Unterseite eines Halbleiterfilms, wie z. B. des Oxidhalbleiterfilms 101b (und/oder des Oxidhalbleiterfilms 101a), bereitgestellt ist.
  • Alternativ ist mindestens ein Teil (oder das Ganze) der Elektrode 103a (und/oder der Elektrode 103b) in Kontakt mit mindestens einem Teil (oder dem Ganzen) einer Oberfläche, einer Seitenfläche, einer Oberseite und/oder einer Unterseite eines Halbleiterfilms, wie z. B. des Oxidhalbleiterfilms 101b (und/oder des Oxidhalbleiterfilms 101a). Alternativ ist mindestens ein Teil (oder das Ganze) der Elektrode 103a (und/oder der Elektrode 103b) in Kontakt mit mindestens einem Teil (oder dem Ganzen) eines Halbleiterfilms, wie z. B. des Oxidhalbleiterfilms 101b (und/oder des Oxidhalbleiterfilms 101a).
  • Alternativ ist mindestens ein Teil (oder das Ganze) der Elektrode 103a (und/oder der Elektrode 103b) elektrisch mit mindestens einem Teil (oder dem Ganzen) einer Oberfläche, einer Seitenfläche, einer Oberseite und/oder einer Unterseite eines Halbleiterfilms, wie z. B. des Oxidhalbleiterfilms 101b (und/oder des Oxidhalbleiterfilms 101a), verbunden. Alternativ ist mindestens ein Teil (oder das Ganze) der Elektrode 103a (und/oder der Elektrode 103b) elektrisch mit mindestens einem Teil (oder dem Ganzen) eines Halbleiterfilms, wie z. B. des Oxidhalbleiterfilms 101b (und/oder des Oxidhalbleiterfilms 101a), verbunden.
  • Alternativ ist mindestens ein Teil (oder das Ganze) der Elektrode 103a (und/oder der Elektrode 103b) nahe an mindestens einem Teil (oder dem Ganzen) einer Oberfläche, einer Seitenfläche, einer Oberseite und/oder einer Unterseite eines Halbleiterfilms, wie z. B. des Oxidhalbleiterfilms 101b (und/oder des Oxidhalbleiterfilms 101a), bereitgestellt. Alternativ ist mindestens ein Teil (oder das Ganze) der Elektrode 103a (und/oder der Elektrode 103b) nahe an mindestens einem Teil (oder dem Ganzen) eines Halbleiterfilms, wie z. B. des Oxidhalbleiterfilms 101b (und/oder des Oxidhalbleiterfilms 101a), bereitgestellt.
  • Alternativ ist mindestens ein Teil (oder das Ganze) der Elektrode 103a (und/oder der Elektrode 103b) auf einer Seite mindestens eines Teils (oder des Ganzen) einer Oberfläche, einer Seitenfläche, einer Oberseite und/oder einer Unterseite eines Halbleiterfilms, wie z. B. des Oxidhalbleiterfilms 101b (und/oder des Oxidhalbleiterfilms 101a), angeordnet. Alternativ ist mindestens ein Teil (oder das Ganze) der Elektrode 103a (und/oder der Elektrode 103b) auf einer Seite mindestens eines Teils (oder des Ganzen) eines Halbleiterfilms, wie z. B. des Oxidhalbleiterfilms 101b (und/oder des Oxidhalbleiterfilms 101a), angeordnet.
  • Alternativ ist mindestens ein Teil (oder das Ganze) der Elektrode 103a (und/oder der Elektrode 103b) schräg oberhalb mindestens eines Teils (oder des Ganzen) einer Oberfläche, einer Seitenfläche, einer Oberseite und/oder einer Unterseite eines Halbleiterfilms, wie z. B. des Oxidhalbleiterfilms 101b (und/oder des Oxidhalbleiterfilms 101a), bereitgestellt. Alternativ ist mindestens ein Teil (oder das Ganze) der Elektrode 103a (und/oder der Elektrode 103b) schräg oberhalb mindestens eines Teils (oder des Ganzen) eines Halbleiterfilms, wie z. B. des Oxidhalbleiterfilms 101b (und/oder des Oxidhalbleiterfilms 101a), bereitgestellt.
  • Alternativ ist mindestens ein Teil (oder das Ganze) der Elektrode 103a (und/oder der Elektrode 103b) oberhalb mindestens eines Teils (oder des Ganzen) einer Oberfläche, einer Seitenfläche, einer Oberseite und/oder einer Unterseite eines Halbleiterfilms, wie z. B. des Oxidhalbleiterfilms 101b (und/oder des Oxidhalbleiterfilms 101a), bereitgestellt. Alternativ ist mindestens ein Teil (oder das Ganze) der Elektrode 103a (und/oder der Elektrode 103b) oberhalb mindestens eines Teils (oder des Ganzen) eines Halbleiterfilms, wie z. B. des Oxidhalbleiterfilms 101b (und/oder des Oxidhalbleiterfilms 101a), bereitgestellt.
  • Zum Beispiel enthält der Oxidhalbleiter vorzugsweise mindestens Indium (In) oder Zink (Zn). Der Oxidhalbleiter enthält bevorzugter ein Oxid, das durch ein Oxid auf In-M-Zn-Basis (M ist ein Metall, wie z. B. AI, Ti, Ga, Ge, Y, Zr, Sn, La, Ce oder Hf) repräsentiert wird.
  • Als Halbleiterfilm wird besonders vorzugsweise ein Oxidhalbleiterfilm verwendet, der eine Vielzahl von Kristallteilen, deren c-Achsen senkrecht zu einer Oberfläche, auf der der Halbleiterfilm ausgebildet ist, oder der Oberseite des Halbleiterfilms ausgerichtet sind, enthält und in dem die angrenzenden Kristallteile keine Korngrenze aufweisen.
  • Die Verwendung derartiger Materialien für den Halbleiterfilm ermöglicht, dass ein sehr zuverlässiger Transistor bereitgestellt wird, bei dem eine Veränderung der elektrischen Eigenschaften unterdrückt wird.
  • Es sei angemerkt, dass Details einer bevorzugten Art und eines Bildungsverfahrens eines Oxidhalbleiters, der für den Halbleiterfilm verwendbar ist, nachstehend bei einer Ausführungsform beschrieben werden.
  • Die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet vorzugsweise einen ersten Oxidhalbleiterfilm zwischen dem Oxidhalbleiterfilm und dem isolierenden Film, der den Oxidhalbleiterfilm überlappt, und der erste Oxidhalbleiterfilm enthält als seinen Bestandteil mindestens eines der Metallelemente, die den Oxidhalbleiterfilm bilden. Bei einer derartigen Struktur kann eine Bildung eines Einfangniveaus an der Grenzfläche zwischen dem Oxidhalbleiterfilm und dem isolierenden Film, der den Oxidhalbleiterfilm überlappt, unterdrückt werden.
  • Das heißt: Eine Ausführungsform der vorliegenden Erfindung weist vorzugsweise eine Struktur auf, bei der die Oberseite und die Unterseite mindestens des Kanalbildungsbereichs des Oxidhalbleiterfilms jeweils in Kontakt mit einem Oxidfilm sind, der als Sperrfilm zum Verhindern einer Bildung eines Grenzflächenzustandes des Oxidhalbleiterfilms dient. Bei dieser Struktur können eine Bildung von Sauerstofffehlstellen und ein Eindringen von Verunreinigungen, die eine Erzeugung von Ladungsträgern verursachen, in dem Oxidhalbleiterfilm und an der Grenzfläche verhindert werden. Daher kann ein hochreiner intrinsischer Oxidhalbleiterfilm erhalten werden. „Erhalten eines hochreinen intrinsischen Oxidhalbleiterfilms“ bedeutet „Reinigung oder wesentliche Reinigung des Oxidhalbleiterfilms, um einen intrinsischen oder im Wesentlichen intrinsischen Oxidhalbleiterfilm zu gewinnen“. Auf diese Weise kann eine Veränderung der elektrischen Eigenschaften eines Transistors, der den Oxidhalbleiterfilm beinhaltet, verhindert werden, und eine sehr zuverlässige Halbleitervorrichtung kann bereitgestellt werden.
  • Es sei angemerkt, dass in dieser Beschreibung und dergleichen die Ladungsträgerdichte eines im Wesentlichen gereinigten Oxidhalbleiterfilms niedriger als 1 × 1017 /cm3, niedriger als 1×1015/cm3 oder niedriger als 1 × 1013/cm3 ist. Mit einem hochreinen intrinsischen Oxidhalbleiterfilm kann der Transistor stabile elektrische Eigenschaften aufweisen.
  • Der Oxidhalbleiterfilm 101a ist zwischen dem isolierenden Film 126 und dem Oxidhalbleiterfilm 101b bereitgestellt.
  • Der Oxidhalbleiterfilm 101c ist zwischen dem Oxidhalbleiterfilm 101b und dem Gate-Isolierfilm 104 bereitgestellt. Insbesondere ist die Unterseite des Oxidhalbleiterfilms 101c in Kontakt mit den Oberseiten der Elektrode 103a und der Elektrode 103b sowie mit der Unterseite des Gate-Isolierfilms 104 bereitgestellt.
  • Der Oxidhalbleiterfilm 101a und der Oxidhalbleiterfilm 101c enthalten jeweils ein Oxid, das ein oder mehrere Metallelement/e enthält, das/die auch in dem Oxidhalbleiterfilm 101b enthalten ist/sind.
  • Es sei angemerkt, dass die Grenze zwischen dem Oxidhalbleiterfilm 101b und dem Oxidhalbleiterfilm 101a oder die Grenze zwischen dem Oxidhalbleiterfilm 101b und dem Oxidhalbleiterfilm 101c in einigen Fällen nicht deutlich ist.
  • Die Oxidhalbleiterfilme 101a und 101c enthalten beispielsweise In oder Ga; typischerweise wird ein Material, wie z. B. ein Oxid auf In-Ga-Basis, ein Oxid auf In-Zn-Basis oder ein Oxid auf In-M-Zn-Basis (M ist Al, Ti, Ga, Y, Zr, La, Ce, Nd oder Hf) verwendet, dessen Energie an der unteren Kante des Leitungsbandes näher am Vakuumniveau liegt als diejenige des Oxidhalbleiterfilms 101b. Typischerweise ist die Differenz zwischen der Energie an der unteren Kante des Leitungsbandes des Oxidhalbleiterfilms 101a oder 101c und derjenigen des Oxidhalbleiterfilms 101b vorzugsweise 0,05 eV oder größer, 0,07 eV oder größer, 0,1 eV oder größer oder 0,15 eV oder größer und 2 eV oder kleiner, 1 eV oder kleiner, 0,5 eV oder kleiner oder 0,4 eV oder kleiner.
  • Für jeden der Oxidhalbleiterfilme 101a und 101c, zwischen denen der Oxidhalbleiterfilm 101b angeordnet ist, wird ein Oxid verwendet, das eine größere Menge an als Stabilisator dienendem Ga enthält als der Oxidhalbleiterfilm 101b; somit kann eine Abgabe von Sauerstoff aus dem Oxidhalbleiterfilm 101b unterdrückt werden.
  • Wenn ein Oxid auf In-Ga-Zn-Basis, in dem das Atomverhältnis von In zu Ga und Zn 1:1:1, 4:2:4,1 oder 3:1:2 beträgt, für den Oxidhalbleiterfilm 101b verwendet wird, kann beispielsweise ein Oxid auf In-Ga-Zn-Basis, in dem das Atomverhältnis von In zu Ga und Zn 1:3:2, 1:3:4, 1:3:6, 1:6:4, 1:6:8, 1:6:10 oder 1:9:6 beträgt, für die Oxidhalbleiterfilme 101a und 101c verwendet werden. Es sei angemerkt, dass der Anteil jedes Metallelementes im Atomverhältnis jedes der Oxidhalbleiterfilme 101a, 101b und 101c innerhalb eines Fehlerbereichs von ±20 % des Anteils im vorstehenden Atomverhältnis schwankt. Für die Oxidhalbleiterfilme 101a und 101c können Materialien mit der gleichen Zusammensetzung oder Materialien mit unterschiedlichen Zusammensetzungen verwendet werden.
  • Des Weiteren wird dann, wenn ein Oxid auf In-M-Zn-Basis für den Oxidhalbleiterfilm 101b verwendet wird, für ein Target zum Ausbilden eines Halbleiterfilms, der zu dem Oxidhalbleiterfilm 101b wird, vorzugsweise ein Oxid verwendet, das Metallelemente in dem Atomverhältnis enthält, das die folgenden Bedingungen erfüllt. Unter der Annahme, dass das Atomverhältnis der Metallelemente in dem Oxid In:M:Zn = x1:y1:z1 beträgt, ist x1/y1 größer als oder gleich 1/3 und kleiner als oder gleich 6, bevorzugt größer als oder gleich 1 und kleiner als oder gleich 6, und z1/y1 ist größer als oder gleich 1/3 und kleiner als oder gleich 6, bevorzugt größer als oder gleich 1 und kleiner als oder gleich 6. Es sei angemerkt, dass dann, wenn z1/y1 kleiner als oder gleich 6 ist, ein CAAC-OS-Film, der nachstehend beschrieben wird, leicht ausgebildet wird. Typische Beispiele für das Atomverhältnis der Metallelemente in dem Target sind In:M:Zn = 1:1:1, In:M:Zn = 4:2:4,1, In:M:Zn = 3:1:2 und dergleichen.
  • Wenn ein Oxid auf In-M-Zn-Basis für die Oxidhalbleiterfilme 101a und 101c verwendet wird, wird für ein Target zum Ausbilden der Oxidhalbleiterfilme, die zu den Oxidhalbleiterfilmen 101a und 101c werden, vorzugsweise ein Oxid verwendet, das Metallelemente in dem Atomverhältnis enthält, das die folgenden Bedingungen erfüllt. Unter der Annahme, dass das Atomverhältnis der Metallelemente in dem Oxid In:M:Zn = x2:y2:z2 beträgt, ist x2/y2 kleiner als x1/y1, und z2/y2 ist größer als oder gleich 1/3 und kleiner als oder gleich 6, bevorzugt größer als oder gleich 1 und kleiner als oder gleich 6. Es sei angemerkt, dass dann, wenn z2/y2 kleiner als oder gleich 6 ist, ein CAAC-OS-Film, der nachstehend beschrieben wird, leicht ausgebildet wird. Typische Beispiele für das Atomverhältnis der Metallelemente in dem Target sind In:M:Zn = 1:3:4, In:M:Zn = 1:3:6, In:M:Zn = 1:3:8, In:M:Zn = 1:2:4 und dergleichen.
  • Indem ein Material, bei dem die Energie an der unteren Kante des Leitungsbandes näher am Vakuumniveau liegt als diejenige des Oxidhalbleiterfilms 101b, für die Oxidhalbleiterfilme 101a und 101c verwendet wird, wird ein Kanal hauptsächlich in dem Oxidhalbleiterfilm 101b gebildet, so dass der Oxidhalbleiterfilm 101b als Hauptstrompfad dient. Wenn der Oxidhalbleiterfilm 101b, in dem ein Kanal gebildet wird, wie oben beschrieben zwischen den Oxidhalbleiterfilmen 101a und 101c angeordnet ist, wird eine Bildung von Grenzflächenzuständen zwischen diesen Filmen unterdrückt, und daher wird die Zuverlässigkeit der elektrischen Eigenschaften des Transistors verbessert.
  • Es sei angemerkt, dass je nach erforderlichen Halbleitereigenschaften und elektrischen Eigenschaften (z. B. Feldeffektbeweglichkeit und Schwellenspannung) ein Material mit einem geeigneten Atomverhältnis verwendet werden kann, ohne dabei auf das oben beschriebene Atomverhältnis beschränkt zu sein. Um die erforderlichen Halbleitereigenschaften des Transistors zu erhalten, werden vorzugsweise die Ladungsträgerdichte, die Verunreinigungskonzentration, die Defektdichte, das Atomverhältnis eines Metallelementes zu Sauerstoff, der Atomabstand, die Dichte und dergleichen der Oxidhalbleiterfilme 101a, 101b und 101c auf geeignete Werte eingestellt.
  • Dabei könnte ein gemischter Bereich aus dem Oxidhalbleiterfilm 101a und dem Oxidhalbleiterfilm 101b zwischen dem Oxidhalbleiterfilm 101a und dem Oxidhalbleiterfilm 101b existieren. Des Weiteren könnte ein gemischter Bereich aus dem Oxidhalbleiterfilm 101b und dem Oxidhalbleiterfilm 101c zwischen dem Oxidhalbleiterfilm 101b und dem Oxidhalbleiterfilm 101c existieren. Der gemischte Bereich weist eine niedrige Grenzflächenzustandsdichte auf. Aus diesem Grund hat die Schichtanordnung, die die Oxidhalbleiterfilme 101a, 101b und 101c umfasst, eine Bandstruktur, bei der sich die Energie an jeder Grenzfläche und in der Nähe der Grenzfläche stetig verändert (einen stetigen Übergang).
  • Nun wird eine Bandstruktur beschrieben. Zum leichten Verständnis ist die Bandstruktur durch die Energie (Ec) an der jeweiligen unteren Kante des Leitungsbandes des isolierenden Films 125, des Oxidhalbleiterfilms 101a, des Oxidhalbleiterfilms 101b, des Oxidhalbleiterfilms 101c und des Gate-Isolierfilms 104 dargestellt.
  • Wie in 5A und 5B dargestellt, verändert sich die Energie an der unteren Kante des Leitungsbandes stetig in dem Oxidhalbleiterfilm 101a, dem Oxidhalbleiterfilm 101b und dem Oxidhalbleiterfilm 101c. Dies erschließt sich auch aus der Tatsache, dass dem Oxidhalbleiterfilm 101a, dem Oxidhalbleiterfilm 101b und dem Oxidhalbleiterfilm 101c die Bestandteile gemeinsam sind und Sauerstoff leicht zwischen den Oxidhalbleiterfilmen 101a bis 101c diffundiert. Daher weisen die Oxidhalbleiterfilme 101a bis 101c eine stetige physikalische Eigenschaft auf, obwohl sie eine Schichtanordnung aus Schichten mit unterschiedlichen Zusammensetzungen sind.
  • Die Oxidhalbleiterfilme, die die gleichen Hauptbestandteile enthalten und übereinander angeordnet sind, sind nicht einfach übereinander angeordnet, sondern derart ausgebildet, dass sie einen stetigen Übergang (hier besonders eine U-förmige Wannen-Struktur, bei der sich die Energie an der unteren Kante des Leitungsbandes stetig zwischen den Filmen verändert) aufweisen. Mit anderen Worten: Eine mehrschichtige Struktur ist derart ausgebildet, dass an jeder Grenzfläche keine Verunreinigungen existieren, die ein Defektniveau, wie z. B. ein Einfangzentrum oder ein Rekombinationszentrum, bilden. Wenn Verunreinigungen zwischen den in dem mehrschichtigen Film übereinander angeordneten Filmen gemischt werden, geht die Stetigkeit des Energiebandes verloren, und Ladungsträger verschwinden, indem sie an der Grenzfläche eingefangen werden oder rekombinieren.
  • Es sei angemerkt, dass 5A den Fall darstellt, in dem Ec des Oxidhalbleiterfilms 101a und Ec des Oxidhalbleiterfilms 101c einander gleichen; jedoch können sie sich voneinander unterscheiden. 5B stellt beispielhaft einen Teil der Bandstruktur in dem Fall dar, in dem Ec des Oxidhalbleiterfilms 101c höher ist als Ec des Oxidhalbleiterfilms 101a.
  • Wie in 5A und 5B dargestellt, dient der Oxidhalbleiterfilm 101b als Wanne, und ein Kanal des zweiten Transistors 100 wird in dem Oxidhalbleiterfilm 101b gebildet. Es sei angemerkt, dass, da sich die Energien an den unteren Kanten der Leitungsbänder stetig verändern, die Oxidhalbleiterfilme 101a, 101b und 101c auch als U-förmige Wanne bezeichnet werden können. Außerdem kann ein Kanal, der in einer derartigen Struktur gebildet wird, auch als eingebetteter bzw. vergrabener Kanal bezeichnet werden.
  • Es sei angemerkt, dass Einfangniveaus, die auf Verunreinigungen oder Defekte zurückzuführen sind, in der Nähe der Grenzfläche zwischen einem isolierenden Film, wie z. B. einem Siliziumoxidfilm, und jedem der Oxidhalbleiterfilme 101a und 101c gebildet werden könnten. Der Oxidhalbleiterfilm 101b kann dank des Vorhandenseins der Oxidhalbleiterfilme 101a und 101c getrennt von den Einfangniveaus positioniert sein. Jedoch könnte dann, wenn die Energiedifferenz zwischen Ec des Oxidhalbleiterfilms 101a oder 101c und Ec des Oxidhalbleiterfilms 101b klein ist, ein Elektron in dem Oxidhalbleiterfilm 101b über die Energiedifferenz das Einfangniveau erreichen. Wenn das Elektron in dem Einfangniveau eingefangen wird, wird eine negative feste Ladung an der Grenzfläche zu dem isolierenden Film erzeugt, wodurch die Schwellenspannung des Transistors in positiver Richtung verschoben wird.
  • Um eine Veränderung der Schwellenspannung des Transistors zu verringern, ist daher eine Energiedifferenz zwischen Ec des Oxidhalbleiterfilms 101b und Ec jedes der Oxidhalbleiterfilme 101a und 101c nötig. Die Energiedifferenz ist bevorzugt größer als oder gleich 0,1 eV, bevorzugter größer als oder gleich 0,15 eV.
  • Die Oxidhalbleiterfilme 101a, 101b und 101c enthalten vorzugsweise Kristallteile. Wenn im Besonderen ein Kristall, in dem c-Achsen ausgerichtet sind, verwendet wird, kann der Transistor stabile elektrische Eigenschaften aufweisen.
  • Bei der in 5B dargestellten Bandstruktur kann anstelle des Oxidhalbleiterfilms 101c ein In-Ga-Oxid (z. B. mit einem Atomverhältnis von In:Ga = 7:93) zwischen dem Oxidhalbleiterfilm 101b und dem Gate-Isolierfilm 104 bereitgestellt werden.
  • Für den Oxidhalbleiterfilm 101b wird ein Oxid verwendet, dessen Elektronenaffinität höher ist als diejenige jedes der Oxidhalbleiterfilme 101a und 101c. Für den Oxidhalbleiterfilm 101b wird beispielsweise ein Oxid mit einer Elektronenaffinität verwendet, die um 0,07 eV oder mehr und 1,3 eV oder weniger, bevorzugt 0,1 eV oder mehr und 0,7 eV oder weniger, bevorzugter 0,15 eV oder mehr und 0,4 eV oder weniger höher ist als diejenige jedes der Oxidhalbleiterfilme 101a und 101c. Es sei angemerkt, dass sich die Elektronenaffinität auf eine Energiedifferenz zwischen dem Vakuumniveau und der unteren Kante des Leitungsbandes bezieht.
  • Die Dicke des Oxidhalbleiterfilms 101b ist hier vorzugsweise mindestens größer als diejenige des Oxidhalbleiterfilms 101a. Je dicker der Oxidhalbleiterfilm 101b ist, desto höher kann der Durchlassstrom des Transistors sein. Die Dicke des Oxidhalbleiterfilms 101a kann zweckmäßig gewählt werden, solange eine Bildung eines Grenzflächenzustandes an der Grenzfläche zu dem Oxidhalbleiterfilm 101b vermieden wird. Beispielsweise ist die Dicke des Oxidhalbleiterfilms 101b größer als diejenige des Oxidhableiterfilms 101a, bevorzugt zweimal oder mehr, bevorzugter viermal oder mehr, noch bevorzugter sechsmal oder mehr so groß wie diejenige des Oxidhalbleiterfilms 101a. Es sei angemerkt, dass die vorstehende Beschreibung nicht für den Fall gilt, in dem der Durchlassstrom des Transistors nicht erhöht werden muss, und die Dicke des Oxidhalbleiterfilms 101a kann größer oder ebenso groß wie diejenige des Oxidhalbleiterfilms 101b sein.
  • Die Dicke des Oxidhalbleiterfilms 101c kann in ähnlicher Weise wie diejenige des Oxidhalbleiterfilms 101a zweckmäßig gewählt werden, solange eine Bildung eines Grenzflächenzustandes an der Grenzfläche zu dem Oxidhalbleiterfilm 101b vermieden wird. Beispielsweise kann die Dicke des Oxidhalbleiterfilms 101c derart gewählt werden, dass sie kleiner oder ebenso groß wie diejenige des Oxidhalbleiterfilms 101a ist. Wenn der Oxidhalbleiterfilm 101c dick ist, kann es schwierig werden, dass das elektrische Feld von der Gate-Elektrode den Oxidhalbleiterfilm 101b erreicht. Deshalb ist der Oxidhalbleiterfilm 101c vorzugsweise dünn, beispielsweise dünner als der Oxidhalbleiterfilm 101b. Es sei angemerkt, dass die Dicke des Oxidhalbleiterfilms 101c nicht auf die vorstehende Beschreibung beschränkt ist und angemessen in Abhängigkeit von einer Betriebsspannung des Transistors unter Berücksichtigung der Spannungsfestigkeit des Gate-Isolierfilms 104 gewählt werden kann.
  • Dabei wird in dem Fall, in dem der Oxidhalbleiterfilm 101b in Kontakt mit einem isolierenden Film ist, der unterschiedliche Bestandteile enthält (z. B. einem isolierenden Film, der einen Siliziumoxidfilm umfasst), manchmal ein Grenzflächenzustand an der Grenzfläche zwischen den zwei Filmen gebildet, und der Grenzflächenzustand bildet einen Kanal. In diesem Fall kann ein zweiter Transistor ausgebildet werden, der eine unterschiedliche Schwellenspannung aufweist, und demzufolge kann eine scheinbare Schwellenspannung des Transistors schwanken. Bei dem Transistor dieses Strukturbeispiels enthält jedoch der Oxidhalbleiterfilm 101a eine oder mehrere Art/en von Metallelementen, die den Oxidhalbleiterfilm 101b bilden. Deshalb wird ein Grenzflächenzustand nicht leicht an der Grenzfläche zwischen dem Oxidhalbleiterfilm 101a und dem Oxidhalbleiterfilm 101b gebildet. Somit kann das Vorhandensein des Oxidhalbleiterfilms 101a Schwankungen oder Veränderungen der elektrischen Eigenschaften des Transistors, wie z. B. Schwellenspannung, verringern.
  • Wenn ein Kanal an der Grenzfläche zwischen dem Gate-Isolierfilm 104 und dem Oxidhalbleiterfilm 101b gebildet wird, tritt eine Grenzflächenstreuung an der Grenzfläche auf, und die Feldeffektbeweglichkeit des Transistors nimmt in einigen Fällen ab. Bei dem Transistor dieses Strukturbeispiels enthält jedoch der Oxidhalbleiterfilm 101c eine oder mehrere Art/en von Metallelementen, die den Oxidhalbleiterfilm 101b bilden. Deshalb tritt eine Streuung von Ladungsträgern mit geringerer Wahrscheinlichkeit an der Grenzfläche zwischen dem Oxidhalbleiterfilm 101b und dem Oxidhalbleiterfilm 101c auf, und daher kann die Feldeffektbeweglichkeit des Transistors erhöht werden.
  • Eine der Elektroden 103a und 103b dient als Source-Elektrode, und die andere Elektrode dient als Drain-Elektrode.
  • Jede der Elektroden 103a und 103b ist in einer einschichtigen Struktur oder einer mehrschichtigen Struktur ausgebildet, bei der ein beliebiges Metall, wie z. B. Aluminium, Titan, Chrom, Nickel, Kupfer, Yttrium, Zirkonium, Molybdän, Silber, Tantal oder Wolfram, oder eine Legierung verwendet wird, die ein beliebiges dieser Metalle als Hauptbestandteil enthält. Beispielsweise können eine einschichtige Struktur eines Silizium enthaltenden Aluminiumfilms, eine zweischichtige Struktur, bei der ein Aluminiumfilm über einem Titanfilm angeordnet ist, eine zweischichtige Struktur, bei der ein Aluminiumfilm über einem Wolframfilm angeordnet ist, eine zweischichtige Struktur, bei der ein Kupferfilm über einem Kupfer-Magnesium-Aluminium-Legierungsfilm angeordnet ist, eine zweischichtige Struktur, bei der ein Kupferfilm über einem Titanfilm angeordnet ist, eine zweischichtige Struktur, bei der ein Kupferfilm über einem Wolframfilm angeordnet ist, eine dreischichtige Struktur, bei der ein Titanfilm oder ein Titannitridfilm, ein Aluminiumfilm oder ein Kupferfilm und ein Titanfilm oder ein Titannitridfilm in dieser Reihenfolge übereinander angeordnet sind, eine dreischichtige Struktur, bei der ein Molybdänfilm oder ein Molybdännitridfilm, ein Aluminiumfilm oder ein Kupferfilm und ein Molybdänfilm oder ein Molybdännitridfilm in dieser Reihenfolge übereinander angeordnet sind, und dergleichen angegeben werden. Es kann ein durchsichtiges leitendes Material, das Indiumoxid, Zinnoxid oder Zinkoxid enthält, verwendet werden.
  • Als Gate-Isolierfilm 104 kann beispielsweise ein isolierender Film verwendet werden, der ein sogenanntes High-k-Material, wie z. B. Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Aluminiumoxid, Hafniumoxid, Tantaloxid, Zirkoniumoxid, Blei-Zirkonat-Titanat (PZT), Strontiumtitanat (SrTiO3) oder (Ba,Sr)TiO3 (BST), enthält. Der isolierende Film kann eine einschichtige Struktur oder eine mehrschichtige Struktur aufweisen. Alternativ kann dem isolierenden Film beispielsweise Aluminiumoxid, Bismutoxid, Germaniumoxid, Nioboxid, Siliziumoxid, Titanoxid, Wolframoxid, Yttriumoxid oder Zirkoniumoxid zugesetzt werden. Der isolierende Film kann alternativ einer Nitrierungsbehandlung unterzogen werden. Siliziumoxid, Siliziumoxynitrid oder Siliziumnitrid kann über dem vorstehenden isolierenden Film angeordnet werden.
  • Als Gate-Isolierfilm 104 wird, wie der isolierende Film 126, vorzugsweise ein isolierender Oxidfilm verwendet, der mehr Sauerstoff enthält als die stöchiometrische Zusammensetzung.
  • Wenn ein bestimmtes Material für den Gate-Isolierfilm verwendet wird, werden Elektronen unter bestimmten Bedingungen in dem Gate-Isolierfilm eingefangen und kann die Schwellenspannung ansteigen. Zum Beispiel wird bei einem Teil des Gate-Isolierfilms, wie bei einem mehrschichtigen Film aus Siliziumoxid und Hafniumoxid, ein Material mit vielen Elektroneneinfangzuständen, wie z. B. Hafniumoxid, Aluminiumoxid und Tantaloxid, verwendet, und es wird der Zustand, in dem das Potential der Gate-Elektrode höher ist als dasjenige der Source-Elektrode oder der Drain-Elektrode, für eine Sekunde oder länger, insbesondere für eine Minute oder länger bei einer höheren Temperatur (einer Temperatur, die höher ist als die Betriebstemperatur oder die Aufbewahrungstemperatur der Halbleitervorrichtung, oder einer Temperatur von 125 °C oder höher und 450 °C oder niedriger, typischerweise einer Temperatur von 150 °C oder höher und 300 °C oder niedriger) gehalten. Daher werden Elektronen von dem Halbleiterfilm in die Gate-Elektrode geführt, und einige der Elektronen werden von den Elektroneneinfangzuständen eingefangen.
  • Bei dem Transistor, bei dem eine benötige Menge an Elektronen auf diese Weise von den Elektroneneinfangzuständen eingefangen werden, wird die Schwellenspannung in positiver Richtung verschoben. Indem die Spannung der Gate-Elektrode gesteuert wird, kann die Menge an einzufangenden Elektronen gesteuert werden, und daher kann die Schwellenspannung gesteuert werden. Des Weiteren kann die Behandlung zum Einfangen der Elektronen im Herstellungsprozess des Transistors durchgeführt werden.
  • Zum Beispiel wird die Behandlung vorzugsweise bei einem beliebigen Schritt vor der Auslieferung durchgeführt, wie beispielsweise nach dem Ausbilden einer Leitung, die mit der Source-Elektrode oder der Drain-Elektrode des Transistors verbunden ist, nach der Vorbehandlung (Waferbearbeitung), nach einem Wafervereinzelungsschritt bzw. Wafer-Schneideschritt, nach der Verpackung oder dergleichen. In jedem Fall wird vorzugsweise der Transistor von da an nicht einer Temperatur von höher als oder gleich 125 °C über einen Zeitraum von einer Stunde oder länger ausgesetzt.
  • Die Gate-Elektrode 105 kann beispielsweise unter Verwendung eines Metalls, das aus Aluminium, Chrom, Kupfer, Tantal, Titan, Molybdän und Wolfram ausgewählt wird, einer Legierung, die ein beliebiges dieser Metalle als Bestandteil enthält, einer Legierung, die beliebige dieser Metalle in Kombination enthält, oder dergleichen ausgebildet werden. Ferner kann/können ein oder mehrere Metall/e, das/die aus Mangan und Zirkonium ausgewählt wird/werden, verwendet werden. Alternativ kann ein Halbleiter, typischerweise polykristallines Silizium, das mit einem Verunreinigungselement, wie z. B. Phosphor, dotiert ist, oder ein Silizid, wie z. B. Nickelsilizid, verwendet werden. Zum Beispiel können eine zweischichtige Struktur, bei der ein Titanfilm über einem Aluminiumfilm angeordnet ist, eine zweischichtige Struktur, bei der ein Titanfilm über einem Titannitridfilm angeordnet ist, eine zweischichtige Struktur, bei der ein Wolframfilm über einem Titannitridfilm angeordnet ist, eine zweischichtige Struktur, bei der ein Wolframfilm über einem Tantalnitridfilm oder einem Wolframnitridfilm angeordnet ist, eine dreischichtige Struktur, bei der ein Titanfilm, ein Aluminiumfilm und ein Titanfilm in dieser Reihenfolge übereinander angeordnet sind, und dergleichen angegeben werden. Alternativ kann ein Legierungsfilm oder ein Nitridfilm verwendet werden, der Aluminium und ein oder mehrere Metall/e enthält, das/die aus Titan, Tantal, Wolfram, Molybdän, Chrom, Neodym und Scandium ausgewählt wird/werden.
  • Die Gate-Elektrode 105 kann unter Verwendung eines lichtdurchlässigen leitenden Materials, wie z. B. Indiumzinnoxid, Indiumoxid, das Wolframoxid enthält, Indiumzinkoxid, das Wolframoxid enthält, Indiumoxid, das Titanoxid enthält, Indiumzinnoxid, das Titanoxid enthält, Indiumzinkoxid oder Indiumzinnoxid, dem Siliziumoxid zugesetzt ist, ausgebildet werden. Es ist auch möglich, eine mehrschichtige Struktur zu verwenden, die unter Verwendung des vorstehenden lichtdurchlässigen leitenden Materials und des vorstehenden Metalls ausgebildet wird.
  • Ein Anschlusspfropfen 167, der elektrisch mit dem Anschlusspfropfen 164 verbunden ist, ist in dem isolierenden Film 127, dem isolierenden Film 108 und dem isolierenden Film 107 eingebettet. Ein Anschlusspfropfen 168, der elektrisch mit der Gate-Elektrode 105 verbunden ist, ist in dem isolierenden Film 127, dem isolierenden Film 108 und dem isolierenden Film 107 eingebettet. Ein Anschlusspfropfen 169, der elektrisch mit dem Anschlusspfropfen 166 verbunden ist, ist in dem isolierenden Film 127, dem isolierenden Film 108 und dem isolierenden Film 107 eingebettet.
  • Ferner kann ein Oxynitridhalbleiterfilm auf In-Ga-Zn-Basis, ein Oxynitridhalbleiterfilm auf In-Sn-Basis, ein Oxynitridhalbleiterfilm auf In-Ga-Basis, ein Oxynitridhalbleiterfilm auf In-Zn-Basis, ein Oxynitridhalbleiterfilm auf Sn-Basis, ein Oxynitridhalbleiterfilm auf In-Basis, ein Film aus Metallnitrid (wie z. B. InN oder ZnN) oder dergleichen zwischen der Gate-Elektrode 105 und dem Gate-Isolierfilm 104 bereitgestellt werden. Diese Filme weisen jeweils eine Austrittsarbeit von höher als oder gleich 5 eV, bevorzugt höher als oder gleich 5,5 eV auf, welche höher ist als die Elektronenaffinität eines Oxidhalbleiters. Daher kann die Schwellenspannung des Transistors, der einen Oxidhalbleiter enthält, in positiver Richtung verschoben werden, und es kann ein so genanntes selbstsperrendes (normally-off) Schaltelement erzielt werden. Beispielsweise wird im Falle der Verwendung eines Oxynitridhalbleiterfilms auf In-Ga-Zn-Basis ein Oxynitridhalbleiterfilm auf In-Ga-Zn-Basis verwendet, der eine höhere Stickstoffkonzentration aufweist als mindestens der Oxidhalbleiterfilm 101b; insbesondere wird ein Oxynitridhalbleiterfilm auf In-Ga-Zn-Basis verwendet, der eine Stickstoffkonzentration von 7 Atom-% oder höher aufweist.
  • Für den isolierenden Film 107 wird, ähnlich wie für den Sperrfilm 120, vorzugsweise ein Material verwendet, das für Wasser oder Wasserstoff relativ undurchlässig ist. Für den isolierenden Film 107 wird besonders vorzugsweise ein Material verwendet, das für Sauerstoff relativ undurchlässig ist.
  • Indem der Oxidhalbleiterfilm 101b mit dem isolierenden Film 107 bedeckt wird, der ein Material enthält, das für Sauerstoff relativ undurchlässig ist, kann verhindert werden, dass Sauerstoff von dem Oxidhalbleiterfilm 101b in einen Abschnitt über dem isolierenden Film 107 abgegeben wird. Darüber hinaus kann Sauerstoff, der von dem isolierenden Film 126 abgegeben worden ist, unterhalb des isolierenden Films 107 eingeschlossen werden, was eine Erhöhung der Sauerstoffmenge zur Folge hat, die dem Oxidhalbleiterfilm 101b zugeführt wird.
  • Der isolierende Film 107, der für Wasser oder Wasserstoff relativ undurchlässig ist, kann verhindern, dass Wasser oder Wasserstoff, das/der eine Verunreinigung gegen einen Oxidhalbleiter ist, von außen in den Oxidhalbleiterfilm 101b eindringt; deshalb kann eine Veränderung der elektrischen Eigenschaften des zweiten Transistors 100 unterdrückt werden, und der Transistor kann eine hohe Zuverlässigkeit aufweisen.
  • Es sei angemerkt, dass ein isolierender Film, von dem durch Erwärmung Sauerstoff abgegeben wird, wie der isolierende Film 126, unter dem isolierenden Film 107 bereitgestellt werden kann, um auch von einem Abschnitt über dem Oxidhalbleiterfilm 101b durch den Gate-Isolierfilm 104 Sauerstoff zuzuführen.
  • Nun wird die Fläche, die von der Halbleitervorrichtung eingenommen wird, die den ersten Transistor 110 und den zweiten Transistor 100 beinhaltet, anhand von 2A bis 2C beschrieben.
  • 2A ist eine Querschnittsansicht eines Teils von 1B, die den ersten Transistor 110 und den zweiten Transistor 100 umfasst. Um die Halbleitervorrichtung zu miniaturisieren und die Fläche zu verringern, die von der Halbleitervorrichtung eingenommen wird, sind der erste Transistor 110 und der zweite Transistor 100 vorzugsweise übereinander angeordnet. Besonders vorzugsweise überlappen die Gate-Elektrode 115 des ersten Transistors 110 und die Gate-Elektrode 105 des zweiten Transistors 110 einander.
  • Es sei angemerkt, dass dann, wenn es sich bei dem Punkt O, der in 2A dargestellt ist, um den Mittelpunkt der Oberseite der Gate-Elektrode 115 des ersten Transistors 110 handelt und die Linie B1-B2 der langen Seite der Unterseite des Oxidhalbleiterfilms 101a entspricht, ∠B1-O-B2 des Dreiecks B1-O-B2 in 2A bevorzugt 120° oder kleiner, bevorzugter 90° oder kleiner, noch bevorzugter 60° ist. Wenn ∠B1-O-B2 abnimmt, nimmt die Fläche ab, die von der Halbleitervorrichtung eingenommen wird.
  • 2B stellt eine umgedrehte vierseitige Pyramide dar (nachstehend als umgekehrte vierseitige Pyramide bezeichnet). Die umgekehrte vierseitige Pyramide weist ein Quadrat und erste bis vierte gleichschenklige Dreiecke auf. Es ist vorzuziehen, dass der Mittelpunkt der Oberseite der Gate-Elektrode 115 des ersten Transistors 110 am Scheitel eines der gleichschenkligen Dreiecke liegt, dass die Unterseite des Oxidhalbleiterfilms 101a in das Quadrat passt und dass der zweite Transistor 100 in die umgekehrte vierseitige Pyramide passt, deren Scheitelwinkel eines der gleichschenkligen Dreiecke 120° oder kleiner ist. Der Scheitelwinkel eines der gleichschenkligen Dreiecke ist bevorzugter 90° oder kleiner, noch bevorzugter 60° oder kleiner. Wenn der Scheitelwinkel eines der gleichschenkligen Dreiecke abnimmt, nimmt die Fläche ab, die von der Halbleitervorrichtung eingenommen wird.
  • 2C stellt einen umgedrehten geraden Kreiskegel dar (nachstehend als umgekehrter gerader Kreiskegel bezeichnet). Der umgekehrte gerade Kreiskegel weist einen Kreis auf. Eine Ebene, die den Scheitel des umgekehrten geraden Kreiskegels und den Mittelpunkt des Kreises schneidet, weist ein gleichschenkliges Dreieck auf. Es ist vorzuziehen, dass der Mittelpunkt der Oberseite der Gate-Elektrode 115 des ersten Transistors 110 am Scheitel des gleichschenkligen Dreiecks liegt, dass die Unterseite des Oxidhalbleiterfilms 101a in den Kreis passt und dass der zweite Transistor 100 in den umgekehrten geraden Kreiskegel passt, deren Scheitelwinkel des gleichschenkligen Dreiecks 120° oder kleiner ist. Der Scheitelwinkel des gleichschenkligen Dreiecks ist bevorzugter 90° oder kleiner, noch bevorzugter 60° oder kleiner. Wenn der Scheitelwinkel des gleichschenkligen Dreiecks abnimmt, nimmt die Fläche ab, die von der Halbleitervorrichtung eingenommen wird.
  • Es wird ein Beispiel für eine Struktur eines Transistors beschrieben, der als zweiter Transistor 100 verwendet werden kann. 6A ist eine schematische Draufsicht auf einen Transistor, der im Folgenden beispielhaft beschrieben wird, und 6B und 6C sind schematische Querschnittsansichten entlang den Schnittlinien A1-A2 bzw. B1-B2 in 6A. Es sei angemerkt, dass 6B einem Querschnitt des Transistors in einer Kanallängsrichtung entspricht und 6C einem Querschnitt des Transistors in einer Kanalquerrichtung entspricht.
  • Wie in 6C dargestellt, ist die Gate-Elektrode derart bereitgestellt, dass sie einer Oberseite und Seitenflächen des Oxidhalbleiterfilms 101b in dem Querschnitt des Transistors in der Kanalquerrichtung zugewandt ist. Daher wird ein Kanal nicht nur in der Nähe der Oberseite, sondern auch in der Nähe der Seitenfläche des Oxidhalbleiterfilms 101b gebildet, und die effektive Kanalbreite wird erhöht. Dementsprechend kann der Strom in einem Durchlasszustand (Durchlassstrom) erhöht werden. In dem Fall, in dem die Breite des Oxidhalbleiterfilms 101b vor allem sehr klein ist (z.B. 50 nm oder kleiner, bevorzugt 30 nm oder kleiner, bevorzugter 20 nm oder kleiner), weitet sich ein Bereich, in dem der Kanal gebildet wird, in einen inneren Abschnitt des Oxidhalbleiterfilms 101b aus. Folglich erhöht sich mit dem Fortschritt der Miniaturisierung der Beitrag dieser Struktur zu dem Durchlassstrom.
  • Es sei angemerkt, dass die Breite der Gate-Elektrode 105, wie in 7A bis 7C dargestellt, klein gemacht werden kann. In diesem Fall kann beispielsweise eine Verunreinigung, wie z. B. Argon, Wasserstoff, Phosphor oder Bor, in den Oxidhalbleiterfilm 101b oder dergleichen eingeführt werden, wobei die Elektroden 103a und 103b, die Gate-Elektrode 105 und dergleichen als Maske verwendet werden. Als Ergebnis können niederohmige Bereiche 109a und 109b in dem Oxidhalbleiterfilm 101b oder dergleichen bereitgestellt werden. Es sei angemerkt, dass die niederohmigen Bereiche 109a und 109b nicht notwendigerweise bereitgestellt sein müssen. Es sei angemerkt, dass die Breite der Gate-Elektrode 105 nicht nur in 6A bis 6C, sondern auch in anderen Darstellungen klein gemacht werden kann.
  • Ein Transistor, der in 8A und 8B dargestellt ist, unterscheidet sich von dem Transistor, der in 6A bis 6C dargestellt ist, hauptsächlich darin, dass der Oxidhalbleiterfilm 101c in Kontakt mit Unterseiten der Elektroden 103a und 103b bereitgestellt ist.
  • Eine derartige Struktur ermöglicht, dass Filme, die für die Oxidhalbleiterfilme 101a, 101b und 101c verwendet werden, nacheinander ohne Kontakt mit der Luft ausgebildet werden; deshalb können Defekte an jeder Grenzfläche verringert werden.
  • Bei der oben beschriebenen Struktur sind der Oxidhalbleiterfilm 101a und der Oxidhalbleiterfilm 101c in Kontakt mit dem Oxidhalbleiterfilm 101b bereitgestellt; jedoch kann nur einer der Oxidhalbleiterfilme 101a und 101c oder keiner von ihnen bereitgestellt sein.
  • Es sei angemerkt, dass die Breite der Gate-Elektrode 105 in 8A und 8B sowie in 6A bis 6C kleiner gemacht werden kann. Ein Beispiel in diesem Fall ist in 9A und 9B dargestellt. Es sei angemerkt, dass die Breite der Gate-Elektrode 105 nicht nur in 6A bis 6C sowie 8A und 8B, sondern auch in anderen Darstellungen klein gemacht werden kann.
  • Wie in 10A und 10B dargestellt, ist es möglich, eine Schicht 147a zwischen und in Kontakt mit dem Oxidhalbleiterfilm 101b und der Elektrode 103a sowie eine Schicht 147b zwischen und in Kontakt mit dem Oxidhalbleiterfilm 101b und der Elektrode 103b bereitzustellen.
  • Die Schichten 147a und 147b können beispielsweise unter Verwendung eines durchsichtigen Leiters, eines Oxidhalbleiters, eines Nitridhalbleiters oder eines Oxynitridhalbleiters ausgebildet werden. Die Schichten 147a und 147b können beispielsweise unter Verwendung einer Schicht, die Indium, Zinn und Sauerstoff enthält, einer Schicht, die Indium und Zink enthält, einer Schicht, die Indium, Wolfram und Zink enthält, einer Schicht, die Zinn und Zink enthält, einer Schicht, die Zink und Gallium enthält, einer Schicht, die Zink und Aluminium enthält, einer Schicht, die Zink und Fluor enthält, einer Schicht, die Zink und Bor enthält, einer Schicht, die Zinn und Antimon enthält, einer Schicht, die Zinn und Fluor enthält, einer Schicht, die Titan und Niob enthält, oder dergleichen ausgebildet werden. Alternativ kann jede dieser Schichten Wasserstoff, Kohlenstoff, Stickstoff, Silizium, Germanium oder Argon enthalten.
  • Die Schichten 147a und 147b können für sichtbares Licht durchlässig sein. Alternativ können die Schichten 147a und 147b für sichtbares Licht, Ultraviolettlicht, Infrarotlicht oder Röntgenstrahlen undurchlässig sein, indem sie es/sie reflektieren oder absorbieren. In einigen Fällen kann eine derartige Eigenschaft eine Veränderung der elektrischen Eigenschaften des Transistors aufgrund von Streulicht unterdrücken.
  • Die Schichten 147a und 147b können vorzugsweise unter Verwendung einer Schicht ausgebildet werden, die zusammen mit dem Oxidhalbleiterfilm 101b oder dergleichen keine Schottky-Barriere bildet. Demzufolge können Durchlasseigenschaften (on-state characteristics) des Transistors verbessert werden.
  • Es sei angemerkt, dass die Schichten 147a und 147b vorzugsweise unter Verwendung einer Schicht mit einem Widerstand ausgebildet werden können, der höher ist als derjenige der Elektroden 103a und 103b. Die Schichten 147a und 147b können vorzugsweise unter Verwendung einer Schicht mit einem Widerstand ausgebildet werden, der niedriger ist als derjenige des Kanals des Transistors. Beispielsweise können die Schichten 147a und 147b einen spezifischen Widerstand von höher als oder gleich 0,1 Ωcm und niedriger als oder gleich 100 Ωcm, höher als oder gleich 0,5 Ωcm und niedriger als oder gleich 50 Ωcm, oder höher als oder gleich 1 Ωcm und niedriger als oder gleich 10 Ωcm aufweisen. Die Schichten 147a und 147b, die einen spezifischen Widerstand im vorstehenden Bereich aufweisen, können die Konzentration des elektrischen Feldes in einem Grenzabschnitt zwischen dem Kanal und dem Drain verringern. Folglich kann eine Veränderung der elektrischen Eigenschaften des Transistors unterdrückt werden. Außerdem kann ein Punch-Through-Strom bzw. ein Strom bei Durchschlag verringert werden, der durch ein elektrisches Feld von dem Drain erzeugt wird. Daher kann ein Transistor mit einer kleinen Kanallänge vorteilhafte Sättigungseigenschaften aufweisen. Es sei angemerkt, dass bei einer Schaltungskonfiguration, bei der die Source und der Drain nicht austauschbar sind, vorzugsweise lediglich eine der Schichten 147a und 147b (z. B. die Schicht auf der Drain-Seite) bereitgestellt sein kann.
  • Es sei angemerkt, dass sich die Kanallänge beispielsweise auf einen Abstand zwischen einer Source (einem Source-Bereich oder einer Source-Elektrode) und einem Drain (einem Drain-Bereich oder einer Drain-Elektrode) in einem Bereich, in dem in einer Draufsicht auf den Transistor ein Halbleiter (oder ein Abschnitt, in dem ein Strom in einem Halbleiter fließt, wenn ein Transistor eingeschaltet ist) und eine Gate-Elektrode einander überlappen, oder in einem Bereich bezieht, in dem ein Kanal gebildet wird. Bei einem Transistor sind Kanallängen nicht notwendigerweise in allen Bereichen gleich. Mit anderen Worten: Die Kanallänge eines Transistors ist in einigen Fällen nicht auf einen einzigen Wert beschränkt. Deshalb handelt es sich bei der Kanallänge in dieser Beschreibung um einen beliebigen Wert, nämlich den Maximalwert, den Minimalwert oder den Durchschnittswert in einem Bereich, in dem ein Kanal gebildet wird.
  • Die Kanalbreite bezieht sich beispielsweise auf die Länge eines Abschnitts, in dem eine Source und ein Drain einander in einem Bereich zugewandt sind, in dem ein Halbleiter (oder ein Abschnitt, in dem ein Strom in einem Halbleiter fließt, wenn ein Transistor eingeschaltet ist) und eine Gate-Elektrode einander überlappen, oder in einem Bereich, in dem ein Kanal gebildet wird. Bei einem Transistor weisen Kanalbreiten nicht notwendigerweise in allen Bereichen den gleichen Wert auf. Mit anderen Worten: Eine Kanalbreite eines Transistors ist in einigen Fällen nicht auf einen einzigen Wert festgelegt. Deshalb handelt es sich bei einer Kanalbreite in dieser Beschreibung um einen beliebigen Wert, nämlich den Maximalwert, den Minimalwert oder den Durchschnittswert in einem Bereich, in dem ein Kanal gebildet wird.
  • Es sei angemerkt, dass sich in einigen Fällen abhängig von Transistorstrukturen eine Kanalbreite in einem Bereich, in dem ein Kanal tatsächlich gebildet wird (nachstehend als effektive Kanalbreite bezeichnet), von einer Kanalbreite unterscheidet, die in einer Draufsicht auf einen Transistor gezeigt ist (nachstehend als scheinbare Kanalbreite bezeichnet). Bei einem Transistor mit einer dreidimensionalen Struktur ist beispielsweise eine effektive Kanalbreite größer als eine scheinbare Kanalbreite, die in einer Draufsicht auf den Transistor gezeigt ist, und in einigen Fällen kann man ihren Einfluss nicht ignorieren. Bei einem miniaturisierten Transistor mit einer dreidimensionalen Struktur ist zum Beispiel der Anteil eines Kanalbereichs, der in einer Seitenfläche eines Halbleiters gebildet wird, in einigen Fällen größer als der Anteil eines Kanalbereichs, der in einer Oberseite eines Halbleiters gebildet wird. In diesem Fall ist eine effektive Kanalbreite, die erhalten wird, wenn ein Kanal tatsächlich gebildet wird, größer als eine scheinbare Kanalbreite, die in der Draufsicht gezeigt ist.
  • Bei einem Transistor mit einer dreidimensionalen Struktur ist eine effektive Kanalbreite in einigen Fällen schwer zu messen. Die Einschätzung einer effektiven Kanalbreite aus einem Bemessungswert erfordert beispielsweise eine Annahme, dass die Form eines Halbleiters bekannt ist. Deshalb ist in dem Fall, in dem die Form eines Halbleiters nicht genau bekannt ist, eine genaue effektive Kanalbreite schwer zu messen.
  • In dieser Beschreibung wird deshalb in einigen Fällen in einer Draufsicht auf einen Transistor eine scheinbare Kanalbreite, die eine Länge eines Abschnitts ist, in dem eine Source und ein Drain einander in einem Bereich zugewandt sind, in dem ein Halbleiter und eine Gate-Elektrode einander überlappen, als Breite eines umschlossenen Kanals (surrounded channel width, SCW) bezeichnet. In dieser Beschreibung kann außerdem der Begriff „Kanalbreite“ in dem Fall, in dem er einfach verwendet wird, eine Breite eines umschlossenen Kanals oder eine scheinbare Kanalbreite darstellen. Alternativ kann in dieser Beschreibung der Begriff „Kanalbreite“ in dem Fall, in dem er einfach verwendet wird, unter Umständen eine effektive Kanalbreite darstellen. Es sei angemerkt, dass die Werte einer Kanallänge, einer Kanalbreite, einer effektiven Kanalbreite, einer scheinbaren Kanalbreite, einer Breite eines umschlossenen Kanals und dergleichen bestimmt werden können, indem ein Querschnitts-TEM-Bild und dergleichen aufgenommen und analysiert werden.
  • Es sei angemerkt, dass in dem Fall, in dem die Feldeffektbeweglichkeit, ein Stromwert pro Kanalbreite und dergleichen eines Transistors durch Berechnung ermittelt werden, eine Breite eines umschlossenen Kanals für die Berechnung verwendet werden kann. In diesem Fall können sich in einigen Fällen die Werte von denjenigen unterscheiden, die unter Verwendung einer effektiven Kanalbreite ermittelt werden.
  • Das obige ist die Beschreibung des zweiten Transistors 100.
  • Der isolierende Film 127, der den zweiten Transistor 100 bedeckt, dient als Planarisierungsfilm, der eine unebene Oberflächenform einer darunter liegenden Schicht bedeckt. Der isolierende Film 108 kann als Schutzfilm dienen, wenn der isolierende Film 127 ausgebildet wird. Der isolierende Film 108 muss nicht notwendigerweise bereitgestellt sein.
  • Ein Anschlusspfropfen 170 ist in einem isolierenden Film 128 eingebettet und elektrisch mit dem Anschlusspfropfen 167 verbunden. Ein Anschlusspfropfen 171 ist in dem isolierenden Film 128 eingebettet und elektrisch mit dem Anschlusspfropfen 168 verbunden. Ein Anschlusspfropfen 172 ist in dem isolierenden Film 128 eingebettet und elektrisch mit dem Anschlusspfropfen 169 verbunden.
  • Eine Elektrode 173 ist elektrisch mit dem Anschlusspfropfen 170 verbunden. Eine Elektrode 174 ist elektrisch mit dem Anschlusspfropfen 171 verbunden. Eine Elektrode 175 ist elektrisch mit dem Anschlusspfropfen 172 verbunden.
  • Die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet den ersten Transistor 110 und den zweiten Transistor 100 über dem ersten Transistor. Da diese Transistoren übereinander angeordnet sind, kann die Fläche verringert werden, die von den Elementen eingenommen wird. Außerdem kann der Sperrfilm 120, der zwischen dem ersten Transistor 110 und dem zweiten Transistor 100 bereitgestellt ist, eine Diffusion von Verunreinigungen, wie z. B. Wasser und Wasserstoff, von einer darunter liegenden Schicht zur Seite des zweiten Transistors 100 unterdrücken.
  • Das Obige ist die Beschreibung eines Strukturbeispiels.
  • [Beispiel für ein Herstellungsverfahren]
  • Im Folgenden wird ein Beispiel für ein Verfahren zum Herstellen der Halbleitervorrichtung, die bei dem vorstehenden Strukturbeispiel beschrieben worden ist, anhand von 11A bis 11D, 12A bis 12C, 13A und 13B, 14A und 14B, 15A und 15B sowie 16A und 16B beschrieben.
  • Zuerst wird das Halbleitersubstrat 111 vorbereitet. Als Halbleitersubstrat 111 kann beispielsweise ein einkristallines Siliziumsubstrat (darunter auch ein p-Typ-Halbleitersubstrat oder ein n-Typ-Halbleitersubstrat), ein Verbindungshalbleitersubstrat, das Siliziumkarbid oder Galliumnitrid enthält, oder dergleichen verwendet werden. Ein SOI-Substrat kann als Halbleitersubstrat 111 verwendet werden. Im Folgenden wird der Fall beschrieben, in dem einkristallines Silizium für das Halbleitersubstrat 111 verwendet wird.
  • Anschließend wird eine Elementisolationsschicht (nicht dargestellt) in dem Halbleitersubstrat 111 ausgebildet. Die Elementisolationsschicht kann durch ein Verfahren der lokalen Oxidation von Silizium (local oxidation of silicon, LOCOS), ein Flachgrabenisolations- (shallow trench isolation, STI-) Verfahren oder dergleichen ausgebildet werden.
  • In dem Fall, in dem ein p-Kanal-Transistor und ein n-Kanal-Transistor auf demselben Substrat ausgebildet werden, kann eine n-Wanne oder eine p-Wanne in einem Teil des Halbleitersubstrats 111 ausgebildet werden. Beispielsweise kann eine p-Wanne ausgebildet werden, indem ein p-Typ-Leitfähigkeit verleihendes Verunreinigungselement, wie z. B. Bor, einem n-Typ-Halbleitersubstrat 111 zugesetzt wird, und ein n-Kanal-Transistor und ein p-Kanal-Transistor können auf demselben Substrat ausgebildet werden.
  • Anschließend wird ein isolierender Film, der zu dem Gate-Isolierfilm 114 wird, über dem Halbleitersubstrat 111 ausgebildet. Nach einer Oberflächennitrierungsbehandlung kann beispielsweise eine Oxidationsbehandlung durchgeführt werden, um die Grenzfläche zwischen Silizium und Siliziumnitrid zu oxidieren, wodurch ein Siliziumoxynitridfilm ausgebildet werden kann. Beispielsweise kann ein Siliziumoxynitridfilm erhalten werden, indem eine Oxidation mit Sauerstoffradikalen durchgeführt wird, nachdem ein thermischer Siliziumnitridfilm bei 700 °C in einer NH3-Atmosphäre an der Oberfläche ausgebildet worden ist.
  • Der isolierende Film kann durch ein Sputterverfahren, ein chemisches Gasphasenabscheidungs- (chemical vapor deposition, CVD-) Verfahren (darunter auch ein thermisches CVD-Verfahren, ein metallorganisches CVD-(MOCVD-) Verfahren, ein plasmagestützes (plasma enhanced, PE-) CVD-Verfahren und dergleichen), ein Molekularstrahlepitaxie- (molecular beam epitaxy, MBE-) Verfahren, ein Atomlagenabscheidungs- (atomic layer deposition, ALD-) Verfahren, ein gepulstes Laserstrahlverdampfungs- (pulsed laser deposition, PLD-) Verfahren oder dergleichen ausgebildet werden.
  • Dann wird ein leitender Film ausgebildet, der zu der Gate-Elektrode 115 wird. Vorzugsweise wird der leitende Film unter Verwendung eines Metalls, das aus Tantal, Wolfram, Titan, Molybdän, Chrom, Niob und dergleichen ausgewählt wird, oder eines Legierungsmaterials oder eines Verbindungsmaterials ausgebildet, welches ein beliebiges der Metalle als seinen Hauptbestandteil enthält. Als Alternative kann polykristallines Silizium verwendet werden, dem eine Verunreinigung, wie z. B. Phosphor, zugesetzt ist. Als weitere Alternative kann eine mehrschichtige Struktur verwendet werden, die einen Film aus einem Metallnitrid und einen Film aus einem beliebigen der vorstehenden Metalle umfasst. Als Metallnitrid kann Wolframnitrid, Molybdännitrid oder Titannitrid verwendet werden. Wenn der Metallnitridfilm bereitgestellt wird, kann das Haftvermögen des Metallfilms erhöht werden; folglich kann eine Abtrennung verhindert werden. Es kann ein Metallfilm bereitgestellt werden, der die Austrittsarbeit der Gate-Elektrode 115 steuert.
  • Der leitende Film kann durch ein Sputterverfahren, ein Verdampfungsverfahren, ein CVD-Verfahren (darunter auch ein thermisches CVD-Verfahren, ein MOCVD-Verfahren, ein PECVD-Verfahren und dergleichen) oder dergleichen ausgebildet werden. Vorzugsweise wird ein thermisches CVD-Verfahren, ein MOCVD-Verfahren oder ein ALD-Verfahren verwendet, um Plasmaschäden zu verringern.
  • Anschließend wird eine Photolackmaske durch einen Lithographieprozess oder dergleichen über dem leitenden Film ausgebildet, und es werden unnötige Teile des leitenden Films entfernt. Dann wird die Photolackmaske entfernt. Auf diese Weise kann die Gate-Elektrode 115 ausgebildet werden.
  • Nun wird ein Verfahren zum Verarbeiten eines Films beschrieben. Im Falle der Feinbearbeitung eines Films können verschiedene Feinbearbeitungstechniken verwendet werden. Beispielsweise kann ein Verfahren verwendet werden, bei dem eine Photolackmaske, die durch einen Lithographieprozess oder dergleichen ausgebildet worden ist, einer Trimm-Behandlung unterzogen wird. Alternativ kann das folgende Verfahren verwendet werden: Ein Dummy-Muster wird durch einen Lithographieprozess oder dergleichen ausgebildet, das Dummy-Muster wird mit einer Seitenwand versehen und dann entfernt, und ein Film wird unter Verwendung der verbleibenden Seitenwand als Maske geätzt. Um ein hohes Seitenverhältnis zu erzielen, wird vorzugsweise anisotropes Trockenätzen zum Ätzen eines Films verwendet. Alternativ kann eine harte Maske, die aus einem anorganischen Film oder einem Metallfilm ausgebildet wird, verwendet werden.
  • Als Licht, das zum Ausbilden der Photolackmaske verwendet wird, kann Licht mit einer i-Linie (mit einer Wellenlänge von 365 nm), Licht mit einer g-Linie (mit einer Wellenlänge von 436 nm), Licht mit einer h-Linie (mit einer Wellenlänge von 405 nm) oder Licht verwendet werden, in dem die i-Linie, die g-Linie und die h-Linie gemischt sind. Alternativ kann Ultraviolettlicht, KrF-Laserlicht, ArF-Laserlicht oder dergleichen verwendet werden. Die Belichtung kann durch eine Technik der Flüssigkeitsimmersionsbelichtung bzw. Immersionslithographie durchgeführt werden. Als Licht für die Belichtung kann/können extremes Ultraviolettlicht (EUV) oder Röntgenstrahlen verwendet werden. Statt des Lichts für die Belichtung kann ein Elektronenstrahl verwendet werden. Vorzugsweise wird/werden extremes Ultraviolettlicht (EUV), Röntgenstrahlen oder ein Elektronenstrahl verwendet, da sehr feine Bearbeitung bzw. Strukturierung durchgeführt werden kann. Es sei angemerkt, dass in dem Fall, in dem die Belichtung durch Abtasten eines Strahls, wie z. B. eines Elektronenstrahls, durchgeführt wird, keine Photomaske erforderlich ist.
  • Bevor ein Photolackfilm, der als Photolackmaske dient, ausgebildet wird, kann ein organischer Harzfilm mit einer Funktion zum Verbessern der Adhäsion zwischen einem zu verarbeitenden Film und dem Photolackfilm ausgebildet werden. Der organische Harzfilm kann ausgebildet werden, um eine Oberfläche zu ebnen, indem eine Stufe unter dem Film durch ein Rotationsbeschichtungsverfahren oder dergleichen bedeckt wird; daher können Variationen der Dicke der Photolackmaske über dem organischen Harzfilm verringert werden. Im Falle der Feinbearbeitung wird besonders vorzugsweise ein Material, das als Film mit einer Funktion zum Verhindern der Reflexion von Licht für die Belichtung dient, für den organischen Harzfilm verwendet. Beispiele für den organischen Harzfilm mit einer derartigen Funktion umfassen einen Boden-Antireflexionsbeschichtungs- bzw. unten liegenden Antireflexionsbeschichtungs- (bottom anti-reflection coating, BARC-) Film. Der organische Harzfilm kann gleichzeitig mit der Entfernung der Photolackmaske oder nach der Entfernung der Photolackmaske entfernt werden.
  • Nachdem die Gate-Elektrode 115 ausgebildet worden ist, kann eine Seitenwand ausgebildet werden, die eine Seitenfläche der Gate-Elektrode 115 bedeckt. Die Seitenwand kann auf folgende Weise ausgebildet werden: Ein isolierender Film, der dicker ist als die Gate-Elektrode 115, wird ausgebildet und einem anisotropen Ätzen unterzogen, so dass nur ein Abschnitt des isolierenden Films auf der Seitenfläche der Gate-Elektrode 115 verbleibt.
  • Der isolierende Film, der zu dem Gate-Isolierfilm 114 wird, wird gleichzeitig mit der Ausbildung der Seitenwand geätzt, wodurch der Gate-Isolierfilm 114 unter der Gate-Elektrode 115 und der Seitenwand ausgebildet wird. Alternativ kann, nachdem die Gate-Elektrode 115 ausgebildet worden ist, der Gate-Isolierfilm 114 ausgebildet werden, indem der isolierende Film unter Verwendung der Gate-Elektrode 115 oder einer Photolackmaske zum Ausbilden der Gate-Elektrode 115 als Ätzmaske geätzt wird. Alternativ kann der isolierende Film als Gate-Isolierfilm 114 verwendet werden, ohne durch Ätzen verarbeitet zu werden.
  • Anschließend wird ein n-Typ-Leitfähigkeit verleihendes Element, wie z. B. Phosphor, oder ein p-Typ-Leitfähigkeit verleihendes Element, wie z. B. Bor, einem Bereich des Halbleitersubstrats 111 zugesetzt, auf dem die Gate-Elektrode 115 (und die Seitenwand) nicht bereitgestellt ist. 11A ist eine schematische Querschnittsansicht in dieser Phase.
  • Anschließend wird der isolierende Film 121 ausgebildet, und dann wird eine erste Wärmebehandlung durchgeführt, um das oben erwähnte Leitfähigkeit verleihende Element zu aktivieren.
  • Der isolierende Film 121 kann in einer einschichtigen Struktur oder einer mehrschichtigen Struktur ausgebildet werden, bei der beispielsweise Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Aluminiumoxid, Aluminiumoxynitrid, Aluminiumnitridoxid, Aluminiumnitrid oder dergleichen verwendet wird. Der isolierende Film 121 kann durch ein Sputterverfahren, ein CVD-Verfahren (darunter auch ein thermisches CVD-Verfahren, ein MOCVD-Verfahren, ein PECVD-Verfahren und dergleichen), ein MBE-Verfahren, ein ALD-Verfahren, ein PLD-Verfahren oder dergleichen ausgebildet werden. Im Besonderen wird der isolierende Film bevorzugt durch ein CVD-Verfahren, bevorzugter durch ein Plasma-CVD-Verfahren ausgebildet, da die Abdeckung weiter verbessert werden kann. Vorzugsweise wird ein thermisches CVD-Verfahren, ein MOCVD-Verfahren oder ein ALD-Verfahren verwendet, um Plasmaschäden zu verringern.
  • Die erste Wärmebehandlung kann bei einer Temperatur, die höher als oder gleich 400 °C und niedriger als die untere Entspannungsgrenze des Substrats ist, in einer Inertgasatmosphäre, wie z. B. einer Edelgasatmosphäre oder einer Stickstoffgasatmosphäre, oder in einer Atmosphäre mit verringertem Druck durchgeführt werden.
  • In dieser Phase wird der erste Transistor 110 ausgebildet.
  • Anschließend werden der isolierende Film 122 und der isolierende Film 123 ausgebildet.
  • Der isolierende Film 122 kann unter Verwendung eines beliebigen der Materialien, die für den isolierenden Film 121 verwendet werden können, ausgebildet werden und wird vorzugsweise unter Verwendung von Siliziumnitrid, das Sauerstoff und Wasserstoff enthält (SiNOH), ausgebildet, da die Menge an durch Erwärmung abgegebenem Wasserstoff erhöht werden kann. Der isolierende Film 123 kann unter Verwendung eines beliebigen der Materialien, die für den isolierenden Film 121 verwendet werden können, ausgebildet werden und wird vorzugsweise unter Verwendung von Siliziumoxid ausgebildet, das eine gute Stufenabdeckung ermöglicht und durch Reaktion von Tetraethylorthosilikat (TEOS), Silan oder dergleichen mit Sauerstoff, Distickstoffoxid oder dergleichen ausgebildet wird.
  • Der isolierende Film 122 und der isolierende Film 123 können beispielsweise durch ein Sputterverfahren, ein CVD-Verfahren (darunter auch ein thermisches CVD-Verfahren, ein MOCVD-Verfahren, ein PECVD-Verfahren und dergleichen), ein MBE-Verfahren, ein ALD-Verfahren, ein PLD-Verfahren oder dergleichen ausgebildet werden. Im Besonderen wird der isolierende Film bevorzugt durch ein CVD-Verfahren, bevorzugter durch ein Plasma-CVD-Verfahren ausgebildet, da die Abdeckung weiter verbessert werden kann. Vorzugsweise wird ein thermisches CVD-Verfahren, ein MOCVD-Verfahren oder ein ALD-Verfahren verwendet, um Plasmaschäden zu verringern.
  • Anschließend wird die Oberseite des isolierenden Films 123 durch ein CMP-Verfahren oder dergleichen geebnet.
  • Danach wird eine zweite Wärmebehandlung durchgeführt, so dass offene Bindungen in dem Halbleiterfilm 112 mit Wasserstoff abgeschlossen werden, der von dem isolierenden Film 122 abgegeben wird.
  • Die zweite Wärmebehandlung kann unter den Bedingungen durchgeführt werden, die beispielhaft in der vorstehenden Beschreibung der ersten Wärmebehandlung angegeben worden sind.
  • Dann wird der isolierende Film 124 über dem isolierenden Film 123 ausgebildet.
  • Anschließend werden Öffnungen in den isolierenden Filmen 121, 122, 123 und 124 derart ausgebildet, dass sie die niederohmigen Schichten 113a und 113b, die Gate-Elektrode 115 und dergleichen erreichen. Danach wird ein leitender Film derart ausgebildet, dass er die Öffnungen zu füllen, und der leitende Film wird einer Planarisierungsbehandlung unterzogen, um eine Oberseite des isolierenden Films 124 freizulegen, wodurch der Anschlusspfropfen 161, der Anschlusspfropfen 162, der Anschlusspfropfen 163 und dergleichen ausgebildet werden. Der leitende Film kann durch ein Sputterverfahren, ein CVD-Verfahren (darunter auch ein thermisches CVD-Verfahren, ein MOCVD-Verfahren, ein PECVD-Verfahren und dergleichen), ein MBE-Verfahren, ein ALD-Verfahren, ein PLD-Verfahren oder dergleichen ausgebildet werden. 11B ist eine schematische Querschnittsansicht in dieser Phase.
  • Die Elektrode 136 wird über dem isolierenden Film 124 ausgebildet (siehe 11C).
  • Anschließend wird der isolierende Film 125 derart ausgebildet, dass er die Elektrode 136 bedeckt, und eine Oberseite des isolierenden Films 125 wird durch ein CMP-Verfahren oder dergleichen geebnet. Ein isolierender Film, der zu dem isolierenden Film 125 wird, kann unter Verwendung eines Materials und eines Verfahrens ausgebildet werden, welche denjenigen für den isolierenden Film 121 oder dergleichen ähnlich sind.
  • Nachdem der isolierende Film 125 ausgebildet worden ist, wird vorzugsweise eine dritte Wärmebehandlung durchgeführt. Durch die dritte Wärmebehandlung werden Wasser und Wasserstoff von jeder Schicht abgegeben; daher kann der Wasser- und Wasserstoffgehalt verringert werden. In dem Fall, in dem die dritte Wärmebehandlung kurz vor dem nachstehend beschriebenen Ausbilden des Sperrfilms 120 durchgeführt wird, um Wasserstoff und Wasser gründlich von Schichten unter dem Sperrfilm 120 zu entfernen, und dann der Sperrfilm 120 ausgebildet wird, können bei einem nachfolgenden Schritt eine Diffusion und eine Abgabe von Wasser und Wasserstoff zur Seite unter dem Sperrfilm 120 unterdrückt werden.
  • Die dritte Wärmebehandlung kann unter den Bedingungen durchgeführt werden, die beispielhaft in der vorstehenden Beschreibung der ersten Wärmebehandlung angegeben worden sind.
  • Anschließend wird der Sperrfilm 120 über dem isolierenden Film 125 ausgebildet (siehe 11D).
  • Der Sperrfilm 120 kann beispielsweise durch ein Sputterverfahren, ein CVD-Verfahren (darunter auch ein thermisches CVD-Verfahren, ein MOCVD-Verfahren, ein PECVD-Verfahren und dergleichen), ein MBE-Verfahren, ein ALD-Verfahren, ein PLD-Verfahren oder dergleichen ausgebildet werden. Im Besonderen wird der Sperrfilm bevorzugt durch ein CVD-Verfahren, bevorzugter durch ein Plasma-CVD-Verfahren ausgebildet, da die Abdeckung weiter verbessert werden kann. Vorzugsweise wird ein thermisches CVD-Verfahren, ein MOCVD-Verfahren oder ein ALD-Verfahren verwendet, um Plasmaschäden zu verringern.
  • Nachdem der Sperrfilm 120 ausgebildet worden ist, kann eine Wärmebehandlung durchgeführt werden, um Wasser und Wasserstoff, welche in dem Sperrfilm 120 enthalten sind, zu verringern oder um die Abgabe eines Gases zu unterdrücken.
  • Ein isolierender Film, der zu dem isolierenden Film 126 wird, wird über dem Sperrfilm 120 ausgebildet. Der isolierende Film, der zu dem isolierenden Film 126 wird, kann durch ein Sputterverfahren, ein CVD-Verfahren (darunter auch ein thermisches CVD-Verfahren, ein MOCVD-Verfahren, ein PECVD-Verfahren und dergleichen), ein MBE-Verfahren, ein ALD-Verfahren, ein PLD-Verfahren oder dergleichen ausgebildet werden. Im Besonderen wird der isolierende Film bevorzugt durch ein CVD-Verfahren, bevorzugter durch ein Plasma-CVD-Verfahren ausgebildet, da die Abdeckung weiter verbessert werden kann. Vorzugsweise wird ein thermisches CVD-Verfahren, ein MOCVD-Verfahren oder ein ALD-Verfahren verwendet, um Plasmaschäden zu verringern.
  • Damit der isolierende Film, der zu dem isolierenden Film 126 wird, überschüssigen Sauerstoff enthalten kann, kann der isolierende Film, der zu dem isolierenden Film 126 wird, beispielsweise in einer Sauerstoffatmosphäre ausgebildet werden. Alternativ kann ein Bereich mit überschüssigem Sauerstoff ausgebildet werden, indem Sauerstoff in den isolierenden Film eingeführt wird, der zu dem isolierenden Film 126 wird und ausgebildet worden ist. Die beiden Verfahren können kombiniert werden.
  • Beispielsweise wird Sauerstoff (darunter mindestens Sauerstoffradikale, Sauerstoffatome und Sauerstoffionen) in den isolierenden Film, der zu dem isolierenden Film 126 wird und ausgebildet worden ist, eingeführt, wodurch ein Bereich mit überschüssigem Sauerstoff ausgebildet wird. Sauerstoff kann durch ein lonenimplantationsverfahren, ein lonendotierungsverfahren, ein Plasma-Immersions-Ionenimplantationsverfahren, eine Plasmabehandlung oder dergleichen eingeführt werden.
  • Ein sauerstoffhaltiges Gas kann für eine Sauerstoffeinführungsbehandlung verwendet werden. Als sauerstoffhaltiges Gas können Sauerstoff, Distickstoffmonoxid, Stickstoffdioxid, Kohlendioxid, Kohlenmonoxid und dergleichen verwendet werden. Des Weiteren kann ein Edelgas in dem sauerstoffhaltigen Gas für die Sauerstoffeinführungsbehandlung enthalten sein. Beispielsweise kann ein Gasgemisch aus Kohlendioxid, Wasserstoff und Argon verwendet werden.
  • Nachdem der isolierende Film, der zu dem isolierenden Film 126 wird, ausgebildet worden ist, wird der isolierende Film 126 ausgebildet, indem eine Planarisierungsbehandlung mittels eines CMP-Verfahrens oder dergleichen durchgeführt wird, um die Ebenheit einer Oberseite des isolierenden Films zu verbessern (siehe 12A).
  • Anschließend werden ein Oxidhalbleiterfilm 102a, der zu dem Oxidhalbleiterfilm 101a wird, und ein Oxidhalbleiterfilm 102b, der zu dem Oxidhalbleiterfilm 101b wird, der Reihe nach ausgebildet. Die Oxidhalbleiterfilme werden vorzugsweise nacheinander ohne Kontakt mit der Luft ausgebildet.
  • Nachdem der Oxidhalbleiterfilm 102b ausgebildet worden ist, wird vorzugsweise eine vierte Wärmebehandlung durchgeführt. Die Wärmebehandlung kann bei einer Temperatur von höher als oder gleich 250 °C und niedriger als oder gleich 650 °C, bevorzugt höher als oder gleich 300 °C und niedriger als oder gleich 500 °C in einer Inertgasatmosphäre, in einer Atmosphäre, die 10 ppm oder mehr Oxidationsgas enthält, oder in einem Zustand mit verringertem Druck durchgeführt werden. Alternativ kann die Wärmebehandlung auf folgende Weise durchgeführt werden: Eine Wärmebehandlung wird in einer Inertgasatmosphäre durchgeführt, und dann wird eine weitere Wärmebehandlung in einer Atmosphäre durchgeführt, die 10 ppm oder mehr Oxidationsgas enthält, um abgegebenen Sauerstoff zu kompensieren. Die Wärmebehandlung kann gleich nach dem Ausbilden des Oxidhalbleiterfilms 102b durchgeführt werden, oder sie kann durchgeführt werden, nachdem der Oxidhalbleiterfilm 102b zu dem inselförmigen Oxidhalbleiterfilm 101b verarbeitet worden ist. Durch die Wärmebehandlung kann dem Oxidhalbleiterfilm Sauerstoff von dem isolierenden Film 126 zugeführt werden; daher können Sauerstofffehlstellen in dem Halbleiterfilm verringert werden.
  • Anschließend werden ein leitender Film 103, der zu einer harten Maske wird, und ein isolierender Film 106 der Reihe nach über dem Oxidhalbleiterfilm 102b ausgebildet (siehe 12B). Der leitende Film 103 kann durch ein Sputterverfahren, ein Verdampfungsverfahren, ein CVD-Verfahren (darunter auch ein thermisches CVD-Verfahren, ein MOCVD-Verfahren, ein PECVD-Verfahren und dergleichen) oder dergleichen ausgebildet werden. Vorzugsweise wird ein thermisches CVD-Verfahren, ein MOCVD-Verfahren oder ein ALD-Verfahren verwendet, um Plasmaschäden zu verringern. Der isolierende Film 106 kann beispielsweise unter Verwendung eines Siliziumnitridfilms, eines Siliziumoxidfilms, eines Siliziumoxynitridfilms oder dergleichen durch ein Sputterverfahren, ein CVD-Verfahren (darunter auch ein thermisches CVD-Verfahren, ein MOCVD-Verfahren, ein PECVD-Verfahren und dergleichen), ein MBE-Verfahren, ein ALD-Verfahren, ein PLD-Verfahren oder dergleichen ausgebildet werden. Im Besonderen wird der isolierende Film bevorzugt durch ein CVD-Verfahren, bevorzugter durch ein Plasma-CVD-Verfahren ausgebildet, da die Abdeckung weiter verbessert werden kann. Vorzugsweise wird ein thermisches CVD-Verfahren, ein MOCVD-Verfahren oder ein ALD-Verfahren verwendet, um Plasmaschäden zu verringern.
  • Als Nächstes wird ein Beispiel für ein Verfahren beschrieben, bei dem unter Verwendung der zwei Schichten, d. h. des isolierenden Films 106 und des leitenden Films 103, als harte Maske in dem Oxidhalbleiterfilm 102b, dem Oxidhalbleiterfilm 102a, dem isolierenden Film 126, dem Sperrfilm 120 und dem isolierenden Film 125 feine Öffnungen derart ausgebildet werden, dass sie den Anschlusspfropfen 161, den Anschlusspfropfen 163 und die Elektrode 136 erreichen.
  • Eine Photolackmaske 141 wird mittels eines Verfahrens, das dem oben beschriebenen Verfahren ähnlich ist, über dem isolierenden Film 106 ausgebildet. Ein organischer Harzfilm kann zwischen dem isolierenden Film 106 und der Photolackmaske ausgebildet werden, um die Adhäsion zwischen dem isolierenden Film 106 und der Photolackmaske zu verbessern.
  • Anschließend wird der organische Harzfilm unter Verwendung der Photolackmaske 141 geätzt (siehe 12C). Dann wird ein isolierender Film 106a durch Ätzen des isolierenden Films 106 ausgebildet. Zu diesem Zeitpunkt ist die Ätzrate der Photolackmaske vorzugsweise niedriger als die Ätzrate des isolierenden Films. Mit anderen Worten: Wenn die Ätzrate der Photolackmaske niedrig ist, kann verhindert werden, dass sich die Öffnungen des isolierenden Films in lateraler Richtung ausweiten (siehe 13A).
  • Anschließend wird ein leitender Film 103a1 durch Trockenätzen des leitenden Films 103 ausgebildet, wobei der isolierende Film 106a als Maske verwendet wird. Aus dem gleichen Grund wie oben beschrieben ist dabei die Ätzrate des isolierenden Films 106a vorzugsweise niedrig. Beim Trockenätzen werden auch die Photolackmaske 141 und der organische Harzfilm 140a geätzt, wodurch eine Photolackmaske 141a und ein organischer Harzfilm 140b ausgebildet werden, welche geschwunden sind.
  • Durch die vorstehenden Schritte kann eine zweischichtige harte Maske, die den isolierenden Film 106a und den leitenden Film 103 umfasst, ausgebildet werden (siehe 13B).
  • Durch Trockenätzen des Oxidhalbleiterfilms 102b, des Oxidhalbleiterfilms 102a, des isolierenden Films 126, des Sperrfilms 120 und des isolierenden Films 125 unter Verwendung dieser zweischichtigen harten Maske können feine Öffnungen derart ausgebildet werden, dass sie die Anschlusspfropfen 161 und 163 erreichen. Gleichzeitig werden ein Oxidhalbleiterfilm 146a und ein Oxidhalbleiterfilm 146b ausgebildet. Außerdem werden die Photolackmaske 141a und der organische Harzfilm 140b durch Trockenätzen entfernt (siehe 14A).
  • Der isolierende Film 106a, der in der zweischichtigen harten Maske enthalten ist, kann während des Trockenätzens der Oxidhalbleiterfilme 102b und 102a, des isolierenden Films 126, des Sperrfilms 120 und des isolierenden Films 125 entfernt werden. Es sei angemerkt, dass, um ein übermäßiges Ätzen des leitenden Films 103, der der andere Teil der harten Maske ist, zu verhindern, die Ätzzeit angemessen derart gesteuert wird, dass der gesamte isolierende Film 106a durch Ätzen genau entfernt wird oder dass das Ätzen länger durchgeführt wird in einer Weise, die ungefähr 10 % der Dicke des isolierenden Films 106a entspricht (siehe 14A). Alternativ kann der isolierende Film 106a absichtlich übrig gelassen werden, was erzielt werden kann, indem die Dicke des isolierenden Films 106a angemessen eingestellt wird. Wenn der isolierende Film 106a übrig ist, dient der isolierende Film 106a als Stopperfilm, wenn das Ende des CMP-Schritts in einem nachfolgenden Schritt erkannt wird, und er kann eine Abnahme der Dicke des leitenden Films 103a1 verhindern. Bezüglich der Eigenschaften des Transistors 100 können alternativ eine parasitäre Kapazität zwischen der Gate-Elektrode und der Source-Elektrode sowie eine parasitäre Kapazität zwischen der Gate-Elektrode und der Drain-Elektrode verringert werden. Alternativ können ein Leckstrom zwischen der Gate-Elektrode und der Source-Elektrode sowie ein Leckstrom zwischen der Gate-Elektrode und der Drain-Elektrode verringert werden.
  • Anhand einer schematischen Darstellung eines Ätzgeräts in 3 wird hier ein Trockenätzgerät beschrieben, das dazu geeignet ist, die zweischichtige harte Maske, die den isolierenden Film 106a und den leitenden Film 103 umfasst, auszubilden und durch Trockenätzen der Oxidhalbleiterfilme 102b und 102a, des isolierenden Films 126, des Sperrfilms 120 und des isolierenden Films 125 unter Verwendung der zweischichtigen harten Maske feine Öffnungen derart auszubilden, dass sie die Anschlusspfropfen 161 und 163 erreichen.
  • Das Ätzgerät in 3 beinhaltet drei Ätzkammern, eine Transferkammer, die dazu bestimmt ist, ein Substrat zu dem Zeitpunkt, zu dem das Substrat in eine jeweilige Ätzkammer transportiert wird, vorübergehend bereit zu halten, ein Gasversorgungssystem, das jeder Ätzkammer ein Ätzgas oder dergleichen zuführt, sowie ein Stromversorgungssystem, ein Pumpensystem, ein Entgasungssystem und dergleichen, welche nicht dargestellt sind.
  • Um eine feine Öffnung in einem mehrschichtigen Film auszubilden, der mehrere Arten von Filmen umfasst, wird vorzugsweise ein Parallelplatten-Ätzgerät, insbesondere ein Ätzgerät mit einer Quelle zur Erzeugung eines Plasmas mit hoher Dichte oder dergleichen verwendet. Alternativ beinhaltet das Ätzgerät vorzugsweise eine Vielzahl von Ätzkammern. Alternativ beinhaltet das Ätzgerät vorzugsweise ein Gasversorgungssystem, das ermöglicht, dass ein optimales Ätzgas zum Ätzen jeder Schicht angemessen ausgewählt wird und dass eine Vielzahl von Gasen in Kombination verwendet wird.
  • Eine feine Öffnung eines mehrschichtigen Films, der mehrere Arten von Filmen umfasst, kann in einer einzigen Ätzkammer ausgebildet werden. Bei diesem Verfahren kann ein optimales Ätzgas zum Ätzen jeder Schicht in die Ätzkammer eingeleitet werden. Das Ätzgerät, das eine Vielzahl von Ätzkammern beinhaltet, wird bevorzugt, da es gleichzeitig eine Vielzahl von Substraten verarbeiten kann und deshalb die Produktionseffizienz verbessern kann. 3 stellt ein Beispiel für das Ätzgerät mit drei Ätzkammern dar.
  • In dem Fall, in dem das Ätzen eines mehrschichtigen Films in einer einzigen Ätzkammer durchgeführt wird, wird das Gas, das zum Ätzen in die Ätzkammer eingeleitet wird, entsprechend der Art eines zu ätzenden Films auf ein optimales Gas umgeschaltet. Deswegen werden verschiedene Ätzprodukte in einigen Fällen an die Wand der Ätzkammer geheftet und darauf abgeschieden. Während des Ätzens lösen sich die Ätzprodukte in einigen Fällen ab und werden als Partikel verteilt. Das Haften der Partikel an einem Substrat könnte einen Ätzdefekt verursachen.
  • Bei einem der Verfahren zum Verhindern einer Erzeugung solcher Partikel werden unterschiedliche Arten von Filmen in unterschiedlichen Ätzkammern geätzt. Im Folgenden wird beispielhaft ein Verfahren beschrieben, bei dem Filme, die zu einer harten Maske werden, in einer Kammer A geätzt werden und weitere Filme in einer Kammer B geätzt werden.
  • Zuerst wird das Substrat in die Ätzkammer A eingeführt, und es werden der organische Harzfilm, der isolierende Film 106 und der leitende Film 103 geätzt. Der organische Harzfilm kann beispielsweise unter Verwendung eines CF4-Gases geätzt werden. Der isolierende Film 106 kann beispielsweise unter Verwendung eines Gasgemisches geätzt werden, in dem ein O2-Gas einem CHF3-Gas zugesetzt ist. Der leitende Film 103 kann beispielsweise unter Verwendung eines Gasgemisches aus einem CF4-Bas, einem Cl2-Gas und einem O2-Gas geätzt werden. Dann wird das Substrat von der Ätzkammer A über die Transferkammer in die Ätzkammer B eingeführt, und es werden der Oxidhalbleiterfilm 102b, der Oxidhalbleiterfilm 102a, der isolierende Film 126, der Sperrfilm 120 und der isolierende Film 125 geätzt. Die Oxidhalbleiterfilme 102b und 102a können beispielsweise unter Verwendung eines Gasgemisches geätzt werden, in dem ein Ar-Gas einem CHF3-Gas zugesetzt ist. Der isolierende Film 126 kann beispielsweise unter Verwendung eines C4F6-Gases geätzt werden, dem ein Ar-Gas und ein O2-Gas beigemischt sind. Der Sperrfilm 120 und der isolierende Film 125 können beispielsweise unter Verwendung eines Gasgemisches geätzt werden, in dem ein Ar-Gas einem CHF3-Gas zugesetzt ist. Das Substrat wird dann von der Ätzkammer B in die Ätzkammer C auf ähnliche Weise wie oben beschrieben transportiert, und eine Veraschung wird durchgeführt. Als Veraschungsgas kann beispielsweise ein O2-Gas verwendet werden.
  • Gemäß dem vorstehenden Beispiel kann man durch die vorstehenden Schritte eine feine Öffnung in einem mehrschichtigen Film ausbilden, der noch weitere Filme umfasst.
  • Das Ätzgerät des vorstehenden Beispiels erfordert eine Vielzahl von Ätzkammern. Jedoch wird das Substrat auch während des Transports zwischen Kammern ständig im Vakuum transportiert und nicht der Luft ausgesetzt; deshalb kann stabiles Ätzen durchgeführt werden. Überdies kann, da das Ätzen entsprechend der Art des Films durchgeführt wird, die Behandlungszeit in jeder Ätzkammer verkürzt werden; daher kann die Produktionseffizienz verbessert werden.
  • Anschließend wird ein leitender Film über dem leitenden Film 103a1 und in den Öffnungen ausgebildet, die wie oben beschrieben ausgebildet worden sind. Die Öffnungen werden mit dem leitenden Film gefüllt. Der leitende Film kann durch ein Sputterverfahren, ein Verdampfungsverfahren, ein CVD-Verfahren (darunter auch ein thermisches CVD-Verfahren, ein MOCVD-Verfahren, ein PECVD-Verfahren und dergleichen) oder dergleichen ausgebildet werden. Vorzugsweise wird ein thermisches CVD-Verfahren, ein MOCVD-Verfahren oder ein ALD-Verfahren verwendet, um Plasmaschäden zu verringern. Anschließend wird der leitende Film, der über dem leitenden Film 103a1 ausgebildet ist, durch ein CMP-Verfahren poliert, bis eine Oberfläche des leitenden Films 103a1 freigelegt wird. In dem Fall, in dem dabei der isolierende Film 106a übrig ist, dient der isolierende Film 106a als CMP-Stopperfilm. Folglich können der Anschlusspfropfen 164 und der Anschlusspfropfen 166 ausgebildet werden (siehe 14B).
  • Anschließend wird eine Photolackmaske durch ein Verfahren ausgebildet, das dem oben beschriebenen Verfahren ähnlich ist, und ein inselförmiger leitender Film 103a2 ausgebildet wird, indem ein unnötiger Abschnitt des leitenden Films 103a1 abgeätzt wird. Danach wird ein unnötiger Abschnitt des Oxidhalbleiterfilms durch Ätzen entfernt, bei dem der inselförmige leitende Film 103a2 als Maske verwendet wird. Dann wird die Photolackmaske entfernt. Auf diese Weise kann eine mehrschichtige Struktur ausgebildet werden, die den inselförmigen Oxidhalbleiterfilm 101a und den inselförmigen Oxidhalbleiterfilm 101b umfasst (siehe 15A).
  • Gleichzeitig kann eine mehrschichtige Struktur ausgebildet werden, die die Elektrode 103c, den inselförmigen Oxidhalbleiterfilm 131a und den inselförmigen Oxidhalbleiterfilm 131b umfasst.
  • Anschließend wird eine Photolackmaske durch ein Verfahren, das dem oben beschriebenen Verfahren ähnlich ist, über dem inselförmigen leitenden Film 103a2 ausgebildet, und ein unnötiger Abschnitt des inselförmigen leitenden Films 103a2 unter Verwendung der Maske abgeätzt. Auf diese Weise können die Elektroden 103a und 103b ausgebildet werden, die als Source-Elektrode und Drain-Elektrode dienen (siehe 15B).
  • Anschließend werden der Oxidhalbleiterfilm 101c, der Gate-Isolierfilm 104 und die Gate-Elektrode 105 ausgebildet (siehe 16A).
  • In dieser Phase wird der zweite Transistor 100 ausgebildet.
  • Anschließend wird der isolierende Film 107 ausgebildet. Der isolierende Film 107 kann durch ein Sputterverfahren, ein CVD-Verfahren (darunter auch ein thermisches CVD-Verfahren, ein MOCVD-Verfahren, ein PECVD-Verfahren und dergleichen), ein MBE-Verfahren, ein ALD-Verfahren, ein PLD-Verfahren oder dergleichen ausgebildet werden. Im Besonderen wird der isolierende Film bevorzugt durch ein CVD-Verfahren, bevorzugter durch ein Plasma-CVD-Verfahren ausgebildet, da die Abdeckung weiter verbessert werden kann. Vorzugsweise wird ein thermisches CVD-Verfahren, ein MOCVD-Verfahren oder ein ALD-Verfahren verwendet, um Plasmaschäden zu verringern.
  • Nachdem der isolierende Film 107 ausgebildet worden ist, wird vorzugsweise eine fünfte Wärmebehandlung durchgeführt. Durch die Wärmebehandlung kann dem Oxidhalbleiterfilm 101b Sauerstoff von dem isolierenden Film 126 oder dergleichen zugeführt werden; daher können Sauerstofffehlstellen in dem Oxidhalbleiterfilm 101b verringert werden. Dabei wird Sauerstoff, der von dem isolierenden Film 126 abgegeben wird, von dem Sperrfilm 120 und dem isolierenden Film 107 blockiert und diffundiert nicht in eine Schicht unter dem Sperrfilm 120 und in eine Schicht über dem isolierenden Film 107; deshalb kann Sauerstoff effektiv eingeschlossen werden. Daher kann die Sauerstoffmenge, die dem Oxidhalbleiterfilm 101b zugeführt wird, erhöht werden, so dass Sauerstofffehlstellen in dem Oxidhalbleiterfilm 101b effektiv verringert werden können.
  • Anschließend werden der isolierende Film 108 und der isolierende Film 127 der Reihe nach ausgebildet (siehe 16B). Die isolierenden Filme 108 und 127 können beispielsweise durch ein Sputterverfahren, ein CVD-Verfahren (darunter auch ein thermisches CVD-Verfahren, ein MOCVD-Verfahren, ein PECVD-Verfahren, ein CVD-Verfahren bei Atmosphärendruck (APCVD-Verfahren) und dergleichen), ein MBE-Verfahren, ein ALD-Verfahren, ein PLD-Verfahren oder dergleichen ausgebildet werden. Im Besonderen wird der isolierende Film 108 vorzugsweise durch ein DC-Sputterverfahren ausgebildet, in welchem Falle ein dicker Film mit einer hohen Sperreigenschaft mit hoher Produktivität ausgebildet werden kann. Es ist auch vorzuziehen, dass der isolierende Film 108 durch ein ALD-Verfahren ausgebildet wird, da die Abdeckung vorteilhaft sein kann. In dem Fall, in dem der isolierende Film 127 unter Verwendung eines organischen isolierenden Materials, wie z. B. eines organisch Harzes, ausgebildet wird, kann ein Beschichtungsverfahren, wie z. B. ein Rotationsbeschichtungsverfahren, verwendet werden. Nachdem der isolierende Film 127 ausgebildet worden ist, wird seine Oberseite vorzugsweise einer Planarisierungsbehandlung unterzogen. Sie kann durch eine Fluidisierung bei einer Wärmebehandlung geebnet werden. Um eine höhere Ebenheit zu erzielen, wird das folgende Verfahren bevorzugt: Nachdem der isolierende Film 127 ausgebildet worden ist, wird ein isolierender Film durch ein CVD-Verfahren darüber angeordnet, und seine Oberseite wird einer Planarisierungsbehandlung unterzogen.
  • Anschließend werden durch ein Verfahren, das dem oben beschriebenen Verfahren ähnlich ist, Öffnungen in dem isolierenden Film 127, dem isolierenden Film 108 und dem isolierenden Film 107 ausgebildet, und es werden der Anschlusspfropfen 167, der den Anschlusspfropfen 164 erreicht, der Anschlusspfropfen 168, der den Gate-Elektrode 105 erreicht, und der Anschlusspfropfen 169 ausgebildet, der den Anschlusspfropfen 166 erreicht (siehe 16B).
  • Anschließend wird der isolierende Film 128 ausgebildet. Es sei angemerkt, dass bezüglich des isolierenden Films 128 auf die Beschreibung des isolierenden Films 127 Bezug genommen werden kann.
  • Anschließend werden durch ein Verfahren, das dem oben beschriebenen Verfahren ähnlich ist, Öffnungen in dem isolierenden Film 128 ausgebildet, und es werden der Anschlusspfropfen 170, der den Anschlusspfropfen 167 erreicht, der Anschlusspfropfen 171, der den Anschlusspfropfen 168 erreicht, und der Anschlusspfropfen 172 ausgebildet, der den Anschlusspfropfen 169 erreicht.
  • Anschließend werden die Elektrode 173, die elektrisch mit dem Anschlusspfropfen 170 verbunden ist, die Elektrode 174, die elektrisch mit dem Anschlusspfropfen 171 verbunden ist, und die Elektrode 175 ausgebildet, die elektrisch mit dem Anschlusspfropfen 172 verbunden ist (siehe 1B).
  • Durch die vorstehenden Schritte kann die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung hergestellt werden.
  • <Modifikationsbeispiel 1>
  • Bei einem Modifikationsbeispiel dieser Ausführungsform kann, wie in 17 dargestellt, ein Kondensator 130 zwischen dem ersten Transistor 110 und dem zweiten Transistor 100 bereitgestellt sein. Der Kondensator kann über dem zweiten Transistor 100 positioniert sein. Insbesondere ist die Elektrode 136, die eine Elektrode des Kondensators 130 ist, elektrisch mit einem Anschluss von Source und Drain des zweiten Transistors 100 und einem Gate des ersten Transistors 110 verbunden. Ein isolierender Film 137 ist über der Elektrode 136 des Kondensators 130 bereitgestellt, und eine Elektrode 138, die die andere Elektrode des Kondensators 130 ist, ist über dem isolierenden Film 137 bereitgestellt. Es sei angemerkt, dass die Elektrode 138 elektrisch mit einer Leitung CL verbunden ist. Die Elektrode 136 ist über einen Anschlusspfropfen 165 elektrisch mit der Elektrode 103b verbunden.
  • Da bei der vorstehenden Struktur der zweite Transistor 100 und der Kondensator 130 innerhalb der Fläche bereitgestellt sind, die von dem ersten Transistor 110 eingenommen wird, kann die Fläche verringert werden, die von den Elementen eingenommen wird.
  • Eine Leitung 180 kann zwischen dem Anschlusspfropfen 161 und dem Anschlusspfropfen 164 bereitgestellt sein, und eine Leitung 181 kann zwischen dem Anschlusspfropfen 163 und dem Anschlusspfropfen 166 bereitgestellt sein. In ähnlicher Weise kann eine Leitung zwischen weiteren Anschlusspfropfen bereitgestellt sein. Eine derartige Struktur erfordert keine hohe Genauigkeit der Maskenausrichtung und kann eine Abnahme der Ausbeute bei der Herstellung der Halbleitervorrichtung unterdrücken.
  • <Modifikationsbeispiel 2>
  • Ein weiteres Modifikationsbeispiel dieser Ausführungsform ist eine Struktur, die in 18 dargestellt ist. Ein Unterschied zu 1A und 1B besteht darin, dass der isolierende Film 106a der zweischichtigen harten Maske absichtlich übrig gelassen worden ist. Der isolierende Film 106a dient als CMP-Stopperfilm und kann eine Abnahme der Dicke des leitenden Films 103a1 verhindern. Alternativ können eine parasitäre Kapazität zwischen der Gate-Elektrode und der Source-Elektrode sowie eine parasitäre Kapazität zwischen der Gate-Elektrode und der Drain-Elektrode verringert werden. Alternativ können ein Leckstrom zwischen der Gate-Elektrode und der Source-Elektrode sowie ein Leckstrom zwischen der Gate-Elektrode und der Drain-Elektrode verringert werden.
  • <Modifikationsbeispiel 3>
  • Ein weiteres Modifikationsbeispiel dieser Ausführungsform ist eine Struktur, bei der, wie in 19 dargestellt, die Gate-Elektrode 115 des ersten Transistors 110 nicht die Gate-Elektrode 105 des zweiten Transistors 100 überlappt.
  • <Modifikationsbeispiel 4>
  • Ein weiteres Modifikationsbeispiel dieser Ausführungsform ist eine Struktur in 20A, die auf folgende Weise erhalten wird. Nachdem der isolierende Film 128 ausgebildet worden ist, werden durch ein Verfahren, das dem oben beschriebenen Verfahren ähnlich ist, Öffnungen derart bereitgestellt, dass sie die niederohmigen Schichten 113a und 113b sowie die Gate-Elektrode 105 des zweiten Transistors 100 erreichen, die Anschlusspfropfen 170, 171 und 172 werden derart ausgebildet, dass sie die niederohmige Schicht 113a, die Gate-Elektrode 105 des zweiten Transistors 100 bzw. die niederohmige Schicht 113b erreichen, und die Elektroden 173, 174 und 175 werden derart ausgebildet, dass sie elektrisch mit den jeweiligen Anschlusspfropfen 170, 171 und 172 verbunden sind. In dem Fall, in dem wie oben beschrieben eine Öffnung in unterschiedlichen Arten von Filmen ausgebildet wird, könnte in einer Querschnittsansicht wie in 20B ein Teil der Filme zurückgesetzt sein. Eine derartige Form kann ausgebildet werden, wenn die Ätzrate eines Films in dem zurückgesetzten Abschnitt höher ist als die Ätzraten von Filmen über und unter dem zurückgesetzten Abschnitt; jedoch hat dies keinen Einfluss auf die Ausbildung von Anschlusspfropfen. Der zurückgesetzte Abschnitt kann Durchlasseigenschaften eines Transistors verbessern, da seine elektrische Kontaktfläche groß ist.
  • Mindestens ein Teil dieser Ausführungsform kann gegebenenfalls in Kombination mit einer beliebigen der anderen Ausführungsformen, die in dieser Beschreibung beschrieben werden, implementiert werden.
  • (Ausführungsform 2)
  • Bei dieser Ausführungsform wird eine Ausführungsform beschrieben, die auf einen Oxidhalbleiterfilm in dem Transistor, der in der bei der vorstehenden Ausführungsform beschriebenen Halbleitervorrichtung enthalten ist, angewendet werden kann.
  • Ein Oxidhalbleiter wird beispielsweise in einen nicht-einkristallinen Oxidhalbleiter und in einen einkristallinen Oxidhalbleiter eingeteilt. Alternativ wird ein Oxidhalbleiter beispielsweise in einen kristallinen Oxidhalbleiter und in einen amorphen Oxidhalbleiter eingeteilt.
  • Beispiele für einen nicht-einkristallinen Oxidhalbleiter umfassen einen kristallinen Oxidhalbleiter mit Ausrichtung bezüglich der c-Achse (c-axis aligned crystalline oxide semiconductor, CAAC-OS), einen polykristallinen Oxidhalbleiter, einen mikrokristallinen Oxidhalbleiter und einen amorphen Oxidhalbleiter. Beispiele für einen kristallinen Oxidhalbleiter umfassen zudem einen einkristallinen Oxidhalbleiter, einen CAAC-OS, einen polykristallinen Oxidhalbleiter und einen mikrokristallinen Oxidhalbleiter.
  • Zuerst wird ein CAAC-OS beschrieben.
  • Ein CAAC-OS ist einer der Oxidhalbleiter, die eine Vielzahl von Kristallteilen (auch als Pellets bezeichnet) mit Ausrichtung bezüglich der c-Achse aufweisen.
  • In einem kombinierten Analysebild (auch als hochauflösendes TEM-Bild bezeichnet) aus einem Hellfeldbild und einem Beugungsbild eines CAAC-OS, das mit einem Transmissionselektronenmikroskop (TEM) aufgenommen wird, kann eine Vielzahl von Pellets beobachtet werden. Im hochauflösenden TEM-Bild wird jedoch eine Grenze zwischen Pellets, d. h. eine Korngrenze, nicht deutlich beobachtet. Folglich ist es weniger wahrscheinlich, dass in dem CAAC-OS eine Verringerung der Elektronenbeweglichkeit aufgrund der Korngrenze auftritt.
  • 33A zeigt ein Beispiel für ein hochauflösendes TEM-Bild eines Querschnitts des CAAC-OS, der aus einer Richtung aufgenommen wird, die im Wesentlichen parallel zur Probenfläche ist. Dabei wird das TEM-Bild mittels einer Funktion zum Korrigieren der sphärischen Aberration erhalten. Das hochauflösende TEM-Bild, das mittels einer Funktion zum Korrigieren der sphärischen Aberration erhalten wird, wird in der nachfolgenden Beschreibung insbesondere als Cs-korrigiertes hochauflösendes TEM-Bild bezeichnet. Es sei angemerkt, dass das Cs-korrigierte hochauflösende TEM-Bild beispielsweise mit einem analytischen Elektronenmikroskop mit atomarer Auflösung (atomic resolution analytical electron microscope) JEM-ARM200F, hergestellt von JEOL Ltd., aufgenommen werden kann.
  • 33B ist ein vergrößertes Cs-korrigiertes hochauflösendes TEM-Bild eines Bereichs (1) in 33A. 33B zeigt, dass Metallatome in einem Pellet geschichtet angeordnet sind. Jede Metallatomlage weist eine Konfiguration auf, die eine Unebenheit einer Oberfläche, über der der CAAC-OS ausgebildet ist (die Oberfläche wird nachstehend als Bildungsfläche bezeichnet), oder einer Oberseite des CAAC-OS widerspiegelt, und jede Metallatomlage ist parallel zur Bildungsfläche oder Oberseite des CAAC-OS angeordnet.
  • Der CAAC-OS weist, wie in 33B gezeigt, eine charakteristische Atomanordnung auf. Die charakteristische Atomanordnung wird durch eine Hilfslinie in 33C dargestellt. 33B und 33C belegen, dass die Größe eines Pellets ungefähr 1 nm bis 3 nm beträgt und dass die Größe eines Raums bzw. Abstands, der durch die sich neigenden Pellets hervorgerufen wird, ungefähr 0,8 nm beträgt. Deshalb kann das Pellet auch als Nanokristall (nanocrystal, nc) bezeichnet werden.
  • Den Cs-korrigierten hochauflösenden TEM-Bildern zufolge wird hier die schematische Anordnung von Pellets 5100 eines CAAC-OS über einem Substrat 5120 als Struktur dargestellt, bei der Ziegel oder Blöcke übereinander angeordnet sind (siehe 33D). Der Teil, in dem sich, wie in 33C beobachtet, die Pellets neigen, entspricht einem Bereich 5161, der in 33D gezeigt ist.
  • Beispielsweise wird, wie in 34A gezeigt, ein Cs-korrigiertes hochauflösendes TEM-Bild einer Ebene des CAAC-OS beobachtet, das aus einer Richtung aufgenommen wird, die im Wesentlichen senkrecht zur Probenfläche ist. 34B, 34C und 34D sind vergrößerte Cs-korrigierte hochauflösende TEM-Bilder der jeweiligen Bereiche (1), (2) und (3) in 34A. 34B, 34C und 34D deuten darauf hin, dass Metallatome in einer dreieckigen, viereckigen oder sechseckigen Konfiguration in einem Pellet angeordnet sind. Zwischen verschiedenen Pellets gibt es jedoch keine Regelmäßigkeit der Anordnung der Metallatome.
  • Wenn beispielsweise die Struktur eines CAAC-OS, der einen InGaZnO4-Kristall enthält, durch ein Out-of-Plane-Verfahren bzw. Außer-der-Ebene-Verfahren unter Verwendung eines Röntgenbeugungs- (X-ray diffraction, XRD-) Geräts analysiert wird, erscheint ein Peak bei einem Beugungswinkel (2θ) von ungefähr 31°, wie in 35A gezeigt. Dieser Peak stammt aus der (009)-Ebene des InGaZnO4-Kristalls, was darauf hindeutet, dass Kristalle in dem CAAC-OS eine Ausrichtung bezüglich der c-Achse aufweisen und dass die c-Achsen in einer Richtung, die im Wesentlichen senkrecht zur Bildungsfläche oder Oberseite des CAAC-OS ist, ausgerichtet sind.
  • Es sei angemerkt, dass bei der Strukturanalyse des einen InGaZnO4-Kristall enthaltenden CAAC-OS durch ein Out-of-Plane-Verfahren bzw. Außer-der-Ebene-Verfahren, neben dem Peak bei 2θ von ungefähr 31° ein weiterer Peak erscheinen kann, wenn 2θ bei ungefähr 36° liegt. Der Peak bei 2θ von ungefähr 36° deutet darauf hin, dass ein Kristall ohne Ausrichtung bezüglich der c-Achse in einem Teil des CAAC-OS enthalten ist. Es wird bevorzugt, dass in dem CAAC-OS ein Peak erscheint, wenn 2θ bei ungefähr 31° liegt, und dass kein Peak erscheint, wenn 2θ bei ungefähr 36° liegt.
  • Andererseits erscheint bei einer Strukturanalyse des CAAC-OS durch ein In-Plane-Verfahren bzw. In-der-Ebene-Verfahren, bei dem ein Röntgenstrahl auf eine Probe in einer Richtung einfällt, die im Wesentlichen senkrecht zur c-Achse ist, ein Peak, wenn 2θ bei ungefähr 56° liegt. Dieser Peak ist auf die (110)-Ebene des InGaZnO4-Kristalls zurückzuführen. Im Falle des CAAC-OS wird, wie in 35B gezeigt, kein deutlicher Peak beobachtet, wenn eine Analyse (ϕ-Scan) durchgeführt wird, wobei 2θ auf ungefähr 56° festgelegt wird und die Probe um einen Normalenvektor der Probenfläche als Achse (ϕ-Achse) gedreht wird. Im Gegensatz dazu werden im Falle eines einkristallinen InGaZnO4-0xidhalbleiters, wie in 35C gezeigt, sechs Peaks, die aus den der (110)-Ebene entsprechenden Kristallebenen stammen, beobachtet, wenn ein ϕ-Scan durchgeführt wird, wobei 2θ auf ungefähr 56° festgelegt wird. Dementsprechend zeigt die Strukturanalyse mittels XRD, dass die Richtungen der a-Achsen und b-Achsen in dem CAAC-OS verschieden sind.
  • Als Nächstes zeigt 36A ein Beugungsbild (auch als Transmissionselektronenbeugungsbild im ausgewählten Bereich bezeichnet), das wie folgt erhalten wird: Ein Elektronenstrahl mit einem Sondierungsdurchmesser bzw. Strahldurchmesser von 300 nm fällt in einer Richtung parallel zur Probenfläche auf ein In-Ga-Zn-Oxid ein, das ein CAAC-OS ist. Wie in 36A gezeigt, werden beispielsweise Punkte beobachtet, die aus der (009)-Ebene eines InGaZnO4-Kristalls stammen. Daher deutet auch die Elektronenbeugung darauf hin, dass Pellets, die in dem CAAC-OS enthalten sind, eine Ausrichtung bezüglich der c-Achse aufweisen und dass die c-Achsen in einer Richtung ausgerichtet sind, die im Wesentlichen senkrecht zur Bildungsfläche oder Oberseite des CAAC-OS ist. Währenddessen zeigt 36B ein Beugungsbild, das wie folgt erhalten wird: Ein Elektronenstrahl mit einem Sondierungsdurchmesser von 300 nm fällt in einer Richtung senkrecht zur Probenfläche auf dieselbe Probe ein. Wie in 36B gezeigt, wird ein ringförmiges Beugungsbild beobachtet. Daher deutet auch die Elektronenbeugung darauf hin, dass die a-Achsen und b-Achsen der Pellets, die in dem CAAC-OS enthalten sind, keine regelmäßige Ausrichtung aufweisen. Es wird davon ausgegangen, dass der erste Ring in 36B aus der (010)-Ebene, der (100)-Ebene und dergleichen des InGaZnO4-Kristalls stammt. Es wird davon ausgegangen, dass der zweite Ring in 36B aus der (110)-Ebene und dergleichen stammt.
  • Da die c-Achsen der Pellets (Nanokristalle) auf die vorstehende Weise in einer Richtung ausgerichtet sind, die im Wesentlichen senkrecht zur Bildungsfläche oder Oberseite ist, kann der CAAC-OS auch als Oxidhalbleiter bezeichnet werden, der Nanokristalle mit Ausrichtung bezüglich der c-Achse (c-axis aligned nanocrystals, CANC) enthält.
  • Es handelt sich bei dem CAAC-OS um einen Oxidhalbleiter mit einer niedrigen Verunreinigungskonzentration. Mit der Verunreinigung ist ein Element gemeint, das sich von den Hauptbestandteilen des Oxidhalbleiters unterscheidet, wie z. B. Wasserstoff, Kohlenstoff, Silizium oder ein Übergangsmetallelement. Ein Element (insbesondere Silizium oder dergleichen), das eine höhere Bindungsstärke an Sauerstoff aufweist als ein in einem Oxidhalbleiter enthaltenes Metallelement, extrahiert Sauerstoff aus dem Oxidhalbleiter, was eine Unordnung der Atomanordnung und eine verringerte Kristallinität des Oxidhalbleiters zur Folge hat. Ein Schwermetall, wie z. B. Eisen oder Nickel, Argon, Kohlendioxid oder dergleichen weist einen großen Atomradius (oder Molekülradius) auf und stört daher die Atomanordnung des Oxidhalbleiters und verringert die Kristallinität. Außerdem könnte die Verunreinigung, die in dem Oxidhalbleiterfilm enthalten ist, als Einfangstelle für Ladungsträger oder als Ladungsträgererzeugungsquelle dienen.
  • Außerdem handelt es sich bei dem CAAC-OS um einen Oxidhalbleiter mit einer niedrigen Dichte der Defektzustände. Beispielsweise dienen Sauerstofffehlstellen in dem Oxidhalbleiter als Einfangstellen für Ladungsträger oder als Ladungsträgererzeugungsquellen, wenn Wasserstoff darin eingefangen wird.
  • Bei einem Transistor, bei dem der CAAC-OS verwendet wird, ist eine Veränderung der elektrischen Eigenschaften, die auf eine Bestrahlung mit sichtbarem Licht oder Ultraviolettlicht zurückzuführen ist, gering.
  • Als Nächstes wird ein mikrokristalliner Oxidhalbleiter beschrieben.
  • In einem hochauflösenden TEM-Bild weist ein mikrokristalliner Oxidhalbleiter einen Bereich, in dem ein Kristallteil beobachtet wird, und einen Bereich auf, in dem ein Kristallteil nicht deutlich beobachtet wird. In den meisten Fällen ist die Größe eines Kristallteils, der in dem mikrokristallinen Oxidhalbleiter enthalten ist, größer als oder gleich 1 nm und kleiner als oder gleich 100 nm, oder größer als oder gleich 1 nm und kleiner als oder gleich 10 nm. Ein Oxidhalbleiter, der einen Nanokristall enthält, der ein Mikrokristall mit einer Größe von größer als oder gleich 1 nm und kleiner als oder gleich 10 nm oder einer Größe von größer als oder gleich 1 nm und kleiner als oder gleich 3 nm ist, wird insbesondere als nanokristalliner Oxidhalbleiter (nc-OS) bezeichnet. In einem hochauflösenden TEM-Bild des nc-OS wird beispielsweise eine Korngrenze in einigen Fällen nicht deutlich beobachtet. Es sei angemerkt, dass es eine Möglichkeit gibt, dass der Ursprung des Nanokristalls demjenigen eines Pellets in einem CAAC-OS gleicht. Ein Kristallteil des nc-OS kann deshalb in der nachfolgenden Beschreibung als Pellet bezeichnet werden.
  • In dem nc-OS weist ein mikroskopischer Bereich (zum Beispiel ein Bereich mit einer Größe von größer als oder gleich 1 nm und kleiner als oder gleich 10 nm, im Besonderen ein Bereich mit einer Größe von größer als oder gleich 1 nm und kleiner als oder gleich 3 nm) eine regelmäßige Atomanordnung auf. Es gibt keine Regelmäßigkeit der Kristallausrichtung zwischen verschiedenen Pellets in dem nc-OS. Deshalb ist die Ausrichtung des gesamten Films nicht in Ordnung. Deswegen kann man in Abhängigkeit von einem Analyseverfahren den nc-OS von einem amorphen Oxidhalbleiter nicht unterscheiden. Wenn beispielsweise der nc-OS einer Strukturanalyse durch ein Out-of-Plane-Verfahren mit einem XRD-Gerät unterzogen wird, wobei ein Röntgenstrahl mit einem Durchmesser verwendet wird, der größer ist als die Größe eines Pellets, erscheint kein Peak, der eine Kristallebene zeigt. Außerdem wird ein Beugungsbild wie ein Halo-Muster (halo pattern) beobachtet, wenn der nc-OS einer Elektronenbeugung mittels eines Elektronenstrahls mit einem Sondierungsdurchmesser (z. B. 50 nm oder größer) unterzogen wird, der größer ist als die Größe eines Pellets (die Elektronenbeugung wird auch als Elektronenbeugung im ausgewählten Bereich bezeichnet). Währenddessen erscheinen Punkte in einem Nanostrahl-Elektronenbeugungsbild (nanobeam electron diffraction pattern) des nc-OS, wenn ein Elektronenstrahl mit einem Sondierungsdurchmesser, der nahe der oder kleiner als die Größe eines Pellets ist, angewendet wird. In einem Nanostrahl-Elektronenbeugungsbild des nc-OS sind außerdem in einigen Fällen Bereiche mit hoher Leuchtdichte in Kreisform (Ringform) gezeigt. Auch in einem Nanostrahl-Elektronenbeugungsbild des nc-OS ist in einigen Fällen eine Vielzahl von Punkten in einem ringförmigen Bereich gezeigt.
  • Da es, wie zuvor erwähnt, keine Regelmäßigkeit der Kristallausrichtung zwischen den Pellets (Nanokristallen) gibt, kann der nc-OS auch als Oxidhalbleiter bezeichnet werden, der nicht ausgerichtete Nanokristalle (non-aligned nanocrystals, NANC) enthält.
  • Es handelt sich bei dem nc-OS um einen Oxidhalbleiter, der im Vergleich zu einem amorphen Oxidhalbleiter eine hohe Regelmäßigkeit aufweist. Deshalb ist es wahrscheinlich, dass der nc-OS eine niedrigere Dichte der Defektzustände aufweist als ein amorpher Oxidhalbleiter. Es sei angemerkt, dass es keine Regelmäßigkeit der Kristallausrichtung zwischen verschiedenen Pellets in dem nc-OS gibt. Deshalb weist der nc-OS eine höhere Dichte der Defektzustände auf als der CAAC-OS.
  • Als Nächstes wird ein amorpher Oxidhalbleiter beschrieben.
  • Bei dem amorphen Oxidhalbleiter handelt es sich um einen Oxidhalbleiter, der eine ungeordnete Atomanordnung und keinen Kristallteil aufweist, und ein Beispiel dafür ist ein Oxidhalbleiter, der in einem amorphen Zustand wie Quarz existiert.
  • In einem hochauflösenden TEM-Bild des amorphen Oxidhalbleiters kann man keinen Kristallteil finden.
  • Wenn der amorphe Oxidhalbleiter einer Strukturanalyse durch ein Out-of-Plane-Verfahren mit einem XRD-Gerät unterzogen wird, erscheint kein Peak, der eine Kristallebene zeigt. Ein Halo-Muster wird beobachtet, wenn der amorphe Oxidhalbleiter einer Elektronenbeugung unterzogen wird. Des Weiteren wird kein Punkt beobachtet und erscheint ein Halo-Muster, wenn der amorphe Oxidhalbleiter einer Nanostrahl-Elektronenbeugung unterzogen wird.
  • Es gibt verschiedene Auffassungen von einer amorphen Struktur. Zum Beispiel wird eine Struktur, deren Atomanordnung gar keine Ordnung aufweist, als vollständig amorphe Struktur bezeichnet. Währenddessen wird eine Struktur, die eine Ordnung in einem Abstand bis zum am nächsten benachbarten Atom (nearest neighbor atomic distance) oder einem Abstand bis zum am zweitnächsten benachbarten Atom (second-nearest neighbor atomic distance) aufweist, aber keine Fernordnung aufweist, ebenfalls als amorphe Struktur bezeichnet. Deshalb erlaubt es die engste Definition nicht, dass ein Oxidhalbleiter als amorpher Oxidhalbleiter bezeichnet wird, solange auch eine geringfügige Ordnung in einer Atomanordnung vorhanden ist. Zumindest ein Oxidhalbleiter mit einer Fernordnung kann nicht als amorpher Oxidhalbleiter bezeichnet werden. Dementsprechend können beispielsweise ein CAAC-OS und ein nc-OS, da darin ein Kristallteil vorhanden ist, nicht als amorpher Oxidhalbleiter oder als vollständig amorpher Oxidhalbleiter bezeichnet werden.
  • Es sei angemerkt, dass ein Oxidhalbleiter eine Struktur mit physikalischen Eigenschaften zwischen denjenigen des nc-OS und denjenigen des amorphen Oxidhalbleiterfilms aufweisen kann. Der Oxidhalbleiter mit einer derartigen Struktur wird insbesondere als amorphähnlicher Oxidhalbleiter (amorphous-like oxide semiconductor) (a-ähnlicher OS) bezeichnet.
  • In einem hochauflösenden TEM-Bild des a-ähnlichen OS kann ein Hohlraum (void) beobachtet werden. Darüber hinaus bestehen im hochauflösenden TEM-Bild ein Bereich, in dem ein Kristallteil deutlich beobachtet wird, und ein Bereich, in dem kein Kristallteil beobachtet wird.
  • Im Folgenden wird ein Unterschied zwischen Strukturen eines Oxidhalbleiters bezüglich des Effekts der Elektronenbestrahlung beschrieben.
  • Ein a-ähnlicher OS, ein nc-OS und ein CAAC-OS werden vorbereitet. Es handelt sich bei jeder der Proben um ein In-Ga-Zn-Oxid.
  • Zunächst wird ein hochauflösendes Querschnitts-TEM-Bild jeder Probe erhalten. Die hochauflösenden Querschnitts-TEM-Bilder zeigen, dass alle Proben Kristallteile aufweisen.
  • Dann wird die Größe des Kristallteils jeder Probe gemessen. 37 zeigt die Veränderung der durchschnittlichen Größe von Kristallteilen (an 22 Punkten bis 45 Punkten) in jeder Probe. 37 deutet darauf hin, dass die Größe eines Kristallteils in dem a-ähnlichen OS mit einer Zunahme der kumulativen Elektronendosis zunimmt. Insbesondere wächst, wie durch (1) in 37 gezeigt, ein Kristallteil, der am Anfang der TEM-Beobachtung ungefähr 1,2 nm misst (der Kristallteil wird auch als anfänglicher Kern bzw. Ausgangskern (initial nucleus) bezeichnet), bis zu einer Größe von ungefähr 2,6 nm bei einer kumulativen Elektronendosis von 4,2 × 108 e-/nm2. Im Gegensatz dazu verändert sich die Größe eines Kristallteils in dem nc-OS und dem CAAC-OS nur in geringem Maße vom Beginn der Elektronenbestrahlung bis zu einer kumulativen Elektronendosis von 4,2 × 108 e-/nm2, unabhängig von der kumulativen Elektronendosis. Insbesondere beträgt, wie durch (2) in 37 gezeigt, die durchschnittliche Kristallgröße ungefähr 1,4 nm, unabhängig von der Beobachtungszeit durch TEM. Des Weiteren beträgt, wie durch (3) in 37 gezeigt, die durchschnittliche Kristallgröße ungefähr 2,1 nm, unabhängig von der Beobachtungszeit durch TEM.
  • Auf diese Weise tritt ein Wachstum des Kristallteils infolge der Kristallisation des a-ähnlichen OS auf, das von einer geringen Menge des Elektronenstrahls, die bei der TEM-Beobachtung zum Einsatz kommt, angeregt wird. Im Gegensatz dazu tritt in dem nc-OS und dem CAAC-OS, welche eine vorteilhafte Qualität aufweisen, eine Kristallisation aufgrund einer geringen Menge des Elektronenstrahls kaum auf, die für die TEM-Beobachtung verwendet wird.
  • Es sei angemerkt, dass die Größe eines Kristallteils in dem a-ähnlichen OS und dem nc-OS unter Verwendung von hochauflösenden TEM-Bildern gemessen werden kann. Zum Beispiel weist ein InGaZnO4-Kristall eine mehrschichtige Struktur auf, bei der zwei Ga-Zn-O-Schichten zwischen In-O-Schichten enthalten sind. Eine Einheitszelle des InGaZnO4-Kristalls weist eine Struktur auf, bei der neun Schichten, d. h. drei In-O-Schichten und sechs Ga-Zn-O-Schichten, in der c-Achsenrichtung übereinander angeordnet sind. Der Abstand zwischen den benachbarten Schichten ist dementsprechend gleich dem Gitterabstand auf der (009)-Ebene (auch als d-Wert (d value) bezeichnet). Der Wert berechnet sich aus einer Kristallstrukturanalyse zu 0,29 nm. Wenn der Fokus auf die Gitter-Randzonen in dem hochauflösenden TEM-Bild gelegt wird, entspricht daher jede der Gitter-Randzonen, zwischen denen der Gitterabstand größer als oder gleich 0,28 nm und kleiner als oder gleich 0,30 nm ist, der a-b-Ebene des InGaZnO4-Kristalls.
  • In einigen Fällen variiert ferner die Dichte eines Oxidhalbleiters in Abhängigkeit von der Struktur. Zum Beispiel kann dann, wenn die Zusammensetzung eines Oxidhalbleiters festgestellt wird, die Struktur des Oxidhalbleiters bestimmt werden, indem die Dichte des Oxidhalbleiters mit der Dichte eines einkristallinen Oxidhalbleiters verglichen wird, der die gleiche Zusammensetzung wie der Oxidhalbleiter aufweist. Zum Beispiel ist die Dichte des a-ähnlichen OS höher als oder gleich 78,6 % und niedriger als 92,3 % der Dichte des einkristallinen Oxidhalbleiters mit der gleichen Zusammensetzung. Zum Beispiel sind die Dichte des nc-OS und diejenige des CAAC-OS jeweils höher als oder gleich 92,3% und niedriger als 100 % der Dichte des einkristallinen Oxidhalbleiters mit der gleichen Zusammensetzung. Es sei angemerkt, dass es schwierig ist, einen Oxidhalbleiter mit einer Dichte, die niedriger als 78 % der Dichte des einkristallinen Oxidhalbleiters ist, abzuscheiden.
  • Es werden konkrete Beispiele für die vorstehende Beschreibung angegeben. Im Falle eines Oxidhalbleiters mit einem Atomverhältnis von In:Ga:Zn = 1:1:1 beträgt die Dichte von einkristallinem InGaZnO4 mit einer rhomboedrischen Kristallstruktur beispielsweise 6,357 g/cm3. Dementsprechend ist im Falle des Oxidhalbleiters mit einem Atomverhältnis von In:Ga:Zn = 1:1:1 die Dichte des a-ähnlichen OS höher als oder gleich 5,0 g/cm3 und niedriger als 5,9 g/cm3. Im Falle des Oxidhalbleiters mit einem Atomverhältnis von In:Ga:Zn = 1:1:1 sind beispielsweise die Dichte des nc-OS und diejenige des CAAC-OS jeweils höher als oder gleich 5,9 g/cm3 und niedriger als 6,3 g/cm3.
  • Es sei angemerkt, dass es eine Möglichkeit gibt, dass ein Oxidhalbleiter mit einer gewissen Zusammensetzung nicht in einer einkristallinen Struktur existieren kann. In diesem Fall werden einkristalline Oxidhalbleiter mit unterschiedlichen Zusammensetzungen in einem angemessenen Verhältnis kombiniert, was es ermöglicht, die Dichte zu berechnen, die derjenigen eines einkristallinen Oxidhalbleiters mit der gewünschten Zusammensetzung gleicht. Die Dichte eines einkristallinen Oxidhalbleiters mit der gewünschten Zusammensetzung kann aus einem gewichteten Durchschnitt entsprechend dem Kombinationsverhältnis der einkristallinen Oxidhalbleiter mit unterschiedlichen Zusammensetzungen berechnet werden. Es sei angemerkt, dass vorzugsweise so wenig Arten von einkristallinen Oxidhalbleitern wie möglich für die Berechnung der Dichte verwendet werden.
  • Es sei angemerkt, dass es sich bei einem Oxidhalbleiter um einen mehrschichtigen Film handeln kann, der beispielsweise zwei oder mehr Filme aus einem amorphen Oxidhalbleiter, einem a-ähnlichen OS, einem mikrokristallinen Oxidhalbleiter und einem CAAC-OS umfasst.
  • Ein Oxidhalbleiter mit einer niedrigen Verunreinigungskonzentration und einer niedrigen Dichte der Defektzustände (einer kleinen Anzahl von Sauerstofffehlstellen) kann eine niedrige Ladungsträgerdichte aufweisen. Ein derartiger Oxidhalbleiter wird deshalb als hochreiner intrinsischer oder im Wesentlichen hochreiner intrinsischer Oxidhalbleiter bezeichnet. Ein CAAC-OS und ein nc-OS weisen, im Vergleich zu einem a-ähnlichen OS und einem amorphen Oxidhalbleiter, eine niedrige Verunreinigungskonzentration und eine niedrige Dichte der Defektzustände auf. Das heißt, dass es wahrscheinlich ist, dass es sich bei einem CAAC-OS und einem nc-OS um hochreine intrinsische oder im Wesentlichen hochreine intrinsische Oxidhalbleiter handelt. Daher weist ein Transistor, der einen CAAC-OS oder einen nc-OS enthält, selten eine negative Schwellenspannung auf (er verhält sich kaum selbstleitend). Der hochreine intrinsische oder im Wesentlichen hochreine intrinsische Oxidhalbleiter weist wenige Einfangstellen für Ladungsträger auf. Deshalb weist ein Transistor, der einen CAAC-OS oder einen nc-OS enthält, geringe Schwankungen der elektrischen Eigenschaften und eine hohe Zuverlässigkeit auf. Eine elektrische Ladung, die von den Einfangstellen für Ladungsträger in dem Oxidhalbleiter eingefangen wird, braucht lange Zeit, bis sie freigesetzt wird. Die eingefangene elektrische Ladung kann sich wie feste elektrische Ladung verhalten. Daher könnte der Transistor, der den Oxidhalbleiter mit einer hohen Verunreinigungskonzentration und einer hohen Dichte der Defektzustände enthält, instabile elektrische Eigenschaften aufweisen.
  • <Abscheidungsmodell>
  • Im Folgenden werden Beispiele für Abscheidungsmodelle eines CAAC-OS und eines nc-OS beschrieben.
  • 38A ist eine schematische Innenansicht einer Abscheidungskammer, in der ein CAAC-OS durch ein Sputterverfahren abgeschieden wird.
  • Ein Target 5130 ist an einer Grundplatte (backing plate) befestigt. Eine Vielzahl von Magneten ist dem Target 5130 zugewandt bereitgestellt, wobei die Grundplatte dazwischen positioniert ist. Die Vielzahl von Magneten erzeugt ein Magnetfeld. Es wird ein Sputterverfahren, bei dem die Abscheidungsrate unter Nutzung eines Magnetfeldes von Magneten erhöht wird, als Magnetronsputterverfahren bezeichnet.
  • Das Target 5130 weist eine polykristalline Struktur auf, bei der eine Spaltebene in mindestens einem Kristallkorn existiert.
  • Beispielhaft wird eine Spaltebene des Targets 5130 beschrieben, das ein In-Ga-Zn-Oxid enthält. 39A zeigt eine Struktur eines InGaZnO4-Kristalls, der in dem Target 5130 enthalten ist. Es sei angemerkt, dass 39A eine Struktur des Falls zeigt, in dem der InGaZnO4-Kristall aus einer Richtung parallel zur b-Achse betrachtet wird, wobei die c-Achse nach oben gerichtet ist.
  • 39A zeigt auf, dass Sauerstoffatome in einer Ga-Zn-O-Schicht nahe an denjenigen in einer benachbarten Ga-Zn-O-Schicht positioniert sind. Die Sauerstoffatome weisen negative Ladung auf; deswegen stoßen sich die zwei Ga-Zn-O-Schichten ab. Als Ergebnis weist der InGaZnO4-Kristall eine Spaltebene zwischen den zwei benachbarten Ga-Zn-O-Schichten auf.
  • Das Substrat 5120 ist dem Target 5130 zugewandt angeordnet, und der Abstand d (auch als Target-Substrat-Abstand (T-S-Abstand) bezeichnet) ist größer als oder gleich 0,01 m und kleiner als oder gleich 1 m, bevorzugt größer als oder gleich 0,02 m und kleiner als oder gleich 0,5 m. Die Abscheidungskammer ist größtenteils mit einem Abscheidungsgas (z. B. einem Sauerstoffgas, einem Argongas oder einem Gasgemisch, das 5 Vol-% oder mehr Sauerstoff enthält) gefüllt, und der Druck in der Abscheidungskammer wird auf höher als oder gleich 0,01 Pa und niedriger als oder gleich 100 Pa, bevorzugt höher als oder gleich 0,1 Pa und niedriger als oder gleich 10 Pa eingestellt. Hier beginnt ein Entladen, indem eine Spannung mit einem gewissen Wert oder höher an das Target 5130 angelegt wird, und ein Plasma wird beobachtet. Das Magnetfeld bildet einen Plasmabereich mit hoher Dichte in der Nähe des Targets 5130. In dem Plasmabereich mit hoher Dichte wird das Abscheidungsgas ionisiert, so dass ein Ion 5101 erzeugt wird. Beispiele für das Ion 5101 umfassen ein Sauerstoffkation (O+) und ein Argonkation (Ar+).
  • Das Ion 5101 wird durch ein elektrisches Feld zur Seite des Targets 5130 hin beschleunigt und kollidiert dann mit dem Target 5130. Dabei werden ein Pellet 5100a und ein Pellet 5100b, welche flache plättchenförmige (pelletförmige) gesputterte Teilchen sind, von der Spaltebene abgetrennt und gesputtert. Es sei angemerkt, dass Strukturen des Pellets 5100a und des Pellets 5100b durch eine Auswirkung der Kollision des Ions 5101 verzerrt werden können.
  • Es handelt sich bei dem Pellet 5100a um ein flaches plättchenförmiges (pelletförmiges) gesputtertes Teilchen mit einer dreieckigen Ebene, z. B. Ebene in Form eines gleichseitigen Dreiecks. Es handelt sich bei dem Pellet 5100b um ein flaches plättchenförmiges (pelletförmiges) gesputtertes Teilchen mit einer sechseckigen Ebene, z. B. Ebene in Form eines gleichseitigen Sechsecks. Es sei angemerkt, dass flache plättchenförmige (pelletförmige) gesputterte Teilchen, wie z. B. das Pellet 5100a und das Pellet 5100b, gemeinsam als Pellets 5100 bezeichnet werden. Die Form einer flachen Ebene des Pellets 5100 ist nicht auf ein Dreieck oder ein Sechseck beschränkt. Die flache Ebene kann zum Beispiel eine Form aufweisen, die durch Kombination von zwei oder mehr Dreiecken gebildet wird. Beispielsweise kann ein Viereck (z. B. Rhombus) durch Kombination von zwei Dreiecken (z. B. gleichseitigen Dreiecken) gebildet werden.
  • Die Dicke des Pellets 5100 wird abhängig von der Art des Abscheidungsgases und dergleichen bestimmt. Die Dicken der Pellets 5100 sind vorzugsweise gleichmäßig; der Grund dafür wird nachstehend beschrieben. Zudem hat das gesputterte Teilchen vorzugsweise eine Pelletform, deren Dicke im Vergleich zu einer Würfelform, die eine große Dicke aufweist, klein ist. Die Dicke des Pellets 5100 ist beispielsweise größer als oder gleich 0,4 nm und kleiner als oder gleich 1 nm, bevorzugt größer als oder gleich 0,6 nm und kleiner als oder gleich 0,8 nm. Zudem ist die Breite des Pellets 5100 beispielsweise größer als oder gleich 1 nm und kleiner als oder gleich 3 nm, bevorzugt größer als oder gleich 1,2 nm und kleiner als oder gleich 2,5 nm. Das Pellet 5100 entspricht dem anfänglichen Kern in der Beschreibung von (1) in 37. Zum Beispiel wird in dem Fall, in dem das Ion 5101 mit dem ein In-Ga-Zn-Oxid enthaltenden Target 5130 kollidiert, das Pellet 5100 herausgeschlagen, das drei Schichten umfasst, nämlich eine Ga-Zn-O-Schicht, eine In-O-Schicht und eine Ga-Zn-O-Schicht, wie in 39B gezeigt. Es sei angemerkt, dass 39C die Struktur des Pellets 5100 zeigt, das aus einer Richtung parallel zur c-Achse betrachtet wird. Das Pellet 5100 weist daher eine nanometergroße Sandwich-Struktur bzw. Schichtstruktur auf, die zwei Ga-Zn-O-Schichten (Brotscheiben) und eine In-O-Schicht (Füllung) umfasst.
  • Das Pellet 5100 kann eine Ladung aufnehmen, wenn es durch das Plasma hindurchtritt, so dass seine Seitenflächen negativ oder positiv geladen werden. Das Pellet 5100 umfasst ein Sauerstoffatom auf seiner Seitenfläche, und das Sauerstoffatom kann negativ geladen werden. Wenn auf diese Weise die Seitenflächen mit der gleichen Polarität geladen werden, stoßen sich Ladungen ab, und demzufolge kann das Pellet 5100 die Form einer flachen Platte aufrechterhalten. In dem Fall, in dem es sich bei einem CAAC-OS um ein In-Ga-Zn-Oxid handelt, besteht eine Möglichkeit, dass ein Sauerstoffatom, das an ein Indiumatom gebunden ist, negativ geladen wird. Es gibt eine weitere Möglichkeit, dass ein Sauerstoffatom, das an ein Indiumatom, ein Galliumatom oder ein Zinkatom gebunden ist, negativ geladen wird. Zudem kann das Pellet 5100 wachsen, indem es an ein Indiumatom, ein Galliumatom, ein Zinkatom, ein Sauerstoffatom oder dergleichen gebunden wird, wenn es durch das Plasma hindurchtritt. Ein Größenunterschied zwischen (2) und (1) in 37 entspricht dem Maß an Wachstum in Plasma. Dabei wächst in dem Fall, in dem die Temperatur des Substrats 5120 bei etwa Raumtemperatur liegt, das Pellet 5100 nicht mehr; daher wird ein nc-OS ausgebildet (siehe 38B). Ein nc-OS kann abgeschieden werden, wenn das Substrat 5120 eine große Größe aufweist, da eine Temperatur, bei der die Abscheidung eines nc-OS ausgeführt wird, ungefähr Raumtemperatur ist. Es sei angemerkt, dass es wirksam ist, die Abscheidungsleistung beim Sputtern zu erhöhen, damit das Pellet 5100 in Plasma wächst. Eine hohe Abscheidungsleistung kann die Struktur des Pellets 5100 stabilisieren.
  • Wie in 38A und 38B gezeigt, fliegt das Pellet 5100 in Plasma wie ein Drachen und flattert bis zu dem Substrat 5120. Da die Pellets 5100 geladen sind, wird eine Abstoßung verursacht, wenn sich das Pellet 5100 einem Bereich nähert, in dem ein weiteres Pellet 5100 schon abgeschieden worden ist. Dabei wird ein Magnetfeld in einer Richtung parallel zur Oberseite des Substrats 5120 (auch als horizontales Magnetfeld bezeichnet) oberhalb des Substrats 5120 erzeugt. Es ergibt sich eine Potentialdifferenz zwischen dem Substrat 5120 und dem Target 5130, und demzufolge fließt ein Strom von dem Substrat 5120 zu dem Target 5130. Auf der Oberseite des Substrats 5120 wird daher auf das Pellet 5100 eine Kraft (Lorentzkraft) durch einen Effekt des Magnetfeldes und des Stroms ausgeübt. Dies lässt sich aus der Dreifingerregel der linken Hand erklären.
  • Die Masse des Pellets 5100 ist größer als diejenige eines Atoms. Um das Pellet 5100 über der Oberseite des Substrats 5120 zu bewegen, ist es deshalb wichtig, etwas Kraft von außen auf das Pellet 5100 auszuüben. Eine Art der Kraft kann eine Kraft sein, die durch die Wirkung eines Magnetfeldes und eines Stroms erzeugt wird. Um eine Kraft, die auf das Pellet 5100 ausgeübt wird, zu erhöhen, wird vorzugsweise ein Bereich, in dem das Magnetfeld in einer Richtung parallel zur Oberseite des Substrats 5120 1 mT (10 G) oder höher, bevorzugt 2 mT (20 G) oder höher, bevorzugter 3 mT (30 G) oder höher, noch bevorzugter 5 mT (50 G) oder höher ist,
    auf der Oberseite bereitgestellt. Alternativ wird vorzugsweise ein Bereich, in dem das Magnetfeld in einer Richtung parallel zur Oberseite des Substrats 5120 1,5-mal oder mehr, bevorzugt doppelt oder mehr, bevorzugter dreimal oder mehr, noch bevorzugter fünfmal oder mehr so hoch wie das Magnetfeld in einer Richtung senkrecht zur Oberseite des Substrats 5120 ist, auf der Oberseite bereitgestellt.
  • Dabei werden die Magnete und das Substrat 5120 relativ zueinander bewegt oder gedreht, wodurch sich die Richtung des horizontalen Magnetfeldes auf der Oberseite des Substrats 5120 ständig verändert. Das Pellet 5100 kann sich deshalb in verschiedene Richtungen auf der Oberseite des Substrats 5120 bewegen, indem es Kräfte in verschiedenen Richtungen aufnimmt.
  • Darüber hinaus ist, wie in 38A gezeigt, wenn das Substrat 5120 erwärmt wird, der durch Reibung oder dergleichen hervorgerufene Widerstand zwischen dem Pellet 5100 und dem Substrat 5120 niedrig. Als Ergebnis gleitet das Pellet 5100 oberhalb der Oberseite des Substrats 5120. Das Gleiten des Pellets 5100 wird in einem Zustand verursacht, in dem seine flache Ebene dem Substrat 5120 zugewandt ist. Wenn das Pellet 5100 die Seitenfläche eines weiteren Pellets 5100 erreicht, das schon abgeschieden worden ist, werden dann die Seitenflächen der Pellets 5100 verbunden. Dabei wird das Sauerstoffatom auf der Seitenfläche des Pellets 5100 abgegeben. Mit dem abgegebenen Sauerstoffatom könnten Sauerstofffehlstellen in einem CAAC-OS gefüllt werden; daher weist der CAAC-OS eine niedrige Dichte der Defektzustände auf. Es sei angemerkt, dass die Temperatur der Oberseite des Substrats 5120 beispielsweise höher als oder gleich 100 °C und niedriger als 500 °C, höher als oder gleich 150 °C und niedriger als 450 °C, oder höher als oder gleich 170 °C und niedriger als 400 °C ist. Daher ist es möglich, einen CAAC-OS abzuscheiden, auch wenn das Substrat 5120 eine große Größe aufweist.
  • Außerdem wird das Pellet 5100 auf dem Substrat 5120 erwärmt, wodurch Atome umgeordnet werden, und es kann die Strukturverzerrung, die durch die Kollision des Ions 5101 verursacht wird, verringert werden. Das Pellet 5100, dessen Strukturverzerrung verringert worden ist, ist im Wesentlichen einkristallin. Auch wenn die Pellets 5100 erwärmt werden, nachdem sie verbunden worden sind, finden Ausdehnung und Zusammenziehung des Pellets 5100 selbst kaum statt, was verursacht wird, indem das Pellet 5100 im Wesentlichen einkristallin wird. Daher kann verhindert werden, dass Defekte, wie z. B. eine Korngrenze, infolge der Erweiterung eines Zwischenraums zwischen den Pellets 5100 gebildet werden, und folglich kann die Erzeugung von Spalten verhindert werden.
  • Der CAAC-OS weist nicht eine Struktur wie eine Platte aus einem einkristallinen Oxidhalbleiter, sondern eine Anordnung mit einer Gruppe von Pellets 5100 (Nanokristallen) wie gestapelte Ziegel oder Blöcke auf. Dazwischen existiert ferner keine Korngrenze. Deshalb kann eine lokale Verspannung verringert oder eine Verzerrung abgebaut werden, auch wenn eine Deformierung des CAAC-OS, wie z. B. Schrumpfung, infolge einer Erwärmung während der Abscheidung oder einer Erwärmung oder Biegung nach der Abscheidung auftritt. Deshalb ist diese Struktur für eine flexible Halbleitervorrichtung geeignet. Es sei angemerkt, dass der nc-OS eine Anordnung aufweist, bei der Pellets 5100 (Nanokristalle) in ungeordneter Weise gestapelt sind.
  • Wenn das Target mit einem Ion beschossen wird, kann Zinkoxid oder dergleichen zusätzlich zu den Pellets herausgeschlagen werden. Das Zinkoxid ist leichter als das Pellet und erreicht deshalb die Oberseite des Substrats 5120 eher als das Pellet. Das Zinkoxid bildet als Ergebnis eine Zinkoxidschicht 5102 mit einer Dicke von größer als oder gleich 0,1 nm und kleiner als oder gleich 10 nm, größer als oder gleich 0,2 nm und kleiner als oder gleich 5 nm, oder größer als oder gleich 0,5 nm und kleiner als oder gleich 2 nm. 40A bis 40D sind schematische Querschnittsansichten.
  • Wie in 40A dargestellt, werden ein Pellet 5105a und ein Pellet 5105b über der Zinkoxidschicht 5102 abgeschieden. Hier sind Seitenflächen des Pellets 5105a und des Pellets 5105b in Kontakt miteinander. Zudem wird ein Pellet 5105c über dem Pellet 5105b abgeschieden, und dann gleitet es über dem Pellet 5105b. Des Weiteren wird eine Vielzahl von Teilchen 5103, die zusammen mit dem Zinkoxid von dem Target herausgeschlagen werden, durch Erwärmung des Substrats 5120 kristallisiert, um einen Bereich 5105a1 auf einer anderen Seitenfläche des Pellets 5105a zu bilden. Es sei angemerkt, dass die Vielzahl von Teilchen 5103 Sauerstoff, Zink, Indium, Gallium oder dergleichen enthalten kann.
  • Wie in 40B dargestellt, wächst dann der Bereich 5105a1 zu einem Teil des Pellets 5105a, um ein Pellet 5105a2 zu bilden. Eine Seitenfläche des Pellets 5105c ist zudem in Kontakt mit einer anderen Seitenfläche des Pellets 5105b.
  • Anschließend wird, wie in 40C dargestellt, ein Pellet 5105d über dem Pellet 5105a2 und dem Pellet 5105b abgeschieden, und dann gleitet es über dem Pellet 5105a2 und dem Pellet 5105b. Darüber hinaus gleitet ein Pellet 5105e zu einer anderen Seitenfläche des Pellets 5105c über der Zinkoxidschicht 5102.
  • Wie in 40D dargestellt, wird dann das Pellet 5105d derart angeordnet, dass eine Seitenfläche des Pellets 5105d in Kontakt mit einer Seitenfläche des Pellets 5105a2 ist. Eine Seitenfläche des Pellets 5105e ist ferner in Kontakt mit einer anderen Seitenfläche des Pellets 5105c. Eine Vielzahl von Teilchen 5103, die zusammen mit dem Zinkoxid von dem Target ausgestoßen werden, wird durch Erwärmung des Substrats 5120 kristallisiert, um einen Bereich 5105d1 auf einer anderen Seitenfläche des Pellets 5105d zu bilden.
  • Wie oben beschrieben, werden abgeschiedene Pellets in Kontakt miteinander angeordnet, und dann wird ein Wachstum auf Seitenflächen der Pellets verursacht, wodurch ein CAAC-OS über dem Substrat 5120 ausgebildet wird. Jedes Pellet des CAAC-OS ist deshalb größer als dasjenige des nc-OS. Ein Größenunterschied zwischen (3) und (2) in 37 entspricht dem Maß an Wachstum nach der Abscheidung.
  • Wenn Zwischenräume zwischen Pellets 5100 sehr klein sind, können die Pellets ein großes Pellet bilden. Das große Pellet weist eine einkristalline Struktur auf. Die Größe des großen Pellets kann, von oben betrachtet, beispielsweise größer als oder gleich 10 nm und kleiner als oder gleich 200 nm, größer als oder gleich 15 nm und kleiner als oder gleich 100 nm, oder größer als oder gleich 20 nm und kleiner als oder gleich 50 nm sein. Daher kann dann, wenn ein Kanalbildungsbereich eines Transistors kleiner ist als das große Pellet, der Bereich mit einer einkristallinen Struktur als Kanalbildungsbereich verwendet werden. Überdies kann dann, wenn die Größe des Pellets erhöht wird, der Bereich mit einer einkristallinen Struktur als Kanalbildungsbereich, Source-Bereich und Drain-Bereich des Transistors verwendet werden.
  • Wenn auf diese Weise der Kanalbildungsbereich oder dergleichen des Transistors in einem Bereich mit einer einkristallinen Struktur gebildet wird, können die Frequenzeigenschaften des Transistors in einigen Fällen verbessert werden.
  • Es wird davon ausgegangen, dass die Pellets 5100, wie bei einem derartigen Modell gezeigt, auf dem Substrat 5120 abgeschieden werden. Daher kann ein CAAC-OS selbst dann abgeschieden werden, wenn eine Bildungsfläche keine Kristallstruktur aufweist; dies unterscheidet sich von einer Filmabscheidung durch epitaktisches Wachstum. Zum Beispiel kann ein CAAC-OS ausgebildet werden, auch wenn die Oberseite (Bildungsfläche) des Substrats 5120 eine amorphe Struktur aufweist (z. B. auch wenn die Oberseite aus amorphem Siliziumoxid ausgebildet ist).
  • Zusätzlich wird festgestellt, dass beim Ausbilden des CAAC-OS die Pellets 5100 entsprechend der Form der Oberseite des Substrats 5120, d. h. der Bildungsfläche, angeordnet werden, auch wenn die Bildungsfläche eine Unebenheit aufweist. In dem Fall, in dem die Oberseite des Substrats 5120 auf atomarer Ebene flach ist, werden die Pellets 5100 beispielsweise derart angeordnet, dass sich flache Ebenen, die parallel zur a-b-Ebene sind, nach unten richten. In dem Fall, in dem die Dicken der Pellets 5100 gleichmäßig sind, wird eine Schicht mit einer gleichmäßigen Dicke, einer Ebenheit und hoher Kristallinität ausgebildet. Indem n Schichten (n ist eine natürliche Zahl) übereinander angeordnet werden, kann der CAAC-OS erhalten werden.
  • In dem Fall, in dem die Oberseite des Substrats 5120 eine Unebenheit aufweist, wird ein CAAC-OS ausgebildet, in dem n Schichten (n ist eine natürliche Zahl), in denen jeweils die Pellets 5100 entlang der Unebenheit angeordnet sind, übereinander angeordnet sind. Da das Substrat 5120 eine Unebenheit aufweist, entsteht in einigen Fällen leicht eine Lücke zwischen den Pellets 5100 in dem CAAC-OS. Es sei angemerkt, dass die Pellets 5100 durch intermolekulare Kraft derart angeordnet werden, dass eine Lücke zwischen den Pellets auch auf der unebenen Oberfläche so klein wie möglich ist. Deshalb kann ein CAAC-OS mit hoher Kristallinität erhalten werden, auch wenn die Bildungsfläche eine Unebenheit aufweist.
  • Folglich ist keine Laserkristallisation zum Ausbilden eines CAAC-OS nötig, und ein gleichmäßiger Film kann auch über einem großen Glassubstrat oder dergleichen ausgebildet werden.
  • Da ein CAAC-OS entsprechend einem derartigen Modell abgeschieden wird, weist das gesputterte Teilchen vorzugsweise eine Pelletform mit einer kleinen Dicke auf. Es sei angemerkt, dass dann, wenn die gesputterten Teilchen eine Würfelform mit einer großen Dicke aufweisen, Ebenen, die dem Substrat 5120 zugewandt sind, variieren; daher können die Dicken und Ausrichtungen der Kristalle in einigen Fällen nicht gleichmäßig sein.
  • Dem oben beschriebenen Abscheidungsmodell entsprechend kann ein CAAC-OS mit hoher Kristallinität auch auf einer Bildungsfläche mit einer amorphen Struktur ausgebildet werden.
  • (Ausführungsform 3)
  • Bei dieser Ausführungsform wird ein Beispiel für eine Schaltung, die den Transistor einer Ausführungsform der vorliegenden Erfindung beinhaltet, unter Bezugnahme auf die Zeichnungen beschrieben.
  • [Beispiel für eine Schaltungskonfiguration]
  • Wenn eine Verbindung zwischen Transistoren, Leitungen oder Elektroden von der bei der Ausführungsform 1 beschriebenen Verbindung geändert wird, können verschiedene Schaltungen ausgebildet werden. Im Folgenden werden Beispiele für Schaltungskonfigurationen gezeigt, die unter Verwendung einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung erzielt werden können.
  • [CMOS-Schaltung]
  • Ein Schaltplan in 21A zeigt eine Konfiguration einer sogenannten CMOS-Schaltung, bei der ein p-Kanal Transistor 2200 und ein n-Kanal Transistor 2100 in Reihe miteinander geschaltet sind und bei der ihre Gates miteinander verbunden sind. Es sei angemerkt, dass Transistoren, bei denen ein zweites Halbleitermaterial verwendet wird, in Zeichnungen durch „OS“ gekennzeichnet werden.
  • [Analogschalter]
  • Ein Schaltplan in 21B zeigt eine Konfiguration, bei der Sources der Transistoren 2100 und 2200 miteinander verbunden sind und Drains der Transistoren 2100 und 2200 miteinander verbunden sind. Bei einer derartigen Konfiguration können die Transistoren als sogenannter Analogschalter dienen.
  • [Beispiel für eine Speichervorrichtung]
  • 21C zeigt ein Beispiel für eine Halbleitervorrichtung (Speichervorrichtung), die den Transistor einer Ausführungsform der vorliegenden Erfindung beinhaltet, gespeicherte Daten auch ohne Stromversorgung halten kann und keine Beschränkung hinsichtlich der Anzahl der Schreibvorgänge hat.
  • Die in 21C dargestellte Halbleitervorrichtung beinhaltet einen Transistor 3200, bei dem ein erstes Halbleitermaterial verwendet wird, einen Transistor 3300, bei dem ein zweites Halbleitermaterial verwendet wird, und einen Kondensator 3400. Es sei angemerkt, dass ein beliebiger der Transistoren, die bei den vorstehenden Ausführungsformen beschrieben worden sind, als Transistor 3300 verwendet werden kann.
  • Bei dem Transistor 3300 handelt es sich um einen Transistor, bei dem ein Kanal in einem Halbleiterfilm gebildet wird, der einen Oxidhalbleiter enthält. Da der Sperrstrom des Transistors 3300 niedrig ist, können gespeicherte Daten über einen langen Zeitraum gehalten werden. Mit anderen Worten: Der Stromverbrauch kann ausreichend verringert werden, da eine Halbleiterspeichervorrichtung bereitgestellt werden kann, bei der ein Auffrischungsvorgang unnötig ist oder die Häufigkeit des Auffrischungsvorgangs sehr gering ist.
  • In 21C ist eine erste Leitung 3001 elektrisch mit einer Source-Elektrode des Transistors 3200 verbunden. Eine zweite Leitung 3002 ist elektrisch mit einer Drain-Elektrode des Transistors 3200 verbunden. Eine dritte Leitung 3003 ist elektrisch mit einer Elektrode von Source-Elektrode und Drain-Elektrode des Transistors 3300 verbunden. Eine vierte Leitung 3004 ist elektrisch mit einer Gate-Elektrode des Transistors 3300 verbunden. Eine Gate-Elektrode des Transistors 3200 und die andere Elektrode von Source-Elektrode und Drain-Elektrode des Transistors 3300 sind elektrisch mit einer Elektrode des Kondensators 3400 verbunden. Eine fünfte Leitung 3005 ist elektrisch mit der anderen Elektrode des Kondensators 3400 verbunden.
  • Die Halbleitervorrichtung in 21C weist ein Merkmal auf, dass das Potential der Gate-Elektrode des Transistors 3200 gehalten werden kann, und kann somit wie folgt Daten schreiben, halten und lesen.
  • Das Schreiben und das Halten von Daten werden beschrieben. Zunächst wird das Potential der vierten Leitung 3004 auf ein Potential, auf dem der Transistor 3300 eingeschaltet wird, eingestellt, so dass der Transistor 3300 eingeschaltet wird. Dementsprechend wird der Gate-Elektrode des Transistors 3200 und dem Kondensator 3400 das Potential der dritten Leitung 3003 zugeführt. Das heißt, dass der Gate-Elektrode des Transistors 3200 eine vorbestimmte Ladung zugeführt wird (Schreiben). Hier wird eine der zwei Arten von Ladungen zugeführt, die verschiedene Potentialpegel liefern (nachstehend als niedrige Ladung und hohe Ladung bezeichnet). Danach wird das Potential der vierten Leitung 3004 auf ein Potential, auf dem der Transistor 3300 ausgeschaltet wird, eingestellt, so dass der Transistor 3300 ausgeschaltet wird. Auf diese Weise wird die Ladung, die der Gate-Elektrode des Transistors 3200 zugeführt wird, gehalten (Halten).
  • Da der Sperrstrom des Transistors 3300 sehr niedrig ist, wird die Ladung der Gate-Elektrode des Transistors 3200 lange Zeit gehalten.
  • Als Nächstes wird das Lesen von Daten beschrieben. Ein geeignetes Potential (ein Lesepotential) wird der fünften Leitung 3005 zugeführt, während der ersten Leitung 3001 ein vorbestimmtes Potential (ein konstantes Potential) zugeführt wird, wodurch das Potential der zweiten Leitung 3002 je nach der Menge der in der Gate-Elektrode des Transistors 3200 gehaltenen Ladung variiert. Das liegt daran, dass im Falle der Verwendung eines n-Kanal-Transistors als Transistor 3200 eine scheinbare Schwellenspannung Vth_H zu dem Zeitpunkt, zu dem der Gate-Elektrode des Transistors 3200 die hohe Ladung zugeführt wird, niedriger ist als eine scheinbare Schwellenspannung Vth_L zu dem Zeitpunkt, zu dem der Gate-Elektrode des Transistors 3200 die niedrige Ladung zugeführt wird. Eine scheinbare Schwellenspannung bezieht sich hier auf das Potential der fünften Leitung 3005, das zum Einschalten des Transistors 3200 nötig ist. Daher wird das Potential der fünften Leitung 3005 auf ein Potential V0 zwischen Vth_H und Vth_L eingestellt, wodurch die der Gate-Elektrode des Transistors 3200 zugeführte Ladung bestimmt werden kann. Beispielsweise wird der Transistor 3200 in dem Fall eingeschaltet, in dem beim Schreiben der Gate-Elektrode des Transistors 3200 die hohe Ladung zugeführt wird und das Potential der fünften Leitung 3005 V0 (> Vth_H) ist. In dem Fall, in dem beim Schreiben der Gate-Elektrode des Transistors 3200 die niedrige Ladung zugeführt wird, bleibt der Transistor 3200 ausgeschaltet, auch wenn das Potential der fünften Leitung 3005 V0 (< Vth_L) ist. Folglich können die Daten, die in der Gate-Elektrode des Transistors 3200 gehalten sind, gelesen werden, indem das Potential der zweiten Leitung 3002 bestimmt wird.
  • Es sei angemerkt, dass es in dem Fall, in dem Speicherzellen als Matrix angeordnet sind, notwendig ist, dass Daten einer gewünschten Speicherzelle gelesen werden. In dem Fall, in dem ein derartiges Lesen nicht durchgeführt wird, kann die fünfte Leitung 3005 mit einem Potential, auf dem der Transistor 3200 unabhängig vom Zustand der Gate-Elektrode ausgeschaltet wird, d. h. einem Potential, das niedriger ist als Vth_H, versorgt werden. Alternativ kann die fünfte Leitung 3005 mit einem Potential, auf dem der Transistor 3200 unabhängig vom Zustand der Gate-Elektrode eingeschaltet wird, d. h. einem Potential, das höher ist als Vth_L, versorgt werden.
  • Es sei angemerkt, dass 22 eine schematische Querschnittsansicht des Schaltplans in 21A und eine schematische Querschnittsansicht einer Struktur darstellt, bei der die Leitung 3001 und die Leitung 3003 in 21C vereinigt sind. Es sei angemerkt, dass die schematische Querschnittsansicht in 21A auf der rechten Seite der Punktlinie und die schematische Querschnittsansicht des Schaltplans in 21C auf der linken Seite der Punktlinie dargestellt sind.
  • Wie in der Darstellung gezeigt, ist der Transistor 3300 über dem Transistor 3200 angeordnet; daher kann die Fläche verringert werden, die von den Elementen eingenommen wird. Darüber hinaus liegt der Kondensator 3400 unter dem Transistor 3300; daher kann die Fläche verringert werden, die von den Elementen eingenommen wird. Außerdem überlappen die Leitung 3005 und die Gate-Elektrode des Transistors 3300 einander; daher kann die Fläche weiter verringert werden, die von den Elementen eingenommen wird.
  • Des Weiteren können der Transistor 3300 und der Transistor 2100, wie in 23 dargestellt, bei unterschiedlichen Schritten ausgebildet werden.
  • Die in 21D dargestellte Halbleitervorrichtung unterscheidet sich von der in 21C dargestellten Halbleitervorrichtung hauptsächlich darin, dass der Transistor 3200 nicht bereitgestellt ist. Auch in diesem Fall können Schreib- und Haltevorgänge von Daten auf ähnliche Weise wie bei der in 21C dargestellten Halbleitervorrichtung durchgeführt werden.
  • Als Nächstes wird das Lesen von Daten beschrieben. Wenn der Transistor 3300 eingeschaltet wird, werden die dritte Leitung 3003, die sich in einem Zustand mit sich frei einstellendem Potential (Floating-Zustand) befindet, und der Kondensator 3400 elektrisch miteinander verbunden, und die Ladung wird zwischen der dritten Leitung 3003 und dem Kondensator 3400 neu verteilt. Folglich wird das Potential der dritten Leitung 3003 verändert. Der Betrag der Änderung des Potentials der dritten Leitung 3003 variiert je nach dem Potential der einen Elektrode des Kondensators 3400 (oder je nach der Ladung, die in dem Kondensator 3400 akkumuliert ist).
  • Das Potential der dritten Leitung 3003 nach der Neuverteilung der Ladung ist beispielsweise (CB × VB0 + C × V)/(CB + C), wobei V das Potential der einen Elektrode des Kondensators 3400 darstellt, C die Kapazität des Kondensators 3400 darstellt, CB die Kapazitätskomponente der dritten Leitung 3003 darstellt und VB0 das Potential der dritten Leitung 3003 vor der Neuverteilung der Ladung darstellt. Daher kann man herausfinden, dass unter der Annahme, dass sich die Speicherzelle in einem der zwei Zustände befindet, in denen das Potential der einen Elektrode des Kondensators 3400 V1 und V0 (V1 > V0) ist, das Potential der dritten Leitung 3003 in dem Fall, in dem das Potential V1 (= (CB × VB0 + C × V1)/(CB + C)) gehalten wird, höher ist als das Potential der dritten Leitung 3003 in dem Fall, in dem das Potential V0 (= (CB × VB0 + C × V0)/(CB + C)) gehalten wird.
  • Durch Vergleichen des Potentials der dritten Leitung 3003 mit einem vorbestimmten Potential können dann Daten gelesen werden.
  • In diesem Fall kann ein Transistor, der das erste Halbleitermaterial enthält, für eine Treiberschaltung zum Ansteuern einer Speicherzelle verwendet werden, und ein Transistor, der das zweite Halbleitermaterial enthält, kann als Transistor 3300 über der Treiberschaltung angeordnet sein.
  • Mit einem Transistor, bei dem ein Kanalbildungsbereich unter Verwendung eines Oxidhalbleiters ausgebildet wird und der einen sehr niedrigen Sperrstrom aufweist, kann die bei dieser Ausführungsform beschriebene Halbleitervorrichtung gespeicherte Daten sehr lange Zeit halten. Mit anderen Worten: Der Stromverbrauch kann ausreichend verringert werden, da ein Auffrischungsvorgang unnötig wird oder die Häufigkeit des Auffrischungsvorgangs sehr gering sein kann. Ferner können gespeicherte Daten lange Zeit gehalten werden, auch wenn kein Strom zugeführt wird (es sei angemerkt, dass ein Potential vorzugsweise fest ist).
  • Außerdem wird bei der bei dieser Ausführungsform beschriebenen Halbleitervorrichtung keine hohe Spannung zum Schreiben von Daten benötigt, und es gibt kein Problem einer Verschlechterung von Elementen. Im Unterschied zu einem herkömmlichen nichtflüchtigen Speicher ist es beispielsweise nicht notwendig, Elektronen in ein Gate mit sich frei einstellendem Potential (Floating-Gate) zu injizieren und aus ihm zu extrahieren. Daher wird kein Problem, wie z. B. Verschlechterung einer Gate-Isolierschicht, verursacht. Das heißt: Die Halbleitervorrichtung der offenbarten Erfindung hat keine Beschränkung dafür, wie viel Mal Daten überschrieben werden können, welche bei einem herkömmlichen nichtflüchtigen Speicher ein Problem darstellt, und ihre Zuverlässigkeit wird erheblich verbessert. Des Weiteren werden Daten je nach dem Zustand des Transistors (Durchlasszustand oder Sperrzustand) geschrieben, wodurch ein Hochgeschwindigkeitsbetrieb leicht erzielt werden kann.
  • Mindestens ein Teil dieser Ausführungsform kann gegebenenfalls in Kombination mit einer beliebigen der anderen Ausführungsformen, die in dieser Beschreibung beschrieben werden, implementiert werden.
  • (Ausführungsform 4)
  • Bei dieser Ausführungsform wird ein RFID-Tag, das den bei den vorstehenden Ausführungsformen beschriebenen Transistor oder die bei der vorstehenden Ausführungsform beschriebene Speichervorrichtung beinhaltet, anhand von 24 beschrieben.
  • Das RFID-Tag bzw. das RFID-Etikett dieser Ausführungsform beinhaltet eine Speicherschaltung, speichert notwendige Daten in der Speicherschaltung und sendet und empfängt Daten nach/von außen durch ein kontaktfreies Mittel, beispielsweise durch drahtlose Kommunikation. Mit diesen Eigenschaften kann das RFID-Tag für ein individuelles Authentifizierungssystem verwendet werden, bei dem beispielsweise ein Gegenstand oder dergleichen durch Lesen der individuellen Information erkannt wird. Es sei angemerkt, dass das RFID-Tag eine sehr hohe Zuverlässigkeit aufweisen muss, um zu diesem Zweck verwendet zu werden.
  • Eine Konfiguration des RFID-Tags wird anhand von 24 beschrieben. 24 ist ein Blockdiagramm, das ein Konfigurationsbeispiel eines RFID-Tags darstellt.
  • Ein RFID-Tag 800 beinhaltet, wie in 24 gezeigt, eine Antenne 804, die ein Funksignal 803 empfängt, das von einer Antenne 802 gesendet wird, die mit einer Kommunikationsvorrichtung 801 (auch als Abfragegerät, Lese-/Schreibgerät oder dergleichen bezeichnet) verbunden ist. Das RFID-Tag 800 beinhaltet eine Gleichrichterschaltung 805, eine Konstantspannungsschaltung 806, eine Demodulationsschaltung 807, eine Modulationsschaltung 808, eine Logikschaltung 809, eine Speicherschaltung 810 und ein ROM 811. Ein Transistor mit einer Gleichrichterfunktion, der in der Demodulationsschaltung 807 enthalten ist, kann unter Verwendung eines Materials, das einen ausreichend niedrigen Rückstrom ermöglicht, beispielsweise eines Oxidhalbleiters, ausgebildet werden. Dies kann das Phänomen unterdrücken, dass eine Gleichrichterfunktion durch die Erzeugung eines Rückstroms schwächer wird, und eine Sättigung der Ausgabe der Demodulationsschaltung verhindern. Mit anderen Worten: Die Eingabe der Demodulationsschaltung und die Ausgabe der Demodulationsschaltung können in einer Beziehung stehen, die näher einer linearen Beziehung liegt. Es sei angemerkt, dass Datenübertragungsverfahren grob in die folgenden drei Verfahren eingeteilt werden: ein elektromagnetisches Kopplungsverfahren, bei dem ein Paar von Spulen einander zugewandt angeordnet ist und durch eine gegenseitige Induktion miteinander kommuniziert, ein elektromagnetisches Induktionsverfahren, bei dem eine Kommunikation über ein Induktionsfeld durchgeführt wird, und ein Funkwellenverfahren, bei dem eine Kommunikation über eine Funkwelle durchgeführt wird. Ein beliebiges dieser Verfahren kann für das bei dieser Ausführungsform beschriebene RFID-Tag 800 verwendet werden.
  • Als Nächstes wird die Struktur jeder Schaltung beschrieben. Die Antenne 804 tauscht das Funksignal 803 mit der Antenne 802 aus, die mit der Kommunikationsvorrichtung 801 verbunden ist. Die Gleichrichterschaltung 805 erzeugt ein Eingangspotential durch Gleichrichtung, beispielsweise Halbwellenspannungsgleichrichtung eines Eingangswechselsignals, das beim Empfang eines Funksignals von der Antenne 804 erzeugt wird, und durch Glättung des gleichgerichteten Signals mit einem Kondensator, der auf einer späteren Stufe der Gleichrichterschaltung 805 bereitgestellt ist. Es sei angemerkt, dass eine Begrenzungsschaltung auf einer Eingangsseite oder einer Ausgangsseite der Gleichrichterschaltung 805 bereitgestellt sein kann. Die Begrenzungsschaltung steuert die elektrische Energie derart, dass keine elektrische Energie, die höher oder ebenso hoch wie eine bestimmte elektrische Energie ist, in eine Schaltung auf einer späteren Stufe eingegeben wird, wenn die Amplitude des Eingangswechselsignals hoch ist und eine intern erzeugte Spannung hoch ist.
  • Die Konstantspannungsschaltung 806 erzeugt eine stabile Stromversorgungsspannung aus einem Eingangspotential und führt sie jeder Schaltung zu. Es sei angemerkt, dass die Konstantspannungsschaltung 806 eine Rücksetzsignal-Erzeugungsschaltung umfassen kann. Bei der Rücksetzsignal-Erzeugungsschaltung handelt es sich um eine Schaltung, die unter Nutzung eines Anstiegs der stabilen Stromversorgungsspannung ein Rücksetzsignal der Logikschaltung 809 erzeugt.
  • Die Demodulationsschaltung 807 demoduliert das Eingangswechselsignal durch Hüllkurvenerfassung und erzeugt das demodulierte Signal. Die Modulationsschaltung 808 führt ferner eine Modulation entsprechend den Daten durch, die von der Antenne 804 ausgegebenen werden.
  • Die Logikschaltung 809 analysiert und verarbeitet das demodulierte Signal. Die Speicherschaltung 810 hält die Eingangsdaten und beinhaltet einen Zeilendecoder, einen Spaltendecoder, einen Speicherbereich und dergleichen. Das ROM 811 speichert ferner eine Identifikationsnummer (ID) oder dergleichen und gibt sie entsprechend der Verarbeitung aus.
  • Es sei angemerkt, dass man angemessen wie nötig entscheiden kann, ob jede Schaltung, die oben beschrieben worden ist, bereitgestellt ist oder nicht.
  • Hier kann die Speichervorrichtung, die bei der vorstehenden Ausführungsform beschrieben worden ist, als Speicherschaltung 810 verwendet werden. Da die Speicherschaltung einer Ausführungsform der vorliegenden Erfindung Daten auch ohne Stromversorgung halten kann, kann die Speicherschaltung vorteilhaft für ein RFID-Tag verwendet werden. Überdies braucht die Speicherschaltung einer Ausführungsform der vorliegenden Erfindung einen wesentlich niedrigeren Strom (Spannung), der zum Datenschreiben erforderlich ist, als ein herkömmlicher nichtflüchtiger Speicher. Daher kann ein Unterschied zwischen der maximalen Kommunikationsreichweite beim Datenlesen und derjenigen beim Datenschreiben verhindert werden. Zusätzlich kann ein Fehlfunktion oder eine fehlerhafte Schreibung unterdrückt werden, welche durch Strommangel beim Datenschreiben verursacht wird.
  • Da die Speicherschaltung einer Ausführungsform der vorliegenden Erfindung als nichtflüchtiger Speicher verwendet werden kann, kann sie auch als ROM 811 verwendet werden. In diesem Fall vorbereitet ein Hersteller vorzugsweise gesondert einen Befehl zum Schreiben von Daten in das ROM 811, so dass ein Benutzer die Daten nicht frei überschreiben kann. Da der Hersteller vor dem Versand Identifikationsnummern vergibt und dann mit dem Versand der Produkte beginnt, kann er nur gute lieferbare Produkte mit Identifikationsnummern versehen, anstatt alle hergestellten RFID-Tags mit Identifikationsnummern zu versehen. Auf diese Weise sind die Identifikationsnummern der gelieferten Produkte durchlaufend nummeriert, und man führt das Kundenmanagement entsprechend den gelieferten Produkten leicht durch.
  • Mindestens ein Teil dieser Ausführungsform kann gegebenenfalls in Kombination mit einer beliebigen der anderen Ausführungsformen, die in dieser Beschreibung beschrieben werden, implementiert werden.
  • (Ausführungsform 5)
  • Bei dieser Ausführungsform wird eine CPU beschrieben, bei der mindestens der Transistor, der bei einer der vorstehenden Ausführungsformen beschrieben worden ist, verwendet werden kann und die Speichervorrichtung enthalten ist, die bei der vorstehenden Ausführungsform beschrieben worden ist.
  • 25 ist ein Blockdiagramm, das ein Konfigurationsbeispiel einer CPU darstellt, die mindestens teilweise einen beliebigen der bei den vorstehenden Ausführungsformen beschriebenen Transistoren als Bestandteil beinhaltet.
  • Die in 25 dargestellte CPU beinhaltet über einem Substrat 1190 eine arithmetische logische Einheit (arithmetic logic unit, ALU) 1191, eine ALU-Steuerung 1192, einen Befehlsdecoder 1193, eine Interrupt-Steuerung 1194, eine Zeitsteuerung 1195, ein Register 1196, eine Registersteuerung 1197, eine Busschnittstelle 1198 (BUS-I/F), ein wiederbeschreibbares ROM 1199 und eine ROM-Schnittstelle (ROM-I/F) 1189. Als Substrat 1190 wird ein Halbleitersubstrat, ein SOI-Substrat, ein Glassubstrat oder dergleichen verwendet. Das ROM 1199 und die ROM-Schnittstelle 1189 können über einem separaten Chip bereitgestellt sein. Es ist überflüssig herauszustellen, dass die CPU in 25 nur ein Beispiel ist, bei dem die Konfiguration vereinfacht ist, und dass eine reale CPU in Abhängigkeit von der Anwendung verschiedene Konfigurationen aufweisen kann. Beispielsweise kann die CPU die folgende Konfiguration aufweisen: Eine Struktur, die die in 25 dargestellte CPU oder eine arithmetische Schaltung umfasst, wird als einzelner Kern betrachtet; eine Vielzahl der Kerne ist enthalten; und die Kerne arbeiten parallel zueinander. Die Anzahl der Bits, die die CPU in einer internen arithmetischen Schaltung oder in einem Datenbus verarbeiten kann, kann beispielsweise 8, 16, 32 oder 64 sein.
  • Ein Befehl, der über die Busschnittstelle 1198 in die CPU eingegeben wird, wird in den Befehlsdecoder 1193 eingegeben, darin decodiert und dann in die ALU-Steuerung 1192, die Interrupt-Steuerung 1194, die Registersteuerung 1197 und die Zeitsteuerung 1195 eingegeben.
  • Die ALU-Steuerung 1192, die Interrupt-Steuerung 1194, die Registersteuerung 1197 und die Zeitsteuerung 1195 führen verschiedene Steuerungen entsprechend dem decodierten Befehl aus. Insbesondere erzeugt die ALU-Steuerung 1192 Signale zum Steuern des Betriebs der ALU 1191. Während die CPU ein Programm ausführt, beurteilt die Interrupt-Steuerung 1194 eine Interrupt-Anforderung aus einer externen Eingabe-/Ausgabevorrichtung oder einer Peripherieschaltung auf Grundlage der Priorität oder eines Maskenzustandes und verarbeitet die Anforderung. Die Registersteuerung 1197 erzeugt eine Adresse des Registers 1196, und entsprechend dem Zustand der CPU liest/schreibt sie Daten aus dem/in das Register 1196.
  • Die Zeitsteuerung 1195 erzeugt Signale zum Steuern der Betriebszeiten der ALU 1191, der ALU-Steuerung 1192, des Befehlsdecoders 1193, der Interrupt-Steuerung 1194 und der Registersteuerung 1197. Die Zeitsteuerung 1195 beinhaltet beispielsweise einen internen Taktgenerator, um ein internes Taktsignal CLK2 zu erzeugen, das auf einem Referenztaktsignal CLK1 basiert, und führt den vorstehenden Schaltungen das interne Taktsignal CLK2 zu.
  • Bei der in 25 dargestellten CPU ist eine Speicherzelle in dem Register 1196 bereitgestellt. Für die Speicherzelle des Registers 1196 kann ein beliebiger der bei den vorstehenden Ausführungsformen beschriebenen Transistoren verwendet werden.
  • Bei der in 25 dargestellten CPU wählt die Registersteuerung 1197 einen Vorgang zum Halten von Daten in dem Register 1196 entsprechend einem Befehl der ALU 1191 aus. Das heißt, dass die Registersteuerung 1197 auswählt, ob Daten durch ein Flip-Flop oder durch einen Kondensator in der Speicherzelle gehalten werden, die in dem Register 1196 enthalten ist. Wenn das Halten von Daten durch das Flip-Flop ausgewählt wird, wird der Speicherzelle des Registers 1196 eine Stromversorgungsspannung zugeführt. Wenn das Halten von Daten durch den Kondensator ausgewählt wird, werden die Daten in dem Kondensator überschrieben, und es kann die Zuführung der Stromversorgungsspannung zu der Speicherzelle des Registers 1196 unterbrochen werden.
  • 26 ist ein Beispiel für einen Schaltplan eines Speicherelementes, das als Register 1196 verwendet werden kann. Ein Speicherelement 1200 beinhaltet eine Schaltung 1201, in der gespeicherte Daten flüchtig sind, wenn die Stromversorgung unterbrochen wird, eine Schaltung 1202, in der gespeicherte Daten nichtflüchtig sind, auch wenn die Stromversorgung unterbrochen wird, einen Schalter 1203, einen Schalter 1204, ein Logikelement 1206, einen Kondensator 1207 und eine Schaltung 1220, die eine Auswahlfunktion aufweist. Die Schaltung 1202 beinhaltet einen Kondensator 1208, einen Transistor 1209 und einen Transistor 1210. Es sei angemerkt, dass das Speicherelement 1200 nach Bedarf ferner ein weiteres Element, wie z. B. eine Diode, einen Widerstand oder einen Induktor, beinhalten kann.
  • Hier kann die Speichervorrichtung, die bei der vorstehenden Ausführungsform beschrieben worden ist, als Schaltung 1202 verwendet werden. Wenn die Zuführung einer Stromversorgungsspannung zu dem Speicherelement 1200 unterbrochen wird, wird ein Erdpotential (0 V) oder ein Potential, auf dem der Transistor 1209 in der Schaltung 1202 ausgeschaltet wird, weiterhin in ein Gate des Transistors 1209 eingegeben. Beispielsweise ist das Gate des Transistors 1209 über eine Last, wie z. B. einen Widerstand, geerdet.
  • Hier wird ein Beispiel gezeigt, bei dem es sich bei dem Schalter 1203 um einen Transistor 1213 mit einem Leitungstyp (z. B. einen n-Kanal-Transistor) und bei dem Schalter 1204 um einen Transistor 1214 mit einem Leitungstyp, der dem einen Leitungstyp entgegengesetzt ist (z. B. einen p-Kanal-Transistor), handelt. Ein erster Anschluss des Schalters 1203 entspricht einem Anschluss von Source und Drain des Transistors 1213, ein zweiter Anschluss des Schalters 1203 entspricht dem anderen Anschluss von Source und Drain des Transistors 1213, und das Leiten oder Nichtleiten zwischen dem ersten Anschluss und dem zweiten Anschluss des Schalters 1203 (d. h. der Durchlass-/Sperrzustand des Transistors 1213) wird durch ein Steuersignal RD ausgewählt, das in ein Gate des Transistors 1213 eingegeben wird. Ein erster Anschluss des Schalters 1204 entspricht einem Anschluss von Source und Drain des Transistors 1214, ein zweiter Anschluss des Schalters 1204 entspricht dem anderen Anschluss von Source und Drain des Transistors 1214, und das Leiten oder Nichtleiten zwischen dem ersten Anschluss und dem zweiten Anschluss des Schalters 1204 (d. h. der Durchlass-/Sperrzustand des Transistors 1214) wird durch das Steuersignal RD ausgewählt, das in ein Gate des Transistors 1214 eingegeben wird.
  • Ein Anschluss von Source und Drain des Transistors 1209 ist elektrisch mit einer Elektrode eines Paars von Elektroden des Kondensators 1208 und einem Gate des Transistors 1210 verbunden. Der Verbindungsabschnitt wird hier als Knoten M2 bezeichnet. Ein Anschluss von Source und Drain des Transistors 1210 ist elektrisch mit einer Leitung, die ein niedriges Stromversorgungspotential zuführen kann (z. B. einer GND-Leitung), verbunden, und der andere von ihnen ist elektrisch mit dem ersten Anschluss des Schalters 1203 (dem einen Anschluss von Source und Drain des Transistors 1213) verbunden. Der zweite Anschluss des Schalters 1203 (der andere Anschluss von Source und Drain des Transistors 1213) ist elektrisch mit dem ersten Anschluss des Schalters 1204 (dem einen Anschluss von Source und Drain des Transistors 1214) verbunden. Der zweite Anschluss des Schalters 1204 (der andere Anschluss von Source und Drain des Transistors 1214) ist elektrisch mit einer Leitung verbunden, die ein Stromversorgungspotential VDD zuführen kann. Der zweite Anschluss des Schalters 1203 (der andere Anschluss von Source und Drain des Transistors 1213), der erste Anschluss des Schalters 1204 (der eine Anschluss von Source und Drain des Transistors 1214), ein Eingangsanschluss des Logikelementes 1206 und eine Elektrode eines Paars von Elektroden des Kondensators 1207 sind elektrisch miteinander verbunden. Der Verbindungsabschnitt wird hier als Knoten M1 bezeichnet. Die andere Elektrode des Paars von Elektroden des Kondensators 1207 kann mit einem konstanten Potential versorgt werden. Beispielsweise kann die andere Elektrode des Paars von Elektroden des Kondensators 1207 mit einem niedrigen Stromversorgungspotential (z. B. GND) oder einem hohen Stromversorgungspotential (z. B. VDD) versorgt werden. Die andere Elektrode des Paars von Elektroden des Kondensators 1207 ist elektrisch mit der Leitung, die ein niedriges Stromversorgungspotential zuführen kann (z. B. einer GND-Leitung), verbunden. Die andere Elektrode des Paars von Elektroden des Kondensators 1208 kann mit einem konstanten Potential versorgt werden. Beispielsweise kann die andere Elektrode des Paars von Elektroden des Kondensators 1208 mit einem niedrigen Stromversorgungspotential (z. B. GND) oder einem hohen Stromversorgungspotential (z. B. VDD) versorgt werden. Die andere Elektrode des Paars von Elektroden des Kondensators 1208 ist elektrisch mit der Leitung, die ein niedriges Stromversorgungspotential zuführen kann (z. B. einer GND-Leitung), verbunden.
  • Der Kondensator 1207 und der Kondensator 1208 müssen nicht notwendigerweise bereitgestellt sein, solange die parasitäre Kapazität des Transistors, der Leitung oder dergleichen aktiv genutzt wird.
  • Ein Steuersignal WE wird in das erste Gate (die erste Gate-Elektrode) des Transistors 1209 eingegeben. Für jeden der Schalter 1203 und 1204 wird ein Leitungszustand oder ein Nichtleitungszustand zwischen dem ersten Anschluss und dem zweiten Anschluss durch das Steuersignal RD ausgewählt, das sich von dem Steuersignal WE unterscheidet. Wenn sich einer der Schalter im Leitungszustand zwischen dem ersten Anschluss und dem zweiten Anschluss befindet, befindet sich der andere Schalter im Nichtleitungszustand zwischen dem ersten Anschluss und dem zweiten Anschluss.
  • Ein Signal, das den in der Schaltung 1201 gehaltenen Daten entspricht, wird in den anderen Anschluss von Source und Drain des Transistors 1209 eingegeben. 26 stellt ein Beispiel dar, bei dem ein Ausgangssignal der Schaltung 1201 in den anderen Anschluss von Source und Drain des Transistors 1209 eingegeben wird. Der logische Wert eines Signals, das aus dem zweiten Anschluss des Schalters 1203 (dem anderen Anschluss von Source und Drain des Transistors 1213) ausgegeben wird, wird durch das Logikelement 1206 invertiert, und das invertierte Signal wird über die Schaltung 1220 in die Schaltung 1201 eingegeben.
  • Bei dem Beispiel in 26 wird ein Signal, das aus dem zweiten Anschluss des Schalters 1203 (dem anderen Anschluss von Source und Drain des Transistors 1213) ausgegeben wird, über das Logikelement 1206 und die Schaltung 1220 in die Schaltung 1201 eingegeben; jedoch ist eine Ausführungsform der vorliegenden Erfindung nicht darauf beschränkt. Das Signal, das aus dem zweiten Anschluss des Schalters 1203 (dem anderen Anschluss von Source und Drain des Transistors 1213) ausgegeben wird, kann in die Schaltung 1201 eingegeben werden, ohne dass sein logischer Wert invertiert wird. Beispielsweise kann in dem Fall, in dem die Schaltung 1201 einen Knoten aufweist, an dem ein Signal gehalten wird, das durch Inversion des logischen Wertes eines von dem Eingangsanschluss eingegebenen Signals erhalten wird, das Signal, das aus dem zweiten Anschluss des Schalters 1203 (dem anderen Anschluss von Source und Drain des Transistors 1213) ausgegeben wird, in den Knoten eingegeben werden.
  • In 26 kann es sich bei den Transistoren, die in dem Speicherelement 1200 enthalten sind, mit Ausnahme bei dem Transistor 1209, jeweils um einen Transistor handeln, bei dem ein Kanal in einer Schicht, die unter Verwendung eines anderen Halbleiters als eines Oxidhalbleiters ausgebildet wird, oder in dem Substrat 1190 gebildet wird. Es kann sich bei dem Transistor beispielsweise um einen Transistor handeln, dessen Kanal in einer Siliziumschicht oder einem Siliziumsubstrat gebildet wird. Als Alternative kann ein Transistor, bei dem ein Kanal in einem Oxidhalbleiterfilm gebildet wird, für alle Transistoren in dem Speicherelement 1200 verwendet werden. Als weitere Alternative kann, neben dem Transistor 1209, ein Transistor, bei dem ein Kanal in einem Oxidhalbleiterfilm gebildet wird, in dem Speicherelement 1200 enthalten sein, und ein Transistor, bei dem ein Kanal in einer Schicht oder dem Substrat 1190 gebildet wird, die/das einen anderen Halbleiter als einen Oxidhalbleiter enthält, kann für die sonstigen Transistoren verwendet werden.
  • Als Schaltung 1201 in 26 kann beispielsweise eine Flip-Flop-Schaltung verwendet werden. Als Logikelement 1206 kann beispielsweise ein Inverter oder ein getakteter Inverter verwendet werden.
  • In einem Zeitraum, während dessen das Speicherelement 1200 nicht mit der Stromversorgungsspannung versorgt wird, kann die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung die in der Schaltung 1201 gespeicherten Daten mit dem Kondensator 1208 halten, der in der Schaltung 1202 bereitgestellt ist.
  • Der Sperrstrom eines Transistors, bei dem ein Kanal in einem Oxidhalbleiterfilm gebildet wird, ist sehr niedrig. Zum Beispiel ist der Sperrstrom eines Transistors, bei dem ein Kanal in einem Oxidhalbleiterfilm gebildet wird, wesentlich niedriger als derjenige eines Transistors, bei dem ein Kanal in Silizium mit Kristallinität gebildet wird. Daher wird dann, wenn der Transistor als Transistor 1209 verwendet wird, ein in dem Kondensator 1208 gehaltenes Signal auch in einem Zeitraum, während dessen die Stromversorgungsspannung nicht dem Speicherelement 1200 zugeführt wird, lange Zeit gehalten. Das Speicherelement 1200 kann demzufolge den gespeicherten Inhalt (Daten) auch in einem Zeitraum halten, während dessen die Zuführung der Stromversorgungsspannung unterbrochen ist.
  • Da das oben beschriebene Speicherelement einen Vorladevorgang mit dem Schalter 1203 und dem Schalter 1204 durchführt, kann die Zeit verkürzt werden, die für die Schaltung 1201 erforderlich ist, um ursprüngliche Daten wieder zu halten, nachdem die Zuführung der Stromversorgungsspannung wieder aufgenommen worden ist.
  • Bei der Schaltung 1202 wird ein Signal, das durch den Kondensator 1208 gehalten wird, in das Gate des Transistors 1210 eingegeben. Deshalb kann, nachdem die Zuführung der Stromversorgungsspannung zu dem Speicherelement 1200 wieder aufgenommen worden ist, das durch den Kondensator 1208 gehaltene Signal in ein dem Zustand (dem Durchlasszustand oder dem Sperrzustand) des Transistors 1210 entsprechendes Signal umgewandelt werden, um aus der Schaltung 1202 gelesen zu werden. Ein ursprüngliches Signal kann folglich selbst dann genau gelesen werden, wenn ein Potential, das dem durch den Kondensator 1208 gehaltenen Signal entspricht, in einem gewissen Maße variiert.
  • Indem das oben beschriebene Speicherelement 1200 bei einer Speichervorrichtung, wie z. B. einem Register oder einem Cache-Speicher, das/der in einem Prozessor enthalten ist, eingesetzt wird, kann verhindert werden, dass Daten in der Speichervorrichtung infolge der Unterbrechung der Zuführung der Stromversorgungsspannung verloren gehen. Überdies kann, gleich nachdem die Zuführung der Stromversorgungsspannung wieder aufgenommen worden ist, die Speichervorrichtung in einen Zustand zurückkehren, der gleich demjenigen vor der Unterbrechung der Stromversorgung ist. Deshalb kann die Stromversorgung auch für eine kurze Zeit in dem Prozessor oder einer oder mehreren in dem Prozessor enthaltenen Logikschaltung/en unterbrochen werden, was einen geringeren Stromverbrauch zur Folge hat.
  • Obwohl das Speicherelement 1200 bei einer CPU dieser Ausführungsform verwendet wird, kann das Speicherelement 1200 auch bei einer LSI, wie z. B. einem Digitalsignalprozessor (DSP), einer benutzerdefinierten LSI (Custom-LSI) oder einer programmierbaren logischen Vorrichtung (programmable logic device, PLD), und einer Funkfrequenzidentifizierung (radio frequency identification, RFID) verwendet werden.
  • Mindestens ein Teil dieser Ausführungsform kann gegebenenfalls in Kombination mit einer beliebigen der anderen Ausführungsformen, die in dieser Beschreibung beschrieben werden, implementiert werden.
  • (Ausführungsform 6)
  • Bei dieser Ausführungsform wird ein Strukturbeispiel eines Anzeigefeldes einer Ausführungsform der vorliegenden Erfindung beschrieben.
  • [Strukturbeispiel]
  • 27A ist eine Draufsicht auf das Anzeigefeld einer Ausführungsform der vorliegenden Erfindung. 27B ist ein Schaltplan, der eine Pixelschaltung darstellt, die in dem Fall verwendet werden kann, in dem ein Flüssigkristallelement für ein Pixel in dem Anzeigefeld einer Ausführungsform der vorliegenden Erfindung verwendet wird. 27C ist ein Schaltplan, der eine Pixelschaltung darstellt, die in dem Fall verwendet werden kann, in dem ein organisches EL-Element für ein Pixel in dem Anzeigefeld einer Ausführungsform der vorliegenden Erfindung verwendet wird.
  • Der Transistor in dem Pixelabschnitt kann entsprechend der vorstehenden Ausführungsform ausgebildet werden. Der Transistor kann leicht als n-Kanal-Transistor ausgebildet werden, und daher kann ein Teil einer Treiberschaltung, die unter Verwendung eines n-Kanal-Transistors ausgebildet werden kann, über demselben Substrat wie der Transistor des Pixelabschnitts ausgebildet werden. Wenn ein beliebiger der Transistoren, die bei den vorstehenden Ausführungsformen beschrieben worden sind, auf diese Weise für den Pixelabschnitt oder die Treiberschaltung verwendet wird, kann eine sehr zuverlässige Anzeigevorrichtung bereitgestellt werden.
  • 27A stellt ein Beispiel für ein Blockdiagramm einer Aktivmatrix-Anzeigevorrichtung dar. Ein Pixelabschnitt 701, eine erste Abtastleitungstreiberschaltung 702, eine zweite Abtastleitungstreiberschaltung 703 und eine Signalleitungstreiberschaltung 704 sind über einem Substrat 700 der Anzeigevorrichtung ausgebildet. In dem Pixelabschnitt 701 sind eine Vielzahl von Signalleitungen, die sich von der Signalleitungstreiberschaltung 704 aus erstrecken, und eine Vielzahl von Abtastleitungen angeordnet, die sich von der ersten Abtastleitungstreiberschaltung 702 und der zweiten Abtastleitungstreiberschaltung 703 aus erstrecken. Es sei angemerkt, dass Pixel, die Anzeigeelemente beinhalten, in einer Matrix in entsprechenden Bereichen bereitgestellt sind, in denen sich die Abtastleitungen und die Signalleitungen kreuzen. Das Substrat 700 der Anzeigevorrichtung ist über einen Verbindungsabschnitt, wie z. B. eine flexible gedruckte Schaltung (flexible printed circuit, FPC), mit einer Zeitsteuerschaltung (auch als Steuerung oder Steuer-IC bezeichnet) verbunden.
  • In 27A sind die erste Abtastleitungstreiberschaltung 702, die zweite Abtastleitungstreiberschaltung 703 und die Signalleitungstreiberschaltung 704 über dem Substrat 700 ausgebildet, an dem der Pixelabschnitt 701 ausgebildet ist. Folglich kann die Anzahl der extern bereitgestellten Bestandteile, wie z. B. einer Treiberschaltung, verringert werden, so dass eine Kostenreduktion erzielt werden kann. Wenn die Treiberschaltung außerhalb des Substrats 700 bereitgestellt wäre, müssten ferner Leitungen länger werden und würde die Anzahl von Leitungsverbindungen zunehmen. Wenn die Treiberschaltung über dem Substrat 700 bereitgestellt ist, kann die Anzahl von Leitungsverbindungen verringert werden. Folglich kann eine Verbesserung der Zuverlässigkeit oder der Ausbeute erzielt werden.
  • [Flüssigkristallfeld]
  • 27B stellt ein Beispiel für eine Schaltungskonfiguration des Pixels dar. Hier ist eine Pixelschaltung dargestellt, die für ein Pixel eines VA-Flüssigkristallanzeigefeldes verwendet werden kann.
  • Diese Pixelschaltung kann bei einer Struktur eingesetzt werden, bei der ein Pixel eine Vielzahl von Pixelelektroden beinhaltet. Die Pixelelektroden sind mit verschiedenen Transistoren verbunden, und die Transistoren können mit verschiedenen Gate-Signalen angesteuert werden. Folglich können Signale, die an einzelne Pixelelektroden in einem Pixel mit mehreren Bereichen bzw. Mehrbereichs-Pixel (multi-domain pixel) angelegt werden, voneinander unabhängig gesteuert werden.
  • Eine Gate-Leitung 712 eines Transistors 716 und eine Gate-Leitung 713 eines Transistors 717 sind getrennt, so dass ihnen verschiedene Gate-Signale zugeführt werden können. Im Gegensatz dazu ist eine Source- oder Drain-Elektrode 714, die als Datenleitung dient, von den Transistoren 716 und 717 geteilt. Der Transistor, der bei einer der vorstehenden Ausführungsformen beschrieben worden ist, kann nach Bedarf als jeder der Transistoren 716 und 717 verwendet werden. Daher kann ein sehr zuverlässiges Flüssigkristallanzeigefeld bereitgestellt werden.
  • Es werden die Formen einer ersten Pixelelektrode, die elektrisch mit dem Transistor 716 verbunden ist, und einer zweiten Pixelelektrode beschrieben, die elektrisch mit dem Transistor 717 verbunden ist. Die erste Pixelelektrode und die zweite Pixelelektrode sind durch einen Schlitz voneinander getrennt. Die erste Pixelelektrode erstreckt sich in einer V-Form, und die zweite Pixelelektrode ist derart bereitgestellt, dass sie die erste Pixelelektrode umgibt.
  • Eine Gate-Elektrode des Transistors 716 ist mit der Gate-Leitung 712 verbunden, und eine Gate-Elektrode des Transistors 717 ist mit der Gate-Leitung 713 verbunden. Wenn der Gate-Leitung 712 und der Gate-Leitung 713 verschiedene Gate-Signale zugeführt werden, können die Betriebszeiten des Transistors 716 und des Transistors 717 variiert werden. Als Ergebnis kann die Ausrichtung von Flüssigkristallen gesteuert werden.
  • Ferner kann ein Speicherkondensator unter Verwendung einer Kondensatorleitung 710, eines Gate-Isolierfilms, der als Dielektrikum dient, und einer Kondensatorelektrode ausgebildet werden, die elektrisch mit der ersten Pixelelektrode oder der zweiten Pixelelektrode verbunden ist.
  • Das Pixel mit mehreren Bereichen beinhaltet ein erstes Flüssigkristallelement 718 und ein zweites Flüssigkristallelement 719. Das erste Flüssigkristallelement 718 beinhaltet die erste Pixelelektrode, eine Gegenelektrode und eine Flüssigkristallschicht dazwischen. Das zweite Flüssigkristallelement 719 beinhaltet die zweite Pixelelektrode, eine Gegenelektrode und eine Flüssigkristallschicht dazwischen.
  • Es sei angemerkt, dass eine Pixelschaltung der vorliegenden Erfindung nicht auf die in 27B gezeigte Pixelschaltung beschränkt ist. Beispielsweise kann ein Schalter, ein Widerstand, ein Kondensator, ein Transistor, ein Sensor, eine Logikschaltung oder dergleichen zu dem in 27B dargestellten Pixel hinzugefügt werden.
  • [Organisches EL-Feld]
  • 27C stellt ein weiteres Beispiel für eine Schaltungskonfiguration des Pixels dar. Hier ist eine Pixelstruktur eines Anzeigefeldes gezeigt, das ein organisches EL-Element beinhaltet.
  • Bei einem organischen EL-Element werden durch Anlegen einer Spannung an ein lichtemittierendes Element Elektronen aus einer Elektrode eines Paars von Elektroden und Löcher aus der anderen Elektrode des Paars von Elektroden in eine Schicht injiziert, die eine lichtemittierende organische Verbindung enthält; somit fließt ein Strom. Die Elektronen und Löcher rekombinieren, und dadurch wird die lichtemittierende organische Verbindung angeregt. Die lichtemittierende organische Verbindung kehrt vom angeregten Zustand in einen Grundzustand zurück, wodurch Licht emittiert wird. Aufgrund eines derartigen Mechanismus wird dieses lichtemittierende Element als lichtemittierendes Element mit Stromanregung bezeichnet.
  • 27C stellt ein anwendbares Beispiel einer Pixelschaltung dar. Ein Pixel beinhaltet hier zwei n-Kanal-Transistoren. Es sei angemerkt, dass ein Metalloxidfilm einer Ausführungsform der vorliegenden Erfindung für Kanalbildungsbereiche der n-Kanal-Transistoren verwendet werden kann. Des Weiteren kann eine digitale Zeit-Graustufen-Ansteuerung (digital time grayscale driving) bei der Pixelschaltung zum Einsatz kommen.
  • Es werden die Konfiguration der anwendbaren Pixelschaltung und die Arbeitsweise eines Pixels beschrieben, bei dem die digitale Zeit-Graustufen-Ansteuerung eingesetzt wird.
  • Ein Pixel 720 beinhaltet einen Schalttransistor 721, einen Treibertransistor 722, ein lichtemittierendes Element 724 und einen Kondensator 723. Eine Gate-Elektrode des Schalttransistors 721 ist mit einer Abtastleitung 726 verbunden, eine erste Elektrode (eine Elektrode von Source-Elektrode und Drain-Elektrode) des Schalttransistors 721 ist mit einer Signalleitung 725 verbunden, und eine zweite Elektrode (die andere Elektrode von Source-Elektrode und Drain-Elektrode) des Schalttransistors 721 ist mit einer Gate-Elektrode des Treibertransistors 722 verbunden. Die Gate-Elektrode des Treibertransistors 722 ist über den Kondensator 723 mit einer Stromversorgungsleitung 727 verbunden, eine erste Elektrode des Treibertransistors 722 ist mit der Stromversorgungsleitung 727 verbunden, und eine zweite Elektrode des Treibertransistors 722 ist mit einer ersten Elektrode (einer Pixelelektrode) des lichtemittierenden Elementes 724 verbunden. Eine zweite Elektrode des lichtemittierenden Elementes 724 entspricht einer gemeinsamen Elektrode 728. Die gemeinsame Elektrode 728 ist elektrisch mit einer gemeinsamen Potentialleitung verbunden, die über demselben Substrat wie die gemeinsame Elektrode 728 ausgebildet ist.
  • Als Schalttransistor 721 und Treibertransistor 722 kann nach Bedarf der Transistor verwendet werden, der bei einer der vorstehenden Ausführungsformen beschrieben worden ist. Auf diese Weise kann ein sehr zuverlässiges organisches EL-Anzeigefeld bereitgestellt werden.
  • Das Potential der zweiten Elektrode (der gemeinsamen Elektrode 728) des lichtemittierenden Elementes 724 wird auf ein niedriges Stromversorgungspotential eingestellt. Es sei angemerkt, dass das niedrige Stromversorgungspotential niedriger ist als ein hohes Stromversorgungspotential, das der Stromversorgungsleitung 727 zugeführt wird. Das niedrige Stromversorgungspotential kann beispielsweise GND, 0 V oder dergleichen sein. Das hohe Stromversorgungspotential und das niedrige Stromversorgungspotential werden derart eingestellt, dass sie bei oder über der Durchlass-Schwellenspannung des lichtemittierenden Elementes 724 liegen, und die Differenz zwischen den Potentialen wird an das lichtemittierende Element 724 angelegt, wodurch dem lichtemittierenden Element 724 ein Strom zugeführt wird, was zur Lichtemission führt. Die Durchlassspannung des lichtemittierenden Elementes 724 bezieht sich auf eine Spannung, bei der eine gewünschte Leuchtdichte erhalten wird, und umfasst mindestens eine Durch lass-Schwellenspannung.
  • Es sei angemerkt, dass die Gate-Kapazität des Treibertransistors 722 als Ersatz für den Kondensator 723 verwendet werden kann, so dass der Kondensator 723 weggelassen werden kann. Die Gate-Kapazität des Treibertransistors 722 kann zwischen dem Kanalbildungsbereich und der Gate-Elektrode gebildet werden.
  • Als Nächstes wird ein Signal beschrieben, das in den Treibertransistor 722 eingegeben wird. Im Falle eines Spannungsansteuerverfahrens durch Spannungseingabe (voltage-input voltage driving method) wird ein Videosignal, das ausreicht, den Treibertransistor 722 ein- oder auszuschalten, in den Treibertransistor 722 eingegeben. Damit der Treibertransistor 722 in einem linearen Bereich arbeiten kann, wird eine Spannung, die höher ist als die Spannung der Stromversorgungsleitung 727, an die Gate-Elektrode des Treibertransistors 722 angelegt. Es sei angemerkt, dass eine Spannung, die höher als oder ebenso hoch wie die Gesamtspannung aus der Spannung der Stromversorgungsleitung und der Schwellenspannung Vth des Treibertransistors 722 ist, an die Signalleitung 725 angelegt wird.
  • In dem Fall, in dem eine analoge Graustufenansteuerung durchgeführt wird, wird eine Spannung, die höher als oder ebenso hoch wie die Gesamtspannung aus der Durchlassspannung des lichtemittierenden Elementes 724 und der Schwellenspannung Vth des Treibertransistors 722 ist, an die Gate-Elektrode des Treibertransistors 722 angelegt. Es wird ein Videosignal, mit dem der Treibertransistor 722 in einem Sättigungsbereich arbeitet, eingegeben, so dass dem lichtemittierenden Element 724 ein Strom zugeführt wird. Damit der Treibertransistor 722 in einem Sättigungsbereich arbeiten kann, wird das Potential der Stromversorgungsleitung 727 höher eingestellt als das Gate-Potential des Treibertransistors 722. Wenn ein analoges Videosignal verwendet wird, ist es möglich, dem lichtemittierenden Element 724 einen Strom entsprechend dem Videosignal zuzuführen und eine analoge Graustufenansteuerung durchzuführen.
  • Es sei angemerkt, dass die Konfiguration der Pixelschaltung der vorliegenden Erfindung nicht auf die in 27C gezeigte Konfiguration beschränkt ist. Beispielsweise kann ein Schalter, ein Widerstand, ein Kondensator, ein Sensor, ein Transistor, eine Logikschaltung oder dergleichen zu der in 27C dargestellten Pixelschaltung hinzugefügt werden.
  • In dem Fall, in dem der bei einer der vorstehenden Ausführungsformen gezeigte Transistor für eine beliebige der in 27A bis 27C gezeigten Schaltungen verwendet wird, ist die Source-Elektrode (die erste Elektrode) elektrisch mit der Seite des niedrigen Potentials verbunden und ist die Drain-Elektrode (die zweite Elektrode) elektrisch mit der Seite des hohen Potentials verbunden. Außerdem kann das Potential der ersten Gate-Elektrode durch eine Steuerschaltung oder dergleichen gesteuert werden, und das oben beispielhaft beschriebene Potential, z. B. ein Potential, das niedriger ist als das an die Source-Elektrode angelegte Potential, kann über eine Leitung, die nicht dargestellt ist, in die zweite Gate-Elektrode eingegeben werden.
  • Mindestens ein Teil dieser Ausführungsform kann gegebenenfalls in Kombination mit einer beliebigen der anderen Ausführungsformen, die in dieser Beschreibung beschrieben werden, implementiert werden.
  • (Ausführungsform 7)
  • Die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung kann für Anzeigevorrichtungen, Personal-Computer oder Bildwiedergabevorrichtungen verwendet werden, die mit Aufzeichnungsmedien versehen sind (typischerweise Vorrichtungen, die den Inhalt von Aufzeichnungsmedien, wie z. B. Digital Versatile Discs bzw. digitale Vielseitigkeitsdisketten (DVDs), wiedergeben und Bildschirme zum Anzeigen der wiedergegebenen Bilder aufweisen). Weitere Beispiele für elektronische Vorrichtungen, die mit der Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung ausgestattet werden können, sind Mobiltelefone, Spielmaschinen einschließlich tragbarer Spielkonsolen, tragbare Datenterminals, E-Book-Lesegeräte, Kameras, wie z. B. Videokameras und digitale Fotokameras, Videobrillen (am Kopf befestigte Bildschirme), Navigationssysteme, Audio-Wiedergabevorrichtungen (z. B. Auto-Audiosysteme und digitale Audio-Player), Kopierer, Telefaxgeräte, Drucker, Multifunktionsdrucker, Geldautomaten (GA) und Warenautomaten. 28A bis 28F stellen konkrete Beispiele für diese elektronischen Vorrichtungen dar.
  • 28A stellt eine tragbare Spielkonsole dar, die ein Gehäuse 901, ein Gehäuse 902, einen Anzeigeabschnitt 903, einen Anzeigeabschnitt 904, ein Mikrofon 905, einen Lautsprecher 906, eine Bedientaste 907, einen Stift 908 und dergleichen beinhaltet. Die tragbare Spielkonsole in 28A weist die zwei Anzeigeabschnitte 903 und 904 auf; jedoch ist die Anzahl der in einer tragbaren Spielkonsole enthaltenen Anzeigeabschnitte nicht darauf beschränkt.
  • 28B stellt ein tragbares Datenterminal dar, das ein erstes Gehäuse 911, ein zweites Gehäuse 912, einen ersten Anzeigeabschnitt 913, einen zweiten Anzeigeabschnitt 914, ein Gelenk 915, eine Bedientaste 916 und dergleichen beinhaltet. Der erste Anzeigeabschnitt 913 ist in dem ersten Gehäuse 911 bereitgestellt, und der zweite Anzeigeabschnitt 914 ist in dem zweiten Gehäuse 912 bereitgestellt. Das erste Gehäuse 911 und das zweite Gehäuse 912 sind durch das Gelenk 915 miteinander verbunden, und der Winkel zwischen dem ersten Gehäuse 911 und dem zweiten Gehäuse 912 kann mit dem Gelenk 915 verändert werden. Bilder, die auf dem ersten Anzeigeabschnitt 913 angezeigt werden, können entsprechend dem Winkel an dem Gelenk 915 zwischen dem ersten Gehäuse 911 und dem zweiten Gehäuse 912 umgeschaltet werden. Eine Anzeigevorrichtung mit einer Positionseingabefunktion kann als erster Anzeigeabschnitt 913 und/oder zweiter Anzeigeabschnitt 914 verwendet werden. Es sei angemerkt, dass die Positionseingabefunktion hinzugefügt werden kann, indem ein Touchscreen in einer Anzeigevorrichtung bereitgestellt wird. Alternativ kann die Positionseingabefunktion hinzugefügt werden, indem ein „Photosensor“ genanntes photoelektrisches Umwandlungselement in einem Pixelabschnitt einer Anzeigevorrichtung bereitgestellt wird.
  • 28C stellt einen Laptop-Computer dar, der ein Gehäuse 921, einen Anzeigeabschnitt 922, eine Tastatur 923, ein Zeigegerät 924 und dergleichen beinhaltet.
  • 28D stellt einen elektrischen Gefrier-Kühlschrank dar, der ein Gehäuse 931, eine Kühlschranktür 932, eine Gefrierschranktür 933 und dergleichen beinhaltet.
  • 28E stellt eine Videokamera dar, die ein erstes Gehäuse 941, ein zweites Gehäuse 942, einen Anzeigeabschnitt 943, Bedientasten 944, eine Linse 945, ein Gelenk 946 und dergleichen beinhaltet. Die Bedientasten 944 und die Linse 945 sind in dem ersten Gehäuse 941 bereitgestellt, und der Anzeigeabschnitt 943 ist in dem zweiten Gehäuse 942 bereitgestellt. Das erste Gehäuse 941 und das zweite Gehäuse 942 sind durch das Gelenk 946 miteinander verbunden, und der Winkel zwischen dem ersten Gehäuse 941 und dem zweiten Gehäuse 942 kann mit dem Gelenk 946 verändert werden. Bilder, die auf dem Anzeigeabschnitt 943 angezeigt werden, können entsprechend dem Winkel an dem Gelenk 946 zwischen dem ersten Gehäuse 941 und dem zweiten Gehäuse 942 umgeschaltet werden.
  • 28F stellt einen Personenwagen dar, der eine Karosserie 951, Räder 952, ein Armaturenbrett 953, Scheinwerfer 954 und dergleichen beinhaltet.
  • Mindestens ein Teil dieser Ausführungsform kann gegebenenfalls in Kombination mit einer beliebigen der anderen Ausführungsformen, die in dieser Beschreibung beschrieben werden, implementiert werden.
  • (Ausführungsform 8)
  • Bei dieser Ausführungsform werden Anwendungsbeispiele einer RFID-Technik einer Ausführungsform der vorliegenden Erfindung anhand von 29A bis 29F beschrieben. Die RFID-Technik wird weithin verwendet und kann beispielsweise auf die folgenden Gengestände Anwendung finden: Produkte, wie beispielsweise Geldscheine, Münzen, Wertpapiere, Inhaberobligationen, Dokumente (z. B. Führerscheine oder Aufenthaltskarten, siehe 29A), Aufzeichnungsmedien (z. B. DVD-Software oder Fernsehkassetten, siehe 29B), Verpackungsbehälter (z. B. Packpapier oder Flaschen, siehe 29C), Fahrzeuge (z. B. Fahrräder, siehe 29D), persönliche Habe (z. B. Taschen oder Brillen), Lebensmittel, Pflanzen, Tiere, menschliche Körper, Kleidung, Haushaltswaren, Sanitätsartikel, wie z. B. Medikamente und Chemikalien, und elektronische Vorrichtungen (z. B. Flüssigkristallanzeigevorrichtungen, EL-Anzeigevorrichtungen, Fernsehgeräte oder Mobiltelefone), oder Tags an Produkten (siehe 29E und 29F).
  • Ein RFID-Chip 4000 einer Ausführungsform der vorliegenden Erfindung ist an einem Produkt befestigt, indem er an dessen Oberfläche angebracht oder darin eingebettet ist. Der RFID-Chip 4000 ist zum Beispiel an jedem Produkt befestigt, indem er in Papier eines Buchs oder in einem organischen Harz einer Verpackung eingebettet ist. Da die Größe, die Dicke und das Gewicht des RFID-Chips 4000 einer Ausführungsform der vorliegenden Erfindung verringert werden können, kann er an einem Produkt befestigt sein, ohne das Design des Produktes zu stören. Außerdem können Geldscheine, Münzen, Wertpapiere, Inhaberobligationen, Dokumente oder dergleichen eine Identifizierungsfunktion aufweisen, indem sie mit dem RFID-Chip 4000 einer Ausführungsform der vorliegenden Erfindung versehen sind, und man kann die Identifizierungsfunktion nutzen, um Fälschung zu verhindern. Die Effizienz eines Systems, wie z. B. eines Prüfsystems, kann überdies verbessert werden, indem der RFID-Chip einer Ausführungsform der vorliegenden Erfindung für Verpackungsbehälter, Aufzeichnungsmedien, persönliche Habe, Lebensmittel, Kleidung, Haushaltswaren, elektronische Vorrichtungen oder dergleichen bereitgestellt wird. Fahrzeuge können auch höhere Sicherheit gegen Diebstahl oder dergleichen aufweisen, indem sie mit dem RFID-Chip einer Ausführungsform der vorliegenden Erfindung versehen sind.
  • Wie oben beschrieben, kann unter Verwendung der RFID-Technik einer Ausführungsform der vorliegenden Erfindung für jede Anwendung, die bei dieser Ausführungsform beschrieben wird, der Strom zum Betrieb, wie z. B. zum Schreiben oder Lesen von Daten, verringert werden, was eine Erhöhung der maximalen Kommunikationsreichweite zur Folge hat. Außerdem können Daten über einen sehr langen Zeitraum auch in dem Zustand gehalten werden, in dem kein Strom zugeführt wird; die RFID-Technik kann daher vorteilhaft für eine Anwendung verwendet werden, bei der Daten nicht häufig geschrieben oder gelesen werden.
  • Mindestens ein Teil dieser Ausführungsform kann gegebenenfalls in Kombination mit einer beliebigen der anderen Ausführungsformen, die in dieser Beschreibung beschrieben werden, implementiert werden.
  • [Beispiel 1]
  • Bei diesem Beispiel wird eine Beobachtung eines Querschnitts einer Öffnung beschrieben, die in einem isolierenden Film und einem Oxidhalbleiterfilm ausgebildet wurde.
  • Zuerst wird ein Verfahren zum Ausbilden einer Probe A, die der Beobachtung des Querschnitts unterzogen wurde, nachstehend beschrieben.
  • Durch thermische Oxidation eines Siliziumwafers wurde ein 100 nm dicker thermischer Oxidfilm 200 an einer Oberfläche des Siliziumwafers ausgebildet. Die thermische Oxidation wurde vier Stunden lang bei 950 °C in einer thermischen Oxidationsatmosphäre durchgeführt, die 3 Vol.-% HCl in Bezug auf Sauerstoff enthält.
  • Anschließend wurde der thermische Oxidfilm 200 um 100 nm geätzt.
  • Dann wurde ein 50 nm dicker Wolframfilm 201 durch ein Sputterverfahren unter Verwendung eines Wolframtargets in einer Atmosphäre, die ein Argon- (Ar-) Gas mit einer Durchflussmenge von 80 sccm als Abscheidungsgas enthält, unter den folgenden Bedingungen ausgebildet: Der Druck betrug 0,8 Pa, die Substrattemperatur betrug 230 °C, der Abstand zwischen dem Target und dem Substrat betrug 60 mm, und eine Quellenleistung (DC) von 1,0 kW wurde angelegt.
  • Anschließend wurde ein 100 nm dicker Siliziumoxidfilm durch ein CVD-Verfahren wie folgt ausgebildet: Als Quellengase wurden Tetraethoxysilan (TEOS) mit einer Durchflussmenge von 15 sccm und Sauerstoff (O2) mit einer Durchflussmenge von 750 sccm verwendet, die Substrattemperatur betrug 300 °C, und eine Hochfrequenzleistung von 300 W wurde parallelen Plattenelektroden unter Verwendung einer 27 MHz-Hochfrequenzleistungsquelle zugeführt.
  • Dann wurde ein 20 nm dicker Aluminiumoxidfilm durch ein Sputterverfahren unter Verwendung eines Aluminiumoxidtargets unter den folgenden Bedingungen ausgebildet: Als Abscheidungsgase wurden ein Argon-(Ar-) Gas mit einer Durchflussmenge von 25 sccm und ein Sauerstoff- (O2-) Gas mit einer Durchflussmenge von 25 sccm verwendet, der Druck betrug 0,4 Pa, die Substrattemperatur betrug 250 °C, der Abstand zwischen dem Target und dem Substrat betrug 60 mm, und eine HF-Leistung von 2,5 kW wurde angelegt.
  • Dann wurde ein 50 nm dicker Siliziumoxynitridfilm durch ein CVD-Verfahren wie folgt ausgebildet: Als Quellengase wurden Silan (SiH4) mit einer Durchflussmenge von 1 sccm und Distickstoffmonoxid (N2O) mit einer Durchflussmenge von 800 sccm verwendet, der Druck in einer Reaktionskammer betrug 200 Pa, die Substrattemperatur betrug 350 °C, und eine Hochfrequenzleistung von 150 W wurde parallelen Plattenelektroden unter Verwendung einer 60 MHz-Hochfrequenzleistungsquelle zugeführt.
  • Dann wurden ein 20 nm dicker erster Oxidhalbleiterfilm und ein 15 nm dicker zweiter Oxidhalbleiterfilm durch ein Sputterverfahren übereinander angeordnet. Der erste Oxidhalbleiterfilm wurde unter Verwendung eines Targets mit einem Atomverhältnis von In:Ga:Zn = 1:3:4 in einer gemischten Atmosphäre aus Argon (Ar) mit einer Durchflussmenge von 40 sccm und Sauerstoff (O2) mit einer Durchflussmenge von 5 sccm unter den folgenden Bedingungen ausgebildet: Der Druck betrug 0,7 Pa, eine Quellenleistung (DC) von 0,5 kW wurde angelegt, der Abstand zwischen dem Target und dem Substrat betrug 60 mm, und die Substrattemperatur betrug 200 °C. Der zweite Oxidhalbleiterfilm wurde unter Verwendung eines Targets mit einem Atomverhältnis von In:Ga:Zn = 4:2:4,1 in einer gemischten Atmosphäre aus Argon (Ar) mit einer Durchflussmenge von 30 sccm und Sauerstoff (O2) mit einer Durchflussmenge von 15 sccm unter den folgenden Bedingungen ausgebildet: Der Druck betrug 0,7 Pa, eine Quellenleistung (DC) von 0,5 kW wurde angelegt, der Abstand zwischen dem Target und dem Substrat betrug 60 mm, und die Substrattemperatur betrug 200 °C.
  • Anschließend wurde ein 30 nm dicker Wolframfilm durch ein Sputterverfahren unter Verwendung eines Wolframtargets in einer Atmosphäre, die ein Argon- (Ar-) Gas mit einer Durchflussmenge von 80 sccm als Abscheidungsgas enthält, unter den folgenden Bedingungen ausgebildet: Der Druck betrug 0,8 Pa, die Substrattemperatur betrug 230 °C, der Abstand zwischen dem Target und dem Substrat betrug 60 mm, und eine Quellenleistung (DC) von 1,0 kW wurde angelegt. Dieser Wolframfilm dient als harte Maske, wenn der erste Oxidhalbleiterfilm und der zweite Oxidhalbleiterfilm geätzt werden.
  • Anschließend wurde ein 100 nm dicker Siliziumnitridfilm durch ein CVD-Verfahren ausgebildet.
  • Anschließend wurde ein 20 nm dicker organischer Harzfilm durch Auftragen von SWK-T7 (von Tokyo Ohka Kogyo Co., Ltd. hergestellt) ausgebildet. Vor dem Auftragen von SWK-T7 wurde Feuchtigkeit entfernt, indem eine Erwärmung 120 Sekunden lang bei 200 °C durchgeführt wurde, 1,1,1,3,3,3-Hexamethyldisilazan (HMDS) wurde ferner aufgetragen, und dann wurde Feuchtigkeit entfernt, indem eine Erwärmung 60 Sekunden lang bei 110°C durchgeführt wurde. Dann wurden ein Lösungsmittel und Feuchtigkeit entfernt, indem eine Erwärmung 200 Sekunden lang bei 200 °C durchgeführt wurde.
  • Anschließend wurde eine Photolackmaske ausgebildet, und der organische Harzfilm wurde teilweise geätzt. Als Ätzgas wurde ein Chlor- (Cl2-) Gas verwendet.
  • Anschließend wurde der Siliziumnitridfilm unter Verwendung der Photolackmaske und des organischen Harzfilms als Maske teilweise geätzt. Der Siliziumoxidfilm wurde in einer gemischten Atmosphäre verarbeitet, die ein Trifluormethan- (CHF3-) Gas und ein Helium- (He-) Gas als Ätzgas enthält.
  • Anschließend wurde der Wolframfilm unter Verwendung der Photolackmaske, des organischen Harzfilms und des Siliziumnitridfilms als Maske teilweise geätzt. Der Wolframfilm wurde in einer gemischten Atmosphäre, die ein Chlor- (Cl2-) Gas, ein Kohlenstofftetrafluorid- (CF4-) Gas und ein Sauerstoff- (O2-) Gas als Ätzgas enthält, verarbeitet, wodurch ein Wolframfilm 207a und ein Wolframfilm 207b ausgebildet wurden. Es sei angemerkt, dass bei der vorstehenden Ätzbehandlung auch die Photolackmaske und der organische Harzfilm geätzt und zurückgesetzt wurden.
  • Anschließend wurden der zweite Oxidhalbleiterfilm, der erste Oxidhalbleiterfilm, der Siliziumoxynitridfilm und der Aluminiumoxidfilm unter Verwendung der Wolframfilme 207a und 207b als Maske teilweise geätzt, wodurch ein Aluminiumoxidfilm 203, ein Siliziumoxynitridfilm 204, ein erster Oxidhalbleiterfilm 205 und ein zweiter Oxidhalbleiterfilm 206 ausgebildet wurden. Als Ätzgas wurde eine gemischte Atmosphäre aus einem Trifluormethan-(CHF3-) Gas und einem Helium- (He-) Gas oder eine gemischte Atmosphäre aus einem Hexafluor-1,3-butadien- (C4F6-) Gas und einem Argon- (Ar-) Gas verwendet.
  • Anschließend wurde der Siliziumoxidfilm unter Verwendung der Wolframfilme 207a und 207b als Maske teilweise geätzt, wodurch eine Öffnung bereitgestellt wurde, die den Wolframfilm 201 erreicht, und ein Siliziumoxidfilm 202 wurde ausgebildet. Als Ätzgas wurde eine gemischte Atmosphäre aus einem Hexafluor-1,3-butadien- (C4F6-) Gas und einem Argon- (Ar-) Gas verwendet.
  • Anschließend wurde ein 5 nm dicker Titannitridfilm 208a durch ein CVD-Verfahren ausgebildet.
  • Anschließend wurde ein 200 nm dicker Wolframfilm 208b durch ein CVD-Verfahren ausgebildet.
  • Durch den vorstehenden Prozess wurde die Probe A ausgebildet.
  • Zudem wurde eine Probe B ausgebildet. Im Folgenden wird ein Verfahren zum Ausbilden der Probe B beschrieben.
  • Durch thermische Oxidation eines Siliziumwafers wurde ein 100 nm dicker thermischer Oxidfilm an einer Oberfläche des Siliziumwafers ausgebildet. Die thermische Oxidation wurde vier Stunden lang bei 950 °C in einer thermischen Oxidationsatmosphäre durchgeführt, die 3 Vol.-% HCl in Bezug auf Sauerstoff enthält.
  • Anschließend wurde der thermische Oxidfilm bis zu einer Tiefe von 100 nm geätzt.
  • Dann wurde ein 150 nm dicker Wolframfilm 211 durch ein Sputterverfahren unter Verwendung eines Wolframtargets in einer Atmosphäre, die ein Argon- (Ar-) Gas mit einer Durchflussmenge von 80 sccm als Abscheidungsgas enthält, unter den folgenden Bedingungen ausgebildet: Der Druck betrug 0,8 Pa, die Substrattemperatur betrug 230 °C, der Abstand zwischen dem Target und dem Substrat betrug 60 mm, und eine Quellenleistung (DC) von 1,0 kW wurde angelegt.
  • Anschließend wurde ein 100 nm dicker Siliziumoxidfilm durch ein CVD-Verfahren wie folgt ausgebildet: Als Quellengase wurden Tetraethoxysilan (TEOS) mit einer Durchflussmenge von 15 sccm und Sauerstoff (O2) mit einer Durchflussmenge von 750 sccm verwendet, die Substrattemperatur betrug 300 °C, und eine Hochfrequenzleistung von 300 W wurde parallelen Plattenelektroden unter Verwendung einer 27 MHz-Hochfrequenzleistungsquelle zugeführt.
  • Dann wurde ein 20 nm dicker Aluminiumoxidfilm durch ein Sputterverfahren unter Verwendung eines Aluminiumoxidtargets unter den folgenden Bedingungen ausgebildet: Als Abscheidungsgase wurden ein Argon-(Ar-) Gas mit einer Durchflussmenge von 25 sccm und ein Sauerstoff- (O2-) Gas mit einer Durchflussmenge von 25 sccm verwendet, der Druck betrug 0,4 Pa, die Substrattemperatur betrug 250 °C, der Abstand zwischen dem Target und dem Substrat betrug 60 mm, und eine HF-Leistung von 2,5 kW wurde angelegt.
  • Dann wurde ein 50 nm dicker Siliziumoxynitridfilm durch ein CVD-Verfahren wie folgt ausgebildet: Als Quellengase wurden Silan (SiH4) mit einer Durchflussmenge von 1 sccm und Distickstoffmonoxid (N2O) mit einer Durchflussmenge von 800 sccm verwendet, der Druck in einer Reaktionskammer betrug 200 Pa, die Substrattemperatur betrug 350 °C, und eine Hochfrequenzleistung von 150 W wurde parallelen Plattenelektroden unter Verwendung einer 60 MHz-Hochfrequenzleistungsquelle zugeführt.
  • Dann wurden ein 10 nm dicker erster Oxidhalbleiterfilm und ein 40 nm dicker zweiter Oxidhalbleiterfilm durch ein Sputterverfahren übereinander angeordnet. Der erste Oxidhalbleiterfilm wurde unter Verwendung eines Targets mit einem Atomverhältnis von In:Ga:Zn = 1:3:4 in einer gemischten Atmosphäre aus Argon (Ar) mit einer Durchflussmenge von 40 sccm und Sauerstoff (O2) mit einer Durchflussmenge von 5 sccm unter den folgenden Bedingungen ausgebildet: Der Druck betrug 0,4 Pa, eine Quellenleistung (DC) von 0,5 kW wurde angelegt, der Abstand zwischen dem Target und dem Substrat betrug 60 mm, und die Substrattemperatur betrug 200 °C. Der zweite Oxidhalbleiterfilm wurde unter Verwendung eines Targets mit einem Atomverhältnis von In:Ga:Zn = 1:1:1 in einer gemischten Atmosphäre aus Argon (Ar) mit einer Durchflussmenge von 30 sccm und Sauerstoff (O2) mit einer Durchflussmenge von 15 sccm unter den folgenden Bedingungen ausgebildet: Der Druck betrug 0,4 Pa, eine Quellenleistung (DC) von 0,5 kW wurde angelegt, der Abstand zwischen dem Target und dem Substrat betrug 60 mm, und die Substrattemperatur betrug 300 °C.
  • Anschließend wurde ein 30 nm dicker Wolframfilm durch ein Sputterverfahren unter Verwendung eines Wolframtargets in einer Atmosphäre, die ein Argon- (Ar-) Gas mit einer Durchflussmenge von 80 sccm als Abscheidungsgas enthält, unter den folgenden Bedingungen ausgebildet: Der Druck betrug 0,8 Pa, die Substrattemperatur betrug 230 °C, der Abstand zwischen dem Target und dem Substrat betrug 60 mm, und eine Quellenleistung (DC) von 1,0 kW wurde angelegt. Dieser Wolframfilm dient als harte Maske, wenn der erste Oxidhalbleiterfilm und der zweite Oxidhalbleiterfilm geätzt werden.
  • Anschließend wurde ein 20 nm dicker organischer Harzfilm durch Auftragen von SWK-T7 ausgebildet. Vor dem Auftragen von SWK-T7 wurde Feuchtigkeit entfernt, indem eine Erwärmung 120 Sekunden lang bei 200 °C durchgeführt wurde, 1,1,1,3,3,3-Hexamethyldisilazan (HMDS) wurde ferner aufgetragen, und dann wurde Feuchtigkeit entfernt, indem eine Erwärmung 60 Sekunden lang bei 110°C durchgeführt wurde. Dann wurden ein Lösungsmittel und Feuchtigkeit entfernt, indem eine Erwärmung 200 Sekunden lang bei 200 °C durchgeführt wurde.
  • Anschließend wurde eine Photolackmaske ausgebildet, und der organische Harzfilm wurde teilweise geätzt. Als Ätzgas wurde ein Chlor- (CI2-) Gas verwendet.
  • Anschließend wurde der Wolframfilm unter Verwendung der Photolackmaske und des organischen Harzfilms als Maske teilweise geätzt. Der Wolframfilm wurde in einer gemischten Atmosphäre, die ein Chlor- (Cl2-) Gas, ein Kohlenstofftetrafluorid- (CF4-) Gas und ein Sauerstoff- (O2-) Gas als Ätzgas enthält, verarbeitet, wodurch ein Wolframfilm 217a und ein Wolframfilm 217b ausgebildet wurden. Es sei angemerkt, dass bei der vorstehenden Ätzbehandlung auch die Photolackmaske und der organische Harzfilm geätzt und zurückgesetzt wurden.
  • Anschließend wurden der zweite Oxidhalbleiterfilm, der erste Oxidhalbleiterfilm, der Siliziumoxynitridfilm und der Aluminiumoxidfilm unter Verwendung der Wolframfilme 217a und 217b als Maske teilweise geätzt, wodurch ein Aluminiumoxidfilm 213, ein Siliziumoxynitridfilm 214, ein erster Oxidhalbleiterfilm 215 und ein zweiter Oxidhalbleiterfilm 216 ausgebildet wurden. Als Ätzgas wurde eine gemischte Atmosphäre aus einem Trifluormethan-(CHF3-) Gas und einem Helium- (He-) Gas oder eine gemischte Atmosphäre aus einem Hexafluor-1,3-butadien- (C4F6-) Gas und einem Argon- (Ar-) Gas verwendet.
  • Anschließend wurde der Siliziumoxidfilm unter Verwendung der Wolframfilme 217a und 217b als Maske teilweise geätzt, wodurch eine Öffnung bereitgestellt wurde, die den Wolframfilm 211 erreicht, und ein Siliziumoxidfilm 212 wurde ausgebildet. Als Ätzgas wurde eine gemischte Atmosphäre aus einem Hexafluor-1,3-butadien- (C4F6-) Gas und einem Argon- (Ar-) Gas verwendet.
  • Anschließend wurde ein 10 nm dicker Titannitridfilm 218a durch ein CVD-Verfahren ausgebildet.
  • Anschließend wurde ein 200 nm dicker Wolframfilm 218b durch ein CVD-Verfahren ausgebildet.
  • Durch den vorstehenden Prozess wurde die Probe B ausgebildet.
  • 30 zeigt ein Querschnitts-STEM-Bild der Probe A, und 31 zeigt ein Querschnitts-STEM-Bild der Probe B.
  • 30 zeigt, dass die Breite des Bodens der Öffnung in der Probe A 51,5 nm misst. 31 zeigt, dass die Breite des Bodens der Öffnung in der Probe B 99,2 nm misst.
  • Die vorstehenden Ergebnisse legen nahe, dass eine Zunahme der Länge des Musters einer Photolackmaske unterdrückt werden kann und die Breite des Bodens einer Öffnung (die Ausweitung der Öffnung) verringert werden kann, wenn ein Siliziumnitridfilm zwischen und in Kontakt mit einem organischen Harzfilm und einem als harte Maske dienenden Wolframfilm bereitgestellt wird, wenn das Ätzen unter Bedingungen, unter denen die Selektivität des Siliziumnitridfilms zu der Photolackmaske hoch ist, durchgeführt wird, so dass das Zurücksetzen des Siliziumnitridfilms unterdrückt wird, und wenn die Öffnung unter Verwendung des Siliziumnitridfilms als Maske ausgebildet wird.
  • [Beispiel 2]
  • Bei diesem Beispiel wird eine Beobachtung eines Querschnitts einer Halbleitervorrichtung beschrieben, die einen ersten Transistor, bei dem einkristallines Silizium für einen Halbleiterfilm verwendet wird (dieser Transistor wird auch als Si-FET bezeichnet) und einen zweiten Transistor beinhaltet, bei dem ein Oxidhalbleiter für einen Halbleiterfilm verwendet wird (dieser Transistor wird auch als OS-FET bezeichnet). Es sei angemerkt, dass der Si-FET und der OS-FET durch das bei der Ausführungsform 1 beschriebene Verfahren ausgebildet wurden.
  • 32 zeigt ein Querschnitts-STEM-Bild der Halbleitervorrichtung.
  • 32 zeigt, dass ein Anschlusspfropfen, der unter Verwendung der zweischichtigen harten Maske in der vorstehenden Beschreibung des Prozesses zum Ausbilden des OS-FET ausgebildet wurde, einen schmaleren Boden aufweist als ein Anschlusspfropfen, der in direktem Kontakt mit dem Si-FET ist. Mit anderen Worten: Es kann festgestellt werden, dass die Ausweitung einer Öffnung für den Anschlusspfropfen, der unter Verwendung der zweischichtigen harten Maske ausgebildet wird, im Vergleich zu derjenigen der Öffnung unterdrückt wird, die mit dem Anschlusspfropfen gefüllt ist, der in direktem Kontakt mit dem Si-FET ist.
  • Wenn der Mittelpunkt der Oberseite der Gate-Elektrode des in 32 gezeigten Si-FET am Punkt O liegt und die lange Seite der Unterseite des Oxidhalbleiterfilms des OS-FET der Linie C1-C2 entspricht, beträgt der in 32 gezeigte Winkel θ 118,36°.
  • Bezugszeichenliste
    • 100
    Transistor,
    101a
    Oxidhalbleiterfilm,
    101b
    Oxidhalbleiterfilm,
    101c
    Oxidhalbleiterfilm,
    102a
    Oxidhalbleiterfilm,
    102b
    Oxidhalbleiterfilm,
    103
    leitender Film,
    103a
    Elektrode,
    103a1
    leitender Film,
    103a2
    inselförmiger leitender Film,
    103b
    Elektrode,
    103c
    Elektrode,
    104
    Gate-Isolierfilm
    105
    Gate-Elektrode,
    106
    isolierender Film,
    106a
    isolierender Film,
    107
    isolierender Film,
    108
    isolierender Film,
    109a
    niederohmiger Bereich,
    109b
    niederohmiger Bereich,
    110
    Transistor,
    111
    Halbleitersubstrat,
    112
    Halbleiterfilm,
    113a
    niederohmige Schicht,
    113b
    niederohmige Schicht,
    114
    Gate-Isolierfilm,
    115
    Gate-Elektrode,
    115a
    Gate-Elektrode,
    115b
    Gate-Elektrode,
    120
    Sperrfilm,
    121
    isolierender Film,
    122
    isolierender Film,
    123
    isolierender Film,
    124
    isolierender Film,
    125
    isolierender Film,
    126
    isolierender Film,
    127
    isolierender Film,
    128
    isolierender Film,
    130
    Kondensator,
    131a
    Oxidhalbleiterfilm,
    131b
    Oxidhalbleiterfilm,
    136
    Elektrode,
    137
    isolierender Film,
    138
    Elektrode,
    140a
    organischer Harzfilm,
    140b
    organischer Harzfilm,
    141
    Photolackmaske,
    141a
    Photolackmaske,
    146a
    Oxidhalbleiterfilm,
    146b
    Oxidhalbleiterfilm,
    147a
    Schicht,
    147b
    Schicht,
    160
    Transistor,
    161
    Anschlusspfropfen,
    162
    Anschlusspfropfen,
    163
    Anschlusspfropfen,
    164
    Anschlusspfropfen,
    165
    Anschlusspfropfen,
    166
    Anschlusspfropfen,
    167
    Anschlusspfropfen,
    168
    Anschlusspfropfen,
    169
    Anschlusspfropfen,
    170
    Anschlusspfropfen,
    171
    Anschlusspfropfen,
    172
    Anschlusspfropfen,
    173
    Elektrode,
    174
    Elektrode,
    175
    Elektrode,
    180
    Leitung,
    181
    Leitung,
    201
    Wolframfilm,
    202
    Siliziumoxidfilm,
    203
    Aluminiumoxidfilm,
    204
    Siliziumoxynitridfilm,
    205
    Oxidhalbleiterfilm,
    206
    Oxidhalbleiterfilm,
    207a
    Wolframfilm,
    207b
    Wolframfilm,
    208a
    Titannitridfilm,
    208b
    Wolframfilm,
    211
    Wolframfilm,
    212
    Siliziumoxidfilm,
    213
    Aluminiumoxidfilm,
    214
    Siliziumoxynitridfilm,
    215
    Oxidhalbleiterfilm,
    216
    Oxidhalbleiterfilm,
    217a
    Wolframfilm,
    217b
    Wolframfilm,
    218a
    Titannitridfilm,
    218b
    Wolframfilm,
    700
    Substrat,
    701
    Pixelabschnitt,
    702
    Abtastleitungstreiberschaltung,
    703
    Abtastleitungstreiberschaltung,
    704
    Signalleitungstreiberschaltung,
    710
    Kondensatorleitung,
    712
    Gate-Leitung,
    713
    Gate-Leitung,
    714;
    Drain-Elektrode,
    716
    Transistor,
    717
    Transistor,
    718
    Flüssigkristallelement,
    719
    Flüssigkristallelement,
    720
    Pixel,
    721
    Schalttransistor,
    722
    Treibertransistor,
    723
    Kondensator,
    724
    lichtemittierendes Element,
    725
    Signalleitung,
    726
    Abtastleitung,
    727
    Stromversorgungsleitung,
    728
    gemeinsame Elektrode,
    800
    RFID-Tag,
    801
    Kommunikationsvorrichtung,
    802
    Antenne,
    803
    Funksignal,
    804
    Antenne,
    805
    Gleichrichterschaltung,
    806
    Konstantspannungsschaltung,
    807
    Demodulationsschaltung,
    808
    Modulationsschaltung,
    809
    Logikschaltung,
    810
    Speicherschaltung,
    811
    ROM,
    901
    Gehäuse,
    902
    Gehäuse,
    903
    Anzeigeabschnitt,
    904
    Anzeigeabschnitt,
    905
    Mikrofon,
    906
    Lautsprecher,
    907
    Bedientaste,
    908
    Stift,
    911
    Gehäuse,
    912
    Gehäuse,
    913
    Anzeigeabschnitt,
    914
    Anzeigeabschnitt,
    915
    Gelenk,
    916
    Bedientaste,
    921
    Gehäuse,
    922
    Anzeigeabschnitt,
    923
    Tastatur,
    924
    Zeigegerät,
    931
    Gehäuse,
    932
    Kühlschranktür,
    933
    Gefrierschranktür,
    941
    Gehäuse,
    942
    Gehäuse,
    943
    Anzeigeabschnitt,
    944
    Bedientaste,
    945
    Linse,
    946
    Gelenk,
    951
    Karosserie,
    952
    Rad,
    953
    Armaturenbrett,
    954
    Scheinwerfer,
    1189
    ROM-Schnittstelle,
    1190
    Substrat,
    1191
    ALU,
    1192
    ALU-Steuerung,
    1193
    Befehlsdecoder,
    1194
    Interrupt-Steuerung,
    1195
    Zeitsteuerung,
    1196
    Register,
    1197
    Registersteuerung,
    1198
    Busschnittstelle,
    1199
    ROM,
    1200
    Speicherelement,
    1201
    Schaltung,
    1202
    Schaltung,
    1203
    Schalter,
    1204
    Schalter,
    1206
    Logikelement,
    1207
    Kondensator,
    1208
    Kondensator,
    1209
    Transistor,
    1210
    Transistor,
    1213
    Transistor,
    1214
    Transistor,
    1220
    Schaltung,
    2100
    Transistor,
    2200
    Transistor,
    3001
    Leitung,
    3002
    Leitung,
    3003
    Leitung,
    3004
    Leitung,
    3005
    Leitung,
    3200
    Transistor,
    3300
    Transistor,
    3400
    Kondensator,
    4000
    RFID-Chip,
    5100
    Pellet,
    5100a
    Pellet,
    5100b
    Pellet,
    5101
    Ion,
    5102
    Zinkoxidschicht,
    5103
    Teilchen,
    5105a
    Pellet,
    5105a1
    Bereich,
    5105a2
    Pellet,
    5105b
    Pellet,
    5105c
    Pellet,
    5105d
    Pellet,
    5105d1
    Bereich,
    5105e
    Pellet,
    5120
    Substrat,
    5130
    Target und
    5161
    Bereich.
    Diese Anmeldung basiert auf der japanischen Patentanmeldung mit der Seriennr. 2014-112369 , eingereicht beim japanischen Patentamt am 30. Mai 2014, deren gesamter Inhalt hiermit zum Gegenstand der vorliegenden Offenlegung gemacht ist.

Claims (15)

  1. Eine Halbleitervorrichtung, die umfasst: einen ersten Transistor (110); einen ersten isolierenden Film (121, 122, 123, 124) über dem ersten Transistor (110); einen zweiten isolierenden Film (125, 126) über dem ersten isolierenden Film (121, 122, 123, 124); einen zweiten Transistor (100) über dem zweiten isolierenden Film (125, 126); einen ersten leitenden Film (161), der elektrisch mit dem ersten Transistor (110) verbunden ist; und einen zweiten leitenden Film (164), der elektrisch mit dem ersten leitenden Film (161) und dem zweiten Transistor (100) verbunden ist, wobei sich der erste leitende Film (161) durch den ersten isolierenden Film (121, 122, 123, 124) hindurch erstreckt, wobei sich der zweite leitende Film (164) durch eine Elektrode von Source-Elektrode und Drain-Elektrode des zweiten Transistors (100), einen Halbleiterfilm (101a, 101b) des zweiten Transistors und den zweiten isolierenden Film (125, 126) hindurch erstreckt, wobei ein Kanalbildungsbereich des ersten Transistors (110) einen einkristallinen Halbleiter umfasst, wobei ein Kanalbildungsbereich des zweiten Transistors (100) einen Oxidhalbleiter umfasst, und wobei eine Breite einer Unterseite des zweiten leitenden Films (164) 5 nm oder kleiner ist.
  2. Eine Halbleitervorrichtung, die umfasst: einen ersten Transistor (110); einen ersten isolierenden Film (121, 122, 123, 124) über dem ersten Transistor (110); einen zweiten isolierenden Film (125, 126) über dem ersten isolierenden Film (121, 122, 123, 124); einen zweiten Transistor (100) über dem zweiten isolierenden Film (125, 126); einen ersten leitenden Film (161), der elektrisch mit dem ersten Transistor (110) verbunden ist; und einen zweiten leitenden Film (164), der elektrisch mit dem ersten leitenden Film (161) und dem zweiten Transistor (100) verbunden ist, wobei sich der erste leitende Film (161) durch den ersten isolierenden Film (121, 122, 123, 124) hindurch erstreckt, wobei sich der zweite leitende Film (164) durch eine Elektrode von Source-Elektrode und Drain-Elektrode des zweiten Transistors (100), einen ersten Halbleiterfilm (101a) des zweiten Transistors (100), einen zweiten Halbleiterfilm (101b) des zweiten Transistors (100) und den zweiten isolierenden Film (125, 126) hindurch erstreckt, wobei ein Kanalbildungsbereich des ersten Transistors (110) einen einkristallinen Halbleiter umfasst, wobei ein Kanalbildungsbereich des zweiten Transistors (100) einen Oxidhalbleiter umfasst, und wobei eine Breite einer Unterseite des zweiten leitenden Films (164) 5 nm oder kleiner ist.
  3. Die Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der erste leitende Film (161) in Kontakt mit einem Source-Bereich oder einem Drain-Bereich des ersten Transistors (110) ist.
  4. Die Halbleitervorrichtung nach Anspruch 1 oder 2, die ferner einen Kondensator zwischen dem ersten Transistor (110) und dem zweiten Transistor (100) umfasst.
  5. Die Halbleitervorrichtung nach Anspruch 1, wobei dann, wenn davon ausgegangen wird, dass ein Mittelpunkt einer Oberseite einer Gate-Elektrode des ersten Transistors (110) an einer Spitze einer umgekehrten quadratischen Pyramide mit einem Quadrat und ersten bis vierten gleichschenkligen Dreiecken liegt, die jeweils einen Scheitelwinkel von 120° oder kleiner aufweisen, eine Unterseite des Halbleiterfilms (101a, 101b) in das Quadrat passt.
  6. Die Halbleitervorrichtung nach Anspruch 5, wobei der Mittelpunkt der Oberseite der Gate-Elektrode des ersten Transistors (110) und ein Mittelpunkt einer Oberseite einer Gate-Elektrode des zweiten Transistors (100) einander überlappen, und wobei der Mittelpunkt der Oberseite der Gate-Elektrode des ersten Transistors (110) und ein Mittelpunkt einer Oberseite des Halbleiterfilms (101a, 101b) einander überlappen.
  7. Die Halbleitervorrichtung nach Anspruch 2, die ferner einen dritten Halbleiterfilm (101c) über dem zweiten Halbleiterfilm (101b), der Source-Elektrode und der Drain-Elektrode umfasst, wobei eine Elektronenaffinität des zweiten Halbleiterfilms (101b) höher ist als eine Elektronenaffinität des ersten Halbleiterfilms (101a) und eine Elektronenaffinität des dritten Halbleiterfilms (101c).
  8. Die Halbleitervorrichtung nach Anspruch 2, wobei dann, wenn davon ausgegangen wird, dass ein Mittelpunkt einer Oberseite einer Gate-Elektrode des ersten Transistors (110) an einer Spitze einer umgekehrten quadratischen Pyramide mit einem Quadrat und ersten bis vierten gleichschenkligen Dreiecken liegt, die jeweils einen Scheitelwinkel von 120° oder kleiner aufweisen, eine Unterseite des ersten Halbleiterfilms (101a) in das Quadrat passt.
  9. Die Halbleitervorrichtung nach Anspruch 8, wobei der Mittelpunkt der Oberseite der Gate-Elektrode des ersten Transistors (110) und ein Mittelpunkt einer Oberseite einer Gate-Elektrode des zweiten Transistors (100) einander überlappen, und wobei der Mittelpunkt der Oberseite der Gate-Elektrode des ersten Transistors (110) und ein Mittelpunkt einer Oberseite des ersten Halbleiterfilms (101a) einander überlappen.
  10. Eine elektronische Vorrichtung, die umfasst: die Halbleitervorrichtung nach Anspruch 1 oder 2; und eine Anzeigevorrichtung, ein Mikrofon, einen Lautsprecher, eine Bedientaste, einen Touchscreen oder eine Antenne.
  11. Ein Verfahren zum Herstellen einer Halbleitervorrichtung, das die folgenden Schritte umfasst: Ausbilden eines ersten Transistors (110), der einen einkristallinen Halbleiter als Kanal enthält; Ausbilden eines ersten isolierenden Films (121, 122, 123, 124) über dem ersten Transistor (110); Ausbilden eines Oxidhalbleiterfilms (101a, 101b) über dem ersten isolierenden Film (125, 126); Ausbilden eines ersten leitenden Films (103) über dem Oxidhalbleiterfilm (101a, 101b); Ausbilden eines anorganischen Films über dem ersten leitenden Film (103); Ausbilden einer ersten Maske über dem anorganischen Film; Ausbilden einer zweiten Maske, die den anorganischen Film umfasst, indem der anorganische Film unter Verwendung der ersten Maske als Maske verarbeitet wird; Ausbilden einer Öffnung in dem ersten leitenden Film (103), dem Oxidhalbleiterfilm (101a, 101b) und dem ersten isolierenden Film (121, 122, 123, 124) unter Verwendung der zweiten Maske als Maske; und Ausbilden eines zweiten leitenden Films (164), der sich durch den ersten leitenden Film (103), den Oxidhalbleiterfilm (101a, 101b) und den ersten isolierenden Film (121, 122, 123, 124) in der Öffnung hindurch erstreckt, wobei es sich bei der ersten Maske um eine Photolackmaske handelt, wobei der Oxidhalbleiterfilm (101a, 101b) und der erste leitende Film (103) in einem zweiten Transistor (100) enthalten sind, wobei der zweite leitende Film (164) elektrisch mit dem ersten Transistor (110) und dem zweiten Transistor (100) verbunden ist, und wobei eine Breite einer Unterseite des zweiten leitenden Films (164) 5 nm oder kleiner ist.
  12. Das Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 11, das ferner den folgenden Schritt umfasst: Polieren des zweiten leitenden Films (164).
  13. Das Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 11, wobei dann, wenn davon ausgegangen wird, dass ein Mittelpunkt einer Oberseite einer Gate-Elektrode des ersten Transistors (110) an einer Spitze einer umgekehrten quadratischen Pyramide mit einem Quadrat und ersten bis vierten gleichschenkligen Dreiecken liegt, die jeweils einen Scheitelwinkel von 120° oder kleiner aufweisen, eine Unterseite des Oxidhalbleiterfilms (101a, 101b) in das Quadrat passt.
  14. Das Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 13, wobei der Mittelpunkt der Oberseite der Gate-Elektrode des ersten Transistors (110) und ein Mittelpunkt einer Oberseite einer Gate-Elektrode des zweiten Transistors (100) einander überlappen, und wobei der Mittelpunkt der Oberseite der Gate-Elektrode des ersten Transistors (110) und ein Mittelpunkt einer Oberseite des Oxidhalbleiterfilms (101a, 101b) einander überlappen.
  15. Das Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 11, die ferner einen Kondensator zwischen dem ersten Transistor (110) und dem zweiten Transistor (100) umfasst.
DE112014006711.3T 2014-05-30 2014-09-09 Halbleitervorrichtung, Herstellungsverfahren dafür und elektronische Vorrichtung Active DE112014006711B4 (de)

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TW (1) TWI654759B (de)
WO (1) WO2015182000A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11417771B2 (en) 2016-03-11 2022-08-16 Semiconductor Energy Laboratory Co., Ltd. Composite and transistor

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220163502A (ko) 2013-12-26 2022-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2015181997A1 (en) 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9831238B2 (en) 2014-05-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion
US9455337B2 (en) 2014-06-18 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6417125B2 (ja) 2014-06-25 2018-10-31 株式会社ジャパンディスプレイ 半導体装置
US9647129B2 (en) 2014-07-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6857447B2 (ja) * 2015-01-26 2021-04-14 株式会社半導体エネルギー研究所 半導体装置
KR20230141954A (ko) 2015-02-12 2023-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9502435B2 (en) * 2015-04-27 2016-11-22 International Business Machines Corporation Hybrid high electron mobility transistor and active matrix structure
SG10201608814YA (en) * 2015-10-29 2017-05-30 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the semiconductor device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US10157748B2 (en) * 2016-02-08 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin profile improvement for high performance transistor
US10090205B2 (en) * 2016-02-08 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Fin profile improvement for high performance transistor
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
CN108780757B (zh) 2016-03-22 2022-08-23 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
JP6668455B2 (ja) 2016-04-01 2020-03-18 株式会社半導体エネルギー研究所 酸化物半導体膜の作製方法
US20170338252A1 (en) * 2016-05-17 2017-11-23 Innolux Corporation Display device
US10062636B2 (en) 2016-06-27 2018-08-28 Newport Fab, Llc Integration of thermally conductive but electrically isolating layers with semiconductor devices
JP6751613B2 (ja) * 2016-07-15 2020-09-09 株式会社ジャパンディスプレイ 表示装置
CN109075207B (zh) * 2016-07-19 2023-08-11 应用材料公司 在显示装置中利用的包含氧化锆的高k介电材料
US10147722B2 (en) * 2016-08-12 2018-12-04 Renesas Electronics America Inc. Isolated circuit formed during back end of line process
US9929203B1 (en) 2017-04-27 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating thereof
KR20190142344A (ko) * 2017-04-28 2019-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9997567B1 (en) * 2017-05-05 2018-06-12 Macronix International Co., Ltd. Semiconductors structure having an RRAM structure and method for forming the same
US11069816B2 (en) * 2017-09-01 2021-07-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR102579972B1 (ko) * 2017-09-05 2023-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20200034083A (ko) * 2018-09-20 2020-03-31 삼성디스플레이 주식회사 트랜지스터 기판, 이의 제조 방법, 및 이를 포함하는 표시 장치
WO2020136470A1 (ja) * 2018-12-27 2020-07-02 株式会社半導体エネルギー研究所 半導体装置
JP7263013B2 (ja) * 2019-01-10 2023-04-24 株式会社ジャパンディスプレイ 配線構造体、半導体装置、及び表示装置
US11382151B2 (en) 2019-06-18 2022-07-05 Qualcomm Incorporated Truncated identification indicators
KR20220084837A (ko) 2020-12-14 2022-06-21 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
KR20220125909A (ko) * 2021-03-05 2022-09-15 삼성디스플레이 주식회사 표시 장치
US20230063670A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Company Limited Contact etch stop layer for a pixel sensor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20080023770A1 (en) * 2006-07-26 2008-01-31 Samsung Electronics Co., Ltd. Stacked semiconductor devices and methods of manufacturing the same
US20130140569A1 (en) * 2011-12-01 2013-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20130288426A1 (en) * 2012-04-25 2013-10-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Family Cites Families (166)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0198243A (ja) * 1987-10-12 1989-04-17 Fujitsu Ltd 半導体装置の製造方法
JPH01268151A (ja) 1988-04-20 1989-10-25 Sharp Corp 半導体装置
JPH02271657A (ja) * 1989-04-13 1990-11-06 Nec Corp 能動層２層積層ｃｍｏｓインバータ
JP2616134B2 (ja) * 1990-04-19 1997-06-04 日本電気株式会社 Ｓｏｉトランジスタ積層半導体装置とその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0799286A (ja) 1993-09-29 1995-04-11 Toshiba Corp 半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP2751893B2 (ja) 1995-10-31 1998-05-18 日本電気株式会社 半導体記憶装置およびその製造方法
US5973369A (en) 1997-03-11 1999-10-26 Nec Corporation SRAM having P-channel TFT as load element with less series-connected high resistance
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3414662B2 (ja) 1999-01-19 2003-06-09 株式会社半導体エネルギー研究所 Ｓｒａｍセル及びその製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004247373A (ja) * 2003-02-12 2004-09-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4802462B2 (ja) 2004-07-27 2011-10-26 三菱電機株式会社 薄膜トランジスタアレイ基板の製造方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP3614442A3 (de) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Halbleiterbauelement mit halbleiteroxidschicht und herstellungsverfahren dafür
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101300820B1 (ko) * 2007-07-24 2013-08-26 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
US8044464B2 (en) * 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7982250B2 (en) 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5277628B2 (ja) * 2007-12-21 2013-08-28 富士通セミコンダクター株式会社 半導体装置の製造方法
FR2932005B1 (fr) * 2008-06-02 2011-04-01 Commissariat Energie Atomique Circuit a transistor integres dans trois dimensions et ayant une tension de seuil vt ajustable dynamiquement
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2011048929A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101930682B1 (ko) * 2009-10-29 2018-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102598246B (zh) 2009-10-29 2016-03-16 株式会社半导体能源研究所 半导体器件
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN104600105B (zh) 2009-12-11 2018-05-08 株式会社半导体能源研究所 半导体装置
US8780629B2 (en) * 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
WO2011135999A1 (en) 2010-04-27 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
WO2011145468A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012019018A (ja) 2010-07-07 2012-01-26 Toshiba Corp 半導体装置及びその製造方法
KR101842181B1 (ko) 2010-08-04 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI574259B (zh) 2010-09-29 2017-03-11 半導體能源研究所股份有限公司 半導體記憶體裝置和其驅動方法
KR101924231B1 (ko) 2010-10-29 2018-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
JP5312489B2 (ja) 2011-01-12 2013-10-09 株式会社半導体エネルギー研究所 半導体装置
JP2012146861A (ja) * 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
US8513773B2 (en) 2011-02-02 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Capacitor and semiconductor device including dielectric and N-type semiconductor
TWI541904B (zh) 2011-03-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI548057B (zh) * 2011-04-22 2016-09-01 半導體能源研究所股份有限公司 半導體裝置
KR20130040706A (ko) * 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9099560B2 (en) * 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8916424B2 (en) 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5981157B2 (ja) 2012-02-09 2016-08-31 株式会社半導体エネルギー研究所 半導体装置
US9349849B2 (en) 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
JP6034048B2 (ja) * 2012-04-23 2016-11-30 株式会社半導体エネルギー研究所 表示装置、電子機器
US8860023B2 (en) 2012-05-01 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6077382B2 (ja) * 2012-05-11 2017-02-08 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
US8929128B2 (en) * 2012-05-17 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Storage device and writing method of the same
US9817032B2 (en) * 2012-05-23 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Measurement device
KR102119914B1 (ko) 2012-05-31 2020-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9083327B2 (en) 2012-07-06 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
KR102099261B1 (ko) 2012-08-10 2020-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP6013084B2 (ja) * 2012-08-24 2016-10-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6283191B2 (ja) * 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
DE112013005029T5 (de) 2012-10-17 2015-07-30 Semiconductor Energy Laboratory Co., Ltd. Mikrocontroller und Herstellungsverfahren dafür
JP6335616B2 (ja) 2013-04-30 2018-05-30 株式会社半導体エネルギー研究所 半導体装置
KR102222344B1 (ko) 2013-05-02 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105190902B (zh) 2013-05-09 2019-01-29 株式会社半导体能源研究所 半导体装置及其制造方法
KR102244460B1 (ko) * 2013-10-22 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20220163502A (ko) * 2013-12-26 2022-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20230065379A (ko) * 2013-12-27 2023-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102325158B1 (ko) * 2014-01-30 2021-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법
JP6542542B2 (ja) * 2014-02-28 2019-07-10 株式会社半導体エネルギー研究所 半導体装置
JP6442321B2 (ja) * 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
JP6545976B2 (ja) * 2014-03-07 2019-07-17 株式会社半導体エネルギー研究所 半導体装置
JP6509596B2 (ja) * 2014-03-18 2019-05-08 株式会社半導体エネルギー研究所 半導体装置
US9831238B2 (en) * 2014-05-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion
WO2015181997A1 (en) * 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6537892B2 (ja) * 2014-05-30 2019-07-03 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US9647129B2 (en) * 2014-07-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20080023770A1 (en) * 2006-07-26 2008-01-31 Samsung Electronics Co., Ltd. Stacked semiconductor devices and methods of manufacturing the same
US20130140569A1 (en) * 2011-12-01 2013-06-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20130288426A1 (en) * 2012-04-25 2013-10-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11417771B2 (en) 2016-03-11 2022-08-16 Semiconductor Energy Laboratory Co., Ltd. Composite and transistor
US11869980B2 (en) 2016-03-11 2024-01-09 Semiconductor Energy Laboratory Co., Ltd. Composite and transistor

Also Published As

Publication number Publication date
US10658389B2 (en) 2020-05-19
JP7337233B2 (ja) 2023-09-01
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KR20220066208A (ko) 2022-05-23
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DE112014006711T5 (de) 2017-02-16
TW201545351A (zh) 2015-12-01
US20150349127A1 (en) 2015-12-03
US20170117299A1 (en) 2017-04-27
JP2020161822A (ja) 2020-10-01
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US20200321360A1 (en) 2020-10-08
KR102259172B1 (ko) 2021-06-01
US9553202B2 (en) 2017-01-24
TWI654759B (zh) 2019-03-21
KR102398950B1 (ko) 2022-05-17
KR20170015292A (ko) 2017-02-08
KR20230140605A (ko) 2023-10-06
KR20210064428A (ko) 2021-06-02

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