KR20220084837A - 박막 트랜지스터 및 이를 포함하는 표시장치 - Google Patents

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KR20220084837A
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Abstract

본 발명의 일 실시예는, 보조 전극, 상기 보조 전극과 이격되어 상기 보조 전극과 적어도 일부 중첩하는 액티브층, 상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 포함하고, 상기 보조 전극의 적어도 일부는 상기 게이트 전극의 적어도 일부와 중첩하고, 상기 액티브층은 상기 보조 전극과 상기 게이트 전극 사이에 배치되고, 상기 액티브층은 채널부, 제1 연결부 및 제2 연결부를 포함하고, 상기 채널부는 상기 게이트 전극과 중첩하고 상기 보조 전극과 중첩하지 않는 부분을 포함하는, 박막 트랜지스터를 제공한다. 본 발명의 일 실시예는 또한 상기 박막 트랜지스터를 포함하는 표시장치를 제공한다.

Description

박막 트랜지스터 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명은 박막 트랜지스터 및 이를 포함하는 표시장치에 관한 것이다.
박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판(210) 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 능동 매트릭스 유기 발광소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터는 전자 이동도가 높고 안정성이 뛰어나며, 두께가 얇고 고해상도를 구현할 수 있을 뿐 아니라 전력효율이 높다는 장점을 가지고 있다. 이러한 다결정 실리콘 박막 트랜지스터로, 저온실리콘다결정화(Low Temperature Poly Silicon, LTPS) 박막 트랜지스터, 또는 폴리실리콘 박막 트랜지스터가 있다. 그러나, 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 온도에서 결정화가 이루어져야 한다. 따라서, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다.
높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터에 비하여 안정성과 이동도가 떨어지는 단점을 가지고 있다.
고해상도 표시장치 제조를 위해, 화소의 수가 증가하는 경우, 그에 대응하여 화소를 구동하는 박막 트랜지스터의 수도 증가한다. 일정한 면적에 많은 수의 박막 트랜지스터를 배치하기 위해서는 박막 트랜지스터의 크기가 작아져야 한다. 그런데, 박막 트랜지스터의 크기가 작아지는 경우, 채널 길이 역시 짧아져, 박막 트랜지스터의 구동 안정성이 저하되거나, 하나의 표시장치에 배치된 박막 트랜지스터들 사이에 특성 편차가 발생하여, 표시품질이 저하될 수 있다.
표시장치 및 박막 트랜지스터가 안정적으로 구동하기 위해서는 채널이 특정 값 이상의 유효 채널 길이를 가질 필요가 있다. 코플라나(Coplanar) 구조의 산화물 반도체 박막 트랜지스터의 경우, 채널 길이 확보를 위해 도체화 영역에 대한 제어가 중요하다. 산화물 반도체 박막 트랜지스터에 있어서, 도체화 영역이 채널로 침투되고, 채널로 침투된 도체화 영역의 길이가 일정하지 않은 경우, 유효 채널 길이가 일정하지 않게 되어, 박막 트랜지스터들 사이에 특성 편차가 생길 수 있다.
본 발명의 일 실시예는, 액티브층을 기준으로, 게이트 전극의 반대편에 보조 전극이 배치되어, 일정한 값의 유효 채널 길이를 가질 수 있는 박막 트랜지스터를 제공하고자 한다.
본 발명의 다른 일 실시예는, 액티브층과 중첩하는 보조 전극이 배치되어, 구동 안정성이 향상된 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 액티브층과 중첩하는 보조 전극을 배치하여, 복수의 박막 트랜지스터들이 일정한 구동 특성을 가질 수 있도록 하는 방법을 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 보조 전극을 갖는 복수의 박막 트랜지스터를 포함하며, 그로 인해 복수의 박막 트랜지스터의 구동 편차가 최소화된 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 보조 전극, 상기 보조 전극과 이격되어 상기 보조 전극과 적어도 일부 중첩하는 액티브층 및 상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 포함하고, 상기 보조 전극의 적어도 일부는 상기 게이트 전극의 적어도 일부와 중첩하고, 상기 액티브층은 상기 보조 전극과 상기 게이트 전극 사이에 배치되며, 상기 액티브층은 상기 게이트 전극과 중첩하는 채널부, 상기 채널부의 일측에 배치된 제1 연결부 및 상기 제1 연결부와 이격되어 상기 채널부의 타측에 배치된 제2 연결부를 포함하고, 상기 보조 전극은 상기 채널부의 일부 영역과 중첩하고, 상기 채널부는 상기 게이트 전극과 중첩하고 상기 보조 전극과 중첩하지 않는 부분을 포함하는, 박막 트랜지스터를 제공한다.
상기 보조 전극은 상기 게이트 전극의 가장자리와 중첩할 수 있다.
상기 보조 전극은 상기 게이트 전극과 중첩하지 않고, 상기 액트브층과 중첩하는 부분을 포함할 수 있다.
상기 보조 전극의 적어도 일부는 상기 게이트 전극과 중첩하는 영역 밖으로 연장될 수 있다.
상기 박막 트래지스터는, 서로 이격되어 상기 액티브층과 각각 연결된 소스 전극 및 드레인 전극을 포함하며, 상기 보조 전극에 상기 소스 전극보다 높은 전압이 인가되도록 구성될 수 있다.
상기 채널부와 상기 제1 연결부의 경계부 및 상기 채널부와 상기 제2 연결부의 경계부 중 적어도 하나는 상기 보조 전극과 중첩할 수 있다.
상기 보조 전극은 상기 채널부와 중첩하는 영역 밖으로 연장되어 상기 제1 연결부 및 상기 제2 연결부 중 적어도 하나와 중첩할 수 있다.
상기 보조 전극은 제1 보조 전극 및 제2 보조 전극을 포함하며, 상기 제1 보조 전극 및 상기 제2 보조 전극은 상기 채널부와 중첩하는 영역에서 서로 이격될 수 있다.
상기 제1 보조 전극 및 상기 제2 보조 전극에 동일한 전압이 인가될 수 있다.
상기 제1 보조 전극은 상기 채널부, 상기 채널부와 상기 제1 연결부의 경계부 및 상기 제1 연결부와 중첩할 수 있다.
상기 제2 보조 전극은 상기 채널부, 상기 채널부와 상기 제2 연결부의 경계부 및 상기 제2 연결부와 중첩할 수 있다.
상기 제1 보조 전극과 상기 제2 보조 전극의 이격 거리는 유효 채널 길이를 정의할 수 있다.
상기 보조 전극과 상기 채널부가 중첩하는 영역의 길이는 1.5㎛ 내지 7㎛ 일 수 있다.
상기 제1 보조 전극과 상기 채널부의 중첩 거리 및 상기 제2 보조 전극과 상기 채널부의 중첩 거리는 각각 1.5㎛ 내지 3.5㎛일 수 있다.
상기 제1 보조 전극과 상기 제2 보조 전극은 각각 1.5㎛ 내지 4.0㎛의 폭을 가질 수 있다.
상기 제1 보조 전극과 상기 제2 보조 전극 사이의 이격 거리는 2㎛ 이상일 수 있다.
상기 액티브층은 산화물 반도체 물질을 포함할 수 있다.
상기 액티브층은, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
본 발명의 다른 일 실시예는, 상기 박막 트랜지스터를 포함하는 표시장치를 제공한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 2는 도 1의 I-I'를 따라 자른 단면도이다.
도 3은 도체화 방법을 설명하는 개략도이다.
도 4는 도체화 침투 깊이(ΔL)을 설명하는 개략도이다.
도 5는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 10은 비교예에 따른 박막 트랜지스터들의 문턱전압 그래프이다.
도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터들의 문턱전압 그래프이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 13은 도 12의 어느 한 화소에 대한 회로도이다.
도 14는 도 13의 화소에 대한 평면도이다.
도 15은 도 14의 II-II'를 따라 자른 단면도이다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 17은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, "~ 후에", "~ 에 이어서", "~ 다음에", "~ 전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 평면도이고, 도 2는 도 1의 I-I'를 따라 자른 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는, 보조 전극(140), 액티브층(130) 및 게이트 전극(150)을 포함한다.
도 2를 참조하면, 보조 전극(140), 액티브층(130) 및 게이트 전극(150)은 기판(110) 상에 배치된다.
기판(110)으로 유리 기판 또는 고분자 수지 기판이 사용될 수 있다. 고분자 수지 기판으로 플라스틱 기판이 있다. 플라스틱 기판은, 플렉서블 특성을 갖는 폴리이미드(PI), 폴리카보네이트(PC), 폴리에틸렌(PE), 폴리에스테르, 폴리에틸렌테레프탈레이트(PET) 및 폴리스트렌(PS) 중 적어도 하나를 포함할 수 있다.
도 2를 참조하면, 기판(110) 상에 차광층(120)이 배치될 수 있다. 차광층(120)은 광차단 특성을 갖는다. 차광층(120)은 기판(110)으로부터 입사되는 광을 차단하여, 액티브층(130)을 보호할 수 있다. 차광층(120)은 생략될 수도 있다.
차광층(120) 상에 제1 버퍼층(121)이 배치된다. 제1 버퍼층(121)은 기판(110)의 상면 및 차광층(120)의 상면을 커버한다. 제1 버퍼층(121)은 절연성을 가지며 액티브층(130)을 보호한다. 차광층(120)이 생략되는 경우, 제1 버퍼층(121) 역시 생략될 수도 있다.
제1 버퍼층(121) 상에 보조 전극(140)이 배치된다. 도 1 및 도 2를 참조하면, 보조 전극(140)은 제1 보조 전극(141) 및 제2 보조 전극(142)을 포함할 수 있다.
보조 전극(140)은 도전성을 갖는다. 보조 전극(140)은 도전성 물질로 만들어질 수 있다. 보조 전극(140)은, 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 금(Au), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 보조 전극(140)은 단일막 구조를 가질 수도 있고, 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
보조 전극(140) 상에 제2 버퍼층(122)이 배치된다.
제2 버퍼층(122)은 절연성을 가지며, 보조 전극(140)과 액티브층(130)을 상호 절연시킨다. 제2 버퍼층(122)은 액티브층(130)을 보호한다. 제2 버퍼층(122)과 제1 버퍼층(121)과 동일한 물질로 만들어질 수도 있고, 다른 물질로 만들어질 수도 있다.
제2 버퍼층(122) 상에 액티브층(130)이 배치된다.
액티브층(130)은 보조 전극(140)과 이격되어 보조 전극(140)과 적어도 일부 중첩한다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 산화물 반도체 물질을 포함한다. 액티브층(130)은, 예를 들어, 산화물 반도체 물질로 이루어진 산화물 반도체층이다.
액티브층(130)은, ZO(ZnO)계, IZO계(InZnO)계, IGZO(InGaZnO)계, TO(SnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, GO(GaO)계, IO(InO)계, FIZO계(FeInZnO)계 및 ITZO(InSnZnO) 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 보다 구체적으로, 액티브층(130)은, ZO(ZnO)계, IZO계(InZnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, FIZO계(FeInZnO)계 및 TO(SnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
액티브층(130)은 단일막 구조를 가질 수도 있고, 2개 이상의 산화물 반도층을 포함하는 다층막 구조를 가질 수도 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 채널부(130a), 제1 연결부(130b) 및 제2 연결부(130c)를 포함한다.
채널부(130a)는 게이트 전극(150)과 중첩한다. 액티브층(130)의 선택적 도체화에 의하여 제1 연결부(130b) 및 제2 연결부(130c)가 형성될 수 있다. 제1 연결부(130b) 및 제2 연결부(130c)는 일반적으로 채널부(130a)의 양쪽에 배치된다. 구체적으로, 제1 연결부(130b)는 채널부(130a)의 일측에 배치되고, 제2 연결부(130c)는 채널부(130a)의 타측에 배치된다고 할 수 있다.
액티브층(130) 상에 게이트 절연막(155)이 배치된다. 게이트 절연막(155)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(155)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. 또한, 게이트 절연막(155)은 도 2에 도시된 바와 같이 패터닝되어, 액티브층(130) 상의 일부에만 배치될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 게이트 절연막(155)은 액티브층(130)의 상면 전체를 커버하도록 배치될 수도 있고, 기판(110)의 상면 전체를 커버하도록 배치될 수도 있다.
게이트 절연막(155) 상에 게이트 전극(150)이 배치된다. 게이트 전극(150)은 액티브층(130)과 이격되어, 액티브층(130)과 적어도 일부 중첩한다. 게이트 전극(150)은 액티브층(130)의 채널부(130a)와 중첩한다.
게이트 전극(150)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 금(Au), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(150)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
도 1 및 도 2를 참조하면, 보조 전극(140)의 적어도 일부는 게이트 전극(150)의 적어도 일부와 중첩한다.
본 발명의 일 실시예에 따르면, 도 2에 도시된 바와 같이, 액티브층(130)은 보조 전극(140)과 게이트 전극(150) 사이에 배치된다. 또한, 도 1 및 도 2를 참조하면, 액티브층(130)의 채널부(130a)는 게이트 전극(150)과 중첩하고 보조 전극(140)과 중첩하지 않는 부분을 포함한다.
도 2를 참조하면, 게이트 전극(150) 상에 층간 절연막(170)이 배치된다. 층간 절연막(170)은 절연 물질로 이루어진 절연층이다. 구체적으로, 층간 절연막(170)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
층간 절연막(170) 상에 소스 전극(161) 및 드레인 전극(162)이 배치된다. 소스 전극(161)과 드레인 전극(162)은 서로 이격되어 각각 액티브층(130)과 연결된다. 소스 전극(161)과 드레인 전극(162)은 층간 절연막(170) 및 보조 전극(140)을 관통하는 콘택홀을 통하여 각각 액티브층(130)과 연결될 수 있다.
소스 전극(161) 및 드레인 전극(162)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(161) 및 드레인 전극(162)은 각각 금속 또는 금속의 합금으로 된 단일층으로 이루어질 수도 있고, 2층 이상의 다층으로 이루어질 수도 있다.
이하, 보조 전극(140), 액티브층(130) 및 게이트 전극(150)의 배치 관계를 보다 상세히 설명한다.
본 발명의 일 실시예에 따르면, 게이트 전극(150)을 마스크로 하는 선택적 도체화에 의하여, 액티브층(130)이 선택적으로 도체화될 수 있다.
액티브층(130) 중 게이트 전극(150)과 중첩하는 영역은 도체화되지 않아 채널부(130a)가 된다. 채널부(130a)는 반도체 특성을 갖는다.
액티브층(130) 중 게이트 전극(150)과 중첩하지 않는 영역은 도체화되어 제1 연결부(130b) 및 제2 연결부(130c)가 된다.
본 발명의 일 실시예에 따르면, 예를 들어, 플라즈마 처리 또는 드라이 에치에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 도펀트를 이용하는 도핑에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다. 이 때, 도핑된 영역이 도체화된다. 도핑을 위하여, 예를 들어, 붕소(B) 이온, 인(P) 이온, 비소(As) 이온 및 안티모니(Sb) 이온 중 적어도 하나에 의하여 도핑이 이루어질 수 있다. 또한, 광조사에 의하여 액티브층(130)이 선택적으로 도체화될 수도 있다.
본 발명의 일 실시예에 따르면, 제1 연결부(130b) 및 제2 연결부(130c) 중 어느 하나는 소스 영역이 되고, 다른 하나는 드레인 영역이 될 수 있다. 소스 영역은 소스 전극(161)과 연결되는 소스 연결부 역할을 한다. 드레인 영역은 드레인 전극(162)과 연결되는 드레인 연결부 역할을 한다.
도면에 도시된 제1 연결부(130b)와 제2 연결부(130c)는 설명의 편의를 위하여 구별된 것일 뿐, 제1 연결부(130b)와 제2 연결부(130c)는 서로 바뀔 수도 있다. 본 발명의 일 실시예에 따르면, 제1 연결부(130b)가 소스 영역이 되고, 제2 연결부(130c)가 드레인 영역이 될 수 있다. 또한, 제1 연결부(130b)가 드레인 영역이 되고, 제2 연결부(130c)가 소스 영역이 될 수도 있다.
본 발명의 일 실시예에 따르면, 제1 연결부(130b)가 소스 전극 역할을 할 수도 있고, 드레인 전극 역할을 할 수도 있다. 또한, 제2 연결부(130c)가 드레인 전극 역할을 할 수도 있고, 소스 전극 역할을 할 수도 있다.
본 발명의 일 실시예에 따르면, 보조 전극(140)은 채널부(130a)의 일부 영역과 중첩한다.
본 발명의 일 실시예에 따르면, 보조 전극(140)은 제1 보조 전극(141) 및 제2 보조 전극(142)을 포함할 수 있다. 제1 보조 전극(141)과 제2 보조 전극(142)은 채널부(130a)과 중첩할 수 있다. 제1 보조 전극(141) 및 제2 보조 전극(142)은 채널부(130a)과 중첩하는 영역에서 서로 이격되어 배치된다.
본 발명의 일 실시예에 따르면, 보조 전극(140)은 게이트 전극(150)의 가장자리와 중첩한다. 일반적으로 가장자리는 어떤 구성 요소의 테두리를 의미한다. 경우에 따라, 가장자리는 어떤 구성 요소의 테두리 및 테두리와 인접한 영역을 함께 포함하는 의미로도 사용될 수 있다. 본 발명의 일 실시예에 있어서, 가장자리는 어떤 구성 요소의 테두리를 지칭하는 것으로 정의한다.
본 발명의 일 실시예에 따르면, 보조 전극(140)은 게이트 전극(150)의 테두리 중 적어도 일부와 중첩한다.
도 1 및 도 2를 참조하면, 보조 전극(140)은 게이트 전극(150)과 중첩하지 않고 액트브층(130)과 중첩하는 부분을 포함한다. 또한, 도 1 및 도 2를 참조하면, 보조 전극(140)의 적어도 일부는 게이트 전극(150)과 중첩하는 영역 밖으로 연장될 수 있다.
도 1 및 도 2에서, 제1 보조 전극(141) 중 게이트 전극(150)의 외부로 연장된 부분 및 제2 보조 전극(142) 중 게이트 전극(150)의 외부로 연장된 부분이 보조 전극(140) 중 게이트 전극(150)과 중첩하지 않고 액트브층(130)과 중첩하는 부분에 해당될 수 있다.
본 발명의 일 실시예에 따르면, 보조 전극(140)은 액티브층(130)과 중첩되어, 보조 게이트 전극과 같은 역할을 할 수 있다.
보다 구체적으로, 보조 전극(140)은 액티브층(130) 중 채널부(130a)의 가장자리 및 가장자리 근처에 배치되어, 보조 게이트 전극과 같은 역할을 할 수 있다. 본 발명의 일 실시예에 따르면, 보조 전극(140)에는 게이트 온(ON) 전압과 유사한 전압이 인가될 수 있다. 예를 들어, 보조 전극(140)에는 박막 트랜지스터(100)의 문턱전압(Vth) 이상의 전압이 인가될 수 있다.
보조 전극(140)을 구성하는 제1 보조 전극(141) 및 제2 보조 전극(142)에 동일한 전압이 인가될 수 있다. 제1 보조 전극(141) 및 제2 보조 전극(142)에 공통적으로, 소스 전극(161) 보다 높은 전압이 인가될 수 있다.
본 발명의 일 실시예에 따르면, 보조 전극(140)에는 소스 전극(161) 보다 높은 전압이 인가될 수 있다. 보조 전극(140)에 인가되는 전압이 소스 전극(161)에 인가되는 전압보다 높은 경우 "V보조전극-VS > 0"이 되어, 보조 전극(140)에 게이트 온(ON) 전압이 인가된 것과 같은 효과가 발생될 수 있다. 이 경우, 보조 전극(140)은 하부 게이트 전극과 같은 역할을 할 수 있다. 또한, 보조 전극(140)과 게이트 전극(150)에 의해, 더블 게이트(double gate) 구조가 형성될 수 있다.
본 발명의 일 실시예에 따르면, 채널부(130a)와 제1 연결부(130b)의 경계부 및 채널부(130a)와 제2 연결부(130c)의 경계부 중 적어도 하나는 상기 보조 전극(140)과 중첩할 수 있다.
또한, 보조 전극(140)은, 채널부(130a)와 중첩하는 영역 밖으로 연장되어 제1 연결부(130b) 및 제2 연결부(130c) 중 적어도 하나와 중첩할 수 있다.
도 1 및 도 2를 참조하면, 제1 보조 전극(141)은 채널부(130a)와 제1 연결부(130b)의 경계부와 중첩한다. 보다 구체적으로, 도 1 및 도 2를 참조하면, 제1 보조 전극(141)은 채널부(130a), 채널부(130a)와 제1 연결부(130b)의 경계부 및 제1 연결부(130b)와 중첩한다.
도 1 및 도 2를 참조하면, 제2 보조 전극(142)은 채널부(130a)와 제2 연결부(130c)의 경계부와 중첩한다. 보다 구체적으로, 도 1 및 도 2를 참조하면, 제2 보조 전극(142)은 채널부(130a), 채널부(130a)와 제2 연결부(130c)의 경계부 및 제2 연결부(130c)와 중첩한다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 1 보조 전극(141)이 채널부(130a), 채널부(130a)와 제2 연결부(130c)의 경계부 및 제2 연결부(130c)와 중첩하고, 제2 보조 전극(142)이 채널부(130a), 채널부(130a)와 제1 연결부(130b)의 경계부 및 제1 연결부(130b)와 중첩할 수도 있다.
본 발명의 일 실시예에 따르면, 제1 보조 전극(141)과 제2 보조 전극(142)의 이격 거리(L1)에 의하여 유효 채널 길이가 정의될 수 있다. 본 발명의 일 실시예에 따르면, 제1 보조 전극(141)과 제2 보조 전극(142) 사이의 이격 거리(L1)가 유효 채널 길이가 될 수 있다.
포토리소그래피 기술 및 식각 기술의 향상에 의하여, 제1 보조 전극(141)과 제2 보조 전극(142)을 포함하는 보조 전극(140)이 매우 정교하게 패너닝될 수 있다. 따라서, 제1 보조 전극(141)의 폭(W1), 제2 보조 전극(142)의 폭(W2) 및 제1 보조 전극(141)과 제2 보조 전극(142) 사이의 이격 거리(L1)는 매우 정교하게 제어될 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)에 대한 선택적 도체화에 의하여 제1 연결부(130b) 및 제2 연결부(130c)가 형성되고, 도체화되지 않은 부분은 채널부(130a)가 된다. 따라서, 본 발명의 일 실시예에 따르면, 도체화에 의하여 채널부(130a) 영역이 정의된다. 예를 들어, 게이트 전극(150)을 마스크로 사용하는 도체화가 이루어지는 경우, 액티브층(130) 중 게이트 전극(150)과 중첩되는 영역은, 도체화되지 않은 채널부(130a)가 될 것이다.
그러나, 도체화 과정에서, 액티브층(130) 중 게이트 전극(150)과 중첩되는 영역도 도체화의 영향을 받는다. 예를 들어, 도체화를 위해 인가되는 플라즈마 처리, 드라이 에치 또는 도펀트를 이용한 도핑 과정에서 채널부(130a)가 될 영역의 일부가 영향을 받을 수 있다. 그 결과, 게이트 전극(150)과 중첩되는 영역으로 정의되는 채널부(130a)가 부분적으로 도체화될 수 있다. 예를 들어, 채널부(130a) 중 제1 연결부(130b) 또는 제2 연결부(130c)와 가까운 영역이 부분적으로 도체화될 수 있다. 그 결과, 유효 채널 길이 산정에 어려움이 생길 수 있다. 특히, 하나의 기판(110)에 복수개의 박막 트랜지스터가 배치되는 표시장치에 있어서, 박막 트랜지스터들의 유효 채널 길이가 동일하지 않고 서로 달라, 유효 채널 길이에 편차가 발생할 수 있다. 박막 트랜지스터들의 유효 채널 길이에 편차가 발생하는 경우, 박막 트랜지스터들의 특성에 차이가 생길 수 있다.
이하, 도 3 및 도 4를 참조하여, 도체화 및 유효 채널 길이의 편차에 대하여 보다 구체적으로 설명한다.
도 3은 도체화 방법을 설명하는 개략도이고, 도 4는 도체화 침투 깊이(ΔL)을 설명하는 개략도이다.
도 3을 참조하면, 게이트 전극(150)을 마스크로 하여, 액티브층(130)에 대한 선택적 도체화가 이루어질 수 있다. 예를 들어, 드라이 에치(dry etch), 플라즈마 처리 또는 도핑에 의하여 도체화가 이루어질 수 있다.
도 3에 도시된 방법에 따를 경우, 액티브층(130)에 대한 선택적 도체화에 의해, 제1 연결부(130b) 또는 제2 연결부(130c)이 형성되는 과정에서, 채널부(130a)가 부분적으로 도체화될 수 있다. 예를 들어, 채널부(130a) 중 제1 연결부(130b) 또는 제2 연결부(130c)와 인접한 영역이 도체화될 수 있다. 그런데, 도체화 과정에서, 채널부(130a)의 가장자리 및 그 인접 부분의 어느 영역까지 도체화가 되었는지 판단하는 것이 용이하지 않다.
도체화 과정에서 채널부(130a)가 도체화된 길이(length) 또는 거리를 도체화 침투 깊이(ΔL)라고 한다.
도 4는 도체화 침투 깊이(ΔL)을 설명하는 개략도이다.
도 4를 참조하면, 액티브층(130) 중 게이트 전극(150)과 중첩하는 채널부(130a)의 길이는 "Lideal"로 표시된다. 도 4의 "Lideal"은 이상적인 채널부(130a)의 길이라고 할 수 있다. 도 4에서, "LD"는 제1 연결부(130b) 또는 제2 연결부(130c)의 길이를 나타낸다.
액티브층(130)에 대한 선택적 도체화 과정에서 채널부(130a)의 일부가 도체화되며, 도체화된 영역은 채널의 역할을 하지 못한다. 도 4에서 채널부(130a) 중 도체화된 부분의 길이인 도체화 침투 깊이를 "ΔL"로 표시된다. 또한, 채널부(130a) 중 도체화되지 않고 유효하게 채널 역할을 할 수 있는 영역의 길이를 유효 채널 길이(Leff)라고 한다. 도체화 침투 깊이(ΔL)가 커지면 유효 채널 길이(Leff)가 작아진다.
박막 트랜지스터가 스위칭 역할을 하기 위해서는, 유효 채널 길이(Leff)가 소정의 값 이상으로 유지되어야 한다. 그런데, 채널부(130a)의 가장자리가 어느 정도 도체화되는지 판단하지 못하는 경우, 채널부(130a)의 길이를 설계하는데 어려움이 생긴다. 이러한 설계상의 오차를 고려할 때, 소정의 유효 채널 길이(Leff)을 확보하기 위해, 채널부(130a)의 길이를 크게 설계하여야 한다. 이 경우, 박막 트랜지스터의 크기가 커질 수 있으며, 소자의 소형화 및 집적화에 어려움이 발생할 수 있다.
본 발명의 일 실시예에 따르면, 채널부(130a)의 가장자리와 중첩하도록 보조 전극(140)이 배치된다. 본 발명의 일 실시예에 따르면, 보조 전극(140)에 소스 전극(161) 보다 높은 전압이 인가되기 때문에, 보조 전극(140)에 게이트 온(ON) 전압이 인가된 것과 같은 효과가 발생된다. 이 경우, 채널부(130a) 중 보조 전극(140)과 중첩하는 영역은 도체와 유사한 정도의 전도성을 가질 수 있다. 따라서, 보조 전극(140)과 채널부(130a)가 중첩되는 길이를, 실험적으로 얻어진 도체화 침투 깊이(ΔL) 보다 크게 형성하는 경우, 채널부(130a) 중 보조 전극(140)과 중첩하지 않는 영역, 예를 들어, 제1 보조 전극(141)과 제2 보조 전극(142) 사이의 영역은 모두 채널 역할을 할 수 있다. 그 결과, 유효 채널 길이(Leff)가 명확하게 정의될 수 있다.
본 발명의 일 실시예에 따르면, 제1 보조 전극(141)과 제2 보조 전극(142) 사이의 거리(L1)가 유효 채널 길이(Leff)가 된다. 이와 같이, 본 발명의 일 실시예에 따르면, 유효 채널 길이(Leff)가 명확하게 특정되기 때문에, 채널부(130a)의 길이를 결정하고 설계하는 것이 용이하다. 또한, 본 발명의 일 실시예에 따르면, 박막 트랜지스터(100)에 보조 전극(140)을 배치하여, 박막 트랜지스터(100)의 유효 채널 길이가 명확하게 정의되도록 함으로써, 박막 트랜지스터(100)의 성능 편차를 최소화할 수 있다.
본 발명의 일 실시예에 따르면, 유효 채널 길이(Leff) 확보를 위한, 보조 전극(140) 또는 제1 보조 전극(141)의 폭(W1)과 제2 보조 전극(142)의 폭(W2)은 도체화 침투 깊이(ΔL)에 의하여 결정될 수 있다. 도체화 침투 깊이(ΔL)는 채널부(130a)의 길이, 두께, 도체화 방법 등에 따라 달라질 수 있다.
본 발명의 일 실시예에 따르면, 보조 전극(140)과 채널부(130a)가 중첩하는 영역의 길이는 1.5㎛ 이상으로 설정될 수 있다. 보조 전극(140)이 채널부(130a)의 양쪽에 배치되는 경우를 고려하면, 보조 전극(140)과 채널부(130a)가 중첩하는 영역의 길이(OL1+OL2)는 3.0㎛ 이상의 범위로 설정될 수 있다. 보조 전극(140)과 채널부(130a)가 중첩하는 영역의 길이(OL1+OL2)가 3.0㎛ 이상로 설정되는 경우, 보조 전극(140)에 의해 도체화 침투 깊이(ΔL)가 커버될 수 있다. 예를 들어, 보조 전극(140)과 채널부(130a)가 중첩하는 영역의 길이는 1.5㎛ 내지 7㎛의 범위로 설정될 수 있고, 3.0㎛ 내지 7㎛의 범위로 설정될 수도 있다.
채널부(130a)의 어느 한쪽에서 도체화 침투 깊이(ΔL)는 약 1.5㎛ 정도가 될 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 제1 보조 전극(141)과 채널부(130a)의 중첩 거리(OL1)는 1.5㎛ 이상으로 설정될 수 있으며, 예를 들어, 1.5㎛ 내지 3.5㎛의 범위로 설정될 수 있다. 또한, 제2 보조 전극(142)과 채널부(130a)의 중첩 거리(OL2) 역시 1.5㎛ 내지 3.5㎛의 범위가 될 수 있다.
제조 공정상의 오차를 고려하여, 제1 보조 전극(141)의 일부 및 제2 보조 전극(142)의 일부는 채널부(130a)의 밖으로 돌출될 수 있다. 이와 같이, 제1 보조 전극(141)의 일부 및 제2 보조 전극(142)의 일부가 채널부(130a)의 밖으로 돌출되는 경우, 제1 보조 전극(141) 및 제2 보조 전극(142)은 채널부(130a)의 양쪽에서 도체화 침투 깊이(ΔL)를 안정적으로 커버할 수 있다. 이러한 제조 공정상의 오차를 고려하여, 제1 보조 전극(141)과 제2 보조 전극(412)은 각각 1.5㎛ 이상의 폭(W1, W2)을 가질 수 있다. 예를 들어, 제1 보조 전극(141)의 폭(W1)과 제2 보조 전극(142)의 폭(W2)은 각각 1.5㎛ 내지 4.0㎛의 범위를 가질 수 있다.
본 발명의 일 실시예에 따르면, 유효 채널 길이(Leff)는 2㎛ 이상, 또는 3㎛ 이상 또는 4㎛ 이상으로 설정될 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 제1 보조 전극(141)과 제2 보조 전극(142) 사이의 이격 거리(L1)는 2㎛ 이상으로 설정될 수 있다. 제1 보조 전극(141)과 제2 보조 전극(142) 사이의 이격 거리(L1)는 3㎛ 이상으로 설정될 수도 있고, 4㎛ 이상으로 설정될 수도 있다. 또한, 제1 보조 전극(141)과 제2 보조 전극(142) 사이의 이격 거리(L1)는 15㎛ 이하로 설정될 수 있고, 10㎛ 이하로 설정될 수도 있고, 7㎛ 이하로 설정될 수도 있고, 6㎛ 이하로 설정될 수도 있고, 5㎛ 이하로 설정될 수도 있다.
도 5는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다.
도 5를 참조하면, 액티브층(130)은 제1 산화물 반도체층(131) 및 제1 산화물 반도체층(131) 상의 제2 산화물 반도체층(132)을 포함할 수 있다.
제1 산화물 반도체층(131)은 제2 버퍼층(122) 상에 배치되며, 제2 산화물 반도체층(132)을 지지하는 지지층 역할을 할 수 있다. 제2 산화물 반도체층(132)는 메인 채널층 역할을 할 수 있다.
지지층 역할을 하는 제1 산화물 반도체층(131)은 우수한 막 안정성 및 기계적 안정성을 가질 수 있다. 제1 산화물 반도체층(131)은, 예를 들어, IGZO (InGaZnO)계, IGO(InGaO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제1 산화물 반도체층(131)이 만들어질 수 있다.
제2 산화물 반도체층(132)은, 예를 들어, IZO(InZnO)계, FIZO(FeInZnO)계, TO(SnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, ITZO (InSnZnO)계, FIGZO(FeInGaZnO)계 및 IO(InO)계 산화물 반도체 물질 중 적어도 하나에 의해 만들어질 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 산화물 반도체층(132)이 만들어질 수 있다.
도 5를 참조하면, 게이트 절연막(155)은 패터닝될 수 있다. 게이트 절연막(155)은, 예를 들어, 게이트 전극(150)에 대응되는 형상으로 패터닝될 수 있다.
보조 전극(140)은 기판(110)과 액티브층(130) 사이에 배치된다.
본 발명의 다른 일 실시예에 따르면, 보조 전극(140)은 게이트 전극(150)과 중첩하는 영역 및 게이트 전극과 중첩하지 않는 영역을 포함할 수 있다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다.
도 6을 참조하면, 게이트 절연막(155)이 패턴화되지 않고, 액티브층(130)의 상면 전체를 커버한다. 또한, 게이트 절연막(155)은 기판(110)의 상부 전체를 커버할 수 있다.
게이트 절연막(155)이 패턴화되지 않고 액티브층(130)의 상면 전체를 커버하는 경우, 도펀트를 이용하는 도핑에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다. 그 결과, 게이트 절연막(155)이 패턴화되지 않더라도 액티브층(130)의 도체화에 의한, 제1 연결부(130b) 및 제2 연결부(130c)가 형성될 수 있다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다.
도 7을 참조하면, 액티브층(130)은 제1 산화물 반도체층(131) 및 제1 산화물 반도체층(131) 상의 제2 산화물 반도체층(132)을 포함할 수 있다. 또한, 게이트 절연막(155)은 패턴화되지 않고, 액티브층(130)의 상면 전체를 커버할 수 있다. 게이트 절연막(155)은 기판(110)의 상부 전체를 커버할 수도 있다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 단면도이다.
도 8을 참조하면, 보조 전극(140)은 제1 보조 전극(141)만을 포함할 수도 있다. 제1 보조 전극(141)은 채널부(130a)의 어느 한쪽 가장지리와 중첩한다. 도 8에서, 제1 보조 전극(141)이 보조 전극(140)이 된다.
도 8을 참조하면, 제1 보조 전극(141)은 채널부(130a), 채널부(130a)와 제1 연결부(130b)의 경계부 및 제1 연결부(130b)와 중첩한다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 보조 전극(141)은 채널부(130a), 채널부(130a)와 제2 연결부(130c)의 경계부 및 제2 연결부(130c)와 중첩할 수도 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 보조 전극(141)과 채널부(130a)의 중첩 거리는 1.5㎛ 내지 3.5㎛의 범위가 될 수 있다.
제조 공정상의 오차를 고려하여, 제1 보조 전극(141)의 일부는 채널부(130a)의 밖으로 돌출될 수 있다. 제조 공정상의 오차를 고려하여, 제1 보조 전극(141) 은 1.5㎛ 내지 4.0㎛의 폭을 가질 수 있다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(600)의 단면도이다.
도 9를 참조하면, 차광층(120)이 소스 전극(161)과 연결될 수 있다. 차광층(120)이 소스 전극(161)과 연결됨으로써, 차광층(120)이 플로우팅(floating) 상태일 때와 비교하여, 박막 트랜지스터(600)의 전기적 안정성이 향상될 수 있다.
본 발명의 또 다른 일 실시예에 있어서, 플로우팅(floating) 상태는 어떤 구성요소가 다른 구성요소와 전기적으로 연결되지 않은 상태를 의미한다. 본 발명의 일 실시예에서, 차광층(120)이 플로우팅(floating) 상태라는 것은, 차광층(120)이 다른 구성요소와 전기적으로 연결되지 않고, 전기적으로 고립된 상태를 의미한다.
차광층(120)이 플로우팅(floating) 상태인 경우, 차광층(120)은 다른 구성요소에 의하여 형성된 전계에 영향을 받을 수 있다. 이 경우, 차광층(120)은 대전(electrical charge)될 수 있으며, 정전유도(electrostatic induction)될 수 있다. 이와 같이, 차광층(120)이 대전되거나 정전유도 되는 경우, 차광층(120)이 박막 트랜지스터(600)의 다른 구성요소에 전기적 영향을 가할 수 있어, 박막 트랜지스터(600)의 전기적 안정성이 저하된다.
따라서, 본 발명의 또 다른 일 실시예에 따르면, 차광층(120)이 소스 전극(161)과 연결되도록 함으로써, 차광층(120)에 의한 전기적 불안정성이 최소화 되도록 할 수 있다.
도 10은 비교예에 따른 박막 트랜지스터의 문턱전압 변화 그래프이고, 도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 문턱전압 변화 그래프이다.
비교예에 따른 박막 트랜지스터는 보조 전극(140)을 포함하지 않는다.
도 10 및 11은 각각, 하나의 마더 글래스(mother glass)에 형성된 9개의 박막 트랜지스터들에 대하여 측정된 문턱전압 그래프들을 표시하고 있다.
보다 구체적으로, 실시예로, 하나의 마더 글래스(mother glass) 상에 인듐(In), 갈륨(Ga) 및 아연(Zn)이 4:1:4의 비(원자수 비율)로 혼합되어 이루어진 산화물 반도체층(130) 및 제1 보조 전극(141) 및 제2 보조 전극(142)을 포함하며, 도 1 및 2의 구조를 갖는 9개의 박막 트랜지스터(100)을 제조한 후, 이들의 문턱전압(Vth)을 측정하여 도 11에 도시하였다.
비교예로, 하나의 마더 글래스(mother glass) 상에, 제1 보조 전극(141) 및 제2 보조 전극(142)을 포함하지 않는 9개의 박막 트랜지스터을 제조한 후, 이들의 문턱전압(Vth)을 측정하여, 도 10에 도시하였다.
문턱전압(Vth) 측정을 위해, -20V 에서 +20V 범위의 게이트 전압(VGS)을 인가하면서, 비교예 및 실시예에 따른 박막 트랜지스터들의 드레인 전류(IDS)를 측정하였다. 소스 전극(130)과 드레인 전극(140) 사이에는 20V의 전압이 인가되었다. 비교예 및 실시예에 대하여 각각 9개의 문턱전압(Vth)이 측정되었다.
도 10을 참조하면, 비교예에 따른 박막 트랜지스터들의 문턱전압(Vth)의 산포가 크다는 것을 확인할 수 있다. 비교예에 따른 박막 트랜지스터는 문턱전압(Vth)의 균일도가 낮아, 구동 안정성이 낮으며, 제품의 신뢰성이 낮다.
반면, 도 11을 참조하면, 실시예에 따른 박막 트랜지스터들의 문턱전압(Vth)의 산포가 매우 작다는 것을 확인할 수 있다. 실시예에 따른 박막 트랜지스터는 문턱전압(Vth)의 균일도가 높아, 우수한 구동 안정성 및 신뢰성을 갖는다.
도 12는 본 발명의 또 다른 일 실시예에 따른 표시장치(700)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(700)는, 도 12에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.
표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다.
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다. 게이트 드라이버(320)는 본 발명의 실시예들에 따른 트랜지스터들(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다.
도 13은 도 12의 어느 한 화소(P)에 대한 회로도이고, 도 14는 도 12의 화소(P)에 대한 평면도이고, 도 15는 도 14의 II-II'를 따라 자른 단면도이다.
도 13의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(700)의 화소(P)에 대한 등가 회로도이다.
화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
도 13의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다.
본 발명의 또 다른 일 실시예에 따른 표시장치(700)는 본 발명의 실시예들에 따른 트랜지스터들(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다. 제1 박막 트랜지스터(TR1) 또는 제2 박막 트랜지스터(TR2)로, 본 발명의 실시예들에 따른 트랜지스터들(100, 200, 300, 400, 500, 600) 중 어느 하나가 사용될 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 14 및 도 15를 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 기판(110) 상에 배치된다.
기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
기판(110) 상에 차광층(120)이 배치된다. 차광층(120)은 외부로부터 입사되는 광을 차단하여 액티브층(A1, A2)을 보호할 수 있다.
차광층(120) 상에 제1 버퍼층(121)이 배치된다. 제1 버퍼층(121)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(A1, A2)을 보호한다.
제1 버퍼층(121) 상에 제1 보조 전극(141) 및 제2 보조 전극(142)이 배치된다. 제1 보조 전극(141) 및 제2 보조 전극(142)이 보조 전극을 구성한다. 제1 보조 전극(141) 및 제2 보조 전극(142)은 도전성을 갖는다.
제1 보조 전극(141) 및 제2 보조 전극(142) 상에 제2 버퍼층(122)이 배치된다. 제2 버퍼층(122)은 절연성을 가지며, 보조 전극과 액티브층(130)을 상호 절연시킨다.
제2 버퍼층(122) 상에 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)이 배치된다.
액티브층(A1, A2)은 산화물 반도체 물질을 포함한다. 본 발명의 또 다른 일 실시예에 따르면, 액티브층(A1, A2)은 산화물 반도체 물질로 이루어진 산화물 반도체층이다.
액티브층(A1, A2) 상에 게이트 절연막(155)이 배치된다. 게이트 절연막(155)은 절연성을 가지며, 액티브층(A1, A2)과 게이트 전극(G1, G2)을 이격시킨다. 도 15에 패터닝된 게이트 절연막(155)이 도시되어 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 게이트 절연막(155)은 패터닝되지 않을 수도 있다.
게이트 절연막(155) 상에 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)이 배치된다.
제1 박막 트랜지스터(TR1)의 게이트 전극(G1)은 제1 박막 트랜지스터(TR1)의 액티브층(A1)과 적어도 일부와 중첩한다. 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 적어도 일부와 중첩한다.
게이트 전극(G1, G2)은 또한, 제1 보조 전극(141) 및 제2 보조 전극(142)과 적어도 일부 중첩한다.
도 14 및 도 15를 참조하면, 게이트 전극(G1, G2)과 동일층에 제1 커패시터(C1)의 제1 커패시터 전극(C11)이 배치된다. 게이트 전극(G1, G2)과 제1 커패시터 전극(C11)은 동일 재료를 이용하는 동일 공정에 의해 함께 만들어질 수 있다.
게이트 전극(G1, G2) 및 제1 커패시터 전극(C11) 상에 층간 절연막(170)이 배치된다.
층간 절연막(170) 상에 소스 전극(S1, S2) 및 드레인 전극(D1, D2)이 배치된다. 본 발명의 일 실시예에 따르면, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 서로 바뀔 수 있다. 따라서, 소스 전극(S1, S2)은 드레인 전극(D1, D2)이 될 수 있고, 드레인 전극(D1, 2)은 소스 전극(S1, S2)이 될 수도 있다.
또한, 층간 절연막(170) 상에 데이터 라인(DL)과 구동 전원 라인(PL)이 배치된다. 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 데이터 라인(DL)과 일체로 형성될 수 있다. 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 구동 전원 라인(PL)과 일체로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 드레인 전극(D1)은 서로 이격되어 각각 제1 박막 트랜지스터(TR1)의 액티브층(A1)과 연결된다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인 전극(D2)은 서로 이격되어 각각 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 연결된다.
구체적으로, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 제1 콘택홀(H1)을 통하여 액티브층(A1)의 소스 영역과 접촉한다.
제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제2 콘택홀(H2)을 통하여 액티브층(A1)의 드레인 영역과 접촉하고, 제3 콘택홀(H3)을 통하여 제1 커패시터(C1)의 제1 커패시터 전극(C11)과 연결된다.
제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 층간 절연막(170) 상으로 연장되어, 그 일부가 제1 커패시터(C1)의 제2 커패시터 전극(C12) 역할을 한다. 제1 커패시터 전극(C11)과 제2 커패시터 전극(C12)이 중첩되어 제1 커패시터(C1)가 형성된다.
제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제4 콘택홀(H4)을 통하여 액티브층(A2)의 소스 영역과 접촉한다.
제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 제5 콘택홀(H5)을 통하여 액티브층(A2)의 드레인 영역과 접촉한다.
제1 박막 트랜지스터(TR1)는 액티브층(A1), 제1 및 제2 보조 전극(141, 142), 게이트 전극(G1), 소스 전극(S1) 및 드레인 전극(D1)을 포함하며, 화소 구동부(PDC)로 인가되는 데이터 전압(Vdata)을 제어하는 스위칭 트랜지스터 역할을 한다.
제2 박막 트랜지스터(TR2)는 액티브층(A2), 제1 및 제2 보조 전극(141, 142), 게이트 전극(G2), 소스 전극(S2) 및 드레인 전극(D2)을 포함하며, 표시 소자(710)로 인가되는 구동 전압(Vdd)을 제어하는 구동 트랜지스터 역할을 한다.
소스 전극(S1, S2), 드레인 전극(D1, D2), 데이터 라인(DL) 및 구동 전원 라인(PL) 상에 보호층(175)이 배치된다. 보호층(175)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
보호층(175) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 보호층(175)에 형성된 제6 콘택홀(H6)을 통하여, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결된다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 15에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
도 16는 본 발명의 또 다른 일 실시예에 따른 표시장치(800)의 화소(P)에 대한 회로도이다.
도 16는 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 16에 도시된 표시장치(800)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 16을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 표시장치(800)는 본 발명의 실시예들에 따른 트랜지스터들(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다.
도 17은 본 발명의 또 다른 일 실시예에 따른 표시장치(900)의 화소에 대한 회로도이다.
도 17에 도시된 표시장치(900)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 17의 화소(P)는 도 16의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 17의 화소 구동부(PDC)는 도 16의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
도 17을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 표시장치(900)는 본 발명의 실시예들에 따른 트랜지스터들(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 베이스 기판 120: 차광층
130: 액티브층 140: 보조 전극
141: 제1 보조 전극 142: 제2 보조 전극
155: 게이트 절연막 150: 게이트 전극
161: 소스 전극 162: 드레인 전극
170: 층간 절연막 175: 보호층

Claims (19)

  1. 보조 전극;
    상기 보조 전극과 이격되어 상기 보조 전극과 적어도 일부 중첩하는 액티브층; 및
    상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극;을 포함하고,
    상기 보조 전극의 적어도 일부는 상기 게이트 전극의 적어도 일부와 중첩하고,
    상기 액티브층은 상기 보조 전극과 상기 게이트 전극 사이에 배치되며,
    상기 액티브층은,
    상기 게이트 전극과 중첩하는 채널부;
    상기 채널부의 일측에 배치된 제1 연결부; 및
    상기 제1 연결부와 이격되어 상기 채널부의 타측에 배치된 제2 연결부;를 포함하고,
    상기 보조 전극은 상기 채널부의 일부 영역과 중첩하고,
    상기 채널부는 상기 게이트 전극과 중첩하고 상기 보조 전극과 중첩하지 않는 부분을 포함하는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 보조 전극은 상기 게이트 전극의 가장자리와 중첩하는, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 보조 전극은 상기 게이트 전극과 중첩하지 않고, 상기 액트브층과 중첩하는 부분을 포함하는, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 보조 전극의 적어도 일부는 상기 게이트 전극과 중첩하는 영역 밖으로 연장된, 박막 트래지스터.
  5. 제1항에 있어서,
    서로 이격되어, 상기 액티브층과 각각 연결된 소스 전극 및 드레인 전극을 포함하며,
    상기 보조 전극에 상기 소스 전극보다 높은 전압이 인가되도록 구성된, 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 채널부와 상기 제1 연결부의 경계부 및 상기 채널부와 상기 제2 연결부의 경계부 중 적어도 하나는 상기 보조 전극과 중첩하는, 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 보조 전극은, 상기 채널부와 중첩하는 영역 밖으로 연장되어 상기 제1 연결부 및 상기 제2 연결부 중 적어도 하나와 중첩하는, 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 보조 전극은 제1 보조 전극 및 제2 보조 전극을 포함하며,
    상기 제1 보조 전극 및 상기 제2 보조 전극은 상기 채널부와 중첩하는 영역에서 서로 이격되어 있는, 박막 트랜지스터.
  9. 제8항에 있어서,
    상기 제1 보조 전극 및 상기 제2 보조 전극에 동일한 전압이 인가되는, 박막 트랜지스터.
  10. 제8항에 있어서,
    상기 제1 보조 전극은 상기 채널부, 상기 채널부와 상기 제1 연결부의 경계부 및 상기 제1 연결부와 중첩하는, 박막 트랜지스터.
  11. 제8항에 있어서,
    상기 제2 보조 전극은 상기 채널부, 상기 채널부와 상기 제2 연결부의 경계부 및 상기 제2 연결부와 중첩하는, 박막 트랜지스터.
  12. 제8항에 있어서,
    상기 제1 보조 전극과 상기 제2 보조 전극의 이격 거리는 유효 채널 길이를 정의하는, 박막 트랜지스터.
  13. 제1항에 있어서,
    상기 보조 전극과 상기 채널부가 중첩하는 영역의 길이는 1.5㎛ 이상인 박막 트랜지스터.
  14. 제8항에 있어서,
    상기 제1 보조 전극과 상기 채널부의 중첩 거리 및 상기 제2 보조 전극과 상기 채널부의 중첩 거리는 각각 1.5㎛ 이상인, 박막 트랜지스터.
  15. 제8항에 있어서,
    상기 제1 보조 전극과 상기 제2 보조 전극은 각각 1.5㎛ 이상의 폭을 갖는, 박막 트랜지스터.
  16. 제8항에 있어서,
    상기 제1 보조 전극과 상기 제2 보조 전극 사이의 이격 거리는 2㎛ 이상인, 박막 트랜지스터.
  17. 제1항에 있어서,
    상기 액티브층은 산화물 반도체 물질을 포함하는, 박막 트랜지스터.
  18. 제1항에 있어서,
    상기 액티브층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;을 포함하는, 박막 트랜지스터.
  19. 제1항 내지 제18항 중 어느 한 항에 따른 박막 트랜지스터를 포함하는, 표시장치.
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KR100425858B1 (ko) 1998-07-30 2004-08-09 엘지.필립스 엘시디 주식회사 박막트랜지스터및그제조방법
US6215130B1 (en) 1998-08-20 2001-04-10 Lucent Technologies Inc. Thin film transistors
WO2011013523A1 (en) * 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2015182000A1 (en) 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device
KR102329267B1 (ko) * 2014-09-29 2021-11-22 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법
US9806197B1 (en) 2016-07-13 2017-10-31 Innolux Corporation Display device having back gate electrodes
KR20200089794A (ko) * 2019-01-17 2020-07-28 삼성디스플레이 주식회사 표시 장치와 그의 제조 방법

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