KR20230034840A - 박막 트랜지스터 및 이를 포함하는 표시장치 - Google Patents

박막 트랜지스터 및 이를 포함하는 표시장치 Download PDF

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Abstract

본 발명의 일 실시예는, 액티브층, 상기 액티브층 상의 금속 산화물층, 상기 금속 산화물층 상의 게이트 절연막 및 상기 게이트 절연막 상의 게이트 전극을 포함하고, 상기 금속 산화물층은 상기 액티브층과 상기 게이트 절연막 사이에 배치되어, 상기 액티브층 및 상기 게이트 절연막과 접촉, 박막 트랜지스터 및 이를 포함하는 표시장치를 제공한다.

Description

박막 트랜지스터 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명의 일 실시예는 박막 트랜지스터 및 이를 포함하는 표시장치에 대한 것이다.
박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
이 중, 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 가질 수 있기 때문에 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터에 비하여 안정성과 전자 이동도가 떨어지는 단점을 가지고 있다.
최근, 표시장치가 고품질 및 고해상도화 됨에 따라, 표시장치에 많은 박막 트랜지스터가 배치된다. 표시장치의 박막 트랜지스터의 구동일 불안정하거나, 박막 트랜지스터의 품질이 불균일한 경우 표시 품질이 저하될 수 있다. 따라서, 박막 트랜지스터가 우수한 안정성을 가지며, 균일한 품질을 가지는 것이 필요하다.
본 발명의 일 실시예는, 우수한 안정성 및 우수한 품질 균일 특성을 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예는 박막 트랜지스터의 액티브층 표면에 금속 산화물층을 배치함으로써, 박막 트랜지스터의 안정성 및 품질 균일성을 향상시킬 수 있는 방법을 제공하고자 한다. 특히 전이 금속에 의하여 금속 산화물층을 형성하고자 한다.
본 발명의 일 실시예는, 상기와 같은 우수한 안정성을 갖는 박막 트랜지스터를 포함하는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 액티브층, 상기 액티브층 상의 금속 산화물층, 상기 금속 산화물층 상의 게이트 절연막, 및 상기 게이트 절연막 상의 게이트 전극을 포함하고, 상기 금속 산화물층은 상기 액티브층과 상기 게이트 절연막 사이에 배치되어, 상기 액티브층 및 상기 게이트 절연막과 접촉하는 박막 트랜지스터를 제공한다.
상기 금속 산화물층은 1 내지 3nm 두께를 가질 수 있다.
상기 금속 산화물층은 알루미늄(Al), 티타늄(Ti), 탄탈럼(Ta), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 루비듐(Rb), 세슘(Cs), 마그네슘(Mg), 칼슘(Ca), 스트론듐(Sr), 란타넘(La) 및 팔라듐(Pd) 중 적어도 하나를 포함할 수 있다.
상기 금속 산화물층은 상기 액티브층 상면의 적어도 일부를 커버할 수 있다.
상기 금속 산화물층은 상기 액티브층 상면 및 측면을 커버할 수 있다.
상기 액티브층은 채널부, 제1 연결부 및 제2 연결부를 포함하고, 상기 금속 산화물층은 상기 채널부와 상기 게이트 절연막 사이에 배치될 수 있다.
상기 금속 산화물층은 상기 제1 연결부 및 상기 제2 연결부 상에 배치되지 않을 수 있다.
상기 박막 트랜지스터는, 상기 액티브층과 전기적으로 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 액티브층과 전기적으로 연결된 드레인 전극을 포함하며, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는 상기 금속 산화물층 및 상기 액티브층과 MIS(metal insulator semiconductor) 접촉(contact)할 수 있다.
상기 박막 트랜지스터는, 서로 이격되어 상기 액티브층과 전기적으로 연결된 소스 전극 및 드레인 전극을 포함하며, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는, 상기 금속 산화물층에 형성된 콘택홀을 통하여 및 상기 액티브층과 접촉(contact)할 수 있다.
상기 박막 트랜지스터는, 상기 제1 연결부 및 상기 제2 연결부와 중첩하는 금속 산화물층 상에 배치된 금속층을 더 포함할 수 있다.
상기 금속층은 4 내지 50nm의 두께를 가질 수 있다.
상기 액티브층은 금속 산화물 반도체 물질을 포함할 수 있다.
상기 액티브층은, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함하며, 상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층보다 큰 이동도를 가질 수 있다.
상기 액티브층은 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함할 수 있다.
본 발명의 다른 일 실시예는, 상기의 박막 트랜지스터를 포함하는, 표시장치를 제공한다.
본 발명의 일 실시예에 따르면, 액티브층 표면에 얇은 두께를 갖는 금속 산화물층이 배치됨으로써, 액티브층이 효과적으로 보호되어, 박막 트랜지스터가 우수한 안정성을 가질 수 있다.
본 발명의 일 실시예에 따르면, 액티브층 표면에 얇은 두께를 갖는 금속 산화물층이 배치됨으로써, 박막 트랜지스터의 안정성이 향상되어 품질 편차가 감소될 수 있다. 그 결과, 박막 트랜지스터들이 균일한 품질을 가질 수 있다.
또한, 본 발명의 일 실시예에 따르면, 금속 산화물층은 게이트 절연막 또는 다른 절연층의 수소가 액티브층에 영향을 미치는 것을 방지하는 역할을 할 수 있다. 구체적으로, 금속 산화물층은 차단층(blocking layer) 역할을 할 수 있다. 산화물 반도체층이 수소를 차단함에 따라, 액티브층 채널부에 도체화 침투 깊이(ΔL)가 확장되는 것을 방지할 수 있다. 그 결과, 채널부 설계시 공정 오차가 방지될 수 있고, 채널부의 길이를 짧게 설계하더라도, 박막 트랜지스터가 우수한 구동 특성을 유지할 수 있다.
금속 산화물층에 포함된 금속에 의하여 액티브층에서 일부 산소 결함(oxygen vacancy)이 발생될 수 있기 때문에, 액티브층에 캐리어가 공급되는 효과가 발생될 수 있다. 그 결과, 액티브층의 이동도가 향상될 수도 있다.
본 발명의 일 실시예에 다른 표시장치는 상기와 같은 우수한 안정성 및 우수한 품질 균일 특성을 갖는 박막 트랜지스터를 포함하여, 우수한 표시 품질 및 표시 품질의 균일성을 가질 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2a 및 2b는 각각 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 10은 도 10의 어느 한 화소에 대한 회로도이다.
도 11은 도 10의 화소에 대한 평면도이다.
도 12는 도 11의 I-I'를 따라 자른 단면도이다.
도 13은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, "~ 후에", "~ 에 이어서", "~ 다음에", "~ 전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시예에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 연결부와 소스 전극을 구별하고 드레인 연결부와 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 연결부가 소스 전극이 될 수 있고, 드레인 연결부가 드레인 전극이 될 수 있다. 또한, 소스 연결부가 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 액티브층(130), 금속 산화물층(145), 게이트 절연막(140) 및 게이트 전극(150)을 포함한다.
도 1을 참조하면, 액티브층(130)은 기판(110)상에 배치된다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
기판(110) 상에 광차단층(115)이 배치될 수 있다.
광차단층(115)은 외부로부터 입사되는 광을 차단하여, 박막 트랜지스터(TFT)를 보호할 수 있다. 광차단층(115)은 광차단 특성을 갖는 재료로 만들어질 수 있다. 본 발명의 일 실시예에 따르면, 광차단층(115)은 전기 전도성을 가질 수 있다.
광차단층(115)은 소스 전극(161) 및 드레인 전극(162) 중 어느 하나와 전기적으로 연결될 수 있다. 또한, 광차단층(115)은 게이트 전극(150)과 전기적으로 연결될 수도 있다.
광차단층(115) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 절연 물질로 만들어질 수 있다. 예를 들어, 버퍼층(120)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물과 같은 절연 물질 중 적어도 하나를 포함할 수 있다. 버퍼층(120)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
버퍼층(120)은 공기 및 수분을 차단하여 액티브층(130)을 보호할 수 있다. 또한, 버퍼층(120)에 의해 광차단층(115)이 배치된 기판(110) 상부의 표면이 균일해질 수 있다.
도 1을 참조하면, 박막 트랜지스터(100)의 액티브층(130)은 버퍼층(120) 상에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 반도체 물질에 의하여 형성될 수 있다. 액티브층(130)은, 예를 들어, 산화물 반도체 물질을 포함할 수 있다.
산화물 반도체 물질은, 예를 들어, IZO(InZnO)계 산화물 반도체 물질, IGO(InGaO)계 산화물 반도체 물질, ITO(InSnO)계 산화물 반도체 물질, IGZO (InGaZnO)계 산화물 반도체 물질, IGZTO (InGaZnSnO)계 산화물 반도체 물질, GZTO(GaZnSnO)계 산화물 반도체 물질, GZO(GaZnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질로 액티브층(130)이 만들어질 수도 있다.
액티브층(130)은 채널부(130n), 제1 연결부(130a) 및 제2 연결부(130b)를 포함할 수 있다. 제1 연결부(130a)는 채널부(130n)의 일측과 연결되고, 제2 연결부(130b)는 채널부(130n)의 타측과 연결된다.
채널부(130n)는 게이트 전극(150)과 중첩한다.
제1 연결부(130a) 및 제2 연결부(130b)는 반도체 물질로 이루어진 액티브층(130)의 선택적 도체화에 의하여 형성될 수 있다. 예를 들어, 게이트 전극(150)을 마스크로 하는 도핑(doping)에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다. 그 결과, 제1 연결부(130a) 및 제2 연결부(130b)가 형성될 수 있다. 예를 들어, 도펀트를 이용하는 이온 도핑에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다.
그러나, 본 발명의 일 실시예에 이에 한정되는 것은 아니며, 게이트 절연막(140)을 패터닝하는 과정에서 액티브층(130)이 선택적으로 도체화될 수도 있다. 예를 들어, 건식 식각 과정에서 액티브층(130)이 선택적으로 도체화될 수도 있다.
제1 연결부(130a) 및 제2 연결부(130b)는 채널부(130n)에 비하여 우수한 전기 전도성을 가진다. 따라서, 제1 연결부(130a) 및 제2 연결부(130b)는 각각 배선 역할을 할 수 있다.
도 1을 참조하면, 액티브층(130) 상에 금속 산화물층(145)이 배치된다. 또한, 금속 산화물층(145) 상에 게이트 절연막(140)이 배치되고, 게이트 절연막(140) 상에 게이트 전극(150)이 배치될 수 있다. 금속 산화물층(145)은 액티브층(130)과 게이트 절연막(140) 사이에 배치되어, 액티브층(130) 및 게이트 절연막(140)과 접촉할 수 있다.
도 1을 참조하면, 금속 산화물층(145)은 액티브층(130)과 게이트 전극(150) 사이에 배치될 수 있다.
금속 산화물층(145)은 금속을 포함한다. 금속 산화물층(145)은 액티브층(130)과 다른 종류의 금속을 포함할 수 있다. 금속 산화물층(145)은 전이금속을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 금속 산화물층(145)은 알루미늄(Al), 티타늄(Ti), 탄탈럼(Ta), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 루비듐(Rb), 세슘(Cs), 마그네슘(Mg), 칼슘(Ca), 스트론듐(Sr), 란타넘(La) 및 팔라듐(Pd) 중 적어도 하나를 포함할 수 있다. 금속 산화물층(145)은, 특히, 알루미늄(Al), 티타늄(Ti) 및 탄탈럼(Ta) 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 금속 산화물층(145)은 액티브층(130)을 보호하는 역할을 할 수 있다. 금속 산화물층(145)은 액티브층(130)의 적어도 일부를 커버할 수 있다.
도 1을 참조하면, 금속 산화물층(145)은 액티브층(130)의 상면 및 측면을 커버할 수 있다. 본 발명의 일 실시예에 따르면, 액티브층(130)의 상면은 액티브층(130)의 표면 중 게이트 전극(150)을 향하는 방향의 표면을 지칭하고, 액티브층(130)의 하면은 액티브층(130)의 표면 중 기판(110)을 향하는 방향의 표면을 지칭한다. 액티브층(130)의 측면은 액티브층(130)의 상면과 하면 사이의 표면을 지칭한다. 금속 산화물층(145)은 액티브층(130)의 상면 및 측면과 접촉하여 액티브층(130)을 보호할 수 있다.
금속 산화물층(145)은 액티브층(130)의 상면 및 측면 뿐 아니라, 버퍼층(120)의 상부로 연장되어 배치될 수 있다. 금속 산화물층(145)은 패터팅될 수도 있고, 패터닝 되지 않을 수도 있다. 금속 산화물층(145)이 패터팅되어, 액티브층(130)과 액티브층(130)의 주변 영역만을 커버할 수도 있다. 또한, 금속 산화물층(145)은 기판(110) 상부의 전체 면에 걸쳐 배치될 수도 있다.
본 발명의 일 실시예에 따르면, 금속 산화물층(145)은 게이트 절연막(140)을 보완하는 역할을 할 수도 있다. 따라서, 금속 산화물층(145)을 게이트 절연막(140)의 내부층(inter GI layer)라고도 할 수 있다. 여기서, GI는 게이트 절연막(140)을 의미한다.
액티브층(130)을 보호하고, 동시에, 액티브층(130)의 전기적 특성을 손상시키지 않기 위하여, 금속 산화물층(145)은 매우 얇은 두께를 가질 수 있다. 예를 들어, 금속 산화물층(145)은 1 내지 3nm 두께를 가질 수 있다. 본 발명의 일 실시예에 따르면, 적어도, 액티브층(130)의 채널부(130n) 상에서 금속 산화물층(145)은 1 내지 3nm 두께를 가질 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130) 상부의 전체 영역에서 금속 산화물층(145)은 1 내지 3nm 두께를 가질 수 있다. 또한, 기판(110) 상부의 전체 영역에서 금속 산화물층(145)은 1 내지 3nm 두께를 가질 수 있다.
본 발명의 일 실시예에 따르면, 1 내지 3nm 정도의 두께를 갖는 금속 산화물층(145)은 ALD(atomic layer deposition) 또는 PECVD(plasma-enhanced chemical vapor deposition) 방법에 의하여 형성될 수 있다. ALD 또는 PECVD 방법에 의하여, 금속을 증착(deposit)함으로써, 금속이 산화되어 금속 산화물층(145)이 형성될 수 있다.
비록 얇은 두께를 가지지만, 금속 산화물층(145)은 외부로부터 유입되는 수소(H), 산소(O2) 또는 수분(H2O)를 차단하여, 액티브층(130)을 보호할 수 있다. 특히, 금속 산화물층(145)은 게이트 절연막(140) 또는 다른 절연층의 수소(H)가 액티브층(130)으로 침투하여 액티브층(130)에 영향을 미치는 것을 방지할 수 있다. 금속 산화물층(145)은 차단층(blocking layer) 역할을 할 수 있다.
게이트 절연막(140)과 함께 금속 산화물층(145)이 수소를 효율적으로 차단함에 따라, 액티브층(130)의 채널부(130n)에서 도체화 침투 깊이(ΔL)가 불필요하게 확장되는 것이 방지될 수 있다. 그 결과, 액티브층(130) 및 채널부(130n) 설계 및 제조 과정에서 공정 오차가 방지될 수 있다. 그에 따라, 채널부(130n)를 필요 이상으로 길게 설계할 필요가 없으며, 채널부(130n)가 필요한 만큼 짧게 설계되더라도, 박막 트랜지스터(100)가 우수한 구동 특성을 유지할 수 있다.
본 발명의 일 실시에예 따르면, 금속 산화물층(145)에 포함된 금속에 의하여 액티브층(130)에서 산소 결함(oxygen vacancy)이 일부 발생될 수 있다. 따라서, 금속 산화물층(145)에 의해 액티브층(130)의 채널부(130n)에 캐리어가 공급되는 효과가 발생될 수 있으며, 그 결과, 액티브층(130)의 이동도가 향상될 수 있다.
또한, 금속 산화물층(145)에 포함된 금속에 의하여 액티브층(130)에 캐리어가 공급되는 효과가 발생될 수 있다. 따라서, 이온 도핑 또는 건식 식각과 같은 액티브층(130)에 대한 선택적 도체화 과정에서, 도체화가 효율적으로 이루어질 수 있다. 그 결과, 제1 연결부(130a) 및 제2 연결부(130b)가 용이하게 형성될 수 있다.
금속 산화물층(145) 상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. 게이트 절연막(140)은 채널부(130n)를 보호한다.
도 1을 참조하면, 게이트 절연막(140)은 기판(110)의 상부 전체를 커버할 수도 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 게이트 절연막(140)은 패터닝될 수도 있다(도 2a 및 2b 참조).
게이트 전극(150)은 게이트 절연막(140) 상에 배치된다. 게이트 전극(150)은 액티브층(130)과 이격되어, 액티브층(130)과 적어도 일부 중첩한다. 게이트 전극(150)의 적어도 일부는 액티브층(130)의 채널부(130n)와 중첩한다.
게이트 전극(150)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(150)은 각각 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 전극(150) 상에 층간 절연막(170)이 배치될 수 있다. 층간 절연막(170)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 층간 절연막(170)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
층간 절연막(170) 상에 소스 전극(161) 및 드레인 전극(162)이 배치될 수 있다. 소스 전극(161)은 콘택홀을 통하여 액티브층과 접촉한다. 드레인 전극(162)은 소스 전극(161)과 이격되어 액티브층(130)과 접촉한다. 또한, 소스 전극(161)은 콘택홀을 통하여 액티브층(130) 하부의 광차단층(115)과 연결될 수 있다.
소스 전극(161) 및 드레인 전극(162)은 도전성 물질로 만들어질 수 있다. 본 발명의 일 실시예에서, 소스 전극(161)과 드레인 전극(162)은 편의를 위해 구별한 것이다. 따라서, 소스 전극(161)과 드레인 전극(162)이 서로 바뀔 수도 있다.
본 발명의 일 실시예에 따르면, 소스 전극(161) 및 드레인 전극(162) 중 적어도 하나는, 금속 산화물층(145) 및 액티브층(130)과 MIS(metal insulator semiconductor) 접촉(contact)할 수 있다.
구체적으로, 소스 전극(161), 금속 산화물층(145) 및 액티브층(130) 사이에 MIS(metal insulator semiconductor) 접촉이 이루어질 수 있다. 그 결과, 금속 산화물층(145)을 사이에 두고 소스 전극(161)과 액티브층(130)이 직접 접촉하지 않더라도, 소스 전극(161)과 액티브층(130) 사이의 전기적 연결이 이루어질 수 있다.
또한, 드레인 전극(162), 금속 산화물층(145) 및 액티브층(130) 사이에 MIS 접촉이 이루어질 수 있다. 그 결과, 금속 산화물층(145)을 사이에 두고 드레인 전극(162)과 액티브층(130)이 직접 접촉하지 않더라도, 드레인 전극(162)과 액티브층(130) 사이의 전기적 연결이 이루어질 수 있다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 소스 전극(161) 및 드레인 전극(162)이 각각 액티브층(130)과 직접 접촉할 수도 있다. 예를 들어, 금속 산화물층(145)에 콘택홀을 형성하여, 소스 전극(161)과 드레인 전극(162)이 각각 액티브층(130)과 직접 접촉하도록 할 수도 있다.
도 2a 및 도 2b는 각각 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(201, 202)의 단면도이다. 이하, 중복을 피하기 위하여, 이미 설명된 구성 요소에 대한 설명은 생략된다.
도 2a를 참조하면, 게이트 절연막(140)이 패터닝될 수 있다. 구체적으로, 게이트 절연막(140)은 게이트 전극(150)에 대응되는 형태로 패터닝될 수 있다.
게이트 절연막(140)이 패터닝되는 과정에서 액티브층(130)이 선택적으로 도체화되어 제1 연결부(130a) 및 제2 연결부(130b)가 형성될 수 있다. 그러나, 본 발명의 다른 일 실시예가 이에 한정되는 것은 아니며, 이온 도핑 또는 알려진 다른 방법에 의하여 액티브층(130)이 선택적으로 도체화되어, 제1 연결부(130a) 및 제2 연결부(130b)가 형성될 수도 있다.
도 2a를 참조하면, 금속 산화물층(145)은 액티브층(130)의 상면 및 측면에서 연장되어 버퍼층(120)의 상부로 확장되어 배치될 수 있다.
또한, 도 2a를 참조하면, 소스 전극(161)은, 층간 절연막(170) 및 금속 산화물층(145)에 형성된 콘택홀을 통하여 액티브층(130)과 접촉할 수 있다. 드레인 전극(162)은, 층간 절연막(170) 및 금속 산화물층(145)에 형성된 다른 콘택홀을 통하여 액티브층(130)과 접촉할 수 있다.
도 2b를 참조하면, 채널부(130n)의 상부를 제외한 다른 영역에서 금속 산화물층(145)이 제거될 수도 있다. 금속 산화물층(145)은 액티브층(130)의 채널부(130n)와 게이트 절연막(145) 사이에 배치될 수 있다.
도 2b에 따른 박막 트랜지스터(202)에서는, 도 2a에 따른 박막 트랜지스터(201)과 달리, 제1 연결부(130a) 및 제2 연결부(130b) 상에 금속 산화물층(145)이 배치되지 않을 수 있다. 이 경우, 제1 연결부(130a) 및 제2 연결부(130b)에 대한 도체화가 보다 용이하게 이루어질 수 있다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다.
도 3을 참조하면, 액티브층(130)은 제1 산화물 반도체층(131) 및 제1 산화물 반도체층(131) 상의 제2 산화물 반도체층(132)을 포함할 수 있다.
제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)은 동일한 반도체 물질을 포함할 수도 있고, 서로 다른 반도체 물질을 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)은 제2 산화물 반도체층(132)을 지지하는 역할을 할 수 있다. 따라서, 제1 산화물 반도체층(131)을 지지층이라고 할 수 있다.
제1 산화물 반도체층(131)은 우수한 안정성을 갖는 산화물 반도체 물질로 만들어질 수 있다. 예를 들어, 제1 산화물 반도체층(131)은 IGZO(InGaZnO)계 산화물 반도체 물질[Ga 농도 > In 농도], GZO(GaZnO)계 산화물 반도체 물질,IGO(InGaO)계 산화물 반도체 물질 및 GZTO(GaZnSnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(132)은 우수한 이동도 특성을 가질 수 있다. 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)보다 큰 이동도를 가질 수 있다. 제2 산화물 반도체층(132)은 메인 채널층 역할을 할 수 있다.
제2 산화물 반도체층(132)은, 예를 들어, IGZO(InGaZnO)계 산화물 반도체 물질, IZO(InZnO)계 산화물 반도체 물질, IGZTO(InGaZnSnO)계 산화물 반도체 물질, ITZO(InSnZnO)계 산화물 반도체 물질, FIZO (FeInZnO)계 산화물 반도체 물질, ZnO계 산화물 반도체 물질, SIZO (SiInZnO)계 산화물 반도체 물질 및 ZnON(Zn-Oxynitride)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
도 3에 도시된 바와 같이, 액티브층(130)이 2개의 층으로 이루어진 구조를 바이 레이어(bi-layer) 구조 라고도 한다. 도 3에 도시된 액티브층(130) 적층 구조은, 본 명세서에 기재된 다른 박막 트랜지스터들에도 적용될 수 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 액티브층(130)이 3개 또는 그 이상의 층으로 이루어질 수도 있다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다.
도 4를 참조하면, 액티브층(130)이 제3 산화물 반도체층(133)을 더 포함할 수도 있다. 구체적으로, 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 액티브층(130)은 제2 산화물 반도체층(132) 상의 제3 산화물 반도체층(133)을 포함할 수 있다. 제3 산화물 반도체층(133)은 액티브층(130)의 계면 안정성을 향상시키는 역할을 할 수 있다. 제3 산화물 반도체층(133)은 우수한 안정성을 갖는 산화물 반도체 물질에 의하여 만들어질 수 있다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 단면도이다.
도 5를 참조하면, 금속 산화물층(145) 상에 금속층(155, 156)이 배치될 수 있다. 구체적으로, 제1 연결부(130a) 및 제2 연결부(130b)와 중첩하는 금속 산화물층(145) 상에 금속층(155, 156)이 배치될 수 있다.
금속층(155, 156)은 금속 산화물층(145)과 동일한 금속을 포함할 수 있다. 또한, 금속층(155, 156)은 금속 산화물층(145)과 다른 종류의 금속을 포함할 수도 있다.
본 발명의 또 다른 일 실시예에 따르면, 금속층(155, 156)은 금속 산화물층(145)과 일체로 형성될 수도 있다. 예를 들어, 금속을 이용하여 기판(110) 상의 전체면에 금속으로 된 층을 형성한 후, 패터닝하여 얇은 두께를 갖는 금속 산화물층(145) 및 금속 산화물층(145)보다 큰 두께를 갖는 금속층(155, 156)이 형성되도록 할 수 있다. 이 때, 금속으로 된 층의 하부는 액티브층(130)을 부분적으로 환원시키면서 자신은 산화되어 금속 산화물층이 될 수 있다. 예를 들어, 두꺼운 금속층의 하부는 액티브층(130)과 접촉하여, 액티브층(130)을 환원시키면서 산화될 수 있다. 그 결과, 하부의 금속 산화물층(145)과 상부의 금속층(155, 156)이 구별되도록 형성될 수 있다.
금속층(155, 156)은 금속 산화물층(145) 형성 후 별도의 공정에 의하여 형성될 수도 있다. 예를 들어, 금속 산화물층(145) 형성 후, 환원성 금속을 이용하여 금속층(155, 156)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 금속층(155, 156)은 4 내지 50nm의 두께를 가질 수 있다. 이러한 두께를 갖는 금속층(155, 156)은 배선 역할을 할 수 있고, 소스 전극(161) 및 드레인 전극(162)과 접촉하는 접촉 패드 역할을 할 수도 있다.
본 발명의 일 실시예에 따르면, 금속층(155, 156)은 환원성을 가질 수 있다. 금속층(155, 156)은 액티브층(130)을 선택적으로 환원시킬 수 있다. 그 결과, 액티브층(130)이 선택적으로 환원되어, 도체에 가까운 전기 전도성을 갖는 제1 연결부(130a) 및 제2 연결부(130b)가 형성될 수 있다.
금속층(155, 156)은 금속 산화물층(145)과 같이 알루미늄(Al), 티타늄(Ti) 및 탄탈럼(Ta) 중 적어도 하나를 포함할 수 있다. 또한, 금속층(155, 156)은 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 루비듐(Rb), 세슘(Cs), 마그네슘(Mg), 칼슘(Ca), 스트론듐(Sr), 란타넘(La) 및 팔라듐(Pd)에서 선택된 적어도 하나의 금속을 포함할 수도 있다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(600)의 단면도이다.
도 6을 참조하면, 게이트 절연막(140)이 패터닝될 수 있다. 구체적으로, 게이트 절연막(140)은 게이트 전극(150)에 대응되는 형태로 패터닝될 수 있다. 게이트 절연막(140)의 패터닝은 이미 설명되었으므로, 중복을 피하기 위하여 게이트 절연막(140)의 패터닝에 대한 설명은 생략된다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(700)의 단면도이다.
도 7을 참조하면, 액티브층(130)은 제1 산화물 반도체층(131) 및 제1 산화물 반도체층(131) 상의 제2 산화물 반도체층(132)을 포함할 수 있다.
제1 산화물 반도체층(131)은 우수한 안정성을 갖는 산화물 반도체 물질로 만들어질 수 있다. 제2 산화물 반도체층(132)은 우수한 이동도 특성을 가질 수 있다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(800)의 단면도이다.
도 8을 참조하면, 액티브층(130)은 제2 산화물 반도체층(132) 상의 제3 산화물 반도체층(133)을 포함할 수 있다.
제3 산화물 반도체층(133)은 액티브층(130)의 계면 안정성을 향상시키는 역할을 할 수 있다. 제3 산화물 반도체층(133)은 우수한 안정성을 갖는 산화물 반도체 물질에 의하여 만들어질 수 있다.
이하, 상기 설명된 박막 트랜지스터(100, 201, 202, 300, 400, 500, 600, 700, 800)를 포함하는 표시장치를 상세히 설명한다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치(900)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(900)는, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함할 수 있다.
표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 표시패널(310)에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 표시패널(310)에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 10은 도 9의 어느 한 화소(P)에 대한 회로도이고, 도 11은 도 10의 화소(P)에 대한 평면도이고, 도 12은 도 11의 I-I'를 따라 자른 단면도이다.
도 10의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(900)의 화소(P)에 대한 등가 회로도이다.
화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
도 10의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극과 소스 전극 사이에 형성된 스토리지 커패시터(Cst)에 충전된다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 11 및 도 12을 참조하면, 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 스토리지 커패시터(Cst)는 기판(110) 상에 배치된다.
상기 설명된 박막 트랜지스터(100, 201, 202, 300, 400, 500, 600, 700, 800)의 박막 트랜지스터(TFT)는 표시장치(900)의 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2) 중 적어도 하나에 적용될 수 있다.
기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
도 11 및 도 12을 참조하면, 기판(110) 상에 광차단층(115)이 배치될 수 있다.
광차단층(115)은 광차단 특성을 가질 수 있다. 광차단층(115)은 외부로부터 입사되는 광을 차단하여 액티브층(A2)을 보호할 수 있다.
광차단층(115) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(A1, A2)을 보호한다.
버퍼층(120) 상에 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)이 배치된다. 액티브층(A1, A2)은, 예를 들어, 산화물 반도체 물질을 포함할 수 있다.
액티브층(A1, A2) 상에 금속 산화물층(145)이 배치된다. 금속 산화물층(145)은 알루미늄(Al), 티타늄(Ti) 및 탄탈럼(Ta) 중 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 금속 산화물층(145)은 액티브층(130)을 보호하는 역할을 할 수 있다.
금속 산화물층(145)은 액티브층(130)의 상면 및 측면을 커버할 수 있다. 금속 산화물층(145)은 게이트 절연막(140)을 보완하는 역할을 할 수 있다.
금속 산화물층(145)은 액티브층(130)의 상면 및 측면 뿐 아니라, 버퍼층(120)의 상부로 연장되어 배치될 수 있다. 금속 산화물층(145)은 패터팅될 수도 있고, 패터닝 되지 않을 수도 있다.
금속 산화물층(145) 게이트 절연막(140)이 배치된다.
게이트 절연막(140) 상에 게이트 전극(G1, G2) 및 게이트 라인(GL)이 배치된다. 제1 박막 트랜지스터(TR1)의 게이트 전극(G1)은 게이트 라인(GL)과 일체로 형성되어, 게이트 라인(GL)으로부터 연장된 구조를 가질 수 있다.
또한, 게이트 절연막(140) 상에 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)이 배치될 수 있다. 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제2 콘택홀(H2)를 통하여, 제1 박막 트랜지스터(TR1)의 액티브층(A1)과 연결될 수 있다.
제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 게이트 전극(G1, G2)과 동일 물질로 이루어질 수 있다.
게이트 절연막(140) 상에 제1 커패시터 전극(CE1)이 배치된다. 제1 커패시터 전극(CE1)은 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)과 일체로 이루어질 수 있다. 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)이 연장되어, 제1 커패시터 전극(CE1)이 될 수 있다.
또한, 제1 커패시터 전극(CE1)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 일체로 이루어질 수 있다. 제1 커패시터 전극(CE1)이 연장되어 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)이 될 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 드레인 전극(D1), 제1 커패시터 전극(CE1) 및 2 박막 트랜지스터(TR2)의 게이트 전극(G2)이 일체로 이루어질 수 있다.
게이트 전극(G1, G2), 제1 박막 트랜지스터(TR1)의 드레인 전극(D1) 및 제1 커패시터 전극(CE1) 상에 층간 절연막(170)이 배치된다. 층간 절연막(170)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
층간 절연막(170) 상에 데이터 라인(DL), 구동 전원 라인(PL), 소스 전극(S1, S2), 제2 박막 트랜지스터(TR2)의 드레인 전극(D2) 및 제2 커패시터 전극(CE2)이 배치될 수 있다.
제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 데이터 라인(DL)과 일체로 이루어질 수 있다. 데이터 라인(DL)의 일부가 연장되어 제1 박막 트랜지스터(TR1)의 소스 전극(S1)이 될 수 있다.
제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 제1 콘택홀(H1)을 통하여 제1 박막 트랜지스터(TR1)의 액티브층(A1)과 연결될 수 있다.
제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 구동 전원 라인(PL)과 일체로 이루어질 수 있다. 구동 전원 라인(PL)의 일부가 연장되어 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)이 될 수 있다.
제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 제6 콘택홀(H6)을 통하여 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 연결될 수 있다.
제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제5 콘택홀(H5)을 통하여 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 연결될 수 있다.
제2 박막 트랜지스터(TR2)의 소스 전극(S2)이 연장되어 제2 커패시터 전극(CE2)이 형성될 수 있다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)이 연장되어 제2 커패시터 전극(CE2)은 일체로 이루어질 수 있다.
또한, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제4 콘택홀(H4)을 통하여 제2 박막 트랜지스터(TR2) 하부의 광차단층(115)과 연결될 수 있다. 이 경우, 광차단층(115)에 제2 박막 트랜지스터(TR2)의 소스 전극(S2)에 인가되는 전압과 동일한 전압이 인가될 수 있다.
제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결된 광차단층(115)은 커패시터 전극 역할을 할 수도 있다.
본 발명의 또 다른 일 실시예에 따르면, 서로 중첩하는 제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE2)에 의하여 스토리지 커패시터(Cst)가 형성된다. 또한, 서로 중첩하는 제1 커패시터 전극(CE1)과 광차단층(115)에 의하여 추가적인 커패시터가 형성될 수 있다.
데이터 라인(DL), 구동 전원 라인(PL), 소스 전극(S1, S2), 제2 박막 트랜지스터(TR2)의 드레인 전극(D2) 및 제2 커패시터 전극(CE2) 상에 평탄화층(175)이 배치된다.
평탄화층(175)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(175) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 평탄화층(175)에 형성된 제3 콘택홀(H3)을 통하여, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결될 수 있다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 12에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
도 13은 본 발명의 또 다른 일 실시예에 따른 표시장치(1000)의 어느 한 화소(P)에 대한 회로도이다.
도 13은 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 13에 도시된 표시장치(1000)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터) 및 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(센싱 트랜지스터)를 포함할 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극으로 전송한다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(Cst)가 위치한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 스토리지 커패시터(Cst)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극과 소스 전극 사이에 형성된 스토리지 커패시터(Cst)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치(1100)의 어느 한 화소에 대한 회로도이다.
도 14에 도시된 표시장치(1100)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 14의 화소(P)는 도 13의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 14의 화소 구동부(PDC)는 도 13의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(Cst)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
도 15은 본 발명의 또 다른 일 실시예에 따른 표시장치(1200)의 화소에 대한 회로도이다.
도 15의 표시장치(1200)는 액정 표시장치이다.
도 15에 도시된 표시장치(1200)의 화소(P)는, 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 액정 커패시터(Clc)를 포함한다. 액정 커패시터(Clc)는 표시 소자에 해당된다.
화소 구동부(PDC)는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TR), 박막 트랜지스터(TR)와 공통 전극(372) 사이에 접속된 스토리지 커패시터(Cst)를 포함한다. 액정 커패시터(Clc)는 박막 트랜지스터(TR)의 화소 전극(371)과 공통 전극(372) 사이에서, 스토리지 커패시터(Cst)와 병렬로 접속된다.
액정 커패시터(Clc)는 박막 트랜지스터(TR)를 통해 화소 전극(371)에 공급된 데이터 신호와, 공통 전극(372)에 공급된 공통 전압(Vcom)과의 차전압을 충전하고, 충전된 전압에 따라 액정을 구동하여 광투과량을 제어한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다.
본 발명의 또 다른 일 실시예에 따른 표시장치(1200)의 박막 트랜지스터(TR)로 도 1 내지 도 8에 도시된 박막 트랜지스터들(100, 201, 202, 300, 400, 500, 600, 700, 800) 중 어느 하나가 적용될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 베이스 기판 120: 버퍼층
115, 116: 광차단층 130: 액티브층
130n: 채널부 131: 제1 연결부
132: 제2 연결부 140: 게이트 절연막
145: 금속 산화물층 150: 게이트 전극
710: 표시 소자 711: 제1 전극
712: 유기 발광층 713: 제2 전극

Claims (15)

  1. 액티브층;
    상기 액티브층 상의 금속 산화물층;
    상기 금속 산화물층 상의 게이트 절연막; 및
    상기 게이트 절연막 상의 게이트 전극;을 포함하고,
    상기 금속 산화물층은 상기 액티브층과 상기 게이트 절연막 사이에 배치되어, 상기 액티브층 및 상기 게이트 절연막과 접촉하는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 금속 산화물층은 1 내지 3nm 두께를 갖는, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 금속 산화물층은 알루미늄(Al), 티타늄(Ti), 탄탈럼(Ta), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 루비듐(Rb), 세슘(Cs), 마그네슘(Mg), 칼슘(Ca), 스트론듐(Sr), 란타넘(La) 및 팔라듐(Pd) 중 적어도 하나를 포함하는, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 금속 산화물층은 상기 액티브층 상면의 적어도 일부를 커버하는, 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 금속 산화물층은 상기 액티브층 상면 및 측면을 커버하는, 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 액티브층은 채널부, 제1 연결부 및 제2 연결부를 포함하고,
    상기 금속 산화물층은 상기 채널부와 상기 게이트 절연막 사이에 배치된, 박막 트랜지스터.
  7. 제6항에 있어서,
    상기 금속 산화물층은 상기 제1 연결부 및 상기 제2 연결부 상에 배치되지 않은, 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 액티브층과 전기적으로 연결된 소스 전극; 및
    상기 소스 전극과 이격되어 상기 액티브층과 전기적으로 연결된 드레인 전극을 포함하며,
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는, 상기 금속 산화물층 및 상기 액티브층과 MIS(metal insulator semiconductor) 접촉(contact)하는, 박막 트랜지스터.
  9. 제1항에 있어서,
    서로 이격되어 상기 액티브층과 전기적으로 연결된 소스 전극 및 드레인 전극을 포함하며,
    상기 소스 전극 및 상기 드레인 전극 중 적어도 하나는, 상기 금속 산화물층에 형성된 콘택홀을 통하여 및 상기 액티브층과 접촉(contact)하는, 박막 트랜지스터.
  10. 제6항에 있어서,
    상기 제1 연결부 및 상기 제2 연결부와 중첩하는 금속 산화물층 상에 배치된 금속층을 더 포함하는, 박막 트랜지스터.
  11. 제10항에 있어서,
    상기 금속층은 4 내지 50nm의 두께를 갖는, 박막 트랜지스터.
  12. 제1항에 있어서,
    상기 액티브층은 금속 산화물 반도체 물질을 포함하는, 박막 트랜지스터.
  13. 제1항에 있어서,
    상기 액티브층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;을 포함하며,
    상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층보다 큰 이동도를 갖는, 박막 트랜지스터.
  14. 제13항에 있어서,
    상기 액티브층은, 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함하는, 박막 트랜지스터.
  15. 제1항 내지 제14항 중 어느 한 항의 박막 트랜지스터를 포함하는, 표시장치.
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