KR20230034845A - 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 - Google Patents
박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 Download PDFInfo
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Abstract
본 발명의 일 실시예는, 액티브층의 상부에 배치되고 액티브층과 적어도 일부분 중첩하는 금속층, 액티브층의 상부로 이격되고 액티브층과 적어도 일부분 중첩하는 게이트 전극, 및 액티브층 및 게이트 전극 사이의 게이트 절연막을 포함하고, 액티브층은 채널부, 채널부의 일측에 접촉하는 제1 연결부 및 채널부의 타측에 접촉하는 제2 연결부를 포함하고, 금속층은 제1 연결부의 상면에 접촉하는 제1 금속층 및 제2 연결부의 상면에 접촉하는 제2 금속층을 포함하는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치에 대한 것이다.
Description
본 발명은 박막 트랜지스터 및 이를 포함하는 표시장치에 관한 것이다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 표시장치를 구현하는 데도 유리하다.
표시장치의 구동 박막 트랜지스터로 사용되는 박막 트랜지스터는, 계조(gray scale) 표현을 위해 큰 s-팩터(s-factor)를 가지는 것이 유리하다. 따라서, 표시장치의 구동 소자로 사용되는 박막 트랜지스터가 큰 s-팩터(s-factor)를 가지도록 하는 연구가 필요하다.
이에 본 발명의 발명자들은 위에서 언급한 문제점들을 인식하고, 구동 박막 트랜지스터의 s-팩터(s-factor) 향상을 위한 여러 실험을 하였다. 여러 실험을 통하여 박막 트랜지스터의 s-팩터(s-factor)가 개선되고, 개선된 박막 트랜지스터와, 이를 포함하는 표시 장치 및 박막 트랜지스터의 제조방법을 발명하였다.
본 발명의 일 실시예에는, 액티브층에 도펀트 도핑이 되어 s-팩터가 상향된 구동 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예에는, 게이트 전극의 공정 오차에 상관없이, 이온 주입 공정으로 액티브층의 도체화부를 형성하여, 박막 트랜지스터의 불량 확률을 감소시키고자 한다.
본 발명의 일 실시예에는, 액티브층이 수소에 의해 도체화되어 박막 트랜지스터의 전기적 특성이 열화되는 것을 방지할 수 있는 구동 박막 트랜지스터, 이의 제조 방법 및 표시장치를 제공하고자 한다.
본 발명의 또 다른 일 실시예는 큰 s-팩터를 갖는 구동 박막 트랜지스터를 포함하여, 우수한 계조(gray scale) 표현 능력을 갖는 표시장치를 제공하고자 한다.
본 발명에 따른 박막 트랜지스터는 액티브층의 상부에 배치되고, 액티브층과 적어도 일부분 중첩하는 금속층, 액티브층의 상부로 이격되고, 액티브층과 적어도 일부분 중첩하는 게이트 전극, 및 액티브층 및 게이트 전극 사이의 게이트 절연막을 포함하고, 액티브층은 채널부, 채널부의 일측에 접촉하는 제1 연결부, 및 채널부의 타측에 접촉하는 제2 연결부를 포함하고, 금속층은 제1 연결부의 상면에 접촉하는 제1 금속층, 및 제2 연결부의 상면에 접촉하는 제2 금속층을 포함할 수 있다.
본 발명에 따른 표시 장치는 전술한 박막 트랜지스터를 포함한다.
본 발명에 따른 박막 트랜지스터의 제조방법은 기판 상에 광차단층을 형성하는 단계, 광차단층을 커버하도록 버퍼층을 형성하는 단계, 버퍼층 상에 액티브층을 형성하는 단계, 액티브층 상에 금속층을 형성하는 단계, 액티브층 및 금속층을 패터닝하는 단계, 액티브층 상에 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 게이트 전극을 형성하는 단계, 및 액티브층에 도펀트 주입을 하는 단계를 포함한다.
위에서 언급된 과제의 해결 수단 이외의 본 발명의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, s-팩터가 개선될 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 금속층의 형성 중에, 액티브층의 채널부에 몰리브덴을 이온주입할(Mo) 수 있고, 액티브층의 채널부에 이온 주입된 몰리브덴(Mo)은 억셉터와 같이 기능하여, 액티브층 내에서 캐리어가 감소하고, s-팩터가 향상되어 전압대비 전류 변화율이 감소할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 액티브층에 인접하여 위치하는 무기막으로부터 발생하는 액티브층의 수소 도체화를 방지하거나 최소화할 수 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1는 본 발명의 실시예에 따른 박막 트랜지스터의 평면도이다.
도 2는 도 1의 선 I-I'의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 5a 내지 도 5d는 본 발명의 게이트 전극의 공정 오차에 의한 액티브층의 연결부의 형성 영역을 설명하기 위한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 표시장치의 개략도이다.
도 7은 도 6의 어느 한 화소(P)에 대한 회로도이고, 도 8는 도 7의 화소(P)에 대한 평면도이고, 도 9는 도 8의 III-III'를 따라 자른 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 11는 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 2는 도 1의 선 I-I'의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 5a 내지 도 5d는 본 발명의 게이트 전극의 공정 오차에 의한 액티브층의 연결부의 형성 영역을 설명하기 위한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 표시장치의 개략도이다.
도 7은 도 6의 어느 한 화소(P)에 대한 회로도이고, 도 8는 도 7의 화소(P)에 대한 평면도이고, 도 9는 도 8의 III-III'를 따라 자른 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 11는 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 발명 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 발명에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓일 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, "~ 후에", "~ 에 이어서", "~ 다음에", "~ 전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시예에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 연결부와 소스 전극을 구별하고 드레인 연결부와 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 연결부가 소스 전극이 될 수 있고, 드레인 연결부가 드레인 전극이 될 수 있다. 또한, 소스 연결부가 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터의 평면도이고, 도 2는 도 1의 선 I-I'의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터(100)는 기판(110) 상에 배치된 광차단층(250), 광차단층(250) 상의 버퍼층(120), 버퍼층(120) 상의 액티브층(130), 액티브층(130)의 제1 연결부(130a)와 중첩하는 제1 금속층(145a)과 제2 연결부(130b)와 중첩하는 제2 금속층(145b), 제1 금속층(145a) 및 제2 금속층(145b)과 액티브층(130) 상의 게이트 절연막(140), 게이트 절연막(140) 상의 게이트 전극(150), 액티브층(130) 및 게이트 전극(150)을 커버하는 층간 절연막(160)을 포함한다.
기판(110)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판, 플라스틱 기판, 또는 실리콘 웨이퍼 기판일 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
광차단층(250)은 기판(110) 상에 배치될 수 있다. 광차단층(250)은 액티브층(130)의 채널부(130n)와 중첩한다.
광차단층(250)은 광차단 특성 또는 광반사 특성을 갖는 재료로 만들어질 수 있다. 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 및 은(Ag) 등의 금속 또는 그들의 합금으로 이루어진 단일막 또는 다층막일 수 있으나, 이에 한정되지않고 당업계에 공지된 다양한 재료로 구현될 수 있다.
광차단층(250)은 제1 광차단층(251) 및 제1 광차단층(251) 상의 제2 광차단층(252)을 포함할 수 있다. 광차단층(250)은 외부로부터 입사되는 광을 차단하여, 액티브층(130)를 보호할 수 있다. 광차단층(250)은 기판(110) 전면(whole surface)에 배치되는 것이 아니고, 박막 트랜지스터(100)와 중첩하는 적어도 일부분에만 배치되도록 구성될 수 있다.
본 발명의 일 실시예에 따르면, 광차단층(250)은 몰리브덴(Mo) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 또한, 제1 광차단층(251) 및 제2 광차단층(252) 각각은 몰리브덴(Mo) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다.
예를 들면, 제1 광차단층(251)은 몰리브덴(Mo)을 포함하고, 제2 광차단층(252)은 티타늄(Ti)을 포함할 수 있다.
광차단층(250)이 티타늄을 포함하여 구성되는 경우, 버퍼층(120) 및 게이트 절연막(140)과 같은 무기막층에서 확산되는 수소에 의한 박막 트랜지스터(100)의 전기적 특성에 대한 영향성을 줄이거나, 최소화할 수 있다.
버퍼층(120)은 광차단층(250) 및 기판(110) 상에 배치될 수 있다.
본 발명의 실시에에 따르면, 버퍼층(120)은 실리콘 산화막(SiOx), 실리콘 질화막(SiN), 및 실리콘 산질화막(SiON) 중 하나 이상의 무기막이 적층된 다중막으로 형성될 수 있다. 버퍼층(120)은 게이트 전극(150)을 보호한다. 따라서, 후술하는 액티브층(130)을 포함하는 박막 트랜지스터(100)의 다른 구성 요소들이 버퍼층(120) 상에 배치될 수 있다.
액티브층(130)은 버퍼층(120) 상에 배치될 수 있다.
액티브층(130)은 광차단층(250) 및 게이트 전극(150)과 중첩하도록 배치될 수 있다. 액티브층(130)은 채널부(130n), 제1 연결부(130a) 및 제2 연결부(130b)를 포함할 수 있다. 제1 연결부(130a)는 채널부(130n)의 일측과 접촉하고, 제2 연결부(130b)는 채널부(130n)의 타측과 접촉한다.
제1 연결부(130a) 및 제2 연결부(130b)는 액티브층(130)에 대한 선택적 도체화에 의하여 형성될 수 있다. 제1 연결부(130a) 및 제2 연결부(130b)를 도체화부라고도 할 수 있다.
예를 들어, 제1 연결부(130a) 및 제2 연결부(130b)는 액티브층(130)의 상부로 이격된 게이트 전극(150)을 일종의 마스크 패턴으로 이용하여 이온 주입 공정을 수행하여 도펀트를 주입하여 형성될 수 있다. 액티브층(130)의 제1 연결부(130a) 및 제2 연결부(130b)에 도펀트의 이온 주입 공정이 수행되는 경우, 제1 연결부(130a) 및 제2 연결부(130b)는 게이트 전극(150)에 의해 마스킹되는 채널부(130n)을 제외한 선택적 도체화에 의해 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제1 연결부(130a) 및 제2 연결부(130b)를 도체화하는 도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다.
액티브층(130) 상에 금속층(145a, 145b)이 배치될 수 있다. 금속층(145a, 145b)은 액티브층(130)과 적어도 일부 중첩할 수 있다. 금속층(145a, 145b)은 제1 연결부(130a)의 상면에 접촉하는 제1 금속층(145a) 및 제2 연결부(130b)의 상면에 접촉하는 제2 금속층(145b)을 포함할 수 있다.
구체적으로, 제1 금속층(145a), 제2 금속층(145b)은 액티브층(130) 상부에 배치될 수 있다. 보다 구체적으로, 제1 금속층(145a), 제2 금속층(145b)은 액티브층(130)의 제1 연결부(130a) 및 제2 연결부(130b)와 중첩하도록 형성될 수 있고, 제1 금속층(145a), 제2 금속층(145b)은 액티브층(130)의 제1 연결부(130a) 및 제2 연결부(130b)와 중첩하도록 배치될 수 있다. 제1 금속층(145a) 및 제2 금속층(145b)은 몰리브덴(Mo) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제1 금속층(145a), 제2 금속층(145b)은 몰리브덴(Mo) 또는 몰리브덴(Mo) 합금을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제1 금속층(145a), 제2 금속층(145b)이 몰리브덴(Mo)을 포함하는 경우 액티브층(130)의 채널부(130n)는 제1 금속층(145a), 제2 금속층(145b)을 형성하기 위한 공정 중에 유입되는 몰리브덴(Mo)의 이온 도핑 효과로 박막 트랜지스터(100)의 s-팩터(s-factor)가 상향될 수 있고, 본 발명의 박막 트랜지스터(100)를 포함하는 표시 장치의 계조 표현에 유리할 수 있다. 따라서, 본 발명의 박막 트랜지스터는 구동 박막 트랜지스터에 적용될 수 있다.
구체적으로, 제1 금속층(145a), 제2 금속층(145b)은 액티브층(130)의 제1 연결부(130a) 및 제2 연결부(130b)에 대응되도록 구성되기 전에, 제1 금속층(145a), 제2 금속층(145b)은 액티브층(130) 전체와 중첩하도록 금속 물질층이 형성된 후 패터닝되어 형성될 수 있다. 따라서, 제1 금속층(145a), 제2 금속층(145b)을 액티브층(130) 전체, 그리고 액티브층(130)의 채널부(130n)와 중첩하도록 형성한 후 패터닝을 수행하는 경우, 몰리브덴(Mo)을 포함하는 제1 금속층(145a), 제2 금속층(145b)의 적어도 일부분은 액티브층(130)의 채널부(130n)로 이온 주입될 수 있고, 이러한 몰리브덴(Mo)이 이온 주입된 채널부(130n)를 포함하는 박막 트랜지스터는 s-팩터(s-factor)가 상향될 수 있다.
예를 들면, 액티브층(130)이 IGZO 계열의 산화물 반도체로 구성되는 경우 이를 포함하는 박막 트랜지스터는 상대적으로 낮은 수준의 s-팩터(s-factor)를 가질 수 있다. 이러한 IGZO 계열의 산화물 반도체를 포함하는 액티브층(130) 상에 제1 금속층(145a), 제2 금속층(145b)을 형성하고 패터닝하는 공정 수행 중에, 액티브층(130)의 채널부(130n)은 몰리브덴(Mo)이 불순물 도핑될 수 있다. 액티브층(130)의 채널부(130n)에 도핑된 몰리브덴(Mo)은 몰리브덴(Mo)의 이온 주입 공정과 유사한 효과가 발생할 수 있고, 몰리브덴(Mo)이 IGZO 계열의 산화물 반도체 내에서 캐리어 억셉터 성분으로 작용할 수 있어 캐리어가 감소하고, 전압 대비 전류 변화율이 감소하여 박막 트랜지스터의 s-팩터(s-factor)가 상향될 수 있다.
예를 들면, 몰리브덴(Mo) 불순물 도핑된 IGZO 계열의 산화물 반도체의 s-팩터(s-factor)는 2 배 내지 3 배의 수치만큼 증가할 수 있다. 예를 들면, 본 발명의 박막 트랜지스터(100)는 상향된 s-팩터 값을 갖기 때문에, 구동 박막 트랜지스터로 적용될 수 있다.
본 발명의 실시예에 따르면, 액티브층(130)의 제1 연결부(130a)는 소스 영역이 되고, 제2 연결부(130b)는 드레인 영역이 될 수 있다. 그러나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 제1 연결부(130a)가 드레인 영역이 되고, 제2 연결부(130b)가 소스 영역이 될 수도 있다.
본 발명의 일 실시에에 따르면, 액티브층(130)은 산화물 반도체 물질을 포함할 수 있다.
액티브층(130)은 예를 들어, IGZO (InGaZnO)계, TO(SnO)계, IGO(InGaO)계, IGO(InGaO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO(InSnZnO)계, FIZO(FeInZnO)계 및 GO(GaO)계 액티브 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화체 반도체 물질에 의하여 액티브층(130)이 만들어질 수 있다. 또한, 본 발명에서 액티브층(130)은 단일층으로 구성되거나, 또는 수직으로 적층된 이중층, 삼중층을 포함하는 다층 구조가 적용될 수 있다.
게이트 절연막(140)은 버퍼층(120), 액티브층(130) 및 제1 금속층(145a), 제2 금속층(145b) 상에 배치되고, 게이트 전극(150) 및 액티브층(130) 사이에 배치되고, 액티브층(130)을 보호한다. 게이트 절연막(140)은 실리콘 질화막 (SiNx) 또는 실리콘 산화막(SiOx)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
게이트 전극(150)은 게이트 절연막(140) 상에 배치된다. 게이트 전극(150)은 액티브층(130)의 채널부(130n)와 중첩한다.
게이트 전극(150)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다.
게이트 전극(150)은 제1 게이트 전극 (151) 및 제2 게이트 전극 (152)를 포함할 수 있다. 제1 게이트 전극 (151)은 게이트 절연막(140) 상에 형성되고, 채널부(130n)과 중첩하도록 배치될 수 있다. 제2 게이트 전극 (152)는 제1 게이트 전극 (151) 상에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 게이트 전극(150)은 티타늄 또는 몰리브덴(Mo)를 포함할 수 있다. 예를 들면, 제1 게이트 전극 (151)은 몰리브덴(Mo)를 포함하는 물질로 구성될 수 있고, 제2 게이트 전극 (152)는 티타늄(Ti)를 포함하는 물질로 구성될 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 액티브층(130)에 인접한 무기막, 예를 들면 버퍼층(120) 및 게이트 절연막(140)은 수소가 다량 존재하는 공정으로 준비될 수 있고, 버퍼층(120) 및 게이트 절연막(140)은 수소가 풍부한 무기막일 수 있다. 버퍼층(120) 및 게이트 절연막(140)의 증착 후 소정의 온도에 노출되는 경우, 버퍼층(120) 및 게이트 절연막(140)에서 수소가 액티브층(130)으로 확산될 수 있고, 수소가 액티브층(130)으로 확산되는 경우 액티브층(130)이 도체화되어 액티브층(130)의 이동도, 저항 등의 전기적 특성이 변화할 수 있다. 따라서, 변화된 액티브층(130)의 전기적 특성으로 박막 트랜지스터(100)는 의도하지 않은 전기적 특성의 변화가 야기될 수 있다.
본 발명의 게이트 전극(150)의 구성과 광차단층(250)의 구성을 결부하여 살펴보면, 제2 광차단층(252) 및 제2 게이트 전극 (152)은 티타늄을 포함하는 금속으로 준비될 수 있다. 티타늄은 우수한 수소 포집 능력을 갖는 물질로, 제2 광차단층(252) 및 제2 게이트 전극 (152)이 티타늄을 포함하도록 구성되는 경우, 제2 광차단층(252) 및 제2 게이트 전극 (152)은 액티브층(130) 또는 액티브층(130)의 채널부(130n)를 상측 및 하측에서 감싸는 형태로 구성되어, 수소가 액티브층(130)의 채널부(130n)로 확산하여 박막 트랜지스터가 의도치 않은 방향으로 전기적 특성이 변화하는 것을 방지할 수 있다.
또한, 도 2의 박막 트랜지스터(100)의 단면 구조에서 게이트 전극(150)과 광차단층(250)은 연결되지 않은 것으로 도시되었으나, 도 1의 평면도를 참고하면 제3 컨택홀(CH3)를 통해서 액티브층(130)과 수평으로 이격된 위치에서 광차단층과 컨택되는 것을 알 수 있다. 본 발명은 이러한 게이트 전극(150) 및 광차단층(250)의 컨택 구조를 통해서 광차단층(250)은 박막 트랜지스터(100)의 하부 게이트 전극으로서 기능할 수 있다. 따라서, 본 발명에 따른 박막 트랜지스터(100)는 게이트 전극(150)에 더하여 광차단층(250)으로 이루어진 하부 게이트 전극을 포함하는 듀얼 게이트 박막 트랜지스터의 구조를 가질 수 있다.
층간 절연막(160)은 게이트 전극(150) 및 게이트 절연막(140) 상에 배치될 수 있다.
층간 절연막(160)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)을 포함할 수 있고, 박막 트랜지스터를 보호하는 기능을 수행할 수 있다. 층간 절연막(160)은 액티브층(130)과 제1 전극(171) 및 제2 전극(172)를 접촉시키기 위하여 컨택홀에 대응되는 영역이 제거될 수 있다.
제1 전극(171) 및 제2 전극(172)은 층간 절연막(160) 상에 배치될 수 있다.
제1 전극(171)은 소스 전극 역할을 할 수 있고, 제2 전극(172)은 드레인 전극 역할을 할 수 있다. 그러나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 제1 전극(171)이 드레인 전극 역할을 하고, 제2 전극(172)이 소스 전극 역할을 할 수도 있다. 또한, 제1 연결부(130a) 및 제2 연결부(130b)가 각각 소스 전극 역할 및 드레인 전극 역할을 하고, 제1 전극(171)과 제2 전극(172)은 소자들 사이의 연결 전극 역할을 할 수도 있다.
제1 전극(171) 및 제2 전극(172)은 각각 제1, 제2 컨택홀(CH1, CH2)을 통해 액티브층(130)과 연결될 수 있다. 구체적으로, 제1 전극(171)은 제1 컨택홀(CH1)을 통해 제1 연결부(130a)와 전기적으로 연결될 수 있다 . 보다 구체적으로, 제1 전극(171)은 제1 컨택홀(CH1)을 통해 제1 금속층(145a)과 접촉함으로써 제1 연결부(130a)와 전기적으로 연결될 수 있다.
제2 전극(172)은 제1 전극(171)과 이격되어 제2 컨택홀(CH2)을 통해 제2 연결부(130b)와 전기적으로 연결될 수 있다. 보다 구체적으로, 제2 전극(172)은 제2 컨택홀(CH2)을 통해 제2 금속층(145b)과 접촉함으로써 제2 연결부(130b)와 전기적으로 연결될 수 있다
도 3은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 도 3의 박막 트랜지스터(200) 구조는 도 1 및 도 2의 박막 트랜지스터(100) 구조와 비교하여 액티브층(130) 하부에 광차단층(250)이 미형성된 것을 제외하고는 동일한 구성을 갖는다. 이에 따라, 이하의 설명에서는 이미 설명된 구성에 대한 중복 설명은 생략한다.
도 3을 참조하면, 박막 트랜지스터(200)의 채널부(130n), 제1 연결부(130a), 및 제2 연결부(130b)를 포함하는 액티브층(130)과 게이트 전극(150)은 도 2의 구조와 동일한 배열 구조를 갖는다.
따라서, 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)는 제1 금속층(145a), 제2 금속층(145b)이 몰리브덴(Mo)을 포함하는 경우 액티브층(130)의 채널부(130n)는 제1 금속층(145a), 제2 금속층(145b)을 형성하기 위한 공정 중에 유입되는 몰리브덴(Mo)의 이온 도핑 효과로 박막 트랜지스터(100)의 s-팩터(s-factor)가 상향될 수 있고, 본 발명의 박막 트랜지스터(100)를 포함하는 표시 장치의 계조 표현에 유리할 수 있다. 따라서, 본 발명의 다른 실시예에 따른 박막 트랜지스터(200)는 구동 박막 트랜지스터에 적용될 수 있다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 4a를 참조하면, 기판(110) 상에 광차단층(250) 이 형성된다. 다음으로 버퍼층(120)이 광차단층(150)을 커버하도록, 기판(110) 및 광차단층(250) 상에 형성될 수 있다.
다음으로, 버퍼층(120) 상에 액티브층(130) 및 금속 물질층(145)이 형성된다. 금속 물질층(145)의 패터닝에 의하여 제1 금속층(145a) 및 제2 금속층(145b)이 형성될 수 있다. 본 발명의 일 실시예에 따르면 금속 물질층(145)은 몰리브덴(Mo)을 포함할 수 있다. 예를 들어, 금속 물질층(145)은 몰리브덴(Mo) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 4a에서, 액티브층(130)의 채널부는 형성되지 않았으나, 몰리브덴(Mo)을 포함하는 금속 물질층(145)이 액티브층(130) 상부에 형성되는 경우 몰리브덴(Mo)이 액티브층(130)의 표면에 도펀트 도핑되는 효과가 있다. 이후의 제조 방법 단계에서 정의되는 액티브층(130)의 채널부(130n)에도 몰리브덴(Mo)의 도펀트 도핑이 구현될 수 있다. 몰리브덴(Mo)은 산화물 반도체를 포함하는 액티브층(130)에서 억셉터 성분으로 작용할 수 있어, 액티브층(130)의 채널부(130n)의 대응영역에 도핑된 몰리브덴(Mo)에 의해 산화물 반도체 박막 트랜지스터의 s-팩터는 상향될 수 있다.
도 4b를 참조하면, 후속의 단계에서 금속 물질층(145) 및 액티브층(130)을 패터닝하기 위해서, 금속 물질층(145) 상에 포토레지스트(PR) 마스크 패턴을 형성할 수 있다. 포토레지스트(PR) 마스크 패턴은 풀 노광 공정과 하프 노광 공정을 수행하여 형성된다. 풀 노광 공정이 수행되는 영역은 남아 있는 포토레지스트(PR) 부분을 제외한 나머지 영역일 수 있고, 하프 노광 공정이 수행되는 영역은 남아있는 포토레지스트 패턴의 중앙부에 대응되는 영역일 수 있다. 하프 노광 공정 후 하프 노광 포토레지스트(PR)는 상이한 두께를 가질 수 있고, 이후의 제조 방법에서 설정되는 액티브층(130)의 채널부(130n)에 대응되는 영역의 포토레지스트(PR)의 두께가 얇도록 형성될 수 있다.
도 4c를 참조하면, 액티브층(130)으로 미리 설정된 영역을 제외한 영역은 제1 습식 식각 공정으로 제거될 수 있다. 다음으로 건식 식각을 수행하여 잔존하는 포토레지스트(PR)의 두께는 전체적으로 얇아질 수 있다. 건식 식각은 중앙부의 포토레지스트 패턴이 모두 제거될 때까지 수행될 수 있다.
도 4d를 참조하면, 도 4c에서 남아있는 포토레지스트(PR)를 마스크로 이용하여 제2 습식 식각 공정이 수행될 수 있고, 이를 통해 포토레지스트(PR)에 의해 노출된 금속 물질층(145)이 패터닝될 수 있다. 그 결과, 본 발명의 박막 트랜지스터의 제1 금속층(145a), 제2 금속층(145b) 및 액티브층(130)의 구조가 형성될 수 있다. 제1 금속층(145a) 및 제2 금속층(145b)을 금속층(145a, 145b)이라고도 한다.
도 4e를 참조하면, 액티브층(130) 및 제1 금속층(145a), 제2 금속층(145b)을 커버하는 게이트 절연막(140)이 형성될 수 있고, 게이트 절연막(140) 상부의 미리 설정된 영역에 게이트 전극(150)이 형성될 수 있다. 게이트 전극(150)은 제1 게이트 전극(151) 및 제2 게이트 전극(152)를 포함하는 이중층으로 구성될 수 있다.
도 4e를 참조하면, 이온 주입에 의하여 도펀트가 액티브층(130)에 주입될 수 있다.
이온 주입 공정을 수행하는 동안 게이트 전극(150)은 일종의 이온 주입 공정의 마스크로 기능할 수 있다. 따라서, 게이트 전극(150)과 중첩하는 채널부(130n)에는 이온에 의한 도펀트가 주입되지 않을 수 있다. 이온 주입 공정을 통해 게이트 전극(150)과 비중첩하는 제1 연결부(130a) 및 제2 연결부(130b)가 형성될 수 있고, 제1 연결부(130a) 및 제2 연결부(130b)는 이온 주입 공정에 의해 주입된 도펀트에 의해 액티브층(130)의 제1 연결부(130a) 및 제2 연결부(130b)가 정의될 수 있다.
도 4e를 참조하면, 이온 주입 공정에 의해, 액티브층(130) 중 게이트 전극(150) 및 금속층(145a, 145b)에 의하여 커버되지 않은 영역에 도펀트가 주입될 수 있다.
도 4f를 참조하면, 층간 절연막(160)은 게이트 전극(150) 및 게이트 절연막(140) 상에 배치한다. 제1 전극(171) 및 제2 전극(172)은 층간 절연막(160) 상에 배치하고, 제1 전극(171) 및 제2 전극(172)은 각각 제1, 제2 컨택홀(CH1, CH2)을 통해 제1 금속층(145a), 제2 금속층(145b)과 연결한다. 그 결과, 본 발명의 실시예에 따른 박막 트랜지스터(100)가 만들어질 수 있다.
도 5a 내지 도 5d는 본 발명의 게이트 전극의 공정 오차에 의한 액티브층의 연결부의 형성 영역을 설명하기 위한 도면이다. 도 5a에서 "L0"는 미리 설정된 게이트 전극의 길이이고, "L1"은 미리 설정된 제1 연결부(130a)의 길이이고, "L2"은 미리 설정된 제2 연결부(130b)의 길이이다. 도 5a 내지 도 5d는 도시된 구조에서 이온 주입 공정이 수행된 후의 구조이다.
도 5a를 참조하면, 본 발명의 게이트 전극(150)은 미리 설정된 게이트 전극의 길이(L0)와 동일한 길이를 갖고, 제1 연결부(130a)는 미리 설정된 패턴의 길이(L1)와 동일한 길이를 가지며, 제2 연결부(130b)는 미리 설정된 패턴의 길이(L1)와 동일한 길이를 갖는 것을 알 수 있다.
도 5b는 게이트 전극(150)이 미리 설정된 위치를 벗어나 제2 연결부 측으로 치우친 것을 도시한 것이다. 도 5b를 참조하면, 게이트 전극(150)이 제2 연결부(130b) 측으로 치우침에 따라, 제1 연결부(130a)에서 채널부(130n)을 향하는 방향에 제1 연결부(130a)의 길이가 늘어나는 제1 오프셋 길이(Loff1)가 형성되고, 제2 연결부(130b)는 제2 연결부(130b)의 일부가 게이트 전극(150)과 중첩함에 따라 제2 연결부(130b)의 길이가 제2 오프셋 길이(Loff2) 만큼 감소한다. 도 5b에서 게이트 전극(150)이 수평 방향의 일측으로 치우치는 공정오차가 발생하여도, 본 발명의 박막 트랜지스터는 이온 주입에 의해 도체화되는 제1 연결부(130a), 및 제2 연결부(130b)는 정상적으로 형성되는 것을 알 수 있다.
도 5c는 게이트 전극(150)의 길이가 제1 금속층(145a)와 제2 금속층(145b) 사이의 이격 거리보다 작은 경우를 예시하고 있다. 공정 오차에 의하여 게이트 전극(150)의 길이가 제1 금속층(145a)와 제2 금속층(145b) 사이의 이격 거리보다 작게 형성될 수 있다. 또는, 본 발명의 일 실시예에 따른 이온 주입 공정을 적용하기 위하여, 게이트 전극(150)의 길이가 제1 금속층(145a)와 제2 금속층(145b) 사이의 이격 거리보다 작게 형성될 수도 있다.
도 5c를 참조하면, 액티브층(130)의 채널부(130n)의 길이는 미리 설정된 게이트 전극의 길이 "L0"에서, 제1 오프셋 길이(Loff1) 및 제2 오프셋 길이(Loff2)를 합산한 만큼 감소할 수 있다. 도 5c에서 게이트 전극(150)의 길이가 공정오차에 의해 또는 의도적으로 제1 금속층(145a)와 제2 금속층(145b) 사이의 이격 거리보다 작게 형성되더라도, 본 발명의 박막 트랜지스터는 이온 주입에 의해 도체화되는 제1 연결부(130a), 및 제2 연결부(130b)는 정상적으로 형성되는 것을 알 수 있다.
예를 들어, 종래 수소 도체화를 통해 게이트 전극의 길이에 따라 제1 연결부(130a)와 제2 연결부(130b)의 도체화 영역이 쉽게 변하고, 본 발명의 도 5a, 도 5b 및 도 5c와 같이 게이트 전극(150)이 제1 연결부(130a)의 길이 "L1" 및 제 2 연결부(130b)의 길이 "L2"와 중첩하는 경우 액티브층의 일부가 도체화가 불가능 할 수 있고, 이에 따라 소자 불량이 발생할 수 있다.
반면에, 본 발명의 박막 트랜지스터는 도 5a 내지 도 5d와 같이 게이트 전극의 길이가 다양하게 변화되고, 일부 미리 설정된 제1 연결부(130a)의 길이 "L1" 및 제 2 연결부(130b)의 길이 "L2"와 중첩하여도, 안정적으로 제1 연결부(130a) 및 제 2 연결부(130b)이 형성되는 것을 알 수 있다.
도 6은 본 발명의 다른 실시예에 따른 표시장치(500)의 개략도이다.
본 발명의 다른 실시예에 따른 표시장치(500)는, 도 6에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.
표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 발명의 실시예에 따르면, 게이트 드라이버(320)는 베이스 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 베이스 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 7은 도 6의 어느 한 화소(P)에 대한 회로도이고, 도 8는 도 7의 화소(P)에 대한 평면도이고, 도 9는 도 8의 III-III'를 따라 자른 단면도이다.
도 7의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(500)의 화소(P)에 대한 등가 회로도이다. 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
본 발명의 다른 실시예에 따르면, 표시장치(500)는 화소 구동부(PDC) 및 표시 소자(710)를 포함한다. 화소 구동부(PDC)는 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 포함한다. 제1 박막 트랜지스터(TR1)로, 앞서 설명된 박막 트랜지스터들(100, 200)을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 제1 박막 트랜지스터(TR1)는 구동 트랜지스터이고, 제2 박막 트랜지스터(TR2)는 스위칭 트랜지스터이다.
도 9의 제1 박막 트랜지스터(TR1)의 구조는 도 2에서 설명한 박막 트랜지스터와 동일한 구성을 가질 수 있다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제2 박막 트랜지스터(TR2)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제1 박막 트랜지스터(TR1)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제2 박막 트랜지스터(TR2)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제1 박막 트랜지스터(TR1)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 스토리지 커패시터(C1)에 충전된다.
데이터 전압(Vdata)에 따라 제1 박막 트랜지스터(TR1)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 8 및 도 9를 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 기판(110) 상에 배치된다.
기판(110)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판, 플라스틱 기판, 또는 실리콘 웨이퍼 기판일 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
기판(110) 상에 광차단층(111, 211)이 배치된다.
광차단층(111, 211)은 외부로부터 입사되는 광을 차단하여 액티브층(130) 및 제1, 제2 박막 트랜지스터(TR1, TR2)를 보호할 수 있다. 광차단층(111, 211)은 광차단 특성 또는 광반사 특성을 갖는 재료로 만들어질 수 있다. 광차단층(111, 211)은 박막 트랜지스터(100)와 중첩하는 적어도 일부분에만 배치되도록 구성될 수 있다.
도 8 및 도 9의 제1 박막 트랜지스터(TR1)의 구조에서 광차단층(111)은 제3 컨택홀(H3)를 통해서 게이트 전극(G1)과 컨택될 수 있다. 따라서, 제1 박막 트랜지스터(TR1)의 광차단층(111)은 제1 박막 트랜지스터(TR1)의 구조에서 바텀 게이트 전극으로서 기능할 수 있다.
버퍼층(120)은 광차단층(111, 112) 및 기판(110) 상에 배치될 수 있다.
제1 박막 트랜지스터(TR1)의 광 차단층(111)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 광차단층(111) 은 각각 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
광차단층(111, 211)은 각각 제1 광차단층(251) 및 제1 광차단층(251) 상의 상부제2 광차단층(252)을 포함할 수 있다.
버퍼층(120)은 실리콘 산화막(SiOx), 실리콘 질화막(SiN), 및 실리콘 산질화막(SiON) 중 하나 이상의 무기막이 적층된 다중막으로 형성될 수 있다., 후술하는 게이트 전극(150)을 포함하는 박막 트랜지스터(200)의 다른 구성 요소들이 버퍼층(120) 상에 배치될 수 있다.
제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)은 버퍼층(120) 상에 배치된다.
게이트 절연막(140)은 제1 박막 트랜지스터(TR1)의 액티브층(A1), 제2 박막 트랜지스터(TR2)의 액티브층(A2) 및 버퍼층(120) 상에 배치되고, 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 게이트 전극(G1) 사이, 제2 박막 트랜지스터(TR2)의 액티브층(A2) 및 게이트 전극(G2) 사이에 배치되고, 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)을 보호한다. 게이트 절연막(140)은 실리콘 질화막 (SiNx) 또는 실리콘 산화막(SiOx)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
게이트 절연막(140)에 스토리지 커패시터(C1)의 제1 커패시터 전극(C11)이 배치된다. 제1 커패시터 전극(C11)은 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G12)과 연결될 수 있다. 제1 커패시터 전극(C11)은 제1 박막 트랜지스터(TR1)의 게이트 전극(G1)과 일체로 이루어질 수도 있다.
본 발명의 실시예에 따른 박막 트랜지스터는 수소 차단층(HBL)을 더 포함할 수 있다. 도 8 및 도 9에 도시된 바와 같이, 수소 차단층(HBL)은, 예를 들어, 제1 박막 트랜지스터(TR1)의 액티브층(A1)에 인접하도록 구성될 수 있다. 수소 차단층(HBL)은 게이트 절연막(140) 상에 배치될 수 있다. 도시되지 않았지만, 수소 차단층(HBL)은 제1 수소 차단층 및 제1 수소 차단층 상부의 제2 수소 차단층을 포함할 수 있다.
수소 차단층(HBL)은 게이트 전극(A1, A2)과 동일한 조성을 가질 수 있다. 수소 차단층(HBL)은 게이트 전극(A1, A2)과 동일한 물질로 이루어져, 게이트 전극(A1, A2)과 동일한 적층 구조를 가질 수 있다.
제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 게이트 절연막(140) 상에 배치된다. 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 각각 액티브층(A1, A2)의 채널부와 중첩한다. 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)는 도 1에서 설명한 박막 트랜지스터(100)의 게이트 전극(150)과 동일한 구성일 수 있다.
제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 각각 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
예를 들어, 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 각각 제1 게이트 전극(151) 및 제1 게이트 전극(151) 상의 제2 게이트 전극(152)을 포함할 수 있다.
층간 절연막(160)은 게이트 전극(G1, G2) 및 게이트 절연막(140) 상에 배치될 수 있다.
층간 절연막(160)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)을 포함할 수 있고, 박막 트랜지스터를 보호하는 기능을 수행할 수 있다. 층간 절연막(160)은 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 각각의 소스 전극 및 드레인 전극을 접촉시키기 위하여 컨택홀에 대응되는 영역이 제거될 수 있다. 층간 절연막(160) 상에 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 드레인(D1)이 배치되고, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인(D2)이 배치된다. 층간 절연막(160) 상에 데이터 라인(DL), 구동 전원 라인(PL) 및 스토리지 커패시터(C1)의 제2 커패시터 전극(C12)이 배치될 수 있다.
구동 전원 라인(PL)의 일부가 연장되어 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)이 될 수 있다. 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제1 컨택홀(H1)를 통하여 액티브층(A1)과 연결된다.
제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1) 및 광차단층(111)은 제3 컨택홀(H3)을 통하여 연결될 수 있다.
제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 제2 컨택홀(H2)를 통하여 액티브층(A1)과 연결될 수 있다.
제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제2 커패시터 전극(C12)은 서로 연결된다. 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제2 커패시터 전극(C12)은 일체로 형성될 수 있다.
데이터 라인(DL)의 일부가 연장되어 제2 박막 트랜지스터(TR2)의 소스 전극(S2)이 될 수 있다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제5 컨택홀(H5)을 통하여 액티브층(A2)과 연결될 수 있다.
제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 제6 컨택홀(H6)를 통하여 액티브층(A2)과 연결되고, 다른 제4 컨택홀(H4)을 통하여 제1 커패시터 전극(C11)과 연결되고, 다른 제7 컨택홀(H7)을 통하여 광차단층(211)과 연결될 수 있다.
제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제1 드레인 전극(D1), 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 제2 드레인 전극(D2), 데이터 라인(DL), 구동 전원 라인(PL) 및 제2 커패시터 전극(C12) 상에 평탄화층(180)이 배치된다.
평탄화층(180)은 절연층으로 이루어지며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하고, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(180) 상에 표시 소자(710)의 제1 화소 전극(711)이 배치된다. 제1 화소 전극(711)은 평탄화층(180)에 형성된 제8 컨택홀(H8)을 통하여, 제2 커패시터 전극(C12)과 접촉한다. 그 결과, 제1 화소 전극(711)이 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 연결될 수 있다. 평탄화층(180)에 형성된 제1 화소 전극(711)과 연결되는 제8 컨택홀(H8)는 뱅크층(750)과 중첩하도록, 표시 소자(710)의 비개구부에 형성될 수 있다.
제1 화소 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 화소 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 화소 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 구성된다. 도 8 및 도 9에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 다른 실시예에 따른 표시장치(500)는 유기발광 표시장치이다.
도 10은 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 10에 도시된 표시장치(600)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제2 박막 트랜지스터(TR2)(스위칭 트랜지스터), 제2 박막 트랜지스터(TR2)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제1 박막 트랜지스터(TR1)(구동 트랜지스터), 제1 박막 트랜지스터(TR1)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(C1)가 위치한다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 제1 박막 트랜지스터(TR1)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 연결된 제2 노드(n2)는 제2 박막 트랜지스터(TR2)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 스토리지 커패시터(C1)가 형성된다.
제2 박막 트랜지스터(TR2)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제1 박막 트랜지스터(TR1)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 게이트 전극과 소스 전극 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제1 박막 트랜지스터(TR1)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제1 박막 트랜지스터(TR1)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
도 11는 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 11에 도시된 표시장치(700)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 11의 화소(P)는 도 10의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 11의 화소 구동부(PDC)는 도 10의 화소 구동부(PDC)와 비교하여, 제1 박막 트랜지스터(TR1)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(C1)가 위치한다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제1 박막 트랜지스터(TR1)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제1 박막 트랜지스터(TR1)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 다른 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 박막 트랜지스터
111, 211: 광차단층
110: 베이스 기판 120: 버퍼층
130: 액티브층 140: 게이트 절연막
150: 게이트 전극 160: 층간 절연막
110: 베이스 기판 120: 버퍼층
130: 액티브층 140: 게이트 절연막
150: 게이트 전극 160: 층간 절연막
Claims (14)
- 산화물 반도체층을 포함하는 액티브층;
상기 액티브층의 상부에 배치되고, 상기 액티브층과 적어도 일부분 중첩하는 금속층;
상기 액티브층의 상부로 이격되고, 상기 액티브층과 적어도 일부분 중첩하는 게이트 전극; 및
상기 액티브층 및 상기 게이트 전극 사이의 게이트 절연막;을 포함하고,
상기 액티브층은
채널부;
상기 채널부의 일측에 접촉하는 제1 연결부; 및
상기 채널부의 타측에 접촉하는 제2 연결부를 포함하고,
상기 금속층은 상기 제1 연결부의 상면에 접촉하는 제1 금속층, 및 상기 제2 연결부의 상면에 접촉하는 제2 금속층을 포함하는, 박막 트랜지스터. - 제1 항에 있어서,
상기 채널부는 몰리브덴(Mo) 또는 구리(Cu)가 도핑된, 박막 트랜지스터 - 제1 항에 있어서,
상기 게이트 전극은,
제1 게이트 전극; 및
상기 제1 게이트 전극 상부의 제2 게이트 전극을 포함하고,
상기 제2 게이트 전극은 티타늄을 포함하는, 박막 트랜지스터. - 제1 항에 있어서,
상기 제1 금속층 및 상기 제2 금속층은 각각 몰리브덴(Mo) 및티타늄(Ti) 중 적어도 하나를 포함하는, 박막 트랜지스터 - 제1 항에 있어서,
상기 액티브층 하부에 배치된 광차단층을 더 포함하는, 박막 트랜지스터. - 제5 항에 있어서,
상기 광차단층은
제1 광차단층;
상기 제1 광차단층 상부의 제2 광차단층을 포함하고,
상기 제1 광차단층 및 제2 광차단층은 각각 몰리브덴(Mo) 및 티타늄(Ti) 중 적어도 하나를 포함하는, 박막 트랜지스터. - 제5 항에 있어서,
상기 광차단층 및 상기 게이트 전극은 서로 전기적으로 연결된, 박막 트랜지스터. - 제1 항에 있어서,
상기 게이트 절연막 상에 배치되는 수소 차단층을 더 포함하는, 박막 트랜지스터. - 제8 항에 있어서,
상기 수소 차단층은,
제1 수소 차단층; 및
상기 제1 수소 차단층 상부의 제2 수소 차단층을 포함하는, 박막 트랜지스터. - 제8 항에 있어서,
상기 수소 차단층은 상기 게이트 전극과 동일한 조성을 갖는, 박막 트랜지스터. - 기판 상에 광차단층을 형성하는 단계;
상기 광차단층을 커버하도록 버퍼층을 형성하는 단계;
상기 버퍼층 상에 액티브층을 형성하는 단계;
상기 액티브층 상에 금속층을 형성하는 단계;
상기 액티브층 및 금속층을 패터닝하는 단계;
상기 액티브층 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
상기 액티브층에 도펀트 주입을 하는 단계를 포함하는,
박막 트랜지스터의 제조방법 - 제11 항에 있어서,
상기 도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함하는, 박막 트랜지스터의 제조방법 - 제11 항에 있어서,
상기 도펀트는 상기 액티브층 중 상기 게이트 전극 및 상기 금속층에 의하여 커버되지 않은 영역에 주입되는, 박막 트랜지스터의 제조방법 - 제1 항에 내지 제10 항 중 어느 한 항의 박막 트랜지스터를 포함하는 표시장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/899,657 US20230071089A1 (en) | 2021-09-03 | 2022-08-31 | Thin film transistor, fabrication method thereof, and display apparatus comprising the same |
| CN202211072631.5A CN115763490A (zh) | 2021-09-03 | 2022-09-02 | 薄膜晶体管、其制造方法以及包括该薄膜晶体管的显示设备 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20210117987 | 2021-09-03 | ||
| KR1020210117987 | 2021-09-03 |
Publications (1)
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|---|---|
| KR20230034845A true KR20230034845A (ko) | 2023-03-10 |
Family
ID=85511762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210194776A KR20230034845A (ko) | 2021-09-03 | 2021-12-31 | 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 |
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| Country | Link |
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2021
- 2021-12-31 KR KR1020210194776A patent/KR20230034845A/ko unknown
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