KR20230034847A - 박막 트랜지스터 어레이, 그 제조방법 및 박막 트랜지스터 어레이를 포함하는 표시장치 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 538
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000000034 method Methods 0.000 title description 35
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 239000002019 doping agent Substances 0.000 claims description 127
- 239000004020 conductor Substances 0.000 claims description 49
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 23
- 229910052796 boron Inorganic materials 0.000 claims description 23
- 229910052739 hydrogen Inorganic materials 0.000 claims description 11
- 239000001257 hydrogen Substances 0.000 claims description 11
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 8
- 239000011737 fluorine Substances 0.000 claims description 8
- 229910052731 fluorine Inorganic materials 0.000 claims description 8
- 229910052698 phosphorus Inorganic materials 0.000 claims description 8
- 239000011574 phosphorus Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 5
- 239000010408 film Substances 0.000 abstract description 44
- 239000010410 layer Substances 0.000 description 289
- 239000003990 capacitor Substances 0.000 description 32
- 150000002500 ions Chemical class 0.000 description 26
- 238000010586 diagram Methods 0.000 description 23
- 230000000903 blocking effect Effects 0.000 description 22
- 239000011229 interlayer Substances 0.000 description 21
- 238000005468 ion implantation Methods 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 230000000694 effects Effects 0.000 description 14
- 238000003860 storage Methods 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 239000004642 Polyimide Substances 0.000 description 9
- 230000001133 acceleration Effects 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 9
- 229920003023 plastic Polymers 0.000 description 9
- 229920001721 polyimide Polymers 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 230000007423 decrease Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 229910052709 silver Inorganic materials 0.000 description 7
- 239000004332 silver Substances 0.000 description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000011651 chromium Substances 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 229910052750 molybdenum Inorganic materials 0.000 description 6
- 239000011733 molybdenum Substances 0.000 description 6
- 239000004033 plastic Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 229910004205 SiNX Inorganic materials 0.000 description 5
- 229910001423 beryllium ion Inorganic materials 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000000704 physical effect Effects 0.000 description 4
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 4
- 229910001316 Ag alloy Inorganic materials 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 3
- 229910001182 Mo alloy Inorganic materials 0.000 description 3
- 229910052779 Neodymium Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 230000009975 flexible effect Effects 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 229910005555 GaZnO Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
- H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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Abstract
본 발명의 박막 트랜지스터 어레이는 기판, 기판 상의 제1 박막 트랜지스터, 및 기판 상의 제2 박막 트랜지스터를 포함하고, 제1 박막 트랜지스터는, 기판 상의 산화물 반도체를 포함하는 액티브층, 액티브층의 상부로 이격되고, 액티브층과 적어도 일부분 중첩하는 게이트 전극, 및 액티브층 및 게이트 전극 사이의 게이트 절연막을 포함하고, 액티브층은, 게이트 전극과 중첩하는 채널부, 게이트 전극과 중첩하지 않는 도체화부, 및 채널부와 도체화부 사이의 중간부를 포함하며, 제2 박막 트랜지스터는, 기판 상의 산화물 반도체를 포함하는 액티브층, 액티브층의 상부로 이격되고, 액티브층과 적어도 일부분 중첩하는 게이트 전극, 및 액티브층 및 게이트 전극 사이의 게이트 절연막을 포함하고, 액티브층은, 게이트 전극과 중첩하는 채널부, 게이트 전극과 중첩하지 않는 도체화부, 및 채널부와 도체화부 사이의 중간부를 포함하며, 제1 박막 트랜지스터의 도체화부의 비저항은 제2 박막 트랜지스터의 도체화부의 비저항 보다 높다.
Description
본 발명은 박막 트랜지스터 어레이, 그 제조방법 및 박막 트랜지스터 어레이를 포함하는 표시장치를 포함하는 표시장치에 관한 것이다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 표시장치를 구현하는 데도 유리하다.
동일한 공정으로 동일 평면상에 적층되어 형성된 탑 게이트 구조의 코플라나(coplanar) 트랜지스터는 모두 동일한 액티브층의 도체화부 저항 및 중간부의 길이를 가질 수 있어, 박막 트랜지스터의 임계 전압, HCS(hot carrier stress) 및 임계 전압 롤 오프(roll-off) 현상과 같은 짧은 채널 길이(short channel length)를 갖는 박막 트랜지스터에서 발생하는 숏 채널 효과, 이동도 및 온(on) 전류 등의 전기적 특성은 서로 상보 관계(trade-off)로 이를 모두 만족하는 박막 트랜지스터를 동시에 구현하기에는 어려움이 있다.
이에 본 발명의 발명자들은 위에서 언급한 문제점들을 인식하고, 박막 트랜지스터의 임계 전압, HCS(hot carrier stress) 및 임계 전압 롤 오프(roll-off) 현상과 같은 짧은 채널 길이(short channel length)를 갖는 박막 트랜지스터에서 발생하는 숏 채널 효과, 이동도 및 온(on) 전류를 조절할 수 있는 여러 실험을 하였다. 여러 실험을 통하여, 간단한 공정을 통해 박막 트랜지스터의 임계 전압, HCS(hot carrier stress) 및 임계 전압 롤 오프(roll-off) 현상과 같은 짧은 채널 길이(short channel length)를 갖는 박막 트랜지스터에서 발생하는 숏 채널 효과, 이동도 및 온(on) 전류가 쉽게 조절될 수 있는 박막 트랜지스터 어레이, 박막 트랜지스터 어레이를 포함하는 표시장치, 및 박막 트랜지스터 어레이의 제조방법을 발명하였다.
본 명세서의 실시예에 따른 해결 과제는, 동일 평면 상에 제공되는 복수의 트랜지스터에 대해서 서로 상이한 도체화부의 저항을 갖는 박막 트랜지스터 어레이, 이를 포함하는 표시 장치 및 박막 트랜지스터 어레이의 제조방법을 제공하는 것이다.
본 발명의 일 실시예는, 동일 평면 상에 제공되는 복수의 트랜지스터에 대해서 개별 박막 트랜지스터가 요구되는 임계 전압, HCS(hot carrier stress) 및 임계 전압 롤 오프(roll-off) 현상과 같은 짧은 채널 길이(short channel length)를 갖는 박막 트랜지스터에서 발생하는 숏 채널 효과, 이동도 및 온(on) 전류 전기적 특성을 최적화할 수 있는 박막 트랜지스터 어레이, 이를 포함하는 표시 장치 및 박막 트랜지스터 어레이의 제조방법을 제공하는 것이다.
본 발명의 일 실시예는, 동일 평면 상에 제공되는 복수의 트랜지스터의 액티브층은 서로 다른 도펀트 농도 분포를 갖는 박막 트랜지스터 어레이, 이를 포함하는 표시 장치 및 박막 트랜지스터 어레이의 제조방법을 제공하는 것이다.
본 명세서의 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 박막 트랜지스터 어레이는 기판, 기판 상의 제1 박막 트랜지스터, 및 기판 상의 제2 박막 트랜지스터를 포함하고, 제1 박막 트랜지스터는, 기판 상의 산화물 반도체를 포함하는 액티브층, 액티브층의 상부로 이격되고, 액티브층과 적어도 일부분 중첩하는 게이트 전극, 및 액티브층 및 게이트 전극 사이의 게이트 절연막을 포함하고, 액티브층은, 게이트 전극과 중첩하는 채널부, 게이트 전극과 중첩하지 않는 도체화부, 및 채널부와 도체화부 사이의 중간부를 포함하며, 제2 박막 트랜지스터는, 기판 상의 산화물 반도체를 포함하는 액티브층, 액티브층의 상부로 이격되고, 액티브층과 적어도 일부분 중첩하는 게이트 전극, 및 액티브층 및 게이트 전극 사이의 게이트 절연막을 포함하고, 액티브층은, 게이트 전극과 중첩하는 채널부, 게이트 전극과 중첩하지 않는 도체화부, 및 채널부와 도체화부 사이의 중간부를 포함하며, 제1 박막 트랜지스터의 도체화부의 비저항은 제2 박막 트랜지스터의 도체화부의 비저항 보다 높다.
본 발명의 실시예에 따른 표시 장치는 전술한 박막 트랜지스터를 포함한다.
본 발명의 실시예에 따른 박막 트랜지스터 어레이의 제조방법은, 기판 상에 형성된 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 제조방법에 있어서, 기판 상에 이격된 제1 액티브층 및 제2 액티브층을 형성하는 단계, 제1 액티브층 및 제2 액티브층을 커버하는 게이트 절연막을 형성하는 단계, 제1 액티브층과 중첩하는 제1 게이트 전극을 형성하고, 제2 액티브층의 일측과 타측과 비중첩하는 제2 게이트 전극을 형성하는 단계, 제1 액티브층 및 제2 액티브층에 제1 도핑하는 단계, 제1 게이트 전극을 패터닝하여, 제1 액티브층의 일측과 타측과 비중첩하는 제1 게이트 전극 패터닝 단계, 및 제1 액티브층 및 제2 액티브층에 제2 도핑하는 단계를 포함한다.
위에서 언급된 과제의 해결 수단 이외의 본 발명의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 어레이는 동일 평면 상에 제공되는 복수의 트랜지스터에 대해서 서로 상이한 도체화부의 저항을 가질 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 어레이는 동일 평면 상에 제공되는 복수의 트랜지스터에 대해서 개별 박막 트랜지스터가 요구되는 임계 전압, HCS(hot carrier stress) 및 임계 전압 롤 오프(roll-off) 현상과 같은 짧은 채널 길이(short channel length)를 갖는 박막 트랜지스터에서 발생하는 숏 채널 효과, 이동도 및 온(on) 전류 전기적 특성을 최적화할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 어레이는 동일 평면 상에 제공되는 복수의 트랜지스터의 액티브층은 서로 다른 도펀트 농도 분포를 가질 수 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 어레이의 단면도이다.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터 어레이의 제1 박막 트랜지스터 및 제2 박막 트랜지스터의 액티브층의 도펀트 농도를 도시한 것이다.
도 3은 본 발명의 박막 트랜지스터 어레이의 제1 도핑을 설명하는 도면이다.
도 4는 본 발명의 박막 트랜지스터 어레이의 제2 도핑을 설명하는 도면이다.
도 5는 본 발명의 박막 트랜지스터 어레이의 제1 도핑 농도, 제2 도핑 농도 및 전체 도핑 농도를 비교하는 도면이다.
도 6은 본 발명의 실시예에 따른 박막 트랜지스터 어레이의 제1, 제2 박막 트랜지스터의 비저항을 도시한 것이다.
도 7은 다양한 조건으로 설정된 도펀트 도핑의 깊이에 따른 도펀트 농도의 그래프이다.
도 8은 중간부의 도체화 침투 깊이를 설명하는 개략도이다.
도 9a 내지 도 9f는 본 발명의 박막 트랜지스터 어레이의 제조방법을 설명한 도면이다.
도 10은 본 발명의 다른 실시예에 따른 표시장치의 개략도이다.
도 11는 도 10의 어느 한 화소(P)에 대한 회로도이다.
도 12은 도 11의 화소(P)에 대한 평면도이다.
도 13는 도 12의 III-III'를 따라 자른 단면도이다.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터 어레이의 제1 박막 트랜지스터 및 제2 박막 트랜지스터의 액티브층의 도펀트 농도를 도시한 것이다.
도 3은 본 발명의 박막 트랜지스터 어레이의 제1 도핑을 설명하는 도면이다.
도 4는 본 발명의 박막 트랜지스터 어레이의 제2 도핑을 설명하는 도면이다.
도 5는 본 발명의 박막 트랜지스터 어레이의 제1 도핑 농도, 제2 도핑 농도 및 전체 도핑 농도를 비교하는 도면이다.
도 6은 본 발명의 실시예에 따른 박막 트랜지스터 어레이의 제1, 제2 박막 트랜지스터의 비저항을 도시한 것이다.
도 7은 다양한 조건으로 설정된 도펀트 도핑의 깊이에 따른 도펀트 농도의 그래프이다.
도 8은 중간부의 도체화 침투 깊이를 설명하는 개략도이다.
도 9a 내지 도 9f는 본 발명의 박막 트랜지스터 어레이의 제조방법을 설명한 도면이다.
도 10은 본 발명의 다른 실시예에 따른 표시장치의 개략도이다.
도 11는 도 10의 어느 한 화소(P)에 대한 회로도이다.
도 12은 도 11의 화소(P)에 대한 평면도이다.
도 13는 도 12의 III-III'를 따라 자른 단면도이다.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 발명 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 발명에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓일 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, "~ 후에", "~ 에 이어서", "~ 다음에", "~ 전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시예에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 도체화부와 소스 전극을 구별하고 드레인 도체화부와 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 도체화부가 소스 전극이 될 수 있고, 드레인 도체화부가 드레인 전극이 될 수 있다. 또한, 소스 도체화부가 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 어레이의 단면도이고, 도 2는 본 발명의 실시예에 따른 박막 트랜지스터 어레이의 제1 박막 트랜지스터 및 제2 박막 트랜지스터의 액티브층의 도펀트 농도를 도시한 것이다. 도 2는 제1 박막 트랜지스터 및 제2 박막 트랜지스터의 액티브층의 수평 방향 또는 제1 방향(X)의 상대적인 도펀트 농도를 도시한 것이다.
본 발명에서 도펀트의 농도는 후술되는 도 8의 설명을 제외하고는 모두 액티브층(130)의 측면 또는 수평 방향에 대한 상대적인 농도를 의미하는 것이다. 또한, 도 8에서의 도펀트의 농도는 박막 트랜지스터의 깊이 방향 또는 제3 방향(Z)에 대한 농도 프로파일을 의미하는 것이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터 어레이(100)는 기판(110), 기판(110) 상의 제1 박막 트랜지스터(TR1) 및 기판(110) 상의 제2 박막 트랜지스터(TR2)를 포함한다.
제1 박막 트랜지스터(TR1)는 산화물 반도체를 포함하는 액티브층(130), 액티브층(130)의 상부로 이격되도록 형성된 게이트 전극(150), 액티브층(130) 및 게이트 전극(150) 사이의 게이트 절연막(150)을 포함한다.
제2 박막 트랜지스터(TR2)는 산화물 반도체를 포함하는 액티브층(230), 액티브층(230)의 상부로 이격되도록 형성된 게이트 전극(250), 액티브층(230) 및 게이트 전극(250) 사이의 게이트 절연막(150)을 포함한다.
이하, 도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이(100)를 보다 상세히 설명한다.
기판(110)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판, 플라스틱 기판, 또는 실리콘 웨이퍼 기판일 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
기판(110) 상에 버퍼층(120)이 배치될 수 있다. 버퍼층(120)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 기판(110) 상에 공통으로 배치될 수 있다. 버퍼층(120)은 실리콘 산화막(SiOx), 실리콘 질화막(SiN), 및 실리콘 산질화막(SiON) 중 하나 이상의 무기막이 적층된 다중막으로 형성될 수 있다.
제1 박막 트랜지스터(TR1)의 액티브층(130)은 버퍼층(120) 상에 배치될 수 있다.
제1 박막 트랜지스터(TR1)의 액티브층(130)은 제 게이트 전극(150), 제1 전극(171) 및 제2 전극(172)과 중첩하도록 배치될 수 있다. 제1 박막 트랜지스터(TR1)의 액티브층(130)은 채널부(131), 제1 도체화부(133a) 및 제2 도체화부(133b)를 포함한다. 제1 도체화부(133a)는 채널부(131)의 일측에 배치되고, 제2 도체화부(133b)는 채널부(131)의 타측에 배치된다. 제1 박막 트랜지스터(TR1)의 제1 도체화부(133a) 및 제2 도체화부(133b)는 게이트 전극(150)과 중첩하지 않는 액티브층(130)으로 정의될 수 있다.
제2 박막 트랜지스터(TR2)의 액티브층(230)은 제 게이트 전극(250), 제1 전극(271) 및 제2 전극(272)과 중첩하도록 배치될 수 있다. 제2 박막 트랜지스터(TR2)의 액티브층(230)은 채널부(231), 제1 도체화부(233a) 및 제2 도체화부(233b)를 포함한다. 제1 도체화부(233a)는 채널부(231)의 일측에 배치되고, 제2 도체화부(233b)는 채널부(231)의 타측에 배치된다. 제2 박막 트랜지스터(TR2)의 제1 도체화부(233a) 및 제2 도체화부(233b)는 게이트 전극(250)과 중첩하지 않는 액티브층(230)으로 정의될 수 있다.
제1 박막 트랜지스터(TR1)의 액티브층(130) 및 2 박막 트랜지스터(TR2)의 액티브층(230)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, ITZO(InSnZnO)계 IGTO(InGaSnO)계, GO(GaO)계, GZTO(GaZnSnO)계 및 GZO(GaZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 액티브층(130)이 만들어질 수도 있다.
또한, 제1 박막 트랜지스터(TR1)의 액티브층(130)은 채널부(131) 및 제1 도체화부(133a) 사이의 제1 중간부(132a)를 더 포함하고, 제2 박막 트랜지스터(TR2)의 액티브층(230)은 채널부(231) 및 제2 도체화부(233b) 사이의 제2 중간부(232b)를 더 포함한다. 본 발명의 제1 중간부(132a) 및 제2 중간부(132b)는 저도핑 드레인(LDD, lightly doped drain)으로 불리울 수 있으나, 용어에 한정되는 것은 아니다. 예를 들면, 제1 박막 트랜지스터(TR1)의 제1 중간부(132a) 및 제2 중간부(132b)의 및 제2 박막 트랜지스터(TR2)의 제1 중간부(232a) 및 제2 중간부(232b)의 제1 방향(X)의 일측에서 타측으로 도펀트의 농도는 변화할 수 있다. 구체적으로, 제1, 제2 중간부(132a, 132b)는 채널부(131)로부터 제1, 2 도체화부(133a, 133b)를 향하는 방향을 따라 증가하는 도펀트 농도를 갖고, 제1 박막 트랜지스터(TR1)의 제1 중간부(132a) 및 제2 중간부(132b)의 도펀트의 농도는 채널부(131)에 인접할수록 낮아질 수 있고, 제2 박막 트랜지스터(TR2)의 제1 중간부(232a) 및 제2 중간부(232b)의 도펀트의 농도는 채널부(231)에 인접할수록 낮아질 수 있다.
제1 박막 트랜지스터(TR1)의 채널부(131)는 제1 길이(L1)를 가질 수 있고, 제1 중간부(132a), 제2 중간부(132b)는 제2 길이(L2)를 가질 수 있고, 제1 도체화부(133a) 및 제2 도체화부(133b)는 제3 길이(L3)를 가질 수 있다. 제1 박막 트랜지스터(TR1)의 액티브층(130)의 제1 길이(L1) 및 제2 길이(L2)를 합산한 길이는 게이트 전극(150)의 제1 방향(X)의 길이와 동일할 수 있다. 제1 박막 트랜지스터(TR1)의 액티브층(130)의 제3 길이(L3)는 액티브층(130)의 제1 방향(X) 길이에서 채널부(131) 및 제1 중간부(132a), 제2 중간부(132b)의 길이를 제외한 길이일 수 있다.
제2 박막 트랜지스터(TR2)의 채널부(231)는 제4 길이(L4)를 가질 수 있고, 제1 중간부(232a), 제2 중간부(232b)는 제5 길이(L5)를 가질 수 있고, 제1 도체화부(233a) 및 제2 도체화부(233b)는 제6 길이(L6)를 가질 수 있다. 제2 박막 트랜지스터(TR2)의 액티브층(230)의 제4 길이(L4) 및 제5 길이(L5)를 합산한 길이는 게이트 전극(250)의 제1 방향(X)의 길이와 동일할 수 있다. 제2 박막 트랜지스터(TR2)의 액티브층(230)의 제6 길이(L6)는 액티브층(230)의 제1 방향(X) 길이에서 채널부(231) 및 제1 중간부(232a), 제2 중간부(232b)의 길이를 제외한 길이일 수 있다.
본 발명의 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)의 도펀트 농도는 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)의 도펀트 농도 보다 낮을 수 있다.
여기서, 도펀트 농도는 후술하는 도 3 및 도 4의 제1 도펀트 도핑 및 제2 도펀트 도핑에 의해 수행된 도펀트의 총 농도(total doping concentration)를 의미한다. 따라서, 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)의 비저항은 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 133b)의 비저항보다 높을 수 있다.
또한, 본 발명의 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 제1, 제2 중간부(132a, 132b)의 제2 길이(L2)는 제2 박막 트랜지스터(TR2)의 제1, 제2 중간부(232a, 232b)의 제5 길이(L5) 보다 짧을 수 있다. 이는 도 2 내지 도 5에서 후술되는 제1, 제2 도체화부(133a, 133b)의 도펀트 도핑 및 확산에 의해 발생하는 것으로, 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)가 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)에 비교하여, 상대적으로 저농도 도펀트 도핑이 수행되는 경우, 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)의 도펀트 도핑 및 확산에 의해 형성되는 제1, 제2 중간부(132a, 132b)의 제1 방향(X) 길이는 상대적으로 짧게 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)로부터 제1, 제2 중간부(132a, 132b)로 도펀트가 확산하는 거리는 제1, 제2 도체화부(133a, 133b)에 도핑된 초기 도펀트 농도에 어느정도 비례할 수 있다. 제2 박막 트랜지스터(TR1)의 제1, 제2 도체화부(233a, 233b)로부터 제1, 제2 중간부(232a, 232b)로 도펀트가 확산하는 거리는 제1, 제2 도체화부(233a, 233b)에 도핑된 초기 도펀트 농도에 어느정도 비례할 수 있다.
따라서, 제1 박막 트랜지스터(TR1)는 제2 박막 트랜지스터(TR2)와 비교하여 상대적으로 짧은 제1, 제2 중간부(132a, 132b)의 길이를 가질 수 있다.
제1 박막 트랜지스터(TR1)의 구성이 짧은 게이트 길이를 갖는 숏 채널 길이(short channel length)의 박막 트랜지스터에 적용되는 경우, 제1 박막 트랜지스터(TR1)는 제1, 제2 도체화부(133a, 133b)의 상대적으로 높은 저항과, 상대적으로 짧은 제1, 제2 중간부(132a, 132b)의 길이를 가지고, 상대적으로 긴 채널부(131)의 길이를 가짐으로써, HCS(hot carrier stress) 및 임계 전압 롤 오프(roll-off) 현상과 같은 짧은 채널 길이(short channel length)를 갖는 박막 트랜지스터에서 발생하는 숏 채널 효과를 줄일 수 있는 효과가 있다.
또한, 산화물 반도체층에 수소가 확산되면, 산화물 반도체층 내의 캐리어가 과잉으로 되고, 이로 인해, 임계값 전압이 마이너스 방향으로 변동하여 음의 전압에 의한 온도 스트레스(NBTS, Negative Bias Temperature Stress)의 안정성이 취약해질 수 있다. 제1 박막 트랜지스터(TR1)는 제1, 제2 도체화부(133a, 133b)는 제2 박막 트랜지스터(TR1)는 제1, 제2 도체화부(133a, 133b)에 비교하여 상대적으로 높은 비저항으로 형성될 수 있고, 낮은 도핑 농도를 갖도록 형성될 수 있다. 또한, 제1 박막 트랜지스터(TR1)는 제1, 제2 도체화부(133a, 133b) 및 채널부(131)의 도펀트 농도 차가 적기 때문에 수소 확산에 대한 제1 박막 트랜지스터(TR1)의 전기적 특성 변화의 민감도가 낮을 수 있고, 수소 확산에 의한 음의 전압에 의한 온도 스트레스(NBTS, Negative Bias Temperature Stress)에 의한 영향성, 예를 들어 임계 전압(Vth)의 전기적 특성의 변화는 감소될 수 있다.
본 발명의 실시예에 따르면, 제2 박막 트랜지스터((2)의 제1, 제2 도체화부(133a, 133b)의 도펀트 농도는 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)의 도펀트 농도 보다 낮을 수 있다. 여기서, 도펀트 농도는 후술하는 도 3 및 도 4의 제1 도펀트 도핑 및 제2 도펀트 도핑에 의한 도펀트의 총 농도(total doping concentration)를 의미한다. 따라서, 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)의 저항은 제1 박막 트랜지스터(TR2)의 제1, 제2 도체화부(133a, 133b)의 저항보다 낮을을 수 있다.
또한, 본 발명의 실시예에 따르면, 제2 박막 트랜지스터(TR1)의 제1, 제2 중간부(232a, 232b)의 제5 길이(L5)는 제2 박막 트랜지스터(TR2)의 제1, 제2 중간부(232a, 232b)의 제2 길이(L2) 보다 클 수 있다. 이는 도 2 내지 도 5에서 후술되는 제1, 제2 도체화부(233a, 233b)의 도펀트 도핑 및 확산에 의해 발생하는 것으로, 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)가 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)에 비교하여, 상대적으로 고농도 도펀트 도핑이 수행되는 경우, 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)의 도펀트 도핑 및 확산에 의해 형성되는 제1, 제2 중간부(232a, 232b)의 제1 방향(X) 길이는 상대적으로 길게 형성될 수 있다. 따라서, 제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1)와 비교하여 상대적으로 긴 제1, 제2 중간부(232a, 232b)의 길이를 가질 수 있다.
앞서 설명한 구성을 갖는 제2 박막 트랜지스터(TR2)는 제1, 제2 도체화부(133a, 133b)의 상대적으로 낮은 저항과, 상대적으로 긴 제1, 제2 중간부(132a, 132b)의 길이를 가지고, 상대적으로 짧은 채널부(131)의 길이를 가짐으로써, 고이동도가 필요하거나, 높은 on current가 요구되는 박막 트랜지스터에 적용될 수 있다.
전술한 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 설명을 결부하면, 요구되는 박막 트랜지스터의 전기적 특성에 따라서 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)에 수행되는 도펀트 도핑 공정을 다르게 수행할 수 있고, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 서로 다른 임계전압, on current, 캐리어 이동도, 및 숏 채널 효과(Vth roll off, HCS 등) 등의 전기적 특성을 나타낼 수 있다.
예를 들어, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)가 동일한 게이트 전극(150)의 제1 방향(X) 길이를 갖고, 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)가 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b) 보다 높은 농도의 도펀트 농도를 갖도록 설정된 경우, 제2 박막 트랜지스터(TR2)의 채널부(231)의 길이는 제1 박막 트랜지스터(TR1)의 채널부(131)의 길이 보다 짧은 길이를 가질 수 있다. 이러한 경우, 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)는 상대적으로 낮은 농도의 도펀트 농도로 높은 저항 및 낮은 이동도를 가질 수 있고, 채널부(131)의 길이가 상대적으로 길어질 수 있으므로, HCS(hot carrier stress) 및 임계 전압 롤 오프(Vth roll-off) 현상과 같은 짧은 채널 길이를 갖는 박막 트랜지스터에서 발생하는 숏 채널 효과를 줄일 수 있는 효과가 있다. 또한, 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)는 상대적으로 높은 농도의 도펀트 농도로 낮은 저항 및 높은 이동도를 가질 수 있고, 채널부(131)의 길이가 짧아지므로 높은 온(on) 전류를 갖는 박막 트랜지스터가 제공될 수 있다.
제1 박막 트랜지스터(TR1)의 제1 도체화부(133a) 및 제2 도체화부(133b) 및 제2 박막 트랜지스터(TR2)의 제1 도체화부(233a) 및 제2 도체화부(233b)는 액티브층(130, 230)에 대한 선택적 도체화에 의하여 형성될 수 있다. 제1 도체화부(133a) 및 제2 도체화부(133b)를 도체화부라고도 한다. 여기서, 선택적 도체화는 이온 주입 공정에 의해 수행될 수 있고, 이온 주입에 사용되는 도펀트는 예를 들면 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예에 따르면, 액티브층(130)의 제1 도체화부(133a)는 소스 영역이 되고, 제2 도체화부(133b)는 드레인 영역이 될 수 있다. 그러나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 제1 도체화부(133a)가 드레인 영역이 되고, 제2 도체화부(133b)가 소스 영역이 될 수도 있다.
본 발명의 일 실시에에 따르면, 액티브층(130)은 산화물 반도체 물질을 포함할 수 있다. 또한, 액티브층(130)은 단일층 구조 뿐만 아니라, 이중층 구조 또는 삼중층 구조로 순차적으로 적층된 복수의 액티브층을 포함할 수 있으며, 이중층 구조 또는 삼중층 구조의 액티브층(130) 구조가 적용되는 경우 서로 동일하거나 또는 상이한 산화물 반도체 물질을 포함할 수 있다.
게이트 전극(150)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 각각의 게이트 절연막(140) 상에 배치될 수 있다. 게이트 전극(150)은 액티브층(130)의 채널부(131)와 중첩하고, 제1 중간부(132a) 및 제2 중간부(132b)와 중첩할 수 있다.
본 발명의 실시에에 따르면, 게이트 전극(150)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(150)은 각각 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
층간 절연막(160)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(150) 및 게이트 절연막(140) 상에 공통으로 배치될 수 있다.
층간 절연막(160)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)을 포함할 수 있고, 박막 트랜지스터를 보호하는 기능을 수행할 수 있다.
층간 절연막(160)은 액티브층(130)과 제1 전극(171) 및 제2 전극(172)를 접촉시키기 위하여 컨택홀에 대응되는 영역이 제거될 수 있다.
제1 박막 트랜지스터(TR1)의 제1 전극(171) 및 제2 전극(172)은 층간 절연막(160) 상에 배치될 수 있다.
제1 박막 트랜지스터(TR1)의 제1 전극(171) 및 제2 전극(172)은 제1 도체화부(133a) 및 제2 도체화부(133b)와 중첩하도록 배치될 수 있다. 제1 전극(171)은 소스 전극 역할을 할 수 있고, 제2 전극(172)은 드레인 전극 역할을 할 수 있다. 그러나, 본 발명의 실시예가 이에 한정되는 것은 아니며, 제1 전극(171)이 드레인 전극 역할을 하고, 제2 전극(172)이 소스 전극 역할을 할 수도 있다. 또한, 제1 도체화부(133a) 및 제2 도체화부(133b)가 각각 소스 전극 역할 및 드레인 전극 역할을 하고, 제1 전극(171)과 제2 전극(172)은 소자들 사이의 연결 전극 역할을 할 수도 있다.
제1 전극(171) 및 제2 전극(172)은 각각 제1, 제2 컨택홀(CH1, CH2)을 통해 액티브층(130)과 연결될 수 있다. 구체적으로, 제1 전극(171)은 제1 컨택홀(CH1)을 통해 제1 도체화부(133a)와 접촉할 수 있고, 제2 전극(172)은 제1 전극(171)과 이격되어 제2 컨택홀(CH2)을 통해 제2 도체화부(133b)와 접촉할 수 있다.
이러한 제1 전극(171), 제2 전극(172), 제1, 제2 컨택홀(CH1, CH2)에 대한 설명은 제2 박막 트랜지스터(TR2)에도 동일하게 적용될 수 있다.
또한, 설명을 위해서 제1 박막 트랜지스터(TR1)의 중간부(132a, 132b)의 도펀트 농도는 채널부(131) 및 제1, 제2 도체화부(133a, 133b) 사이에서 선형으로 변하는 것을 도시하였으나, 제1 박막 트랜지스터(TR1)의 중간부(132a, 132b)의 도펀트 농도는 도펀트 농도 기울기가 가변하는 유선형 곡선, 로그형 곡선 및 지수형 곡선일 수도 있다. 이러한 농도에 대한 설명은 제2 박막 트랜지스터(TR2)에도 동일하게 적용될 수 있다.
도 3은 본 발명의 박막 트랜지스터 어레이의 제1 도핑을 설명하는 도면이고, 도 4는 본 발명의 박막 트랜지스터 어레이의 제2 도핑을 설명하는 도면이다.
도 3을 참조하면, 제1 도핑은 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)에 대해 공통으로 수행될 수 있다. 이때, 박막 트랜지스터 어레이(100)에 제1 도핑이 수행되는 공정에서, 제1 박막 트랜지스터(TR1)의 게이트 전극(150) 패터닝을 수행하지 않거나, 또는 액티브층(130)을 모두 커버하도록 패터닝될 수 있고, 제2 박막 트랜지스터(TR2)의 게이트 전극(250)은 제1, 제2 도체화부(233a, 233b)를 노출하도록 패터닝될 수 있다.
도펀트 도핑 공정에서 제2 박막 트랜지스터(TR2)의 게이트 전극(250)은 금속 물질을 포함하여, 이온 주입 공정으로 수행되는 도펀트 도핑 공정에 대해서 일종의 마스크로서 기능할 수 있다. 반면에, 게이트 절연막(140)은 패터닝 또는 게이트 절연막(140)을 일부 노출하지 않아도, 이온 주입 공정의 도펀트 물질은 게이트 절연막(140)을 적어도 일부분 관통할 수 있고, 액티브층(230)에 도펀트 도핑 공정을 통한 도핑이 가능할 수 있다. 다만, 게이트 절연막(140)의 두께에 따라 도펀트 도핑 공정의 공정 조건은, 예를 들어 도펀트 도핑 공정의 가속 에너지 및 도펀트 이온 빔 전류 등은, 당업계에 알려진 공정 조건 범위 내에서 조절될 수 있다.
따라서, 제1 도핑에 의해 제1 박막 트랜지스터(TR1)의 액티브층(130)은 제1 도핑 전후 도핑 상태의 변화가 없고, 제1 도핑에 의해 제2 박막 트랜지스터(TR2)의 액티브층(230)은 제1 도핑(first doping) 농도로 이온 주입될 수 있다. 본 발명의 일 실시예에 따르면, 제1 도핑은 이온 주입(ion implantation)을 통한 이온 도핑에 의해 이루어질 수 있다. 제1 박막 트랜지스터(TR1)의 액티브층(130)은 게이트 전극(150)에 의해 제1 도핑의 도펀트 또는 이온들은 마스킹될 수 있고, 제1 도핑에 의한 도펀트는 제1 박막 트랜지스터(TR1)의 액티브층(130)에 미형성될 수 있다. 따라서, 제1 박막 트랜지스터(TR1)의 액티브층(130)은 비도핑(non doping) 상태의 농도를 가질 수 있고, 이는 제1 박막 트랜지스터(TR1)의 액티브층(130)의 도핑 전의 초기 도펀트의 농도일 수 있다.
구체적으로, 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)는 제1 도핑 농도로 이온 주입될 수 있고, 예를 들면 제1 도핑의 도펀트 농도 조건은 1e15 내지 4e15 ions/cm3의 조건으로 수행될 수 있고, 제1 도핑에 사용되는 도펀트는 예를 들면 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다.
제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)의 제1 도핑에 의한 도핑 농도는 제1, 제2 중간부(232a, 232b)의 도핑 농도 보다 같거나 클 수 있고, 제2 박막 트랜지스터(TR2)의 제1, 제2 중간부(232a, 232b)의 도핑 농도는 채널부(231)의 농도 보다 같거나 클 수 있다. 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)의 도핑 농도는 제1, 제2 중간부(232a, 232b)와 인접한 경계를 제외하고는 제1, 제2 도체화부(233a, 233b)의 도핑 농도가 제1, 제2 중간부(232a, 232b)의 도핑 농도 보다 더 클 수 있다. 제2 박막 트랜지스터(TR2)의 제1, 제2 중간부(232a, 232b)의 도핑 농도는 채널부(231)와 인접한 경계를 제외하고는 제1, 제2 중간부(232a, 232b)의 도핑 농도가 채널부(231)의 도핑 농도 보다 더 클 수 있다. 도 3에 도시된 바와 같이, 제2 박막 트랜지스터(TR2)의 제1, 제2 중간부(232a, 232b)의 도핑 농도는 제1, 제2 도체화부(233a, 133b)에 인접할수록 증가할 수 있다.
또한, 설명을 위해서 제2 박막 트랜지스터(TR2)의 중간부(232a, 232b)의 도펀트 농도는 채널부(231) 및 제1, 제2 도체화부(233a, 233b) 사이에서 선형으로 변하는 것을 도시하였으나, 제2 박막 트랜지스터(TR2)의 중간부(232a, 232b)의 도펀트 농도는 도펀트 농도 기울기가 가변하는 유선형 곡선, 로그형 곡선 및 지수형 곡선일 수도 있다.
도 4를 참조하면, 제2 도핑(second doping)은 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)에 대해 공통으로 수행될 수 있다. 이때, 박막 트랜지스터 어레이(100)에 제2 도핑이 수행되는 공정에서, 제1 박막 트랜지스터(TR1)의 게이트 전극(150)은 제1, 제2 도체화부(133a, 133b)를 노출하도록 패터닝될 수 있다. 본 발명의 일 예에 따르면, 제2 도핑은 제1 도핑과 동일한 가속 에너지 조건으로 수행될 수 있다.
제2 도핑에 의해 제1 박막 트랜지스터(TR1)의 액티브층(130)은 제2 도핑 농도로 이온 주입될 수 있고, 제2 박막 트랜지스터(TR2)의 액티브층(230)은 제2 도핑 농도로 이온 주입될 수 있다. 본 발명의 일 실시예에 따르면, 제2 도핑은 이온 주입(ion implantation)을 통한 이온 도핑에 의해 이루어질 수 있다.
구체적으로, 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)는 제2 도핑 농도로 이온 주입될 수 있고, 예를 들면 제2 도핑의 도펀트 농도 조건은 2e14 내지 8e14 ions/cm3의 조건으로 수행될 수 있고, 제2 도핑에 사용되는 도펀트는 예를 들면 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다. 제2 도핑에 사용되는 도펀트는 제1 도핑에 사용되는 도펀트와 동일하거나, 또는 상이할 수 있다.
구체적으로, 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)는 제2 도핑 농도로 이온 주입될 수 있고, 예를 들면 제2 도핑의 도펀트 농도 조건은 1e15 내지 4e15 ions/cm3의 조건으로 수행될 수 있고, 제2 도핑에 사용되는 도펀트는 예를 들면 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다.
제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)의 제2 도핑에 의한 도핑 농도는 제1, 제2 중간부(132a, 132b)의 도핑 농도 보다 같거나 클 수 있고, 제1 박막 트랜지스터(TR1)의 제1, 제2 중간부(132a, 132b)의 도핑 농도는 채널부(131)의 농도 보다 같거나 클 수 있다. 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)의 도핑 농도는 제1, 제2 중간부(132a, 132b)와 인접한 경계를 제외하고는 제1, 제2 도체화부(133a, 133b)의 도핑 농도가 제1, 제2 중간부(132a, 132b)의 도핑 농도 보다 더 클 수 있다. 제1 박막 트랜지스터(TR1)의 제1, 제2 중간부(132a, 132b)의 도핑 농도는 채널부(131)와 인접한 경계를 제외하고는 제1, 제2 중간부(132a, 132b)의 도핑 농도가 채널부(131)의 도핑 농도 보다 더 클 수 있다. 도 4에 도시된 바와 같이, 제1 박막 트랜지스터(TR1)의 제1, 제2 중간부(132a, 132b)의 도핑 농도는 제1, 제2 도체화부(133a, 133b)에 인접할수록 증가할 수 있다.
또한, 설명을 위해서 제1 박막 트랜지스터(TR1)의 중간부(132a, 132b)의 도펀트 농도는 채널부(131) 및 제1, 제2 도체화부(133a, 133b) 사이에서 선형으로 변하는 것을 도시하였으나, 제1 박막 트랜지스터(TR1)의 중간부(132a, 132b)의 도펀트 농도는 도펀트 농도 기울기가 가변하는 유선형 곡선, 로그형 곡선 및 지수형 곡선일 수도 있다.
제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)의 제2 도핑에 의한 도핑 농도는 제1, 제2 중간부(232a, 232b)의 도핑 농도 보다 같거나 클 수 있고, 제2 박막 트랜지스터(TR2)의 제1, 제2 중간부(232a, 232b)의 도핑 농도는 채널부(231)의 농도 보다 같거나 클 수 있다. 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)의 도핑 농도는 제1, 제2 중간부(232a, 232b)와 인접한 경계를 제외하고는 제1, 제2 도체화부(233a, 233b)의 도핑 농도가 제1, 제2 중간부(232a, 232b)의 도핑 농도보다 더 클 수 있다. 제2 박막 트랜지스터(TR2)의 제1, 제2 중간부(232a, 232b)의 도핑 농도는 채널부(231)와 인접한 경계를 제외하고는 제1, 제2 중간부(232a, 232b)의 도핑 농도가 채널부(231)의 도핑 농도 보다 더 클 수 있다. 도 3에 도시된 바와 같이, 제2 박막 트랜지스터(TR2)의 제1, 제2 중간부(232a, 232b)의 도핑 농도는 제1, 제2 도체화부(233a, 233b)에 인접할수록 증가할 수 있다.
또한, 설명을 위해서 제2 박막 트랜지스터(TR2)의 중간부(232a, 232b)의 도펀트 농도는 채널부(231) 및 제1, 제2 도체화부(233a, 233b) 사이에서 선형으로 변하는 것을 도시하였으나, 제2 박막 트랜지스터(TR2)의 제1, 제2 중간부(232a, 232b)의 도펀트 농도는 도펀트 농도 기울기가 가변하는 유선형 곡선, 로그형 곡선 및 지수형 곡선일 수도 있다.
도 5는 본 발명의 박막 트랜지스터 어레이의 제1 도핑 농도, 제2 도핑 농도 및 전체 도핑 농도를 비교하는 도면이다. 도 5에서 전체 도핑 농도(total doping concentration)는 도 3 및 도 4에서 설명된 제1 도핑 농도 및 제2 도핑 농도를 합산한 것이다.
도 3 및 도 4에서 설명된 제1, 제2 도핑에 의해 제1 박막 트랜지스터(TR1)의 액티브층(130) 및 제2 박막 트랜지스터(TR2)의 액티브층(230)의 전체 도핑(total doping) 농도가 결정될 수 있다.
제1 박막 트랜지스터(TR1)의 액티브층(130)에 수행되는 제1 도핑의 이온 주입 공정은 게이트 전극(150)에 의해 마스킹되기 때문에, 제1 박막 트랜지스터(TR1)의 액티브층(130)은 제2 도핑에 의해서만 이온 주입될 수 있다. 따라서, 제1 박막 트랜지스터(TR1)의 액티브층(130)의 전체 도핑(total doping) 농도는 제2 도핑에 의해서만 결정될 수 있고, 제1 박막 트랜지스터(TR1)의 액티브층(130)의 전체 도핑(total doping) 농도는 제2 도핑 농도와 동일한 농도를 가질 수 있다.
제2 박막 트랜지스터(TR2)의 액티브층(230)은 제1 도핑 및 제2 도핑에 의해서 이온 주입되었으므로, 제2 박막 트랜지스터(TR2)의 액티브층(230)의 전체 도핑(total doping) 농도는 제1 도핑 및 제2 도핑의 농도를 합산하여 결정된다.
본 발명의 일 예에 따르면, 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)의 전체 도핑 농도는 제2 박막 트랜지스터(TR1)의 제1, 제2 도체화부(233a, 233b)의 전체 도핑 농도 보다 작을 수 있고, 제1 박막 트랜지스터(TR1)의 제1, 제2 중간부(132a, 132b)의 전체 도핑 농도는 제2 박막 트랜지스터(TR2)의 제1, 제2 중간부(232a, 232b)의 전체 도핑 농도 보다 작을 수 있고, 제1 박막 트랜지스터(TR1)의 채널부(131)의 전체 도핑 농도는 제2 박막 트랜지스터(TR1)의 채널부(131)의 전체 도핑 농도는 동일한 값을 가질 수 있다.
도 6은 본 발명의 실시예에 따른 박막 트랜지스터 어레이의 제1, 제2 박막 트랜지스터의 비저항을 도시한 것이다.
도 6을 참조하면, 박막 트랜지스터 어레이의 제1 박막 트랜지스터(TR1)는 채널부(131)에서 제1, 제2 도체화부(133a, 133b)를 향하는 방향을 따라 비저항이 일정하게 감소하고, 제2 박막 트랜지스터(TR2)는 채널부(231)에서 제1, 제2 도체화부(233a, 233b)를 향하는 방향을 따라 비저항이 일정하게 감소하는 것을 확인할 수 있다.
본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)의 비저항은 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)의 비저항 보다 높을 수 있고, 이는 도 5에서 설명한 제1 박막 트랜지스터(TR1)의 액티브층(130) 및 제2 박막 트랜지스터(TR2)의 액티브층(230)의 전체 도핑 농도에 반비례한 것을 알 수 있다. 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b) 및 2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)의 도체화 정도는 도 5에서 설명한 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)의 및 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)의 전체 도핑 농도에 비례할 수 있고, 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b) 및 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b) 도체화 정도는 박막 트랜지스터의 전기 전도도 또는 이동도로를 의마하는 것일 수 있다. 따라서, 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b) 및 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)의 비저항은 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b) 및 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)의 전체 도핑 농도에 반비례한 값을 가질 수 있다.
도 7은 다양한 조건으로 설정된 도펀트 도핑의 깊이에 따른 도펀트 농도의 그래프이다. 도 7에서 도펀트 도핑의 이온 주입 공정은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 구성이 형성되지 않은 평탄막에 수행되었으며, 평탄막은 기판 상에 버퍼층(120), 버퍼층(120) 상에 게이트 절연막(140), 게이트 절연막(140) 상에 층간 절연막(160)을 평탄하게 형성하여 준비되었다. 이온 주입 공정의 도펀트로 붕소(B)를 사용하였고, 가속 에너지는 40 keV로 설정하였으며, 붕소(B)의 도핑 농도는 1E13 ions/cm3, 1E14 ions/cm3, 및 1E15 ions/cm3의 조건으로 변경하여 도펀트 도핑 공정을 수행하였다. 도 7에서 가로축은 층간 절연막(160) 표면으로 부터의 깊이(depth)이고, 세로축은 SIMS(secondary ion mass spectroscopy)를 통해 측정된 이온의 개수(counts)이다. 도 7에서, 붕소(B)의 도펀트 도핑 농도가 1E13 ions/cm3으로 설정된 것은 실선으로 도시하였고, 붕소(B)의 도펀트 도핑 농도가 1E14 ions/cm3으로 설정된 것은 일점쇄선으로 도시하였고, 붕소(B)의 도펀트 도핑 농도가 1E15 ions/cm3으로 설정된 것은 점선으로 도시하였다.
도 7을 참조하면, 1E13 ions/cm3, 1E14 ions/cm3 및 ,1E15 ions/cm3의 붕소(B)의 도펀트 도핑 농도 조건에서, 층간 절연막(160) 및 게이트 절연막(140)의 경계면에서 붕소(B)가 다수 관찰되었으며, 버퍼층(120)에 인접한 게이트 절연막(140) 측에서 붕소(B)의 최대 농도 피크가 관찰되는 것을 알 수 있다. 도 7의 결과를 도 1의 박막 트랜지스터 어레이에 결부하면, 도 7의 조건으로 설정된 붕소(B) 도펀트 이온 주입 조건에서 버퍼층(120)의 상부에 형성되는 액티브층(130)에 붕소(B)의 최대 농도 피크가 대응되도록 형성됨을 알 수 있다. 따라서, 도 7의 실험의 이온 주입을 위한 평탄막의 버퍼층(120)의 상부에 액티브층(130)을 형성하였다면, 버퍼층(120)에 인접한 게이트 절연막(140) 측에서 붕소(B)의 최대 농도 피크는 액티브층(130)에 형성되는 것을 알 수 있다. 따라서, 도 7을 참고하면, 도 7에서 설정된 이온 주입 공정 조건으로 이온 주입 공정을 본 발명의 박막 트랜지스터 어레이(100)의 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 액티브층(230)에 이온 주입 공정의 도펀트가 형성되는 것을 알 수 있다.
또한, 표준 시료를 참고하여 SIMS(secondary ion mass spectroscopy)를 통해 1E13 ions/cm3, 1E14 ions/cm3 및 1E15 ions/cm3의 붕소(B)의 도펀트 도핑 농도 조건에서 측정된 이온의 개수(counts)를 액티브층(130) 내 원자%(atomic percent, at%)로 변환한 것을 참고하면, 1E14 ions/cm3 의 조건으로 붕소(B)의 도펀트 도핑이 수행된 경우 액티브층(130)에는 붕소(B)가 약 0.01 내지 0.1 at% 포함되어 있으며, 1E15 ions/cm3의 조건으로 붕소(B)의 도펀트 도핑이 수행된 경우 액티브층(130)에는 붕소(B)가 약 0.1 내지 0.2 at% 포함되어 있는 것을 확인하였다.
도 8은 중간부의 도체화 침투 깊이(ΔL)를 설명하는 개략도이다.
도 8에서 게이트 전극(150)과 중첩하는 액티브층(130)의 채널부(131) 및 중간부(132a, 132b)의 합산 길이는 "Lideal"로 표시하였고, "Lideal"는 제1, 제2 도체화부(133a, 133b)에 의한 제1, 2 중간부(132a, 132b)가 미형성된 경우를 가정하였을 때 이상적인 채널부의 길이라고 할 수 있다.
다음으로, 제1, 2 중간부(132a, 132b)의 길이는 "ΔL"로 표시하였고, 제1, 2 중간부(132a, 132b)는 제1, 제2 도체화부(133a, 133b)의 도펀트가 확산되어 마련되므로, "ΔL"은 액티브층(130)의 채널 길이가 가변되어 감소하는 것을 의미할 수 있다. 또는, 제1, 2 중간부(132a, 132b)의 길이"ΔL"은 제1, 제2 도체화부(133a, 133b)의 도펀트의 확산 정도에 의해서 채널 길이가 감소되는 정도를 의미할 수 있다.
따라서, 이상적인 채널부의 길이(Lideal)는 제1, 2 중간부(132a, 132b)의 길이(ΔL)에 의해서 감소될 수 있고, 이러한 감소된 채널부의 길이는 유효 채널 길이(Leff)로 정의될 수 있다.
제1, 2 중간부(132a, 132b)의 길이(ΔL)가 길어지면 유효 채널 길이(Leff)가 감소될 수 있고, 제1, 2 중간부(132a, 132b)의 길이(ΔL)가 짧아지면 유효 채널 길이(Leff)가 증가할 수 있다.
제1, 2 중간부(132a, 132b)의 길이(ΔL)는 제1, 제2 도체화부(133a, 133b)에 수행된 도펀트 도핑 농도에 어느 정도 비례하도록 설정될 수 있다. 예를 들어, 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)의 도펀트 농도가 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)의 도펀트 농도 보다 낮게 설정된다면, 제1 박막 트랜지스터(TR1)의 제1, 2 중간부(132a, 132b)의 길이(ΔL)는 제2 박막 트랜지스터(TR2)의 제1, 2 중간부(232a, 232b)의 길이(ΔL) 보다 작게 설정될 수 있고, 결과적으로 제1 박막 트랜지스터(TR1)의 유효 채널 길이(Leff)가 제2 박막 트랜지스터(TR2) 보다 증가할 수 있다.
이러한 경우, 제1 박막 트랜지스터(TR1)의 액티브층(130)의 유효 채널 길이(Leff)는 제2 박막 트랜지스터(TR2)의 액티브층(230)의 유효 채널 길이(Leff)에 비교하여, 상대적으로 긴 길이를 가질 수 있어, 높은 온(on) 전류 및 고이동도의 전기적 특성이 요구되는 박막 트랜지스터가 아닌 짧은 채널을 가진 박막 트랜지스터에 적용되는 경우 상대적으로 긴 유효 채널 길이(Leff)를 갖기 때문에, HCS(hot carrier stress) 및 임계 전압 롤 오프(roll-off) 현상과 같은 짧은 채널 길이(short channel length)를 갖는 박막 트랜지스터에서 발생하는 숏 채널 효과를 줄일 수 있는 효과가 있다.
반면에, 제2 박막 트랜지스터(TR2)의 액티브층(230)의 유효 채널 길이(Leff)는 제1 박막 트랜지스터(TR1)의 액티브층(130)의 유효 채널 길이(Leff)에 비교하여, 상대적으로 짧은 길이를 가질 수 있어, 임계 전압이 네거티브(-) 방향으로 시프트되어 임계 전압이 감소될 수 있고, 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)는 상대적으로 낮은 저항 및 고이동도 특성을 가질 수 있다. 이에 따라, 제2 박막 트랜지스터(TR2)는 높은 온(on) 전류 및 고이동도의 전기적 특성을 만족할 수 있다.
도 9a 내지 도 9f는 본 발명의 박막 트랜지스터 어레이의 제조방법을 설명한 도면이다.
도 9a를 참조하면, 기판(110) 상에 버퍼층(120)을 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)에 대해서 공통으로 형성한다. 다음으로, 제1 박막 트랜지스터(TR1)의 액티브층(130) 및 제2 박막 트랜지스터(TR2)의 액티브층(130)은 버퍼층(120) 상에 공통으로 형성된 후 미리 설정된 영역에 대응되도록 패터닝될 수 있다. 여기서, 미리 설정된 영역은 이후 게이트 전극(150) 및 제1, 제2 전극(171, 172)와 적어도 일부분 중첩하는 영역일 수 있다. 다음으로, 게이트 절연막(140)은 버퍼층(120) 상에 배치되고, 제1 박막 트랜지스터(TR1)의 액티브층(130) 및 제2 박막 트랜지스터(TR2)의 액티브층(230)을 커버하도록 배치될 수 있고, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)에 대해서 공통으로 형성한다. 다음으로, 제1, 제2 박막 트랜지스터(TR1, TR2)에 게이트 전극 물질층을 형성하고, 제1, 제2 박막 트랜지스터(TR1, TR2)는 서로 다른 게이트 전극 패턴을 갖도록 패터닝한다. 구체적으로, 제1 박막 트랜지스터(TR1)의 게이트 전극(150)은 액티브층(130)과 중첩하도록 배치될 수 있고, 제2 박막 트랜지스터(TR2)의 게이트 전극(2250)은 액티브층(230)의 채널부(231) 및 제1, 제2 중간부(232a, 232b)와 중첩하도록 패터닝될 수 있다.
도 9b를 참조하면, 도 9a에 의해 준비된 제1, 제2 박막 트랜지스터(TR1, TR2)의 구조에 제1 도핑(first doping) 공정을 수행한다.
본 발명의 일 실시예에 따르면, 제1 도핑은 이온 주입(ion implantation)을 통한 이온 도핑에 의해 이루어질 수 있으며, 제1 도핑에 사용되는 도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다. 예를 들면, 제1 도핑의 도펀트의 이온 주입 공정 조건은 1e15 내지 4e15 ions/cm3의 조건으로 수행될 수 있고, 제1 도핑의 도펀트의 가속 에너지 및 도펀트 이온 빔 전류 등은, 당업계에 알려진 공정 조건 범위 내에서 조절될 수 있다. 구체적으로, 제1 도핑의 도펀트의 가속 에너지는 도펀트가 제1, 제2 박막 트랜지스터(TR1, TR2)의 액티브층(130, 230)에 도핑될 수 있는 가속 에너지로 설정될 수 있으며, 게이트 절연막(140)의 두께에 따라 변동되어 설정될 수 있다. 예를 들면, 게이트 절연막(140)의 두께가 두꺼워지면 제1 도핑의 도펀트의 가속 에너지는 증가하도록 설정될 수 있고, 게이트 절연막(140)의 두께가 얇아지면 제1 도핑의 도펀트의 가속 에너지는 감소하도록 설정될 수 있다.
제1 박막 트랜지스터(TR1)의 액티브층(130)은 액티브층(130)의 상부에 액티브층(130)과 중첩하는 게이트 전극(150)에 의해 마스킹될 수 있고, 제1 도핑에 의한 도펀트는 제1 박막 트랜지스터(TR1)의 액티브층(130)에 미형성될 수 있다. 따라서, 제1 박막 트랜지스터(TR1)의 액티브층(130)은 비도핑(non doping) 상태의 농도를 가질 수 있고, 이는 제1 박막 트랜지스터(TR1)의 액티브층(130)의 도핑 전의 초기 도펀트의 농도일 수 있다.
제2 박막 트랜지스터(TR2)의 액티브층(230)은 게이트 전극(250)과 중첩되는 채널부(231) 및 제1, 제2 중간부(232a, 232b)을 제외한 제1, 제2 도체화부(233a, 233b)는 제1 도핑에 의해 이온 주입될 수 있다. 제1 도핑 후 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)는 균일한 도핑 농도를 가질 수 있다. 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)에 인접한 제1, 제2 중간부(232a, 232b)는 제1, 제2 도체화부(233a, 233b)로부터 확산된 도펀트에 의해 형성될 수 있다. 제1, 제2 중간부(232a, 232b)는 제1, 제2 도체화부(233a, 233b)로부터 채널부(231)로 향할수록 도펀트의 농도는 감소하도록 형성될 수 있다. 채널부(231)는 제1, 제2 도체화부(233a, 233b)의 도펀트가 미확산된 영역으로 정의될 수 있다. 따라서, 채널부(231)는 액티브층(230)의 증착시 도펀트의 초기 농도 또는 불순물의 초기 농도와 동일한 도펀트 농도를 가질 수 있다.
도 9c를 참조하면, 제1 박막 트랜지스터(TR1)의 게이트 전극(150)은 미리 설정된 영역에 대응되도록 패터닝될 수 있다. 제1 박막 트랜지스터(TR1)의 게이트 전극(150)은 액티브층(130)의 채널부(131) 및 제1, 제2 중간부(132a, 132b)와 중첩하도록 패터닝될 수 있다.
도 9d를 참조하면, 도 9c에 의해 준비된 제1, 제2 박막 트랜지스터(TR1, TR2)의 구조에 제2 도핑(second doping) 공정을 수행한다.
본 발명의 일 실시예에 따르면, 제2 도핑은 이온 주입(ion implantation)을 통한 이온 도핑에 의해 이루어질 수 있으며, 제2 도핑에 사용되는 도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함할 수 있다. 예를 들면, 제2 도핑의 도펀트의 이온 주입 공정 조건은 2e14 내지 814 ions/cm3의 조건으로 수행될 수 있고, 제2 도핑의 도펀트의 가속 에너지 및 도펀트 이온 빔 전류 등은, 당업계에 알려진 공정 조건 범위 내에서 조절될 수 있다. 예를 들면, 제2 도핑의 이온 주입 공정 조건은 도펀트 농도 조건을 제외한 조건은 제1 도핑과 동일하도록 설정될 수 있다.
제1 박막 트랜지스터(TR1)의 액티브층(130)은 게이트 전극(150)과 중첩되는 채널부(131) 및 제1, 제2 중간부(132a, 132b)을 제외한 제1, 제2 도체화부(133a, 133b)는 제2 도핑에 의해 이온 주입될 수 있다. 제2 도핑 후 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)는 균일한 도핑 농도를 가질 수 있다. 제1 박막 트랜지스터(TR1)의 제1, 제2 도체화부(133a, 133b)에 인접한 제1, 제2 중간부(132a, 132b)는 제1, 제2 도체화부(133a, 133b)로부터 확산된 도펀트에 의해 형성될 수 있다. 제1, 제2 중간부(132a, 132b)는 제1, 제2 도체화부(133a, 133b)로부터 채널부(131)로 향할수록 도펀트의 농도는 감소하도록 형성될 수 있다. 채널부(131)는 제1, 제2 도체화부(133a, 133b)의 도펀트가 미확산된 영역으로 정의될 수 있다. 따라서, 채널부(131)는 액티브층(130)의 증착시 도펀트의 초기 농도 또는 불순물의 초기 농도와 동일한 도펀트 농도를 가질 수 있다.
제2 박막 트랜지스터(TR2)의 액티브층(230)은 게이트 전극(250)과 중첩되는 채널부(231) 및 제1, 제2 중간부(232a, 232b)을 제외한 제1, 제2 도체화부(233a, 233b)는 제2 도핑에 의해 이온 주입될 수 있다. 제2 도핑 후 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 233b)는 균일한 도핑 농도를 가질 수 있다. 제2 박막 트랜지스터(TR2)의 제1, 제2 도체화부(233a, 133b)에 인접한 제1, 제2 중간부(232a, 232b)는 제1, 제2 도체화부(233a, 133b)로부터 확산된 도펀트에 의해 형성될 수 있다. 제1, 제2 중간부(232a, 132b)는 제1, 제2 도체화부(233a, 233b)로부터 채널부(231)로 향할수록 도펀트의 농도는 감소하도록 형성될 수 있다. 채널부(231)는 제1, 제2 도체화부(233a, 233b)의 도펀트가 미확산된 영역으로 정의될 수 있다. 따라서, 채널부(231)는 액티브층(230)의 증착시 도펀트의 초기 농도 또는 불순물의 초기 농도와 동일한 도펀트 농도를 가질 수 있다.
도 9e를 참조하면, 앞선 제1, 제2 도핑에 의해 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 액티브층(230)의 전체 도핑(total doping) 농도가 결정될 수 있다.
제1 박막 트랜지스터(TR1)의 액티브층(130)은 제1 도핑에는 이온 주입되지 않고, 제2 도핑에 의해서만 이온 주입되었으므로, 제1 박막 트랜지스터(TR1)의 액티브층(130)의 전체 도핑(total doping) 농도는 제2 도핑에 의해서만 결정될 수 있고, 제1 박막 트랜지스터(TR1)의 액티브층(130)의 전체 도핑(total doping) 농도는 제2 도핑 농도와 동일한 농도를 가질 수 있다.
제2 박막 트랜지스터(TR2)의 액티브층(230)은 제1 도핑 및 제2 도핑에 의해서 이온 주입되었으므로, 제2 박막 트랜지스터(TR2)의 액티브층(230)의 전체 도핑(total doping) 농도는 제1 도핑 및 제2 도핑의 농도를 합산하여 결정될 수 있다.
도 9f를 참조하면, 제1 박막 트랜지스터(TR1)에 층간 절연막(160)은 게이트 전극(150) 및 게이트 절연막(140) 상에 배치한다. 제1 전극(171) 및 제2 전극(172)은 층간 절연막(160) 상에 배치하고, 제1 전극(171) 및 제2 전극(172)은 각각 제1, 제2 컨택홀(CH1, CH2)을 통해 액티브층(130)과 연결한다. 제2 박막 트랜지스터(TR2)도 제1 박막 트랜지스터(TR1)과 동일한 공정이 수행될 수 있다. 그 결과, 본 발명의 실시예에 따른 박막 트랜지스터 어레이(100)가 만들어질 수 있다.
도 10은 본 발명의 다른 실시예에 따른 표시장치의 개략도이다.
본 발명의 다른 실시예에 따른 표시장치(500)는, 도 10에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.
표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 발명의 실시예에 따르면, 게이트 드라이버(320)는 베이스 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 베이스 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 11는 도 10의 어느 한 화소(P)에 대한 회로도이고, 도 12은 도 11의 화소(P)에 대한 평면도이고, 도 13는 도 12의 III-III'를 따라 자른 단면도이다.
도 11의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(500)의 화소(P)에 대한 등가 회로도이다. 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
본 발명의 다른 실시예에 따르면, 표시장치(500)는 화소 구동부(PDC) 및 표시 소자(710)를 포함한다. 화소 구동부(PDC)는 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 포함한다. 제1 박막 트랜지스터(TR1)로, 앞서 설명된 박막 트랜지스터들(100, 200)을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 제1 박막 트랜지스터(TR1)는 구동 트랜지스터이고, 제2 박막 트랜지스터(TR2)는 스위칭 트랜지스터이다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제2 박막 트랜지스터(TR2)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제1 박막 트랜지스터(TR1)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제2 박막 트랜지스터(TR2)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제1 박막 트랜지스터(TR1)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 스토리지 커패시터(C1)에 충전된다.
데이터 전압(Vdata)에 따라 제1 박막 트랜지스터(TR1)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 12 및 도 13를 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 기판(110) 상에 배치된다.
기판(110)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판, 플라스틱 기판, 또는 실리콘 웨이퍼 기판일 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
기판(110) 상에 광차단층(111, 211)이 배치된다.
광차단층(111, 211)은 외부로부터 입사되는 광을 차단하여 액티브층(A1, A2) 및 제1, 제2 박막 트랜지스터(TR1, TR2)를 보호할 수 있다. 광차단층(111, 211)은 광차단 특성 또는 광반사 특성을 갖는 재료로 만들어질 수 있다. 광차단층(111, 211)은 하부 광차단층 및 상부 광차단층 을 포함할 수 있다. 광차단층(111, 211)은 기판(110) 전면(whole surface)에 배치되는 것이 아니고, 박막 트랜지스터(TR1, TR2) 또는 액티브층(130)과 중첩하는 적어도 일부분에만 배치되도록 구성될 수 있다.
버퍼층(120)은 광차단층(111, 211) 및 기판(110) 상에 배치될 수 있다.
버퍼층(120)은 실리콘 산화막(SiOx), 실리콘 질화막(SiN), 및 실리콘 산질화막(SiON) 중 하나 이상의 무기막이 적층된 다중막으로 형성될 수 있다., 후술하는 제1, 제2 박막 트랜지스터(TR1, TR2)의 게이트 전극(G1, G2)을 포함하는 박막 트랜지스터(TR1, TR2)의 다른 구성 요소들이 버퍼층(120) 상에 배치될 수 있다.
제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)은 버퍼층(120) 상에 배치된다.
제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A1) 및 액티브층(A2)은 각각 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G1, G2), 제1 전극(S1, S2) 및 제2 전극(D1, D2)과 중첩하도록 배치될 수 있다. 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A1) 및 액티브층(A2)은 각각 도 1에서 전술된 채널부(131), 제1 도체화부(133a) 및 제2 도체화부(133b)를 포함한다. 제1 도체화부(133a)는 채널부(131)의 일측에 배치되고, 제2 도체화부(133b)는 채널부(131)의 타측에 배치된다. 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 제1 도체화부(133a) 및 제2 도체화부(133b)는 게이트 전극(G1, G2)과 중첩하지 않는 액티브층(A1, A2)으로 정의될 수 있다. 또한, 제1 박막 트랜지스터(TR1)의 액티브층(A1)은 채널부(131) 및 제1 도체화부(133a) 사이의 제1 중간부(132a)를 더 포함하고, 제2 박막 트랜지스터(TR2)의 액티브층(A2)은 채널부(131) 및 제2 도체화부(133b) 사이의 제2 중간부(132b)를 더 포함한다.
게이트 절연막(140)은 제1 박막 트랜지스터(TR1)의 액티브층(A1), 제2 박막 트랜지스터(TR2)의 액티브층(A2) 및 버퍼층(120) 상에 배치되고, 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 게이트 전극(G1) 사이, 제2 박막 트랜지스터(TR2)의 액티브층(A2) 및 게이트 전극(G2) 사이에 배치되고, 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)을 보호한다. 게이트 절연막(140)은 실리콘 질화막 (SiNx) 또는 실리콘 산화막(SiOx)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
게이트 절연막(140)에 스토리지 커패시터(C1)의 제1 커패시터 전극(C11)이 배치된다. 제1 커패시터 전극(C11)은 제1 박막 트랜지스터(TR2)의 제1 게이트 전극(G1)과 연결될 수 있다. 제1 커패시터 전극(C11)은 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)과 일체로 이루어질 수도 있다.
제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)는 게이트 절연막(140) 상에 배치된다. 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 액티브층(A1, A2)의 채널부와 각각 중첩한다.
제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 각각 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
층간 절연막(160)은 게이트 전극(150) 및 게이트 절연막(140) 상에 배치될 수 있다.
층간 절연막(160)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)을 포함할 수 있고, 박막 트랜지스터를 보호하는 기능을 수행할 수 있다. 층간 절연막(160)은 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 각각의 소스 전극 및 드레인 전극을 접촉시키기 위하여 컨택홀에 대응되는 영역이 제거될 수 있다. 층간 절연막(160) 상에 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 드레인(D1)이 배치되고, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인(D2)이 배치된다. 층간 절연막(160) 상에 데이터 라인(DL), 구동 전원 라인(PL) 및 스토리지 커패시터(C1)의 제2 커패시터 전극(C12)이 배치될 수 있다.
구동 전원 라인(PL)의 일부가 연장되어 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)이 될 수 있다. 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제1 컨택홀(H1)을 통하여 액티브층(A1)과 연결된다.
제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 제2 컨택홀(H2)를 통하여 액티브층(A1)과 연결되고, 다른 제3 컨택홀(H3)을 통하여 광차단층(111)과 연결될 수 있다.`
제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제2 커패시터 전극(C12)은 서로 연결된다. 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제2 커패시터 전극(C12)은 일체로 형성될 수 있다.
데이터 라인(DL)의 일부가 연장되어 제2 박막 트랜지스터(TR2)의 소스 전극(S2)이 될 수 있다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제5 컨택홀(H5)을 통하여 액티브층(A2)과 연결될 수 있다.
제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 제6 컨택홀(H6)를 통하여 액티브층(A2)과 연결되고, 다른 제4 컨택홀(H4)을 통하여 제1 커패시터 전극(C11)과 연결되고, 다른 제7 컨택홀(H7)을 통하여 광차단층(211)과 연결될 수 있다.
제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제1 드레인 전극(D1), 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 제2 드레인 전극(D2), 데이터 라인(DL), 구동 전원 라인(PL) 및 제2 커패시터 전극(C12) 상에 평탄화층(180)이 배치된다.
평탄화층(180)은 절연층으로 이루어지며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하고, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(180) 상에 표시 소자(710)의 제1 화소 전극(711)이 배치된다. 제1 화소 전극(711)은 평탄화층(180)에 형성된 제8 컨택홀(H8)을 통하여, 제2 커패시터 전극(C12)과 접촉한다. 그 결과, 제1 화소 전극(711)이 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 연결될 수 있다. 평탄화층(180)에 형성된 제1 화소 전극(711)과 연결되는 제8 컨택홀(H8)은 뱅크층(750)과 중첩하도록, 표시 소자(710)의 비개구부에 형성될 수 있다.
제1 화소 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 화소 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 화소 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 구성된다. 도 12 및 도 13에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 다른 실시예에 따른 표시장치(500)는 유기발광 표시장치이다.
도 14은 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 14에 도시된 표시장치(600)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제2 박막 트랜지스터(TR2)(스위칭 트랜지스터), 제2 박막 트랜지스터(TR2)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제1 박막 트랜지스터(TR1)(구동 트랜지스터), 제1 박막 트랜지스터(TR1)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(C1)가 위치한다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 제1 박막 트랜지스터(TR1)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 연결된 제2 노드(n2)는 제2 박막 트랜지스터(TR2)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 스토리지 커패시터(C1)가 형성된다.
제2 박막 트랜지스터(TR2)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제1 박막 트랜지스터(TR1)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 게이트 전극과 소스 전극 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제1 박막 트랜지스터(TR1)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제1 박막 트랜지스터(TR1)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
도 15은 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 15에 도시된 표시장치(700)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 15의 화소(P)는 도 14의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 15의 화소 구동부(PDC)는 도 14의 화소 구동부(PDC)와 비교하여, 제1 박막 트랜지스터(TR1)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(C1)가 위치한다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제1 박막 트랜지스터(TR1)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제1 박막 트랜지스터(TR1)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 다른 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
제2 박막 트랜지스터(TR2)의 액티브층(230)은 제1 도핑 및 제2 도핑에 의해서 이온 주입되었으므로, 제2 박막 트랜지스터(TR2)의 액티브층(230)의 전체 도핑(total doping) 농도는 제1 도핑 및 제2 도핑의 농도를 합산하여 결정될 수 있다.
도 9f를 참조하면, 제1 박막 트랜지스터(TR1)에 층간 절연막(160)은 게이트 전극(150) 및 게이트 절연막(140) 상에 배치한다. 제1 전극(171) 및 제2 전극(172)은 층간 절연막(160) 상에 배치하고, 제1 전극(171) 및 제2 전극(172)은 각각 제1, 제2 컨택홀(CH1, CH2)을 통해 액티브층(130)과 연결한다. 제2 박막 트랜지스터(TR2)도 제1 박막 트랜지스터(TR1)과 동일한 공정이 수행될 수 있다. 그 결과, 본 발명의 실시예에 따른 박막 트랜지스터 어레이(100)가 만들어질 수 있다.
도 10은 본 발명의 다른 실시예에 따른 표시장치의 개략도이다.
본 발명의 다른 실시예에 따른 표시장치(500)는, 도 10에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.
표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 발명의 실시예에 따르면, 게이트 드라이버(320)는 베이스 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 베이스 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 11는 도 10의 어느 한 화소(P)에 대한 회로도이고, 도 12은 도 11의 화소(P)에 대한 평면도이고, 도 13는 도 12의 III-III'를 따라 자른 단면도이다.
도 11의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(500)의 화소(P)에 대한 등가 회로도이다. 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
본 발명의 다른 실시예에 따르면, 표시장치(500)는 화소 구동부(PDC) 및 표시 소자(710)를 포함한다. 화소 구동부(PDC)는 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 포함한다. 제1 박막 트랜지스터(TR1)로, 앞서 설명된 박막 트랜지스터들(100, 200)을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 제1 박막 트랜지스터(TR1)는 구동 트랜지스터이고, 제2 박막 트랜지스터(TR2)는 스위칭 트랜지스터이다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제2 박막 트랜지스터(TR2)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제1 박막 트랜지스터(TR1)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제2 박막 트랜지스터(TR2)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제1 박막 트랜지스터(TR1)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 스토리지 커패시터(C1)에 충전된다.
데이터 전압(Vdata)에 따라 제1 박막 트랜지스터(TR1)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 12 및 도 13를 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 기판(110) 상에 배치된다.
기판(110)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판, 플라스틱 기판, 또는 실리콘 웨이퍼 기판일 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
기판(110) 상에 광차단층(111, 211)이 배치된다.
광차단층(111, 211)은 외부로부터 입사되는 광을 차단하여 액티브층(A1, A2) 및 제1, 제2 박막 트랜지스터(TR1, TR2)를 보호할 수 있다. 광차단층(111, 211)은 광차단 특성 또는 광반사 특성을 갖는 재료로 만들어질 수 있다. 광차단층(111, 211)은 하부 광차단층 및 상부 광차단층 을 포함할 수 있다. 광차단층(111, 211)은 기판(110) 전면(whole surface)에 배치되는 것이 아니고, 박막 트랜지스터(TR1, TR2) 또는 액티브층(130)과 중첩하는 적어도 일부분에만 배치되도록 구성될 수 있다.
버퍼층(120)은 광차단층(111, 211) 및 기판(110) 상에 배치될 수 있다.
버퍼층(120)은 실리콘 산화막(SiOx), 실리콘 질화막(SiN), 및 실리콘 산질화막(SiON) 중 하나 이상의 무기막이 적층된 다중막으로 형성될 수 있다., 후술하는 제1, 제2 박막 트랜지스터(TR1, TR2)의 게이트 전극(G1, G2)을 포함하는 박막 트랜지스터(TR1, TR2)의 다른 구성 요소들이 버퍼층(120) 상에 배치될 수 있다.
제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)은 버퍼층(120) 상에 배치된다.
제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A1) 및 액티브층(A2)은 각각 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G1, G2), 제1 전극(S1, S2) 및 제2 전극(D1, D2)과 중첩하도록 배치될 수 있다. 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A1) 및 액티브층(A2)은 각각 도 1에서 전술된 채널부(131), 제1 도체화부(133a) 및 제2 도체화부(133b)를 포함한다. 제1 도체화부(133a)는 채널부(131)의 일측에 배치되고, 제2 도체화부(133b)는 채널부(131)의 타측에 배치된다. 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 제1 도체화부(133a) 및 제2 도체화부(133b)는 게이트 전극(G1, G2)과 중첩하지 않는 액티브층(A1, A2)으로 정의될 수 있다. 또한, 제1 박막 트랜지스터(TR1)의 액티브층(A1)은 채널부(131) 및 제1 도체화부(133a) 사이의 제1 중간부(132a)를 더 포함하고, 제2 박막 트랜지스터(TR2)의 액티브층(A2)은 채널부(131) 및 제2 도체화부(133b) 사이의 제2 중간부(132b)를 더 포함한다.
게이트 절연막(140)은 제1 박막 트랜지스터(TR1)의 액티브층(A1), 제2 박막 트랜지스터(TR2)의 액티브층(A2) 및 버퍼층(120) 상에 배치되고, 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 게이트 전극(G1) 사이, 제2 박막 트랜지스터(TR2)의 액티브층(A2) 및 게이트 전극(G2) 사이에 배치되고, 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)을 보호한다. 게이트 절연막(140)은 실리콘 질화막 (SiNx) 또는 실리콘 산화막(SiOx)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
게이트 절연막(140)에 스토리지 커패시터(C1)의 제1 커패시터 전극(C11)이 배치된다. 제1 커패시터 전극(C11)은 제1 박막 트랜지스터(TR2)의 제1 게이트 전극(G1)과 연결될 수 있다. 제1 커패시터 전극(C11)은 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)과 일체로 이루어질 수도 있다.
제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)는 게이트 절연막(140) 상에 배치된다. 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 액티브층(A1, A2)의 채널부와 각각 중첩한다.
제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 각각 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
층간 절연막(160)은 게이트 전극(150) 및 게이트 절연막(140) 상에 배치될 수 있다.
층간 절연막(160)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)을 포함할 수 있고, 박막 트랜지스터를 보호하는 기능을 수행할 수 있다. 층간 절연막(160)은 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 각각의 소스 전극 및 드레인 전극을 접촉시키기 위하여 컨택홀에 대응되는 영역이 제거될 수 있다. 층간 절연막(160) 상에 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 드레인(D1)이 배치되고, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인(D2)이 배치된다. 층간 절연막(160) 상에 데이터 라인(DL), 구동 전원 라인(PL) 및 스토리지 커패시터(C1)의 제2 커패시터 전극(C12)이 배치될 수 있다.
구동 전원 라인(PL)의 일부가 연장되어 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)이 될 수 있다. 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제1 컨택홀(H1)을 통하여 액티브층(A1)과 연결된다.
제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 제2 컨택홀(H2)를 통하여 액티브층(A1)과 연결되고, 다른 제3 컨택홀(H3)을 통하여 광차단층(111)과 연결될 수 있다.`
제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제2 커패시터 전극(C12)은 서로 연결된다. 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제2 커패시터 전극(C12)은 일체로 형성될 수 있다.
데이터 라인(DL)의 일부가 연장되어 제2 박막 트랜지스터(TR2)의 소스 전극(S2)이 될 수 있다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제5 컨택홀(H5)을 통하여 액티브층(A2)과 연결될 수 있다.
제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 제6 컨택홀(H6)를 통하여 액티브층(A2)과 연결되고, 다른 제4 컨택홀(H4)을 통하여 제1 커패시터 전극(C11)과 연결되고, 다른 제7 컨택홀(H7)을 통하여 광차단층(211)과 연결될 수 있다.
제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제1 드레인 전극(D1), 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 제2 드레인 전극(D2), 데이터 라인(DL), 구동 전원 라인(PL) 및 제2 커패시터 전극(C12) 상에 평탄화층(180)이 배치된다.
평탄화층(180)은 절연층으로 이루어지며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하고, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(180) 상에 표시 소자(710)의 제1 화소 전극(711)이 배치된다. 제1 화소 전극(711)은 평탄화층(180)에 형성된 제8 컨택홀(H8)을 통하여, 제2 커패시터 전극(C12)과 접촉한다. 그 결과, 제1 화소 전극(711)이 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 연결될 수 있다. 평탄화층(180)에 형성된 제1 화소 전극(711)과 연결되는 제8 컨택홀(H8)은 뱅크층(750)과 중첩하도록, 표시 소자(710)의 비개구부에 형성될 수 있다.
제1 화소 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 화소 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 화소 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 구성된다. 도 12 및 도 13에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 다른 실시예에 따른 표시장치(500)는 유기발광 표시장치이다.
도 14은 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 14에 도시된 표시장치(600)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제2 박막 트랜지스터(TR2)(스위칭 트랜지스터), 제2 박막 트랜지스터(TR2)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제1 박막 트랜지스터(TR1)(구동 트랜지스터), 제1 박막 트랜지스터(TR1)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(C1)가 위치한다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 제1 박막 트랜지스터(TR1)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 연결된 제2 노드(n2)는 제2 박막 트랜지스터(TR2)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 스토리지 커패시터(C1)가 형성된다.
제2 박막 트랜지스터(TR2)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제1 박막 트랜지스터(TR1)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 게이트 전극과 소스 전극 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제1 박막 트랜지스터(TR1)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제1 박막 트랜지스터(TR1)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
도 15은 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 15에 도시된 표시장치(700)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 15의 화소(P)는 도 14의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 15의 화소 구동부(PDC)는 도 14의 화소 구동부(PDC)와 비교하여, 제1 박막 트랜지스터(TR1)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(C1)가 위치한다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제1 박막 트랜지스터(TR1)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제1 박막 트랜지스터(TR1)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 다른 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 9f를 참조하면, 제1 박막 트랜지스터(TR1)에 층간 절연막(160)은 게이트 전극(150) 및 게이트 절연막(140) 상에 배치한다. 제1 전극(171) 및 제2 전극(172)은 층간 절연막(160) 상에 배치하고, 제1 전극(171) 및 제2 전극(172)은 각각 제1, 제2 컨택홀(CH1, CH2)을 통해 액티브층(130)과 연결한다. 제2 박막 트랜지스터(TR2)도 제1 박막 트랜지스터(TR1)과 동일한 공정이 수행될 수 있다. 그 결과, 본 발명의 실시예에 따른 박막 트랜지스터 어레이(100)가 만들어질 수 있다.
도 10은 본 발명의 다른 실시예에 따른 표시장치의 개략도이다.
본 발명의 다른 실시예에 따른 표시장치(500)는, 도 10에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.
표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 발명의 실시예에 따르면, 게이트 드라이버(320)는 베이스 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 베이스 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 11는 도 10의 어느 한 화소(P)에 대한 회로도이고, 도 12은 도 11의 화소(P)에 대한 평면도이고, 도 13는 도 12의 III-III'를 따라 자른 단면도이다.
도 11의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(500)의 화소(P)에 대한 등가 회로도이다. 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
본 발명의 다른 실시예에 따르면, 표시장치(500)는 화소 구동부(PDC) 및 표시 소자(710)를 포함한다. 화소 구동부(PDC)는 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 포함한다. 제1 박막 트랜지스터(TR1)로, 앞서 설명된 박막 트랜지스터들(100, 200)을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 제1 박막 트랜지스터(TR1)는 구동 트랜지스터이고, 제2 박막 트랜지스터(TR2)는 스위칭 트랜지스터이다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제2 박막 트랜지스터(TR2)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제1 박막 트랜지스터(TR1)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제2 박막 트랜지스터(TR2)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제1 박막 트랜지스터(TR1)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 스토리지 커패시터(C1)에 충전된다.
데이터 전압(Vdata)에 따라 제1 박막 트랜지스터(TR1)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 12 및 도 13를 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 기판(110) 상에 배치된다.
기판(110)은 유리 기판, 구부리거나 휠 수 있는 박형 유리 기판, 플라스틱 기판, 또는 실리콘 웨이퍼 기판일 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
기판(110) 상에 광차단층(111, 211)이 배치된다.
광차단층(111, 211)은 외부로부터 입사되는 광을 차단하여 액티브층(A1, A2) 및 제1, 제2 박막 트랜지스터(TR1, TR2)를 보호할 수 있다. 광차단층(111, 211)은 광차단 특성 또는 광반사 특성을 갖는 재료로 만들어질 수 있다. 광차단층(111, 211)은 하부 광차단층 및 상부 광차단층 을 포함할 수 있다. 광차단층(111, 211)은 기판(110) 전면(whole surface)에 배치되는 것이 아니고, 박막 트랜지스터(TR1, TR2) 또는 액티브층(130)과 중첩하는 적어도 일부분에만 배치되도록 구성될 수 있다.
버퍼층(120)은 광차단층(111, 211) 및 기판(110) 상에 배치될 수 있다.
버퍼층(120)은 실리콘 산화막(SiOx), 실리콘 질화막(SiN), 및 실리콘 산질화막(SiON) 중 하나 이상의 무기막이 적층된 다중막으로 형성될 수 있다., 후술하는 제1, 제2 박막 트랜지스터(TR1, TR2)의 게이트 전극(G1, G2)을 포함하는 박막 트랜지스터(TR1, TR2)의 다른 구성 요소들이 버퍼층(120) 상에 배치될 수 있다.
제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)은 버퍼층(120) 상에 배치된다.
제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A1) 및 액티브층(A2)은 각각 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G1, G2), 제1 전극(S1, S2) 및 제2 전극(D1, D2)과 중첩하도록 배치될 수 있다. 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A1) 및 액티브층(A2)은 각각 도 1에서 전술된 채널부(131), 제1 도체화부(133a) 및 제2 도체화부(133b)를 포함한다. 제1 도체화부(133a)는 채널부(131)의 일측에 배치되고, 제2 도체화부(133b)는 채널부(131)의 타측에 배치된다. 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 제1 도체화부(133a) 및 제2 도체화부(133b)는 게이트 전극(G1, G2)과 중첩하지 않는 액티브층(A1, A2)으로 정의될 수 있다. 또한, 제1 박막 트랜지스터(TR1)의 액티브층(A1)은 채널부(131) 및 제1 도체화부(133a) 사이의 제1 중간부(132a)를 더 포함하고, 제2 박막 트랜지스터(TR2)의 액티브층(A2)은 채널부(131) 및 제2 도체화부(133b) 사이의 제2 중간부(132b)를 더 포함한다.
게이트 절연막(140)은 제1 박막 트랜지스터(TR1)의 액티브층(A1), 제2 박막 트랜지스터(TR2)의 액티브층(A2) 및 버퍼층(120) 상에 배치되고, 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 게이트 전극(G1) 사이, 제2 박막 트랜지스터(TR2)의 액티브층(A2) 및 게이트 전극(G2) 사이에 배치되고, 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)을 보호한다. 게이트 절연막(140)은 실리콘 질화막 (SiNx) 또는 실리콘 산화막(SiOx)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
게이트 절연막(140)에 스토리지 커패시터(C1)의 제1 커패시터 전극(C11)이 배치된다. 제1 커패시터 전극(C11)은 제1 박막 트랜지스터(TR2)의 제1 게이트 전극(G1)과 연결될 수 있다. 제1 커패시터 전극(C11)은 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)과 일체로 이루어질 수도 있다.
제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)는 게이트 절연막(140) 상에 배치된다. 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 액티브층(A1, A2)의 채널부와 각각 중첩한다.
제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 각각 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
층간 절연막(160)은 게이트 전극(150) 및 게이트 절연막(140) 상에 배치될 수 있다.
층간 절연막(160)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)을 포함할 수 있고, 박막 트랜지스터를 보호하는 기능을 수행할 수 있다. 층간 절연막(160)은 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 각각의 소스 전극 및 드레인 전극을 접촉시키기 위하여 컨택홀에 대응되는 영역이 제거될 수 있다. 층간 절연막(160) 상에 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 드레인(D1)이 배치되고, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인(D2)이 배치된다. 층간 절연막(160) 상에 데이터 라인(DL), 구동 전원 라인(PL) 및 스토리지 커패시터(C1)의 제2 커패시터 전극(C12)이 배치될 수 있다.
구동 전원 라인(PL)의 일부가 연장되어 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)이 될 수 있다. 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제1 컨택홀(H1)을 통하여 액티브층(A1)과 연결된다.
제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 제2 컨택홀(H2)를 통하여 액티브층(A1)과 연결되고, 다른 제3 컨택홀(H3)을 통하여 광차단층(111)과 연결될 수 있다.`
제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제2 커패시터 전극(C12)은 서로 연결된다. 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제2 커패시터 전극(C12)은 일체로 형성될 수 있다.
데이터 라인(DL)의 일부가 연장되어 제2 박막 트랜지스터(TR2)의 소스 전극(S2)이 될 수 있다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제5 컨택홀(H5)을 통하여 액티브층(A2)과 연결될 수 있다.
제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 제6 컨택홀(H6)를 통하여 액티브층(A2)과 연결되고, 다른 제4 컨택홀(H4)을 통하여 제1 커패시터 전극(C11)과 연결되고, 다른 제7 컨택홀(H7)을 통하여 광차단층(211)과 연결될 수 있다.
제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 제1 드레인 전극(D1), 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 제2 드레인 전극(D2), 데이터 라인(DL), 구동 전원 라인(PL) 및 제2 커패시터 전극(C12) 상에 평탄화층(180)이 배치된다.
평탄화층(180)은 절연층으로 이루어지며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하고, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(180) 상에 표시 소자(710)의 제1 화소 전극(711)이 배치된다. 제1 화소 전극(711)은 평탄화층(180)에 형성된 제8 컨택홀(H8)을 통하여, 제2 커패시터 전극(C12)과 접촉한다. 그 결과, 제1 화소 전극(711)이 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 연결될 수 있다. 평탄화층(180)에 형성된 제1 화소 전극(711)과 연결되는 제8 컨택홀(H8)은 뱅크층(750)과 중첩하도록, 표시 소자(710)의 비개구부에 형성될 수 있다.
제1 화소 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 화소 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 화소 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 구성된다. 도 12 및 도 13에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 다른 실시예에 따른 표시장치(500)는 유기발광 표시장치이다.
도 14은 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 14에 도시된 표시장치(600)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제2 박막 트랜지스터(TR2)(스위칭 트랜지스터), 제2 박막 트랜지스터(TR2)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제1 박막 트랜지스터(TR1)(구동 트랜지스터), 제1 박막 트랜지스터(TR1)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(C1)가 위치한다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 제1 박막 트랜지스터(TR1)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 연결된 제2 노드(n2)는 제2 박막 트랜지스터(TR2)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 스토리지 커패시터(C1)가 형성된다.
제2 박막 트랜지스터(TR2)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제1 박막 트랜지스터(TR1)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 게이트 전극과 소스 전극 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제1 박막 트랜지스터(TR1)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제1 박막 트랜지스터(TR1)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
도 15은 본 발명의 다른 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 15에 도시된 표시장치(700)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 15의 화소(P)는 도 14의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 15의 화소 구동부(PDC)는 도 14의 화소 구동부(PDC)와 비교하여, 제1 박막 트랜지스터(TR1)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(C1)가 위치한다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제1 박막 트랜지스터(TR1)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제1 박막 트랜지스터(TR1)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 다른 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (17)
- 기판;
상기 기판 상의 제1 박막 트랜지스터; 및
상기 기판 상의 제2 박막 트랜지스터를 포함하고,
상기 제1 박막 트랜지스터는,
상기 기판 상의 산화물 반도체를 포함하는 제1 액티브층;
상기 제1 액티브층의 상부로 이격되고, 상기 제1 액티브층과 적어도 일부분 중첩하는 제1 게이트 전극; 및
상기 제1 액티브층 및 상기 제1 게이트 전극 사이의 제1 게이트 절연막을 포함하고,
상기 제1 액티브층은,
상기 제1 게이트 전극과 중첩하는 저농도 채널부;
상기 제1 게이트 전극과 중첩하지 않는 저농도 도체화부; 및
상기 저농도 채널부와 상기 도체화부 사이의 저농도 중간부를 포함하며,
상기 제2 박막 트랜지스터는,
상기 기판 상의 산화물 반도체를 포함하는 제2 액티브층;
상기 제2 액티브층의 상부로 이격되고, 상기 제2 액티브층과 적어도 일부분 중첩하는 제2 게이트 전극; 및
상기 제2 액티브층 및 상기 제2 게이트 전극 사이의 제2 게이트 절연막을 포함하고,
상기 제2 액티브층은,
상기 제2 게이트 전극과 중첩하는 고농도 채널부;
상기 제2 게이트 전극과 중첩하지 않는 고농도 도체화부; 및
상기 고농도 채널부와 상기 고농도 도체화부 사이의 고농도 중간부를 포함하며,
상기 제1 박막 트랜지스터의 저농도 도체화부의 비저항은 상기 제2 박막 트랜지스터의 고농도 도체화부의 비저항 보다 높은, 박막 트랜지스터 어레이. - 제1 항에 있어서,
상기 제1 박막 트랜지스터의 저농도 중간부는 상기 제1 박막 트랜지스터의 제1 게이트 전극과 중첩하고,
상기 제2 박막 트랜지스터의 저농도 중간부는 상기 제2 박막 트랜지스터의 제2 게이트 전극과 중첩하는, 박막 트랜지스터 어레이. - 제1 항에 있어서,
상기 제1 박막 트랜지스터의 저농도 중간부의 길이는 제2 박막 트랜지스터의 제2 중간부의 길이 보다 짧은, 박막 트랜지스터 어레이. - 제1항에 있어서,
상기 제1 박막 트랜지스터의 제1 액티브층의 상기 저농도 도체화부 및 상기 저농도 중간부는 도펀트에 의해 도핑되며,
상기 제2 박막 트랜지스터의 제2 액티브층의 상기 제2 도체화부 및 상기 제2 중간부는 도펀트에 의해 도핑된, 박막 트랜지스터 어레이. - 제4항에 있어서,
상기 제1 박막 트랜지스터의 상기 저농도 도체화부는 제1 도핑 농도를 갖고, 상기 저농도 채널부는 상기 제1 도핑 농도 보다 낮은 제2 도핑 농도를 가지며,
상기 제2 박막 트랜지스터의 상기 제2 도체화부는 제3 도핑 농도를 갖고, 상기 제2 채널부는 상기 제3 도핑 농도 보다 낮은 제4 도핑 농도를 갖고,
상기 제1 박막 트랜지스터의 상기 저농도 중간부의 도핑 농도는 상기 저농도 채널부로부터 상기 저농도 도체화부를 향하여 상기 제2 도핑 농도에서 상기 제1 도핑 농도로 변화하고,
상기 제2 박막 트랜지스터의 상기 제2 중간부의 도핑 농도는 상기 제2 채널부로부터 상기 제2 도체화부를 향하여 상기 제4 도핑 농도에서 상기 제3 도핑 농도로 변화하는, 박막 트랜지스터 어레이. - 제4항에 있어서,
상기 도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함하는, 박막 트랜지스터 어레이. - 제4항에 있어서,
상기 제1 박막 트랜지스터의 저농도 도체화부의 도펀트 농도는 상기 제1 박막 트랜지스터의 액티브층에 대해 0.01 이상 0.8 at% 이하인, 박막 트랜지스터 어레이. - 제4항에 있어서,
상기 제2 박막 트랜지스터의 고농도 도체화부의 도펀트 농도는 상기 제2 박막 트랜지스터의 액티브층에 대해 0.1 이상 0.8 at% 이하인, 박막 트랜지스터 어레이. - 제1항 내지 제8항 중 어느 한 항에 따른 박막 트랜지스터를 포함하는, 표시장치.
- 기판 상에 형성된 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 제조방법에 있어서,
상기 기판 상에 이격된 제1 액티브층 및 제2 액티브층을 형성하는 단계;
상기 제1 액티브층 및 상기 제2 액티브층을 커버하는 게이트 절연막을 형성하는 단계;
상기 제1 액티브층과 중첩하는 제1 게이트 전극을 형성하고, 상기 제2 액티브층의 일측과 타측과 비중첩하는 제2 게이트 전극을 형성하는 단계;
상기 제1 액티브층 및 상기 제2 액티브층에 제1 도핑하는 단계;
상기 제1 게이트 전극을 패터닝하여, 상기 제1 액티브층의 일측과 타측과 비중첩하는 제1 게이트 전극 패터닝 단계; 및
상기 제1 액티브층 및 상기 제2 액티브층에 제2 도핑하는 단계를 포함하는, 박막 트랜지스터 어레이의 제조방법. - 제10항에 있어서,
상기 제1 도핑 및 상기 제2 도핑의 도펀트는 붕소(B), 인(P), 불소(F) 및 수소(H) 중 적어도 하나를 포함하는, 박막 트랜지스터 어레이의 제조방법 - 제10항에 있어서,
상기 제1 액티브층은
상기 제1 게이트 전극과 중첩하는 저농도 채널부;
상기 제1 게이트 전극과 중첩하지 않는 저농도 도체화부; 및
상기 저농도 채널부와 상기 저농도 도체화부 사이의 저농도 중간부를 포함하며,
상기 제2 액티브층은
상기 제2 게이트 전극과 중첩하는 고농도 채널부;
상기 제2 게이트 전극과 중첩하지 않는 고농도 도체화부; 및
상기 고농도 채널부와 상기 고농도 도체화부 사이의 고농도 중간부를 포함하며,
상기 제1 액티브층의 저농도 도체화부는 상기 제2 액티브층의 고농도 도체화부의 비저항보다 높은, 박막 트랜지스터 어레이의 제조방법. - 제10항에 있어서,
상기 제1 액티브층의 저농도 중간부는 상기 제1 게이트 전극과 중첩하고,
상기 제2 액티브층의 고농도 중간부는 상기 제2 게이트 전극과 중첩하는, 박막 트랜지스터 어레이의 제조방법. - 제10항에 있어서,
상기 제1 액티브층의 저농도 중간부의 길이는 상기 제2 액티브층의 고농도 중간부의 길이 보다 짧은, 박막 트랜지스터 어레이의 제조방법. - 제10항에 있어서,
상기 제1 액티브층의 저농도 도체화부는 제1 도핑 농도를 갖고, 제1 액티브층의 저농도 채널부는 상기 제1 도핑 농도 보다 낮은 제2 도핑 농도를 가지며,
상기 제2 액티브층의 고농도 도체화부는 제3 도핑 농도를 갖고, 제2 액티브층의 고농도 채널부는 상기 제3 도핑 농도 보다 낮은 제4 도핑 농도를 갖고,
상기 제1 액티브층의 저농도 중간부의 도핑 농도는 상기 제1 액티브층의 저농도 채널부로부터 상기 제1 액티브층의 저농도 도체화부를 향하여 상기 제2 도핑 농도에서 상기 제1 도핑 농도로 변화하고,
상기 제2 액티브층의 고농도 중간부의 도핑 농도는 상기 제2 액티브층의 채널부로부터 상기 제2 액티브층의 고농도 도체화부를 향하여 상기 제4 도핑 농도에서 상기 제3 도핑 농도로 변화하는, 박막 트랜지스터 어레이의 제조방법. - 제10항에 있어서,
상기 제1 액티브층의 도체화부의 도펀트 농도는 상기 제1 액티브층에 대해 0.01 이상 0.8 at% 이하인, 박막 트랜지스터 어레이의 제조방법. - 제10항에 있어서,
상기 제2 액티브층의 도체화부의 도펀트 농도는 상기 제1 액티브층에 대해 0.1 이상 0.8 at% 이하인, 박막 트랜지스터 어레이의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/901,702 US20230073848A1 (en) | 2021-09-03 | 2022-09-01 | Thin Film Transistor Array, Fabrication Method Thereof, and Display Apparatus Comprising the Thin Film Transistor Array |
| CN202211072396.1A CN115763489A (zh) | 2021-09-03 | 2022-09-02 | 薄膜晶体管阵列、其制造方法以及包括该薄膜晶体管阵列的显示设备 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20210117838 | 2021-09-03 | ||
| KR1020210117838 | 2021-09-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230034847A true KR20230034847A (ko) | 2023-03-10 |
Family
ID=85570341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210194810A KR20230034847A (ko) | 2021-09-03 | 2021-12-31 | 박막 트랜지스터 어레이, 그 제조방법 및 박막 트랜지스터 어레이를 포함하는 표시장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230034847A (ko) |
-
2021
- 2021-12-31 KR KR1020210194810A patent/KR20230034847A/ko unknown
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