KR20230073464A - 박막 트랜지스터, 박막 트랜지스터 기판 및 표시장치 - Google Patents

박막 트랜지스터, 박막 트랜지스터 기판 및 표시장치 Download PDF

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KR20230073464A
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film transistor
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고영현
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 제1 액티브층, 제1 보조 게이트 전극 및 제1 게이트 전극을 포함하고, 상기 제1 액티브층은 제1 채널부, 상기 제1 채널부의 일측과 접촉하는 제1 연결부 및 상기 제1 채널부의 타측과 접촉하는 제2 연결부를 포함하는 박막 트랜지스터, 이러한 박막 트랜지스터를 포함하는 박막 트랜지스터 기판 및 표시장치를 제공한다.

Description

박막 트랜지스터, 박막 트랜지스터 기판 및 표시장치{THIN FILM TRANSISTOR, THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY APPARATUS}
본 발명의 일 실시예는 박막 트랜지스터, 박막 트랜지스터 기판 및 표시장치에 대한 것이다. 보다 구체적으로, 본 발명의 일 실시예는, 보조 게이트 전극을 포함하는 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 기판 및 이를 포함하는 표시장치에 대한 것이다.
박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
이 중, 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 가질 수 있기 때문에 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 표시장치를 구현하는 데도 유리하다.
표시장치는, 스위칭 박막 트랜지스터와 구동 박막 트랜지스터를 포함할 수 있다. 일반적으로, 스위칭 박막 트랜지스터는 온-오프(On-Off) 특성 향상을 위해 작은 s-팩터(s-factor)를 가지는 것이 유리하고, 구동 박막 트랜지스터는 계조(gray scale) 표현을 위해 큰 s-팩터(s-factor)를 가지는 것이 유리하다. 그런데, 온-오프(On-Off) 특성을 확보하기 위해 박막 트랜지스터들은 작은 s-팩터(s-factor)를 가지는 것이 일반적인 때문에, 이러한 박막 트랜지스터들이 표시장치의 구동 박막 트랜지스터에 적용되는 경우, 계조(gray scale)를 표현하는 데 어려움이 있다.
따라서, 표시장치의 구동 박막 트랜지스터에 적용되어 계조(gray scale)를 용이하게 표현하기 위해, 큰 s-팩터(s-factor)를 갖는 박막 트랜지스터가 요구되고 있다. 또한, 박막 트랜지스터가 큰 s-팩터(s-factor)를 가지더라도, 온(ON) 상태에서는 우수한 전류 특성을 가지는 것이 필요하다.
본 발명의 일 실시예는, 큰 s-팩터(s-factor)를 가지며, 온(ON) 상태에서는 우수한 전류 특성을 갖는 박막 트랜지스터를 제공하고자 한다. 보다 구체적으로, 본 발명의 일 실시예는, 문턱전압 구간에서 큰 s-팩터를 갖고, 온(ON) 상태에서 큰 전류값을 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 다른 일 실시예는, 보조 게이트 전극이 배치된 부분과 배치되지 않은 부분에 인가되는 전계 효과의 차이로 인해, 문턱전압 구간에서 큰 s-팩터(s-factor)를 갖고, 온(ON) 구간에서 우수한 전류 특성을 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 상기의 박막 트랜지스터를 포함하는 박막 트랜지스터 기판을 제공하고자 한다.
본 발명의 또 다른 일 실시예는 큰 s-팩터를 가지는 동시에 큰 온(ON) 전류 특성을 갖는 박막 트랜지스터를 구동 트랜지스터로 사용하여, 우수한 계조(gray scale) 표현 능력 및 우수한 전류 특성을 갖는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 제1 액티브층, 상기 제1 액티브층과 적어도 일부 중첩하는 제1 게이트 전극 및 상기 제1 액티브층과 상기 제1 게이트 전극 사이의 제1 보조 게이트 전극 및 제2 보조 게이트 전극을 포함하고, 상기 제1 액티브층은 제1 채널부, 상기 제1 채널부의 일측과 접촉하는 제1 연결부 및 상기 제1 채널부의 타측과 접촉하는 제2 연결부를 포함하고, 상기 제1 채널부는 상기 제1 보조 게이트 전극, 상기 제2 보조 게이트 전극 및 상기 제1 게이트 전극과 중첩하고, 상기 제1 보조 게이트 전극 및 상기 제2 보조 게이트 전극은 상기 제1 채널부 상에서 서로 이격되어 각각 상기 제1 게이트 전극과 중첩하고, 상기 제1 채널부는 상기 제1 보조 게이트 전극과 상기 제2 보조 게이트 전극 사이의 이격 공간과 중첩하는, 박막 트랜지스터를 제공한다.
상기 박막 트랜지스터는, 상기 제1 보조 게이트 전극 및 상기 제2 보조 게이트 전극과 상기 제1 액티브층 사이의 제1 게이트 절연막 및 상기 제1 보조 게이트 전극 및 상기 제2 보조 게이트 전극과 상기 제1 게이트 전극 사이의 제2 게이트 절연막을 더 포함하며, 상기 제1 연결부 및 상기 제2 연결부는 각각 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막으로부터 노출될 수 있다.
상기 제1 보조 게이트 전극, 상기 제2 보조 게이트 전극 및 상기 제1 게이트 전극에 동일한 전압이 인가되도록 구성될 수 있다.
상기 제1 보조 게이트 전극은 상기 제1 연결부 쪽의 상기 제1 채널부와 중첩하고, 상기 제2 보조 게이트 전극은 상기 제2 연결부 쪽의 상기 제1 채널부와 중첩할 수 있다.
상기 제1 채널부 상에서, 상기 제1 보조 게이트 전극 및 상기 제2 보조 게이트 전극 사이의 이격 공간 전체가 상기 제1 게이트 전극과 중첩할 수 있다.
상기 제1 액티브층은 상기 제1 연결부와 접촉하는 제1 반도체부를 포함하며, 상기 제1 연결부는 상기 제1 채널부와 상기 제1 반도체부 사이에 배치되어 상기 제1 게이트 절연막으로부터 노출되어 있고, 상기 제1 반도체부는 상기 제1 게이트 절연막에 의하여 커버될 수 있다.
상기 박막 트랜지스터는 상기 제1 게이트 전극과 동일층에 배치되어 상기 제1 연결부와 접촉하는 제1 전극을 더 포함하고, 상기 제1 반도체부는 상기 제1 전극과 중첩할 수 있다.
상기 제1 액티브층은 상기 제2 연결부와 접촉하는 제2 반도체부를 포함하며, 상기 제2 연결부는 상기 제1 채널부와 상기 제2 반도체부 사이에 배치되어, 상기 제1 게이트 절연막으로부터 노출되어 있고, 상기 제2 반도체부는 상기 제1 게이트 절연막에 의하여 커버될 수 있다.
상기 박막 트랜지스터는 상기 제1 게이트 전극과 동일층에 배치되어 상기 제2 연결부와 접촉하는 제2 전극을 더 포함하고, 상기 제2 반도체부는 상기 제2 전극과 중첩할 수 있다.
상기 박막 트랜지스터는 상기 제1 연결부 및 상기 제2 연결부 중 적어도 하나의 상부에 배치된 도전재층을 더 포함하며, 상기 도전재층은 상기 제1 채널부와 중첩하지 않을 수 있다.
상기 도전재층 각각, 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 구리(Cu), 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd), 칼슘(Ca), 바륨(Ba) 및 투명 도전성 산화물(transparent conductive oxide; TCO) 중에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 다른 일 실시예는, 제1 액티브층, 상기 제1 액티브층 상의 제1 게이트 절연막, 상기 제1 게이트 절연막 상의 제1 보조 게이트 전극, 상기 제1 보조 게이트 전극 상의 제2 게이트 절연막 및 상기 제2 게이트 절연막 상의 제1 게이트 전극을 포함하며, 상기 제1 액티브층은 제1 채널부, 상기 제1 채널부의 일측과 접촉하는 제1 연결부, 상기 제1 연결부와 접촉하는 제1 반도체부, 상기 제1 채널부의 타측과 접촉하는 제2 연결부 및 상기 제2 연결부와 접촉하는 제2 반도체부를 포함하고, 상기 제1 연결부는 상기 제1 채널부와 상기 제1 반도체부 사이에 배치되고, 상기 제2 연결부는 상기 제1 채널부와 상기 제2 반도체부 사이에 배치되고, 상기 제1 연결부 및 상기 제2 연결부는 각각 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막으로부터 노출되고, 제1 반도체부 및 제2 반도체부는 각각 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막에 의하여 커버되는, 박막 트랜지스터를 제공한다.
상기 제1 보조 게이트 전극은 상기 제1 게이트 전극과 중첩하고, 상기 제1 채널부는 상기 제1 게이트 전극과 중첩하고 상기 제1 보조 게이트 전극과 중첩하지 않는 영역을 포함할 수 있다.
상기 제1 보조 게이트 전극은 상기 제1 연결부 쪽에서 상기 제1 채널부와 중첩할 수 있다.
상기 제1 보조 게이트 전극은 상기 제2 연결부 쪽에서 상기 제1 채널부와 중첩할 수 있다.
상기 박막 트랜지스터는, 상기 제1 게이트 전극과 동일층에 배치되어 상기 제1 연결부와 접촉하는 제1 전극 및 상기 제1 전극과 이격되어 상기 제1 게이트 전극과 동일층에 배치되며, 상기 제2 연결부와 접촉하는 제2 전극을 더 포함할 수 있다.
상기 제1 반도체부는 상기 제1 전극과 중첩하고, 상기 제2 반도체부는 상기 제2 전극과 중첩할 수 있다.
본 발명의 또 다른 일 실시예는, 베이스 기판상의 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는, 제1 채널부를 갖는 제1 액티브층, 상기 제1 액티브층 상의 제1 보조 게이트 전극 및 상기 제1 보조 게이트 전극 상의 제1 게이트 전극을 포함하고, 상기 제2 박막 트랜지스터는 제2 채널부를 갖는 제2 액티브층 및 상기 제2 채널부와 중첩하는 제2 게이트 전극을 포함하고, 상기 제1 보조 게이트 전극은 제1 액티브층 및 상기 제1 게이트 전극 사이에 배치되어, 상기 제1 채널부의 일부 및 상기 제1 게이트 전극의 일부와 중첩하고, 상기 제2 게이트 전극은 상기 제1 보조 게이트 전극과 동일층에 배치되는, 박막 트랜지스터 기판을 제공한다.
상기 제1 액티브층은 상기 제1 채널부의 일측과 접촉하는 제1 연결부 및 상기 제1 채널부의 타측과 접촉하는 제2 연결부를 포함하고, 상기 제2 액티브층은 상기 제2 채널부의 일측과 접촉하는 제3 연결부 및 상기 제2 채널부의 타측과 접촉하는 제4 연결부를 포함할 수 있다.
상기 박막 트랜지스터 기판은, 상기 제1 액티브층과 상기 제1 보조 게이트 전극 사이 및 상기 제2 액티브층과 상기 제2 게이트 전극 사이에 배치된 제1 게이트 절연막 및 상기 제1 보조 게이트 전극과 상기 제1 게이트 전극 사이에 배치된 제2 게이트 절연막을 더 포함하고, 상기 제1 연결부, 상기 제2 연결부, 상기 제3 연결부 및 상기 제4 연결부는 각각 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막으로부터 노출될 수 있다.
상기 제1 액티브층은 상기 제1 채널부와 이격되어 상기 제1 연결부와 접촉하는 제1 반도체부 및 상기 제1 채널부와 이격되어 상기 제2 연결부와 접촉하는 제2 반도체부를 포함하고, 상기 제2 액티브층은 상기 제2 채널부와 이격되어 상기 제3 연결부와 접촉하는 제3 반도체부 및 상기 제2 채널부와 이격되어 상기 제4 연결부와 접촉하는 제4 반도체부를 포함하고, 제1 반도체부, 제2 반도체부, 제3 반도체부 및 제4 반도체부는 각각 상기 제1 게이트 절연막에 의하여 커버될 수 있다.
상기 박막 트랜지스터 기판은, 상기 제1 게이트 전극과 동일층에 배치되어 상기 제1 연결부와 접촉하는 제1 전극, 상기 제1 전극과 이격되어 상기 제1 게이트 전극과 동일층에 배치되며 상기 제2 연결부와 접촉하는 제2 전극, 상기 제1 게이트 전극과 동일층에 배치되어 상기 제3 연결부와 접촉하는 제3 전극 및 상기 제3 전극과 이격되어 상기 제1 게이트 전극과 동일층에 배치되며 상기 제4 연결부와 접촉하는 제4 전극을 더 포함하며, 상기 제1 반도체부는 상기 제1 전극과 중첩하고, 상기 제2 반도체부는 상기 제2 전극과 중첩하고, 상기 제3 반도체부는 상기 제3 전극과 중첩하고, 상기 제4 반도체부는 상기 제4 전극과 중첩할 수 있다.
상기 제1 박막 트랜지스터는 상기 제1 보조 게이트 전극과 이격되어 상기 제1 보조 게이트 전극과 동일층에 배치된 제2 보조 게이트 전극을 더 포함하고, 상기 제1 보조 게이트 전극 및 상기 제2 보조 게이트 전극은 각각 상기 제1 채널부 및 상기 제1 게이트 전극과 중첩하고, 상기 제1 채널부는 상기 제1 보조 게이트 전극과 상기 제2 보조 게이트 전극 사이의 이격 공간과 중첩할 수 있다.
상기 박막 트랜지스터 기판은, 상기 제1 연결부, 상기 제2 연결부, 상기 제3 연결부 및 상기 제4 연결부 상에 배치된 도전재층을 더 포함할 수 있다.
상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는 산화물 반도체 물질을 포함할 수 있다.
상기 산화물 반도체 물질은, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는, 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함할 수 있다.
본 발명의 또 다른 일 실시예는, 상기의 박막 트랜지스터를 포함하는 표시장치를 제공한다.
본 발명의 또 다른 일 실시예는, 상기의 박막 트랜지스터 기판을 포함하는, 표시장치를 제공한다.
본 발명의 일 실시예에 따른 박막 트랜지스터에 있어서, 채널부와 중첩하는 영역 중 일부 영역에만 보조 게이트 전극이 배치되며, 그 결과 보조 전극이 배치된 부분과 배치되지 않은 부분에 인가되는 전계 효과의 차이로 인해, 문턱전압 구간에서 s-팩터(s-factor)가 증가될 수 있다. 또한, 보조 게이트 전극은 박막 트랜지스터의 온(ON) 구간에서 전류를 펌핑하는 역할을 하여, 박막 트랜지스터가 우수한 온(ON) 전류 특성을 가질 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 큰 s-팩터를 가지며, 동시에 우수한 온(ON) 전류 특성을 가지기 때문에, 이러한 박막 트랜지스터가 표시장치의 구동 트랜지스터로 사용되는 경우, 표시장치의 계조(gray scale) 표현 능력이 향상되고, 전류 특성 역시 향상될 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 1b는 도 1a의 I-I'를 따라 자른 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 11은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 13은 박막 트랜지스터들에 대한 문턱전압 그래프이다.
도 14는 채널부의 도체화 침투 깊이(ΔL)를 설명하는 개략도이다.
도 15a 내지 15f는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정에 대한 개략도이다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 17은 도 16의 어느 한 화소에 대한 회로도이다.
도 18은 도 17의 화소에 대한 평면도이다.
도 19는 도 18의 II-II'를 따라 자른 단면도이다.
도 20은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 21은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓일 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, "~ 후에", "~ 에 이어서", "~ 다음에", "~ 전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시예에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 연결부와 소스 전극을 구별하고 드레인 연결부와 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 연결부가 소스 전극이 될 수 있고, 드레인 연결부가 드레인 전극이 될 수 있다. 또한, 소스 연결부가 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 평면도이고, 도 1b는 도 1a의 I-I'를 따라 자른 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는, 제1 액티브층(130), 제1 액티브층(130)과 적어도 일부 중첩하는 제1 게이트 전극(160), 및 제1 액티브층(130)과 제1 게이트 전극(160) 사이의 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)을 포함한다.
도 1b를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 베이스 기판(110) 상에 배치된다.
베이스 기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 베이스 기판(110)으로 사용되는 경우, 베이스 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
도 1b를 참조하면, 베이스 기판(110) 상에 제1 광차단층(111)이 배치될 수 있다. 제1 광차단층(111)은 광차단 특성을 갖는 재료로 만들어질 수 있다. 제1 광차단층(111)은 외부로부터 입사되는 광을 차단하여, 제1 액티브층(130)를 보호한다.
제1 광차단층(111)은 생략될 수도 있다. 또한, 도 1b에 도시되지 않았지만, 베이스 기판(110)과 제1 광차단층(111) 사이에 하부 버퍼층이 배치될 수도 있다.
제1 광차단층(111) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 버퍼층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 버퍼층(120)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
버퍼층(120)은 제1 액티브층(130)을 보호한다. 또한, 버퍼층(120)에 의해 제1 광차단층(111)이 배치된 베이스 기판(110) 상부의 표면이 균일해질 수 있다.
제1 액티브층(130)은 버퍼층(120) 상에 배치된다.
제1 액티브층(130)은 반도체 물질을 포함할 수 있다. 보다 구체적으로 제1 액티브층(130)은 산화물 반도체 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 산화물 반도체 물질은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO(InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질로 제1 액티브층(130)이 만들어질 수도 있다.
제1 액티브층(130)은 제1 채널부(130n), 제1 연결부(131) 및 제2 연결부(132)를 포함한다. 도 1b를 참조하면, 제1 연결부(131)는 제1 채널부(130n)의 일측과 접촉하고, 제2 연결부(132)는 제1 채널부(130n)의 타측과 접촉한다.
제1 연결부(131) 및 제2 연결부(132)는 제1 액티브층(130)에 대한 선택적 도체화에 의하여 형성될 수 있다. 제1 연결부(131) 및 제2 연결부(132)를 도체화부라고도 한다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)의 제1 연결부(131)는 제1 소스 영역이 되고, 제2 연결부(132)는 제1 드레인 영역이 될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 연결부(131)가 제1 드레인 영역이 되고, 제2 연결부(132)가 제1 소스 영역이 될 수도 있다.
제1 액티브층(130) 상에 제1 게이트 절연막(141)이 배치된다. 제1 게이트 절연막(141)은 제1 채널부(130n)를 보호한다.
제1 게이트 절연막(141)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 절연막(141)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
도 1b를 참조하면, 제1 게이트 절연막(141)은 패터닝된 구조를 가질 수 있다.
제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)은 제1 게이트 절연막(141) 상에 배치된다. 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)은 제1 액티브층(130)의 제1 채널부(130n)와 중첩한다.
제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)은 각각 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)은 각각 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
도 1a를 참조하면, 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)은 제1 채널부(130n) 상에서 서로 이격되어 있으며, 패드 전극(153)에 의하여 서로 연결될 수 있다. 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)은, 예를 들어, 패드 전극(153)으로부터 연장된 가지(branch) 형상을 가질 수 있다.
제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152) 상에 제2 게이트 절연막(142)이 배치된다. 제2 게이트 절연막(142)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 제2 게이트 절연막(142)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
제1 게이트 전극(160)은 제2 게이트 절연막(142) 상에 배치된다.
제1 게이트 전극(160)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(160)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
제1 게이트 전극(160)은 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)과 동일한 물질로 만들어질 수도 있고, 다른 물질로 만들어질 수도 있다.
도 1a를 참조하면, 제1 게이트 전극(160)은 콘택홀(CH4)를 통하여 패드 전극(153)과 연결됨으로써 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)과 연결될 수 있다. 그에 따라, 제1 게이트 전극(160), 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)에 동일한 전압이 인가될 수 있다. 제1 게이트 전극(160), 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)에 인가되는 전압을 게이트 전압이라고 한다.
본 발명의 일 실시예에 따르면, 제1 보조 게이트 전극(151)은 제1 연결부(131) 쪽의 제1 채널부(130n)와 중첩하고, 제2 보조 게이트 전극(152)은 제2 연결부(132) 쪽의 제1 채널부(130n)와 중첩할 수 있다. 보다 구체적으로, 제1 보조 게이트 전극(151)은 제1 연결부(131) 쪽의 제1 채널부(130n)의 가장자리와 중첩하고, 제2 보조 게이트 전극(152)은 제2 연결부(132) 쪽의 제1 채널부(130n)의 가장자리와 중첩할 수 있다.
도 1a 및 1b를 참조하면, 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)은 제1 채널부(130n) 상에서 서로 이격되어, 각각 제1 게이트 전극(160)과 중첩한다. 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)의 사이에 이격 공간(155)이 형성된다.
제1 채널부(130n)는 제1 보조 게이트 전극(151), 제2 보조 게이트 전극(152) 및 제1 게이트 전극(160)과 중첩한다. 제1 보조 게이트 전극(151), 제2 보조 게이트 전극(152) 및 제1 게이트 전극(160)에 전압이 인가될 때 발생되는 전계에 의하여, 제1 채널부(130n)를 통해 전류가 흐를 수 있다.
또한, 제1 채널부(130n)는 제1 보조 게이트 전극(151)과 제2 보조 게이트 전극(152) 사이의 이격 공간(155)과 중첩한다. 제1 채널부(130n) 상에서, 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)의 사이에 이격 공간(155) 전체가 제1 게이트 전극(160)과 중첩한다. 그 결과, 제1 채널부(130n) 영역 전체에 게이트 전압에 의한 전계가 인가될 수 있다.
제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)은 제1 게이트 전극(160)보다 제1 채널부(130n)에 가까이 배치된다. 따라서, 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)에 의하여 제1 채널부(130n)에 인가되는 전계 효과가 제1 게이트 전극(160)에 의하여 제1 채널부(130n)에 인가되는 전계 효과보다 클 것이다.
도 1a 및 1b를 참조하면, 제1 채널부(130n) 중 이격 공간(155)과 중첩하는 영역에는 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)에 의한 전계 효과가 인가되지 않고, 제1 게이트 전극(160)에 의한 전계효과만이 인가된다. 따라서, 제1 채널부(130n) 중 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)과 중첩하지 않는 영역에는 상대적으로 약한 전계가 인가된다.
이와 같이, 제1 채널부(130n)의 중간 부분에 약한 전계가 인가되기 때문에, 박막 트랜지스터(100)의 문턱전압 구간에서 전압 변화에 따른 전류의 변화가 작아질 수 있다. 그 결과, 박막 트랜지스터(100)의 s-팩터가 증가할 수 있다.
또한, 도 1b를 참조하면, 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극과 제1 액티브층(130) 사이에 제1 게이트 절연막(141)이 배치되고, 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)과 제1 게이트 전극(160) 사이에 제2 게이트 절연막(142)이 배치된다. 제1 연결부(131) 및 제2 연결부(132)는 각각 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)으로부터 노출된다.
제1 게이트 절연막(141) 및 제2 게이트 절연막(142)은 제1 연결부(131) 및 제2 연결부(132)를 노출시키도록 패터닝될 수 있다. 본 발명의 일 실시예에 따르면, 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)을 패터닝 하는 과정에서 제1 액티브층(130)이 선택적으로 도체화되어, 도체화 영역인 제1 연결부(131) 및 제2 연결부(132)가 형성될 수 있다.
제1 게이트 절연막(141) 및 제2 게이트 절연막(142)은 동시에 패터닝될 수 있다.
도 1b를 참조하면, 제1 액티브층(130)은 제1 연결부(131)와 접촉하는 제1 반도체부(133)를 포함한다. 제1 연결부(131)는 제1 채널부(130n)와 제1 반도체부(133)의 사이에 배치된다. 제1 반도체부(133)는 제1 게이트 절연막(141)에 의하여 커버된다.
또한, 도 1b를 참조하면, 제1 액티브층(130)은 제2 연결부(132)와 접촉하는 제2 반도체부(134)를 포함한다. 제2 연결부(132)는 제1 채널부(130n)와 제2 반도체부(134)의 사이에 배치된다. 제2 반도체부(134)는 제1 게이트 절연막(141)에 의하여 커버된다.
본 발명의 일 실시예 따른 박막 트랜지스터(100)는 제2 게이트 절연막(142) 상에 배치된 제1 전극(171) 및 제2 전극(172)를 포함한다. 제1 전극(171)은 소스 전극 역할을 할 수 있고, 제2 전극(172)은 드레인 전극 역할을 할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 전극(171)이 드레인 전극 역할을 할 수 있고, 제2 전극(172)이 소스 전극 역할을 할 수도 있다. 또한, 제1 연결부(131) 및 제2 연결부(132)가 각각 소스 전극 역할 및 드레인 전극 역할을 하고, 제1 전극(171)과 제2 전극(172)은 소자 간 연결 전극 역할을 할 수도 있다.
도 1a 및 1b를 참조하면, 제1 전극(171)은 제1 콘택부(CH1)를 통해 제1 광차단층(111)과 연결되고, 제2 콘택부(CH2)를 통해 제1 액티브층(130)과 연결된다. 제2 전극(172)은 제3 콘택부(CH3)를 통해 제1 액티브층(130)과 연결된다.
구체적으로, 제1 전극(171)은 제1 게이트 전극(160)과 동일층에 배치되어 제1 연결부(131)와 접촉한다. 도 1b를 참조하면, 제1 전극(171)은 제1 게이트 전극(160)과 동일하게 제2 게이트 절연막(142) 상에 배치되며, 패터닝된 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)의 측면(side)을 따라 연장되어, 제1 연결부(131)와 접촉한다.
제2 전극(172)은 제1 게이트 전극(160)과 동일층에 배치되어 제2 연결부(132)와 접촉한다. 제2 전극(172)은 제1 전극(171)과 이격되어 배치된다.
도 1b를 참조하면, 제2 전극(172)은 제1 게이트 전극(160)과 동일하게 제2 게이트 절연막(142) 상에 배치되며, 패터닝된 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)의 측면(side)을 따라 연장되어, 제2 연결부(132)와 접촉한다.
제1 전극(171) 및 제2 전극(172)은 제1 게이트 전극(160)과 동일한 재료로 이루어질 수 있으며, 동일한 공정에 의해 제1 게이트 전극(160)과 함께 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)은 제1 연결부(131)와 제2 연결부(132)가 노출되도록 패터닝되며, 소스 전극 역할을 하는 제1 전극(171)과 드레인 전극 역할을 하는 제2 전극(172)이 각각 제1 연결부(131)와 제2 연결부(132)와 안정적으로 접촉할 수 있도록 하기 위해, 제1 액티브층(130)의 말단에서는 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)이 제거되지 않는다.
제1 액티브층(130)의 말단에서는 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)이 제거되지 않기 때문에, 어느 정도의 공정 오차가 발생되더라도, 제1 전극(171)과 제2 전극(172)이 각각 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)의 측면(side)을 따라 연장되어 제1 연결부(131)와 제2 연결부(132)와 안정적으로 접촉할 수 있다.
제1 액티브층(130)의 말단에서는 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)이 제거되지 않기 때문에, 제1 반도체부(133) 및 제2 반도체부(134)가 형성될 수 있다. 제1 반도체부(133) 및 제2 반도체부(134)는, 제1 액티브층(130)의 일부로서, 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)의 패터닝 과정에서 노출되지 않기 때문에, 도체화되지 않고 반도체 특성을 유지할 수 있다.
본 발명의 일 실시예에 따르면, 제1 반도체부(133)는 제1 전극(171)과 중첩할 수 있고, 제2 반도체부(134)는 제2 전극(172)과 중첩할 수 있다.
제1 전극(171)과 제2 전극(172)이 각각 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)의 측면(side)을 따라 연장되어 제1 연결부(131)와 제2 연결부(132)와 연결되기 때문에, 패터닝된 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)의 가장자리에 의해 커버되는 제1 반도체부(133) 및 제2 반도체부(134)가 각각 제1 전극(171) 및 제2 전극(172)과 중첩할 수 있다.
제1 게이트 전극(160), 제1 전극(171) 및 제2 전극(172) 상에 페시베이션층(passivation layer)(180)이 배치된다. 페시베이션층(180)은 절연 물질로 이루어진 절연층이다. 페시베이션층(180)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다. 페시베이션층(180)은 박막 트랜지스터(100)를 보호한다.
도 2는 본 발명의 다른 일 실시예들에 따른 박막 트랜지스터(200)의 단면도이다. 이하, 중복을 피하기 위하여 이미 설명된 구성 요소에 대한 설명은 생략된다.
도 2의 박막 트랜지스터(200)는, 도 1b의 박막 트랜지스터(100)와 비교하여, 제1 액티브층(130)이 다층 구조를 갖는다.
도 2를 참조하면, 제1 액티브층(130)은 베이스 기판(110) 상의 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함한다. 제1 산화물 반도체층(130a)과 제2 산화물 반도체층(130b)은 동일한 반도체 물질을 포함할 수도 있고, 서로 다른 반도체 물질을 포함할 수도 있다.
제1 산화물 반도체층(130a)은 제2 산화물 반도체층(130b)을 지지한다. 따라서, 제1 산화물 반도체층(130a)을 "지지층"이라고도 한다. 제1 채널부(130n) 제2 산화물 반도체층(130b)에 형성될 수 있다. 따라서, 제2 산화물 반도체층(130b)을 "채널층"이라고도 한다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 채널부(130n)는 제1 산화물 반도체층(130a)에도 형성될 수 있다.
제1 액티브층(130)이 제1 산화물 반도체층(130a)과 제2 산화물 반도체층(130b)으로 이루어진 구조로 바이 레이어(bi-layer) 구조 라고도 한다. 도 2에 도시된 제1 액티브층(130)의 다층 구조는 하기 설명된 다른 박막 트랜지스터들의 액티브층들에도 적용될 수 있다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다. 도 3의 박막 트랜지스터(300)는, 도 2의 박막 트랜지스터(200)와 비교하여, 제1 액티브층(130)이 제2 산화물 반도체층(130b) 상의 제3 산화물 반도체층(130c)을 더 포함한다.
도 3을 참조하면, 제1 액티브층(130)은 제1 산화물 반도체층(130a), 제2 산화물 반도체층(130b) 및 제3 산화물 반도체층을 포함한다. 그러나, 본 발명의 다른 일 실시예가 이에 한정되는 것은 아니며, 제1 액티브층(130)은 다른 반도체층을 더 포함할 수도 있다. 도 3에 도시된 제1 액티브층(130)의 다층 구조는 하기 설명된 다른 박막 트랜지스터들의 액티브층들에도 적용될 수 있다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다.
도 4를 참조하면, 박막 트랜지스터(400)는 액티브층(130) 상에 배치된 도전재층(125)을 더 포함할 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 도전재층(125)은 제1 연결부(131) 및 제2 연결부(132) 중 적어도 하나의 상부에 배치된 도전재층(125)을 더 포함할 수 있다. 도전재층(125)은 제1 채널부(130n)와 중첩하지 않는다.
본 발명의 또 다른 일 실시예에 따르면, 도전재층(125)은 제1 연결부(131) 및 제2 연결부(132)와 접촉하여 배치될 수 있다. 도전재층(125)은 환원성을 가지며, 도전재층(125)에 의하여 제1 액티브층(130)이 선택적으로 도체화될 수 있다. 구체적으로, 제1 액티브층(130) 중 도전재층(125)과 접촉하는 부분들이 각각 환원되어, 제1 연결부(131) 및 제2 연결부(132)가 만들어질 수 있다.
예를 들어, 도전재층(125)과 접촉 및 중첩하는 제1 액티브층(130)의 일부가 환원되면 제1 액티브층(130)에 산소 결함(oxygen vacancy)이 발생되고, 그에 따라, 제1 액티브층(130)이 선택적으로 도체화될 수 있다. 이러한, 제1 액티브층(130)의 선택적 환원 및 도체화에 의하여, 제1 연결부(131) 및 제2 연결부(132)가 만들어질 수 있다.
본 발명의 일 실시예에 따르면, 플라즈마 처리, 이온 도핑 또는 자외선 처리 등과 같은 별도의 도체화 공정 없이, 도전재층(125)에 의하여 제1 액티브층(130) 선택적으로 도체화될 수 있다.
도전재층(125)은 환원성을 갖는 금속으로 이루어질 수 있다. 도전재층(125)은, 예를 들어, 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 구리(Cu), 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd), 칼슘(Ca), 바륨(Ba) 및 투명 도전성 산화물(transparent conductive oxide; TCO) 중에서 선택된 적어도 하나를 포함할 수 있다. 도전재층(125)은 환원성을 가질 수 있다. 본 발명의 일 실시예에 따르면, 투명 도전성 산화물(TCO)은, 예를 들어, ITO(InSnO), IZO(InZnO), IO(InO), TO(SnO) 및 ZO(ZnO)를 포함할 수 있다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 단면도이다.
도 5의 박막 트랜지스터(500)는 도 1b의 박막 트랜지스터(100)와 비교하여, 하나의 보조 게이트 전극을 포함한다. 구체적으로, 도 5의 박막 트랜지스터(500)는 제1 보조 게이트 전극(151)을 포함한다.
도 5를 참조하면, 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)는 제1 액티브층(130), 제1 액티브층 상(130)의 제1 게이트 절연막(141), 제1 게이트 절연막(141) 상의 제1 보조 게이트 전극(151), 제1 보조 게이트 전극 상의 제2 게이트 절연막(142) 및 제2 게이트 절연막(142) 상의 제1 게이트 전극(160)을 포함한다.
제1 액티브층(130)은 제1 채널부(130n), 제1 채널부(130n)의 일측과 접촉하는 제1 연결부(131), 제1 연결부(131)와 접촉하는 제1 반도체부(133), 제1 채널부의 타측과 접촉하는 제2 연결부(132) 및 제2 연결부(132)와 접촉하는 제2 반도체부(134)를 포함한다. 제1 채널부(130n)는 제1 보조 게이트 전극(151) 및 제1 게이트 전극(160) 중 적어도 하나와 중첩한다.
제1 연결부(131)는 제1 채널부(130n)와 제1 반도체부(133) 사이에 배치되고, 제2 연결부(132)는 제1 채널부(130n)와 제2 반도체부(134) 사이에 배치된다.
제1 연결부(131) 및 제2 연결부(132)는 각각 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)으로부터 노출되고, 제1 반도체부(133) 및 제2 반도체부(134)는 각각 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)에 의하여 커버된다.
도 5를 참조하면, 제1 보조 게이트 전극(151)은 제1 게이트 전극(160)과 중첩한다. 제1 채널부(130n)는 제1 게이트 전극(160)과 중첩하고 제1 보조 게이트 전극(151)과 중첩하지 않는 영역을 갖는다.
도 5를 참조하면, 제1 보조 게이트 전극(151)은 제1 연결부(131) 쪽에서 제1 채널부(130n)와 중첩한다. 보다 구체적으로, 제1 보조 게이트 전극(151)은 제1 연결부(131) 쪽 제1 채널부(130n)의 가장자리와 중첩한다.
도 5의 박막 트랜지스터(500)는, 제1 게이트 전극(160)과 동일층에 배치되어 제1 연결부(131)와 접촉하는 제1 전극(171)을 포함한다. 제1 전극(171)은 소스 전극 역할을 할 수 있다. 또한, 도 5의 박막 트랜지스터(500)는 제1 전극(171)과 이격되어 제1 게이트 전극(160)과 동일층에 배치되며, 제2 연결부(132)와 접촉하는 제2 전극(172)을 포함한다. 제2 전극(172)은 드레인 전극 역할을 할 수 있다.
도 5를 참조하면, 제1 반도체부(133)는 제1 전극(171)과 중첩하고, 제2 반도체부(134)는 제2 전극(172)과 중첩한다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(600)의 단면도이다.
도 6의 박막 트랜지스터(600)는 도 5의 박막 트랜지스터(500)와 비교하여, 제1 보조 게이트 전극(151)의 위치에 차이가 있다. 도 6을 참조하면, 제1 보조 게이트 전극(151)은 제2 연결부(132) 쪽에서 제1 채널부(130n)와 중첩할 수 있다. 보다 구체적으로, 제1 보조 게이트 전극(151)은 제2 연결부(132) 쪽 제1 채널부(130n)의 가장자리와 중첩할 수 있다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(700)의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판(700)은 베이스 기판(110)상의 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 포함한다.
제1 박막 트랜지스터(TR1)는, 제1 채널부(130n)를 갖는 제1 액티브층(130), 제1 액티브층(130) 상의 제1 보조 게이트 전극(151) 및 제1 보조 게이트 전극(151) 상의 제1 게이트 전극(160)을 포함한다. 제2 박막 트랜지스터(TR2)는, 제2 채널부(230n)를 갖는 제2 액티브층(230) 및 제2 채널부(230n)와 중첩하는 제2 게이트 전극(260)을 포함한다.
도 7을 참조하면, 베이스 기판(110) 상에 제1 광차단층(111) 및 제2 광차단층(211)이 배치될 수 있다. 제1 광차단층(111)은 외부로부터 입사되는 광을 차단하여, 제1 박막 트랜지스터(TR1)를 보호하고, 제2 광차단층(211)은 외부로부터 입사되는 광을 차단하여, 제2 박막 트랜지스터(TR2)를 보호한다.
제1 광차단층(111) 및 제2 광차단층(211) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 공기 및 수분을 차단하여 제1 액티브층(130) 및 제2 액티브층(230)을 보호할 수 있다.
도 7을 참조하면, 버퍼층(120) 상에 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)가 배치될 수 있다.
도 7을 참조하면, 제1 액티브층(130) 및 제2 액티브층(230)은 버퍼층(120) 상에 배치된다. 제1 액티브층(130) 및 제2 액티브층(230)은 반도체 물질에 의하여 형성될 수 있다. 제1 액티브층(130) 및 제2 액티브층(230) 중 적어도 하나는 산화물 반도체 물질을 포함할 수 있다.
제1 액티브층(130)은 제1 채널부(130n), 제1 채널부(130n)의 일측과 접촉하는 제1 연결부(131) 및 제1 채널부(130n)의 타측과 접촉하는 제2 연결부(132)를 포함한다.
제2 액티브층(230)은 제2 채널부(230n), 제2 채널부(230n)의 일측과 접촉하는 제3 연결부(231) 및 제2 채널부(230n)의 타측과 접촉하는 제4 연결부(232)를 포함한다.
제1 액티브층(130) 및 제2 액티브층(230) 상에 제1 게이트 절연막(141)이 배치된다. 제1 게이트 절연막(141)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 절연막(141)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. 제1 게이트 절연막(141)은 제1 채널부(130n) 및 제2 채널부(230n)를 보호한다.
제1 게이트 절연막(141) 상에 제1 보조 게이트 전극(151)이 배치된다. 도 7을 참조하면, 제1 보조 게이트 전극(151)은 제1 액티브층(130n) 및 제1 게이트 전극(160) 사이에 배치되어, 제1 채널부(130n)의 일부 및 제1 게이트 전극(160)의 일부와 중첩한다.
도 7에서, 제1 보조 게이트 전극(151)은 제1 연결부(131) 쪽의 제1 채널부(130n)와 중첩한다. 보다 구체적으로, 제1 보조 게이트 전극(151)은 제1 연결부(131) 쪽의 제1 채널부(130n)의 가장자리와 중첩한다.
또한, 본 발명의 또 다른 일 실시예에 따르면, 제1 게이트 절연막(141) 상에 제2 게이트 전극(250)이 배치된다. 제2 게이트 전극(250)은 제1 보조 게이트 전극(151)과 동일한 층에 배치되어 제2 채널부(230n)와 중첩한다. 본 발명의 또 다른 일 실시예에 따르면, 제2 게이트 전극(250)은 제1 보조 게이트 전극(151)과 동일한 재료에 의해 동일한 공정으로 만들어질 수 있다.
제1 보조 게이트 전극(151) 및 제2 게이트 전극(250) 상에 제2 게이트 절연막(142)이 배치된다. 제2 게이트 절연막(142)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 제2 게이트 절연막(142)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 게이트 절연막(141)은 제1 액티브층(130)과 제1 보조 게이트 전극(151) 사이 및 제2 액티브층(230)과 제2 게이트 전극(250) 사이에 배치된다. 제2 게이트 절연막(142)은 제1 보조 게이트 전극(151)과 제1 게이트 전극(160) 사이에 배치된다.
도 7을 참조하며, 제1 연결부(131), 제2 연결부(132), 제3 연결부(231) 및 제4 연결부(232)는 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)으로부터 노출되어 있다.
제1 게이트 절연막(141) 및 제2 게이트 절연막(142)은 제1 연결부(131), 제2 연결부(132), 제3 연결부(231) 및 제4 연결부(232)를 노출시키도록 패터닝될 수 있다. 본 발명의 또 다른 일 실시예에 따르면, 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)을 패터닝 하는 과정에서, 제1 액티브층(130) 및 제2 액티브층(230)이 선택적으로 도체화되어, 도체화 영역인 제1 연결부(131), 제2 연결부(132), 제3 연결부(231) 및 제4 연결부(232)가 형성될 수 있다.
7을 참조하면, 제1 액티브층(130)은 제1 채널부(130n)와 이격되어 제1 연결부(131)와 접촉하는 제1 반도체부(133)를 포함한다. 제1 연결부(131)는 제1 채널부(130n)와 제1 반도체부(133)의 사이에 배치된다. 제1 반도체부(133)는 제1 게이트 절연막(141)에 의하여 커버된다.
또한, 제1 액티브층(130)은 제1 채널부(130n)와 이격되어 제2 연결부(132)와 접촉하는 제2 반도체부(134)를 포함한다. 제2 연결부(132)는 제1 채널부(130n)와 제2 반도체부(134)의 사이에 배치된다. 제2 반도체부(134)는 제1 게이트 절연막(141)에 의하여 커버된다.
7을 참조하면, 제2 액티브층(230)은 제2 채널부(230n)와 이격되어 제3 연결부(231)와 접촉하는 제3 반도체부(233)를 포함한다. 제3 연결부(231)는 제2 채널부(230n)와 제3 반도체부(233)의 사이에 배치된다. 제3 반도체부(233)는 제1 게이트 절연막(141)에 의하여 커버된다.
또한, 제2 액티브층(230)은 제2 채널부(230n)와 이격되어 제4 연결부(232)와 접촉하는 제4 반도체부(234)를 포함한다. 제4 연결부(232)는 제2 채널부(230n)와 제4 반도체부(234)의 사이에 배치된다. 제4 반도체부(234)는 제1 게이트 절연막(141)에 의하여 커버된다.
본 발명의 또 다른 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)는 제1 전극(171) 및 제2 전극(172)을 더 포함할 수 있다. 제2 박막 트랜지스터(TR2)는 제3 전극(271), 제4 전극(272) 및 더미 게이트 전극(260)을 더 포함할 수 있다.
도 7을 참조하면, 제1 게이트 전극(160), 제1 전극(171), 제2 전극(172), 제3 전극(271), 제4 전극(272) 및 더미 게이트 전극(260)은 제2 게이트 절연막(142) 상에 배치된다.
제1 전극(171)은 제1 게이트 전극(160)과 동일층에 배치되어 제1 연결부(131)와 접촉한다. 제2 전극(172)은 제1 전극(171)과 이격되어 제1 게이트 전극(160)과 동일층에 배치되며, 제2 연결부(132)와 접촉한다. 제3 전극(271)은 제1 게이트 전극(160)과 동일층에 배치되어 상기 제3 연결부(231)와 접촉한다. 제4 전극(272)은 제3 전극(271)과 이격되어 제1 게이트 전극(160)과 동일층에 배치되며, 제4 연결부(232)와 접촉한다.
더미 게이트 전극(260)은 광을 차단하여 제2 채널부(230n)를 보호할 수 있다. 더미 게이트 전극(260)은 생략될 수도 있다.
제1 전극(171)은 콘택홀을 통하여 제1 광차단층(111)과 연결될 수 있고, 제3 전극(271)은 다른 콘택홀을 통하여 제2 광차단층(211)과 연결될 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 반도체부(133)는 제1 전극(171)과 중첩하고, 제2 반도체부(134)는 제2 전극(172)과 중첩한다. 제3 반도체부(233)는 제3 전극(271)과 중첩하고, 제4 반도체부(234)는 제4 전극(272)과 중첩한다.
도 7을 참조하면, 제1 전극(171), 제2 전극(172), 제3 전극(271) 및 제4 전극(272)은 각각 패터닝된 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)의 측면(side)을 따라 연장되어, 제1 연결부(131), 제2 연결부(132), 제3 연결부(231) 및 제4 연결부(232)와 각각 접촉한다. 이들의 안정적인 연결을 위하여 제1 액티브층(130)의 말단 및 제1 액티브층(130)의 말단에서 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)이 완전히 제거되지 않고 일부 잔존한다. 그 결과, 어느 정도의 공정 오차가 발생되더라도, 제1 전극(171), 제2 전극(172), 제3 전극(271) 및 제4 전극(272)이 각각 제1 연결부(131), 제2 연결부(132), 제3 연결부(231) 및 제4 연결부(232)와 안정적으로 접촉할 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 게이트 전극(160)과 제1 보조 게이트 전극(151)에 동일한 전압이 인가되도록 구성된다. 제1 게이트 전극(160)과 제1 보조 게이트 전극(151)에 인가되는 전압을 제1 게이트 전압이라고 할 수 있다.
제1 채널부(130n)는 제1 보조 게이트 전극(151) 및 제1 게이트 전극(160)과 중첩하며, 제1 보조 게이트 전극(151) 및 제1 게이트 전극(160)에 전압이 인가될 때 발생되는 전계에 의하여, 제1 채널부(130n)를 통해 전류가 흐를 수 있다.
제1 박막 트랜지스터(TR1)에 있어서, 제1 보조 게이트 전극(151)이 제1 게이트 전극(160)보다 제1 채널부(130n)에 가까이 배치되기 때문에, 제1 보조 게이트 전극(151)에 의하여 제1 채널부(130n)에 인가되는 전계 효과가 제1 게이트 전극(160)에 의하여 제1 채널부(130n)에 인가되는 전계 효과보다 클 것이다. 그러나, 도 7을 참조하면, 제1 보조 게이트 전극(151)은 제1 채널부(130n)을 완전히 커버하지 못한다. 도 7을 참조하면, 제1 보조 게이트 전극(151)은 제1 연결부(131) 쪽에서 제1 채널부(130n)와 중첩한다.
제1 채널부(130n) 중 제1 보조 게이트 전극(151)과 중첩하지 않고, 제1 게이트 전극(160)하고만 중첩하는 영역에는 제1 보조 게이트 전극(151)에 전계 효과가 인가되지 않고, 제1 게이트 전극(160)에 의한 전계효과만이 인가되기 때문에 상대적으로 약한 전계가 인가된다.
이와 같이, 제1 박막 트랜지스터(TR1)의 제1 채널부(130n)의 일부 영역에 약한 전계가 인가되기 때문에, 박막 트랜지스터(100)의 문턱전압 구간에서 전압 변화에 따른 전류의 변화가 작아질 수 있다. 그 결과, 제1 박막 트랜지스터(TR1)는 큰 s-팩터를 가질 수 있다. 이러한 제1 박막 트랜지스터(TR1)는 표시장치의 구동 트랜지스터로 사용될 수 있다.
또한, 본 발명의 또 다른 일 실시예에 따르면, 제2 게이트 전극(250)과 더미 게이트 전극(260)에 동일한 전압이 인가되도록 구성될 수 있다. 제2 게이트 전극(250)에 인가되는 전압을 제2 게이트 전압이라고 할 수 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 더미 게이트 전극(260)은 게이트 전극(260)과 연결되지 않을 수도 있고, 제2 게이트 전극(250)과 더미 게이트 전극(260)에 동일한 전압이 인가되지 않을 수도 있고, 더미 게이트 전극(260)이 생략될 수도 있다.
제2 채널부(230n)는 제2 게이트 전극(250)과 중첩하며, 제2 게이트 전극(250)에 전압이 인가될 때 발생되는 전계에 의하여, 제2 채널부(230n)를 통해 전류가 흐를 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제2 게이트 전극(250)과 제2 채널부(230n) 사이의 거리는 제1 게이트 전극(160)과 제1 채널부(130n) 사이의 거리보다 작다. 또한, 제2 게이트 전극(250)은 제2 채널부(230n)의 전체를 커버할 수 있다. 따라서, 제1 박막 트랜지스터(TR1)과 제2 박막 트랜지스터(TR2)가 온(ON)될 때, 제1 채널부(130n)에 인가되는 전계 효과보다 제2 채널부(230n)에 인가되는 전계 효과가 더 크다.
그 결과, 제2 박막 트랜지스터(TR2)의 문턱전압 구간에서 전압 변화에 따른 전류 변화의 정도는 제1 박막 트랜지스터(TR1)의 문턱전압 구간에서 전압 변화에 따른 전류 변화의 정도보다 크다. 이러한 제2 박막 트랜지스터(TR2)는 우수한 스위칭 특성을 가져, 표시장치의 스위칭 트랜지스터로 사용될 수 있다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(800)의 단면도이다.
도 8의 박막 트랜지스터 기판(800)은 도 7의 박막 트랜지스터 기판(700)와 비교하여, 제1 보조 게이트 전극(151)의 위치에 차이가 있다. 도 8을 참조하면, 제1 박막 트랜지스터(TR1)의 제1 보조 게이트 전극(151)은 제2 연결부(132) 쪽에서 제1 채널부(130n)와 중첩할 수 있다. 보다 구체적으로, 제1 보조 게이트 전극(151)은 제2 연결부(132) 쪽 제1 채널부(130n)의 가장자리와 중첩할 수 있다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(900)의 단면도이다.
도 9의 박막 트랜지스터 기판(900)은 도 7의 박막 트랜지스터 기판(700)와 비교하여, 제2 보조 게이트 전극(152)을 더 포함한다.
도 9를 참조하면, 제1 박막 트랜지스터(TR1)는, 제1 보조 게이트 전극(151)과 이격되어 제1 보조 게이트 전극(151)과 동일층에 배치된 제2 보조 게이트 전극(152)을 포함한다. 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)은 각각 제1 채널부(130n) 및 제1 게이트 전극(160)과 중첩한다. 제1 채널부(130n) 상에서 제1 보조 게이트 전극(151)과 제2 보조 게이트 전극(152)은 서로 이격되어 있다. 제1 보조 게이트 전극(151)과 제2 보조 게이트 전극(152)의 이격에 의해, 제1 채널부(130n) 상에 이격 공간(155)이 형성된다. 제1 채널부(130n)는 제1 보조 게이트 전극(151)과 제2 보조 게이트 전극(152) 사이의 이격 공간(155)과 중첩한다.
도 10은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(1000)의 단면도이다.
도 10을 참조하면, 박막 트랜지스터 기판(1000)은 제1 연결부(131), 제2 연결부(132), 제3 연결부(231) 및 제4 연결부(232) 상에 배치된 도전재층(125, 225)을 포함한다.
제1 박막 트랜지스터(TR1)에서, 도전재층(125)은 제1 연결부(131) 및 제2 연결부(132)와 접촉하여 배치될 수 있다. 도전재층(125)은 환원성을 가지며, 도전재층(125)에 의하여 제1 액티브층(130)이 선택적으로 도체화될 수 있다. 구체적으로, 제1 액티브층(130) 중 도전재층(125)과 접촉하는 부분들이 각각 환원되어, 제1 연결부(131) 및 제2 연결부(132)가 만들어질 수 있다. 도전재층(125)은 제1 채널부(130n)와 중첩하지 않는다.
제2 박막 트랜지스터(TR2)에서, 도전재층(225)은 제3 연결부(231) 및 제4 연결부(232)와 접촉하여 배치될 수 있다. 도전재층(225)은 환원성을 가지며, 도전재층(225)에 의하여 제2 액티브층(230)이 선택적으로 도체화될 수 있다. 구체적으로, 제2 액티브층(230) 중 도전재층(225)과 접촉하는 부분들이 각각 환원되어, 제3 연결부(231) 및 제4 연결부(232)가 만들어질 수 있다. 도전재층(225)은 제2 채널부(230n)와 중첩하지 않는다.
도 11은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(1100)의 단면도이다.
본 발명의 또 다른 일 실시예에 따르면, 제1 액티브층(130) 및 제2 액티브층(230) 중 적어도 하나는 산화물 반도체 물질을 포함할 수 있다.
산화물 반도체 물질은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO(InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질로 제1 액티브층(130) 및 제2 액티브층(230)이 만들어질 수도 있다.
본 발명의 다른 또 일 실시예에 따르면, 제1 액티브층(130) 및 제2 액티브층(230) 중 적어도 하나는 다층 구조를 가질 수 있다. 예를 들어, 제1 액티브층(130) 및 제2 액티브층(230) 중 적어도 하나는 제1 산화물 반도체층(130a, 230a) 및 제1 산화물 반도체층(130a, 230a) 상의 제2 산화물 반도체층(130b, 230b)포함할 수 있다.
구체적으로, 도 11를 참조하면, 제1 액티브층(130)이 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함할 수 있다. 또한, 제2 액티브층(230)이 제1 산화물 반도체층(230a) 및 제1 산화물 반도체층(230a) 상의 제2 산화물 반도체층(230b)을 포함할 수 있다.
제1 산화물 반도체층(130a, 230a)과 제2 산화물 반도체층(130b, 230b)은 동일한 반도체 물질을 포함할 수도 있고, 서로 다른 반도체 물질을 포함할 수도 있다.
제1 산화물 반도체층(130a, 230a)은 제2 산화물 반도체층(130b, 230b)을 지지한다. 따라서, 제1 산화물 반도체층(130a, 230a)을 "지지층"이라고도 한다. 채널부(130n, 230n) 제2 산화물 반도체층(130b, 230b)에 형성될 수 있다. 따라서, 제2 산화물 반도체층(130b, 230b)을 "채널층"이라고도 한다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 채널부(130n, 230n)는 제1 산화물 반도체층(130a, 230a)에도 형성될 수 있다.
액티브층(130, 230)이 제1 산화물 반도체층(130a, 230a)과 제2 산화물 반도체층(130b, 230b)으로 이루어진 구조로 바이 레이어(bi-layer) 구조 라고도 한다. 이러한 바이 레이어 구조는 이미 설명된 다른 박막 트랜지스터들 및 다른 박막 트랜지스터 기판들에도 적용될 수 있다.
도 12는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(1200)의 단면도이다. 본 발명의 또 일 실시예에 따르면, 제1 액티브층(130) 및 제2 액티브층(230) 중 적어도 하나는 제2 산화물 반도체층(130b, 230b) 상의 제3 산화물 반도체층(230c)을 더 포함할 수 있다.
도 12의 박막 트랜지스터 기판(1200)은, 도 11의 박막 트랜지스터 기판(1100)과 비교하여, 액티브층(130, 230)이 제2 산화물 반도체층(130b, 230b) 상의 제3 산화물 반도체층(130c, 230c)을 더 포함한다.
도 12를 참조하면, 액티브층(130, 230)은 제1 산화물 반도체층(130a, 230a), 제2 산화물 반도체층(130b, 230b) 및 제3 산화물 반도체층(130c, 230c)을 포함한다. 그러나, 본 발명의 다른 일 실시예가 이에 한정되는 것은 아니며, 액티브층(130, 230)은 다른 반도체층을 더 포함할 수도 있다.
도 12에 도시된 액티브층의 적층 구조는 이미 설명된 다른 박막 트랜지스터들 및 다른 박막 트랜지스터 기판들에도 적용될 수 있다.
도 13은 박막 트랜지스터들에 대한 문턱전압 그래프이다. 박막 트랜지스터들에 대한 문턱전압 그래프는, 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS)의 그래프로 표시된다.
도 13은 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS)를 표시하고 있다. 도 13에 도시된 그래프의 문턱전압(Vth) 구간에서, 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS) 그래프 기울기의 역수가 s-팩터이다. 그래프의 기울기가 급하면 s-팩터가 작고, 그래프의 기울기가 작으면 s-팩터가 크다. s-팩터가 크면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만하다.
s-팩터가 커지면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만해지기 때문에, 게이트 전압(VGS)을 조절하는 것에 의하여 드레인-소스 전류(IDS)의 크기를 조절하는 것이 용이해진다.
전류에 의해 구동되는 표시장치, 예를 들어, 유기발광 표시장치에서, 화소의 계조는 구동 박막 트랜지스터의 드레인-소스 전류(IDS)의 크기를 조절하는 것에 의하여 제어될 수 있다. 구동 박막 트랜지스터의 드레인-소스 전류(IDS)의 크기는 게이트 전압에 의하여 결정된다. 따라서, 전류에 의해 구동되는 유기발광 표시장치에서, 구동 박막 트랜지스터(Driving TR)의 s-팩터(s-factor)가 클수록 화소의 계조(gray scale)를 조정하는 것이 용이하다.
도 13에서 "실시예 1"로 표시된 것은 도 1의 박막 트랜지스터(100)에 대한 문턱전압 그래프이다. 도 13에서 "참고예(reference example) 1"로 표시된 것은 도 9의 제2 박막 트랜지스터(TR2)에 대한 문턱전압 그래프이다. 도 13에서 "참고예 2"로 표시된 것은 도 9의 제2 박막 트랜지스터(TR2)에서 제2 게이트 전극(250)이 생략되고, 더미 게이트 전극(260)에 제2 게이트 전압이 인가되는 박막 트랜지스터에 대한 문턱전압 그래프이다.
참고예 1의 박막 트랜지스터의 경우, 우수한 온(ON) 전류 특성을 가지지만, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 크기 때문에 작은 s-팩터(s-factor)를 가지는 것을 확인할 수 있다. 이러한, 참고예 1의 박막 트랜지스터는 스위칭 트랜지스터로 사용될 수 있다.
도 9의 제2 박막 트랜지스터(TR2)에서 더미 게이트 전극(260)과 제2 채널부(230n) 사이의 거리가 크다. 그 결과, 참고예 2의 박막 트랜지스터는, 문턱전압(Vth) 구간에서 비교적 큰 s-팩터를 가지지만, 상대적으로 작은 온(ON) 전류를 가지는 것을 확인할 수 있다.
반면, "실시예 1"로 표시된 도 1의 박막 트랜지스터(100)는 큰 s-팩터를 가지면서도 우수한 온(ON) 전류 특성을 가진다는 것을 확인할 수 있다.
도 14는 채널부의 도체화 침투 깊이(ΔL)을 설명하는 개략도이다.
박막 트랜티지스터(100, 200, 300, 400, 500, 600)의 제조 과정 중, 제1 액티브층(130) 형성 과정에서, 제1 채널부(130n)로 설계된 영역 중 일부가 도체화되어 채널의 역할을 하지 못하는 부분이 생길 수 있다. 본 발명의 일 실시예 따르면, 제1 채널부(130n)로 설계된 영역 중 도체화되어 채널의 역할을 하지 못하는 부분의 길이를 도체화 침투 깊이(ΔL)라고 지칭한다.
도 14을 참조하면, 제1 액티브층(130) 중 제1 게이트 전극(160)과 중첩하는 제1 채널부(130n)의 길이는 "Lideal"로 표시된다. 도 14의 "Lideal"은 이상적인 제1 채널부(130n)의 길이라고 할 수 있다. 도 14에서, "LD"는 제1 연결부(131) 또는 제2 연결부(132)의 길이를 나타낸다.
제1 액티브층(130)에 대한 선택적 도체화 과정에서 제1 채널부(130n)로 설계된 영역의 일부가 불필요하게 도체화될 수 있으며, 이와 같이 도체화된 영역은 채널의 역할을 하지 못한다. 도 14에서 제1 채널부(130n) 중 도체화된 부분의 길이인 도체화 침투 깊이가 "ΔL"로 표시된다. 또한, 제1 채널부(130n) 중 도체화되지 않고 유효하게 채널 역할을 할 수 있는 영역의 길이를 유효 채널 길이(Leff)라고 한다. 도체화 침투 깊이(ΔL)가 커지면 유효 채널 길이(Leff)가 작아진다.
박막 트랜지스터가 필요한 기능을 수행하기 위해서는, 소정의 길이 이상의 유효 채널 길이(Leff)를 가져야 한다. 그런데, 도체화 침투 깊이(ΔL)가 커지면, 유효 채널 길이(Leff) 확보를 위해 제1 채널부(130n)의 길이 또는 제1 채널부(130n)의 설계 길이가 커져야 한다. 또한, 도체화 침투 깊이(ΔL)가 생기는 경우, 유효 채널 길이(Leff)를 정밀하게 설계하는 데 어려움이 있다.
본 발명의 일 실시예에 따르면, 제1 보조 게이트 전극(151)이 적어도 한쪽의 도체화 침투 깊이(ΔL)를 커버하도록 배치되거나, 또는 제1 보조 게이트 전극(151)과 제2 보조 게이트 전극(152)이 제1 채널부(130n) 양쪽의 도체화 침투 깊이(ΔL)를 커버하도록 배치된다. 그 결과, 유효 채널 길이(Leff) 설계의 어려움이 감소되고, 정밀한 유효 채널 길이(Leff) 설계가 가능하다.
보다 구체적으로, 본 발명의 일 실시예에 따르면, 제1 채널부(130n)의 가장자리와 중첩하도록 제1 보조 게이트 전극(151)과 제2 보조 게이트 전극(152)이 배치된다. 제1 보조 게이트 전극(151)과 제2 보조 게이트 전극(152)에 제1 게이트 전극(160)과 인가되는 전압과 동일한 전압이 인가되기 때문에, 박막 트랜지스터가 온(ON)되는 경우, 제1 채널부(130n) 중 제1 보조 게이트 전극(151)과 제2 보조 게이트 전극(152)과 중첩하는 영역은 도체와 같은 전기 전도성을 가질 할 수 있다. 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)과 제1 채널부(130n)가 중첩되는 길이가 실험적으로 얻어진 도체화 침투 깊이(ΔL) 보다 크게 형성되는 경우, 도체화 침투 깊이(ΔL)에 의한 유효 채널 길이(Leff)의 가변성이 해소되어, 유효 채널 길이(Leff)가 명확하게 정의될 수 있다.
본 발명의 일 실시예에 따르면, 제1 보조 게이트 전극(151)과 제2 보조 게이트 전극(152) 사이의 거리가 유효 채널 길이(Leff)로 정의될 수도 있다. 이 경우, 유효 채널 길이(Leff)가 명확하게 특정되기 때문에, 제1 채널부(130n)의 길이를 결정하고 설계하는 것이 용이해질 수 있으며 박막 트랜지스터들의 성능 편차를 최소화될 수 있다.
도 15a 내지 15f는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(900)의 제조 공정에 대한 개략도이다.
도 15a를 참조하면, 베이스 기판(110) 상에 제1 광차단층(111) 및 제2 광차단층(211)이 형성되고, 제1 광차단층(111) 및 제2 광차단층(211) 상에 버퍼층(120)이 형성된다. 버퍼층(120) 상에 제1 액티브층(130) 및 제2 액티브층(230)이 형성된다.
도 15b를 참조하면, 제1 액티브층(130) 및 제2 액티브층(230) 상에 제1 게이트 절연막(141)이 형성되고, 제1 게이트 절연막(141) 상에 제1 보조 게이트 전극(151) 및 제2 보조 게이트 전극(152)이 형성된다. 또한, 제1 게이트 절연막(141) 상에 제2 게이트 전극(250)이 형성된다.
도 15c를 참조하면, 제1 보조 게이트 전극(151), 제2 보조 게이트 전극(152) 및 제2 게이트 전극(250) 상에 제2 게이트 절연막(142)이 형성된다.
도 15d를 참조하면, 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)이 패터닝된다. 예를 들어, 식각에 의하여 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)이 패터닝될 수 있다.
제1 게이트 절연막(141) 및 제2 게이트 절연막(142)의 패터닝에 의하여 제1 액티브층(130) 및 제2 액티브층(230)의 일부들이 선택적으로 노출된다. 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)의 패터닝에 의하여 콘택홀들도 형성된다.
제1 게이트 절연막(141) 및 제2 게이트 절연막(142)의 패터닝에 의하여 제1 연결부(131), 제2 연결부(132), 제3 연결부(231) 및 제4 연결부(232)가 형성될 수 있다. 다만, 도 15d 단계에서, 제거되지 않고 남겨진 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)의 폭 또는 길이는 최종 설계 목표 값보다 크게 할 수 있다.
도 15e를 참조하며, 패터닝 후 남겨진 제2 게이트 절연막(142) 상에 제1 게이트 전극(160), 제1 전극(171), 제2 전극(172), 제3 전극(271), 제4 전극(272) 및 더미 게이트 전극(260)이 형성된다. 제1 전극(171), 제2 전극(172), 제3 전극(271) 및 제4 전극(272)은 각각 패터닝된 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)의 측면(side)을 따라 연장되어, 제1 연결부(131), 제2 연결부(132), 제3 연결부(231) 및 제4 연결부(232)와 각각 접촉한다.
제1 액티브층(130)의 말단 및 제1 액티브층(130)의 말단에서 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)이 완전히 제거되지 않고 일부 잔존한다. 그 결과, 어느 정도의 공정 오차가 발생되더라도, 제1 전극(171), 제2 전극(172), 제3 전극(271) 및 제4 전극(272)이 각각 제1 연결부(131), 제2 연결부(132), 제3 연결부(231) 및 제4 연결부(232)와 안정적으로 접촉할 수 있다.
도 15f를 참조하면, 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)이 추가 식각된다. 그 결과, 최종 설계 목표 값의 크기를 갖는 제1 채널부(130n) 및 제2 채널부(230n)가 형성될 수 있다.
이하, 본 발명의 또 다른 일 실시예에 따른 표시장치들을 설명한다. 본 발명의 또 다른 일 실시예에 따른 표시장치들은 상기 설명된 박막 트랜지스터(100, 200, 300, 400, 500, 600) 또는 박막 트랜지스터 기판(700, 800, 900, 1000, 1100, 1200)을 포함할 수 있다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치(1300)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(1300)는, 도 16에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.
표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 베이스 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 베이스 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 17은 도 16의 어느 한 화소(P)에 대한 회로도이고, 도 18는 도 17의 화소(P)에 대한 평면도이고, 도 19은 도 18의 II-II'를 따라 자른 단면도이다.
도 17의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(1300)의 화소(P)에 대한 등가 회로도이다.
화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
도 17의 화소 구동부(PDC)는 구동 트랜지스터인 제1 박막 트랜지스터(TR1) 및 스위칭 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제2 박막 트랜지스터(TR2)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제1 박막 트랜지스터(TR1)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제2 박막 트랜지스터(TR2)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제1 박막 트랜지스터(TR1)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 스토리지 커패시터(C1)에 충전된다.
데이터 전압(Vdata)에 따라 제1 박막 트랜지스터(TR1)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 18 및 도 19을 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 베이스 기판(110) 상에 배치된다.
베이스 기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 베이스 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
베이스 기판(110) 상에 제1 광차단층(111) 및 제2 광차단층(211)이 배치된다.
제1 광차단층(111) 및 제2 광차단층(211)은 광차단 특성을 가질 수 있다. 제1 광차단층(111) 및 제2 광차단층(211)은 외부로부터 입사되는 광을 차단하여 액티브층(A1, A2)을 보호할 수 있다.
제1 광차단층(111) 및 제2 광차단층(211) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(A1, A2)을 보호한다.
버퍼층(120) 상에 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 제2 액티브층(A2)이 배치된다. 제1 액티브층(A1)은, 예를 들어, 산화물 반도체 물질을 포함할 수 있다. 제1 액티브층(A1)은 산화물 반도체 물질로 이루어진 산화물 반도체층으로 이루어질 수 있다.
제1 박막 트랜지스터(TR1)의 제1 액티브층(A1)은 제1 채널부, 제1 연결부 및 제2 연결부를 포함할 수 있다. 제2 박막 트랜지스터(TR2)의 제2 액티브층(A2)은 제2 채널부, 제3 연결부 및 제4 연결부를 포함할 수 있다.
제1 액티브층(A1) 및 제2 액티브층(A2) 상에 제1 게이트 절연막(141)이 배치된다.
제1 게이트 절연막(141) 상에 제1 보조 게이트 전극(G1a), 제2 보조 게이트 전극(G1b) 및 제2 게이트 전극(G2)이 배치된다.
또한, 제1 게이트 절연막(141) 상에 게이트 라인(GL)이 배치된다. 제2 게이트 전극(G2)은 게이트 라인(GL)으로부터 연장될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 게이트 라인(GL)의 일부가 제2 게이트 전극(G2)이 될 수도 있다.
도 18 및 19를 참조하면, 제1 게이트 절연막(141) 상에 스토리지 커패시터(C1)의 제1 커패시터 전극(C11)이 배치된다. 제1 커패시터 전극(C11)은 제1 보조 게이트 전극(G1a) 및 제2 보조 게이트 전극(G1b)과 연결될 수 있다. 제1 커패시터 전극(C11)은 제1 보조 게이트 전극(G1a) 및 제2 보조 게이트 전극(G1b)과 일체로 이루어질 수도 있다. 도 18을 참조하면, 제1 보조 게이트 전극(G1a) 및 제2 보조 게이트 전극(G1b)과 제1 커패시터 전극(C11) 사이에 패드 전극(153)이 형성되어, 패드 전극(153)을 통하여 제1 커패시터 전극(C11)이 제1 보조 게이트 전극(G1a) 및 제2 보조 게이트 전극(G1b)과 연결될 수 있다.
제1 보조 게이트 전극(G1a), 제2 보조 게이트 전극(G1b), 제2 게이트 전극(G2), 게이트 라인(GL), 제1 커패시터 전극(C11) 및 패드 전극(153) 상에 제2 게이트 절연막(142)이 배치된다.
제2 게이트 절연막(142)은 제1 게이트 절연막(141)과 패터닝된다.
제2 게이트 절연막(142) 상에 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1), 제1 소스 전극(S1) 및 제1 드레인 전극(D1)이 배치된다. 제1 소스 전극(S1)을 제1 전극(171)이라 하고, 제1 드레인 전극(D1)을 제2 전극(172)이라 할 수 있다.
또한, 제2 게이트 절연막(142) 상에 제2 박막 트랜지스터(TR2)의 제2 소스 전극(S2), 제2 드레인 전극(D2) 및 더미 게이트 전극(G22)이 배치된다. 제2 소스 전극(S2)을 제3 전극(271)이라 하고, 제2 드레인 전극(D2)을 제4 전극(272)이라 할 수 있다.
또한, 제2 게이트 절연막(142) 상에 데이터 라인(DL), 구동 전원 라인(PL) 및 스토리지 커패시터(C1)의 제2 커패시터 전극(C12)이 배치된다.
데이터 라인(DL)의 일부가 연장되어 제1 드레인 전극(D1)이 될 수 있다. 제1 드레인 전극(D1)은 콘택부(H1)를 통하여 제1 액티브층(A1)과 연결된다.
제1 소스 전극(S1)은 콘택부(H2)를 통하여 제1 액티브층(A1)과 연결되고, 콘택홀(H3)을 통하여 제1 광차단층(111)과 연결된다.
제1 소스 전극(S1)과 제2 커패시터 전극(C12)은 서로 연결된다. 제1 소스 전극(S1)과 제2 커패시터 전극(C12)은 일체로 형성될 수 있다.
제1 게이트 전극(G1)은 콘택홀(H4)을 통해 패드 전극(153)과 연결됨으로써 제1 보조 게이트 전극(G1a) 및 제2 보조 게이트 전극(G1b)과 연결될 수 있다.
제2 박막 트랜지스터(TR2)의 제2 드레인 전극(D2)은 콘택부(H7)를 통하여 제2 액티브층(A2)과 연결되고, 콘택홀(H5)을 통하여 제1 커패시터 전극(C11)과 연결되고, 다른 콘택홀(H8)을 통하여 제2 광차단층(211)과 연결될 수 있다.
데이터 라인(DL)의 일부가 연장되어 제2 소스 전극(S2)이 될 수 있다. 제2 소스 전극(S2)은 콘택부(H6)를 통하여 제2 액티브층(A2)과 연결된다.
더미 게이트 전극(G22)은 콘택홀(H9)을 통하여 게이트 라인(GL)과 연결됨으로써, 제2 게이트 전극(G2)와 연결될 수 있다. 더미 게이트 전극(G22)은 생략될 수 있다.
제1 게이트 전극(G1), 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 제2 드레인 전극(D2), 더미 게이트 전극(G22), 데이터 라인(DL), 구동 전원 라인(PL) 및 제2 커패시터 전극(C12) 상에 페시베이션층(180)이 배치된다.
페시베이션층(180)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다. 페시베이션층(180)을 평탄화층이라고 할 수도 있다.
페시베이션층(180) 상에 표시 소자(710)의 제1 화소 전극(711)이 배치된다. 제1 화소 전극(711)은 페시베이션층(180)에 형성된 콘택홀(H10)을 통하여, 제2 커패시터 전극(C12)과 접촉한다. 그 결과, 제1 화소 전극(711)이 제1 박막 트랜지스터(TR1)의 제1 소스 전극(S1)과 연결될 수 있다.
제1 화소 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 화소 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 화소 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 18 및 도 19에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 또 다른 일 실시예에 따른 표시장치(1300)는 유기발광 표시장치이다.
도 20은 본 발명의 또 다른 일 실시예에 따른 표시장치(1400)의 어느 한 화소(P)에 대한 회로도이다.
도 20은 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 20에 도시된 표시장치(1400)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제2 박막 트랜지스터(TR2)(스위칭 트랜지스터), 제2 박막 트랜지스터(TR2)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제1 박막 트랜지스터(TR1)(구동 트랜지스터), 제1 박막 트랜지스터(TR1)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(C1)가 위치한다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 제1 박막 트랜지스터(TR1)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 연결된 제2 노드(n2)는 제2 박막 트랜지스터(TR2)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 스토리지 커패시터(C1)가 형성된다.
제2 박막 트랜지스터(TR2)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제1 박막 트랜지스터(TR1)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 게이트 전극과 소스 전극 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제1 박막 트랜지스터(TR1)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제1 박막 트랜지스터(TR1)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
도 21은 본 발명의 또 다른 일 실시예에 따른 표시장치(1500)의 어느 한 화소에 대한 회로도이다.
도 21에 도시된 표시장치(1500)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 21의 화소(P)는 도 20의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 21의 화소 구동부(PDC)는 도 20의 화소 구동부(PDC)와 비교하여, 제1 박막 트랜지스터(TR1)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(C1)가 위치한다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제1 박막 트랜지스터(TR1)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제1 박막 트랜지스터(TR1)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300, 400, 500, 600: 박막 트랜지스터
600, 700, 800, 900, 1000, 1100, 1200: 박막 트랜지스터 기판
1300, 1400, 1500: 표시장치
110: 베이스 기판 120: 버퍼층
111: 제1 광차단층 211: 제2 광차단층
125, 225: 제1 도전재층
130: 제1 액티브층 230: 제2 액티브층
130n: 제1 채널부 230n: 제2 채널부
131: 제1 연결부 132: 제2 연결부
231: 제3 연결부 232: 제4 드레인 연결부
151: 제1 보조 게이트 전극 152: 제1 보조 게이트 전극
160: 제1 게이트 전극 250: 제2 게이트 전극
171: 제1 전극 172: 제2 전극
271: 제3 전극 272: 제4 전극
710: 표시 소자 711: 제1 화소 전극
712: 유기 발광층 713: 제2 화소 전극

Claims (32)

  1. 제1 액티브층;
    상기 제1 액티브층과 적어도 일부 중첩하는 제1 게이트 전극; 및
    상기 제1 액티브층과 상기 제1 게이트 전극 사이의 제1 보조 게이트 전극 및 제2 보조 게이트 전극;을 포함하고,
    상기 제1 액티브층은
    제1 채널부;
    상기 제1 채널부의 일측과 접촉하는 제1 연결부; 및
    상기 제1 채널부의 타측과 접촉하는 제2 연결부;를 포함하고,
    상기 제1 채널부는 상기 제1 보조 게이트 전극, 상기 제2 보조 게이트 전극 및 상기 제1 게이트 전극과 중첩하고,
    상기 제1 보조 게이트 전극 및 상기 제2 보조 게이트 전극은 상기 제1 채널부 상에서 서로 이격되어 각각 상기 제1 게이트 전극과 중첩하고,
    상기 제1 채널부는 상기 제1 보조 게이트 전극과 상기 제2 보조 게이트 전극 사이의 이격 공간과 중첩하는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 보조 게이트 전극 및 상기 제2 보조 게이트 전극과 상기 제1 액티브층 사이의 제1 게이트 절연막; 및
    상기 제1 보조 게이트 전극 및 상기 제2 보조 게이트 전극과 상기 제1 게이트 전극 사이의 제2 게이트 절연막;을 더 포함하며,
    상기 제1 연결부 및 상기 제2 연결부는 각각 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막으로부터 노출되어 있는, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 제1 보조 게이트 전극, 상기 제2 보조 게이트 전극 및 상기 제1 게이트 전극에 동일한 전압이 인가되도록 구성된, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 제1 보조 게이트 전극은 상기 제1 연결부 쪽의 상기 제1 채널부와 중첩하고,
    상기 제2 보조 게이트 전극은 상기 제2 연결부 쪽의 상기 제1 채널부와 중첩하는, 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 제1 채널부 상에서, 상기 제1 보조 게이트 전극 및 상기 제2 보조 게이트 전극 사이의 이격 공간 전체가 상기 제1 게이트 전극과 중첩하는, 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 제1 액티브층은 상기 제1 연결부와 접촉하는 제1 반도체부를 포함하며,
    상기 제1 연결부는 상기 제1 채널부와 상기 제1 반도체부 사이에 배치되어, 상기 제1 게이트 절연막으로부터 노출되어 있고,
    상기 제1 반도체부는 상기 제1 게이트 절연막에 의하여 커버되는, 박막 트랜지스터.
  7. 제6항에 있어서,
    상기 제1 게이트 전극과 동일층에 배치되어 상기 제1 연결부와 접촉하는 제1 전극을 더 포함하고,
    상기 제1 반도체부는 상기 제1 전극과 중첩하는, 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 제1 액티브층은 상기 제2 연결부와 접촉하는 제2 반도체부를 포함하며,
    상기 제2 연결부는 상기 제1 채널부와 상기 제2 반도체부 사이에 배치되어, 상기 제1 게이트 절연막으로부터 노출되어 있고,
    상기 제2 반도체부는 상기 제1 게이트 절연막에 의하여 커버되는, 박막 트랜지스터.
  9. 제8항에 있어서,
    상기 제1 게이트 전극과 동일층에 배치되어 상기 제2 연결부와 접촉하는 제2 전극을 더 포함하고,
    상기 제2 반도체부는 상기 제2 전극과 중첩하는, 박막 트랜지스터.
  10. 제1항에 있어서,
    상기 제1 연결부 및 상기 제2 연결부 중 적어도 하나의 상부에 배치된 도전재층을 더 포함하며,
    상기 도전재층은 상기 제1 채널부와 중첩하지 않는, 박막 트랜지스터.
  11. 제10항에 있어서,
    상기 도전재층은 각각, 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 구리(Cu), 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd), 칼슘(Ca), 바륨(Ba) 및 투명 도전성 산화물(transparent conductive oxide; TCO) 중에서 선택된 적어도 하나를 포함하는, 박막 트랜지스터.
  12. 제1 액티브층;
    상기 제1 액티브층 상의 제1 게이트 절연막;
    상기 제1 게이트 절연막 상의 제1 보조 게이트 전극;
    상기 제1 보조 게이트 전극 상의 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상의 제1 게이트 전극;을 포함하며,
    상기 제1 액티브층은,
    제1 채널부;
    상기 제1 채널부의 일측과 접촉하는 제1 연결부;
    상기 제1 연결부와 접촉하는 제1 반도체부;
    상기 제1 채널부의 타측과 접촉하는 제2 연결부; 및
    상기 제2 연결부와 접촉하는 제2 반도체부;를 포함하고,
    상기 제1 연결부는 상기 제1 채널부와 상기 제1 반도체부 사이에 배치되고,
    상기 제2 연결부는 상기 제1 채널부와 상기 제2 반도체부 사이에 배치되고,
    상기 제1 연결부 및 상기 제2 연결부는 각각 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막으로부터 노출되고,
    제1 반도체부 및 제2 반도체부는 각각 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막에 의하여 커버되는, 박막 트랜지스터.
  13. 제12항에 있어서,
    상기 제1 보조 게이트 전극은 상기 제1 게이트 전극과 중첩하고,
    상기 제1 채널부는 상기 제1 게이트 전극과 중첩하고 상기 제1 보조 게이트 전극과 중첩하지 않는 영역을 포함하는, 박막 트랜지스터.
  14. 제12항에 있어서,
    상기 제1 보조 게이트 전극은 상기 제1 연결부 쪽에서 상기 제1 채널부와 중첩하는, 박막 트랜지스터.
  15. 제12항에 있어서,
    상기 제1 보조 게이트 전극은 상기 제2 연결부 쪽에서 상기 제1 채널부와 중첩하는, 박막 트랜지스터.
  16. 제12항에 있어서,
    상기 제1 게이트 전극과 동일층에 배치되어 상기 제1 연결부와 접촉하는 제1 전극; 및
    상기 제1 전극과 이격되어 상기 제1 게이트 전극과 동일층에 배치되며, 상기 제2 연결부와 접촉하는 제2 전극;을 더 포함하는 박막 트랜지스터.
  17. 제16항에 있어서,
    상기 제1 반도체부는 상기 제1 전극과 중첩하고,
    상기 제2 반도체부는 상기 제2 전극과 중첩하는, 박막 트랜지스터.
  18. 베이스 기판상의 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터는,
    제1 채널부를 갖는 제1 액티브층;
    상기 제1 액티브층 상의 제1 보조 게이트 전극; 및
    상기 제1 보조 게이트 전극 상의 제1 게이트 전극;을 포함하고,
    상기 제2 박막 트랜지스터는,
    제2 채널부를 갖는 제2 액티브층; 및
    상기 제2 채널부와 중첩하는 제2 게이트 전극;을 포함하고,
    상기 제1 보조 게이트 전극은 제1 액티브층 및 상기 제1 게이트 전극 사이에 배치되어, 상기 제1 채널부의 일부 및 상기 제1 게이트 전극의 일부와 중첩하고,
    상기 제2 게이트 전극은 상기 제1 보조 게이트 전극과 동일층에 배치되는, 박막 트랜지스터 기판.
  19. 제18항에 있어서,
    상기 제1 액티브층은
    상기 제1 채널부의 일측과 접촉하는 제1 연결부; 및
    상기 제1 채널부의 타측과 접촉하는 제2 연결부;를 포함하고,
    상기 제2 액티브층은
    상기 제2 채널부의 일측과 접촉하는 제3 연결부; 및
    상기 제2 채널부의 타측과 접촉하는 제4 연결부;를 포함하는, 박막 트랜지스터 기판.
  20. 제19항에 있어서,
    상기 제1 액티브층과 상기 제1 보조 게이트 전극 사이 및 상기 제2 액티브층과 상기 제2 게이트 전극 사이에 배치된 제1 게이트 절연막; 및
    상기 제1 보조 게이트 전극과 상기 제1 게이트 전극 사이에 배치된 제2 게이트 절연막을 더 포함하고,
    상기 제1 연결부, 상기 제2 연결부, 상기 제3 연결부 및 상기 제4 연결부는 각각 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막으로부터 노출되어 있는, 박막 트랜지스터 기판.
  21. 제20항에 있어서,
    상기 제1 액티브층은, 상기 제1 채널부와 이격되어 상기 제1 연결부와 접촉하는 제1 반도체부 및 상기 제1 채널부와 이격되어 상기 제2 연결부와 접촉하는 제2 반도체부를 포함하고,
    상기 제2 액티브층은, 상기 제2 채널부와 이격되어 상기 제3 연결부와 접촉하는 제3 반도체부 및 상기 제2 채널부와 이격되어 상기 제4 연결부와 접촉하는 제4 반도체부를 포함하고,
    제1 반도체부, 제2 반도체부, 제3 반도체부 및 제4 반도체부는 각각 상기 제1 게이트 절연막에 의하여 커버되는, 박막 트랜지스터 기판.
  22. 제21항에 있어서,
    상기 제1 게이트 전극과 동일층에 배치되어 상기 제1 연결부와 접촉하는 제1 전극;
    상기 제1 전극과 이격되어 상기 제1 게이트 전극과 동일층에 배치되며, 상기 제2 연결부와 접촉하는 제2 전극;
    상기 제1 게이트 전극과 동일층에 배치되어 상기 제3 연결부와 접촉하는 제3 전극; 및
    상기 제3 전극과 이격되어 상기 제1 게이트 전극과 동일층에 배치되며, 상기 제4 연결부와 접촉하는 제4 전극;을 더 포함하며,
    상기 제1 반도체부는 상기 제1 전극과 중첩하고,
    상기 제2 반도체부는 상기 제2 전극과 중첩하고,
    상기 제3 반도체부는 상기 제3 전극과 중첩하고,
    상기 제4 반도체부는 상기 제4 전극과 중첩하는, 박막 트랜지스터 기판.
  23. 제19항에 있어서,
    상기 제1 보조 게이트 전극은 상기 제1 연결부 쪽에서 상기 채널부와 중첩하는, 박막 트랜지스터 기판.
  24. 제19항에 있어서,
    상기 제1 보조 게이트 전극은 상기 제2 연결부 쪽에서 상기 채널부와 중첩하는, 박막 트랜지스터 기판.
  25. 제18항에 있어서,
    상기 제1 박막 트랜지스터는, 상기 제1 보조 게이트 전극과 이격되어 상기 제1 보조 게이트 전극과 동일층에 배치된 제2 보조 게이트 전극을 더 포함하고,
    상기 제1 보조 게이트 전극 및 상기 제2 보조 게이트 전극은 각각 상기 제1 채널부 및 상기 제1 게이트 전극과 중첩하고,
    상기 제1 채널부는 상기 제1 보조 게이트 전극과 상기 제2 보조 게이트 전극 사이의 이격 공간과 중첩하는, 박막 트랜지스터 기판.
  26. 제19항에 있어서,
    상기 제1 연결부, 상기 제2 연결부, 상기 제3 연결부 및 상기 제4 연결부 상에 배치된 도전재층을 더 포함하는, 박막 트랜지스터 기판.
  27. 제18항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는 산화물 반도체 물질을 포함하는, 박막 트랜지스터 기판.
  28. 제27항에 있어서,
    상기 산화물 반도체 물질은, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함하는, 박막 트랜지스터 기판.
  29. 제18항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;
    을 포함하는, 박막 트랜지스터 기판.
  30. 제29항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는, 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함하는, 박막 트랜지스터 기판.
  31. 제1항 내지 제17중 중 어느 한 항의 박막 트랜지스터를 포함하는, 표시장치.
  32. 제18항 내지 제30중 중 어느 한 항의 박막 트랜지스터 기판을 포함하는, 표시장치.
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