KR20230056907A - 박막 트랜지스터 기판 및 이를 포함하는 표시장치 - Google Patents

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고영현
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Abstract

본 발명의 일 실시예는, 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는 상기 베이스 기판 상의 제1 액티브층, 상기 제1 액티브층 상의 제1 도전재층 및 상기 제1 액티브층과 이격되어, 상기 제1 액티브층과 적어도 일부 중첩하는 제1 게이트 전극을 포함하고, 상기 제2 박막 트랜지스터는 상기 베이스 기판 상의 제2 액티브층, 상기 제2 액티브층 상의 제2 도전재층 및 상기 제2 액티브층과 이격되어, 상기 제2 액티브층과 적어도 일부 중첩하는 제2 게이트 전극을 포함하는 박막 트랜지스터 기판 및 이를 포함하는 표시장치를 제공한다.

Description

박막 트랜지스터 기판 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명의 일 실시예는 박막 트랜지스터 기판 및 이를 포함하는 표시장치에 대한 것이다. 보다 구체적으로, 본 발명의 일 실시예는, 어느 한 박막 트랜지스터의 액티브층이 다른 한 박막 트랜지스터의 게이트 전극으로 사용되도록 구성된 박막 트랜지스터 기판 및 이를 포함하는 표시장치에 대한 것이다.
박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
이 중, 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 가질 수 있기 때문에 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터에 비하여 안정성과 전자 이동도가 떨어지는 단점을 가지고 있다.
최근, 표시장치가 고품질 및 고해상도화 됨에 따라, 표시장치에 박막 트랜지스터가 고밀도로 집적화 되고 있다. 그 결과, 한정된 영역에 많은 수의 박막 트랜지스터가 배치되기 때문에, 커패시터 영역이 충분히 확보되지 않는 문제점이 발생된다. 따라서, 다수의 박막 트랜지스터를 포함하는 표시장치에 있어서, 박막 트랜지스터을 효율적으로 구성하여, 커패시터 면적을 확보할 수 있는 방법이 필요하다.
본 발명의 일 실시예는, 박막 트랜지스터를 효율적으로 배치하여, 공간을 효율적으로 사용할 수 있는 박막 트랜지스터 기판 및 이를 포함하는 표시장치를 제공하고자 한다.
본 발명의 일 실시예는, 어느 한 박막 트랜지스터의 액티브층이 다른 한 박막 트랜지스터의 게이트 전극으로 사용되도록 박막 트랜지스터를 구성하여, 공간 효율성을 높임으로써, 충분한 커패시터 면적을 확보할 수 있는 박막 트랜지스터 기판 및 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 베이스 기판상의 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는 상기 베이스 기판 상의 제1 액티브층, 상기 제1 액티브층 상의 제1 도전재층 및 상기 제1 액티브층과 이격되어, 상기 제1 액티브층과 적어도 일부 중첩하는 제1 게이트 전극을 포함하고, 상기 제2 박막 트랜지스터는 상기 베이스 기판 상의 제2 액티브층, 상기 제2 액티브층 상의 제2 도전재층 및 상기 제2 액티브층과 이격되어, 상기 제2 액티브층과 적어도 일부 중첩하는 제2 게이트 전극을 포함하고, 상기 제1 액티브층은 상기 베이스 기판과 상기 제2 액티브층 사이에 배치되고, 상기 제2 액티브층은 상기 제1 액티브층과 상기 제2 게이트 전극 사이에 배치되고, 상기 제1 게이트 전극은 상기 제2 액티브층과 동일층에 배치된, 박막 트랜지스터 기판을 제공한다.
상기 제1 게이트 전극은 제1 층 및 제1 층 상의 제2 층을 포함하고, 상기 제1 게이트 전극의 상기 제1 층은 상기 제2 액티브층과 동일층에 배치되고, 상기 제2 액티브층과 동일한 반도체 물질을 포함하고, 상기 제1 게이트 전극의 상기 제2 층은 상기 제2 도전재층과 동일층에 배치되고, 제2 도전재층과 동일한 도전성 물질을 포함할 수 있다.
상기 제1 게이트 전극의 상기 제1 층은 상기 제2 액티브층과 일체로 이루어질 수 있다.
상기 제1 게이트 전극의 상기 제2 층은 상기 제2 도전재층과 일체로 이루어질 수 있다.
상기 제1 도전재층 및 상기 제2 도전재층은 각각, 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 구리(Cu), 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd), 칼슘(Ca), 바륨(Ba) 및 투명 도전성 산화물(transparent conductive oxide; TCO) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제1 액티브층은 제1 채널부, 상기 제1 채널부의 일측과 연결된 제1 소스 연결부 및 상기 제1 채널부의 타측과 연결된 제1 드레인 연결부를 포함하고, 상기 제1 소스 연결부 및 상기 제1 드레인 연결부 상에는 상기 제1 도전재층이 배치되고, 상기 제1 채널부 상에는 상기 제1 도전재층이 배치되지 않을 수 있다.
상기 제1 소스 연결부 및 상기 제1 드레인 연결부는 각각 상기 베이스 기판과 상기 제1 도전재층 사이에 배치될 수 있다.
상기 제1 소스 연결부 및 상기 제1 드레인 연결부는 각각 상기 제1 도전재층과 접촉할 수 있다.
상기 제2 액티브층은 제2 채널부, 상기 제2 채널부의 일측과 연결된 제2 소스 연결부 및 상기 제2 채널부의 타측과 연결된 제2 드레인 연결부를 포함하고, 상기 제2 소스 연결부 및 상기 제2 드레인 연결부 상에는 상기 제2 도전재층이 배치되고, 상기 제2 채널부 상에는 상기 제2 도전재층이 배치되지 않을 수 있다.
상기 제2 소스 연결부 및 상기 제2 드레인 연결부는 각각 상기 제1 액티브층과 상기 제2 도전재층 사이에 배치될 수 있다.
상기 제2 소스 연결부 및 상기 제2 드레인 연결부는 각각 상기 제2 도전재층과 접촉할 수 있다.
상기 제2 소스 연결부 및 상기 제2 드레인 연결부 중 어느 하나의 일부가 상기 제1 게이트 전극의 상기 제1 층을 구성할 수 있다.
상기 박막 트랜지스터 기판은 상기 제1 소스 연결부 및 상기 제1 드레인 연결부 중 어느 하나와 연결된 제1 커패시터 전극 및 상기 제2 소스 연결부 및 상기 제2 드레인 연결부 중 어느 하나와 연결된 제2 커패시터 전극을 포함하며, 상기 제1 커패시터 전극과 상기 제2 커패시터 전극은 서로 이격 및 중첩되어, 제1 커패시터를 형성할 수 있다.
상기 제1 커패시터 전극은 상기 제1 소스 연결부 및 제1 드레인 연결부 중 어느 하나와 일체로 이루어진 제1 층 및 상기 제1 도전재층과 일체로 이루어진 제2 층을 포함하고, 상기 제2 커패시터 전극은 상기 제2 소스 연결부 및 제2 드레인 연결부 중 어느 하나와 일체로 이루어진 제1 층 및 상기 제2 도전재층과 일체로 이루어진 제2 층을 포함할 수 있다.
상기 박막 트랜지스터 기판은 상기 제2 게이트 전극과 동일층에 배치된 제3 커패시터 전극을 더 포함하며, 상기 제2 커패시터 전극과 상기 제3 커패시터 전극이 서로 이격 및 중첩되어 제2 커패시터를 형성할 수 있다.
상기 제2 커패시터 전극은 상기 제1 커패시터 전극과 상기 제3 커패시터 전극 사이에 배치되며, 상기 제3 커패시터 전극은 상기 제1 커패시터 전극과 연결될 수 있다.
상기 박막 트랜지스터 기판은 상기 제2 게이트 전극과 동일층에 배치되며, 상기 제1 게이트 전극과 중첩하는 차폐층을 더 포함할 수 있다.
상기 제1 액티브층 및 상기 제2 액티브층은 각각 산화물 반도체 물질을 포함할 수 있다.
상기 산화물 반도체 물질은, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함할 수 있다.
상기 제1 도전재층은 상기 제1 게이트 전극과 중첩하지 않을 수 있다.
상기 제2 도전재층은 상기 제2 게이트 전극과 중첩하지 않을 수 있다.
본 발명의 다른 일 실시예는 상기 박막 트랜지스터 기판을 포함하는 표시장치를 제공한다.
본 발명의 일 실시예에 따르면, 어느 한 박막 트랜지스터의 액티브층이 다른 한 박막 트랜지스터의 게이트 전극으로 사용되도록 박막 트랜지스터가 구성되어, 공간 효율성이 향상될 수 있다. 그에 따라, 박막 트랜지스터 기판 및 표시장치에서 충분한 커패시터 면적이 확보될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 표시장치의 개구율이 향상될 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 10은 도 9의 어느 한 화소에 대한 회로도이다.
도 11은 도 10의 화소에 대한 평면도이다.
도 12는 도 11의 I-I'를 따라 자른 단면도이다.
도 13은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 15는 도 14의 화소에 대한 평면도이다.
도 16는 도 15의 II-II'를 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, "~ 후에", "~ 에 이어서", "~ 다음에", "~ 전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시예에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 연결부와 소스 전극을 구별하고 드레인 연결부와 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 연결부가 소스 전극이 될 수 있고, 드레인 연결부가 드레인 전극이 될 수 있다. 또한, 소스 연결부가 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)은 베이스 기판(110)상의 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 포함한다.
베이스 기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 베이스 기판(110)으로 사용되는 경우, 베이스 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
베이스 기판(110) 상에 제1 광차단층(111)이 배치될 수 있다. 제1 광차단층(111)은 외부로부터 입사되는 광을 차단하여, 박막 트랜지스터들(TR1, TR2)을 보호한다.
제1 광차단층(111)은 광차단 특성을 갖는 재료로 만들어질 수 있다. 제1 광차단층(111)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd), 티타늄(Ti) 및 철(Fe) 중 적어도 하나를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 제1 광차단층(111)은 전기 전도성을 가질 수 있다.
제1 광차단층(111)은 박막 트랜지스터들(TR1, TR2)의 소스 전극(161, 261) 및 드레인 전극(162, 262) 중 어느 하나와 전기적으로 연결될 수 있다. 또한, 제1 광차단층(111)은 게이트 전극(150, 250)과 전기적으로 연결될 수도 있다. 제1 광차단층(111)은 생략될 수도 있다.
베이스 기판(110)과 제1 광차단층(111) 사이에 하부 버퍼층(미도시)이 배치될 수도 있다. 하부 버퍼층은 공기 및 수분을 차단하여 액티브층(130, 230)을 보호할 수 있고, 베이스 기판(110) 상부의 표면이 균일해지도록 할 수 있다.
제1 광차단층(111) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 절연 물질로 만들어질 수 있다. 예를 들어, 버퍼층(120)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물과 같은 절연 물질 중 적어도 하나를 포함할 수 있다. 버퍼층(120)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
버퍼층(120)은 공기 및 수분을 차단하여 액티브층(130, 230)을 보호할 수 있다. 또한, 버퍼층(120)에 의해 제1 광차단층(111)이 배치된 베이스 기판(110) 상부의 표면이 균일해질 수 있다.
도 1을 참조하면, 버퍼층(120) 상에 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)가 배치될 수 있다.
본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)는 베이스 기판(110) 상의 제1 액티브층(130), 제1 액티브층(130) 상의 제1 도전재층(125, 126) 및 제1 액티브층(130)과 적어도 일부 중첩하는 제1 게이트 전극(150)을 포함한다. 제2 박막 트랜지스터(TR2)는 베이스 기판(110) 상의 제2 액티브층(230), 제2 액티브층(230) 상의 제2 도전재층(225, 226) 및 제2 액티브층(230)과 적어도 일부 중첩하는 제2 게이트 전극(250)을 포함한다.
도 1을 참조하면, 제1 액티브층(130)은 버퍼층(120) 상에 배치된다. 제1 액티브층(130) 상에는 제1 도전재층(125, 126)이 배치된다. 제1 도전재층(125, 126)은 제1 액티브층(130)의 일부 상에 선택적으로 배치될 수 있다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)은 반도체 물질에 의하여 형성될 수 있다. 제1 액티브층(130)은, 예를 들어, 산화물 반도체 물질을 포함할 수 있다.
산화물 반도체 물질은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO(InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질로 제1 액티브층(130)이 만들어질 수도 있다.
제1 액티브층(130)은 제1 채널부(130n), 제1 소스 연결부(131) 및 제1 드레인 연결부(132)를 포함한다. 제1 소스 연결부(131)는 제1 채널부(130n)의 일측과 연결되고, 제1 드레인 연결부(132)는 제1 채널부(130n)의 타측과 연결된다.
제1 채널부(130n)는 제1 게이트 전극(150)과 중첩한다. 본 발명의 일 실시예에 따르면, 제1 채널부(130n) 상에는 제1 도전재층(125, 126)이 배치되지 않을 수 있다.
제1 액티브층(130)의 제1 소스 연결부(131) 및 제1 드레인 연결부(132)는 제1 게이트 전극(150)과 중첩하지 않는다. 제1 소스 연결부(131) 및 제1 드레인 연결부(132)는 반도체 물질의 선택적 도체화에 의하여 형성될 수 있다.
도 1을 참조하면, 제1 소스 연결부(131) 및 제1 드레인 연결부(132) 상에 제1 도전재층(125, 126)이 배치된다. 제1 소스 연결부(131) 및 제1 드레인 연결부(132)는 각각 베이스 기판(110)과 제1 도전재층(125, 126) 사이에 배치된다. 구체적으로, 제1 소스 연결부(131) 상에 제1 도전재층(125, 126)의 일부(125)가 배치되고, 제1 드레인 연결부(132) 상에 제1 도전재층(125, 126)의 일부(126)가 배치된다.
제1 도전재층(125, 126)은 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 구리(Cu), 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd), 칼슘(Ca), 바륨(Ba) 및 투명 도전성 산화물(transparent conductive oxide; TCO) 중에서 선택된 적어도 하나를 포함할 수 있다. 제1 도전재층(125, 126)은 환원성을 가질 수 있다. 본 발명의 일 실시예에 따르면, 투명 도전성 산화물(TCO)은, 예를 들어, ITO(InSnO), IZO(InZnO), IO(InO), TO(SnO) 및 ZO(ZnO)를 포함할 수 있다.
제1 도전재층(125, 126)에 의하여 제1 액티브층(130)이 선택적으로 도체화될 수 있다. 본 발명의 일 실시예에 따르면, 제1 소스 연결부(131) 및 제1 드레인 연결부(132)는 각각 제1 도전재층(125, 126)과 접촉한다. 제1 액티브층(130) 중 제1 도전재층(125, 126)과 접촉하는 영역이 도체화되어, 각각 제1 소스 연결부(131) 및 제1 드레인 연결부(132)가 형성될 수 있다.
구체적으로, 본 발명의 일 실시예에 따르면, 제1 액티브층(130) 중 제1 도전재층(125, 126)과 접촉하는 부분들이 각각 환원되어, 제1 소스 연결부(131) 및 제1 드레인 연결부(132)가 만들어질 수 있다.
예를 들어, 제1 도전재층(125, 126)과 접촉 및 중첩하는 제1 액티브층(130)의 일부가 환원되면 제1 액티브층(130)에 산소 결함(oxygen vacancy)이 발생되고, 그에 따라, 제1 액티브층(130)이 선택적으로 도체화될 수 있다. 이러한, 제1 액티브층(130)의 선택적 환원에 의하여, 제1 소스 연결부(131) 및 제1 드레인 연결부(132)가 만들어질 수 있다.
본 발명의 일 실시예에 따르면, 플라즈마 처리, 이온 도핑 또는 자외선 처리 등과 같은 별도의 도체화 공정 없이, 제1 도전재층(125, 126)에 의하여 제1 액티브층(130) 선택적으로 도체화될 수 있다.
본 발명의 일 실시예에 따르면, 산화물 반도체 물질과 도전재가 적층된 후, 하프톤 마스크를 이용하는 패터닝에 의하여 제1 액티브층(130)과 제1 도전재층(125, 126)이 형성될 수 있다. 제1 도전재층(125, 126)은 포토리소그래피와 같은 방법으로 만들어질 수 있기 때문에, 정교한 제1 도전재층(125, 126)이 형성될 수 있다. 그에 따라, 제1 채널부(130n)의 길이가 정교하게 제어될 수 있다.
제1 채널부(130n)의 길이가 정교하게 제어될 수 있기 때문에, 박막 트랜지스터(100)의 제조 과정에서 제1 채널부(130n)의 길이에 대한 공정 오차(margin)크게 설정하지 않아도 된다. 그 결과, 짧은(short) 제1 채널부(130n)가 형성될 수 있어, 박막 트랜지스터(100)의 크기가 소형화될 수 있고, 집적도가 향상될 수 있다.
또한, 제1 채널부(130n)의 길이가 정교하게 제어될 수 있기 때문에, 제1 채널부(130n)의 가장자리가 불필요하게 도체화되는 것이 방지될 수 있다. 그 결과, 제1 채널부(130n) 가장자리의 도체화에 기인하는 문턱전압의 변화(variation)가 방지될 수 있다. 그 결과, 박막 트랜지스터(100)의 신뢰성이 향상될 수 있다.
제1 액티브층(130) 및 제1 도전재층(125, 126) 상에 제1 게이트 절연막(141)이 배치된다. 제1 게이트 절연막(141)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 절연막(141)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. 제1 게이트 절연막(141)은 제1 채널부(130n)를 보호한다.
도 1을 참조하면, 제1 게이트 절연막(141)은 베이스 기판(110) 상에 일체로 형성될 수 있다. 예를 들어, 제1 게이트 절연막(141)은 제1 채널부(130n), 제1 소스 연결부(131) 및 제1 드레인 연결부(132)를 모두 커버할 수 있다.
제1 게이트 전극(150)은 제1 게이트 절연막(141) 상에 배치된다. 제1 게이트 전극(150)은 제1 액티브층(130)과 이격되어, 제1 액티브층(130)과 적어도 일부 중첩한다. 제1 게이트 전극(150)의 적어도 일부는 액티브층(130)의 채널부(130n)와 중첩한다.
본 발명의 일 실시예에 따르면, 도 1에 도시된 바와 같이, 제1 도전재층(125, 126)이 제1 게이트 전극(150)과 중첩하지 않을 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 도전재층(125, 126)의 일부가 제1 게이트 전극(150)과 중첩할 수도 있다. 또한, 제1 액티브층(130)은 제1 게이트 전극(150)과 중첩하지 않고, 제1 도전재층(125, 126)과도 중첩하지 않는 부분을 가질 수 있다. 제1 액티브층(130) 중 제1 게이트 전극(150)과 중첩하지 않고 제1 도전재층(125, 126)과도 중첩하지 않는 부분을 경계부라고 할 수 있다.
본 발명의 일 실시예에 따르면, 제1 게이트 전극(150)은 제1 층(151) 및 제1 층(151) 상의 제2 층(152)을 포함할 수 있다.
도 1을 참조하면, 제1 게이트 절연막(141) 상에 제2 액티브층(230)이 배치되고, 제2 액티브층(230) 상에 제2 도전재층(225, 226)이 배치된다.
본 발명의 일 실시예에 따르면, 제1 액티브층(130)과 제2 액티브층(230)은 서로 다른 층에 배치되며, 베이스 기판(110)을 중심으로 제1 액티브층(130)보다 제2 액티브층(230)이 상부에 배치된다. 구체적으로, 제1 액티브층(130)이 베이스 기판(110)과 제2 액티브층(230) 사이에 배치된다.
본 발명의 일 실시예에 따르면, 제2 액티브층(230)은 제1 게이트 전극(150)과 동일층에 배치된다.
제2 액티브층(230)은 반도체 물질에 의하여 형성될 수 있다. 제2 액티브층(230)은, 예를 들어, 산화물 반도체 물질을 포함할 수 있다.
산화물 반도체 물질은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO(InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질로 제2 액티브층(130)이 만들어질 수도 있다.
제2 액티브층(230)은 제2 채널부(230n), 제2 소스 연결부(231) 및 제2 드레인 연결부(232)를 포함한다. 제2 소스 연결부(231)는 제2 채널부(230n)의 일측과 연결되고, 제2 드레인 연결부(232)는 제2 채널부(230n)의 타측과 연결된다.
제2 채널부(230n)는 제2 게이트 전극(150)과 중첩한다. 제2 채널부(230n) 상에는 제2 도전재층(225, 226)이 배치되지 않는다.
제2 액티브층(230)의 제2 소스 연결부(231) 및 제2 드레인 연결부(232)는 제2 게이트 전극(250)과 중첩하지 않는다. 제2 소스 연결부(231) 및 제2 드레인 연결부(232)는 반도체 물질의 선택적 도체화에 의하여 형성될 수 있다.
도 1을 참조하면, 제2 소스 연결부(231) 및 제2 드레인 연결부(232) 상에 제2 도전재층(225, 226)이 배치된다. 제2 소스 연결부(231) 및 제2 드레인 연결부(232)는 각각 제1 액티브층(130)과 제2 도전재층(225, 226) 사이에 배치된다. 구체적으로, 제2 소스 연결부(231) 상에 제2 도전재층(225, 226)의 일부(225)가 배치되고, 제2 드레인 연결부(232) 상에 제2 도전재층(225, 226)의 일부(226)가 배치된다.
제2 도전재층(225, 226)은 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 구리(Cu), 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd), 칼슘(Ca), 바륨(Ba) 및 투명 도전성 산화물(TCO) 중에서 선택된 적어도 하나를 포함할 수 있다. 제2 도전재층(225, 226)은 환원성을 가질 수 있다. 투명 도전성 산화물(TCO)은, 예를 들어, ITO(InSnO), IZO(InZnO), IO(InO), TO(SnO) 및 ZO(ZnO)를 포함할 수 있다.
제2 도전재층(225, 226)에 의하여 제2 액티브층(130)이 선택적으로 도체화될 수 있다. 본 발명의 일 실시예에 따르면, 제2 소스 연결부(231) 및 제2 드레인 연결부(232)는 각각 제2 도전재층(225, 226)과 접촉한다. 제2 액티브층(230) 중 제2 도전재층(225, 226)과 접촉하는 영역이 도체화되어, 각각 제2 소스 연결부(231) 및 제2 드레인 연결부(232)가 형성될 수 있다.
구체적으로, 제2 액티브층(230) 중 제2 도전재층(225, 226)과 접촉하는 부분들이 각각 환원되어, 제2 소스 연결부(231) 및 제2 드레인 연결부(232)가 만들어질 수 있다. 예를 들어, 제2 도전재층(225, 226)과 접촉 및 중첩하는 제2 액티브층(230)의 일부가 환원되어, 제2 액티브층(230)에 산소 결함(oxygen vacancy)이 발생되고, 그에 따라, 제2 액티브층(230)이 선택적으로 도체화될 수 있다.
본 발명의 일 실시예에 따르면, 산화물 반도체 물질과 도전재가 적층된 후, 하프톤 마스크를 이용하는 패터닝에 의하여 제2 액티브층(230)과 제2 도전재층(225, 226)이 형성될 수 있다. 제2 도전재층(225, 226)은 포토리소그래피와 같은 방법으로 만들어질 수 있기 때문에, 정교한 제2 도전재층(225, 226)이 형성될 수 있다. 그에 따라, 제2 채널부(230n)의 길이가 정교하게 제어될 수 있다.
제2 채널부(130n)의 길이가 정교하게 제어될 수 있기 때문에, 박막 트랜지스터(100)의 제조 과정에서 제2 채널부(230n)의 길이에 대한 공정 오차(margin)크게 설정하지 않아도 된다. 그 결과, 짧은(short) 제2 채널부(230n)가 형성될 수 있어, 박막 트랜지스터(100)의 크기가 소형화될 수 있고, 집적도가 향상될 수 있다.
또한, 제2 채널부(230n)의 길이가 정교하게 제어될 수 있기 때문에, 제2 채널부(230n)의 가장자리가 불필요하게 도체화되는 것이 방지될 수 있다. 그 결과, 제2 채널부(230n) 가장자리의 도체화에 기인하는 문턱전압의 변화(variation)가 방지될 수 있다. 그 결과, 박막 트랜지스터(100)의 신뢰성이 향상될 수 있다.
본 발명의 일 실시예에 따르면, 제1 게이트 전극(150)의 제1 층(151)은 제2 액티브층(230)과 동일층에 배치되고, 제2 액티브층(230)과 동일한 반도체 물질을 포함할 수 있다. 제2 액티브층(230)의 일부가 제1 게이트 전극(150)의 제1 층(151)이 될 수 있다. 보다 구체적으로, 제2 소스 연결부(231) 및 제2 드레인 연결부(232) 중 어느 하나의 일부가 제1 게이트 전극(150)의 제1 층(151)을 구성할 수 있다.
제1 게이트 전극(150)의 제2 층(152)은 제2 도전재층(225, 226)과 동일층에 배치되고, 제2 도전재층(225, 226)과 동일한 도전성 물질을 포함할 수 있다. 제2 도전재층(225, 226)의 일부가 제1 게이트 전극(150)의 제2 층(152)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 제2 액티브층(230)과 제2 도전재층(225, 226)에 의하여 제1 게이트 전극(150)이 형성될 수 있기 때문에, 제1 게이트 전극(150) 형성을 위한 별도의 공정이 필요하지 않고, 제1 게이트 전극(150)의 연결을 위한 별도의 콘택홀이 필요하지 않다. 이와 같이, 제2 박막 트랜지스터(TR2)의 제2 액티브층(230)이 제1 박막 트랜지스터(TR1)의 게이트 전극(150)의 일부로 사용되도록 설계됨으로써 공간 효율성이 향상될 수 있다. 그 결과, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(100)에 커패시터가 추가로 형성되는 경우, 커패시터 면적이 용이하게 확보될 수 있다(도 5 내지 8 참조).
제1 게이트 전극(150), 제2 액티브층(230) 및 제2 도전재층(225, 226) 상에 제2 게이트 절연막(142)이 배치된다. 제2 게이트 절연막(142)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 제2 게이트 절연막(142)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. 제2 게이트 절연막(142)은 제1 게이트 절연막(141)과 동일한 재료로 만들어질 수도 있고 서로 다른 재료로 만들어질 수 있다.
도 1을 참조하면, 제2 게이트 절연막(142)은 베이스 기판(110) 상에 일체로 형성될 수 있다. 예를 들어, 제2 게이트 절연막(142)은 제2 채널부(230n), 제2 소스 연결부(231) 및 제2 드레인 연결부(232)를 모두 커버할 수 있다.
제2 게이트 전극(250)은 제2 게이트 절연막(142) 상에 배치된다. 제2 게이트 전극(250)은 제2 액티브층(230)과 이격되어, 제2 액티브층(230)과 적어도 일부 중첩한다. 제2 액티브층(230)은 제1 액티브층(130)과 제2 게이트 전극(250) 사이에 배치된다.
도 1에 도시된 바와 같이, 제2 게이트 전극(250)의 적어도 일부는 액티브층(230)의 채널부(230n)와 중첩한다. 본 발명의 일 실시예에 따르면, 제2 도전재층(225, 226)이 제2 게이트 전극(250)과 중첩하지 않을 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제2 도전재층(225, 226)의 일부가 제2 게이트 전극(250)과 중첩할 수도 있다. 또한, 제2 액티브층(230)은 제2 게이트 전극(250)과 중첩하지 않고, 제2 도전재층(225, 226)과도 중첩하지 않는 부분을 가질 수 있다. 제2 액티브층(230) 중 제2 게이트 전극(250)과 중첩하지 않고 제2 도전재층(225, 226)과도 중첩하지 않는 부분을 경계부라고 할 수 있다.
또한, 도 1을 참조하면, 제2 게이트 절연막(142) 상에 제1 소스 전극(161), 제1 드레인 전극(162), 제2 소스 전극(261) 및 제2 드레인 전극(262)이 배치된다. , 제1 소스 전극(161), 제1 드레인 전극(162), 제2 소스 전극(261) 및 제2 드레인 전극(262)은 제2 게이트 전극(250)과 동일한 재료로 동일한 공정에 의하여 만들어질 수 있다.
제1 소스 전극(161), 제1 드레인 전극(162), 제2 소스 전극(261), 제2 드레인 전극(262) 및 제2 게이트 전극(250)은 각각, 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 소스 전극(161), 제1 드레인 전극(162), 제2 소스 전극(261), 제2 드레인 전극(262) 및 제2 게이트 전극(250)은 각각 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
도 1을 참조하면, 제1 소스 전극(161) 및 제1 드레인 전극(162)은 각각 콘택홀을 통해 제1 액티브층(130)과 연결된다. 제2 소스 전극(261) 및 제2 드레인 전극(262)은 각각 콘택홀을 통해 제2 액티브층(230)과 연결된다.
도시되지 않았지만, 제1 광차단층(111)은 콘택홀을 통해 제1 소스 전극(161) 및 제1 드레인 전극(162) 중 어느 하나와 연결될 수 있다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터 기판(200)의 단면도이다. 이하, 중복을 피하기 위하여, 이미 설명된 구성요소에 대한 설명은 생략된다.
본 발명의 다른 일 실시예에 따르면, 제1 액티브층(130) 및 제2 액티브층(230) 중 적어도 하나는 다층 구조를 가질 수 있다. 예를 들어, 제1 액티브층(130) 및 제2 액티브층(230) 중 적어도 하나는 제1 산화물 반도체층(130a, 230a) 및 제1 산화물 반도체층(130a, 230a) 상의 제2 산화물 반도체층(130b, 230b)포함할 수 있다.
구체적으로, 도 2를 참조하면, 제1 액티브층(130)은 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함할 수 있다. 또한, 제2 액티브층(230)이 제1 산화물 반도체층(230a) 및 제1 산화물 반도체층(230a) 상의 제2 산화물 반도체층(230b)을 포함할 수 있다.
제1 산화물 반도체층(130a, 230a)과 제2 산화물 반도체층(130b, 230b)은 동일한 반도체 물질을 포함할 수도 있고, 서로 다른 반도체 물질을 포함할 수도 있다.
제1 산화물 반도체층(130a, 230a)은 제2 산화물 반도체층(130b, 230b)을 지지한다. 따라서, 제1 산화물 반도체층(130a, 230a)을 "지지층"이라고도 한다. 채널부(130n, 230n) 제2 산화물 반도체층(130b, 230b)에 형성될 수 있다. 따라서, 제2 산화물 반도체층(130b, 230b)을 "채널층"이라고도 한다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 채널부(130n, 230n)는 제1 산화물 반도체층(130a, 230a)에도 형성될 수 있다.
액티브층(130, 230)이 제1 산화물 반도체층(130a, 230a)과 제2 산화물 반도체층(130b, 230b)으로 이루어진 구조로 바이 레이어(bi-layer) 구조 라고도 한다.
도 2를 참조하면, 제1 게이트 전극(150)의 제1 층(151) 역시 제1 산화물 반도체층(230a) 및 제1 산화물 반도체층(230a) 상의 제2 산화물 반도체층(230b)을 포함할 수 있다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(300)의 단면도이다. 본 발명의 또 일 실시예에 따르면, 제1 액티브층(130) 및 제2 액티브층(230) 중 적어도 하나는 제2 산화물 반도체층(130b, 230b) 상의 제3 산화물 반도체층(230c)을 더 포함할 수 있다.
도 3의 박막 트랜지스터 기판(300)은, 도 2의 박막 트랜지스터 기판(200)과 비교하여, 액티브층(130, 230)이 제2 산화물 반도체층(130b, 230b) 상의 제3 산화물 반도체층(230c)을 더 포함한다.
도 3를 참조하면, 액티브층(130, 230)은 제1 산화물 반도체층(130a), 제2 산화물 반도체층(130b) 및 제3 산화물 반도체층(130c, 230c)을 포함한다. 그러나, 본 발명의 다른 일 실시예가 이에 한정되는 것은 아니며, 액티브층(130, 230)은 다른 반도체층을 더 포함할 수도 있다.
도 3를 참조하면, 제1 게이트 전극(150)의 제1 층(151) 역시 제1 산화물 반도체층(230a), 제1 산화물 반도체층(230a) 상의 제2 산화물 반도체층(230b) 및 제2 산화물 반도체층(230b) 상의 제3 산화물 반도체층(230c)을 포함할 수 있다.
도 2 및 도 3에 도시된 액티브층(130, 230)의 적층 구조 및 제1 게이트 전극(150)의 제1 층(151)의 적층 구조는 하기 도 4, 5, 6, 7 및 8에 도시된 박막 트랜지스터들(400, 500, 600, 700, 800)에도 적용될 수 있다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(400)의 단면도이다.
도 4의 박막 트랜지스터 기판(400)은 도 1의 박막 트랜지스터 기판(400)과 비교하여, 제2 광차단층(211) 및 차폐층(155)을 더 포함할 수 있다.
도 4를 참조하면, 제1 광차단층(111)은 제1 액티브층(130)은 제1 채널부(130n)와 중첩하여 배치될 수 있고, 제1 소스 전극(161)과 연결될 수 있다.
제2 광차단층(211)은 제2 액티브층(230)은 제2 채널부(230n)와 중첩하여 배치될 수 있고, 제2 드레인 전극(262)과 연결될 수 있다. 제2 광차단층(211)이 제2 소스 전극(261)과 연결될 수도 있다.
또한, 도 4를 참조하면, 제1 게이트 전극(150) 상에 차폐층(155)이 배치될 수 있다. 차폐층(155)은 제2 게이트 전극(250)과 동일층에 배치되고, 제1 게이트 전극(150)과 중첩할 수 있다. 차폐층(155)은 제2 게이트 전극(250)과 동일한 물질에 의해 동일한 공정으로 만들어질 수 있다.
차폐층(155)은 상부로부터 입사되는 광(light)을 차단하여, 제1 액티브층(130)의 제1 채널부(130n)를 보호할 수 있다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(500)의 단면도이다.
본 발명의 또 다른 일 실시예에 따르면, 제2 액티브층(230) 및 제2 도전재층(225, 226)에 의하여 제1 게이트 전극(150)이 형성될 수 있다.
도 5를 참조하면, 제2 액티브층(230)의 일부가 제1 게이트 전극(150)의 제1 층(151)을 구성할 수 있다. 구체적으로, 제1 게이트 전극(150)의 제1 층(151)은 제2 액티브층(230)과 일체로 이루어질 수 있다. 보다 구체적으로, 제1 게이트 전극(150)의 제1 층(151)은 제2 소스 연결부(231) 및 제2 드레인 연결부(232) 중 어느 하나와 일체로 이루어질 수 있다. 도 5에는, 제1 게이트 전극(150)의 제1 층(151)은 제2 소스 연결부(231)와 일체로 이루어진 구성이 예시되어 있다.
본 발명의 또 다른 일 실시예에 따르면, 제2 도전재층(225, 226)의 일부가 제1 게이트 전극(150)의 제2 층(152)을 구성할 수 있다. 구체적으로, 제1 게이트 전극(150)의 제2 층(152)은 제2 도전재층(225, 226)과 일체로 이루어질 수 있다. 보다 구체적으로, 제2 소스 연결부(231) 상의 제2 도전재층(225)과 제1 게이트 전극(150)의 제2 층(152)이 일체로 이루어질 수 있다.
도 5에 제1 드레인 전극(162)이 도시되어 있지 않다. 제1 드레인 전극(162)은 도 5의 단면도에 의하여 표시되지 않는 부분에 배치될 수 있다. 본 발명의 또 다른 일 실시예에 따르면, 제1 드레인 연결부(132) 및 제1 도전재층(126)의 적층체가 제1 드레인 전극(162)의 역할을 할 수도 있다.
또한, 도 5를 참조하면, 제1 소스 전극(161)이 제1 액티브층(130)과 구별되는 독립적인 구조로 표시되어 있다. 그러나, 본 발명의 또 다른 일 실시예에 따르면, 제1 소스 연결부(131)와 제1 도전재층(125)가 제1 소스 전극의 역할을 할 수 있다. 제1 소스 연결부(131)과 제1 도전재층(125)의 적층체가 제1 소스 전극의 역할을 하는 경우, 지시부호 "161"로 표시된 구조를 연결 전극 또는 브릿지라고 할 수도 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 액티브층(130)의 제1 소스 연결부(131)는 소스 영역이 되고, 제1 드레인 연결부(132)는 드레인 영역이 될 수 있다. 또한, 제1 소스 연결부(131)와 제1 도전재층(125)의 적층체를 제1 소스 전극이라고 지칭하고, 제1 드레인 연결부(132)와 제1 도전재층(126)의 적층체를 제1 드레인 전극이라고 지칭할 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 박막 트랜지스터의 작동에 따라 소스 전극과 드레인 전극이 서로 바뀔 수도 있다. 본 발명의 또 다른 일 실시예에 따르면, 제1 소스 연결부(131)가 드레인 영역이 되고, 제1 드레인 연결부(132)가 소스 영역이 될 수도 있다. 또한, 제1 소스 연결부(131)와 제1 도전재층(125)의 적층체를 제1 드레인 전극 역할을 하고, 제1 드레인 연결부(132)와 제1 도전재층(126)의 적층체가 제1 소스 전극 역할을 할 수도 있다.
본 발명의 또 다른 일 실시예에 따르면, 제2 액티브층(230)의 제2 소스 연결부(231)는 소스 영역이 되고, 제2 드레인 연결부(232)는 드레인 영역이 될 수 있다. 본 발명의 또 다른 일 실시예에 따르면, 제2 소스 연결부(231)와 제2 도전재층(225)의 적층체가 제2 소스 전극 역할을 하고, 제2 드레인 연결부(232)와 제2 도전재층(226)의 적층체가 제2 드레인 전극 역할을 할 수도 있다.
제2 소스 연결부(231) 및 제2 도전재층(225)의 적층체가 제2 소스 전극 역할을 하는 경우, 지시부호 "261"로 표시된 구조를 연결 전극 또는 브릿지라고 할 수 있다. 제2 드레인 연결부(232) 및 제2 도전재층(226)의 적층체가 제2 드레인 전극 역할을 하는 경우, 지시부호 "262"로 표시된 구조를 연결 전극 또는 브릿지라고 할 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제2 소스 연결부(231)가 드레인 영역이 되고, 제2 드레인 연결부(232)가 소스 영역이 될 수도 있다. 또한, 제2 소스 연결부(231)와 제2 도전재층(125)의 적층체가 제2 드레인 전극의 역할을 하고, 제2 드레인 연결부(232)와 제2 도전재층(226)의 적층체가 제2 소스 전극의 역할을 할 수도 있다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(600)의 단면도이다.
본 발명의 또 다른 일 실시예에 따르면, 박막 트랜지스터 기판(600)은 커패시터(CAP)를 포함할 수 있다.
도 6을 참조하면, 박막 트랜지스터 기판(600)은 제1 커패시터 전극(C11) 및 제2 커패시터 전극(C12)를 포함할 수 있다. 제1 커패시터 전극(C11) 및 제2 커패시터 전극(C12)이 서로 중첩하여, 제1 커패시터(Cap1)를 형성할 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 커패시터 전극(C11)은 제1 소스 연결부(131) 및 제1 드레인 연결부(132) 중 어느 하나와 연결될 수 있다. 도 6에, 제1 커패시터 전극(C11)이 제1 소스 연결부(131)와 연결된 구성이 예시되어 있다.
본 발명의 또 다른 일 실시예에 따르면, 제2 커패시터 전극(C12)은 제2 소스 연결부(231) 및 제2 드레인 연결부(232) 중 어느 하나와 연결될 수 있다. 도 6에 직접적으로 도시되지 않았지만, 제2 커패시터 전극(C12)은 제2 소스 연결부(231)와 연결될 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 커패시터 전극(C11)은 제1 층 및 제1 층 상의 제2 층을 포함할 수 있다. 제1 커패시터 전극(C11)은 제1 소스 연결부(131) 및 제1 드레인 연결부(132) 중 어느 하나와 일체로 이루어진 제1 층 및 제1 도전재층(125, 126)과 일체로 이루어진 제2 층을 포함할 수 있다.
도 6에 제1 커패시터 전극(C11)이 제1 소스 연결부(131)와 일체로 이루어진 제1 층 및 제1 소스 연결부(131) 상의 제1 도전재층(125)과 일체로 이루어진 제2 층을 포함하는 구성이 예시되어 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 액티브층(130)과 제1 도전재층(125, 126)에 의하여 제1 커패시터 전극(C11)이 형성될 수 있기 때문에, 제1 커패시터 전극(C11) 형성을 위한 별도의 공정이 필요하지 않고, 제1 커패시터 전극(C11)과 제1 액티브층(130)을 연결하기 위한 별도의 콘택홀이 필요하지 않다. 그 결과, 공간 효율성이 향상되어 제1 커패시터 전극(C11)의 면적이 확대될 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제2 커패시터 전극(C12)은 제1 층 및 제1 층 상의 제2 층을 포함할 수 있다. 제2 커패시터 전극(C12)은 제2 소스 연결부(231) 및 제2 드레인 연결부(232) 중 어느 하나와 일체로 이루어진 제1 층 및 제2 도전재층(225, 226)과 일체로 이루어진 제2 층을 포함할 수 있다.
도 6에 제2 커패시터 전극(C12)이 제2 소스 연결부(231)와 일체로 이루어진 제1 층 및 제2 소스 연결부(231) 상의 제2 도전재층(225)과 일체로 이루어진 제2 층을 포함하는 구성이 예시되어 있다.
본 발명의 일 실시예에 따르면, 제2 액티브층(230)과 제2 도전재층(225, 226)에 의하여 제2 커패시터 전극(C12)이 형성될 수 있기 때문에, 제2 커패시터 전극(C12) 형성을 위한 별도의 공정이 필요하지 않고, 제2 커패시터 전극(C12)과 제2 액티브층(230)을 연결하기 위한 별도의 콘택홀이 필요하지 않다. 그 결과, 공간 효율성이 향상되어 제2 커패시터 전극(C12)의 면적이 확대될 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 커패시터 전극(C11)의 면적과 제2 커패시터 전극(C12)의 면적이 확대될 수 있기 때문에, 제1 커패시터 전극(C11) 및 제2 커패시터 전극(C12)이 서로 중첩하여 형성되는 제1 커패시터(Cap1)의 면적이 확대될 수 있다.
도 6을 참조하면, 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(600)은 제2 게이트 전극(250)과 동일층에 배치된 제3 커패시터 전극(C13)을 더 포함할 수 있다. 제3 커패시터 전극(C13)은 제2 게이트 전극(250)과 동일한 재료에 의해 동일한 공정으로 만들어질 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제2 커패시터 전극(C12)과 제3 커패시터 전극(C13)이 서로 중첩하여 제2 커패시터(Cap2)를 형성할 수 있다.
도 6을 참조하면, 제1 소스 전극(161)과 제3 커패시터 전극(C13)이 서로 연결될 수 있다. 제1 소스 전극(161)과 제3 커패시터 전극(C13)은 일체로 형성될 수도 있다.
제1 소스 전극(161)과 제3 커패시터 전극(C13)이 서로 연결됨에 따라, 제1 커패시터 전극(C11)과 제3 커패시터 전극(C13)이 서로 연결될 수 있고, 제1 커패시터 전극(C11)과 제3 커패시터 전극(C13)에 동일한 전압이 인가될 수 있다.
도 6을 참조하면, 제2 커패시터 전극(C12)이 제1 소스 전극(161)과 제3 커패시터 전극(C13)의 사이에 배치된다. 그 결과, 제2 커패시터 전극(C12)를 사이에 두고, 2개의 커패시터(Cap1, Cap2)가 형성된 것과 같은 효과가 생길 수 있다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(700)의 단면도이다.
도 7을 참조하면, 제1 소스 전극(161)이 제3 커패시터 전극(C13)과 독립적으로 형성될 수 있다. 제3 커패시터 전극(C13)은 콘택홀을 통하여 제1 커패시터 전극(C11)과 직접 연결될 수 있다.
제1 소스 전극(161)은 박막 트랜지스터 기판(700)의 다른 구성 요소와 연결될 수 있다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터 기판(800)의 단면도이다.
도 8을 참조하면, 제1 게이트 전극(150)과 제2 커패시터 전극(C12)이 일체로 형성될 수 있다. 또한, 제1 게이트 전극(150)과 제2 커패시터 전극(C12)은 제1 연결부(231)와 제2 도전재층(225)으로 이루어진 적층체와 일체로 형성될 수 있다.
제2 커패시터 전극(C12), 제1 게이트 전극(150) 및 제1 연결부(231)와 제2 도전재층(225)으로 이루어진 적층체가 일체로 형성됨에 따라, 공간 효율성이 향상되어 제2 커패시터 전극(C12)의 면적이 확대될 수 있다.
이하, 상기 설명된 박막 트랜지스터 기판(100, 200, 300, 400, 500, 600, 700, 800)이 적용된 표시장치를 상세히 설명한다.
도 9은 본 발명의 또 다른 일 실시예에 따른 표시장치(900)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(900)는, 도 9에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.
표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 베이스 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 베이스 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 10은 도 9의 어느 한 화소(P)에 대한 회로도이고, 도 11는 도 10의 화소(P)에 대한 평면도이고, 도 12은 도 11의 I-I'를 따라 자른 단면도이다.
도 10의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(900)의 화소(P)에 대한 등가 회로도이다.
화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
도 10의 화소 구동부(PDC)는 구동 트랜지스터인 제1 박막 트랜지스터(TR1) 및 스위칭 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제1 박막 트랜지스터(TR1)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제2 박막 트랜지스터(TR2)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제1 박막 트랜지스터(TR1)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 스토리지 커패시터(C1)에 충전된다.
데이터 전압(Vdata)에 따라 제1 박막 트랜지스터(TR1)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 11 및 도 12을 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 베이스 기판(110) 상에 배치된다.
베이스 기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 베이스 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
베이스 기판(110) 상에 데이터 라인(DL), 구동 전원 라인(PL) 및 제1 광차단층(111)이 배치된다.
제1 광차단층(111)은 광차단 특성을 가질 수 있다. 제1 광차단층(111)은 외부로부터 입사되는 광을 차단하여 액티브층(A1, A2)을 보호할 수 있다.
데이터 라인(DL), 구동 전원 라인(PL) 및 제1 광차단층(111) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(A1, A2)을 보호한다.
버퍼층(120) 상에 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1)이 배치된다. 제1 액티브층(A1)은, 예를 들어, 산화물 반도체 물질을 포함할 수 있다. 제1 액티브층(A1)은 산화물 반도체 물질로 이루어진 산화물 반도체층으로 이루어질 수 있다.
제1 박막 트랜지스터(TR1)의 제1 액티브층(A1)은 제1 채널부, 제1 소스 연결부 및 제1 드레인 연결부를 포함할 수 있다. 제1 액티브층(A1)의 제1 채널부는 제1 게이트 전극(G1)과 중첩한다.
제1 액티브층(A1) 상에 제1 도전재층(125, 126)이 배치된다. 제1 도전재층(125, 126)은 제1 액티브층(A1)의 제1 채널부 상에는 배치되지 않는다.
도 11 및 도 12을 참조하면, 제1 액티브층(A1)의 일부 및 제1 도전재층(125, 126)이 스토리지 커패시터(C1)의 제1 커패시터 전극(C11)을 형성할 수 있다. 예를 들어, 제1 소스 전극(S1) 역할을 하는 제1 소스 연결부와 제1 도전재층(125)으로 이루어진 적층체가 제1 커패시터 전극(C11) 역할을 할 수 있다.
제1 액티브층(A1) 및 제1 도전재층(125, 126)상에 제1 게이트 절연막(141)이 배치된다. 제1 게이트 절연막(141)은 제1 액티브층(A1)의 상면 전체를 커버할 수 있다.
제1 게이트 절연막(141) 상에 제2 박막 트랜지스터(TR2)의 제2 액티브층(A2)이 배치된다. 제2 액티브층(A2)은, 예를 들어, 산화물 반도체 물질을 포함할 수 있다. 제2 액티브층(A2)은 산화물 반도체 물질로 이루어진 산화물 반도체층으로 이루어질 수 있다.
제2 박막 트랜지스터(TR2)의 제2 액티브층(A2)은 제2 채널부, 제2 소스 연결부 및 제2 드레인 연결부를 포함할 수 있다. 제2 액티브층(A2)의 제2 채널부는 제2 게이트 전극(G2)과 중첩한다.
제2 액티브층(A2) 상에 제2 도전재층(225, 226)이 배치된다. 제2 도전재층(225, 226)은 제2 액티브층(A2)의 제2 채널부 상에는 배치되지 않는다.
도 11 및 도 12을 참조하면, 제2 액티브층(A2)의 일부 및 제2 도전재층(225, 226)이 스토리지 커패시터(C1)의 제2 커패시터 전극(C12)을 형성할 수 있다. 예를 들어, 제2 드레인 전극(D2) 역할을 하는 제2 드레인 연결부와 제2 도전재층(226)으로 이루어진 적층체가 제2 커패시터 전극(C12) 역할을 할 수 있다. 제1 커패시터 전극(C11) 및 제2 커패시터 전극(C12)에 의하여 제1 커패시터(Cap1)가 형성된다.
또한, 제1 게이트 절연막(141) 상에 제1 게이트 전극(G1)이 배치된다. 제1 게이트 전극(G1)은 제2 액티브층과 제2 도전재층(225, 226)의 적층체로 이루어질 수 있다. 제1 게이트 전극(G1)은 제2 커패시터 전극(C12)과 일체로 이루어질 수 있다. 제1 게이트 전극(G1)은, 제2 박막 트랜지스터에서 제2 드레인 전극(D2) 역할을 하는 제2 드레인 연결부와 제2 도전재층(226)으로 이루어진 적층체와 일체로 이루어진다.
제1 게이트 전극(G1), 제2 액티브층(A2) 및 제2 도전재층(225, 226)상에 제2 게이트 절연막(142)이 배치된다. 제2 게이트 절연막(142)은 제2 액티브층(A2)의 상면 전체를 커버할 수 있다.
제2 게이트 절연막(142) 상에 게이트 라인(GL)이 배치된다. 게이트 라인(GL)의 일부가 제2 박막 트랜지스터(TR2)의 제2 게이트 전극(G2)이 될 수 있다.
또한, 제2 게이트 절연막(142) 상에 제1 브리지(BR1), 제2 브리지(BR2), 제3 브리지(BR3) 및 제3 커패시터 전극(C13)이 배치된다. 제2 게이트 전극(G2), 제1 브리지(BR1), 제2 브리지(BR2), 제3 브리지(BR3) 및 제3 커패시터 전극(C13)은 동일한 재료에 의하여 동일 공정으로 만들어질 수 있다.
제1 브리지(BR1)는 제1 콘택홀(H1)을 통하여 구동 전원 라인(PL)과 연결되고, 제2 콘택홀(H2)을 통하여 제1 액티브층(A1)에 형성된 제1 드레인 전극(D1)과 접촉한다. 본 발명의 또 다른 일 실시예에 따르면, 제1 브리지(BR1)를 제1 드레인 전극(D1)이라고 할 수도 있다.
제2 브리지(BR2)는 제3 커패시터 전극(C13)과 일체로 형성될 수 있다.
제2 브리지(BR1)는 제3 콘택홀(H3)를 통하여 제1 액티브층(A1)에 형성된 제1 소스 전극(S1)과 접촉한다. 제2 브리지(BR2)를 제1 소스 전극(S1)이라고 할 수도 있다.
제3 커패시터 전극(C13)은 제2 브리지(BR2)를 통하여 제1 박막 트랜지스터(TR1)과 연결된다. 제2 커패시터 전극(C13) 및 제2 커패시터 전극(C12)에 의하여 제2 커패시터(Cap2)가 형성된다. 제1 커패시터(Cap1) 및 제2 커패시터(Cap2)에 의하여 스토리지 커패시터(C1)가 형성된다.
제2 브리지(BR1)는 또한, 제4 콘택홀(H4)을 통하여 제1 광차단층(111)과 연결될 수 있다.
제3 브리지(BR3)는 제5 콘택홀(H5)를 통하여 제2 액티브층(A2)에 형성된 제2 소스 전극(S2)과 접촉한다. 제3 브리지(BR3)를 제2 소스 전극(S1)이라고 할 수도 있다. 또한, 제3 브리지(BR3)는 제6 콘택홀(H6)를 통하여 데이터 라인(DL)과 연결된다.
제2 게이트 전극(G2), 제1 브리지(BR1), 제2 브리지(BR2), 제3 브리지(BR3) 및 제3 커패시터 전극(C13) 상에 평탄화층(175)이 배치된다. 평탄화층(175)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(175) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 평탄화층(175)에 형성된 제7 콘택홀(H7)을 통하여, 제2 브리지(BR2)와 일체로 형성된 제3 커패시터 전극(C13)과 접촉한다. 그 결과, 제1 전극(711)이 제1 박막 트랜지스터(TR1)의 제1 소스 전극(S1)과 연결될 수 있다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 12에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
도 13은 본 발명의 또 다른 일 실시예에 따른 표시장치(1000)의 어느 한 화소(P)에 대한 회로도이다.
도 13은 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 13에 도시된 표시장치(1000)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제2 박막 트랜지스터(TR2)(스위칭 트랜지스터), 제2 박막 트랜지스터(TR2)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제1 박막 트랜지스터(TR1)(구동 트랜지스터), 제1 박막 트랜지스터(TR1)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(C1)(Cst)가 위치한다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 제1 박막 트랜지스터(TR1)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 연결된 제2 노드(n2)는 제2 박막 트랜지스터(TR2)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 스토리지 커패시터(C1)가 형성된다.
제2 박막 트랜지스터(TR2)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제1 박막 트랜지스터(TR1)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제1 박막 트랜지스터(TR1)의 게이트 전극과 소스 전극 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제1 박막 트랜지스터(TR1)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제1 박막 트랜지스터(TR1)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
도 14는 본 발명의 또 다른 일 실시예에 따른 표시장치(1100)의 어느 한 화소에 대한 회로도이다.
도 14에 도시된 표시장치(1100)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 14의 화소(P)는 도 13의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 14의 화소 구동부(PDC)는 도 13의 화소 구동부(PDC)와 비교하여, 제1 박막 트랜지스터(TR1)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
제1 박막 트랜지스터(TR1)의 게이트 전극과 표시 소자(710) 사이에 스토리지 커패시터(C1)가 위치한다.
제2 박막 트랜지스터(TR2)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제1 박막 트랜지스터(TR1)의 게이트 전극으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제1 박막 트랜지스터(TR1)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제1 박막 트랜지스터(TR1)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제1 박막 트랜지스터(TR1)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
도 15는 도 14의 화소(P)에 대한 평면도이고, 도 16는 도 15의 II-II'를 따라 자른 단면도이다.
도 15 및 도 16을 참조하면, 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 제3 박막 트랜지스터(TR3) 및 제4 박막 트랜지스터(TR4)는 베이스 기판(110) 상에 배치된다.
구체적으로, 베이스 기판(110) 상에 데이터 라인(DL), 구동 전원 라인(PL) 및 제1 광차단층(111)이 배치된다.
데이터 라인(DL), 구동 전원 라인(PL) 및 제1 광차단층(111) 상에 버퍼층(120)이 배치된다.
버퍼층(120) 상에 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1), 제3 박막 트랜지스터(TR3)의 제3 액티브층 및 제4 박막 트랜지스터(TR4)의 제4 액티브층(A1)이 배치된다. 제1 액티브층(A1), 제3 액티브층 및 제4 액티브층(A1)은 일체로 이루어질 수 있다.
제1 액티브층(A1), 제3 액티브층 및 제4 액티브층(A1) 상에 제1 도전재층(125, 126)이 배치된다. 제1 도전재층(125, 126)은 제1 액티브층(A1)의 제1 채널부, 제3 액티브층의 제3 채널부 및 제4 액티브층(A4)의 제4 채널부 상에는 배치되지 않는다.
도 15 및 도 16을 참조하면, 제1 액티브층(A1)의 일부 및 제1 도전재층(125, 126)이 스토리지 커패시터(C1)의 제1 커패시터 전극(C11)을 형성할 수 있다. 예를 들어, 제1 소스 전극(S1) 역할을 하는 제1 소스 연결부와 제1 도전재층(125)으로 이루어진 적층체가 제1 커패시터 전극(C11) 역할을 할 수 있다.
제1 액티브층(A1), 제3 액티브층, 제4 액티브층(A1) 및 제1 도전재층(125, 126)상에 제1 게이트 절연막(141)이 배치된다.
제1 게이트 절연막(141) 상에 제2 박막 트랜지스터(TR2)의 제2 액티브층(A2)이 배치된다.
제2 액티브층(A2) 상에 제2 도전재층(225, 226)이 배치된다. 제2 도전재층(225, 226)은 제2 액티브층(A2)의 제2 채널부 상에는 배치되지 않는다.
도 15 및 도 16을 참조하면, 제2 액티브층(A2)의 일부 및 제2 도전재층(225, 226)이 스토리지 커패시터(C1)의 제2 커패시터 전극(C12)을 형성할 수 있다. 예를 들어, 제2 드레인 전극(D2) 역할을 하는 제2 드레인 연결부와 제2 도전재층(226)으로 이루어진 적층체가 제2 커패시터 전극(C12) 역할을 할 수 있다. 제1 커패시터 전극(C11) 및 제2 커패시터 전극(C12)에 의하여 제1 커패시터(Cap1)가 형성된다.
또한, 제1 게이트 절연막(141) 상에 제1 게이트 전극(G1), 제3 게이트 전극 및 제4 게이트 전극(G4)이 배치된다. 제1 게이트 전극(G1), 제3 게이트 전극 및 제4 게이트 전극(G4)은 제2 액티브층과 제2 도전재층(225, 226)의 적층체로 이루어질 수 있다.
제1 게이트 전극(G1)은 제2 커패시터 전극(C12)과 일체로 이루어질 수 있다. 제1 게이트 전극(G1)은, 제2 박막 트랜지스터에서 제2 드레인 전극(D2) 역할을 하는 제2 드레인 연결부와 제2 도전재층(226)으로 이루어진 적층체와 일체로 이루어질 수 있다.
제1 게이트 전극(G1), 제3 게이트 전극, 제4 게이트 전극(G4), 제2 액티브층(A2) 및 제2 도전재층(225, 226)상에 제2 게이트 절연막(142)이 배치된다. 제2 게이트 절연막(142)은 제2 액티브층(A2)의 상면 전체를 커버할 수 있다.
제2 게이트 절연막(142) 상에 제2 박막 트랜지스터(TR2)의 제2 게이트 전극(G2)이 배치된다. 또한, 제2 게이트 절연막(142) 상에 제1 브리지(BR1), 제2 브리지(BR2) 및 제3 브리지(BR3)가 배치된다. 제2 게이트 전극(G2), 제1 브리지(BR1), 제2 브리지(BR2) 및 제3 브리지(BR3)는 동일한 재료에 의하여 동일 공정으로 만들어질 수 있다.
제1 브리지(BR1)는 콘택홀을 통하여 구동 전원 라인(PL)과 연결된다.
제2 브리지(BR1)는 콘택홀를 통하여 제1 액티브층(A1)에 형성된 제1 소스 전극(S1)과 연결된다. 제2 브리지(BR2)를 제1 소스 전극(S1)이라고 할 수도 있다.
제2 브리지(BR1)는 또한, 콘택홀을 통하여 제1 광차단층(111)과 연결된다.
제3 브리지(BR3)는 콘택홀을 통하여 제2 액티브층(A2)에 형성된 제2 소스 전극(S2)과 연결된다. 제3 브리지(BR3)를 제2 소스 전극(S1)이라고 할 수도 있다. 또한, 제3 브리지(BR3)는 콘택홀을 통하여 데이터 라인(DL)과 연결된다.
제2 게이트 전극(G2), 제1 브리지(BR1), 제2 브리지(BR2) 및 제3 브리지(BR3) 상에 층간 절연막(160)이 배치된다.
층간 절연막(160) 상에 신호라인들 및 제3 커패시터 전극(C13)이 형성된다.
구체적으로, 층간 절연막(160) 상에 구동 전원 연결 라인(PLC), 게이트 라인(GL), 발광 제어 라인(EL), 센싱 제어 라인(SCL), 레퍼런스 라인(RL) 및 제3 커패시터 전극(C13)이 배치된다.
구동 전원 연결 라인(PLC)은 콘택홀을 통하여 제1 브리지(BR1)와 연결되고, 다른 콘택홀(H2)을 통하여 제4 액티브층(A4)에 형성된 제4 드레인 전극(D4)과 연결된다.
게이트 라인(GL)은 콘택홀을 통하여 제2 게이트 전극(G2)과 연결된다.
발광 제어 라인(EL)은 콘택홀을 통하여 제4 게이트 전극(G4)과 연결된다.
센싱 제어 라인(SCL)은 콘택홀을 통하여 제3 박막 트랜지스터(TR3)의 게이트 전극과 연결된다.
레퍼런스 라인(RL)은 콘택홀을 통하여 제3 박막 트랜지스터(TR3)의 액티브층과 연결된다.
제3 커패시터 전극(C13)은 제2 브리지(BR2)와 연결된다. 제3 커패시터 전극(C13)은 제2 브리지(BR2)를 통하여 제1 박막 트랜지스터(TR1)과 연결될 수 있다.
제2 커패시터 전극(C13) 및 제2 커패시터 전극(C12)에 의하여 제2 커패시터(Cap2)가 형성된다. 제1 커패시터(Cap1) 및 제2 커패시터(Cap2)에 의하여 스토리지 커패시터(C1)가 형성된다.
구동 전원 연결 라인(PLC), 게이트 라인(GL), 발광 제어 라인(EL), 센싱 제어 라인(SCL), 레퍼런스 라인(RL) 및 제3 커패시터 전극(C13) 상에 평탄화층(175)이 배치된다.
평탄화층(175) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 평탄화층(175)에 형성된 콘택홀을 통하여, 제2 브리지(BR2)와 연결된 제3 커패시터 전극(C13)과 접촉한다. 그 결과, 제1 전극(711)이 제1 박막 트랜지스터(TR1)의 제1 소스 전극(S1)과 연결될 수 있다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 16에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300, 400, 500, 600, 700, 800: 박막 트랜지스터
900, 1000, 1100: 표시장치
110: 베이스 기판 120: 버퍼층
111: 제1 광차단층 211: 제2 광 차단층
125, 126: 제1 도전재층 225, 226: 제2 도전재층
130: 제1 액티브층 230: 제2 액티브층
130n: 제1 채널부 230n: 제2 채널부
131: 제1 소스 연결부 231: 제2 소스 연결부
132: 제1 드레인 연결부 232: 제2 드레인 연결부
710: 표시 소자 711: 제1 전극
712: 유기 발광층 713: 제2 전극

Claims (24)

  1. 베이스 기판상의 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터는,
    상기 베이스 기판 상의 제1 액티브층;
    상기 제1 액티브층 상의 제1 도전재층; 및
    상기 제1 액티브층과 이격되어, 상기 제1 액티브층과 적어도 일부 중첩하는 제1 게이트 전극;을 포함하고,
    상기 제2 박막 트랜지스터는,
    상기 베이스 기판 상의 제2 액티브층;
    상기 제2 액티브층 상의 제2 도전재층; 및
    상기 제2 액티브층과 이격되어, 상기 제2 액티브층과 적어도 일부 중첩하는 제2 게이트 전극;을 포함하고,
    상기 제1 액티브층은 상기 베이스 기판과 상기 제2 액티브층 사이에 배치되고,
    상기 제2 액티브층은 상기 제1 액티브층과 상기 제2 게이트 전극 사이에 배치되고,
    상기 제1 게이트 전극은 상기 제2 액티브층과 동일층에 배치된, 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 제1 게이트 전극은 제1 층 및 제1 층 상의 제2 층을 포함하고,
    상기 제1 게이트 전극의 상기 제1 층은 상기 제2 액티브층과 동일층에 배치되고, 상기 제2 액티브층과 동일한 반도체 물질을 포함하고,
    상기 제1 게이트 전극의 상기 제2 층은 상기 제2 도전재층과 동일층에 배치되고, 제2 도전재층과 동일한 도전성 물질을 포함하는, 박막 트랜지스터 기판.
  3. 제2항에 있어서,
    상기 제1 게이트 전극의 상기 제1 층은 상기 제2 액티브층과 일체로 이루어진, 박막 트랜지스터 기판.
  4. 제2항에 있어서,
    상기 제1 게이트 전극의 상기 제2 층은 상기 제2 도전재층과 일체로 이루어진, 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 제1 도전재층 및 상기 제2 도전재층은 각각, 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 구리(Cu), 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd), 칼슘(Ca), 바륨(Ba) 및 투명 도전성 산화물(transparent conductive oxide; TCO) 중에서 선택된 적어도 하나를 포함하는, 박막 트랜지스터 기판.
  6. 제1항에 있어서, 상기 제1 액티브층은,
    제1 채널부;
    상기 제1 채널부의 일측과 연결된 제1 소스 연결부; 및
    상기 제1 채널부의 타측과 연결된 제1 드레인 연결부;를 포함하고,
    상기 제1 소스 연결부 및 상기 제1 드레인 연결부 상에는 상기 제1 도전재층이 배치되고, 상기 제1 채널부 상에는 상기 제1 도전재층이 배치되지 않은, 박막 트랜지스터 기판.
  7. 제6항에 있어서,
    상기 제1 소스 연결부 및 상기 제1 드레인 연결부는 각각 상기 베이스 기판과 상기 제1 도전재층 사이에 배치된, 박막 트랜지스터 기판.
  8. 제6항에 있어서,
    상기 제1 소스 연결부 및 상기 제1 드레인 연결부는 각각 상기 제1 도전재층과 접촉하는, 박막 트랜지스터 기판.
  9. 제6항에 있어서, 상기 제2 액티브층은,
    제2 채널부;
    상기 제2 채널부의 일측과 연결된 제2 소스 연결부; 및
    상기 제2 채널부의 타측과 연결된 제2 드레인 연결부;를 포함하고,
    상기 제2 소스 연결부 및 상기 제2 드레인 연결부 상에는 상기 제2 도전재층이 배치되고, 상기 제2 채널부 상에는 상기 제2 도전재층이 배치되지 않은, 박막 트랜지스터 기판.
  10. 제9항에 있어서,
    상기 제2 소스 연결부 및 상기 제2 드레인 연결부는 각각 상기 제1 액티브층과 상기 제2 도전재층 사이에 배치된, 박막 트랜지스터 기판.
  11. 제9항에 있어서,
    상기 제2 소스 연결부 및 상기 제2 드레인 연결부는 각각 상기 제2 도전재층과 접촉하는, 박막 트랜지스터 기판.
  12. 제9항에 있어서,
    상기 제2 소스 연결부 및 상기 제2 드레인 연결부 중 어느 하나의 일부가 상기 제1 게이트 전극의 상기 제1 층을 구성하는, 박막 트랜지스터 기판.
  13. 제9항에 있어서,
    상기 제1 소스 연결부 및 상기 제1 드레인 연결부 중 어느 하나와 연결된 제1 커패시터 전극; 및
    상기 제2 소스 연결부 및 상기 제2 드레인 연결부 중 어느 하나와 연결된 제2 커패시터 전극;을 포함하며,
    상기 제1 커패시터 전극과 상기 제2 커패시터 전극은 서로 이격 및 중첩되어, 제1 커패시터를 형성하는, 박막 트랜지스터 기판.
  14. 제13항에 있어서,
    상기 제1 커패시터 전극은, 상기 제1 소스 연결부 및 제1 드레인 연결부 중 어느 하나와 일체로 이루어진 제1 층; 및 상기 제1 도전재층과 일체로 이루어진 제2 층;을 포함하고,
    상기 제2 커패시터 전극은, 상기 제2 소스 연결부 및 제2 드레인 연결부 중 어느 하나와 일체로 이루어진 제1 층; 및 상기 제2 도전재층과 일체로 이루어진 제2 층;을 포함하는, 박막 트랜지스터 기판.
  15. 제13항에 있어서,
    상기 제2 게이트 전극과 동일층에 배치된 제3 커패시터 전극을 더 포함하며,
    상기 제2 커패시터 전극과 상기 제3 커패시터 전극이 서로 이격 및 중첩되어, 제2 커패시터를 형성하는, 박막 트랜지스터 기판.
  16. 제15항에 있어서,
    상기 제2 커패시터 전극은 상기 제1 커패시터 전극과 상기 제3 커패시터 전극 사이에 배치되며,
    상기 제3 커패시터 전극은 상기 제1 커패시터 전극과 연결된, 박막 트랜지스터 기판.
  17. 제1항에 있어서,
    상기 제2 게이트 전극과 동일층에 배치되며, 상기 제1 게이트 전극과 중첩하는 차폐층을 더 포함하는, 박막 트랜지스터 기판.
  18. 제1항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층은 각각 산화물 반도체 물질을 포함하는, 박막 트랜지스터 기판.
  19. 제18항에 있어서,
    상기 산화물 반도체 물질은, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함하는, 박막 트랜지스터 기판.
  20. 제1항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;
    을 포함하는, 박막 트랜지스터 기판.
  21. 제20항에 있어서,
    상기 제1 액티브층 및 상기 제2 액티브층 중 적어도 하나는, 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함하는, 박막 트랜지스터 기판.
  22. 제1항에 있어서,
    상기 제1 도전재층은 상기 제1 게이트 전극과 중첩하지 않는, 박막 트랜지스터 기판.
  23. 제1항에 있어서,
    상기 제2 도전재층은 상기 제2 게이트 전극과 중첩하지 않는, 박막 트랜지스터 기판.
  24. 제1항 내지 제23중 중 어느 한 항의 박막 트랜지스터 기판을 포함하는, 표시장치.
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