KR102619290B1 - 박막 트랜지스터 및 이를 포함하는 표시장치 - Google Patents

박막 트랜지스터 및 이를 포함하는 표시장치 Download PDF

Info

Publication number
KR102619290B1
KR102619290B1 KR1020180154143A KR20180154143A KR102619290B1 KR 102619290 B1 KR102619290 B1 KR 102619290B1 KR 1020180154143 A KR1020180154143 A KR 1020180154143A KR 20180154143 A KR20180154143 A KR 20180154143A KR 102619290 B1 KR102619290 B1 KR 102619290B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
oxide semiconductor
thin film
film transistor
silicon
Prior art date
Application number
KR1020180154143A
Other languages
English (en)
Other versions
KR20200067361A (ko
Inventor
백주혁
이도형
정찬용
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020180154143A priority Critical patent/KR102619290B1/ko
Priority to US16/502,312 priority patent/US11195956B2/en
Priority to CN201911155307.8A priority patent/CN111312825B/zh
Priority to EP19212527.6A priority patent/EP3664152A1/en
Publication of KR20200067361A publication Critical patent/KR20200067361A/ko
Application granted granted Critical
Publication of KR102619290B1 publication Critical patent/KR102619290B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs

Abstract

본 발명의 일 실시예는, 반도체층 및 상기 반도체층과 이격되어, 상기 반도체층과 적어도 일부 중첩하는 게이트 전극을 포함하며, 상기 반도체층은 제1 산화물 반도체층, 제2 산화물 반도체층 및 상기 제1 산화물 반도체층과 상기 제2 산화물 반도체층 사이의 실리콘 반도체층을 포함하고, 상기 제1 산화물 반도체층은 갈륨(Ga)를 포함하는 박막 트랜지스터를 제공한다. 본 발명의 일 실시예는 또한, 상기 박막 트랜지스터를 포함하는 표시장치를 제공한다.

Description

박막 트랜지스터 및 이를 포함하는 표시장치{THIN FILM TRNASISTORS AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 박막 트랜지스터 및 이를 포함하는 표시장치에 대한 것이다. 보다 구체적으로, 본 발명은 산화물 반도체층들 사이에 배치된 실리콘 반도체층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치에 관한 것이다.
박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 능동 매트릭스 유기 발광소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터는 전자 이동도가 높고 안정성이 뛰어나며, 두께가 얇고 고해상도를 구현할 수 있을 뿐 아니라 전력효율이 높다는 장점을 가지고 있다. 이러한 다결정 실리콘 박막 트랜지스터로, 저온실리콘다결정화(Low Temperature Poly Silicon, LTPS) 박막 트랜지스터, 또는 폴리실리콘 박막 트랜지스터가 있다. 그러나, 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 온도에서 결정화가 이루어져야 하는 단점이 있다. 따라서, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다.
높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터에 비하여 안정성과 전자 이동도가 떨어지는 단점을 가지고 있다.
최근, 고해상도 또는 모바일 표시장치의 화소 밀도가 높아져, 좁은 공간에 많은 화소들이 배치됨에 따라, 화소를 스위칭하거나 구동하는 박막 트랜지스터가 우수한 전기적 특성뿐만 높은 수준의 안정성을 가질 것이 요구되고 있다. 따라서, 박막 트랜지스터의 전기적 특성 및 안정성을 높이는 것이 필요하다.
본 발명의 일 실시예는, 우수한 전기적 안정성을 갖는 박막 트랜지스터를 제공하고자 한다. 본 발명의 일 실시예는 또한, 이러한 박막 트랜지스터를 포함하는 표시장치를 제공하고자 한다.
본 발명의 다른 일 실시예는, 두 개의 산화물 반도체층 사이에 실리콘 반도체층이 배치되어 전기적 안정성이 향상된 박막 트랜지스터 및 이를 포함하는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 반도체층 및 상기 반도체층과 이격되어 상기 반도체층과 적어도 일부 중첩하는 게이트 전극을 포함하며, 상기 반도체층은 제1 산화물 반도체층, 제2 산화물 반도체층 및 상기 제1 산화물 반도체층과 상기 제2 산화물 반도체층 사이의 실리콘 반도체층을 포함하고, 상기 제1 산화물 반도체층은 갈륨(Ga)를 포함하는, 박막 트랜지스터를 제공한다.
상기 제1 산화물 반도체층의 갈륨(Ga)의 농도는 상기 제2 산화물 반도체층의 갈륨(Ga)의 농도보다 높다.
상기 제2 산화물 반도체층은 인듐(In)을 포함한다.
상기 제2 산화물 반도체층은 5nm 내지 50nm의 두께를 갖는다.
상기 실리콘 반도체층은 진성 실리콘 반도체층이다.
상기 실리콘 반도체층은 비정질 실리콘을 포함한다.
상기 실리콘 반도체층은 2nm 내지 20nm의 두께를 갖는다.
상기 실리콘 반도체층은 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성된 것이다.
본 발명의 다른 일 실시예는, 기판, 상기 기판 상의 화소 구동부 및 상기 화소 구동부와 연결된 표시 소자를 포함하며, 상기 화소 구동부는 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터는 반도체층 및 상기 반도체층과 이격되어 상기 반도체층과 적어도 일부 중첩하는 게이트 전극을 포함하며, 상기 반도체층은 제1 산화물 반도체층, 제2 산화물 반도체층 및 상기 제1 산화물 반도체층과 상기 제2 산화물 반도체층 사이의 실리콘 반도체층을 포함하고, 상기 제1 산화물 반도체층은 갈륨(Ga)를 포함하는, 표시 장치를 제공한다.
상기 제1 산화물 반도체층의 갈륨(Ga)의 농도는 상기 제2 산화물 반도체층의 갈륨(Ga)의 농도보다 높다.
상기 제2 산화물 반도체층은 인듐(In)을 포함한다.
상기 제2 산화물 반도체층은 5nm 내지 50nm의 두께를 갖는다.
상기 실리콘 반도체층은 진성 실리콘 반도체층이다.
상기 실리콘 반도체층은 비정질 실리콘을 포함한다.
상기 실리콘 반도체층은 2nm 내지 20nm의 두께를 갖는다.
상기 실리콘 반도체층은 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성된 것이다.
상기 기판과 상기 반도체층 사이에 배치된 광차단층을 더 포함한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 제1 산화물 반도체층, 제2 산화물 반도체층, 및 제1 산화물 반도체층과 제2 산화물 반도체층 사이에 배치된 실리콘 반도체층을 포함하며, 제1 산화물 반도체층은 지지층 역할을 하여 반도체층을 안정적으로 지지하고, 제2 반도체층은 채널층 역할을 하여 반도체층의 전기적 특성을 향상시킨다. 또한, 제1 산화물 반도체층과 제2 산화물 반도체층 사이에 배치된 실리콘 반도체층은 광차단 및 전자 이동 차단 역할을 하여, 광에 의해 박막 트랜지스터에 구동 불안정이 발생되는 것을 방지하며, 문턱 전압의 변동을 억제한다. 그 결과, 본 발명의 일 실시예에 따른 박막 트랜지스터는 우수한 전기적 안정성을 가질 수 있다.
또한, 이러한 박막 트랜지스터를 포함하는 표시장치에 있어서, 표시 소자가 안정적인 표시 특성을 가질 수 있다. 그 결과, 표시장치가 우수한 표시 품질을 가질 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 문턱전압 균일성을 갖는 박막 트랜지스터에 있어서, 산화물 반도체층의 캐리어 농도에 대한 산화물 반도체층의 두께의 관계에 대한 그래프이다.
도 6은 비교예 1에 따른 박막 트랜지스터에 대한 단면도이다.
도 7은 도 6의 박막 트랜지스터에서 발생된 손상을 보여주는 사진이다.
도 8은 비교예 2에 따른 박막 트랜지스터의 단면도이다.
도 9는 비교예 2에 따른 박막 트랜지스터에 광이 조사되지 않은 경우와 광이 조사된 경우에 대한 문턱전압 그래프이다.
도 10은 실리콘의 광투과율 그래프이다.
도 11은 본 발명의 일 실시에에 따른 박막 트랜지스터에 광이 조사되지 않은 경우와 광이 조사된 경우에 대한 문턱전압 그래프이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 13은 도 12의 어느 한 화소에 대한 회로도이다.
도 14는 도 13의 화소에 대한 평면도이다.
도 15는 도 14의 I-I'를 따라 자른 단면도이다.
도 16 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 17은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 반도체층(130) 및 반도체층(130)과 이격되어 반도체층(130)과 적어도 일부 중첩하는 게이트 전극(140)을 포함한다.
도 1을 참조하면, 반도체층(130)은 기판(110) 상에 배치된다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다.
기판(110) 상에 버퍼층(121)이 배치될 수 있다. 버퍼층(121)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 버퍼층(121)은 단일막으로 이루어질 수도 있고, 2개 이상의 막이 적층된 적층 구조를 가질 수도 있다. 버퍼층(121)은 우수한 절연성 및 평탄화 특성을 가지며, 반도체층(130)을 보호할 수 있다. 버퍼층(121)은 생략될 수 있다.
본 발명의 일 실시예에 따르면, 반도체층(130)은 제1 산화물 반도체층(131), 제2 산화물 반도체층(132) 및 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132) 사이의 실리콘 반도체층(133)을 포함한다.
실리콘 반도체층(133)은 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)과 각각 접촉하고, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)은 실리콘 반도체층(133)에 의하여 서로 이격될 수 있다. 도 1을 참조하면, 제1 산화물 반도체층(131)은 실리콘 반도체층(133)의 일면과 접촉하고, 제2 산화물 반도체층(132)은 실리콘 반도체층(133)의 타면과 접촉할 수 있다.
도 1을 참조하면, 기판(110)쪽으로부터 제1 산화물 반도체층(131), 실리콘 반도체층(133) 및 제2 산화물 반도체층(132)이 순차적으로 배치되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)의 위치가 서로 바뀔 수도 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)은 제2 산화물 반도체층(132)을 지지하는 지지층 역할을 하고, 제2 산화물 반도체층(132)은 채널층 역할을 한다. 반도체층(130)의 채널은 주로 제2 산화물 반도체층(132)에 형성된다.
지지층 역할을 하는 제1 산화물 반도체층(131)은 우수한 막 안정성 및 기계적 특성을 갖는다.
막 안정성을 위해 제1 산화물 반도체층(131)은 갈륨(Ga)를 포함한다.
갈륨(Ga)은 산소와 안정적인 결합을 형성하며, 갈륨 산화물은 우수한 막 안정성을 갖는다. 따라서, 산화물 반도체층이 갈륨을 포함하는 경우, 막 안정성이 우수해지고 식각에 대한 내성이 향상될 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)은 IGZO(InGaZnO)계, IGO(InGaO)계, IGTO(InGaSnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO (GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
우수한 막 안정성을 가지기 위해, 제1 산화물 반도체층(131)은, 원자수 기준으로 전체 금속 원소 대비 40 원자%(at %) 이상의 갈륨(Ga)을 포함한다. 제1 산화물 반도체층(131) 내의 전체 금속 원소 중 갈륨(Ga)의 함량이 40 원자% 이상인 경우, 제1 산화물 반도체층(131)은 우수한 막 안정성을 가질 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)의 금속 원소가 모두 갈륨(Ga)일 수도 있다. 이 경우, 제1 산화물 반도체층(131)은 GO(GaO)계 산화물 반도체 물질로 이루어질 수 있으며, 제1 산화물 반도체층(131) 내의 전체 금속 원소 중 갈륨(Ga)의 함량은 100 원자%라고 할 수 있다.
제1 산화물 반도체층(131)의 전기적 특성을 고려할 때, 제1 산화물 반도체층(131)은 전체 금속 원소수 대비 90 원자% 이하의 갈륨(Ga)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)은 10 내지 50nm의 두께를 가질 수 있다. 제1 산화물 반도체층(131)의 두께가 10nm 미만인 경우, 제1 산화물 반도체층(131)의 막 안정성이 저하될 수 있다. 반면, 제1 산화물 반도체층(131)의 두께가 50nm를 초과하는 경우, 반도체층(130)이 전체적으로 두꺼워져 소자의 박형화에 불리할 수 있다.
본 발명의 일 실시예에 따르면, 박막 트랜지스터(100)의 채널은 제2 산화물 반도체층(132)에 형성된다. 따라서, 제2 산화물 반도체층(132)을 채널층이라고 한다. 제2 산화물 반도체층(132)은 산화물 반도체 물질을 포함한다. 예를 들어, 제2 산화물 반도체층(132)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO (InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, ITZO(InSnZnO)계 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 산화물 반도체층(132)이 만들어질 수도 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)의 갈륨(Ga)의 농도는 제2 산화물 반도체층(132)의 갈륨(Ga)의 농도보다 높다. 따라서, 제1 산화물 반도체층(131)은 제2 산화물 반도체층(132)보다 우수한 막 안정성을 가질 수 있다.
한편, 인듐(In)은 산화물 반도체층의 캐리어 농도 및 전류 특성을 향상시킨다. 본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(132)의 인듐(In)의 농도는 제1 산화물 반도체층(131)의 인듐(In)의 농도보다 높다. 따라서, 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)보다 우수한 전기적 특성을 가질 수 있다.
본 발명의 일 실시예에 따르면, 채널층 역할을 하기 위해, 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)보다 높은 캐리어 농도를 갖는다.
그런데, 높은 캐리어 농도를 갖는 제2 산화물 반도체층(132)의 두께가 필요 이상으로 두꺼워지는 경우, 제2 산화물 반도체층(132)의 고농도 캐리어로 인하여 박막 트랜지스터(100)의 문턱 전압의 가변폭이 증가하고, 스위칭 특성이 저하될 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(132)은 50nm 이하의 두께를 가질 수 있다.
반면, 제2 산화물 반도체층(132)의 두께가 과도하게 얇은 경우, 제2 산화물 반도체층(132)의 막 안정성이 저하되고, 균일한 막 형성이 어려워진다. 따라서, 제2 산화물 반도체층(132)은 5nm 이상의 두께를 가질 수 있다.
본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(132)은 5nm 내지 50nm 범위의 두께를 가질 수 있다. 보다 구체적으로, 제2 산화물 반도체층(132)은 10nm 내지 30nm 범위의 두께를 가질 수 있다.
본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)은, 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성될 수 있다. 유기 금속 화학 기상 증착(MOCVD)에 의하여 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)이 형성되는 경우, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)이 균일한 표면을 갖는 얇고 안정적이 막으로 형성될 수 있다. 이와 같이, 유기 금속 화학 기상 증착(MOCVD)에 의하여, 균일하고, 안정적이며, 치밀한 막 구조를 갖는 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)이 형성될 수 있다.
일반적으로, 갈륨(Ga)은 광에 의해 여기되어(excited) 여기 전자를 방출할 수 있다. 또한, 갈륨(Ga)은 홀을 트랩하여, 홀이 전자를 구속하는 것을 방해한다.
제1 산화물 반도체층(131)에 광이 조사되는 경우, 제1 산화물 반도체층(131)에 포함된 갈륨(Ga)이 광을 흡수하여 전자를 방출한다. 만약, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)이 직접 접촉하는 경우, 광흡수에 의해 갈륨(Ga)에서 발생된 전자가 제2 산화물 반도체층(132)으로 이동되어, 제2 산화물 반도체층(132)의 캐리어 농도가 증가한다. 제2 산화물 반도체층(132)의 캐리어(전자) 농도가 증가하면, 문턱전압이 낮아지고, 박막 트랜지스터(100)의 문턱전압이 음(negative)의 방향으로 이동된다(negative shift). 그 결과, 박막 트랜지스터(100)의 구동 특성이 불안정해진다.
박막 트랜지스터(100)의 구동 특성이 불안정해 지는 것을 방지하기 위해, 본 발명의 일 실시예에 따르면, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132) 사이에 실리콘 반도체층(133)이 배치된다
본 발명이 일 실시예에 따르면, 실리콘 반도체층(133)은 진성(intrinsic) 실리콘 반도체층이다. 진성 실리콘 반도체(intrinsic semiconductor)는 불순물이 첨가되지 않은 순수한 반도체를 의미한다.
구체적으로, 본 발명의 일 실시예에 따른 실리콘 반도체층(133)은 진성 실리콘 반도체로 이루어질 수 있다. 이러한 실리콘 반도체층(133)은 불순물을 포함하지 않거나 거의 포함하지 않는 실리콘으로 만들어질 수 있다.
또한, 본 발명의 일 실시예에 따르면, 실리콘 반도체층(133)은 비정질 실리콘으로 이루어질 수 있다. 예를 들어, 증착 등의 방법에 의해 실리콘층이 형성된 후 별도의 열처리 등이 이루어지지 않는 경우, 비정질 실리콘으로 이루어진 실리콘 반도체층(133)이 형성될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 실리콘 반도체층(133)이 다결정 실리콘(Poly-Si)으로 이루어질 수도 있다.
실리콘 반도체층(133)은 차광막 및 전자 차단층의 역할을 할 수 있다. 실리콘은 낮은 광투과율을 갖기 때문에 광을 차단할 수 있다. 그에 따라, 제1 산화물 반도체층(131) 또는 제2 산화물 반도체층(132)으로 투과되는 광을 차단할 수 있다.
예를 들어, 제2 산화물 반도체층(132)이 위치하는 도면의 상부로부터 광이 입사되는 경우, 실리콘 반도체층(133)이 광을 차단하여, 제1 산화물 반도체층(131)에 광이 조사되는 것을 방지 또는 억제한다.
또한, 진성 반도체로 이루어진 실리콘 반도체층(133)을 통하여 극소량의 전류가 흐르거나 전류가 거의 흐르지 않기 때문에, 실리콘 반도체층(133)은 전류 흐름을 차단 또는 감소시킬 수 있다.
예를 들어, 기판(110)이 위치하는 도면의 하부 방향으로부터 광이 입사되는 경우, 제1 산화물 반도체층(131)에 광이 도달되어, 제1 산화물 반도체층(131)에 전자가 발생될 수 있다. 그러나, 실리콘 반도체층(133)이 전자 차단층 역할을 하여, 제1 산화물 반도체층(131)에서 발생된 전자가 제2 산화물 반도체층(132)으로 이동하는 것을 방지 또는 억제한다. 그 결과, 제2 산화물 반도체층(132)의 캐리어 농도가 증가하는 것이 방지되어, 제2 산화물 반도체층(132)은 전기적 특성이 일정하게 유지될 수 있다.
실리콘 반도체층(133)은 광을 차단하고, 전자의 흐름을 차단하는 특성을 가지지만, 본질적으로 반도체의 특성을 유지하고 있다. 그 결과, 제1 산화물 반도체층(131), 실리콘 반도체층(133) 및 제2 산화물 반도체층(132)로 이루어진 적층체는, 전체적으로 반도체의 특성을 갖는 반도체층(130)으로서의 역할을 할 수 있다.
본 발명의 일 실시예에 따르면, 실리콘 반도체층(133)은 2nm 내지 20nm의 두께를 갖는다. 실리콘 반도체층(133)의 두께가 2nm 미만인 경우, 실리콘 반도체층(133)의 막 안정성 및 광차단 특성이 저하될 수 있다. 실리콘 반도체층(133)의 두께가 20nm를 초과하는 경우, 실리콘 반도체층(133)의 저전류 특성으로 인하여, 반도체층(130)의 전기적 특성이 저하될 수 있다.
본 발명이 일 실시예에 따르면, 실리콘 반도체층(133)은 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성될 수 있다. 유기 금속 화학 기상 증착(MOCVD)에 의해, 균일한 표면을 가지며, 얇고 안정적인 막 특성을 갖는 실리콘 반도체층(133)이 형성될 수 있다.
또한, 제1 산화물 반도체층(131), 제2 산화물 반도체층(132) 및 실리콘 반도체층(133)이 모두 유기 금속 화학 기상 증착(MOCVD)에 의해 형성되는 경우, 진공 해제(vacuum braking)없이, 연속 공정으로 제1 산화물 반도체층(131), 실리콘 반도체층(133) 및 제2 산화물 반도체층(132)이 순차적으로 형성될 수 있다. 그 결과, 공정 비용이 감소되며, 공정의 안정성이 향상될 수 있다.
반도체층(130) 상에 게이트 절연막(122)이 배치된다. 게이트 절연막(122)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(122)은 산화 알루미늄(Al2O3)을 포함할 수도 있다. 게이트 절연막(122)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
도 1을 참조하면, 게이트 전극(140)은 게이트 절연막(122) 상에 배치된다. 게이트 전극(140)은 반도체층(130)과 절연되어, 반도체층(130)과 적어도 일부 중첩한다.
게이트 전극(140)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(140)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 전극(140) 상에 층간 절연막(170)이 배치된다. 층간 절연막(170)은 절연물질로 이루어진다. 구체적으로, 층간 절연막(170)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 소스 전극(150) 및 드레인 전극(160)을 포함한다.
도 1을 참조하면, 소스 전극(150) 및 드레인 전극(160)은 층간 절연막(170) 상에 배치된다. 소스 전극(150)과 드레인 전극(160)은 서로 이격되어 각각 반도체층(130)과 연결된다. 도 1을 참조하면, 층간 절연막(170)에 형성된 콘택홀을 통하여 소스 전극(150)과 드레인 전극(160)이 각각 반도체층(130)과 연결된다. 보다 구체적으로, 소스 전극(150)과 드레인 전극(160)은 각각 반도체층(130)의 제2 산화물 반도체층(132)과 연결된다.
소스 전극(150) 및 드레인 전극(160)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(150) 및 드레인 전극(160)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
도 1에 도시된 반도체층(130), 게이트 전극(140), 소스 전극(150) 및 드레인 전극(160)은 박막 트랜지스터(100)를 구성한다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니다. 반도체층(130) 중 게이트 전극(140)과 중첩하는 채널 영역을 제외한 다른 영역이 도체화되어, 채널 영역을 중심으로 서로 이격된 소스 영역 및 드레인 영역이 형성될 수 있다. 이와 같이 형성된 소스 영역 및 드레인 영역이 각각 전극(150) 및 드레인 전극(160) 역할을 할 수도 있다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다. 이하, 중복을 피하기 위하여, 이미 설명된 구성요소에 대한 설명은 생략된다.
도 2의 박막 트랜지스터(200)는, 도 1의 박막 트랜지스터(100)와 비교하여, 기판(110)과 버퍼층(121) 사이에 배치된 광차단층(180)을 더 포함한다. 광차단층(180)은 반도체층(130)과 중첩한다.
광차단층(180)은 외부로부터 박막 트랜지스터(200)의 반도체층(130)으로 입사되는 광을 차단하여, 외부 입사 광에 의한 반도체층(130)의 손상을 방지한다.
일반적으로 광차단층(180)은 금속과 같은 전기 전도성 물질로 만들어지며, 광차단층(180)과 반도체층(130)을 절연시키기 위해 광차단층(180) 상에 버퍼층(121)이 배치된다. 광차단층(180)은 소스 전극(150) 및 드레인 전극(160) 중 어느 하나와 전기적으로 연결될 수 있다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다.
도 3의 따른 박막 트랜지스터(300)는 기판(110) 상의 게이트 전극(140) 및 게이트 전극(140)과 이격되어 게이트 전극(130)과 적어도 일부 중첩하는 반도체층(130)을 포함한다. 또한, 박막 트랜지스터(300)는 게이트 전극(140)과 반도체층(130) 사이의 게이트 절연막(122), 반도체층(130)과 연결된 소스 전극(150) 및 소스 전극(150)과 이격되어 반도체층(130)과 연결된 드레인 전극(160)을 포함한다.
도 3에 도시된 바와 같이, 게이트 전극(140)이 반도체층(130)의 아래에 배치된 구조를 바텀 게이트(bottom gate) 구조라고도 한다. 여기서, 반도체층(130), 게이트 전극(140), 소스 전극(150) 및 드레인 전극(160)이 박막 트랜지스터(300)를 구성한다.
도 3을 참조하면, 반도체층(130)을 구성하는 제1 산화물 반도체층(131), 실리콘 반도체층(133) 및 제2 산화물 반도체층(132)이 기판(110)쪽으로부터 순차적으로 배치되어 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)의 위치가 서로 바뀔 수도 있다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다.
도 4에 도시된 박막 트랜지스터(400)는 도 3에 도시된 박막 트랜지스터(300)와 비교하여, 반도체층(130) 상에 배치된 에치 스토퍼(185)를 더 포함한다. 에치 스토퍼(185)는 절연 물질로 만들어질 수 있다. 에치 스토퍼(185)는 반도체층(130)의 채널 영역을 보호할 수 있다. 이와 같이, 본 발명의 일 실시예에 따른 반도체층(130)은 에치 스토퍼 구조의 박막 트랜지스터(400)에 적용될 수 있다.
도 5는 문턱전압 균일성을 갖는 박막 트랜지스터에 있어서, 산화물 반도체층의 캐리어 농도에 대한 산화물 반도체층의 두께의 관계에 대한 그래프이다.
산화물 반도체층이 박막 트랜지스터의 채널층 역할을 하기 위해, 산화물 반도체층은 높은 캐리어 농도를 가지도록 설계될 수 있다. 그런데, 산화물 반도체층이 높은 캐리어 농도를 가지는 경우, 산화물 반도체층의 두께가 두꺼워지면 산화물 반도체층에 존재하는 많은 양의 캐리어로 인하여 박막 트랜지스터의 문턱 전압의 가변폭이 증가하고, 스위칭 특성이 저하될 수 있기 때문에, 이를 방지하기 위해, 산화물 반도체층의 두께가 얇아져야 한다.
도 5에, 산화물 반도체층을 포함하는 박막 트랜지스터가 1V 이하 문턱 전압 가변폭을 가져, 우수한 문턱전압 균일성을 가지도록 하는 요건이 개시되어 있다. 구체적으로, 박막 트랜지스터의 문턱 전압 가변폭이 1V 이하일 때, 화물 반도체층의 캐리어 농도에 대한 산화물 반도체층의 두께가 도 5에 도시되어 있다.
도 5를 참조하면, 산화물 반도체층의 캐리어 농도가 증가할수록 산화물 반도체층의 두께가 얇아져야만, 박막 트랜지스터가 1V 이하 문턱 전압 가변폭을 가질 수 있다.
예를 들어, IGZO계 산화물 반도체층(In:Ga:Zn = 1:1:1, 원자수 기준)이 약 1019개/cm3의 캐리어 농도를 가지는 경우, IGZO계 산화물 반도체층의 두께가 15nm 이하인 경우에 박막 트랜지스터가 1V 이하 문턱 전압 가변폭을 가질 수 있다.
이하, 채널층 역할을 하는 제2 산화물 반도체층(132)만으로 반도체층을 형성하는 경우의 문제점에 대하여 설명한다.
도 6은 비교예 1에 따른 박막 트랜지스터에 대한 단면도이다.
도 6에 도시된 비교예 1에 따른 박막 트랜지스터는 채널층 역할을 하는 제2 산화물 반도체층(132)만으로 이루어진 반도체층을 포함한다. 구체적으로, 도 6의 박막 트랜지스터는 도 2의 박막 트랜지스터(200)와 유사한 구조를 가지며, 다만, 반도체층(130)이 제2 산화물 반도체층(132)만을 포함한다. 제2 산화물 반도체층(132)은 스위칭 특성을 위해 약 15nm 정도의 두께를 갖는다.
도 7은 도 6의 박막 트랜지스터에서 발생된 손상(DM)을 보여주는 사진이다.
도 7을 참조하면, 약 15nm 정도의 얇은 두께를 가지며, 버퍼층(121) 상에 단독으로 형성된 제2 산화물 반도체층(132)은 표면에 굴곡을 갖는 등 불안정한 막 형상을 가지며, 제2 산화물 반도체층(132)에 커팅 형태의 손상(DM)이 발생되었음을 확인할 수 있다.
채널층 역할을 하는 제2 산화물 반도체층(132)이 단독으로 반도체층을 구성하는 경우에 발생되는 상기와 같은 문제점을 해결하기 위하여, 제2 산화물 반도체층(132)의 하부에 지지층 역할을 하는 제1 산화물 반도체층(131)을 배치할 수 있다(비교예 2).
도 8은 비교예 2에 따른 박막 트랜지스터의 단면도이다.
도 8을 참조하면, 비교예 2에 따른 박막 트랜지스터는, 제1 산화물 반도체층(131) 및 제1 산화물 반도체층(131) 상에 배치된 제2 산화물 반도체층(132)으로 이루어진 반도체층을 포함한다.
도 8에 있어서, 지지체 역할을 하는 제1 산화물 반도체층(131)은 막 안정성을 위하여 제2 산화물 반도체층(132)보다 고농도의 갈륨(Ga)을 포함한다. 구체적으로, 제1 산화물 반도체층(131)은 인듐(In), 갈륨(Ga) 및 아연(Zn)의 원자수 비가 2:1:1(In:Ga:Zn = 2:1:1, 원자수 기준)인 IGZO계 산화물 반도체층이다.
도 9는 비교예 2에 따른 박막 트랜지스터에 광이 조사되지 않은 경우와 광이 조사된 경우에 대한 문턱전압 그래프이다.
도 9의 문턱전압 그래프는, 게이트 전극과 소스 전극 사이의 전압(VGS)에 대한 소스 전극과 드레인 전극 사이의 전류(IDS)로 표현된다. 도 9에서 "I0"는 광 조사 전 문턱전압 그래프이고, "IST"는 광 조사 후 문턱전압 그래프이다.
갈륨(Ga)은 광에 의해 여기되어(excited) 여기 전자를 방출한다. 또한, 갈륨(Ga)은 홀을 트랩하여, 홀이 전자를 구속하는 것을 방해한다. 제1 산화물 반도체층(131)에 광이 조사되는 경우, 제1 산화물 반도체층(131)에 포함된 갈륨(Ga)이 광을 흡수하여 여기 전자를 방출한다. 비교예 2의 박막 트랜지스터(도 8)에서, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132)이 직접 접촉하기 때문에, 광흡수에 의해 갈륨(Ga)에서 발생된 여기 전자가 제2 산화물 반도체층(132)으로 이동되어, 제2 산화물 반도체층(132)의 캐리어 농도가 증가한다. 제2 산화물 반도체층(132)의 캐리어 농도가 증가하면, 문턱전압이 낮아지고, 박막 트랜지스터의 문턱전압이 음(negative)의 방향으로 이동된다(negative shift). 그 결과, 도 9에 도시된 바와 같이, 광 조사 전 문턱전압 그래프 "I0"와 비교하여, 광 조사 후 문턱전압 그래프 "IST"가 음(negative)의 방향으로 이동(negative shift)되었음을 확인할 수 있다.
제1 산화물 반도체층(131)에 의해 제2 산화물 반도체층(132)의 캐리어 농도가 증가하는 현상 등과 같은 박막 트랜지스터의 구동 불안정성을 방지하기 위하여, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132) 사이에 실리콘 반도체층(133)을 포함한다.
실리콘 반도체층(133)은 차광막 및 전자 차단층 역할을 할 수 있다.
도 10은 실리콘의 광투과율 그래프이다.
도 10을 참조하면, 가시광선 영역에서 실리콘은 20% 이하의 광투과율을 나타낸다. 특히, 제1 산화물 반도체층(131)의 갈륨(Ga)에 작용하여 여기 전자를 생성시키는 파장대인 400nm 내지 50nm 파장의 광에 대하여, 실리콘은 1% 이하의 광투과율을 갖는다.
이와 같이, 실리콘은 낮은 광투과율을 갖기 때문에 광을 차단할 수 있다. 그 결과, 제2 산화물 반도체층(132) 쪽인 도면의 상부로부터 광이 입사되는 경우, 실리콘 반도체층(133)이 제1 산화물 반도체층(131)으로 조사되는 광을 차단하여, 제1 산화물 반도체층(131)에 여기 전자가 발생되는 것을 방지 또는 억제한다.
또한, 진성 반도체로 이루어진 실리콘 반도체층(133)은 극소량의 전류만 흐르게 하기 때문에, 실리콘 반도체층(133)은 전류 흐름을 차단 또는 감소시킬 수 있다. 그 결과, 기판(110)이 위치하는 도면의 하부 방향으로부터 입사된 광에 의하여 제1 산화물 반도체층(131)에 전자가 발생되더라도, 실리콘 반도체층(133)이 전자 차단층 역할을 하여, 제1 산화물 반도체층(131)에서 발생된 전자가 제2 산화물 반도체층(132)으로 이동하는 것을 방지 또는 억제할 수 있다.
따라서, 본원발명의 일 실시예에 따라, 제1 산화물 반도체층(131)과 제2 산화물 반도체층(132) 사이에 실리콘 반도체층(133)이 배치되는 경우, 제2 산화물 반도체층(132)의 캐리어 농도가 증가하는 것이 방지되어, 제2 산화물 반도체층(132)은 전기적 특성이 일정하게 유지될 수 있다.
도 11은 본 발명의 일 실시에에 따른 박막 트랜지스터(100)에 광이 조사되지 않은 경우와 광이 조사된 경우에 대한 문턱전압 그래프이다.
도 11의 문턱전압 그래프는, 게이트 전극과 소스 전극 사이의 전압(VGS)에 대한 소스 전극과 드레인 전극 사이의 전류(IDS)로 표현된다. 도 11에서 "I0"는 광 조사 전 문턱전압 그래프이고, "IST"는 광 조사 후 문턱전압 그래프이다.
도 11을 참조하면, 광 조사 전 문턱전압 그래프 "I0"와 비교하여, 광 조사 후 문턱전압 그래프 "IST"의 이동이 크지 않음을 확인할 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 박막 트랜지스터(100)의 구동 안정성이 확보된다는 것을 알 수 있다.
이하, 도 12 내지 도 15를 참조하여, 본 발명의 또 다른 일 실시예에 따른 표시장치(500)에 대하여 설명한다.
본 발명의 또 다른 일 실시예에 따른 표시장치(500)는, 기판(110), 기판(110) 상의 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 표시 소자(710)를 포함한다. 화소 구동부(PDC)는 박막 트랜지스터를 포함한다. 박막 트랜지스터로, 도 1, 도 2, 도 3 및 도 4에 도시된 박막 트랜지스터들(100, 200, 300, 400)이 각각 사용될 수 있다. 따라서, 중복 설명을 피하기 위하여, 표시장치(500)에 포함된 박막 트랜지스터에 대한 설명은 이하에서 생략된다.
도 12는 본 발명의 또 다른 일 실시예에 따른 표시장치(500)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(500)는, 도 12에 도시된 바와 같이, 기판(110) 상의 화소(P), 게이트 드라이버(220), 데이터 드라이버(230) 및 제어부(240)를 포함한다.
기판(110) 상에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(240)는 게이트 드라이버(220)와 데이터 드라이버(230)를 제어한다.
제어부(240)는 외부 시스템(미도시)으로부터 공급되는 수직/수평 동기신호와 클럭 신호를 이용하여, 게이트 드라이버(220)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(230)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(240)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(230)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(230)는 기판(110) 상의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(230)는 제어부(240)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(220)는 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스(GP)를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시 패널을 통해 하나의 이미지가 출력되는 기간을 말한다. 또한, 게이트 드라이버(220)는 1 프레임 중 게이트 펄스(GP)가 공급되지 않는 나머지 기간 동안에는, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호(Goff)를 게이트 라인(GL)에 공급한다. 이하, 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 총칭하여 스캔신호(SS)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(220)는 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(220)가 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 13은 도 12의 어느 한 화소(P)에 대한 회로도이고, 도 14는 도 13의 화소(P)에 대한 평면도이고, 도 15는 도 14의 I-I'를 따라 자른 단면도이다.
도 13의 회로도는 발광 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(500)의 한 화소(P)에 대한 등가 회로도이다. 도 13의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다. 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터로, 도 1, 도 2, 도 3 및 도 4에 도시된 박막 트랜지스터들(100, 200, 300, 400)이 각각 사용될 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전압 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(220)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 발광 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다. 제1 커패시터(C1)는 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제1 커패시터 전극(C11) 및 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결된 제2 커패시터 전극(C12)을 포함한다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 14 및 도 15를 참조하면, 화소 구동부(PDC)는 기판(110) 상에 배치된다.
기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
화소 구동부(PDC)는, 기판(110) 상의 광차단층(LS1, LS2), 광차단층(LS1, LS2) 상의 버퍼층(121), 버퍼층(121) 상의 반도체층(130)(A1, A2), 반도체층(130) (A1, A2)과 적어도 일부 중첩하는 게이트 전극(G1, G2) 및 반도체층(130)(A1, A2)과 각각 연결된 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함한다.
광차단층(LS1, LS2)은 금속과 같은 도전성 물질로 이루어진다. 광차단층(LS1, LS2)은 광 차단 특성을 가질 수 있다.
본 발명의 일 실시에에 따르면, 광차단층(LS1, LS2)은 외부로부터 입사되는 광을 차단하여 반도체층(130)을 보호한다.
광차단층(LS1, LS2) 상에 버퍼층(121)이 배치된다. 버퍼층(121)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 반도체층(130)을 보호한다.
버퍼층(121) 상에 제1 박막 트랜지스터(TR1)의 반도체층(A1) 및 제2 박막 트랜지스터(TR2)의 반도체층(A2)이 배치된다.
제1 박막 트랜지스터(TR1)의 반도체층(A1) 및 제2 박막 트랜지스터(TR2)의 반도체층(A2) 중 적어도 하나는 버퍼층(121) 상의 제1 산화물 반도체층(131), 제1 산화물 반도체층(131) 상의 실리콘 반도체층(133) 및 실리콘 반도체층(133) 상의 제2 산화물 반도체층(132)을 포함한다.
도 15를 참조하면, 제1 박막 트랜지스터(TR1)의 반도체층(A1) 및 제2 박막 트랜지스터(TR2)의 반도체층(A2)이 모두 순차적으로 배치된 제1 산화물 반도체층(131), 실리콘 반도체층(133) 및 제2 산화물 반도체층(132)을 포함하는 구성이 개시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 박막 트랜지스터(TR1)의 반도체층(A1) 및 제2 박막 트랜지스터(TR2)의 반도체층(A2) 중 어느 하나만이 순차적으로 배치된 제1 산화물 반도체층(131), 실리콘 반도체층(133) 및 제2 산화물 반도체층(132)을 포함할 수도 있다.
반도체층(130) 상에 게이트 절연막(122)이 배치된다. 게이트 절연막(122)은 절연성을 갖는다.
게이트 절연막(122) 상에 게이트 전극(G1, G2)이 배치된다. 게이트 전극(G1, G2)은 게이트 라인(GL)으로부터 연장된 부분일 수도 있고, 게이트 라인(GL)의 일부일 수도 있다.
게이트 전극(G1, G2) 상에 층간 절연막(170)이 배치된다.
층간 절연막(170) 상에 소스 전극(S1, S2) 및 드레인 전극(D1, D2)이 배치된다. 본 발명의 일 실시예에 따르면, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 서로 바뀔 수 있다. 따라서, 소스 전극(S1, S2)은 드레인 전극(D1, D2)이 될 수 있고, 드레인 전극(D1, 2)은 소스 전극(S1, S2)이 될 수도 있다.
본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 드레인 전극(D1)은 서로 이격되어 각각 제1 박막 트랜지스터(TR1)의 반도체층(A1)과 연결된다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인 전극(D2)은 서로 이격되어 각각 제2 박막 트랜지스터(TR2)의 반도체층(A2)과 연결된다.
또한, 층간 절연막(170) 상에 데이터 라인(DL)과 구동 전원 라인(PL)이 배치된다. 본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 데이터 라인(DL)과 연결된다. 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 구동 전원 라인(PL)과 연결된다.
도 15에 도시된 바와 같이, 제1 박막 트랜지스터(TR1)는 반도체층(130) (A1), 게이트 전극(G1), 소스 전극(S1) 및 드레인 전극(D1)을 포함하며, 화소 구동부(PDC)로 인가되는 데이터 전압(Vdata)을 제어하는 스위칭 트랜지스터 역할을 한다.
제2 박막 트랜지스터(TR2)는 반도체층(130)(A2), 게이트 전극(G2), 소스 전극(S2) 및 드레인 전극(D2)을 포함하며, 표시소자(710)로 인가되는 구동 전압(Vdd)을 제어하는 구동 트랜지스터 역할을 한다.
소스 전극(S1, S2), 드레인 전극(D1, D2), 데이터 라인(DL) 및 구동 전원 라인(PL) 상에 평탄화층(190)이 배치된다. 평탄화층(190)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(190) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 평탄화층(190)에 형성된 콘택홀을 통하여, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결된다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 15에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치(600)의 어느 한 화소(P)에 대한 회로도이다. 도 16은 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 16에 도시된 표시장치(600)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전압 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 16을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 발광 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 발광 소자(710)로 공급되어, 발광 소자(710)에서 광이 출력된다.
도 16의 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 제3 박막 트랜지스터(TR2)는 각각 도 1, 도 2, 도 3 및 도 4에 도시된 박막 트랜지스터들(100, 200, 300, 400) 중 어느 하나와 동일한 구조를 가질 수 있다.
도 17은 본 발명의 또 다른 일 실시예에 따른 표시장치(700)에 적용되는 화소(P)에 대한 회로도이다.
도 17에 도시된 표시장치(700)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 17의 화소(P)는 도 16의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 17의 화소 구동부(PDC)는 도 16의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
도 17을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
도 17의 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 제3 박막 트랜지스터(TR3) 및 제4 박막 트랜지스터(TR4)는 각각 도 1, 도 2, 도 3 및 도 4에 도시된 박막 트랜지스터들(100, 200, 300, 400) 중 어느 하나와 동일한 구조를 가질 수 있다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시장치 110: 기판
121: 버퍼층 122: 게이트 절연막
130: 반도체층 131: 제1 산화물 반도체층
132: 제2 산화물 반도체층 133: 실리콘 반도체층
140: 게이트 전극 150: 소스 전극
160: 드레인 전극 170: 층간 절연막
180: 광차단층 190: 평탄화층
710: 표시 소자 711: 제1 전극
712: 유기 발광층 713: 제2 전극
750: 뱅크층
220: 게이트 드라이버 230: 데이터 드라이버
240: 제어부
A1, A2: 반도체층

Claims (17)

  1. 반도체층; 및
    상기 반도체층과 이격되어, 상기 반도체층과 적어도 일부 중첩하는 게이트 전극;을 포함하며,
    상기 반도체층은
    제1 산화물 반도체층,
    제2 산화물 반도체층 및
    상기 제1 산화물 반도체층과 상기 제2 산화물 반도체층 사이의 실리콘 반도체층을 포함하고,
    상기 제1 산화물 반도체층은 갈륨(Ga)를 포함하고,
    상기 실리콘 반도체층은 상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층과 각각 접촉하는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 산화물 반도체층의 갈륨(Ga)의 농도는 상기 제2 산화물 반도체층의 갈륨(Ga)의 농도보다 높은, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 제2 산화물 반도체층은 인듐(In)을 포함하는, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 제2 산화물 반도체층은 5nm 내지 50nm의 두께를 갖는, 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 실리콘 반도체층은 진성 실리콘 반도체층인, 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 실리콘 반도체층은 비정질 실리콘을 포함하는, 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 실리콘 반도체층은 2nm 내지 20nm의 두께를 갖는, 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 실리콘 반도체층은 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성된 것인, 박막 트랜지스터.
  9. 기판;
    상기 기판 상의 화소 구동부; 및
    상기 화소 구동부와 연결된 표시 소자:를 포함하며,
    상기 화소 구동부는 박막 트랜지스터를 포함하며,
    상기 박막 트랜지스터는, 반도체층 및 상기 반도체층과 이격되어 상기 반도체층과 적어도 일부 중첩하는 게이트 전극을 포함하며,
    상기 반도체층은
    제1 산화물 반도체층,
    제2 산화물 반도체층 및
    상기 제1 산화물 반도체층과 상기 제2 산화물 반도체층 사이의 실리콘 반도체층을 포함하고,
    상기 제1 산화물 반도체층은 갈륨(Ga)를 포함하고,
    상기 실리콘 반도체층은 상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층과 각각 접촉하는, 표시 장치.
  10. 제9항에 있어서,
    상기 제1 산화물 반도체층의 갈륨(Ga)의 농도는 상기 제2 산화물 반도체층의 갈륨(Ga)의 농도보다 높은, 표시 장치.
  11. 제9항에 있어서,
    상기 제2 산화물 반도체층은 인듐(In)을 포함하는, 표시 장치.
  12. 제9항에 있어서,
    상기 제2 산화물 반도체층은 5nm 내지 50nm의 두께를 갖는, 표시 장치.
  13. 제9항에 있어서,
    상기 실리콘 반도체층은 진성 실리콘 반도체층인, 표시 장치.
  14. 제9항에 있어서,
    상기 실리콘 반도체층은 비정질 실리콘을 포함하는, 표시 장치.
  15. 제9항에 있어서,
    상기 실리콘 반도체층은 2nm 내지 20nm의 두께를 갖는, 표시 장치.
  16. 제9항에 있어서,
    상기 실리콘 반도체층은 유기 금속 화학 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD)에 의하여 형성된, 표시 장치.
  17. 제9항에 있어서,
    상기 기판과 상기 반도체층 사이에 배치된 광차단층을 더 포함하는, 표시장치.
KR1020180154143A 2018-12-04 2018-12-04 박막 트랜지스터 및 이를 포함하는 표시장치 KR102619290B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180154143A KR102619290B1 (ko) 2018-12-04 2018-12-04 박막 트랜지스터 및 이를 포함하는 표시장치
US16/502,312 US11195956B2 (en) 2018-12-04 2019-07-03 Thin-film transistor, display device including the same, and method of manufacturing the same
CN201911155307.8A CN111312825B (zh) 2018-12-04 2019-11-22 薄膜晶体管及其制造方法、包括薄膜晶体管的显示装置
EP19212527.6A EP3664152A1 (en) 2018-12-04 2019-11-29 Thin-film transistor, display device including the same, and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180154143A KR102619290B1 (ko) 2018-12-04 2018-12-04 박막 트랜지스터 및 이를 포함하는 표시장치

Publications (2)

Publication Number Publication Date
KR20200067361A KR20200067361A (ko) 2020-06-12
KR102619290B1 true KR102619290B1 (ko) 2023-12-28

Family

ID=68732921

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180154143A KR102619290B1 (ko) 2018-12-04 2018-12-04 박막 트랜지스터 및 이를 포함하는 표시장치

Country Status (4)

Country Link
US (1) US11195956B2 (ko)
EP (1) EP3664152A1 (ko)
KR (1) KR102619290B1 (ko)
CN (1) CN111312825B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10734419B2 (en) 2018-10-31 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Imaging device with uniform photosensitive region array
KR20210034747A (ko) * 2019-09-20 2021-03-31 삼성디스플레이 주식회사 디스플레이 패널 및 이를 포함하는 디스플레이 장치
CN113451414B (zh) * 2020-06-18 2022-07-29 重庆康佳光电技术研究院有限公司 一种薄膜晶体管器件及其制备方法
US11721767B2 (en) * 2020-06-29 2023-08-08 Taiwan Semiconductor Manufacturing Company Limited Oxide semiconductor transistor structure in 3-D device and methods of forming the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130221360A1 (en) * 2012-02-29 2013-08-29 Hon Hai Precision Industry Co., Ltd. Thin film transistor having atomic-doping layer
JP2015188100A (ja) 2011-07-08 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
US20160049517A1 (en) 2014-08-18 2016-02-18 Innolux Corporation Thin film transistor and display panel using the same
US20170278873A1 (en) 2016-03-24 2017-09-28 Samsung Display Co., Ltd. Thin film transistor, thin film transistor panel, and method for manufacturing the same
US20180061922A1 (en) 2016-08-29 2018-03-01 Samsung Display Co., Ltd. Organic light emitting display device and a method of manufacturing the same
JP2018139314A (ja) * 2012-11-30 2018-09-06 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029373A (ja) 2009-07-24 2011-02-10 Sharp Corp 薄膜トランジスタ基板及びその製造方法
KR20110060479A (ko) 2009-11-30 2011-06-08 삼성모바일디스플레이주식회사 오믹 콘택층으로 산화물 반도체층을 갖는 박막 트랜지스터 및 그 제조방법
KR101793534B1 (ko) 2011-01-05 2017-11-06 삼성디스플레이 주식회사 포토센서 및 그의 제조방법
KR20140024866A (ko) * 2011-06-17 2014-03-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제조 방법
US9385238B2 (en) * 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
SG11201504615UA (en) 2011-10-14 2015-07-30 Semiconductor Energy Lab Semiconductor device
JP5838119B2 (ja) * 2012-04-24 2015-12-24 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
US8901557B2 (en) * 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9166021B2 (en) * 2012-10-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102093192B1 (ko) * 2012-12-03 2020-03-25 엘지디스플레이 주식회사 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법
KR102153110B1 (ko) * 2013-03-06 2020-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막 및 반도체 장치
CN104900712A (zh) * 2015-06-09 2015-09-09 武汉华星光电技术有限公司 Tft基板结构的制作方法及tft基板结构
CN105304723A (zh) 2015-09-30 2016-02-03 京东方科技集团股份有限公司 薄膜晶体管、阵列基板、制造方法和显示装置
JP2017143135A (ja) 2016-02-09 2017-08-17 株式会社ジャパンディスプレイ 薄膜トランジスタ
US10008614B1 (en) 2017-03-21 2018-06-26 United Microelectronics Corp. Dual channel transistor
US10304966B2 (en) 2017-05-02 2019-05-28 Shenzhen China Star Optoelectronics Technology Co., Ltd. Metal oxide TFT device and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015188100A (ja) 2011-07-08 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
US20130221360A1 (en) * 2012-02-29 2013-08-29 Hon Hai Precision Industry Co., Ltd. Thin film transistor having atomic-doping layer
JP2018139314A (ja) * 2012-11-30 2018-09-06 株式会社半導体エネルギー研究所 半導体装置
US20160049517A1 (en) 2014-08-18 2016-02-18 Innolux Corporation Thin film transistor and display panel using the same
US20170278873A1 (en) 2016-03-24 2017-09-28 Samsung Display Co., Ltd. Thin film transistor, thin film transistor panel, and method for manufacturing the same
US20180061922A1 (en) 2016-08-29 2018-03-01 Samsung Display Co., Ltd. Organic light emitting display device and a method of manufacturing the same

Also Published As

Publication number Publication date
CN111312825A (zh) 2020-06-19
EP3664152A1 (en) 2020-06-10
US20200176603A1 (en) 2020-06-04
CN111312825B (zh) 2023-11-03
KR20200067361A (ko) 2020-06-12
US11195956B2 (en) 2021-12-07

Similar Documents

Publication Publication Date Title
KR102619290B1 (ko) 박막 트랜지스터 및 이를 포함하는 표시장치
CN111403419B (zh) 包括不同类型的薄膜晶体管的显示装置及其制造方法
CN111341848B (zh) 薄膜晶体管及其制造方法以及包括薄膜晶体管的显示装置
KR102585516B1 (ko) 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
US10950678B2 (en) Thin film transistor substrate and organic light-emitting display using the same
KR102468510B1 (ko) 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치
TWI791182B (zh) 薄膜電晶體、其製造方法以及包含其之顯示設備
KR102551581B1 (ko) 이종의 절연막을 포함하는 게이트 절연막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20230039320A (ko) 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20210083023A (ko) 산화물 반도체층 및 실리콘 반도체층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
KR102599741B1 (ko) 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 포함하는 표시장치
KR102655208B1 (ko) 다층의 게이트 절연막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
US20230072208A1 (en) Thin film transistor and display device comprising the same
KR102494680B1 (ko) 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치
US20220199829A1 (en) Thin Film Transistor and Display Apparatus Comprising the Same
US20230127842A1 (en) Thin film transistor substrate and display device comprising the same
US20230081823A1 (en) Thin film transistor substrate and display device comprising the same
US20230071089A1 (en) Thin film transistor, fabrication method thereof, and display apparatus comprising the same
KR20230034840A (ko) 박막 트랜지스터 및 이를 포함하는 표시장치
KR20230052098A (ko) 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20230086883A (ko) 박막 트랜지스터 및 이를 포함하는 표시장치
KR20230034838A (ko) 박막 트랜지스터 기판 및 이를 포함하는 표시장치
KR20230034835A (ko) 박막 트랜지스터 기판 및 이를 포함하는 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant