KR102599741B1 - 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 포함하는 표시장치 - Google Patents

박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 포함하는 표시장치 Download PDF

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Abstract

본 발명의 일 실시예는, 산화물 반도체층 및 상기 산화물 반도체층 상의 게이트 전극을 포함하고, 상기 게이트 전극은 상기 산화물 반도체층과 접촉하고, 상기 산화물 반도체층은 상기 게이트 전극과 이격된 소스 영역, 상기 게이트 전극 및 상기 소스 영역과 이격된 드레인 영역 및 상기 게이트 전극과 중첩하는 공핍 영역을 갖는, 박막 트랜지스터를 제공한다.

Description

박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 포함하는 표시장치{THIN FILM TRNASISTOR, METHOD FOR MANUFACTURING THE SAME AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이러한 박막 트랜지스터를 포함하는 표시장치에 관한 것으로, 특히 MESFET(metal semiconductor field effect transistor) 타입의 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 능동 매트릭스 유기 발광소자(AMOLED) 등에는 사용이 제한되는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화가 이루어져야 한다. 따라서, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.
비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있고, 높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 가지기 때문에, 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성이 용이하게 얻어질 수 있다는 장점을 가지고 있다. 또한, 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다.
최근에는, 전자 장치의 두께가 얇아지고 있다. 따라서, 전자 장치에 사용되는 박막 트랜지스터의 두께 역시 보다 얇아질 것이 요구되고 있다.
본 발명의 일 실시예는, 활성층으로 산화물 반도체를 이용하는 MESFET(metal semiconductor field effect transistor) 타입의 박막 트랜지스터를 제공하고자 한다.
본 발명의 다른 일 실시예는 매우 얇은 두께를 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 산화물 반도체를 이용하여 MESFET 타입의 박막 트랜지스트를 제조하는 방법을 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 산화물 반도체를 포함하는 MESFET 타입의 박막 트랜지스터를 이용한 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 산화물 반도체층 및 상기 산화물 반도체층 상의 게이트 전극을 포함하고, 상기 게이트 전극은 상기 산화물 반도체층과 접촉하고, 상기 산화물 반도체층은 상기 게이트 전극과 이격된 소스 영역, 상기 게이트 전극 및 상기 소스 영역과 이격된 드레인 영역, 및 상기 게이트 전극과 중첩하는 공핍 영역을 갖는, 박막 트랜지스터를 제공한다.
상기 게이트 전극은 상기 산화물 반도체층이 접촉하여, 상기 산화물 반도체층에 쇼트키 장벽(Schottky barrier)을 형성한다.
상기 산화물 반도체층은, 5 내지 30nm의 두께를 갖는다.
상기 게이트 전극은 니켈(Ni)을 포함한다.
상기 게이트 전극은 NiOx로 표현되는 니켈 산화물을 포함하며, 상기 니켈 산화물 중 니켈(Ni) 함량은 95 내지 99.5 중량%이다.
상기 게이트 전극과 상기 소스 영역 사이의 거리 및 상기 게이트 전극과 상기 드레인 영역 사이의 거리는 각각 1㎛ 이상이다.
상기 박막 트랜지스터는 상기 게이트 전극과 이격되어 상기 소스 영역과 연결된 소스 전극, 및 상기 게이트 전극 및 상기 소스 전극과 이격되어 상기 드레인 영역과 연결된 드레인 전극을 포함한다.
상기 박막 트랜지스터는 상기 산화물 반도체층 및 상기 게이트 전극 상에 배치된 층간 절연막을 더 포함하며, 상기 소스 전극 및 상기 드레인 전극은 상기 층간 절연막 상에 배치된다.
본 발명의 다른 일 실시예는, 기판, 상기 기판 상의 화소 구동부 및 상기 화소 구동부와 연결된 발광소자를 포함하며, 상기 화소 구동부는 상기의 박막 트랜지스터를 포함하는 표시장치를 제공한다.
상기 박막 트랜지스터는 스위칭 트랜지스터이다.
본 발명이 또 다른 일 실시예는, 기판 상에 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층의 채널부가 될 영역 상에 제1 포토 레지스트 패턴을 형성하는 단계, 상기 제1 포토 레지스트 패턴을 마스크로 하여, 상기 산화물 반도체층의 일부를 도체화하여 상기 산화물 반도체층에 소스 영역 및 드레인 영역을 형성하는 단계, 게이트 전극 형성 위치를 제외한 상기 산화물 반도체층 상에 제2 포토 레지스트 패턴을 형성하는 단계, 상기 제2 포토 레지스트 패턴으로부터 노출된 산화물 반도체층의 상부 및 상기 제2 포토 레지스트 패턴 상에 제2 도전성 물질을 도포하여 제2 도전성 물질층을 형성하는 단계, 및 상기 제2 포토 레지스트 패턴을 제거하여 상기 제2 도전성 물질로 이루어진 게이트 전극을 형성하는 단계를 포함하는, 박막 트랜지스터의 제조방법을 제공한다.
상게 제1 포토 레지스트 패턴은 상기 게이트 전극 보다 큰 폭을 가지며, 상기 제1 포토 레지스트이 배치되었던 영역 내에 상기 게이트 전극이 배치된다.
상기 도체화하는 단계는, 플라즈마 처리 단계를 포함한다.
상기 제2 도전성 물질층의 두께는 상기 제2 포트 레지스트 패턴의 두께보다 작다.
상기 제2 도전성 물질층을 형성하는 단계는, 기화 증착(evaporation deposition)에 의하여 이루어진다.
상기 게이트 전극을 형성하는 단계 전에, 상기 소스 영역, 상기 드레인 영역 및 상기 제1 포토 레지스트 패턴 상에 제1 도전성 물질을 도포하여 제1 도전성 물질층을 형성하는 단계 및 상기 제1 포토 레지스트 패턴을 제거하여 상기 제1 도전성 물질로 이루어진 소스 전극 및 드레인 전극을 형성하는 단계가 이루어질 수 있다.
상기 제1 도전성 물질층의 두께는 상기 제1 포토 레지스트 패턴의 두께보다 작다.
상기 게이트 전극을 형성하는 단계 후, 상기 제1 포토 레지스트 패턴을 형성하는 단계 및 상기 소스 영역 및 드레인 영역을 형성하는 단계를 실시할 수 있다.
상기 산화물 반도체층은, 5 내지 30nm의 두께를 갖는다.
상기 제2 도전성 물질층은 니켈(Ni)을 포함한다.
본 발명의 일 실시예에 따르면, 니켈 또는 니켈 산화물을 포함하는 게이트 전극이 산화물 반도체층과 직접 접촉함으로써, 산화물 반도체층에서 쇼트키 장벽(Schottky barrier)이 형성되어 산화물 반도체층에 공핍 영역이 형성될 수 있다. 그 결과, 게이트 전압의 조정에 의하여 온-오프(ON-OFF)가 가능한 MESFET(metal semiconductor field effect transistor) 타입의 박막 트랜지스터가 형성될 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 얇은 두께를 가지며 우수한 스위칭 특성을 갖는다. 따라서, 본 발명의 일 실시예에 따른 박막 트랜지스터는 표시장치의 스위칭 트랜지스터로 사용될 수 있다.
본 발명의 일 실시예에 따르면, 리프트-오프(LIFT-OFF) 방식을 적용하여 MESFET 타입의 박막 트랜지스터를 용이하게 제조할 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 평형(equilibrium) 상태를 도시하는 개략도이다.
도 2b는 본 발명의 일 실시예에 따른 박막 트랜지스터의 오프(OFF) 상태를 도시하는 개략도이다.
도 2c는 본 발명의 일 실시예에 따른 박막 트랜지스터의 온(ON) 상태를 도시하는 개략도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터의 전압-전류 특성에 대한 그래프이다.
도 4은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 6은 도 5의 어느 한 화소에 대한 회로도이다.
도 7은 도 6의 화소에 대한 평면도이다.
도 8은 도 7의 I-I'를 따라 자른 단면도이다.
도 9a 및 9h는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 공정도이다.
도 10a 및 10h는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 제조 공정도이다.
도 11a 및 11d는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 제조 공정도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 구체적으로, 어느 한 실시예의 소스 전극은 드레인 전극으로 사용될 수 있고, 드레인 전극은 소스 전극으로 사용될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 실시예들에 있어서, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하였지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터, 그 제조방법 및 표시장치를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)은, 산화물 반도체층(130) 및 산화물 반도체층(130) 상의 게이트 전극(160)을 포함한다. 게이트 전극(160)은 산화물 반도체층(130)과 접촉한다. 산화물 반도체층(130)은, 소스 영역(132), 드레인 영역(133) 및 공핍 영역(135)을 포함한다. 소스 영역(132)은 게이트 전극(160)과 이격되어 있다. 드레인 영역(133)은 게이트 전극(160) 및 소스 영역(132)과 이격되어 있다. 공핍 영역(135)은 산화물 반도체층(130)이 게이트 전극(160)과 중첩하는 영역에 형성된다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 구성 요소들을 보다 상세히 설명한다.
도 1을 참조하면, 산화물 반도체층(130)은 기판(110) 상에 배치된다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
도 1을 참조하면, 기판(110) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 포함한다. 버퍼층(120)은 산화물 반도체층(130)을 보호한다. 또한, 버퍼층(120)은 기판(110)의 상부를 평탄화하는 역할을 한다. 버퍼층(120)을 보호층 또는 절연층이라고도 한다. 버퍼층(120)은 생략될 수 있다.
도 1에서, 산화물 반도체층(130)은 버퍼층(120)상에 배치된다. 본 발명의 일 실시예에 따르면, 산화물 반도체층(130)은 산화물 반도체 물질을 포함한다. 예를 들어, 산화물 반도체층(130)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 산화물 반도체층(130)은 당업계에 알려진 다른 산화물 반도체 물질을 포함할 수 있다.
산화물 반도체층(130)은, 10 내지 100 cm2/V·s의 홀(Hall) 이동도를 갖는다. 산화물 반도체층(130)의 홀(Hall) 이동도가 10 cm2/V·s 미만인 경우 전류 특성이 저하되어, 박막 트랜지스터(100)의 스위칭 특성이 저하된다. 반면, 100 cm2/V·s를 초과하는 홀(Hall) 이동도를 갖는 산화물 반도체층(130)을 형성하는 것이 용이하지 않으며, 100 cm2/V·s를 초과하는 홀(Hall) 이동도를 갖는 산화물 반도체층(130)을 형성하기 위해 필요 이상의 비용이 소요될 수 있다.
본 발명의 일 실시예에 따르면, 산화물 반도체층(130)은, 20 내지 100 cm2/V·s의 홀(Hall) 이동도를 가질 수 있다. 보다 구체적으로, 산화물 반도체층(130)은, 30 내지 50 cm2/V·s의 홀(Hall) 이동도를 가질 수 있다.
산화물 반도체층(130)은, 채널부(131), 소스 영역(132) 및 드레인 영역(133)을 갖는다. 채널부(131)는 게이트 전극(160)과 중첩한다. 박막 트랜지스터(100)가 온(ON) 되는 경우, 채널부(131)에 채널이 형성된다.
채널부(131)는, 게이트 전극(160)에 게이트 전압이 인가되지 않은 상태에서 10 내지 100 cm2/·Vs의 홀(Hall) 이동도를 갖는다. 보다 구체적으로, 채널부(131)는, 20 내지 100 cm2/V·s의 홀(Hall) 이동도, 또는 30 내지 50 cm2/V·s의 홀(Hall) 이동도를 가질 수 있다.
소스 영역(132) 및 드레인 영역(133)은 산화물 반도체층(130)의 선택적 도체화에 의하여 형성될 수 있다. 소스 영역(132)과 드레인 영역(133)은 각각 도체화된 영역이다. 예를 들어, 플라즈마 처리에 의하여 산화물 반도체층(130)이 부분적으로 도체화됨으로써, 소스 영역(132) 및 드레인 영역(133)이 형성될 수 있다. 소스 영역(132)과 드레인 영역(133)은 채널부(131)를 사이에 두고 서로 이격되어 있다.
본 발명의 일 실시예에 따르면, 소스 영역(132) 및 드레인 영역(133)은 1018/cm2 이상의 캐리어 농도를 갖는다. 여기서, 캐리어는 전자이다. 캐리어 농도가 1018/cm2 이상인 경우, 소스 영역(132) 및 드레인 영역(133)을 통하여 전류가 원활하게 흐를 수 있다.
본 발명의 일 실시예에 따르면, 소스 영역(132)을 소스 전극이라고 하고, 드레인 영역(133)을 드레인 전극이라고 할 수도 있다.
게이트 전극(160)은 산화물 반도체층(130)과 접촉하여, 산화물 반도체층(130) 상에 배치된다.
게이트 전극(160)과 산화물 반도체층(130)이 접촉함으로써 산화물 반도체층(130)에 쇼트키 장벽(Schottky barrier)이 형성될 수 있다. 쇼트키 장벽(Schottky barrier)은 금속과 반도체가 접촉할 때 발생되는 전위의 장벽이다. 쇼트키 장벽에 의해 전류의 흐름이 제어된다.
게이트 전극(160)과 산화물 반도체층(130)의 접촉에 의하여 쇼트키 장벽이 형성됨으로써, 산화물 반도체층(130)에 공핍 영역(depletion region)(135)이 형성될 수 있다. 본 발명의 일 실시예에 따른 산화물 반도체층(130)은 게이트 전극(160)과 중첩하는 영역에 형성된 공핍 영역(135)을 갖는다.
공핍 영역(135)은 채널부(131)에 형성되며, 공핍 영역(135)을 통해서는 전류가 흐르지 못한다.
본 발명의 일 실시예에 따르면, 공핍 영역(135)은 1013/cm3 이하의 캐리어 농도를 갖는다. 여기서, 캐리어는 전자(e-)이다. 1013/cm3 이하의 캐리어 농도를 갖는 공핍 영역(135)을 통하여 전류가 흐르지 못하기 때문에, 공핍 영역(135)은 전류 흐름에 대한 배리어(barrier) 역할을 한다.
도 2a는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 평형(equilibrium) 상태를 도시하는 개략도이다. 도 2을 참조하면, 평형 상태에서, 산화물 반도체층(130)과 게이트 전극(160)이 접촉하는 접촉면 주위에 공핍 영역(135)이 형성된다.
도 2b는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 오프(OFF) 상태를 도시하는 개략도이다. 본 발명의 일 실시예에 따르면, 산화물 반도체층(130)은 n-형 반도체 특성을 갖는다. 따라서, 박막 트랜지스터(100)를 오프(OFF)시키기 위하여 게이트 전극(160)에 음(negative)의 전압이 인가된다. 게이트 전극(160)에 음(negative)의 전압이 인가되면, 공핍 영역(135)이 확장되어, 소스 영역(132)과 드레인 영역(133)이 공핍 영역(135)에 의하여 전기적으로 격리된다. 그 결과, 소스 영역(132)과 드레인 영역(133)에서 전류가 흐르지 못하여, 박막 트랜지스터(100)는 오프(OFF) 상태가 된다.
도 2b를 참조하면, 박막 트랜지스터(100)가 오프(OFF) 상태일 때, 공핍 영역(135)의 두께는 산화물 반도체층(130)의 두께와 동일하다.
도 2c는 본 발명의 일 실시예에 따른 박막 트랜지스터의 온(ON) 상태를 도시하는 개략도이다. 박막 트랜지스터(100)를 온(ON)시키기 위하여 게이트 전극(160)에 양(positive)의 전압이 인가된다. 게이트 전극(160)에 양(positive)의 전압이 인가되면, 공핍 영역(135)이 축소되어, 소스 영역(132)과 드레인 영역(133) 사이의 전기적 격리 상태가 해소된다. 그 결과, 소스 영역(132)과 드레인 영역(133)에서 전류가 흐를 수 있게 되며, 박막 트랜지스터(100)는 온(ON) 상태가 된다.
도 2c를 참조하면, 박막 트랜지스터(100)가 온(ON) 상태일 때, 공핍 영역(135)의 두께는 산화물 반도체층(130)의 두께보다 작다.
본 발명의 일 실시예 따르면, 산화물 반도체층(130)은, 5 내지 30nm의 두께를 갖는다.
산화물 반도체층(130)의 두께가 5nm 미만인 경우, 얇은 두께로 인하여 박막 트랜지스터(100)가 온(ON) 상태가 되더라도 산화물 반도체층(130)을 통한 전류의 흐름이 원활하지 못하기 때문에 트랜지스터(100)의 구동 특성이 저하된다. 또한, 산화물 반도체층(130)의 두께가 5nm 미만인 경우, 산화물 반도체층(130)의 막 안정성이 저하되어, 박막 트랜지스터(100)의 내구성 및 신뢰성이 저하된다.
산화물 반도체층(130)의 두께가 30nm를 초과하는 경우, 박막 트랜지스터(100)의 오프(OFF) 상태에서 공핍 영역(135)의 두께가 산화물 반도체층(130)의 두께만큼 확장되지 못하여, 공핍 영역(135)이 소스 영역(132)과 드레인 영역(133) 사이를 전기적으로 완전히 격리시키지 못할 수 있다. 이 경우, 누설 전류가 발생될 수 있다.
따라서, 산화물 반도체층(130)의 두께는 5 내지 30nm의 범위로 조정된다. 보다 구체적으로, 산화물 반도체층(130)은 10 내지 20nm의 두께를 가질 수 있다.
본 발명의 일 실시예에 따르면, 게이트 전극(160)은 니켈(Ni)을 포함한다. 니켈(Ni)은 5.0 eV 이상의 비교적 큰 일함수를 가지기 때문에, 산화물 반도체층(130)과 접촉하여 공핍 영역을 형성하는 데 유리하다.
보다 구체적으로, 게이트 전극(160)은 NiOx로 표현되는 니켈 산화물을 포함할 수 있다. 산화물 반도체층(130)이 금속 산화물로 이루어지기 때문에, 게이트 전극(160)이 니켈 산화물로 이루어지는 경우, 산화물 반도체층(130)과 게이트 전극(160)의 상호 적합성(compatibility)가 우수하여 막(layer) 안정성이 향상되며, 게이트 전극(160)이 산화물 반도체층(130) 상에 안정적으로 형성될 수 있다.
본 발명의 일 실시예 따르면, 게이트 전극(160)에 사용된 니켈 산화물 중 니켈(Ni) 함량은 95.0 내지 99.5 중량%이다. 니켈 산화물 중 니켈(Ni) 함량이 95.0 중량% 미만인 경우, 게이트 전극(160)의 전기적 특성이 저하될 수 있다. 반면, 니켈 산화물 중 니켈(Ni) 함량이 99.5 중량%를 초과하는 경우, 산화물 반도체층(130)과 게이트 전극(160) 사이의 적합성(compatibility)이 저하될 수 있다.
보다 구체적으로, 니켈 산화물 중 니켈(Ni) 함량은 99.0 내지 99.5 중량%의 범위로 조정될 수 있다.
게이트 전극(160)에 사용될 수 있는 금속이 니켈로 한정되는 아니다. 5.0 eV 이상의 일함수를 가져 산화물 반도체층(130)과 접촉하여 공핍 영역을 형성할 수 있는 금속이라면, 게이트 전극(160)의 재료로 사용될 수 있다.
게이트 전극(160)은 산화물 반도체층(130)과 접촉하기 때문에, 소스 영역(132) 또는 드레인 영역(133)이 게이트 전극(160)과 접촉하는 경우, 게이트 전극(160)과 소스 전극(132) 사이 또는 게이트 전극(160)과 드레인 전극(133) 사이에 단락(short)가 발생할 수 있다. 이러한 단락을 방지하기 위해, 소스 영역(132)과 드레인 영역(133)은 각각 게이트 전극(160)과 이격되어 배치된다.
게이트 전극(160)과 소스 영역(132) 사이의 전기적 이격 및 게이트 전극(160)과 드레인 영역(133) 사이의 전기적 이격을 위해, 게이트 전극(160)과 소스 영역(132) 사이의 거리 및 게이트 전극(160)과 드레인 영역(133) 사이의 거리는 각각 1㎛ 이상으로 유지된다.
게이트 전극(160)과 소스 영역(132) 사이의 거리 또는 게이트 전극(160)과 드레인 영역(133) 사이의 거리가 지나치게 커지는 경우, 박막 트랜지스터(100)의 크기가 커질 수 있다. 따라서, 게이트 전극(160)과 소스 영역(132) 사이의 거리 및 게이트 전극(160)과 드레인 영역(133) 사이의 거리는 2㎛ 이하가 되도록 할 수 있다.
본 발명의 일 실시예에 따르면, 별도의 소스 전극(170) 및 드레인 전극(180) 없이, 소스 영역(132)이 소스 전극이 되고, 드레인 영역(133)이 드레인 전극이 될 수도 있고, 박막 트랜지스터(100)가 별도의 소스 전극(170) 및 드레인 전극(180)을 포함할 수도 있다.
도 1을 참조하면, 박막 트랜지스터(100)는 게이트 전극(160)과 이격되어 소스 영역(132)과 연결된 소스 전극(170)을 포함하고, 게이트 전극(160) 및 소스 전극(170)과 이격되어 드레인 영역(133)과 연결된 드레인 전극(180)을 포함한다.
소스 전극(170) 및 드레인 전극(180)은 게이트 전극(160)과 동일한 재료로 이루어질 수도 있고, 다른 재료로 이루어질 수도 있다. 예를 들어, 소스 전극(170) 및 드레인 전극(180)은 4.5 eV 이하의 일함수를 갖는 금속을 포함할 수 있다.
소스 전극(170) 및 드레인 전극(180)은 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 네오듐(Nd), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(170) 및 드레인 전극(180)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
본 발명의 일 실시예에 따르면, 도 1의 구성 중 기판(110) 및 버퍼층(120)을 제외한 부분을 박막 트랜지스터(100)라고 할 수 있다. 따라서, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는, 산화물 반도체층(130), 게이트 전극(160), 소스 전극(170) 및 드레인 전극(130)을 포함한다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 전압-전류 특성에 대한 그래프이다.
도 3의 A1은 게이트 전압(VG)에 따른 소스 전극(170)과 드레인 전극(180) 사이의 전류(I)를 표시한다. 도 3의 A1을 참조하면, V1 전압에서 적은 량의 전압 변화에도 전류가 매우 크게 변한다. 이와 같이 도 3의 A1을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는, 문턱 전압에서 전류 변화가 매우 크며, 그에 따라 매우 작은 s-팩터(s-factor)를 갖는다. 따라서, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 우수한 스위칭 특성을 가지며, 스위칭 소자로 유용하게 사용될 수 있다.
도 3의 A2는 게이트 전압(VG)에 따른 게이트 전극(160)과 드레인 전극(180) 사이의 전류(I)를 표시한다. 도 3의 A2를 참조하면, 게이트 전압(VG)이 V1 전압을 초과하여 계속 증가하다가 V2 전압이 되는 경우, 게이트 전극(160)과 드레인 전극(180) 사이의 전류(I)가 크게 증가하는 것을 알 수 있다. 따라서, 게이트 전압(VG)이 V2 전압 이상으로 증가하는 경우, 게이트 전극(160)과 드레인 전극(180) 사이에 누설전류가 발생하게 된다.
그러나, 본 발명의 일 실시예에 따르면, V1과 V2의 전압차가 2V 이상이며, 게이트 전압(VG)이 V2가 되기 이전에 소스 전극(170)과 드레인 전극(180) 사이의 전류(I)는 포화상태가 된다(A1 참조). 따라서, 게이트 전압(VG)을 V2 전압까지 인가하지 않아도, 박막 트랜지스터(100)가 스위칭 기능을 충분히 수행할 수 있다. 그렇기 때문에, 게이트 전압(VG)의 최대값을 V2 전압보다 작게 조정한다는 조건 하에, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 스위칭 트랜지스터로 사용될 수 있다.
예를 들어, 게이트 전압(VG)의 최대값(VG max)을 아래 식 1과 같이 "V1 전압 + 2V" 보다 작게 설정하는 경우, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 스위칭 트랜지스터로 사용될 수 있다.
[식 1]
VG max ≤ V1 + 2V
도 4은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다. 이하, 중복을 피하기 위해 이미 설명된 구성요소에 대한 설명은 생략된다.
도 4의 박막 트랜지스터(200)는, 도 1의 박막 트랜지스터(100)과 비교하여, 층간 절연막(150)을 더 포함한다. 층간 절연막은 산화물 반도체층(130) 및 게이트 전극(160) 상에 배치된 다. 또한, 도 4를 참조하면, 소스 전극(170) 및 드레인 전극(180)은 층간 절연막(150) 상에 배치된다.
층간 절연막(150)은 절연물질로 이루어진다. 층간 절연막(150)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있고, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
이하, 상기 설명된 박막 트랜지스터들(100, 200)이 적용될 수 있는 표시장치를 설명한다.
도 5은 본 발명의 또 다른 일 실시예에 따른 표시장치(300)의 개략도이고, 도 6은 도 5의 어느 한 화소(301)에 대한 회로도이고, 도 7은 도 6의 화소(301)에 대한 평면도이고, 도 8은 도 7의 I-I'를 따라 자른 단면도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(300)는 기판(110), 기판(110) 상의 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 발광소자(710)를 포함한다. 화소 구동부(PDC)는 상기 설명된 박막 트랜지스터(100, 200)를 포함한다. 구체적으로, 화소 구동부(PDC)는 하나 이상의 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함하며, 이들 중 적어도 하나는 상기 설명된 박막 트랜지스터(100, 200)이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(300)는 발광소자(710)로 유기발광 다이오드(OLED)를 포함하는 유기발광 표시장치이다.
구체적으로, 도 5의 표시장치(300)는, 영상이 출력되는 유기발광 표시패널(310), 유기발광 표시패널(310)에 구비된 게이트 라인(GL)들에 순차적으로 게이트 펄스(GP)를 공급하는 게이트 드라이버(320), 유기발광 표시패널(310)에 구비된 데이터 라인(DL)들에 데이터 전압을 공급하는 데이터 드라이버(330) 및 게이트 드라이버(320)와 데이터 드라이버(330)를 제어하는 제어부(340)를 포함한다.
제어부(340)는 외부 시스템으로부터 공급되는 타이밍 신호, 예를 들어, 수직 동기신호, 수평 동기신호 및 클럭 등을 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS)와, 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 제어부(340)는 외부 시스템으로부터 입력되는 입력 영상 데이터를 샘플링 한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(Data)를 데이터 드라이버(330)에 공급한다.
데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(Data)를 아날로그 데이터 전압으로 변환하여, 게이트 라인(GL)으로 게이트 펄스(GP)가 공급되는 1 수평기간마다 1 수평라인분의 데이터 전압(Vdata)들을 데이터 라인(DL)들로 전송한다.
게이트 드라이버(320)는 제어부(340)로부터 입력되는 게이트 제어신호(GCS)에 응답하여 유기발광 표시패널(310)의 게이트 라인(GL)들로 게이트 펄스(GP)를 순차적으로 공급한다. 이에 따라, 게이트 펄스(GP)가 입력되는 각각의 화소(301)에 배치된 트랜지스터들(TR1, TR2, TR3, TR4)이 턴온되어, 각 화소(301)로 영상이 출력될 수 있다. 게이트 드라이버(320)는, 유기발광 표시패널(310)과 독립적으로 형성되어 다양한 방식으로 유기발광 표시패널(310)과 전기적으로 연결된 구성을 가질 수도 있고, 유기발광 표시패널(310) 내에 실장된 게이트 인 패널(Gate In Panel: GIP) 방식의 구성을 가질 수도 있다.
데이터 드라이버(330) 또는 게이트 드라이버(320)들 중 적어도 어느 하나는 제어부(340)와 일체로 구성될 수도 있다.
유기발광 표시패널(310)은 게이트 펄스(GP)가 인가되는 게이트 라인(GL)들, 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)들 및 게이트 라인(GL)들과 데이터 라인(DL)들에 의해 정의되는 화소(301)들을 포함한다. 화소(301)들 각각에는 적어도 하나의 박막 트랜지스터(TR1, TR2, TR3, TR4)가 구비된다.
유기발광 표시패널(310)에 구비된 화소(301)들 각각은, 도 6에 도시된 바와 같이, 광을 출력하는 발광소자(710)인 유기발광 다이오드(OLED) 및 유기발광 다이오드(OLED)를 구동하는 화소 구동부(PDC)를 포함한다. 발광소자(710)인 유기발광 다이오드(OLED)는 화소 구동부(PDC)와 연결된다.
화소(301)들 각각에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL[GLn, GLn -1], PLA, PLB, SL, SPL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 게이트 펄스(GP)가 공급되고, 전원공급라인(PLA)으로 제1 구동 전원(ELVDD)이 공급되고, 구동전원라인(PLB)으로 제2 구동 전원(EVSS)이 공급되고, 센싱 라인(SL)으로는 기준전압(Vref)이 공급되고, 센싱 펄스 라인(SPL)으로 센싱 펄스(SP)가 공급되며, 에미션라인(EL)으로 에미션 제어 신호(EM)가 공급된다. 도 6 및 도 7을 참조하면, n번째 화소(301)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(301)의 게이트 라인은 "GLn -1"이며, n-1번째 화소(301)의 게이트 라인인 "GLn -1"은 n번째 화소(301)의 센싱 펄스 라인(SPL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 도 6에 도시된 바와 같이, 게이트 라인(GL)(GLn) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라, 유기발광 다이오드(OLED)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 제3 박막 트랜지스터(TR3)(에미션 트랜지스터) 및 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제4 박막 트랜지스터(TR4)(센싱 트랜지스터)를 포함한다.
제1 박막 트랜지스터(TR1)를 "스위칭 트랜지스터"라고 하고, 제2 박막 트랜지스터(TR2)를 "구동 트랜지스터", 제3 박막 트랜지스터(TR3)를 "에미션 트랜지스터", 4 박막 트랜지스터(TR4)를 "센싱 트랜지스터"라고도 한다. 본 발명의 또 다른 일 실시예에 따르면, 도 1 및 도 4의 박막 트랜지스터들(100, 200)이 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1)으로 사용될 수 있다.
그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니다. 화소 구동부(PDC)는, 도 6에 도시된 구조 이외에 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는 3개 이하의 박막 트랜지스터를 포함할 수도 있고, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
제2 박막 트랜지스터(TR2)의 게이트 전극과 유기발광 다이오드(OLED)의 제1 전극(711) 사이에 제1 캐패시터(C1)가 위치한다. 제1 캐패시터(C1)를 스토리지 캐패시터(Cst)라고도 한다.
제3 박막 트랜지스터(TR3)의 단자들 중 제1 구동전원(ELVDD)이 공급되는 단자와, 유기발광 다이오드(OLED)의 제1 전극(711) 사이에 제2 캐패시터(C2)가 형성된다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GLn)으로 공급되는 게이트 펄스(GP)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제4 박막 트랜지스터(TR4)는 제2 박막 트랜지스터(TR2)와 유기발광 다이오드(OLED) 사이의 제1 노드(n1) 및 센싱 라인(SL)에 연결되어, 센싱 펄스(SP)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 캐패시터(C1)가 위치된다.
제3 박막 트랜지스터(TR3)는 에미젼 제어 신호(EM)에 따라, 제1 구동 전원(ELVDD)을 제2 박막 트랜지스터(TR2)로 전달하거나, 제1 구동 전원(ELVDD)을 차단한다. 제3 박막 트랜지스터(TR3)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 유기발광 다이오드(OLED)로부터 광이 출력된다.
도 7 및 8을 참조하면, 기판(110) 상에 광차단층(LS1)이 배치되고, 광차단층(LS1) 상에 버퍼층(120)이 배치된다. 광차단층(LS1)은 박막 트랜지스터(TR1, TR2, TR3, TR4))으로 입사되는 광을 차단하여 반도체층을 보호한다. 광차단층(LS1)은 생략될 수 있다.
화소 구동부(PDC)는 버퍼층(120) 상에 배치되며, 적어도 하나의 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
박막 트랜지스터(TR1, TR2, TR3, TR4)는, 버퍼층(120) 상의 반도체층(A1, A2, A3, A4), 반도체층(A1, A2, A3, A4)과 적어도 일부 충첩하는 게이트 전극(G1, G2, G3, G4), 반도체층(A1, A2, A3, A4)과 연결된 소스 전극(S1, S2, S3, S4) 및 드레인 전극(D1, D2, D3, D4)을 포함한다.
도 7 및 8에서 지시부호 A1, A2, A3, A4는 반도체층의 채널부를 지적하고 있다. 반도체층(A1, A2, A3, A4)의 일부가 도체화되어 이루어진 소스 영역(132)이 소스 전극(S1, S2, S3, S4) 역할을 할 수 있고, 드레인 영역(133)이 드레인 전극(D1, D2, D3, D4) 역할을 할 수도 있다.
반도체층(A1, A2, A3, A4)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 반도체층(A1, A2, A3, A4)은 IZO (InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질로 반도체층(A1, A2, A3, A4)이 만들어질 수도 있다. 또한, 반도체층(A1, A2, A3, A4)들 중 적어도 하나는 비정질 실리콘 또는 다정질 실리콘으로 만들어질 수도 있다.
또한, 반도체층(130)(A1, A2, A3, A4)들 중 적어도 하나는 제1 반도체층과 제2 반도체층의 적층 구조를 가질 수도 있다.
스위칭 트랜지스터인 제1 박막 트랜지스터(TR1)의 반도체층(A1)은 산화물 반도체로 이루어진 산화물 반도체층(130)이다. 제1 박막 트랜지스터(TR1)의 반도체층(A1) 상에 게이트 전극(G1), 소스 전극(S1) 및 드레인 전극(D1)이 배치된다. 제1 박막 트랜지스터(TR1)로 도 1 및 도 4에 따른 박막 트랜지스터(100, 200)가 적용되며, 이들의 구성은 이미 설명되었기 때문에, 제1 박막 트랜지스터(TR1)에 대한 상세한 설명은 생략된다.
도 8을 참조하면, 제1 박막 트랜지스터(TR1)의 상부 및 제2 박막 트랜지스터(TR2)의 반도체층(A2) 상부에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 게이트 절연막(140) 상에 배치된다. 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(160)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
도 7 및 도 8를 참조하면, 제2 박막 트랜지스터(TR2)의 반도체층(A2) 중 드레인 영역이 제1 캐패시터(C1)의 제1 전극(C11)이 되고, 게이트 전극(G2)과 별도로 형성된 도체 패턴이 제1 캐패시터(C1)의 제2 전극(C12)이 된다. 연결 전극(185)을 통하여 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)과 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)이 연결되며, 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 제1 캐패시터(C1)의 제2 전극(C12) 역시 연결 전극(185)을 통하여 서로 연결된다.
도 7을 참조하면, 제2 커패시터(C2)의 제1 전극(C21) 및 제2 전극(C22)은 전원공급라인(PLA)과 중첩한다.
도 8를 참조하면, 제2 박막 트랜지스터(TR2)의 게이트 전극(G2) 및 에미션라인(EL)의 상부에 층간 절연막(150)이 배치된다.
층간 절연막(150)은 절연물질로 이루어진다. 구체적으로, 층간 절연막(150)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
연결 전극(185)은 층간 절연막(150) 상에 배치된다. 도 7 및 도 8을 참조하면, 연결 전극(185)은 제1 박막 트랜지스터(TR1)의 드레인 전극(D1)과 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)을 연결한다. 그에 따라, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송될 수 있다.
또한, 소스 전극(S1, S2, S3, S4) 및 드레인 전극(D1, D2, D3, D4) 중 적어도 하나가 층간 절연막(150) 상에 배치될 수 있다. 소스 영역(132)이 소스 전극 역할을 하는 경우 별도의 소스 전극이 형성되지 않을 수 있고, 드레인 영역(133)이 드레인 전극 역할을 하는 경우에도 별도의 드레인 전극이 형성되지 않을 수 있다.
도 8을 참조하면, 층간 절연막(150) 상에 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)이 형성된다. 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 층간 절연막(150)에 형성된 제2 콘택홀(H2)을 통해 반도체층(A2)의 드레인 영역(133)과 연결된다.
또한, 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 제3 콘택홀(H3)을 통해 광차단층(LS1)과 연결된다.
연결 전극(185) 및 드레인 전극(D2) 상에 보호막(155)이 배치된다. 보호막(155)은 박막 트랜지스터들(TR1, TR2, TR3, TR4)을 커버하여 보호하며, 박막 트랜지스터들(TR1, TR2, TR3, TR4)의 상부를 평탄화한다. 보호막(155)은 유기물 또는 무기물로 된 적어도 하나의 막으로 형성될 수 있다. 보호막(155)을 평탄화막이라고도 한다.
발광소자(710)인 유기발광 다이오드(OLED)는 보호막(155) 상에 배치된다. 발광소자(710)는 제1 전극(711), 발광층(712) 및 제2 전극(713)을 포함하는 유기발광 다이오드(OLED)이다.
유기발광 다이오드(OLED)의 제1 전극(711)은 보호막(155)에 형성된 콘택홀(H1)을 통해 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)과 연결된다.
또한, 보호막(155) 상에 뱅크(750)가 배치되며, 뱅크(750)에 의해 화소(301)들 각각이 구분될 수 있다.
이하, 도 9a 내지 9h를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조방법을 설명한다. 도 9a 내지 9h는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조 공정도이다.
도 9a를 참조하면, 기판(110) 상에 버퍼층(120) 및 산화물 반도체층(130)이 형성된다.
기판(110)으로 유리가 사용될 수 있고, 구부리거나 휠 수 있는 플라스틱이 사용될 수도 있다. 기판(110)으로 사용되는 플라스틱의 예로, 폴리이미드가 있다.
플라스틱이 기판(110)으로 사용되는 경우, 플라스틱 기판이 유리와 같은 고 내구성 재료로 이루어진 캐리어 기판상에 배치된 상태에서, 증착, 식각 등의 공정이 진행될 수 있다.
도 9a에 도시되지 않았지만, 기판(110) 상에 광차단층(LS1)이 배치될 수 있다. 광차단층(LS1)은 금속과 같은 전기 전도성 물질로 만들어질 수 있다.
기판(110) 상에 버퍼층(120)이 형성되고, 버퍼층(120) 상에 산화물 반도체층(130)이 형성된다.
산화물 반도체층(130)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO (InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 반도체층(130)은 증착 또는 스퍼터링 등에 의하여 형성될 수 있다.
산화물 반도체층은, 5 내지 30nm의 두께로 형성된다.
도 9b를 참조하면, 산화물 반도체층(130)의 채널부(131)가 될 영역 상에 제1 포토 레지스트 패턴(210)이 형성된다.
구체적으로, 산화물 반도체층(130)을 포함하는 기판(110) 상의 전면에 포토 레지스트가 도포된 후, 패터닝에 의하여, 산화물 반도체층(130) 중 채널부(131)가 형성될 영역 상에 제1 포토 레지스트 패턴이 형성된다.
도 9c를 참조하면, 산화물 반도체층(130)에 소스 영역(132) 및 드레인 영역(133)이 형성된다.
소스 영역(132) 및 드레인 영역(133)을 형성하는 단계는, 제1 포토 레지스트 패턴(210)을 마스크로 하여, 산화물 반도체층(130)의 일부가 도체화되는 도체화 단계를 포함한다.
도체화 단계는, 플라즈마(P) 처리 단계를 포함할 수 있다. 구체적으로, 플라즈마(P)를 이용하여, 산화물 반도체층(130) 중 제1 포토 레지스트 패턴(210)이 배치된 영역 이외의 영역을 처리함으로써, 산화물 반도체층(130)에 대한 선택적인 도체화가 이루어져 소스 영역(132) 및 드레인 영역(133)이 형성될 수 있다.
도체화에 의하여 형성된 소스 영역(132) 및 드레인 영역(133)은 1018/cm2 이상의 캐리어 농도를 갖는다. 여기서, 캐리어는 전자이다. 캐리어 농도가 1018/cm2 이상인 경우, 소스 영역(132) 및 드레인 영역(133)을 통하여 전류가 원활하게 흐를 수 있다.
도 9d를 참조하면, 소스 영역(132), 드레인 영역(133) 및 제1 포토 레지스트 패턴(210) 상에 제1 도전성 물질이 도포되어 제1 도전성 물질층(175)이 형성된다. 제1 도전성 물질은 소스 전극 및 드레인 전극 형성용 물질이다.
제1 도전성 물질층(175)의 두께는 제1 포토 레지스트 패턴(210)의 두께보다 작다. 그 결과, 제1 포토 레지스트 패턴(210)의 측면 중 일부는 제1 도전성 물질층(175)으로부터 노출된다.
도 9e를 참조하면, 제1 포토 레지스트 패턴(210)이 제거되어, 제1 도전성 물질로 이루어진 소스 전극(170) 및 드레인 전극(180)이 형성된다.
제1 도전성 물질층(175)을 형성하는 단계(도 9d)에서, 제1 포토 레지스트 패턴(210)의 측면 중 일부는 제1 도전성 물질층(175)으로부터 노출된다. 그에 따라, 리프트 오프(Lift-Off) 방법 등에 의하여 제1 포토 레지스트 패턴(210)이 용이하게 제거될 수 있다. 이와 같이 제1 포토 레지스트 패턴(210)이 제거됨에 따라, 제1 포토 레지스트 패턴(210) 상부의 제1 도전성 물질층(175)도 제거된다. 그 결과, 소스 영역(132) 및 드레인 영역(133) 상의 제1 도전성 물질층(175)이 잔존하여, 소스 전극(170) 및 드레인 전극(180)이 된다.
도 9f를 참조하면, 게이트 전극(160) 형성 위치를 제외한 산화물 반도체층(130) 상에 제2 포토 레지스트 패턴(220)이 형성된다.
도 9g를 참조하면, 제2 포토 레지스트 패턴(220)으로부터 노출된 산화물 반도체층(130)의 상부 및 제2 포토 레지스트 패턴(220) 상에 제2 도전성 물질이 도포되어 제2 도전성 물질층(165)이 형성된다.
제2 포토 레지스트 패턴(220)으로부터 노출된 산화물 반도체층(130)의 일부는 채널부(131)가 되는 영역이다.
제2 도전성 물질층(165)은 열증착 또는 기화 증착(evaporation deposition)에 의하여 이루어진다. 그 결과, 제2 도전성 물질층(165)을 형성하는 과정에서, 제2 포토 레지스트 패턴(220)으로부터 노출된 채널부(131)가 손상되지 않을 수 있다.
제2 도전성 물질층(165)은 니켈(Ni)을 포함한다.
예를 들어, 제2 도전성 물질층(165)은 NiOx로 표현된 니켈 산화물로 이루어지며, 니켈 산화물 중 니켈(Ni) 함량은 95 내지 99.5 중량%이다. 보다 구체적으로, 니켈 산화물 중 니켈(Ni) 함량은 99.0 내지 99.5 중량%이다.
제2 도전성 물질층(165)의 두께는 제2 포트 레지스트 패턴(220)의 두께보다 작다. 그 결과, 제2 포토 레지스트 패턴(220)의 측면 중 일부는 제2 도전성 물질층(165)으로부터 노출된다.
도 9h를 참조하면, 제2 포토 레지스트 패턴(220)이 제거되어, 제2 도전성 물질로 이루어진 게이트 전극(160)이 형성된다.
제2 도전성 물질층(165) 형성 단계(도 9g)에서, 제2 포토 레지스트 패턴(220)의 측면 중 일부는 제2 도전성 물질층(165)으로부터 노출되기 때문에, 리프트 오프(Lift-Off) 방법 등에 의하여 제2 포토 레지스트 패턴(220)이 용이하게 제거될 수 있다. 이와 같이 제2 포토 레지스트 패턴(220)이 제거됨에 따라, 제2 포토 레지스트 패턴(220) 상부의 제2 도전성 물질층(165)도 제거된다. 그 결과, 채널부(131) 상의 제2 도전성 물질층(165)이 잔존하여, 게이트 전극(160)이 된다.
게이트 전극(160)과 소스 전극(170) 사이의 단락(short)을 방지하기 위해 게이트 전극(160)과 소스 전극(170) 사이의 거리는 1㎛ 이상이 되도록 한다. 또한, 게이트 전극(160)과 드레인 전극(180) 사이의 단락(short)을 방지하기 위해 게이트 전극(160)과 드레인 전극(180) 사이의 거리는 1㎛ 이상이 되도록 한다.
마찬가지로, 게이트 전극(160)과 소스 영역(132) 사이의 거리 및 게이트 전극(160)과 드레인 영역(133) 사이의 거리는 1㎛ 이상이 되도록 한다.
소스 영역(132), 드레인 영역(133), 소스 전극(170) 및 드레인 전극(180)의 위치와 크기는 제1 포토 레지스트 패턴(210)에 의하여 결정된다. 또한, 게이트 전극(160)의 위치와 크기는 제2 포토 레지스트 패턴(220)에 의하여 결정된다.
게이트 전극(160)과 소스 영역(132), 드레인 영역(133), 소스 전극(170) 및 드레인 전극(180) 사이의 단락 방지를 위해, 제1 포토 레지스트 패턴(210)은 게이트 전극(160) 보다 큰 폭을 가지도록 형성되며, 제1 포토 레지스트(210)이 배치되었던 영역 내에 게이트 전극(160)이 배치되도록 한다.
이상 설명된 방법에 의하여 본 발명의 일 실시예에 따른 박막 트랜지스터(100)이 제조될 수 있다.
그러나, 본 발명의 제조방법이 이에 한정되는 것은 아니다.
본 발명의 또 다른 일 실시예에 따르면, 게이트 전극(160)을 형성하는 단계 후, 제1 포토 레지스트 패턴(210)을 형성하는 단계 및 소스 영역(132) 및 드레인 영역(133)을 형성하는 단계를 실시할 수 있다. 이 경우, 게이트 전극(160) 형성 후, 제1 포토 레지스트 패턴(210)을 이용하여 소스 영역(132) 및 드레인 영역(133)을 형성하고, 산화물 반도체층(130) 상 및 제1 포토 레지스트 패턴(210) 상에 제1 도전성 물질을 도포하여 제1 도전성 물질층(175)을 형성하고, 제1 포토 레지스트 패턴(210)을 제거하여 제1 도전성 물질로 이루어진 소스 전극(170) 및 드레인 전극(180)을 형성한다.
구체적으로, 도 10a 및 10h는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(100)의 제조 공정도이다.
도 10a를 참조하면, 기판(110) 상에 버퍼층(120) 및 산화물 반도체층(130)이 형성된다.
도 10b를 참조하면, 게이트 전극(160)이 형성될 위치를 제외한 산화물 반도체층(130) 상에 제2 포토 레지스트 패턴(220)이 형성된다.
도 10c를 참조하면, 제2 포토 레지스트 패턴(220)으로부터 노출된 산화물 반도체층(130)의 상부 및 제2 포토 레지스트 패턴(220) 상에 제2 도전성 물질이 도포되어 제2 도전성 물질층(165)이 형성된다. 제2 도전성 물질층(165)은 열증착 또는 기화 증착(evaporation deposition)에 의하여 형성된다.
제2 도전성 물질층(165)은 니켈(Ni)을 포함한다. 예를 들어, 제2 도전성 물질층(165)은 NiOx로 표현된 니켈 산화물로 이루어지며, 니켈 산화물 중 니켈(Ni) 함량은 95 내지 99.5 중량%이다. 보다 구체적으로, 니켈 산화물 중 니켈(Ni) 함량은 99.0 내지 99.5 중량%이다.
도 10d를 참조하면, 제2 포토 레지스트 패턴(220)이 제거되어, 제2 도전성 물질로 이루어진 게이트 전극(160)이 형성된다.
도 10e를 참조하면, 산화물 반도체층(130) 상에 제1 포토 레지스트 패턴(210)이 형성된다. 제1 포토 레지스트 패턴(210)은 게이트 전극(160)의 상면과 측면을 커버한다. 제1 포토 레지스트 패턴(210)의 영역은 채널부(131)에 대응된다.
도 10f를 참조하면, 산화물 반도체층(130)에 소스 영역(132) 및 드레인 영역(133)이 형성된다. 플라즈마(P)를 이용하여, 산화물 반도체층(130) 중 제1 포토 레지스트 패턴(210)이 배치된 영역 이외의 영역을 처리함으로써, 산화물 반도체층(130)에 대한 선택적인 도체화가 이루어져, 소스 영역(132) 및 드레인 영역(133)이 형성될 수 있다.
도 10g를 참조하면, 제1 포토 레지스트 패턴(210)을 포함하는 산화물 반도체층(130)의 상부 전체에 제1 도전성 물질이 도포되어 제1 도전성 물질층(175)이 형성된다. 제1 도전성 물질은 소스 전극 및 드레인 전극 형성용 물질이다.
도 10g를 참조하면, 제1 포토 레지스트 패턴(210)이 제거되어, 제1 도전성 물질로 이루어진 소스 전극(170) 및 드레인 전극(180)이 형성된다.
도 11a 및 11d는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 제조 공정도이다.
도 11a는, 도 10a 내지 10f에 따른 공정의 결과, 산화물 반도체층(130)에 소스 영역(132) 및 드레인 영역(133)이 형성된 것을 도시한다. 도 11a 이전의 공정은 도 10a 내지 10e의 공정과 동일하다.
도 11a를 참조하면, 플라즈마(P)를 이용하여, 산화물 반도체층(130) 중 제1 포토 레지스트 패턴(210)이 배치된 영역 이외의 영역을 처리함으로써, 소스 영역(132) 및 드레인 영역(133)이 형성된다.
도 11b를 참조하면, 제1 포토 레지스트 패턴(210)이 제거된다.
도 11c를 참조하면, 게이트 전극(160) 및 산화물 반도체층(130) 상에 층간 절연막(150)이 형성된다. 층간 절연막(150)에 콘택홀(CH)이 형성되어, 소스 영역(132)의 일부 및 드레인 영역(133)의 일부가 층간 절연막(150)으로부터 각각 노출된다.
도 11d를 참조하면, 층간 절연막(150) 상에 소스 전극(170) 및 드레인 전극(180)이 형성된다. 소스 전극(170) 및 드레인 전극(180)은 층간 절연막(150)에 형성된 콘택홀(CH)을 통하여 각각 소스 영역(132) 및 드레인 영역(133)과 접촉한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 박막 트랜지스터 200: 표시장치
110: 기판 120: 버퍼층
130: 산화물 반도체층 131: 채널부
132: 소스 영역 133: 드레인 영역
140: 게이트 절연막 150: 층간 절연막
155: 보호막 160: 게이트 전극
170: 소스 전극 180: 드레인 전극
711: 제1 전극 712: 발광층
713: 제2 전극 710: 발광소자
OLED: 유기발광 다이오드

Claims (21)

  1. 산화물 반도체층; 및
    상기 산화물 반도체층 상의 게이트 전극;을 포함하고,
    상기 게이트 전극은 상기 산화물 반도체층과 접촉하고,
    상기 산화물 반도체층은,
    상기 게이트 전극과 이격된 소스 영역;
    상기 게이트 전극 및 상기 소스 영역과 이격된 드레인 영역; 및
    상기 게이트 전극과 중첩하는 공핍 영역;을 갖고,
    상기 게이트 전극은 NiOx로 표현되는 니켈 산화물을 포함하며,
    상기 니켈 산화물 중 니켈(Ni) 함량은 95 내지 99.5 중량%인,
    박막 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 전극은 상기 산화물 반도체층이 접촉하여, 상기 산화물 반도체층에 쇼트키 장벽(Schottky barrier)을 형성하는, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 산화물 반도체층은, 5 내지 30nm의 두께를 갖는, 박막 트랜지스터.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 게이트 전극과 상기 소스 영역 사이의 거리 및 상기 게이트 전극과 상기 드레인 영역 사이의 거리는 각각 1㎛ 이상인, 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 게이트 전극과 이격되어 상기 소스 영역과 연결된 소스 전극; 및
    상기 게이트 전극 및 상기 소스 전극과 이격되어 상기 드레인 영역과 연결된 드레인 전극;을 포함하는, 박막 트랜지스터.
  8. 제7항에 있어서,
    상기 산화물 반도체층 및 상기 게이트 전극 상에 배치된 층간 절연막을 더 포함하며,
    상기 소스 전극 및 상기 드레인 전극은 상기 층간 절연막 상에 배치된, 박막 트랜지스터.
  9. 기판;
    상기 기판 상의 화소 구동부; 및
    상기 화소 구동부와 연결된 발광소자;를 포함하며,
    상기 화소 구동부는 제1항 내지 제3항 및 제6항 내지 제8항 중 어느 한 항에 따른 박막 트랜지스터를 포함하는, 표시장치.
  10. 제9항에 있어서,
    상기 박막 트랜지스터는 스위칭 트랜지스터인, 표시장치.
  11. 기판 상에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층의 채널부가 될 영역 상에 제1 포토 레지스트 패턴을 형성하는 단계;
    상기 제1 포토 레지스트 패턴을 마스크로 하여, 상기 산화물 반도체층의 일부를 도체화하여 상기 산화물 반도체층에 소스 영역 및 드레인 영역을 형성하는 단계;
    게이트 전극 형성 위치를 제외한 상기 산화물 반도체층 상에 제2 포토 레지스트 패턴을 형성하는 단계;
    상기 제2 포토 레지스트 패턴으로부터 노출된 산화물 반도체층의 상부 및 상기 제2 포토 레지스트 패턴 상에 제2 도전성 물질을 도포하여 제2 도전성 물질층을 형성하는 단계; 및
    상기 제2 포토 레지스트 패턴을 제거하여 상기 제2 도전성 물질로 이루어진 게이트 전극을 형성하는 단계;
    를 포함하고,
    상기 게이트 전극은 NiOx로 표현되는 니켈 산화물을 포함하며,
    상기 니켈 산화물 중 니켈(Ni) 함량은 95 내지 99.5 중량%인, 박막 트랜지스터의 제조방법.
  12. 제11항에 있어서,
    상게 제1 포토 레지스트 패턴은 상기 게이트 전극 보다 큰 폭을 가지며,
    상기 제1 포토 레지스트이 배치되었던 영역 내에 상기 게이트 전극이 배치되는, 박막 트랜지스터의 제조방법.
  13. 제11항에 있어서,
    상기 제2 도전성 물질층의 두께는 상기 제2 포토 레지스트 패턴의 두께보다 작은, 박막 트랜지스터의 제조방법.
  14. 제11항에 있어서,
    상기 제2 도전성 물질층을 형성하는 단계는, 기화 증착(evaporation deposition)에 의하여 이루어지는, 박막 트랜지스터의 제조방법.
  15. 제11항에 있어서,
    상기 게이트 전극을 형성하는 단계 전에,
    상기 소스 영역, 상기 드레인 영역 및 상기 제1 포토 레지스트 패턴 상에 제1 도전성 물질을 도포하여 제1 도전성 물질층을 형성하는 단계; 및
    상기 제1 포토 레지스트 패턴을 제거하여 상기 제1 도전성 물질로 이루어진 소스 전극 및 드레인 전극을 형성하는 단계;
    를 더 포함하는, 박막 트랜지스터의 제조방법.
  16. 제15항에 있어서,
    상기 제1 도전성 물질층의 두께는 상기 제1 포토 레지스트 패턴의 두께보다 작은, 박막 트랜지스터의 제조방법.
  17. 제11항에 있어서,
    상기 게이트 전극을 형성하는 단계 후,
    상기 제1 포토 레지스트 패턴을 형성하는 단계 및 상기 소스 영역 및 드레인 영역을 형성하는 단계를 실시하는, 박막 트랜지스터의 제조방법.
  18. 제11항에 있어서,
    상기 산화물 반도체층은, 5 내지 30nm의 두께를 갖는, 박막 트랜지스터의 제조방법.
  19. 삭제
  20. 삭제
  21. 산화물 반도체층; 및
    상기 산화물 반도체층 상의 게이트 전극;을 포함하고,
    상기 게이트 전극은 상기 산화물 반도체층과 접촉하고,
    상기 산화물 반도체층은,
    상기 게이트 전극과 이격된 소스 영역;
    상기 게이트 전극 및 상기 소스 영역과 이격된 드레인 영역; 및
    상기 게이트 전극과 중첩하는 공핍 영역;을 갖고,
    상기 게이트 전극은 5.0 eV 이상의 일함수를 갖는 금속을 포함하는, 박막 트랜지스터.
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