KR102585516B1 - 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치 - Google Patents

두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치 Download PDF

Info

Publication number
KR102585516B1
KR102585516B1 KR1020230078413A KR20230078413A KR102585516B1 KR 102585516 B1 KR102585516 B1 KR 102585516B1 KR 1020230078413 A KR1020230078413 A KR 1020230078413A KR 20230078413 A KR20230078413 A KR 20230078413A KR 102585516 B1 KR102585516 B1 KR 102585516B1
Authority
KR
South Korea
Prior art keywords
thin film
film transistor
drain
insulating layer
active layer
Prior art date
Application number
KR1020230078413A
Other languages
English (en)
Other versions
KR20230098106A (ko
Inventor
백주혁
이도형
정찬용
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020230078413A priority Critical patent/KR102585516B1/ko
Publication of KR20230098106A publication Critical patent/KR20230098106A/ko
Application granted granted Critical
Publication of KR102585516B1 publication Critical patent/KR102585516B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78627—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with a significant overlap between the lightly doped drain and the gate electrode, e.g. GOLDD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 일 실시예는, 액티브층 및 액티브 층과 중첩하는 게이트 전극을 가지며, 상기 액티브층은 상기 게이트 전극과 중첩하는 채널부를 포함하며, 상기 채널부는 소스 경계부, 드레인 경계부 및 메인 채널부를 가지며, 상기 드레인 경계부 중 적어도 일부는 상기 메인 채널부보다 작은 두께를 갖는 박막 트랜지스터를 제공한다. 또한, 본 발명의 일 실시예는, 상기 박막 트랜지스터를 포함하는 표시장치를 제공한다.

Description

두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR COMPRISING ACTIVE LAYER HAVING THICKNESS DIFFERENCE AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명은 박막 트랜지스터 및 이러한 박막 트랜지스터를 포함하는 표시장치에 관한 것이다. 보다 구체적으로, 본 발명은, 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이러한 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막되어 제조될 수 있고, 높은 이동도(mobility)를 가지며, 산화물 반도체층에 포함된 산소의 함량에 따라 큰 저항 변화를 가지기 때문에, 원하는 물성이 용이하게 얻어질 수 있다는 장점을 가지고 있다. 또한, 산화물의 특성상, 산화물 반도체층이 투명하기 때문에, 산화물 반도체 박막 트랜지스터를 이용하는 경우 투명 디스플레이를 구현하는 데도 유리하다.
따라서, 산화물 반도체 박막 트랜지스터는 표시장치의 스위칭 소자 또는 구동 소자로 사용될 수 있다. 그런데, 박막 트랜지스터의 구동시, 산화물 반도체층으로 침투한 수소(H) 등의 영향으로 문턱전압에 변화가 생길 수 있다. 문턱전압에 변화가 생기는 경우, 박막 트랜지스터의 구동이 일정하지 않아 박막 트랜지스터의 신뢰성이 저하된다. 또한, 박막 트랜지스터의 문턱전압이 변하는 경우, 이러한 박막 트랜지스터를 사용하는 표시장치의 휘도가 부분적으로 상승하는 등, 표시장치의 표시품질이 저하된다. 따라서, 산화물 반도체층을 활성층으로 사용하는 산화물 반도체 박막 트랜지스터의 문턱전압을 일정하게 유지하는 것이 필요하다.
본 발명의 일 실시예는, 문턱전압의 변화가 방지된 산화물 반도체 박막 트랜지스터를 제공하고자 한다.
본 발명의 다른 일 실시예는, 채널부 중 드레인 경계부의 두께를 감소시켜, 문턱전압의 변화가 방지되도록 한 산화물 반도체 박막 트랜지스터를 제공하고자 한다.
본 발명의 다른 일 실시예는, 절연층 중 채널부의 드레인 경계부와 대응되는 부분의 두께를 감소시켜, 절연층으로부터 액티브층으로 유입되는 수소의 양을 감소시켜, 문턱전압의 변화가 방지되도록 한 산화물 반도체 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 문턱전압의 변화가 방지된 산화물 반도체 박막 트랜지스터를 포함하는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 액티브층, 상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극, 상 액티브층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 액티브층과 연결된 드레인 전극을 포함하며, 상기 액티브 층은 상기 게이트 전극과 중첩하는 채널부를 포함하며, 상기 채널부는 상기 소스 전극과 연결되는 소스 경계부, 상기 드레인 전극과 연결되는 드레인 경계부 및 상기 소스 경계부와 상기 드레인 경계부 사이의 메인 채널부를 포함하며, 상기 드레인 경계부 중 적어도 일부는 상기 메인 채널부보다 작은 두께를 갖는, 박막 트랜지스터를 제공한다.
상기 소스 경계부는 상기 메인 채널부와 동일한 두께를 가질 수 있다.
상기 드레인 경계부 중 적어도 일부는 상기 메인 채널부의 두께 대비 50% 이하의 두께를 갖는다.
상기 액티브층은 버퍼 절연층 상에 배치되며, 상기 절연층 중 상기 드레인 경계부와 중첩하는 영역 중 적어도 일부는 상기 버퍼 절연층 중 상기 메인 채널부와 중첩하는 영역보다 작은 두께를 갖는다.
상기 버퍼 절연층은 제1 절연층 및 상기 제1 절연층 상의 제2 절연층을 포함하며, 상기 제1 절연층 중 상기 드레인 경계부와 중첩하는 영역 중 적어도 일부는 상기 제1 절연층 중 상기 메인 채널부와 중첩하는 영역보다 작은 두께를 가질 수 있다.
상기 제1 절연층은 실리콘 질화물을 포함할 수 있다.
상기 버퍼 절연층은 기판 상에 배치되며, 상기 기판과 상기 버퍼 절연층 사이에 금속 패턴층이 배치될 수 있다.
상기 박막 트랜지스터는, 상기 액티브층과 상기 게이트 전극 사이의 게이트 절연층을 포함하며, 상기 게이트 절연층은 상기 드레인 경계부와 중첩되는 영역에서 상기 드레인 경계부에 대응되는 두께 프로파일을 가질 수 있다.
상기 게이트 전극은 상기 드레인 경계부와 중첩되는 영역에서, 상기 드레인 경계부에 대응되는 두께 프로파일을 가질 수 있다.
상기 액티브층은, 상기 게이트 전극과 중첩하지 않는 상기 제1 도체화부 및 상기 제1 도체화부와 이격되며 상기 게이트 전극과 중첩하지 않는 제2 도체화부를 포함하며, 상기 제1 도체화부는 상기 소스 경계부와 연결되며, 상기 제2 도체화부는 상기 드레인 경계부와 연결되리 수 있다.
상기 제2 도체화부는 상기 메인 채널부보다 작은 두께를 가질 수 있다.
상기 제2 도체화부는 상기 드레인 경계부와 동일한 두께를 가질 수 있다.
상기 액티브층은 절연층 상에 배치되며, 상기 절연층 중 상기 제2 도체화부와 중첩하는 영역 중 적어도 일부는 상기 절연층 중 상기 메인 채널부와 중첩하는 영역보다 작은 두께를 가질 수 있다.
상기 액티브층은, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
본 발명의 다른 일 실시예는, 절연층, 상기 절연층 상의 액티브층, 상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극, 상기 액티브층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 액티브층과 연결된 드레인 전극을 포함하며, 상기 액티브 층은 상기 게이트 전극과 중첩하는 채널부를 포함하며, 상기 채널부는 상기 소스 전극과 연결되는 소스 경계부, 상기 드레인 전극과 연결되는 드레인 경계부 및 상기 소스 경계부와 상기 드레인 경계부 사이의 메인 채널부를 포함하며, 상기 절연층 중 상기 드레인 경계부와 중첩하는 영역 중 적어도 일부는 상기 절연층 중 상기 메인 채널부와 중첩하는 영역보다 작은 두께를 갖는, 박막 트랜지스터를 제공한다.
본 발명의 또 다른 일 실시예는, 기판, 상기 기판 상의 화소 구동부 및 상기 화소 구동부와 연결된 표시 소자를 포함하며, 상기 화소 구동부는 적어도 하나의 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터는 액티브층, 상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극, 상기 액티브층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 액티브층과 연결된 드레인 전극을 포함하며, 상기 액티브 층은 상기 게이트 전극과 중첩하는 채널부를 포함하고, 상기 채널부는 상기 소스 전극과 연결되는 소스 경계부, 상기 드레인 전극과 연결되는 드레인 경계부 및 상기 소스 경계부와 상기 드레인 경계부 사이의 메인 채널부를 포함하며, 상기 드레인 경계부 중 적어도 일부는 상기 메인 채널부보다 작은 두께를 갖는, 표시장치를 제공한다.
상기 표시장치는 상기 기판과 상기 액티브층 사이의 절연층을 더 포함하며, 상기 절연층 중 상기 드레인 경계부와 중첩하는 영역 중 적어도 일부는 상기 절연층 중 상기 채널부와 중첩하는 영역보다 작은 두께를 갖는, 표시장치를 제공한다.
상기 절연층은 제1 절연층 및 상기 제1 절연층 상의 제2 절연층을 포함하며, 상기 제1 절연층 중 상기 드레인 경계부와 중첩하는 영역 중 적어도 일부는 상기 제1 절연층 중 상기 채널부와 중첩하는 영역보다 작은 두께를 가질 수 있다.
본 발명의 일 실시예에 따르면, 액티브층이 두께 단차를 가져, 캐리어의 흐름이 제어됨으로써, 박막 트랜지스터에서의 문턱전압 변화가 방지된다.
본 발명의 다른 일 실시예에 따르면, 절연층 중 액티브층의 드레인 경계부에 대응되는 부분의 두께가 감소되어, 절연층으로부터 액티브층으로 유입되는 수소의 양을 감소된다. 그 결과, 게이트 전극에 고전압이 인가되더라도, 박막 트랜지스터의 문턱전압이 변하는 것이 방지된다.
본 발명의 또 다른 일 실시예에 따른 표시장치는, 문턱전압의 변화가 방지된 산화물 반도체 박막 트랜지스터를 포함함으로써, 불규칙적인 휘도 변화가 방지되어, 우수한 표시 품질을 가질 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 11은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 13은 관련 기술에 따른 박막 트랜지스터에 대한 단면도이다.
도 14a는 액티브층의 각 영역에 대한 단면도이고, 도 14b는 액티브층 각 영역의 캐리어 농도에 대한 그래프이다.
도 15a 및 15b는 산소 결함 및 수소에 의한 캐리어 증가에 대한 개략도이다.
도 16은 드레인 전압에 따른 문턱전압 변화에 대한 그래프이다.
도 17은 드레인 전극에 저전압이 인가될 때, 관련 기술에 따른 박막 트랜지스터의 액티브층에 대한 에너지 밴드 다이어그램이다.
도 18은 드레인 전극에 고전압이 인가될 때, 관련 기술에 따른 박막 트랜지스터의 액티브층에 대한 에너지 밴드 다이어그램이다.
도 19는 본 발명의 일 실시예에 따른 박막 트랜지스터와, 관련 기술에 따른 박막 트랜지스터의 문턱전압 변화에 대한 그래프이다.
도 20은 본 발명의 일 실시예에 따른 박막 트랜지스터의 문턱전압 그래프이다.
도 21은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 22는 도 21의 어느 한 화소에 대한 회로도이다.
도 23은 도 22의 화소에 대한 평면도이다.
도 24는 도 23의 I-I'를 따라 자른 단면도이다.
도 25는 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 26은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, "~ 후에", "~ 에 이어서", "~ 다음에", "~ 전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 액티브층(130), 액티브층(130)과 이격되어 액티브층(130)과 적어도 일부 중첩하는 게이트 전극(140), 액티브층(130)과 연결된 소스 전극(150), 소스 전극(150)과 이격되어 액티브층(130)과 연결된 드레인 전극(160)을 포함한다.
액티브층(130)은 기판(110) 상에 배치된다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다.
기판(110) 상에 버퍼 절연층(120)이 배치된다. 버퍼 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 버퍼 절연층(120)은 액티브층(130)을 보호하며, 기판(110)의 상부를 평탄화할 수 있다. 버퍼 절연층(120)은 본 발명의 일 실시예에 따른 "절연층"에 해당된다.
도 1을 참조하면, 기판(110)과 버퍼 절연층(120) 사이에 금속 패턴층(180)이 배치된다. 금속 패턴층(180)은 차광층 역할을 하여, 액티브층(130)으로 입사되는 외부광을 차단할 수 있다. 또한, 금속 패턴층(180)은 전류, 전원 또는 신호를 전달하는 배선일 수 있다.
액티브층(130)은 산화물 반도체 물질을 포함한다. 예를 들어, 액티브층(130)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, GO(GaO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 액티브층(130)이 만들어질 수도 있다. 액티브층(130)의 구체적인 구성은 후술된다.
액티브층(130) 상에 게이트 절연층(190)이 배치된다. 게이트 절연층(190)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있고, 금속 산화몰 또는 금속 질화물을 포함할 수도 있다. 게이트 절연층(190)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
게이트 절연층(190)은 액티브층(130)과 중첩한다. 게이트 절연층(190)은 본 발명의 일 실시예에 따른 "절연층"에 해당된다.
게이트 전극(140)은 게이트 절연층(190) 상에 배치된다. 게이트 전극(140)은 액티브층(130)과 절연되어, 액티브층(130)과 적어도 일부 중첩한다.
게이트 전극(140)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(140)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 전극(140) 상에 층간 절연층(171)이 배치된다. 층간 절연층(171)은 절연 물질로 이루어진 절연층이다. 구체적으로, 층간 절연층(171)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
층간 절연층(171) 상에 소스 전극(150) 및 드레인 전극(160)이 배치된다. 소스 전극(150)과 드레인 전극(160)은 서로 이격되어 각각 액티브층(130)과 연결된다. 소스 전극(150)과 드레인 전극(160)은 층간 절연층(171)에 형성된 콘택홀을 통하여 각각 액티브층(130)과 연결된다.
소스 전극(150) 및 드레인 전극(160)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(150) 및 드레인 전극(160)은 각각 금속 또는 금속의 합금으로 된 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
이하, 액티브층(130)을 보다 상세히 설명한다.
도 1을 참조하면, 액티브층(130)은 게이트 전극(140)과 중첩하는 채널부(CN)를 포함한다. 또한, 액티브층(130)은 게이트 전극(140)과 중첩하지 않으며, 도체화된 제1 도체화부(134) 및 제2 도체화부(135)를 포함한다.
제1 도체화부(134) 및 제2 도체화부(135)는 채널부(CN)를 제외한 액티브층(130)의 도체화에 의해 형성될 수 있다. 예를 들어, 게이트 전극(140)을 마스크로 사용하는 플라즈마 처리 또는 수소 처리에 의하여, 액티브층(130) 중 게이트 전극(140)과 중첩하지 않는 영역이 도체화되어 제1 도체화부(134) 및 제2 도체화부(135)가 되고, 게이트 전극(140)과 중첩하는 영역은 도체화되지 않고 채널부(CN)가 된다.
그런데, 도체화 과정에서, 게이트 전극(140)과 중첩하는 채널부(CN) 중 제1 도체화부(134) 또는 제2 도체화부(135)와 인접한 영역이 부분적으로 도체화될 수 있다. 이와 같이, 채널부(CN) 중 제1 도체화부(134) 또는 제2 도체화부(135)와 인접하며, 부분적으로 도체화된 영역을 경계부라고 한다. 본 발명의 일 실시예에 따르면, 소스 전극(150) 쪽의 제1 도체화부(134)와 인접하며 부분적으로 도체화된 영역을 소스 경계부(132)라 하고, 드레인 전극(160) 쪽의 제2 도체화부(135)와 인접하며 부분적으로 도체화된 영역을 드레인 경계부(133)라 한다.
소스 경계부(132) 및 드레인 경계부(133)는 채널부(CN)보다 높은 캐리어 농도를 가지며, 제1 도체화부(134) 및 제2 도체화부(135) 비슷한 수준의 페르미 레벨을 가질 수 있다. 전계 효과 트랜지스터(field effect transistor) 분야에서는, 소스 경계부(132) 및 드레인 경계부(133)를 "ΔL 영역"이라고도 한다(도 14a 및 도 14b 참조).
소스 경계부(132) 및 드레인 경계부(133)는 각각 메인 채널부(131) 두께의 10배 내지 100배에 해당되는 길이를 가질 수 있다. 소스 경계부(132) 및 드레인 경계부(133)의 길이는 각각 채널부(CN)의 가장자리로부터 채널부(CN)의 안쪽을 향하는 거리로 정의될 수 있다. 예를 들어, 소스 경계부(132) 및 드레인 경계부(133)는 각각 메인 채널부(131) 두께의 30배 내지 70배에 해당되는 길이를 가질 수 있다.
도 1을 참조하면, 채널부(CN)는, 소스 전극(150)과 연결되는 소스 경계부(132), 드레인 전극(160)과 연결되는 드레인 경계부(133) 및 소스 경계부(132)와 드레인 경계부(133) 사이의 메인 채널부(131)를 포함한다.
액티브층(130)의 채널은 채널부(CN)에 형성된다. 특히, 메인 채널부(131)가 실질적으로 메인 채널 역할을 한다. 따라서, 메인 채널부(131)를 유효 채널 영역이라고도 한다.
소스 경계부(132)는 소스 전극(150)과 직접 연결될 수도 있고, 제1 도체화부(134)를 통하여 소스 전극(150)과 연결될 수도 있다. 도 1을 참조하면, 소스 경계부(132)는 제1 도체화부(134)를 통하여 소스 전극(150)과 연결된다.
드레인 경계부(133)는 드레인 전극(160)과 직접 연결될 수도 있고, 제2 도체화부(135)를 통하여 드레인 전극(160)과 연결될 수도 있다. 도 1을 참조하면, 드레인 경계부(133)는 제2 도체화부(135)를 통하여 드레인 전극(160)과 연결된다.
본 발명의 일 실시예에 따르면, 드레인 경계부(133) 중 적어도 일부는 메인 채널부(131)보다 작은 두께를 갖는다.
본 발명의 일 실시예에 따른 액티브층(130)은 산화물 반도체 물질을 포함하는 산화물 반도체층이다. 산화물 반도체 물질로 이루어진 액티브층(130)을 포함하는 박막 트랜지스터(100)의 구동시 드레인 전극(160)에 인가되는 전압이 소스 전극(150)에 인가되는 전압보다 높다.
산화물 반도체 물질로 이루어진 액티브층(130)에 있어서, 제1 및 제2 도체화부(134, 135)와 유효 채널 영역인 메인 채널부(131) 사이의 경계에는 절연층 등으로부터 유입된 수소(H)가 포함되어 있다. 구체적으로, 소스 경계부(132)와 드레인 경계부(133)에는 메인 채널부(131)보다 높은 농도의 수소가 포함되어 있으며, 산소 결핍(Vo)이 존재한다. 이 경우, 게이트 전극(140)과 드레인 전극(160) 사이에 고전압이 인가되는 경우, 액티브층(140) 중 고전압이 인가된 드레인 전극(160)과 인접하는 영역에서 수소(H)가 이온화되어 캐리어의 농도가 증가한다. 그 결과, 문턱전압 강하가 발생될 수 있다. 문턱전압 강하가 발생되는 경우, 문턱전압은 음(-)의 방향으로 이동한다.
이러한 문턱전압 변화가 발생되는 경우, 박막 트랜지스터(100)의 구동 안정성 및 스위칭 안정성이 저하된다. 이러한 문턱 전압 변화를 방지하기 위해, 본 발명의 일 실시예에 따르면, 드레인 경계부(133) 중 적어도 일부는 메인 채널부(131)보다 작은 두께를 가지도록 설계된다. 그 결과, 게이트 전극(140)과 드레인 전극(160) 사이에 고전압이 인가되더라도, 드레인 경계부(133)를 통한 캐리어의 과도한 흐름이 억제되어, 박막 트랜지스터(100)의 문턱전압은 음(-)의 방향으로 이동되는 것이 방지된다.
본 발명의 일 실시예에 따르면, 드레인 경계부(133) 중 일부의 두께만이 메인 채널부(131)의 두께보다 작을 수도 있고, 드레인 경계부(133) 전체의 두께가 메인 채널부(131)의 두께보다 작을 수도 있다. 이와 같이, 본 발명의 일 실시예에 따르면, 액티브층(130)은 두께 차를 갖는다.
본 발명의 일 실시예에 따르면, 소스 경계부(132)의 두께는 감소되지 않는다, 구체적으로, 소스 경계부(132)는 메인 채널부(131)와 동일한 두께를 갖는다.
본 발명의 일 실시예에 따르면, 드레인 경계부(133) 중 적어도 일부는 메인 채널부(131)의 두께의 50% 이하의 두께를 갖는다. 드레인 경계부(133) 중 얇은 두께를 갖는 부분은 캐리어의 과도한 흐름을 억제하는 역할을 하는데, 이 부분의 두께가 메인 채널부(131) 두께의 50%를 초과하는 경우, 캐리어 흐름 억제 효과 저하될 수 있다. 따라서, 드레인 경계부(133) 중 적어도 일부는 메인 채널부(131)의 두께의 50% 이하의 두께를 가지도록 설계된다.
한편, 드레인 경계부(133) 중 적어도 일부의 두께가 과도하게 얇은 경우, 드레인 경계부(133)의 막 안정성이 저하될 수 있고, 액티브층(130)의 전기적 특성이 저하될 수 있다. 따라서, 드레인 경계부(133) 중 얇은 두께를 갖는 부분은 메인 채널부(131)의 두께의 20% 이상의 두께를 가질 수 있다. 보다 구체적으로, 막 안정성을 고려할 때, 드레인 경계부(133) 중 얇은 두께를 갖는 부분은 메인 채널부(131)의 두께의 30% 이상의 두께를 가질 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면, 드레인 경계부(133) 중 적어도 일부는 메인 채널부(131)의 두께의 20% 내지 50% 이하의 두께를 가질 수 있으며, 보다 구체적으로 30% 내지 50%의 두께를 가질 수 있다.
액티브층(130)을 형성을 위한 패터닝 과정에서 드레인 경계부(133) 중 적어도 일부가 액티브층(130)의 다른 부분보다 작은 두께를 가지도록 드레인 경계부(133) 중 적어도 일부를 식각함으로써, 드레인 경계부(133) 중 적어도 일부는 메인 채널부(131)보다 작은 두께를 가지도록 할 수 있다.
예를 들어, 포토 레지스트를 이용하는 식각에 의하여 액티브층(130)을 패터닝하는 단계에서, 하프톤 마스크를 이용하는 선택적 노광에 의하여 드레인 경계부(133) 상에 소정의 두께를 갖는 포토 레지스트 패턴을 형성함으로써, 메인 채널부(131)보다 작은 두께를 갖는 드레인 경계부(133)를 형성할 수 있다.
도 1을 참조하면, 액티브층(130)과 게이트 전극(140) 사이에 배치된 게이트 절연층(190)은, 드레인 경계부(133)와 중첩되는 영역에서 드레인 경계부(133)와 동일한 두께 프로파일을 갖는다. 구체적으로, 액티브층(130)은 드레인 경계부(133)에서 오목부를 가지며, 게이트 절연층(190) 역시 드레인 경계부(133) 상에서 오목한 형상을 갖는다. 본 발명의 일 실시예에 따르면, 두께 프로파일은, 단면을 기준으로 각 층이 가지는 굴곡 패턴을 의미한다.
도 1을 참조하면, 액티브층(130)은 게이트 전극(140)과 중첩하지 않는 제1 도체화부(134) 및 제1 도체화부(134)와 이격되며 게이트 전극(140)과 중첩하지 않는 제2 도체화부(135)를 포함한다.
제1 도체화부(134)는 소스 경계부(132)와 연결된다. 그에 따라, 소스 경계부(132)는 제1 도체화부(134)를 통하여 소스 전극(150)과 연결된다.
제2 도체화부(135)는 드레인 경계부(133)와 연결된다. 그에 따라. 드레인 경계부(133)는 제2 도체화부(135)를 통하여 드레인 전극(160)과 연결된다.
제1 도체화부(134) 및 제2 도체화부(135)는 액티브층(130)의 선택적 도체화에 의해 형성될 수 있다. 도체화를 위해, 제1 도체화부(134) 및 제2 도체화부(135) 영역이 플라즈마 처리 또는 수소 처리될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 공지의 다른 방법에 의해 제1 도체화부(134) 및 제2 도체화부(135)가 도체화될 수도 있다.
본 발명의 일 실시예에 따르면, 제1 도체화부(134)는 소스 전극(150)에 연결되고, 제2 도체화부(135)는 드레인 전극(160)과 연결된다. 제1 도체화부(134) 및 제2 도체화부(135)를 통해 액티브층(130)은 소스 전극(150) 및 드레인 전극(160)과 각각 전기적으로 접촉할 수 있다.
본 발명의 일 실시예에 따르면, 제1 도체화부(134)를 소스 영역이라고 하고, 제2 도체화부(135)를 드레인 영역이라 할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 도체화부(134)가 드레인 영역이 되고, 제2 도체화부(135)가 소스 영역이 될 수도 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다
따라서, 본 발명의 일 실시예에 따르면, 제1 도체화부(134)가 소스 전극이 될 수 있고, 제2 도체화부(135)가 드레인 전극이 될 수 있다. 또한, 제1 도체화부(134)가 드레인 전극이 될 수 있고, 제2 도체화부(135)가 소스 전극이 될 수도 있다.
이하, 도 2를 참조하여, 본 발명의 다른 일 실시예를 설명한다. 중복 설명을 피하기 위해, 이미 설명된 구성요소에 대한 설명은 생략된다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다.
도 2를 참조하면, 제2 도체화부(135)는 메인 채널부(131)보다 작은 두께를 갖는다. 또한, 제2 도체화부(135)는 드레인 경계부(133)와 동일한 두께를 갖는다.
구체적으로, 도 2의 박막 트랜지스터(200)는, 도 1의 박막 트랜지스터(100)와 비교하여, 메인 채널부(131)보다 작은 두께를 갖는 제2 도체화부(135)를 포함한다.
본 발명의 일 실시예에 따르면, 액티브층(130)을 구성하는 메인 채널부(131), 소스 경계부(132), 드레인 경계부(133), 제1 도체화부(134) 및 제2 도체화부(135)는 일체로 형성된다. 예를 들어, 포토 레지스트를 이용하는 식각에 의하여 액티브층(130)을 패터닝하는 단계에서, 하프톤 마스크를 이용하는 선택적 노광에 의하여 드레인 경계부(133) 및 제2 도체화부(135) 상에 소정의 두께를 갖는 포토 레지스트 패턴을 형성함으로써, 메인 채널부(131)보다 작은 두께를 갖는 드레인 경계부(133) 및 제2 도체화부(135)를 동시에 형성할 수 있다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다.
도 3을 참조하면, 액티브층(130)은 절연층인 버퍼 절연층(120) 상에 배치되며, 버퍼 절연층(120) 중 드레인 경계부(133)와 중첩하는 영역 중 적어도 일부는 버퍼 절연층(120) 중 메인 채널부(131)와 중첩하는 영역보다 작은 두께를 갖는다.
버퍼 절연층(120)을 형성하는 과정 또는 버퍼 절연층(120) 형성 후, 드레인 경계부(133)가 형성될 부분의 버퍼 절연층(120) 중 일부를 제거함으로써, 버퍼 절연층(120) 중 드레인 경계부(133)와 중첩하는 영역이 메인 채널부(131)와 중첩하는 영역보다 작은 두께를 가지도록 할 수 있다.
버퍼 절연층(120)과 같은 절연층은 일반적으로 수소(H)를 포함하고 있다. 절연층에 포함된 수소(H)는 액티브층(130)으로 이동하여 액티브층(130)의 수소 농도를 증가시킬 수 있다. 그 결과, 게이트 전극(140)과 드레인 전극(160) 사이에 고전압이 인가되는 경우, 드레인 전극(160)과 인접한 드레인 경계부(133)에서 수소(H)가 이온화되어 캐리어의 농도가 증가하여, 문턱전압 강하가 발생될 수 있다.
이를 방지하기 위해, 버퍼 절연층(120) 중 드레인 경계부(133)와 중첩하는 영역의 두께를 감소시킴으로써, 버퍼 절연층(120)으로부터 액티브층(130)의 드레인 경계부(133)로 이동하는 수소(H)의 양을 감소시킬 수 있다. 그 결과, 게이트 전극(140)과 드레인 전극(160) 사이에 고전압이 인가되더라도, 문턱전압 강하가 발생하지 않도록 할 수 있다.
본 발명의 일 실시예에 따르면, 버퍼 절연층(120) 중 두께가 감소된 영역인 드레인 경계부(133)와 중첩하는 영역은 메인 채널부(131)와 중첩하는 영역의 두께 대비 75% 이하의 두께를 가질 수 있다. 버퍼 절연층(120) 중 두께가 감소된 영역의 두께가 메인 채널부(131)와 중첩하는 영역의 두께의 75%를 초과하는 경우, 드레인 경계부(133)로 이동하는 수소(H)의 양을 감소시키는 효과가 미약하거나 거의 나타나지 않을 수 있다. 따라서, 버퍼 절연층(120) 중 드레인 경계부(133)와 중첩하는 영역은 메인 채널부(131)와 중첩하는 영역의 두께 대비 75% 이하의 두께를 가지도록 설계된다.
버퍼 절연층(120) 중 두께가 감소된 영역의 두께가 메인 채널부(131)와 중첩하는 영역의 두께의 30% 미만인 경우, 절연층의 막 안정성이 저하될 수 있고, 절연층의 절연성이 저하될 수 있다. 따라서, 버퍼 절연층(120) 중 두께가 감소된 영역의 두께는 메인 채널부(131)와 중첩하는 영역의 두께의 30% 이상이 되도록 설계된다.
예를 들어, 버퍼 절연층(120) 중 두께가 감소된 영역은 메인 채널부(131)와 중첩하는 영역의 두께 대비 30 내지 75%의 두께를 가질 수 있으며, 보다 구체적으로, 30 내지 60%의 두께를 가질 수 있다.
또한, 도 3을 참조하면, 게이트 전극(140)은 드레인 경계부(133)와 중첩되는 영역에서 드레인 경계부(133)와 동일한 두께 프로파일을 가질 수 있다. 구체적으로, 액티브층(130)은 드레인 경계부(133)에서 오목부를 가지며, 게이트 전극(140) 역시 드레인 경계부(133) 상에서 오목한 형상을 갖는다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다.
도 4를 참조하면, 액티브층(130)은 절연층인 버퍼 절연층(120) 상에 배치되며, 버퍼 절연층(120) 중 제2 도체화부(135)와 중첩하는 영역 중 적어도 일부는 버퍼 절연층(120) 중 메인 채널부(131)와 중첩하는 영역보다 작은 두께를 갖는다.
예를 들어, 드레인 경계부(133) 및 제2 도체화부(135)의 하부에서, 버퍼 절연층(120)은 다른 부분보다 얇은 두께를 갖는다.
버퍼 절연층(120) 중 드레인 경계부(133) 및 제2 도체화부(135)와 중첩하는 영역의 두께를 감소시킴으로써, 버퍼 절연층(120)으로부터 액티브층(130)의 드레인 경계부(133)로 이동하는 수소(H)의 양을 감소시킬 수 있다. 그 결과, 게이트 전극(140)과 드레인 전극(160) 사이에 고전압이 인가되더라도, 문턱전압 강하가 발생하지 않게 된다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 단면도이다.
본 발명의 또 다른 일 실시예에 따르면, 버퍼 절연층(120)은 2층의 절연층을 포함한다. 구체적으로, 버퍼 절연층(120)은 제1 절연층(121) 및 제1 절연층(121) 상의 제2 절연층(122)을 포함한다. 제1 절연층(121)은 실리콘 질화물(SiNx)을 포함하고, 제2 절연층(122)은 실리콘 산화물(SiOx)를 포함할 수 있다.
도 5를 참조하면, 제1 절연층(121) 중 드레인 경계부(133)와 중첩하는 영역 중 적어도 일부는 제1 절연층(121) 중 메인 채널부(131)와 중첩하는 영역보다 작은 두께를 갖는다.
버퍼 절연층(120)은 금속 패턴층(180)과 액티브층(130)을 절연하는 절연층 역할을 한다. 금속 패턴층(180)이 도전 배선으로 사용되는 경우, 구리(Cu)에 의해 금속 패턴층(180)이 만들어질 수 있다. 이 경우, 구리 이온의 이동(copper ion migration)에 의해 구리 침착이 생기는 것을 방지하기 위해, 금속 패턴층(180)과 접촉하는 제1 절연층(121)은 실리콘 질화물(SiNx)로 만들어지고, 그 위에 실리콘 산화물(SiOx)로 이루어진 제2 절연층(122)이 배치될 수 있다.
실리콘 질화물(SiNx)은 구리 이온의 이동(copper ion migration)을 방지할 수 있지만 많은 양의 수소(H)를 포함한다. 실리콘 질화물(SiNx)에 포함된 수소는 액티브층(130)으로 이동하여 액티브층(130)의 수소 농도를 증가시킬 수 있다. 특히, 실리콘 질화물(SiNx)에 포함된 수소가 드레인 경계부(133)로 이동하여 드레인 경계부(133)의 수소 농도가 증가하는 경우, 문턱전압의 변화가 발생될 수 있다.
이를 방지하기 위해, 본 발명의 일 실시예예 다르면, 제1 절연층(121) 중 드레인 경계부(133)와 중첩하는 영역 중 적어도 일부는 제1 절연층(121) 중 메인 채널부(131)와 중첩하는 영역보다 작은 두께를 가지도록 한다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(600)의 단면도이다.
도 6을 참조하면, 버퍼 절연층(120)은 제1 절연층(121) 및 제1 절연층(121) 상의 제2 절연층(122)을 포함하며, 제1 절연층(121) 중 드레인 경계부(133) 및 제2 도체화부(135)와 중첩하는 영역은 제1 절연층(121) 중 메인 채널부(131)와 중첩하는 영역보다 작은 두께를 갖는다.
제1 절연층(121) 중 드레인 경계부(133) 및 제2 도체화부(135)와 중첩하는 영역이 메인 채널부(131)와 중첩하는 영역보다 작은 두께를 가짐으로써, 제1 절연층(121)으로부터 액티브층(130)의 드레인 경계부(133)로 이동하는 수소(H)의 양을 감소시킬 수 있다. 그 결과, 게이트 전극(140)과 드레인 전극(160) 사이에 고전압이 인가되더라도, 문턱전압 강하가 발생되는 것을 방지할 수 있다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(700)의 단면도이다.
도 7을 참조하면, 액티브층(130)은, 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함한다. 제1 산화물 반도체층(130a)은 제2 산화물 반도체층(130b)을 지지하는 지지층 역할을 하고, 제2 산화물 반도체층(130b)은 채널층 역할을 한다. 액티브층(130)의 채널은 주로 제2 산화물 반도체층(130b)에 형성된다.
지지층 역할을 하는 제1 산화물 반도체층(130a)은 우수한 막 안정성 및 기계적 특성을 갖는다. 막 안정성을 위해 제1 산화물 반도체층(130a)은 갈륨(Ga)를 포함할 수 있다. 갈륨(Ga)은 산소와 안정적인 결합을 형성하며, 갈륨 산화물은 우수한 막 안정성을 갖는다.
제1 산화물 반도체층(130a)은, 예를 들어, IGZO (InGaZnO)계, IGO(InGaO)계, IGTO(InGaSnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
제2 산화물 반도체층(130b)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, ITZO (InSnZnO)계 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 산화물 반도체층(130b)이 만들어질 수도 있다.
도 7을 참조하면, 액티브층(130)의 드레인 경계부(133) 중 적어도 일부는 메인 채널부(131)보다 작은 두께를 갖는다. 예를 들어, 드레인 경계부(133)의 제2 산화물 반도체층(130b)이 부분적으로 또는 전체적으로 제거됨으로써, 드레인 경계부(133) 중 적어도 일부가 메인 채널부(131)보다 작은 두께를 가질 수 있다.
드레인 경계부(133)에 위치하는 제2 산화물 반도체층(130b)이 부분적으로 또는 전체적으로 제거되는 경우, 게이트 전극(140)과 드레인 전극(160) 사이에 고전압이 인가되더라도, 드레인 경계부(133)를 통한 캐리어의 과도한 흐름이 억제되어, 박막 트랜지스터(100)의 문턱전압은 음(-)의 방향으로 이동되는 것이 방지된다.
본 발명의 또 다른 일 실시예에 따르면, 포토 레지스트를 이용하는 식각에 의하여 액티브층(130)을 패터닝하는 단계에서, 하프톤 마스크를 이용함으로써, 드레인 경계부(133)의 제2 산화물 반도체층(130b)이 부분적으로 제거되도록 할 수 있다.
또한, 도 7을 참조하면, 버퍼 절연층(120)은 제1 절연층(121) 및 제1 절연층(121) 상의 제2 절연층(122)을 포함하며, 제1 절연층(121) 중 드레인 경계부(133)와 중첩하는 영역 중 적어도 일부는 제1 절연층(121) 중 메인 채널부(131)와 중첩하는 영역보다 작은 두께를 갖는다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(800)의 단면도이다.
도 8을 참조하면, 액티브층(130)은 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함한다. 제1 산화물 반도체층(130a)은 제2 산화물 반도체층(130b)을 지지하는 지지층 역할을 하고, 제2 산화물 반도체층(130b)은 채널층 역할을 한다.
또한, 액티브층(130)의 드레인 경계부(133) 및 제2 도체화부(135)는 메인 채널부(131)보다 작은 두께를 갖는다. 구체적으로, 드레인 경계부(133) 및 제2 도체화부(135)의 제2 산화물 반도체층(130b)이 제거됨으로써, 드레인 경계부(133) 및 제2 도체화부(135)가 메인 채널부(131)보다 작은 두께를 가질 수 있다.
도 8의 버퍼 절연층(120)은 제1 절연층(121) 및 제1 절연층(121) 상의 제2 절연층(122)을 포함하며, 제1 절연층(121) 중 드레인 경계부(133) 및 제2 도체화부(135)와 중첩하는 영역은 제1 절연층(121) 중 메인 채널부(131)와 중첩하는 영역보다 작은 두께를 갖는다.
도 9는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(900)의 단면도이다.
도 9의 박막 트랜지스터(900)는 액티브층(130), 액티브층(130)과 이격되어 액티브층(130)과 적어도 일부 중첩하는 게이트 전극(140), 액티브층(130)과 연결된 소스 전극(150), 소스 전극(150)과 이격되어 액티브층(130)과 연결된 드레인 전극(160)을 포함한다.
구체적으로, 도 9 박막 트랜지스터(300)는 기판(110) 상의 게이트 전극(140), 게이트 전극(140) 상의 게이트 절연층(190), 게이트 절연층(190)의 액티브층(130), 액티브층(130)과 연결된 소스 전극(150) 및 소스 전극(150)과 이격되어 액티브층(130)과 연결된 드레인 전극(160)을 포함한다. 게이트 절연층(190)은 "절연층"에 해당된다.
도 9에 도시된 바와 같이, 게이트 전극(140)이 액티브층(130)의 아래에 배치된 구조를 바텀 게이트(bottom gate) 구조라고도 한다.
도 9를 참조하면, 액티브층(130)은 채널부(CN)를 포함하며, 채널부(CN)는 소스 전극(150)과 연결되는 소스 경계부(132), 드레인 전극(160)과 연결되는 드레인 경계부(133) 및 소스 경계부(132)와 드레인 경계부(133) 사이의 메인 채널부(131)를 포함한다. 드레인 경계부(133) 중 적어도 일부는 메인 채널부(131)보다 작은 두께를 갖는다.
구체적으로, 액티브층(130)은 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함한다. 제1 산화물 반도체층(130a)은 채널층 역할을 하고, 제2 산화물 반도체층(130b)은 지지층 역할을 한다. 도 9를 참조하면, 드레인 경계부(133)의 제2 산화물 반도체층(130b)이 제거됨으로써, 드레인 경계부(133)가 메인 채널부(131)보다 작은 두께를 가질 수 있다.
도 10은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(1000)의 단면도이다.
도 10의 박막 트랜지스터(1000)는, 도 9의 박막 트랜지스터(900)와 비교하여, 적층 구조의 게이트 절연층(190)을 갖는다. 구체적으로, 도 10의 게이트 절연층(190)은 제1 절연층(191) 및 제1 절연층(191) 상의 제2 절연층(192)을 포함한다.
게이트 절연층(190)은 "절연층"에 해당된다. 게이트 절연층(190)의 제1 절연층(191) 중 드레인 경계부(133)와 중첩하는 영역은 제1 절연층(191) 중 메인 채널부(131)와 중첩하는 영역보다 작은 두께를 갖는다.
도 11은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(1100)의 단면도이다.
도 11의 박막 트랜지스터(1100)는 도 9의 박막 트랜지스터(900)와 비교하여, 액티브층(130) 상에 배치된 에치 스토퍼(185)를 더 포함한다. 에치 스토퍼(185)는 절연 물질로 만들어질 수 있다. 에치 스토퍼(185)는 액티브층(130)의 채널 영역을 보호할 수 있다.
도 12는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(1200)의 단면도이다.
도 12의 박막 트랜지스터(1200)는 도 10의 박막 트랜지스터(1000)와 비교하여, 액티브층(130) 상에 배치된 에치 스토퍼(185)를 더 포함한다. 에치 스토퍼(185)는 절연 물질로 만들어질 수 있다. 에치 스토퍼(185)는 액티브층(130)의 채널 영역을 보호할 수 있다.
도 13은 관련 기술에 따른 박막 트랜지스터(10)에 대한 단면도이다.
관련 기술에 따른 박막 트랜지스터(10)는, 기판(110) 상의 금속 패턴층(180), 금속 패턴층(180) 상의 버퍼 절연층(120), 버퍼 절연층(120) 상의 액티브층(130), 액티브층(130) 상의 게이트 절연층(190), 게이트 절연층(190) 상의 게이트 전극(140), 게이트 전극(140) 상의 층간 절연층(171), 층간 절연층(171) 상의 소스 전극(150) 및 드레인 전극(160)을 포함한다.
액티브층(130)은 게이트 전극(140)과 중첩하는 채널부(CN), 및 게이트 전극(140)과 중첩하지 않는 제1 도체화부(134) 및 제2 도체화부(135)를 포함한다. 채널부(CN)는, 소스 전극(150)과 연결되는 소스 경계부(132), 드레인 전극(160)과 연결되는 드레인 경계부(133) 및 소스 경계부(132)와 드레인 경계부(133) 사이의 메인 채널부(131)를 포함한다.
관련 기술에 따른 박막 트랜지스터(10)에 있어서, 액티브층(130)을 구성하는 메인 채널부(131), 소스 경계부(132), 드레인 경계부(133), 제1 도체화부(134) 및 제2 도체화부(135)는 일체로 형성되며, 동일한 두께를 갖는다.
도 14a는 액티브층(130)의 각 영역에 대한 단면도이고, 도 14b는 액티브층(130) 각 영역의 캐리어 농도에 대한 그래프이다.
일반적으로, 액티브층(130)의 채널은 채널부(CN)에 형성된다. 그런데, 제1 및 제2 도체화부(134, 135)의 도체화 과정에서 제1 및 제2 도체화부(134, 135)와 인접한 채널부(CN)의 일부 영역의 캐리어 농도가 증가하여 도전성이 증가하기 때문에, 유효 채널 길이(Leff)는 채널부(CN)의 길이(Lideal)보다 작다.
본 발명의 일 실시예에 따르면, 제1 및 제2 도체화부(134, 135)의 도체화 과정에서 캐리어 농도가 증가된 제1 및 제2 도체화부(134, 135)와 인접한 채널부(CN)의 일부 영역을 각각 소스 경계부(132) 및 드레인 경계부(133)라 한다.
도 14a를 참조하면, 액티브층(130)의 채널부(CN)의 길이는 "Lideal"로 표시되고, 제1 도체화부(134)의 길이는 "LS"로 표시되고, 제2 도체화부(135)의 길이는 "LD"로 표시된다.
제1 및 제2 도체화부(134, 135)의 도체화 과정에서 채널부(CN)의 가장자리의 도전성이 증가한다. 도 14a에서, 채널부(CN) 중 도전성이 증가된 부분인 소스 경계부(132) 및 드레인 경계부(133)의 길이를 각각 도체화 침투 길이(ΔLS, ΔLD)라고 한다. 또한, 채널부(CN) 중 유효하게 채널 역할을 할 수 있는 부분의 길이를 유효 채널 길이(Leff)라고 한다. 도체화 침투 길이(ΔLS, ΔLD)가 커지면 유효 채널 길이(Leff)가 작아진다.
도 14b는 산화물 반도체로 이루어진 액티브층(130)의 캐리어 농도에 대한 그래프이다. 도 14b의 가로축은, 도 14a에 도시된 액티브층(130)의 왼쪽(Ls) 끝에서부터 측정된 거리에 대응된다.
일반적으로, 제1 및 제2 도체화부(134, 135)를 도체화하기 위한 플라즈마 처리 또는 수소 처리는 제1 및 제2 도체화부(134, 135)의 표면에서 이루어지며, 이 때 소스 경계부(132) 및 드레인 경계부(133)도 부분적으로 도체화된다.
그 결과, 메인 채널부(131)의 캐리어 농도가 낮고, 제1 도체화부(134) 및 제2 도체화부(135)의 캐리어 농도가 높다. 또한, 메인 채널부(131)와 제1 도체화부(134) 사이에 위하는 소스 경계부(132) 및 메인 채널부(131)와 제2 도체화부(135) 사이에 위하는 드레인 경계부(133)는 캐리어 농도의 구배를 가진다.
박막 트랜지스터가 스위칭 기능을 하기 위해, 유효 채널 길이(Leff)가 확보되어야 한다. 유효 채널 길이(Leff)는 2㎛ 이상 확보되어야 쇼트 채털(short channel)에 의한 박막 트랜지스터의 열화가 방지된다. 따라서, 본 발명의 일 실시예에 따르면, 메인 채널부(131)는 2㎛ 이상의 길이를 갖는다. 보다 구체적으로, 메인 채널부(131)는42㎛ 이상의 길이를 갖는다.
도 15a 및 15b는 산소 결함 및 수소에 의한 캐리어 증가에 대한 개략도이다.
산화물 반도체층이 도체화되는 경우, 산화물 반도체층의 산소 결함이 증가하고, 수소(H) 농도가 증가한다.
예를 들어, 제1 도체화부(134) 및 제2 도체화부(135)의 도체화 과정에서 부분적으로 도체화된 소스 경계부(132) 및 드레인 경계부(133)는 중싱부(131)보다 높은 비율의 산소 결함 및 중싱부(131)보다 높은 수소(H) 농도를 갖는다.
도 15a 및 15b를 참조하면, 인듐(In), 갈륨(Ga) 및 아연(Zn)과 같은 금속(M) 및 산소(O)를 포함하는 소스 경계부(132) 및 드레인 경계부(133)는 산소 결핍(oxygen vacancy)(VO)을 가지며, 산소(O)와 결합된 수소(H)를 가진다.
도 16은 드레인 전압에 따른 문턱전압 변화에 대한 그래프이다.
보다 구체적으로, 도 16은 관련 기술에 따른 박막 트랜지스터(10)에 대하여, NBTIS(Negative Bias Temperature Illuminance Stress) 조건에서 측정된 문턱전압 변화(ΔVth)를 나타낸다. 60℃의 온도에서 4500 nit의 광이 관련 기술에 따른 박막 트랜지스터(10)에 조사되고, 게이트 전극에 -3V의 전압이 인가된 상태에서, OV, 20V 및 40V의 드레인 전압(Vd)이 인가될 때, 시간에 따른 문턱전압 변화(ΔVth)가 측정되었다.
도 16을 참조하면, 0V의 드레인 전압(Vd)이 인가되는 경우, 문턱전압이 완만하게 감소되지만, 20V 및 40V의 드레인 전압(Vd)이 인가되는 경우, 문턱전압이 크게 감소된다. 이와 같이, 관련 기술에 따른 박막 트랜지스터(10)의 드레인 전극(160)에 고전압이 인가되는 경우, 또는 드레인 전극과 게이트 전극 사이의 전압 차가 커지는 경우, 문턱전압 변화(ΔVth)가 매우 크다는 것을 확인할 수 있다.
이와 같이, 관련 기술에 따른 박막 트랜지스터(10)는 드레인 전극(160)에 기인한 전기적 특성 변화를 갖는다.
도 17은 드레인 전극에 저전압(O V)이 인가될 때, 관련 기술에 따른 박막 트랜지스터(10)의 액티브층(130)에 대한 에너지 밴드 다이어그램이다. 도 17을 참조하면, 드레인 전극에 전압이 인가되기 전(before stress)과 비교하여, 드레인 전극에 저전압(O V)이 인가되는 경우(after stress), 전도대(conduction band)(CB)와 가전자대(valence band)(VB)의 에너지 레벨이 일정하게 낮아지는 것을 확인할 수 있다.
도 18은 드레인 전극에 고전압(4O V)이 인가될 때, 관련 기술에 따른 박막 트랜지스터(10)의 액티브층(130)에 대한 에너지 밴드 다이어그램이다. 도 18을 참조하면, 드레인 전극에 전압이 인가되기 전(before stress)과 비교하여, 드레인 전극에 고전압(4O V)가 인가되는 경우(after stress), 전도대(conduction band)(CB)와 가전자대(valence band)(VB)의 에너지 레벨 변화가 일정하지 않음을 확인할 수 있다. 도 18을 참조하면, 액티브층(130) 중 소스 전극(150)에 인접한 영역보다 드레인 전극(160)에 인접한 영역에서 에너지 레벨이 크게 감소하는 것을 확인할 수 있다. 이러한 에너지 레벨의 감소는 문턱전압의 감소와 관련된다.
이와 같이, 관련 기술에 따른 박막 트랜지스터(10)의 경우, 소스 전극(150)에 인접한 부분보다 드레인 전극(160)에 인접한 부분에서 전기적 특성의 변화가 크다는 것을 확인할 수 있다.
산화물 반도체 물질로 이루어진 액티브층(130)에 있어서, 소스 경계부(132)와 드레인 경계부(133)에는 버퍼 절옅층(120) 또는 게이트 절연층(190)과 같은 절연층으로부터 유입된 수소(H)가 포함되어 있다. 구체적으로, 소스 경계부(132)와 드레인 경계부(133)에는 메인 채널부(131)보다 높은 농도의 수소가 포함되어 있으며, 사소 결핍(Vo)이 존재한다. 따라서, 게이트 전극(140)과 드레인 전극(160) 사이에 고전압이 인가되는 경우, 드레인 전극(160)과 인접하는 드레인 경계부(133)에 포함된 수소(H)가 이온화되어 캐리어의 농도가 증가된다. 그 결과, 문턱전압 강하가 발생되어 문턱전압이 음(-)의 방향으로 이동한다.
이러한 문턱전압 변화가 발생되는 경우, 박막 트랜지스터(100)의 구동 안정성 및 스위칭 안정성이 저하된다. 이러한 문턱 전압 변화를 방지하기 위해, 본 발명의 일 실시예들에 따르면, 드레인 경계부(133) 중 적어도 일부는 메인 채널부(131)보다 작은 두께를 가지도록 설계된다. 또는, 본 발명의 실시예들에 따르면, 드레인 경계부(133)와 중첩하는 절연층의 두께를 얇게 형성하여, 절연층으로부터 드레인 경계부(133)으로 침투하는 수소(H))의 함량이 적어지도록 한다.
그 결과, 게이트 전극(140)과 드레인 전극(160) 사이에 고전압이 인가되더라도, 드레인 경계부(133)를 통한 캐리어의 과도한 흐름이 억제되어, 박막 트랜지스터(100)의 문턱전압은 음(-)의 방향으로 이동되는 것이 방지된다.
도 19는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)와, 관련 기술에 따른 박막 트랜지스터(10)의 문턱전압 변화에 대한 그래프이다.
도 19에서 "Ex-100"은 도 1의 박막 트랜지스터(100)에 대한 문턱전압 변화에 대한 그래프이고, "Ex-10"은 관련 기술에 따른 박막 트랜지스터(10)에 대한 문턱전압 변화에 대한 그래프이다.
구체적으로, 60℃의 온도에서 4500 nit의 광이 조사되고, 게이트 전극에 -3V의 전압이 인가된 상태에서, 드레인 전극에 20V의 전압(Vd)이 인가될 때, 시간에 따른 문턱전압 변화(ΔVth)가 측정되었다.
도 19를 참조하면, 도 1에 따른 박막 트랜지스터(100)에서는 문턱전압 변화가 작은 반면(Ex-100), 관련 기술에 따른 박막 트랜지스터(10)에서는 문턱전압 변화가 크다(Ex-100)는 것을 확인할 수 있다.
도 20은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 문턱전압 그래프이다.
도 20을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)에서 드레인 경계부(133)의 일부가 제거되어 얇은 두께를 가지지만, 문턱전압 변화 특성이 저하되지 않음을 확인할 수 있다.
따라서, 발명의 일 실시예에 따른 박막 트랜지스터(100) 양호한 문턱전압 특성을 가지면서도, 문턱전압의 변화(ΔVth)가 작다는 것을 알 수 있다. 이러한 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 우수한 스위칭 특성 및 신뢰성을 갖는다.
이하, 도 21 내지 도 24를 참조하여, 본 발명의 또 다른 일 실시예에 따른 표시장치(1300)에 대하여 설명한다.
본 발명의 또 다른 일 실시예에 따른 표시장치(1300)는, 기판(110), 기판(110) 상의 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 표시 소자(710)를 포함한다. 화소 구동부(PDC)는 박막 트랜지스터를 포함한다. 박막 트랜지스터로, 도 1, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11 및 도 12에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200)이 각각 사용될 수 있다. 따라서, 중복 설명을 피하기 위하여, 표시장치(1300)에 포함된 박막 트랜지스터의 구조에 대한 설명은 이하에서 생략된다.
도 21는 본 발명의 또 다른 일 실시예에 따른 표시장치(1300)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(1300)는, 도 21에 도시된 바와 같이, 기판(110) 상의 화소(P), 게이트 드라이버(220), 데이터 드라이버(230) 및 제어부(240)를 포함한다.
기판(110) 상에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(240)는 게이트 드라이버(220)와 데이터 드라이버(230)를 제어한다.
제어부(240)는 외부 시스템(미도시)으로부터 공급되는 수직/수평 동기신호와 클럭 신호를 이용하여, 게이트 드라이버(220)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(230)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(240)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(230)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(230)는 기판(110) 상의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(230)는 제어부(240)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(220)는 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스(GP)를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시 패널을 통해 하나의 이미지가 출력되는 기간을 말한다. 또한, 게이트 드라이버(220)는 1 프레임 중 게이트 펄스(GP)가 공급되지 않는 나머지 기간 동안에는, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호(Goff)를 게이트 라인(GL)에 공급한다. 이하, 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 총칭하여 스캔신호(SS)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(220)는 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(220)가 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 22는 도 21의 어느 한 화소(P)에 대한 회로도이고, 도 23은 도 22의 화소(P)에 대한 평면도이고, 도 24는 도 23의 I-I"를 따라 자른 단면도이다.
도 22의 회로도는 발광 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(1300)의 한 화소(P)에 대한 등가 회로도이다. 도 22의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다. 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터로, 도 1, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11 및 도 12에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200)이 각각 사용될 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전압 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(220)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 발광 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다. 제1 커패시터(C1)는 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제1 커패시터 전극(C11) 및 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결된 제2 커패시터 전극(C12)을 포함한다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 23 및 도 24를 참조하면, 화소 구동부(PDC)는 기판(110) 상에 배치된다.
기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
화소 구동부(PDC)는, 기판(110) 상의 금속 패턴층(180), 금속 패턴층(180) 상의 버퍼 절연층(120), 버퍼 절연층(120) 상의 액티브층(130)(A1, A2), 액티브층(130)(A1, A2)과 적어도 일부 중첩하는 게이트 전극(G1, G2) 및 액티브층(130)(A1, A2)과 각각 연결된 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함한다.
금속 패턴층(180)은 광차단층 역할을 할 수 있다. 광차단층은 외부로부터 입사되는 광을 차단하여 액티브층(130) (A1, A2)을 보호한다.
금속 패턴층(180) 상에 버퍼 절연층(120)이 배치된다. 버퍼 절연층(120)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(130)(A1, A2)을 보호한다.
버퍼 절연층(120) 상에 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)이 배치된다.
제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)은 채널부(CN)를 포함하며, 채널부(CN)는 소스 전극(150)과 연결되는 소스 경계부(132), 드레인 전극(160)과 연결되는 드레인 경계부(133) 및 소스 경계부(132)와 드레인 경계부(133) 사이의 메인 채널부(131)를 포함한다. 드레인 경계부(133) 중 적어도 일부는 메인 채널부(131)보다 작은 두께를 갖는다.
또한, 액티브층(130)은 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함할 수 있다.
액티브층(130) 상에 게이트 절연층(190)이 배치된다. 게이트 절연층(190)은 절연성을 갖는다.
게이트 절연층(190) 상에 게이트 전극(G1, G2)이 배치된다. 게이트 전극(G1, G2)은 게이트 라인(GL)으로부터 연장된 부분일 수도 있고, 게이트 라인(GL)의 일부일 수도 있다.
게이트 전극(G1, G2) 상에 층간 절연층(171)이 배치된다.
층간 절연층(171) 상에 소스 전극(S1, S2) 및 드레인 전극(D1, D2)이 배치된다. 본 발명의 일 실시예에 따르면, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 서로 바뀔 수 있다. 따라서, 소스 전극(S1, S2)은 드레인 전극(D1, D2)이 될 수 있고, 드레인 전극(D1, 2)은 소스 전극(S1, S2)이 될 수도 있다.
본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 드레인 전극(D1)은 서로 이격되어 각각 제1 박막 트랜지스터(TR1)의 액티브층(A1)과 연결된다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인 전극(D2)은 서로 이격되어 각각 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 연결된다.
또한, 층간 절연층(171) 상에 데이터 라인(DL)과 구동 전원 라인(PL)이 배치된다. 본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 데이터 라인(DL)과 연결된다. 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 구동 전원 라인(PL)과 연결된다.
도 24에 도시된 바와 같이, 제1 박막 트랜지스터(TR1)는 액티브층(A1), 게이트 전극(G1), 소스 전극(S1) 및 드레인 전극(D1)을 포함하며, 화소 구동부(PDC)로 인가되는 데이터 전압(Vdata)을 제어하는 스위칭 트랜지스터 역할을 한다.
제2 박막 트랜지스터(TR2)는 액티브층(A2), 게이트 전극(G2), 소스 전극(S2) 및 드레인 전극(D2)을 포함하며, 표시소자(710)로 인가되는 구동 전압(Vdd)을 제어하는 구동 트랜지스터 역할을 한다.
소스 전극(S1, S2), 드레인 전극(D1, D2), 데이터 라인(DL) 및 구동 전원 라인(PL) 상에 평탄화층(172)이 배치된다. 평탄화층(172)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(172) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 평탄화층(172)에 형성된 콘택홀을 통하여, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결된다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 24에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
도 25는 본 발명의 또 다른 일 실시예에 따른 표시장치(1400)의 어느 한 화소(P)에 대한 회로도이다. 도 25는 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 25에 도시된 표시장치(1400)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전압 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 25을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 발광 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 발광 소자(710)로 공급되어, 발광 소자(710)에서 광이 출력된다.
도 25의 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 제3 박막 트랜지스터(TR2)는 각각 도 1 내지 도 12에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200) 중 어느 하나와 동일한 구조를 가질 수 있다.
도 26은 본 발명의 또 다른 일 실시예에 따른 표시장치(1500)에 적용되는 화소(P)에 대한 회로도이다.
도 26에 도시된 표시장치(1500)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 26의 화소(P)는 도 25의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 26의 화소 구동부(PDC)는 도 25의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
도 26을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
도 26의 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 제3 박막 트랜지스터(TR3) 및 제4 박막 트랜지스터(TR4)는 각각 도 1 내지 도 12에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200) 중 어느 하나와 동일한 구조를 가질 수 있다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 기판
120: 버퍼 절연층 130: 액티브층
131: 메인 채널부 132: 소스 경계부
133: 드레인 경계부 134: 제1 도체화부
135: 제2 도체화부 140: 게이트 전극
150: 소스 전극 160: 드레인 전극
171: 층간 절연층 172: 평탄화층
180: 금속 패턴층 190: 게이트 절연층
710: 표시 소자
711: 제1 전극 712: 유기 발광층
713: 제2 전극 750: 뱅크층
220: 게이트 드라이버 230: 데이터 드라이버
240: 제어부 A1, A2: 액티브층
CN: 채널부

Claims (20)

  1. 게이트 전극;
    상기 게이트 전극 상의 게이트 절연층;
    상기 게이트 절연층 상의 액티브층;
    상기 액티브층과 연결된 소스 전극; 및
    상기 소스 전극과 이격되어 상기 액티브층과 연결된 드레인 전극;을 포함하며,
    상기 액티브 층은 상기 게이트 전극과 중첩하는 채널부를 포함하며,
    상기 채널부는,
    상기 소스 전극과 연결되는 소스 경계부;
    상기 드레인 전극과 연결되는 드레인 경계부; 및
    상기 소스 경계부와 상기 드레인 경계부 사이의 메인 채널부;를 포함하며,
    상기 드레인 경계부 중 적어도 일부는 상기 메인 채널부보다 작은 두께를 가지며,
    상기 게이트 절연층은,
    상기 게이트 전극 상의 제1 절연층; 및
    상기 제1 절연층 상의 제2 절연층;을 포함하며,
    상기 제1 절연층 중 상기 드레인 경계부와 중첩하는 영역 중 적어도 일부는 상기 제1 절연층 중 상기 메인 채널부와 중첩하는 영역보다 작은 두께를 갖는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 소스 경계부는 상기 메인 채널부와 동일한 두께를 갖는, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 드레인 경계부 중 적어도 일부는 상기 메인 채널부의 두께 대비 50% 이하의 두께를 갖는, 박막 트랜지스터.
  4. 제1항에 있어서, 상기 액티브층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;을 포함하는, 박막 트랜지스터.
  5. 제4항에 있어서,
    상기 드레인 경계부에서 상기 제2 산화물 반도체층이 제거된, 박막 트랜지스터.
  6. 제1항에 있어서, 상기 액티브층은 상기 드레인 경계부에서 오목부를 갖는, 박막 트랜지스터.
  7. 삭제
  8. 제1항에 있어서, 상기 액티브층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;을 포함하며,
    상기 제1 산화물 반도체층은 상기 메인 채널부와 상기 드레인 경계부에서 단차를 갖는, 박막 트랜지스터.
  9. 제8항에 있어서,
    상기 제2 산화물 반도체층은 단차를 갖지 않는, 박막 트랜지스터.
  10. 제1항에 있어서,
    상기 제1 절연층은 실리콘 질화물을 포함하는, 박막 트랜지스터.
  11. 제1항에 있어서,
    상기 액티브층 상의 에치 스토퍼를 더 포함하며,
    상기 에치 스토퍼는 상기 메인 채널부와 중첩하는, 박막 트랜지스터.
  12. 기판 상의 버퍼 절연층;
    상기 버퍼 절연층 상의 액티브층;
    상기 액티브층과 이격되어, 상기 액티브층과 적어도 일부 중첩하는 게이트 전극;
    상기 액티브층과 상기 게이트 전극 사이의 게이트 절연층;
    상기 액티브층과 연결된 소스 전극; 및
    상기 소스 전극과 이격되어 상기 액티브층과 연결된 드레인 전극;을 포함하며,
    상기 액티브 층은 상기 게이트 전극과 중첩하는 채널부를 포함하며,
    상기 채널부는,
    상기 소스 전극과 연결되는 소스 경계부;
    상기 드레인 전극과 연결되는 드레인 경계부; 및
    상기 소스 경계부와 상기 드레인 경계부 사이의 메인 채널부;를 포함하며,
    상기 버퍼 절연층은 상기 기판과 상기 액티브층 사이에 배치되며,
    상기 버퍼 절연층 중 상기 드레인 경계부와 중첩하는 영역 중 적어도 일부는 상기 버퍼 절연층 중 상기 메인 채널부와 중첩하는 영역보다 작은 두께를 갖는, 박막 트랜지스터.
  13. 제12항에 있어서,
    상기 드레인 경계부 중 적어도 일부는 상기 메인 채널부보다 작은 두께를 갖는, 박막 트랜지스터.
  14. 제13항에 있어서,
    상기 게이트 절연층은 상기 드레인 경계부와 중첩되는 영역에서, 상기 드레인 경계부에 대응되는 두께 프로파일을 갖는, 박막 트랜지스터.
  15. 제13항에 있어서,
    상기 게이트 전극은 상기 드레인 경계부와 중첩되는 영역에서, 상기 드레인 경계부에 대응되는 두께 프로파일을 갖는, 박막 트랜지스터.
  16. 제12항에 있어서,
    상기 기판과 상기 버퍼 절연층 사이에 배치된 금속 패턴층을 더 포함하는, 박막 트랜지스터.
  17. 제12항에 있어서,
    상기 액티브층은
    상기 게이트 전극과 중첩하지 않는 제1 도체화부; 및
    상기 제1 도체화부와 이격되며, 상기 게이트 전극과 중첩하지 않는 제2 도체화부;를 포함하며,
    상기 제1 도체화부는 상기 소스 경계부와 연결되며,
    상기 제2 도체화부는 상기 드레인 경계부와 연결된, 박막 트랜지스터.
  18. 제17항에 있어서,
    상기 제2 도체화부는 상기 메인 채널부보다 작은 두께를 갖는, 박막 트랜지스터.
  19. 제17항에 있어서,
    상기 제2 도체화부는 상기 드레인 경계부와 동일한 두께를 갖는, 박막 트랜지스터.
  20. 제17항에 있어서,
    상기 버퍼 절연층 중 상기 제2 도체화부와 중첩하는 영역 중 적어도 일부는 상기 버퍼 절연층 중 상기 메인 채널부와 중첩하는 영역보다 작은 두께를 갖는, 박막 트랜지스터.
KR1020230078413A 2018-12-28 2023-06-19 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치 KR102585516B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020230078413A KR102585516B1 (ko) 2018-12-28 2023-06-19 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180172770A KR102546780B1 (ko) 2018-12-28 2018-12-28 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
KR1020230078413A KR102585516B1 (ko) 2018-12-28 2023-06-19 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020180172770A Division KR102546780B1 (ko) 2018-12-28 2018-12-28 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치

Publications (2)

Publication Number Publication Date
KR20230098106A KR20230098106A (ko) 2023-07-03
KR102585516B1 true KR102585516B1 (ko) 2023-10-05

Family

ID=71079904

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020180172770A KR102546780B1 (ko) 2018-12-28 2018-12-28 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
KR1020230078413A KR102585516B1 (ko) 2018-12-28 2023-06-19 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020180172770A KR102546780B1 (ko) 2018-12-28 2018-12-28 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치

Country Status (4)

Country Link
US (3) US11171245B2 (ko)
KR (2) KR102546780B1 (ko)
CN (1) CN111384181B (ko)
DE (1) DE102019133982B4 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102546780B1 (ko) * 2018-12-28 2023-06-21 엘지디스플레이 주식회사 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
CN116864510A (zh) * 2019-03-19 2023-10-10 群创光电股份有限公司 具有晶体管元件的工作模块
CN112635571A (zh) * 2019-09-24 2021-04-09 乐金显示有限公司 薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备
CN110993644A (zh) * 2019-11-06 2020-04-10 深圳市华星光电半导体显示技术有限公司 Oled显示面板及制备方法
TWI813217B (zh) * 2021-12-09 2023-08-21 友達光電股份有限公司 半導體裝置及其製造方法
KR20230088074A (ko) * 2021-12-10 2023-06-19 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08172199A (ja) * 1994-12-20 1996-07-02 Citizen Watch Co Ltd 半導体装置とその製造方法
GB2358081B (en) 2000-01-07 2004-02-18 Seiko Epson Corp A thin-film transistor and a method for maufacturing thereof
KR101060697B1 (ko) 2003-07-16 2011-08-30 매그나칩 반도체 유한회사 채널 폭이 증가된 ｍｏｓ 트랜지스터 및 그 제조 방법
JP4957942B2 (ja) 2005-08-05 2012-06-20 Ｎｌｔテクノロジー株式会社 薄膜トランジスタを備えた半導体装置の製造方法
KR20100023151A (ko) * 2008-08-21 2010-03-04 삼성모바일디스플레이주식회사 박막 트랜지스터 및 그 제조방법
CN102473737B (zh) * 2010-06-22 2014-07-23 松下电器产业株式会社 发光显示装置及其制造方法
KR102046996B1 (ko) * 2012-10-16 2019-11-21 삼성디스플레이 주식회사 박막 트랜지스터 표시판
KR102207063B1 (ko) * 2012-12-12 2021-01-25 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
KR101831186B1 (ko) * 2016-06-30 2018-02-22 엘지디스플레이 주식회사 코플라나 형태의 산화물 박막트랜지스터 및 그 제조 방법과, 이를 이용한 표시패널 및 표시장치
KR20180050478A (ko) * 2016-11-04 2018-05-15 삼성디스플레이 주식회사 박막 트랜지스터, 그의 제조 방법, 및 이를 포함하는 표시 장치
KR20180071452A (ko) * 2016-12-19 2018-06-28 삼성디스플레이 주식회사 트랜지스터 표시판 및 그 제조 방법
KR102485787B1 (ko) 2016-12-23 2023-01-09 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치
KR102482856B1 (ko) * 2017-12-15 2022-12-28 엘지디스플레이 주식회사 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR102546780B1 (ko) * 2018-12-28 2023-06-21 엘지디스플레이 주식회사 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치

Also Published As

Publication number Publication date
CN111384181A (zh) 2020-07-07
KR102546780B1 (ko) 2023-06-21
KR20230098106A (ko) 2023-07-03
CN111384181B (zh) 2023-09-12
US11171245B2 (en) 2021-11-09
US20220029029A1 (en) 2022-01-27
US11728436B2 (en) 2023-08-15
DE102019133982A1 (de) 2020-07-02
US20230307548A1 (en) 2023-09-28
US20200212221A1 (en) 2020-07-02
KR20200082310A (ko) 2020-07-08
DE102019133982B4 (de) 2023-03-09

Similar Documents

Publication Publication Date Title
KR102585516B1 (ko) 두께 차를 갖는 액티브층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
KR20200076343A (ko) 박막 트랜지스터 및 이를 포함하는 표시장치
KR102619290B1 (ko) 박막 트랜지스터 및 이를 포함하는 표시장치
KR20210074510A (ko) 박막 트랜지스터를 포함하는 표시장치
KR20230067042A (ko) 박막 트랜지스터 및 이를 포함하는 표시장치
KR102551581B1 (ko) 이종의 절연막을 포함하는 게이트 절연막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20220084837A (ko) 박막 트랜지스터 및 이를 포함하는 표시장치
KR20210083023A (ko) 산화물 반도체층 및 실리콘 반도체층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
KR102655208B1 (ko) 다층의 게이트 절연막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR102599741B1 (ko) 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이를 포함하는 표시장치
US20230134901A1 (en) Thin Film Transistor and Display Device Comprising the Same
US20240204010A1 (en) Thin Film Transistor Substrate and Display Apparatus Comprising the Same
US20230070485A1 (en) Thin film transistor array, fabrication method thereof, and display apparatus comprising the thin film transistor
US20240204076A1 (en) Thin Film Transistor, Fabrication Method Thereof, and Display Apparatus Comprising the Same
US20240213375A1 (en) Thin film transistor and display apparatus comprising the same
US20230127842A1 (en) Thin film transistor substrate and display device comprising the same
KR102494680B1 (ko) 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 표시장치
KR20240095915A (ko) 박막 트랜지스터 및 이를 포함하는 표시장치
KR20240086302A (ko) 박막 트랜지스터 및 이를 포함하는 표시장치
KR20230088074A (ko) 박막 트랜지스터 및 이를 포함하는 표시장치
KR20230034849A (ko) 박막 트랜지스터, 박막 트랜지스터 어레이, 그 제조방법 및 박막 트랜지스터를 포함하는 표시장치
KR20240091562A (ko) 박막 트랜지스터 기판 및 이를 포함하는 표시장치
KR20230034835A (ko) 박막 트랜지스터 기판 및 이를 포함하는 표시장치
KR20230034846A (ko) 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20230052098A (ko) 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant