KR20210083023A - 산화물 반도체층 및 실리콘 반도체층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치 - Google Patents

산화물 반도체층 및 실리콘 반도체층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치 Download PDF

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Abstract

본 발명의 일 실시예는, 서로 접촉하는 산화물 반도체층 및 실리콘 반도체층 포함하는 박막 트랜지스터, 이러한 박막 트랜지스터를 포함하는 표시장치 및 이러한 박막 트랜지스터의 제조방법을 제공한다.

Description

산화물 반도체층 및 실리콘 반도체층을 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR COMPRISING OXIDE SEMICONDUCTOR LAYER AND SILICON SEMICONDUCTOR LAYER AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명은 박막 트랜지스터 및 표시장치에 관한 것이다. 보다 구체적으로, 본 발명은, 산화물 반도체층 및 실리콘 반도체층을 포함하는 박막 트랜지스터 및 이러한 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.
박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판(210) 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하는 단점을 가지고 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터는 전자 이동도가 높고 안정성이 뛰어나며, 두께가 얇고 고해상도를 구현할 수 있을 뿐 아니라 전력효율이 높다는 장점을 가지고 있다. 이러한 다결정 실리콘 박막 트랜지스터로, 저온다결정실리콘(Low Temperature Poly Silicon, LTPS) 박막 트랜지스터, 또는 폴리실리콘 박막 트랜지스터가 있다. 그러나, 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화가 이루어져야 한다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.
산소의 함량에 따라 큰 저항 변화를 갖는 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터에 비하여 안정성과 전자 이동도가 떨어지는 단점이 있다.
따라서, 산화물 반도체 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터의 단점을 보완하고, 각각의 장점을 최대한 활용하고자 하는 연구가 진행되고 있다.
본 발명의 일 실시예는, 산화물 반도체층과 실리콘 반도체층을 함께 포함하는 박막 트랜지스터를 제공하고자 한다.
본 발명의 다른 일 실시예는 산화물 반도체층과 실리콘 반도체층을 함께 포함하여, 우수한 스위칭 특성을 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는 산화물 반도체층과 실리콘 반도체층을 함께 포함하여, 우수한 이동도 및 큰 s-팩터를 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는 이러한 박막 트랜지스터를 포함하는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 액티브층 및 상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 포함하고, 상기 액티브층은 실리콘 반도체층 및 상기 실리콘 반도체층과 접촉하는 산화물 반도체층을 포함하고, 상기 실리콘 반도체층의 적어도 일부 및 산화물 반도체층의 적어도 일부는 상기 게이트 전극과 중첩하는, 박막 트랜지스터를 제공한다.
상기 실리콘 반도체층과 상기 산화물 반도체층의 접촉부 전체는 상기 게이트 전극과 중첩한다.
상기 산화물 반도체층의 적어도 일부는 두께 방향으로 상기 실리콘 반도체층과 중첩할 수 있다.
상기 실리콘 반도체층과 상기 산화물 반도체층은 두께 방향으로 서로 중첩하지 않을 수도 있다.
상기 실리콘 반도체층은 상기 액티브층 중 상기 게이트 전극과 중첩하는 영역의 50% 이상에 배치된다.
상기 실리콘 반도체층은 상기 액티브층 중 상기 게이트 전극과 중첩하는 영역의 50% 이상에서, 상기 산화물 반도체층과 중첩하지 않은 상태로 배치될 수 있다.
상기 박막 트랜지스터는, 서로 이격되어 상기 액티브층과 각각 연결된 소스 전극 및 드레인 전극을 더 포함하며, 상기 소스 전극 및 상기 드레인 전극 중 어느 하나는 상기 실리콘 반도체층과 연결되고, 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 상기 산화물 반도체층과 연결된다.
상기 액티브층은 상기 게이트 전극과 중첩하는 채널부, 상기 채널부와 이어지며 상기 게이트 전극과 중첩하지 않는 소스 영역 및 상기 소스 영역과 이격되어 상기 채널부와 이어지며 상기 게이트 전극과 중첩하지 않는 드레인 영역을 포함하고, 상기 채널부에 있어서 상기 소스 영역과 상기 드레인 영역 사이의 직선 거리를 채널 길이라 할 때, 상기 산화물 반도체층과 중첩하지 않는 상기 실리콘 반도체층의 길이는 상기 채널 길이의 50 내지 90%일 수 있다.
상기 소스 영역과 상기 드레인 영역 사이를 연결하는 직선을 따른 상기 채널부의 적어도 일부에, 상기 실리콘 반도체층과 중첩하지 않는 상기 산화물 반도체층이 배치될 수 있다.
상기 소스 영역 및 상기 드레인 영역 중 어느 하나는 상기 실리콘 반도체층에 형성되고, 상기 소스 영역 및 상기 드레인 영역 중 다른 하나는 상기 산화물 반도체층에 형성될 수 있다.
상기 산화물 반도체층은 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
제1항에 있어서, 상기 산화물 반도체층이 상기 실리콘 반도체층의 일측과 타측에 각각 배치될 수 있다.
본 발명의 다른 일 실시예는, 상기의 박막 트랜지스터를 포함하는 표시장치를 제공한다.
상기 표시장치에서 상기 박막 트랜지스터는 구동 트랜지스터로 사용될 수 있다.
본 발명의 또 다른 일 실시예는, 기판 상에 액티브층을 형성하는 단계 및 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 형성하는 단계를 포함하며, 상기 액티브층을 형성하는 단계는 상기 기판 상에 실리콘 반도체층을 형성하는 단계 및 상기 기판 상에 상기 실리콘 반도체층과 접촉하는 산화물 반도체층을 형성하는 단계를 포함하고, 상기 게이트 전극은 상기 실리콘 반도체층의 적어도 일부 및 산화물 반도체층의 적어도 일부와 중첩하도록 형성되는, 표시장치의 제조방법을 제공한다.
표시장치의 제조방법은 상기 게이트 전극을 마스크로 하여, 상기 액티브층을 선택적으로 도체화하는 단계를 포함할 수 있다.
상기 액티브층을 선택적으로 도체화하는 단계는, 상기 게이트 전극과 중첩하지 않는 상기 액티브층에 이온을 도핑하는 단계를 포함할 수 있다.
본 발명의 다른 일 실시예에 따른 박막 트랜지스터는 산화물 반도체층과 실리콘 반도체층을 함께 포함하기 때문에, 산화물 반도체 박막 트랜지스터의 우수한 스위칭 특성을 가질 수 있고, 동시에 실리콘 박막 트랜지스터의 우수한 이동도 특성을 가질 수 있다.
본 발명의 다른 일 실시예에 따른 박막 트랜지스터는 산화물 반도체층과 실리콘 반도체층을 함께 포함하기 때문에, 우수한 스위칭 특성, 우수한 이동도 및 큰 s-팩터를 가질 수 있다.
이러한 박막 트랜지스터를 포함하는 본 발명의 또 다른 일 실시예는 표시장치는 우수한 표시 성능을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 평면도이다.
도 2는 도 1의 I-I'를 따라 자른 단면도이다.
도 3은 도 2에 도시된 액티브층을 보다 구체적으로 도시한 단면도이다.
도 4는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 9a는 실리콘 박막 트랜지스터의 문턱전압 그래프이고, 도 9b는 산화물 반도체 박막 트랜지스터의 문턱전압 그래프이다.
도 10 본 발명의 일 실시예에 따른 박막 트랜지스터 문턱전압 그래프이다.
도 11은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 12는 도 11의 어느 한 화소에 대한 회로도이다.
도 13은 도 11의 화소에 대한 평면도이다.
도 14는 도 13의 II-II'를 따라 자른 단면도이다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 17은 본 발명의 또 다른 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 18a 내지 18e는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 공정도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, "~ 후에", "~ 에 이어서", "~ 다음에", "~ 전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 평면도이고, 도 2는 도 1의 I-I'를 따라 자른 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 액티브층(130) 및 액티브층(130)과 이격되어 액티브층(130)과 적어도 일부 중첩하는 게이트 전극(160)을 포함한다.
액티브층(130)은 실리콘 반도체층(130a) 및 실리콘 반도체층(130a)과 접촉하는 산화물 반도체층(130b)을 포함한다. 실리콘 반도체층(130a)의 적어도 일부 및 산화물 반도체층(130b)의 적어도 일부는 게이트 전극(160)과 중첩한다.
도 2를 참조하면, 액티브층(130)은 기판(110) 상에 배치된다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다.
기판(110) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 버퍼층(120)은 액티브층(130)을 보호하며, 기판(110)의 상부를 평탄화할 수 있다. 버퍼층(120)은 생략될 수 있다.
액티브층(130)이 버퍼층(120) 상에 배치된다. 액티브층(130)은 실리콘 반도체층(130a) 및 산화물 반도체층(130b)을 포함한다.
본 발명의 일 실시예에 따르면, 실리콘 반도체층(130a)의 종류에 특별한 제한이 있는 것은 아니다. 실리콘을 포함하는 반도체 물질로 이루어진 층은 본 발명의 일 실시예에 따른 실리콘 반도체층(130a)이 될 수 있다. 예를 들어, 실리콘 반도체층(130a)은 비정질 실리콘 또는 다결정 실리콘을 포함할 수 있다. 보다 구체적으로, 저온다결정실리콘(Low Temperature Poly Silicon, LTPS)에 의하여 실리콘 반도체층(130a)이 만들어질 수 있다.
산화물 반도체층(130b)은 실리콘 반도체층(130a)과 접촉한다. 본 발명의 일 실시예에 따르면, 산화물 반도체층(130b)은 실리콘 반도체층(130a)과 동일층에 배치될 수 있다.
산화물 반도체층(130b)은 산화물 반도체 물질을 포함한다. 예를 들어, 산화물 반도체층(130b)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, GO(GaO)계 및 ITZO(InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 액티브층(130)이 만들어질 수도 있다. 액티브층(130)의 구체적인 구성은 후술된다.
액티브층(130) 상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있고, 금속 산화몰 또는 금속 질화물을 포함할 수도 있다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
게이트 절연막(140) 상에 게이트 전극(160)이 배치된다. 게이트 전극(160)은 액티브층(130)과 절연되어, 액티브층(130)과 적어도 일부 중첩한다.
게이트 전극(160)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(160)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 전극(160) 상에 층간 절연막(170)이 배치된다. 층간 절연막(170)은 절연 물질로 이루어진 절연층이다. 구체적으로, 층간 절연막(170)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
층간 절연막(170) 상에 소스 전극(151) 및 드레인 전극(152)이 배치된다. 소스 전극(151)과 드레인 전극(152)은 서로 이격되어 각각 액티브층(130)과 연결된다. 소스 전극(151)과 드레인 전극(152)은 층간 절연막(170)에 형성된 콘택홀을 통하여 각각 액티브층(130)과 연결된다.
소스 전극(151) 및 드레인 전극(152)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(151) 및 드레인 전극(152)은 각각 금속 또는 금속의 합금으로 된 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
본 발명의 일 실시예에 따르면, 소스 전극(151) 및 드레인 전극(152) 중 어느 하나는 실리콘 반도체층(130a)과 연결되고, 다른 하나는 산화물 반도체층(130b)과 연결될 수 있다. 도 1 및 도 2를 참조하면, 소스 전극(151)은 산화물 반도체층(130b)과 연결되고, 드레인 전극(152)은 실리콘 반도체층(130a)과 연결될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 소스 전극(151)이 실리콘 반도체층(130a)과 연결되고, 드레인 전극(152)이 산화물 반도체층(130b)과 연결될 수도 있다.
이하, 액티브층(130)을 보다 상세히 설명한다.
도 1, 도 2 및 도 3을 참조하면, 액티브층(130)은 실리콘 반도체층(130a) 및 산화물 반도체층(130b)을 포함하며, 실리콘 반도체층(130a)의 적어도 일부 및 산화물 반도체층(130b)의 적어도 일부는 게이트 전극(160)과 중첩한다. 그에 따라, 실리콘 반도체층(130a)의 적어도 일부 및 산화물 반도체층(130b)의 적어도 일부가 박막 트랜지스터(100)의 채널부(131)를 형성할 수 있다.
본 발명의 일 실시예에 따르면, 게이트 전극(160)을 마스크로 하는 선택적 도체화에 의하여, 액티브층(130)이 선택적으로 도체화될 수 있다.
액티브층(130) 중 게이트 전극(160)과 중첩하는 영역은 도체화되지 않아 채널부(131)가 된다. 액티브층(130) 중 제2 게이트 전극(160)과 중첩하지 않는 영역은 도체화되어 도체화부(132, 133)가 된다. 도체화부(132, 133)는, 일반적으로, 채널부(131)의 양쪽에 형성된다.
본 발명의 일 실시예에 따르면, 도펀트를 이용하는 도핑에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다. 이 때, 도핑된 영역이 도체화된다. 도핑을 위하여, 5A족 원소가 사용될 수 있다. 예를 들어, 인(P) 이온, 비소(As) 이온 및 안티모니(Sb) 이온 중 적어도 하나에 의하여 도핑이 이루어질 수 있다.
본 발명의 일 실시예에가 이에 한정되는 것은 아니며, 플라즈마 처리 또는 드라이 에치에 의하여 액티브층(130)이 선택적으로 도체화될 수도 있고, 광조사에 의하여 액티브층(130)이 선택적으로 도체화될 수도 있다.
도체화부(132, 133) 중 어느 하나는 소스 영역(132)이 되고, 다른 하나는 드레인 영역(133)이 된다. 소스 영역(132)은 소스 전극(151)과 연결되는 소스 연결부 역할을 할 수 있다. 드레인 영역(133)은 드레인 전극(152)과 연결되는 드레인 연결부 역할을 할 수 있다.
도면에 도시된 소스 영역(132)과 드레인 영역(133)은 설명의 편의를 위하여 구별된 것일 뿐, 소스 영역(132)과 드레인 영역(133)이 서로 바뀔 수도 있다. 전압에 따라, 도면에 표시된 소스 영역(132)이 드레인 영역(133)이 될 수도 있고, 드레인 영역(133)이 소스 영역(132)이 될 수도 있다. 또한, 필요에 따라, 소스 영역(132)이 소스 전극(151)이 될 수도 있고 드레인 전극(152)이 될 수도 있으며, 드레인 영역(133)이 드레인 전극(152)이 될 수도 있고 소스 전극(151)이 될 수도 있다.
본 발명의 일 실시예에 따르면, 소스 영역(132) 및 드레인 영역(133) 중 어느 하나는 실리콘 반도체층(130a)에 형성되고, 다른 하나는 산화물 반도체층(130b)에 형성될 수 있다. 도 2를 참조하면, 소스 영역(132)은 산화물 반도체층(130b)에 형성되고, 드레인 영역(133)은 실리콘 반도체층(130a)에 형성될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 소스 영역(132)이 실리콘 반도체층(130a)에 형성되고, 드레인 영역(133)이 산화물 반도체층(130b)에 형성될 수도 있다.
도 1 및 도 2를 참조하면, 실리콘 반도체층(130a)과 산화물 반도체층(130b)의 접촉부(cont) 전체는 게이트 전극과 중첩(160)한다. 구체적으로, 실리콘 반도체층(130a)과 산화물 반도체층(130b)의 접촉부(cont)는 채널부(131)에 위치한다.
또한, 도 1 및 도 2를 참조하면, 산화물 반도체층(130b)의 적어도 일부는 두께 방향으로 실리콘 반도체층(130a)과 중첩한다.
실리콘 반도체층(130a) 형성을 위해 결정화 과정이 필요하다. 따라서, 본 발명의 일 실시예에 따르면, 기판(110) 상에 먼저 실리콘 반도체층(130a)이 형성된다. 이 후, 산화물 반도체층(130b)이 형성되는데, 산화물 반도체층(130b)은 실리콘 반도체층(130a)과 접촉하여야 한다. 산화물 반도체층(130b)이 실리콘 반도체층(130a)과 안정적으로 접촉하도록 하기 위해, 본 발명의 일 실시예에 따르면, 산화물 반도체층(130b)의 말단 일부가 실리콘 반도체층(130a)의 말단 일부와 중첩하도록 한다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 산화물 반도체층(130b)과 실리콘 반도체층(130a)의 중첩 없이, 산화물 반도체층(130b)의 측면과 실리콘 반도체층(130a)의 측면이 서로 접촉할 수도 있다.
도 1 및 도 2를 참조하면, 채널부(131)의 어느 한 쪽은 실리콘 반도체층(130a)이고, 다른 한 쪽은 산화물 반도체층(130b)일 수 있다. 본 발명의 일 실시예에 따르면, 채널부(131)를 통하여 흐르는 전하는 실리콘 반도체층(130a)과 산화물 반도체층(130b)을 모두 통과한다. 그 결과, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 실리콘 박막 트랜지스터의 특징 및 산화물 반도체 박막 트랜지스터의 특징을 모두 가질 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 실리콘 박막 트랜지스터의 특징인 큰 이동도 및 큰 s-팩터 특징을 가질 수 있으며, 산화물 반도체 박막 트랜지스터의 특징인 낮은 오프-전류(off-current) 특징을 가질 수 있다. 그에 따라, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 온(ON) 상태에서 우수한 전류 특성을 가질 수 있고, 오프(OFF) 상태에서 누설 전류가 방지될 수 있다. 또한, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 큰 s-팩터를 가져, 표시장치의 구동 트랜지스터로 사용될 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)에 있어서, 이동도 및 s-팩터와 같은 전류 특성은 주로 실리콘 반도체층(130a)에 의하여 결정된다. 채널부(131)에서 실리콘 반도체층(130a)의 전기적 특성이 발현되도록 하기 위하여, 실리콘 반도체층(130a)은 액티브층(130) 중 게이트 전극(160)과 중첩하는 영역의 50% 이상에 배치될 수 있다. 예를 들어, 채널부(131) 중 50% 이상의 영역에 실리콘 반도체층(130a)이 배치될 수 있다.
또한, 산화물 반도체층(130b)과의 중첩에 의하여 실리콘 반도체층(130a)의 전기적 특성이 희석되는 것을 방지하기 위하여, 실리콘 반도체층은, 액티브층(130) 중 게이트 전극(160)과 중첩하는 영역의 50% 이상에서, 산화물 반도체층(130b)과 중첩하지 않은 상태로 배치될 수 있다. 예를 들어, 채널부(131) 중 50% 이상의 영역에는 실리콘 반도체층(130a)만이 배치될 수 있다. 산화물 반도체층(130b)은 채널부(131) 중 50% 이하의 영역에만 배치될 수 있다.
도 3은 도 2에 도시된 액티브층(130)을 보다 구체적으로 도시한 단면도이다.
도 3에 도시된 바와 같이, 액티브층(130)은 게이트 전극(160)과 중첩하는 채널부(131), 채널부(131)와 이어지며 게이트 전극(160)과 중첩하지 않는 소스 영역(132) 및 소스 영역(132)과 이격되어 채널부(131)와 이어지며 게이트 전극(160)과 중첩하지 않는 드레인 영역(133)을 포함한다.
본 발명의 일 실시예에 따르면, 채널부(131)에 있어서, 소스 영역(132)과 드레인 영역(133) 사이의 직선 거리를 채널 길이(CL)라 할 수 있다. 채널부(131)에서, 산화물 반도체층(130b)과 중첩하지 않는 실리콘 반도체층(130a)의 길이(L1)은 채널 길이(CL)의 50 내지 90%가 되도록 할 수 있다.
채널부(131)에서, 산화물 반도체층(130b)과 중첩하지 않는 실리콘 반도체층(130a)의 길이(L1)가 채널 길이(CL)의 50% 미만인 경우, 실리콘 박막 트랜지스터의 특징인 이동도 특성 및 s-팩터 특성이 충분히 발휘되지 않아, 박막 트랜지스터(100)가 충분히 큰 이동도 및 s-팩터를 가지지 못할 수 있다.
반면, 채널부(131)에서, 산화물 반도체층(130b)과 중첩하지 않는 실리콘 반도체층(130a)의 길이(L1)가 채널 길이(CL)의 90%를 초과하는 경우, 산화물 반도체층(130b)만으로 된 길이(L2)가 작아, 산화물 반도체 박막 트랜지스터의 특성인 오프-전류(off-current) 특성이 충분히 발휘되지 못하여, 오프(OFF) 상태에서 박막 트랜지스터(100)에 누설 전류가 발생될 수 있다.
본 발명의 일 실시예에 따르면, 산화물 반도체 박막 트랜지스터의 특성을 확보하기 위하여, 소스 영역(132)과 드레인 영역(133) 사이를 연결하는 직선을 따른 채널부(131)의 적어도 일부에, 실리콘 반도체층(130a)과 중첩하지 않는 산화물 반도체층(130b)이 배치되도록 한다.
도 3에 있어서, 채널부(131) 중 산화물 반도체층(130b)만이 배치된 부분 길이(L2)는 채널 길이(CL)의 1% 이상 10% 이하가 되도록 할 수 있다.
본 발명의 일 실시예에 따르면, 실리콘 반도체층(130a)과 산화물 반도체층(130b)이 접촉하지 않고 이격되면, 박막 트랜지스터(100)의 구동이 불가능할 수 있다. 따라서, 공정 마진 등을 고려하여, 실리콘 반도체층(130a)과 산화물 반도체층(130b)이 일부 중첩되도록 설계된다.
채널부(131)에서 실리콘 반도체층(130a)과 산화물 반도체층(130b)이 중첩하는 중첩부의 길이(L3)가 커지는 경우, 실리콘 반도체층(130a)에 의한 이동도 특성의 효과가 감소된다. 따라서, 채널부(131)에서 실리콘 반도체층(130a)과 산화물 반도체층(130b)이 중첩하는 중첩부의 길이(L3)는 채널 길이(CL)의 40% 이하가 되도록 할 수 있으며, 10% 이하가 되도록 할 수도 있고, 5% 이하가 되도록 할 수도 있다.
본 발명의 일 실시예에 따르면, 공정 마진을 고려하여, 산화물 반도체층(130b)과 실리콘 반도체층(130a)가 중첩하는 중첩부의 길이(L3)는 채널 길이(CL)의 방향을 따라, 0.5㎛ 이하가 되도록 할 수 있다.
도 4는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다.
도 4를 참조하면, 산화물 반도체층(130b)은, 제1 산화물 반도체층(31b) 및 제1 산화물 반도체층(31b) 상의 제2 산화물 반도체층(32b)을 포함한다. 제1 산화물 반도체층(31b)은 제2 산화물 반도체층(32b)을 지지하는 지지층 역할을 하고, 제2 산화물 반도체층(32b)가 주로 채널층 역할을 할 수 있다.
지지층 역할을 하는 제1 산화물 반도체층(31b)은 우수한 막 안정성 및 기계적 안정성을 가질 수 있다. 제1 산화물 반도체층(31b)은, 예를 들어, IGZO (InGaZnO)계, IGO(InGaO)계, IGTO(InGaSnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제1 산화물 반도체층(31b)이 만들어질 수 있다.
제2 산화물 반도체층(32b)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, ITZO (InSnZnO)계 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 산화물 반도체층(32b)이 만들어질 수 있다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다.
도 5를 참조하면, 기판(110) 상에 차광층(180)이 배치될 수 있다. 차광층(180)은 광차단 물질로 만들어져 기판(110)과 버퍼 절연층(120) 사이에 배치된다. 차광층(180)은 외부로부터 입사되는 광을 차단하여 액티브층(130)을 보호한다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다.
도 6을 참조하면, 산화물 반도체층(130b)은, 실리콘 반도체층(130a)의 일측과 타측에 각각 배치될 수 있다.
보다 구체적으로, 도 6에 도시된 산화물 반도체층(130b)은 실리콘 반도체층(130a)의 일측에 배치된 제1 부분(130b1)과 실리콘 반도체층(130a)의 타측에 배치된 제2 부분(130b2)을 포함한다. 실리콘 반도체층(130a)은 게이트 전극(160)과 중첩하고, 산화물 반도체층(130b)의 제1 부분(130b1)의 적어도 일부 및 제2 부분(130b2)의 적어도 일부 역시 게이트 전극(160)과 중첩한다.
실리콘 반도체층(130a)의 일측과 타측에 접촉부(cont1, cont2)가 형성된다.
실리콘 반도체층(130a)과 산화물 반도체층(130b)의 제1 부분(130b1)이 접촉하는 제1 접촉부(cont1) 및 실리콘 반도체층(130a)과 산화물 반도체층(130b)의 제2 부분(130b2)이 접촉하는 제2 접촉부(cont2) 전체는 게이트 전극과 중첩(160)한다.
낮은 오프-전류(off-current) 특징을 갖는 산화물 반도체층(130b)이, 채널부(131) 영역에서 실리콘 반도체층(130a)의 양쪽 끝에 각각 배치됨에 따라, 박막 트랜지스터(400)의 오프-전류(off-current) 특성이 향상되고, 박막 트랜지스터(400)의 오프(OFF) 상태에서 누설 전류가 차단될 수 있다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 단면도이다. 도 7을 참조하면, 실리콘 반도체층(130a)과 산화물 반도체층(130b)가 두께 방향으로 서로 중첩하지 않는다.
이미 설명된 바와 같이, 공정 오차를 고려하여, 산화물 반도체층(130b)과 실리콘 반도체층(130a)과 안정적으로 접촉하도록 하기 위해, 본 발명의 일 실시예에 따르면, 산화물 반도체층(130b)의 말단 일부가 실리콘 반도체층(130a)의 말단 일부와 중첩하도록 한다. 그러나, 산화물 반도체층(130b)의 패터닝 공정을 매우 정밀하게 조정하여, 도 7에 도시된 바와 같이, 산화물 반도체층(130b)과 실리콘 반도체층(130a)의 중첩 없이, 산화물 반도체층(130b)의 측면과 실리콘 반도체층(130a)의 측면이 서로 접촉하도록 할 수 있다. 이 때, 산화물 반도체층(130b)과 실리콘 반도체층(130a)이 서로 이격되지 않도록 한다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(600)의 단면도이다.
도 8의 박막 트랜지스터(600)는 기판(110) 상의 게이트 전극(160), 게이트 전극(160) 상의 게이트 절연막(140), 게이트 절연막(140) 상의 액티브층(130), 액티브층(130)과 연결된 소스 전극(151) 및 소스 전극(151)과 이격되어 액티브층(130)과 연결된 드레인 전극(152)을 포함한다.
액티브층(130)은 실리콘 반도체층(130a) 및 실리콘 반도체층(130a)과 접촉하는 산화물 반도체층(130b)을 포함한다.
도 8에 도시된 바와 같이, 게이트 전극(160)이 액티브층(130)의 아래에 배치된 구조를 바텀 게이트(bottom gate) 구조라고도 한다. 본 발명의 일 실시예에 따라, 서로 접촉하는 실리콘 반도체층(130a)과 산화물 반도체층(130b)을 포함하는 액티브층(130)은 바텀 게이트(bottom gate) 구조의 박막 트랜지스터(600)에도 적용될 수 있다.
도 9a는 실리콘 박막 트랜지스터의 문턱전압 그래프이고, 도 9b는 산화물 반도체 박막 트랜지스터의 문턱전압 그래프이다.
도 9a를 참조하면, 실리콘 박막 트랜지스터는 산화물 반도체 박막 트랜지스터(도 9b 참조)에 비하여 큰 이동도를 가지기 때문에 온(ON) 상태에서 상대적으로 더 전류 흐름을 나타낸다. 또한, 본 발명의 일 실시예에 따르면, 실리콘 박막 트랜지스터의 s-팩터를 조절하여, 실리콘 박막 트랜지스터(도 9a)가 산화물 박막 트랜지스터(도 9b)보다 더 s-팩터를 가지도록 할 수 있다. 예를 들어, 열처리에 의하여 실리콘 박막 트랜지스터의 s-팩터를 조절할 수 있다.
박막 트랜지스터의 s-팩터(sub-threshold swing: s-factor)는 박막 트랜지스터의 문턱전압(Vth) 구간에서 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS) 그래프의 기울기의 역수값으로 구해진다. s-팩터 값이 크면, 게이트 전압(VGS)의 조정에 의하여 드레인-소스 전류(IDS)의 크기를 조정하는 것이 용이하다. 따라서, 큰 s-팩터를 갖는 박막 트랜지스터는 표시장치의 구동 트랜지스터로 사용될 수 있다.
그런데, 도 9a를 참조하면, 실리콘 박막 트랜지스터의 오프(OFF) 상태에 비교적 큰 누설 전류가 발생되는 것을 확인할 수 있다. 이와 같이, 실리콘 박막 트랜지스터는 오프-전류(off-current) 특성이 좋지 못하다.
도 9b를 참조하면, 산화물 반도체 박막 트랜지스터는 실리콘 박막 트랜지스터와 비교하여, 오프(OFF) 상태에 누설 전류가 거의 발생되는 않는다. 이와 같이 산화물 반도체 박막 트랜지스터는 우수한 오프-전류(off-current) 특성을 갖는다.
반면, 산화물 반도체 박막 트랜지스터는 상대적으로 작은 이동도를 가지기 때문에 온(ON) 상태에서의 전류 흐름이 실리콘 박막 트랜지스터보다 크지 않다..
도 9는 본 발명의 일 실시예에 따른 박막 트랜지스터(100) 문턱전압 그래프(S3)이다. 구체적으로, 도 9에서 S1은 실리콘 박막 트랜지스터의 문턱전압 그래프이고, S2는 산화물 반도체 박막 트랜지스터의 문턱전압 그래프이고, S3는 본 발명의 일 실시예에 따른 박막 트랜지스터(100) 문턱전압 그래프(S3)이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 실리콘 박막 트랜지스터보다 우수한 오프-전류(off-current) 특성을 가져, 오프(OFF) 상태에 누설 전류가 거의 발생되는 않는다. 또한, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 산화물 반도체 박막 트랜지스터보다 큰 온-전류(On-Current) 및 큰 s-팩터를 갖는다는 것을 확인할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 실리콘 박막 트랜지스터의 특징인 큰 이동도 및 큰 s-팩터를 가질 수 있으며, 산화물 반도체 박막 트랜지스터의 특징인 낮은 오프-전류(off-current) 특징을 가질 수 있다. 그에 따라, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 온(ON) 상태에서 우수한 전류 특성을 가질 수 있고, 오프(OFF) 상태에서 누설 전류가 방지될 수 있다. 또한, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 큰 s-팩터를 가져, 표시장치의 구동 트랜지스터로 사용될 수 있다
도 11은 본 발명의 또 다른 일 실시예에 따른 표시장치(700)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(700)는, 도 11에 도시된 바와 같이, 표시패널(210), 게이트 드라이버(220), 데이터 드라이버(230) 및 제어부(240)를 포함한다.
표시패널(210)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(240)는 게이트 드라이버(220)와 데이터 드라이버(230)를 제어한다.
제어부(240)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(220)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(230)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(240)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(230)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(230)는 표시패널(210)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(230)는 제어부(240)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(220)는 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스(GP)를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시 패널을 통해 하나의 이미지가 출력되는 기간을 말한다. 또한, 게이트 드라이버(220)는 1 프레임 중 게이트 펄스(GP)가 공급되지 않는 나머지 기간 동안에는, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호(Goff)를 게이트 라인(GL)에 공급한다. 이하, 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 총칭하여 스캔신호(SS)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(220)는 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(220)가 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 12는 도 11의 어느 한 화소(P)에 대한 회로도이고, 도 13은 도 11의 화소(P)에 대한 평면도이고, 도 14는 도 13의 II-II'를 따라 자른 단면도이다.
도 12의 회로도는 발광 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(700)의 화소(P)에 대한 등가 회로도이다.
화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
도 12의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다. 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)로, 도 2, 도 4, 도 5, 도 6, 도 7 및 도 8에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600)이 각각 사용될 수 있다. 특히, 구동 트랜지스터인 제2 박막 트랜지스터(TR2)로 도 2, 도 4, 도 5, 도 6, 도 7 및 도 8에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600)이 사용될 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(220)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 발광 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 13 및 도 14를 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 기판(110) 상에 배치된다.
기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
기판(110) 상에 차광층(180)이 배치된다. 차광층(180)은 광차단층 역할을 할 수 있다. 광차단층은 외부로부터 입사되는 광을 차단하여 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)을 보호한다.
차광층(180) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(A1, A2)을 보호한다.
버퍼층(120) 상에 제1 박막 트랜지스터(TR1)의 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 액티브층(A2)이 배치된다.
액티브층(A1, A2)은 실리콘 반도체층(130a) 및 실리콘 반도체층(130a)과 접촉하는 산화물 반도체층(130b)을 포함한다.
실리콘 반도체층(130a)은 비정질 실리콘 및 다결정 실리콘 중 적어도 하나를 포함할 수 있다. 예를 들어, 저온다결정실리콘(Low Temperature Poly Silicon, LTPS)에 의하여 실리콘 반도체층(130a)이 만들어질 수 있다.
산화물 반도체층(130b)은 산화물 반도체 물질을 포함한다.
산화물 반도체층(130b)은 다층 구조를 가질 수 있다. 보다 구체적으로, 산화물 반도체층(130b)은 제1 산화물 반도체층(31b) 및 제1 산화물 반도체층(31b) 상의 제2 산화물 반도체층(32b)을 포함할 수 있다.
액티브층(A1, A2) 상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 절연성을 갖는다.
게이트 절연막(140) 상에 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)이 배치된다.
제1 박막 트랜지스터(TR1)의 게이트 전극(G1)은 제1 박막 트랜지스터(TR1)의 액티브층(A1)을 구성하는 실리콘 반도체층(130a)의 적어도 일부 및 산화물 반도체층(130b)의 적어도 일부와 중첩한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)은 제2 박막 트랜지스터(TR2)의 액티브층(A2)을 구성하는 실리콘 반도체층(130a)의 적어도 일부 및 산화물 반도체층(130b)의 적어도 일부와 중첩한다.
도 13 및 도 14를 참조하면, 게이트 전극(G1, G2)과 동일층에 제1 커패시터(C1)의 제1 커패시터 전극(C11)이 배치된다. 게이트 전극(G1, G2)과 제1 커패시터 전극(C11)은 동일 재료를 이용하는 동일 공정에 의해 함께 만들어질 수 있다.
게이트 전극(G1, G2) 및 제1 커패시터 전극(C11) 상에 층간 절연막(170)이 배치된다.
층간 절연막(170) 상에 소스 전극(S1, S2) 및 드레인 전극(D1, D2)이 배치된다. 본 발명의 일 실시예에 따르면, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극(S1, S2)과 드레인 전극(D1, D2)은 서로 바뀔 수 있다. 따라서, 소스 전극(S1, S2)은 드레인 전극(D1, D2)이 될 수 있고, 드레인 전극(D1, 2)은 소스 전극(S1, S2)이 될 수도 있다.
또한, 층간 절연막(170) 상에 데이터 라인(DL)과 구동 전원 라인(PL)이 배치된다. 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 데이터 라인(DL)과 일체로 형성될 수 있다. 제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 구동 전원 라인(PL)과 일체로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)과 드레인 전극(D1)은 서로 이격되어 각각 제1 박막 트랜지스터(TR1)의 액티브층(A1)과 연결된다. 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 드레인 전극(D2)은 서로 이격되어 각각 제2 박막 트랜지스터(TR2)의 액티브층(A2)과 연결된다.
구체적으로, 제1 박막 트랜지스터(TR1)의 소스 전극(S1)은 제1 콘택홀(H1)을 통하여 액티브층(A1)의 소스 영역과 접촉한다.
제1 박막 트랜지스터(TR1)의 드레인 전극(D1)은 제2 콘택홀(H2)을 통하여 액티브층(A1)의 드레인 영역과 접촉하고, 제3 콘택홀(H3)을 통하여 제1 커패시터(C1)의 제1 커패시터 전극(C11)과 연결된다.
제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 층간 절연막(170) 상으로 연장되어, 그 일부가 제1 커패시터(C1)의 제2 커패시터 전극(C12) 역할을 한다. 제1 커패시터 전극(C11)과 제2 커패시터 전극(C12)이 중첩되어 제1 커패시터(C1)가 형성된다.
또한, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)은 제4 콘택홀(H4)을 통하여 액티브층(A2)의 소스 영역과 접촉한다.
제2 박막 트랜지스터(TR2)의 드레인 전극(D2)은 제5 콘택홀(H5)을 통하여 액티브층(A2)의 소스 영역과 접촉한다.
제1 박막 트랜지스터(TR1)는 액티브층(A1), 게이트 전극(G1), 소스 전극(S1) 및 드레인 전극(D1)을 포함하며, 화소 구동부(PDC)로 인가되는 데이터 전압(Vdata)을 제어하는 스위칭 트랜지스터 역할을 한다.
제2 박막 트랜지스터(TR2)는 액티브층(A2), 게이트 전극(G2), 소스 전극(S2) 및 드레인 전극(D2)을 포함하며, 표시소자(710)로 인가되는 구동 전압(Vdd)을 제어하는 구동 트랜지스터 역할을 한다.
소스 전극(S1, S2), 드레인 전극(D1, D2), 데이터 라인(DL) 및 구동 전원 라인(PL) 상에 보호층(175)이 배치된다. 보호층(175)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
보호층(175) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 보호층(175)에 형성된 제6 콘택홀(H6)을 통하여, 제2 박막 트랜지스터(TR2)의 소스 전극(S2)과 연결된다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 14에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이
본 발명의 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)는 큰 s-팩터를 가져, 문턱전압(Vth) 구간에서 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS)의 변화율이 완만하다. 따라서, 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)에 인가되는 전압을 조절하는 것에 의하여, 제2 박막 트랜지스터(TR2)의 드레인-소스 전류(IDS)의 크기를 조절하는 것이 용이해진다. 화소의 계조는 드레인-소스 전류(IDS)의 크기를 조절하는 것에 의하여 제어될 수 있는데, 드레인-소스 전류(IDS)의 크기를 조절하는 것이 용이해지면, 화소의 계조 조정이 용이해진다. 따라서, 본 발명의 일 실시예에 따라, 제2 박막 트랜지스터(TR2)가 구동 박막 트랜지스터로 사용되는 경우, 화소의 계조 표현이 용이해진다.
도 15는 본 발명의 또 다른 일 실시예에 따른 표시장치(800)의 화소(P)에 대한 회로도이다.
도 15는 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 15에 도시된 표시장치(1400)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 15을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 발광 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 발광 소자(710)로 공급되어, 발광 소자(710)에서 광이 출력된다.
도 15의 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 제3 박막 트랜지스터(TR2)는 각각 도 2, 도 4, 도 5, 도 6, 도 7 및 도 8에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600) 중 어느 하나와 동일한 구조를 가질 수 있다.
도 16은 본 발명의 또 다른 일 실시예에 따른 표시장치(900)의 화소에 대한 회로도이다.
도 16에 도시된 표시장치(1500)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 16의 화소(P)는 도 15의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 16의 화소 구동부(PDC)는 도 15의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
도 16을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
도 16의 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 제3 박막 트랜지스터(TR3) 및 제4 박막 트랜지스터(TR4)는 각각 도 2, 도 4, 도 5, 도 6, 도 7 및 도 8에 도시된 박막 트랜지스터들(100, 200, 300, 400, 500, 600) 중 어느 하나와 동일한 구조를 가질 수 있다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
도 17은 본 발명의 또 다른 일 실시예에 따른 표시장치(1000)의 화소에 대한 회로도이다.
도 17의 표시장치(1000)는 액정 표시장치이다.
도 17에 도시된 표시장치(1000)의 화소(P)는, 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 액정 커패시터(Clc)를 포함한다. 액정 커패시터(Clc)는 표시 소자에 해당된다.
화소 구동부(PDC)는 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TR), 박막 트랜지스터(TR)와 공통 전극(372) 사이에 접속된 스토리지 커패시터(Cst)를 포함한다. 액정 커패시터(Clc)는 박막 트랜지스터(TR)와 공통 전극(372) 사이에서, 스토리지 커패시터(Cst)와 병렬로 접속된다.
액정 커패시터(Clc)는 박막 트랜지스터(TR)를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극(372)에 공급된 공통 전압(Vcom)과의 차전압을 충전하고, 충전된 전압에 따라 액정을 구동하여 광투과량을 제어한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다.
도 18a 내지 18e는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조 공정도이다.
도 18a를 참조하면, 기판(110) 상에 버퍼층(120)이 형성되고, 버퍼층(120) 상에 실리콘 반도체층(130a)이 형성된다. 실리콘 반도체층(130a)은 결정화된다.
실리콘 반도체층(130a) 형성을 위해 결정화 과정이 필요하다. 따라서, 본 발명의 일 실시예에 따르면, 산화물 반도체층(130b)이 형성되기 전에 기판(110) 상에 먼저 실리콘 반도체층(130a)이 형성된다.
도 18b를 참조하면, 버퍼층(120) 상에 산화물 반도체층(130b)이 형성된다. 산화물 반도체층(130b)은 실리콘 반도체층(130a)과 접촉한다.
산화물 반도체층(130b)이 실리콘 반도체층(130a)과 안정적으로 접촉하도록 하기 위해, 본 발명의 일 실시예에 따르면, 산화물 반도체층(130b)의 말단 일부가 실리콘 반도체층(130a)의 말단 일부와 중첩하도록 산화물 반도체층(130b)이 형성된다.
이와 같이, 기판(110) 상에 실리콘 반도체층(130a) 및 산화물 반도체층(130b)이 형성됨으로써, 액티브층(130)이 만들어질 수 있다.
도 18c를 참조하면, 액티브층(130) 상에 게이트 절연막(140)이 형성되고, 게이트 절연막(140) 상에 게이트 전극(160)이 형성된다.
게이트 전극(160)은 액티브층(130)과 적어도 일부 중첩한다. 구체적으로, 게이트 전극(160)은 실리콘 반도체층(130a)의 적어도 일부 및 산화물 반도체층(130b)의 적어도 일부와 중첩한다.
다음, 게이트 전극(160)을 마스크로 하여, 액티브층(130)이 선택적으로 도체화된다.
본 발명의 일 실시예에 따르면, 도 18c에 도시된 바와 같이, 액티브층(130) 중 게이트 전극(160) 중첩하지 않는 부분에 이온을 도핑(doping)하는 방법에 의하여 액티브층(130)이 선택적으로 도체화될 수 있다. 도핑을 위하여, 5A족 원소가 사용될 수 있다. 예를 들어, 인(P) 이온, 비소(As) 이온 및 안티모니(Sb) 이온 중 적어도 하나에 의하여 도핑이 이루어질 수 있다.
그러나, 본 발명의 일 실시예에가 이에 한정되는 것은 아니며, 플라즈마 처리 또는 드라이 에치에 의하여 액티브층(130)이 선택적으로 도체화될 수도 있고, 광조사에 의하여 액티브층(130)이 선택적으로 도체화될 수도 있다.
도 18d를 참조하면, 액티브층(130)에 대한 선택적인 도체화에 의하여, 도체화부(132, 133)가 형성된다.
구체적으로, 액티브층(130) 중 게이트 전극(160)과 중첩하는 영역은 도체화되지 않아 채널부(131)가 된다. 액티브층(130) 중 제2 게이트 전극(160)과 중첩하지 않는 영역은 도체화되어 도체화부(132, 133)가 된다. 도체화부(132, 133)는 채널부(131)의 양쪽에 형성된다.
도체화부(132, 133) 중 어느 하나는 소스 영역(132)이 되고, 다른 하나는 드레인 영역(133)이 된다. 소스 영역(132)은 소스 전극(151)과 연결되는 소스 연결부 역할을 할 수 있다. 드레인 영역(133)은 드레인 전극(152)과 연결되는 드레인 연결부 역할을 할 수 있다.
도 18e를 참조하면, 게이트 전극(160) 상에 층간 절연막(170)이 배치되고, 층간 절연막(170) 상에 소스 전극(151) 및 드레인 전극(152)이 배치된다.
층간 절연막(170)은 절연 물질로 이루어진 절연층이다. 소스 전극(151)과 드레인 전극(152)은 서로 이격되어 각각 액티브층(130)과 연결된다. 소스 전극(151)과 드레인 전극(152)은 층간 절연막(170)에 형성된 콘택홀을 통하여 각각 액티브층(130)과 연결된다.
그 결과, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)가 만들어진다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 기판
120: 버퍼층 130: 액티브층
130a: 산화물 반도체층 130b: 실리콘 반도체층
131: 채널부 132: 소스 영역
133: 드레인 영역 140: 게이트 절연막
151: 소스 전극 152: 드레인 전극
160: 게이트 전극 170: 층간 절연층
175: 보호층 180: 차광층
710: 표시 소자 711: 제1 전극
712: 유기 발광층 713: 제2 전극

Claims (18)

  1. 액티브층; 및
    상기 액티브층과 이격되어 상기 액티브층과 적어도 일부 중첩하는 게이트 전극;을 포함하고,
    상기 액티브층은,
    실리콘 반도체층; 및
    상기 실리콘 반도체층과 접촉하는 산화물 반도체층;을 포함하고,
    상기 실리콘 반도체층의 적어도 일부 및 산화물 반도체층의 적어도 일부는 상기 게이트 전극과 중첩하는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 실리콘 반도체층과 상기 산화물 반도체층은 동일층에 배치된, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 실리콘 반도체층과 상기 산화물 반도체층의 접촉부 전체는 상기 게이트 전극과 중첩하는, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 산화물 반도체층의 적어도 일부는 두께 방향으로 상기 실리콘 반도체층과 중첩하는, 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 실리콘 반도체층과 상기 산화물 반도체층은 두께 방향으로 서로 중첩하지 않는, 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 실리콘 반도체층은 상기 액티브층 중 상기 게이트 전극과 중첩하는 영역의 50% 이상에 배치된, 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 실리콘 반도체층은 상기 액티브층 중 상기 게이트 전극과 중첩하는 영역의 50% 이상에서, 상기 산화물 반도체층과 중첩하지 않은 상태로 배치된, 박막 트랜지스터.
  8. 제1항에 있어서,
    서로 이격되어 상기 액티브층과 각각 연결된 소스 전극 및 드레인 전극을 더 포함하며,
    상기 소스 전극 및 상기 드레인 전극 중 어느 하나는 상기 실리콘 반도체층과 연결되고,
    상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 상기 산화물 반도체층과 연결된, 박막 트랜지스터.
  9. 제1항에 있어서, 상기 액티브층은
    상기 게이트 전극과 중첩하는 채널부;
    상기 채널부와 이어지며, 상기 게이트 전극과 중첩하지 않는 소스 영역; 및
    상기 소스 영역과 이격되어 상기 채널부와 이어지며, 상기 게이트 전극과 중첩하지 않는 드레인 영역;을 포함하고,
    상기 채널부에 있어서, 상기 소스 영역과 상기 드레인 영역 사이의 직선 거리를 채널 길이라 할 때, 상기 산화물 반도체층과 중첩하지 않는 상기 실리콘 반도체층의 길이는 상기 채널 길이의 50 내지 90%인 박막 트랜지스터.
  10. 제9항에 있어서,
    상기 소스 영역과 상기 드레인 영역 사이를 연결하는 직선을 따른 상기 채널부의 적어도 일부에, 상기 실리콘 반도체층과 중첩하지 않는 상기 산화물 반도체층이 배치된, 박막 트랜지스터.
  11. 제9항에 있어서,
    상기 소스 영역 및 상기 드레인 영역 중 어느 하나는 상기 실리콘 반도체층에 형성되고,
    상기 소스 영역 및 상기 드레인 영역 중 다른 하나는 상기 산화물 반도체층에 형성되는, 박막 트랜지스터.
  12. 제1항에 있어서, 상기 산화물 반도체층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;을 포함하는, 박막 트랜지스터.
  13. 제1항에 있어서, 상기 산화물 반도체층이 상기 실리콘 반도체층의 일측과 타측에 각각 배치된, 박막 트랜지스터.
  14. 제1항 내지 제13항 중 어느 한 항에 따른 박막 트랜지스터를 포함하는, 표시장치.
  15. 제14항에 있어서,
    상기 박막 트랜지스터는 구동 트랜지스터인, 표시장치.
  16. 기판 상에 액티브층을 형성하는 단계; 및
    상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 형성하는 단계;를 포함하며,
    상기 액티브층을 형성하는 단계는,
    상기 기판 상에 실리콘 반도체층을 형성하는 단계; 및
    상기 기판 상에 상기 실리콘 반도체층과 접촉하는 산화물 반도체층을 형성하는 단계;를 포함하고,
    상기 게이트 전극은 상기 실리콘 반도체층의 적어도 일부 및 산화물 반도체층의 적어도 일부와 중첩하도록 형성되는, 박막 트랜지스터의 제조방법.
  17. 제16항에 있어서,
    상기 게이트 전극을 마스크로 하여, 상기 액티브층을 선택적으로 도체화하는 단계를 포함하는, 박막 트랜지스터의 제조방법.
  18. 제17항에 있어서,
    상기 액티브층을 선택적으로 도체화하는 단계는, 상기 게이트 전극과 중첩하지 않는 상기 액티브층에 이온을 도핑하는 단계를 포함하는, 박막 트랜지스터의 제조방법.
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