KR20230063432A - 박막 트랜지스터 및 이를 포함하는 표시장치 - Google Patents

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박재윤
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Abstract

본 발명의 일 실시예는, 액티브층 및 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 포함하고, 상기 액티브층은 채널부, 상기 채널부의 일측과 접촉하는 제1 연결부 및 상기 채널부의 타측과 접촉하는 제2 연결부를 포함하고, 상기 채널부는 제1 영역 및 상기 제1 영역과 나란히 배치된 제2 영역을 포함하고, 상기 제1 영역 및 상기 제2 영역은 각각 적어도 상기 제1 연결부로부터 상기 제2 연결부까지 이어지며, 상기 제1 영역에 인가되는 유효 게이트 전압이 상기 제2 영역에 인가되는 유효 게이트 전압보다 작도록 구성된, 박막 트랜지스터 및 상기 박막 트랜지스터를 포함하는 표시장치를 제공한다.

Description

박막 트랜지스터 및 이를 포함하는 표시장치{THIN FILM TRANSISTOR AND DISPLAY APPARATUS COMPRISING THE SAME}
본 발명은 박막 트랜지스터 및 이를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다.
표시장치는, 예를 들어, 스위칭 박막 트랜지스터와 구동 박막 트랜지스터를 포함할 수 있다. 일반적으로, 스위칭 박막 트랜지스터는 온-오프(On-Off) 특성 향상을 위해 작은 s-팩터(s-factor)를 가지는 것이 유리하고, 구동 박막 트랜지스터는 계조(gray scale) 표현을 위해 큰 s-팩터(s-factor)를 가지는 것이 유리하다.
일반적으로, 온-오프(On-Off) 특성을 확보하기 위해 박막 트랜지스터들이 작은 s-팩터(s-factor)를 가지는 경우가 많다. 이러한 박막 트랜지스터들이 표시장치의 구동 박막 트랜지스터에 적용되는 경우, 표시장치의 계조(gray scale)를 표현하는 데 어려움이 있다.
따라서, 표시장치의 구동 박막 트랜지스터에 적용되어 계조(gray scale)를 용이하게 표현하기 위해, 큰 s-팩터(s-factor)를 갖는 박막 트랜지스터가 요구되고 있다. 또한, 박막 트랜지스터가 큰 s-팩터(s-factor)를 가지더라도, 온(ON) 상태에서는 우수한 전류 특성을 가지는 것이 요구되고 있다.
본 발명의 일 실시예는, 큰 s-팩터(s-factor)를 가지며, 온(ON) 상태에서는 우수한 전류 특성을 갖는 박막 트랜지스터를 제공하고자 한다. 본 발명의 일 실시예는, 문턱전압 구간에서 큰 s-팩터를 갖고, 온(ON) 상태에서 큰 전류값을 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예는, 채널부의 제1 영역의 유효 게이트 전압이 채널부의 제2 영역의 유효 게이트 전압보다 낮아, 문턱전압 구간에서 큰 s-팩터(s-factor)를 가지도록 설계된 박막 트랜지스터를 제공하고자 한다.
또한, 본 발명의 일 실시예에 따르면, 박막 트랜지스터의 s-팩터(s-factor)를 증가시키기 위해 게이트 전극과 액티브층의 간격을 증가시킬 필요가 없기 때문에, 게이트 전극과 액티브층의 간격이 필요이상으로 크지 않도록 설계되어, 우수한 온(ON) 전류 특성을 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예는, 채널부의 일 방향을 따라 스페이서를 배치하여, 큰 s-팩터(s-factor)를 가지며, 동시에 큰 온(ON) 전류 특성을 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예는, 채널부의 일 방향을 따라 도전재층을 배치하여, 큰 s-팩터(s-factor)를 가지며, 동시에 큰 온(ON) 전류 특성을 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는 큰 s-팩터를 가지는 동시에 큰 온(ON) 전류 특성을 갖는 구동 박막 트랜지스터를 포함하여, 우수한 계조(gray scale) 표현 능력 및 우수한 전류 특성을 갖는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 액티브층 및 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 포함하고, 상기 액티브층은 채널부, 상기 채널부의 일측과 접촉하는 제1 연결부 및 상기 채널부의 타측과 접촉하는 제2 연결부를 포함하고, 상기 채널부는 제1 영역 및 상기 제1 영역과 나란히 배치된 제2 영역을 포함하고, 상기 제1 영역 및 상기 제2 영역은 각각 적어도 상기 제1 연결부로부터 상기 제2 연결부까지 이어지며, 상기 제1 영역에 인가되는 유효 게이트 전압이 상기 제2 영역에 인가되는 유효 게이트 전압보다 작도록 구성된, 박막 트랜지스터를 제공한다.
상기 채널부는 상기 제2 영역을 사이에 두고 상기 제1 영역과 이격된 제3 영역을 포함하며, 상기 제3 영역은 각각 적어도 상기 제1 연결부로부터 상기 제2 연결부까지 이어지며, 상기 제3 영역에 인가되는 유효 게이트 전압이 상기 제2 영역에 인가되는 유효 게이트 전압보다 작도록 구성될 수 있다.
상기 채널부는 상기 제1 영역을 사이에 두고 상기 제2 영역과 이격된 제4 영역을 포함하며, 상기 제4 영역은 각각 적어도 상기 제1 연결부로부터 상기 제2 연결부까지 이어지며, 상기 제4 영역에 인가되는 유효 게이트 전압이 상기 제1 영역에 인가되는 유효 게이트 전압보다 크도록 구성될 수 있다.
상기 박막 트랜지스터는 상기 채널부와 중첩하는 제1 도전재층을 더 포함하며, 상기 채널부는 상기 제1 도전재층과 상기 게이트 전극 사이에 배치되며, 상기 제1 도전재층은 상기 제1 연결부와 연결될 수 있다.
상기 제1 도전재층은 상기 제1 영역과 중첩할 수 있다.
상기 박막 트랜지스터는 상기 채널부와 중첩하는 제1 스페이서를 더 포함할 수 있다.
상기 제1 스페이서는 상기 제1 영역과 중첩하지 않고, 상기 제2 영역과 중첩한다.
상기 채널부는 상기 제1 영역과 이격되어 상기 제1 스페이서와 중첩하지 않는 제3 영역을 더 포함한다.
상기 제1 스페이서는 상기 채널부와 상기 제1 도전재층 사이에 배치될 수 있다.
상기 제1 스페이서와 상기 제1 도전재층이 동일층에 배치될 수 있다.
상기 박막 트랜지스터는, 상기 제1 스페이서와 이격되어 상기 채널부와 중첩하는 제2 스페이서를 더 포함할 할 수 있다.
상기 채널부는 상기 제2 스페이서와 중첩하는 제4 영역을 포함할 수 있다.
상기 제1 영역은 상기 제1 스페이서와 상기 제2 스페이서 사이의 이격 공간과 중첩할 수 있다.
상기 제1 스페이서 및 상기 제2 스페이서는 상기 채널부와 제1 도전재층 사이에 배치될 수 있다.
상기 제1 도전재층, 상기 제1 스페이서 및 제2 스페이서는 동일층에 배치되며, 상기 제1 도전재층은 상기 제1 스페이서 및 제2 스페이서 사이에 배치될 수 있다.
상기 박막 트랜지스터는, 상기 제1 도전재층과 이격되어 상기 채널부와 중첩하는 제2 도전재층을 더 포함하며, 상기 채널부는 상기 제2 도전재층과 상기 게이트 전극 사이에 배치되며, 상기 제2 도전재층은 상기 제1 연결부와 연결될 수 있다.
상기 채널부는 상기 제2 도전재층과 중첩하는 제3 영역을 포함할 수 있다.
상기 박막 트랜지스터는, 상기 제1 도전재층과 상기 제2 도전재층 사이의 제1 스페이서를 더 할 수 있다.
상기 제1 도전재층, 상기 제2 도전재층 및 상기 제1 스페이서는 동일층에 배치될 수 있다.
상기 제2 영역은 제1 도전재층과 상기 제2 도전재층 사이의 이격 공간과 중첩할 수 있다.
상기 박막 트랜지스터는 상기 제1 도전재층을 사이에 두고, 상기 액티브층과 이격된 도전성 패턴을 더 포함할 수 있다.
상기 박막 트랜지스터는 상기 제1 도전재층 및 상기 제2 도전재층을 사이에 두고, 상기 액티브층과 이격된 도전성 패턴을 더 포함할 수 있다.
상기 액티브층은 산화물 반도체 물질을 포함할 수 있다.
상기 산화물 반도체 물질은, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 액티브층은, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함할 수 있다.
상기 액티브층은, 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함할 수 있다.
본 발명의 다른 일 실시예는, 상기 박막 트랜지스터를 포함하는, 표시장치를 제공한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 큰 s-팩터를 가지며, 동시에 온(ON) 우수한 온(ON) 전류 특성을 갖는다. 따라서, 이러한 박막 트랜지스터가 사용되는 경우, 표시장치의 계조(gray scale) 표현 능력이 향상되고, 표시장치의 전류 특성 역시 향상될 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 평면도이고, 도 1b, 1c 및 1d는 각각 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도들이다.
도 1e 및 1f는 각각 본 발명의 다른 일 실시예들에 따른 박막 트랜지스터의 단면도이다.
도 2a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이고, 도 2b, 2c 및 2d는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도들이다.
도 3a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이고, 도 3b, 3c 및 3d는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도들이다.
도 4a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이고, 도 4b, 4c 및 4d는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도들이다.
도 5a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이고, 도 5b, 5c 및 5d는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도들이다.
도 6a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이고, 도 6b, 6c 및 6d는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도들이다.
도 7a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이고, 도 7b, 7c 및 7d는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도들이다.
도 8a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이고, 도 8b, 8c 및 8d는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도들이다.
도 9a 및 9b는 박막 트랜지스터의 유효 게이트 전압을 설명하는 개략도이다.
도 10a 및 10b는 본 발명의 일 실시예에 따른 박막 트랜지스터의 유효 게이트 전압을 설명하는 개략도이다.
도 11은 박막 트랜지스터들의 대한 문턱전압 그래프이다.
도 12는 박막 트랜지스터들의 s-팩터와 온(ON) 전류의 분포 그래프이다.
도 13는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략도이다.
도 14는 도 13의 어느 한 화소에 대한 회로도이다.
도 15은 도 14의 화소에 대한 평면도이다.
도 16은 도 15의 I-I'를 따라 자른 단면도이다.
도 17은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 18은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터 및 이를 포함하는 표시장치를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극이 구별되어 있지만, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 구체적으로, 어느 한 실시예에서 소스 전극으로 명명된 전극은 드레인 전극으로 사용될 수도 있고, 드레인 전극으로 명명된 전극은 소스 전극으로 사용될 수 있다. 또한, 어느 한 실시예에 따른 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예에 따른 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 발명의 실시예들에 있어서, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하였지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 평면도이고, 도 1b, 1c 및 1d는 각각 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 단면도들이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는, 액티브층(130) 및 액티브층(130)과 적어도 일부 중첩하는 게이트 전극(150)을 포함한다. 액티브층(130)은 채널부(130n), 채널부(130n)의 일측과 접촉하는 제1 연결부(131) 및 채널부(130n)의 타측과 접촉하는 제2 연결부(132)를 포함한다. 본 발명의 일 실시예에 따르면, 채널부(130n)는 제1 영역(Ar1) 및 제1 영역(Ar1)과 나란히 배치된 제2 영역(Ar2)을 포함하고, 제1 영역(Ar1) 및 제2 영역(Ar2)은 각각 제1 연결부(131)로부터 제2 연결부(132)까지 이어지며, 제1 영역(Ar1)에 인가되는 유효 게이트 전압이 제2 영역(Ar2)에 인가되는 유효 게이트 전압보다 작도록 구성된다.
본 발명의 일 실시예에 따르면, 채널부(130n)는 제2 영역(Ar2)을 사이에 두고 제1 영역(Ar1)과 이격된 제3 영역(Ar3)을 포함하며, 제3 영역(Ar3)에 인가되는 유효 게이트 전압이 제2 영역(Ar2)에 인가되는 유효 게이트 전압보다 작도록 구성된다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는, 채널부(130n)와 중첩하는 제1 도전재층(71) 및 채널부(130n)와 제1 도전재층(71) 사이의 제1 스페이서(11)을 더 포함할 수 있다. 채널부(130n)는 제1 도전재층(71)과 게이트 전극(150) 사이에 배치되며, 제1 도전재층(71)은 제1 연결부(131)와 연결될 수 있다.
이하, 도 1a 내지 1d를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)을 보다 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 평면도이고, 도 1b는 도 1a의 1I-1I'를 자른 단면도이고, 도 1c는 도 1a의 1II-1II'를 자른 단면도이고, 1d는 도 1a의 1III-1III'를 자른 단면도이다.
도 1a 내지 1d를 참조하면, 기판(110) 상에 제1 도전재층(71)이 배치된다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
제1 도전재층(71)은 기판(110) 상에 배치된다. 도 1a 내지 1d에 도시되지 않았지만, 기판(110)과 제1 도전재층(71) 사이에 하부 버퍼층(220)이 배치될 수도 있다(도 14, 도 16 참조). 하부 버퍼층(220)은 기판(110)의 상부를 평탄하게 하며, 공기 및 수분 차단성을 가지며, 절연성을 가져, 박막 트랜지스터(100)를 보호할 수 있다.
제1 도전재층(71)은 전기 전도성을 갖는다. 제1 도전재층(71)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd), 티타늄(Ti) 및 철(Fe) 중 적어도 하나를 포함할 수 있다. 제1 도전재층(71)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
또한, 제1 도전재층(71)은 광차단 특성을 가질 수 있다. 따라서, 제1 도전재층(71)이 광차단층 역할을 할 수 있다. 제1 도전재층(71)은, 외부로부터 입사되는 광을 차단하여, 채널부(130n)를 보호할 수 있다. 제1 도전재층(71)을 광차단층이라고 할 수도 있다.
제1 도전재층(71)은 기판(110)과 액티브층(130) 사이에 배치되며, 제1 도전재층(71)은 적어도 액티브층(130)의 채널부(130n)와 중첩한다.
도 1a 내지 1d를 참조하면, 제1 도전재층(71) 상에 제1 스페이서(11)가 배치된다. 제1 스페이서(11)는 제1 도전재층(71)과 채널부(130n) 사이에 배치되어, 제1 도전재층(71)과 채널부(130n)를 서로 이격시킨다.
본 발명의 일 실시예에 따르면, 제1 스페이서(11)는 1 내지 10㎛의 두께를 가질 수 있다. 박막 트랜지스터(100)의 크기에 따라 제1 스페이서(11)의 두께가 달라질 수 있다. 제1 스페이서(11)는, 예를 들어, 10 내지 20㎛의 두께를 가질 수도 있다. 본 발명의 일 실시예에 따른 박막 트랜지스터(100)가 표시장치에 사용되는 경우, 제1 스페이서(11)는, 예를 들어, 2 내지 5㎛의 두께를 가질 수 있다. 본 발명의 일 실시예에 따르면, 제1 스페이서(11)의 두께는 기판(110) 표면과 수직한 방향을 따라 측정된, 제1 스페이서(11)의 양쪽 표면 사이의 거리라고 할 수 있다.
본 발명의 일 실시예에 따르면, 제1 스페이서(11)는 버퍼층(120)보다 적어도 2배 이상의 두께를 가질 수 있다.
제1 스페이서(11)는 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중에서 선택된 적어도 하나를 포함하는 절연성 물질로 만들어질 수 있다. 제1 스페이서(11)는 라인 형상을 가질 수 있다. 예를 들어, 제1 스페이서(11)는 단면이 사다리꼴인 라인 형상을 가질 수 있다.
제1 도전재층(71) 및 제1 스페이서(11) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중에서 선택된 적어도 하나를 절연성 물질을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 버퍼층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 버퍼층(120)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
버퍼층(120)은 액티브층(130)을 보호한다. 또한, 버퍼층(120))은 제1 도전재층(71)과 채널부(130n)가 이격 및 절연되도록 한다.
액티브층(130)은 버퍼층(120) 상에 배치된다.
액티브층(130)은 반도체 물질에 의하여 형성될 수 있다. 액티브층(130)은, 예를 들어, 비정질 실리콘 반도체 물질, 다결정 실리콘 반도체 물질 및 산화물 반도체 중 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO(InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질로 액티브층(130)이 만들어질 수도 있다.
액티브층(130)은 채널부(130n), 제1 연결부(131) 및 제2 연결부(132)를 포함한다. 채널부(130n)의 일측은 제1 연결부(131)와 접촉하고, 채널부(130n)의 타측은 제2 연결부(132)와 접촉한다. 채널부(130n)는 게이트 전극(150)과 중첩하며, 박막 트랜지스터(100)의 채널 역할을 한다.
액티브층(130)의 제1 연결부(131) 및 제2 연결부(132)는 게이트 전극(150)과 중첩하지 않는다. 제1 연결부(131) 및 제2 연결부(132)는 반도체 물질의 선택적 도체화에 의하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 액티브층(130)의 제1 연결부(131)는 소스 영역이 되고, 제2 연결부(132)는 드레인 영역이 될 수 있다. 본 발명의 일 실시예에 따르면, 제1 연결부(131)를 소스 전극이라고 하고, 제2 연결부(132)를 드레인 전극이라고 할 수도 있다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 연결부(131)가 드레인 영역이 되고, 제2 연결부(132)가 소스 영역이 될 수도 있으며, 또한, 제1 연결부(131)를 드레인 전극이라고 하고, 제2 연결부(132)를 소스 전극이라고 할 수도 있다.
본 발명의 일 실시예에 따르면, 채널부(130n)는 제1 영역(Ar1) 및 제1 영역(Ar1)과 나란히 배치된 제2 영역(Ar2)을 포함한다. 도 1a 및 도 1b를 참조하면, 제1 스페이서(11)는 제1 영역(Ar1)과 중첩하지 않고, 제2 영역(Ar2)과 중첩한다. 본 발명의 일 실시예에 따르면 채널부(130n) 중 제1 스페이서(11)와 중첩하는 영역을 제2 영역(Ar2)이라 하고, 제1 스페이서(11)에 의하여 구분되는 (11)채널부(130n)의 영역 중 제1 스페이서(11)와 중첩하지 않는 영역 중 하나를 제1 영역(Ar1)이라 할 수 있다.
도 1a 및 도 1b를 참조하면, 채널부(130n)는 제3 영역(Ar3)을 포함한다. 제3 영역(Ar3)은 제1 스페이서(11)와 중첩하지 않는다. 제3 영역(Ar3)은 제2 영역(Ar2)을 사이에 두고 제1 영역(Ar1)과 이격된다.
도 1a 및 도 1b를 참조하면,제1 영역(Ar1) 및 제2 영역(Ar2)은 서로 나란히 배치되며 각각 제1 연결부(131)로부터 제2 연결부(132)까지 이어진다. 제3 영역(Ar3) 역시 제2 영역(Ar2)과 나란히 배치되며, 제1 연결부(131)로부터 제2 연결부(132)까지 이어진다.
본 발명의 일 실시예에 따르면, 제1 영역(Ar1)에 인가되는 유효 게이트 전압은 제2 영역(Ar2)에 인가되는 유효 게이트 전압보다 작다. 또한, 제3 영역(Ar3)에 인가되는 유효 게이트 전압은 제2 영역(Ar2)에 인가되는 유효 게이트 전압보다 작다. 유효 게이트 전압은 후술된다.
액티브층(130) 상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(140)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
도 1b 내지 2d를 참조하면, 게이트 절연막(140)은 패터닝되지 않고, 기판(110) 상의 전체 면에 일체로 형성될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 게이트 절연막(140)이 패터닝될 수도 있다. 예를 들어, 게이트 절연막(140)은 게이트 전극(150)에 대응되는 형상으로 패터닝될 수 있다.
게이트 절연막(140)은 채널부(130n)를 보호한다.
게이트 전극(150)은 게이트 절연막(140) 상에 배치된다. 게이트 전극(150)은 액티브층(130)의 채널부(130n)와 중첩한다.
게이트 전극(150)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(150)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 전극(150) 상에 층간 절연막(180)이 배치된다. 층간 절연막(180)은 절연 물질로 이루어진 절연층이다. 층간 절연막(180)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
층간 절연막(180) 상에 소스 전극(161) 및 드레인 전극(162)이 배치된다.
소스 전극(161)은 콘택홀(CH1)을 통해 제1 도전재층(71)과 연결될 수 있다. 또한, 소스 전극(161)은 콘택홀(CH2)을 통해 액티브층(130)과 연결된다. 구체적으로, 소스 전극(161)은 콘택홀(CH2)을 통해 액티브층(130)의 제1 연결부(131)과 전기적으로 연결될 수 있다. 그 결과, 제1 도전재층(71)이 액티브층(130)의 제1 연결부(131)와 연결될 수 있다.
드레인 전극(162)은 소스 전극(161)과 이격되어 콘택홀(CH3)을 통해 액티브층(130)과 연결된다. 구체적으로, 드레인 전극(162)은 콘택홀(CH3)을 통해 액티브층(130)의 제2 연결부(132)와 전기적으로 연결될 수 있다.
소스 전극(161) 및 드레인 전극(162)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(161) 및 드레인 전극(162)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
도 1c 및 1d에 제1 연결부(131)와 소스 전극(161)이 구별되어 도시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 연결부(131)가 소스 전극이 될 수 있고, 지시부호 "161"로 표시된 전극은 연결전극 또는 브릿지가 될 수 있다.
도 1c 및 1d에 제2 연결부(132)와 드레인 전극(162)이 구별되어 도시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제2 연결부(131)가 드레인 전극이 될 수 있고, 지시부호 "162"로 표시된 전극은 연결전극 또는 브릿지가 될 수 있다.
본 발명의 일 실시예에 따르면, 제1 도전재층(71)이 소스 전극(161)과 연결되기 때문에. 제1 도전재층(71)에 소스 전극(161)과 동일한 전압이 인가될 수 있다. 제1 도전재층(71)이 기판(110)과 액티브층(130) 사이에 배치기 때문에 제1 도전재층(71)에 인가되는 전압은 채널부(130n)에 영향을 미칠 수 있다.
예를 들어, 제1 도전재층(71)에 의한 전기적인 영향으로 인해, 게이트 전극(150)에 의해 채널부(130n)에 인가되는 전계 효과가 선택적으로 감소될 수 있다. 구체적으로, 게이트 전극(150)에 의해 채널부(130n)에 전계가 인가되는데, 제1 도전재층(71)에 의한 전기적인 영향으로 인해, 채널부(130n)의 제2 영역에 인가되는 전계 효과가 선택적으로 감소될 수 있다.
본 발명의 일 실시예에 따르면, 채널부(130n) 중 제1 도전재층(71)과 가까이 배치된 제1 영역(Ar1)에서 유효 게이트 전압(Veff)의 감소가 발생될 수 있다. 그 결과, 채널부(130n)의 제1 영역(Ar1) 인가되는 유효 게이트 전압(Veff)은 채널부(130n) 중 제1 도전재층(71)과 멀리 배치된 제2 영역(Ar2)에 인가되는 유효 게이트 전압(Veff)보다 작을 수 있다.
마찬가지로, 채널부(130n) 중 제1 도전재층(71)과 가까이 배치된 제3 영역(Ar3)에서 유효 게이트 전압(Veff)의 감소가 발생될 수 있다. 그 결과, 채널부(130n)의 제3 영역(Ar3)에 인가되는 유효 게이트 전압(Veff)은 제1 도전재층(71)과 멀리 배치된 제2 영역(Ar2)에 인가되는 유효 게이트 전압(Veff)보다 작을 수 있다.
이와 같이, 채널부(130n)에서 유효 게이트 전압의 감소가 발생되는 경우, 박막 트랜지스터(100)의 s-팩터(s-factor)가 증가할 수 있다.
이하 s-팩터(s-factor)를 상세히 설명한다.
s-팩터(sub-threshold swing: s-factor)는 박막 트랜지스터(100)의 게이트 전압(Gate Voltage)에 대한 드레인-소스 전류(Drain-Source Current) 그래프에 있어서, 문턱전압(Vth) 구간에서 그래프의 기울기의 역수값으로 구해진다. s-팩터는, 예를 들어, 박막 트랜지스터(100)의 문턱전압(Vth) 구간에서, 게이트 전압에 대한 드레인-소스 전류의 변화 정도를 나타내는 지표로 사용될 수 있다.
s-팩터가 커지면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만해진다.
s-팩터는, 예를 들어, 도 11에 도시된 전류변화 그래프에 의하여 설명될 수 있다. 도 7은 박막 트랜지스터들에 대한 문턱전압 그래프이다. 구체적으로, 도 11은 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS)를 표시하고 있다. 도 11에 도시된 그래프의 문턱전압(Vth) 구간에서, 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS) 그래프 기울기의 역수가 s-팩터이다. 그래프의 기울기가 급하면 s-팩터가 작고, 그래프의 기울기가 작으면 s-팩터가 크다. s-팩터가 크면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만하다.
s-팩터가 커지면, 문턱전압(Vth) 구간에서 게이트 전압에 대한 드레인-소스 전류(IDS) 변화율이 완만해지기 때문에, 게이트 전압(VGS)을 조절하는 것에 의하여 드레인-소스 전류(IDS)의 크기를 조절하는 것이 용이해진다.
전류에 의해 구동되는 표시장치, 예를 들어, 유기발광 표시장치에서, 화소의 계조는 구동 박막 트랜지스터의 드레인-소스 전류(IDS)의 크기를 조절하는 것에 의하여 제어될 수 있다. 구동 박막 트랜지스터의 드레인-소스 전류(IDS)의 크기는 게이트 전압에 의하여 결정된다. 따라서, 전류에 의해 구동되는 유기발광 표시장치에서, 구동 박막 트랜지스터(Driving TR)의 s-팩터(s-factor)가 클수록 화소의 계조(gray scale)를 조정하는 것이 용이하다.
도 1b를 참조하면, 채널부(130n)의 제1 영역(AR1)과 제3 영역(AR3)이 제1 도전재층(71)에 인접하여 배치되기 때문에, 제1 도전재층(71)에 드레인 전극(162)과 동일한 전압이 인가되는 경우, 제1 도전재층(71)은 채널부(130n)의 제2 영역에 전기적인 영향이 가해질 수 있다. 제1 도전재층(71)에 의한 전기적인 영향으로 인해, 게이트 전극(150)에 의해 채널부(130n)의 제2 영역에 인가되는 전계 효과가 감소될 수 있다. 그 결과, 제1 도전재층(71)를 포함하는 박막 트랜지스터(100)의 s-팩터가 증가할 수 있다.
제1 도전재층(71)이 박막 트랜지스터(100)의 s-팩터에 미치는 영향은 도 9a, 9b, 10a 및 10b에 의하여 설명될 수 있다.
도 9a 및 9b는 박막 트랜지스터의 유효 게이트 전압(Veff)을 설명하는 개략도이다. 구체적으로, 도 9a 및 9b는 도 1a 내지 1d와 유사한 구조를 가지되, 제1 도전재층(71)을 갖지 않는 박막 트랜지스터(비교예 1)의 유효 게이트 전압(Veff)을 설명하는 개략도이다.
도 9a는 박막 트랜지스터에 게이트 전압(VGS)이 전압이 인가될 때, 발생될 수 있는 커패시턴스(Cap)를 개략적으로 도시하고 있다. 여기서, 게이트 전압(VGS)은 소스 전극(161)과 게이트 전극(150) 사이의 전압이다. 본 발명의 일 실시예에 따르면, 게이트 전압(VGS)은 제1 연결부(131)와 게이트 전극(150) 사이의 전압이라고 할 수도 있다.
9a는 박막 트랜지스터가 완전히 온(ON)되기 전, 문턱전압(Vth) 부근 전압에서의 커패시턴스(Cap) 관계를 개략적으로 설명하고 있다.
도 9a에 도시된 바와 같이, 제1 도전재층(71)을 갖지 않는 박막 트랜지스터(비교예 1)에 게이트 전압(VGS)이 전압이 인가되면, 액티브층(130)의 채널부(130n)와 게이트 전극(150)(Gate) 사이에 커패시턴스(CGI)가 형성되고, 또한, 채널부(130n)와 제1 연결부(131)(Source) 사이에도 커패시턴스(CCH)가 형성될 수 있다.
채널부(130n)와 제1 연결부(131)(Source) 사이에 형성되는 커패시턴스(CCH)는, N형 반도체 특성을 갖는 산화물 반도체층으로 이루어진 채널부(130n)에서, 고전압 단자인 드레인 전극(162)과 저전압 단자인 소스 전극(161)의 전압차에 의해 커패시턴스가 형성된다고 할 수 있다. 이하 동일하다.
도 9a에 따른 커패시턴스(Cap) 및 전압의 관계는 도 9b와 같이 표시될 수 있다. 도 9b를 참조하면, 채널부(130n)와 제1 연결부(131)(Source) 사이의 커패시턴스(CCH)로 인해, 게이트 전압(VGS)이 모두 유효하게 채널부(130n)에 인가되지 못한다. 그 결과, 전압 손실이 발생될 수 있다.
도 9b에 있어서, 박막 트랜지스터의 구동 시, 게이트 전압(VGS) 중 채널부(130n)에 유효하게 인가되는 전압을 유효 게이트 전압(Veff)라고 할 때, 유효 게이트 전압(Veff)은 다음 식 1에 의하여 구해질 수 있다.
[식 1]
Veff = [CGI / (CGI + CCH)] x VGS
도 10a 및 10b는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 유효 게이트 전압(Veff)을 설명하는 개략도이다.
도 10a는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)에 게이트 전압(VGS)이 전압이 인가될 때, 발생될 수 있는 커패시턴스(Cap)를 개략적으로 도시하고 있다. 도 10a는 박막 트랜지스터(100)가 완전히 온(ON)되기 전, 문턱전압(Vth) 부근 전압에서의 커패시턴스(Cap) 관계를 개략적으로 설명하고 있다.
도 10a에 도시된 바와 같이, 박막 트랜지스터(100)에 게이트 전압(VGS)이 전압이 인가되면, 액티브층(130)의 채널부(130n)와 게이트 전극(150) 사이에 커패시턴스(CGI)가 형성되고, 채널부(130n)와 제1 연결부(131)(Source) 사이에 커패시턴스(CCH)가 형성되고, 추가로 채널부(130n)와 제1 도전재층(71) 사이에도 커패시턴스(CBUF)가 형성될 수 있다.
도 1a 및 도 1b를 참조하면, 채널부(130n)와 제1 도전재층(71) 사이의 커패시턴스(CBUF)는 채널부(130n)의 제1 영역(Ar1)과 제1 도전재층(71) 사이의 제1 커패시턴스(Cap11), 채널부(130n)의 제2 영역(Ar2)과 제1 도전재층(71) 사이의 제2 커패시턴스(Cap12) 및 채널부(130n)의 제3 영역(Ar3)과 제1 도전재층(71) 사이의 제3 커패시턴스(Cap13)의 합이라고 할 수 있다. 구체적으로, 채널부(130n)와 제1 도전재층(71) 사이의 커패시턴스(CBUF)는 다음 식 2로 계산될 수 있다.
[식 2]
CBUF = Cap11 + Cap12 + Cap13
본 발명의 일 실시예에 따르면, 채널부(130n)의 제1 영역(Ar1)과 제1 도전재층(71) 사이 거리 및 제3 영역(Ar3)과 제1 도전재층(71) 사이의 거리가 채널부(130n)의 제2 영역(Ar2)과 제1 도전재층(71) 사이의 거리보다 작기 때문에, 제1 커패시턴스(Cap11), 제2 커패시턴스(Cap12) 및 제3 커패시턴스(Cap13) 사이에 다음의 관계식 3 및 4가 성립될 수 있다.
[식 3]
Cap11 > Cap12
[식 4]
Cap13 > Cap12
또한, 도 10a에 따른 커패시턴스(Cap) 및 전압의 관계는 도 10b와 같이 표시될 수 있다. 도 10b를 참조하면, 채널부(130n)와 제1 연결부(131)(Source) 사이의 커패시턴스(CCH) 및 채널부(130n)와 제1 도전재층(71) 사이의 커패시턴스(CBUF)로 인해, 게이트 전압(VGS)이 모두 유효하게 채널부(130n)에 인가되는 것은 아니며, 전압 손실이 발생될 수 있다.
본 발명의 일 실시예에 따르면, 제1 도전재층(71)과 소스 전극(161) 및 제1 연결부(131)가 전기적으로 연결되어 있기 때문에, 채널부(130n)와 제1 도전재층(71) 사이에 추가로 커패시턴스(CBUF)가 발생되어, 전압 손실의 원인이 되는 하부 커패시턴스(CCH + CBUF)가 증가한다.
구체적으로, 도 10b에서 게이트 전압(VGS) 중 채널부(130n)에 유효하게 인가되는 전압을 유효 게이트 전압(Veff)라고 할 때, 유효 게이트 전압(Veff)은 다음 식 5에 의하여 구해질 수 있다.
[식 5]
Veff = [CGI / (CGI + CCH + CBUF)] x VGS
식 5를 참조하면, 채널부(130n)와 제1 도전재층(71) 사이의 커패시턴스(CBUF)로 인해 식 5의 분모 부분이 증가하기 때문에, 유효 게이트 전압(Veff)의 감소가 식 1에 비하여 상대적으로 더 크다. 따라서, 게이트 전압(VGS)이 인가될 때, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)에서 드레인-소스 전류(IDS)의 증가 속도가 감소되며, 그 결과, s-팩터가 증가되는 효과가 발생한다.
본 발명의 일 실시예에 따르면, 채널부(130n)의 제1 영역(Ar1)과 제1 도전재층(71) 사이의 커패시턴스(Cap11)가 채널부(130n)의 제2 영역(Ar2)과 제1 도전재층(71) 사이의 커패시턴스(Cap12)보다 크다. 또한, 채널부(130n)의 제3 영역(Ar3)과 제1 도전재층(71) 사이의 커패시턴스(Cap13)가 채널부(130n)의 제2 영역(Ar2)과 제1 도전재층(71) 사이의 커패시턴스(Cap12)보다 크다. 그 결과, 채널부(130n) 중 제1 도전재층(71)과 가까이 위치하는 제1 영역(Ar1) 및 제3 영역(Ar3)에서의 유효 게이트 전압(Veff)의 감소가 현저해질 수 있다.
따라서, 본 발명의 일 실시예에 따르면, 제1 영역(Ar1)에 인가되는 유효 게이트 전압(Veff)의 크기가 제2 영역(Ar2)에 인가되는 유효 게이트 전압(Veff)의 크기보다 작다. 또한, 제3 영역(Ar3)에 인가되는 유효 게이트 전압(Veff)의 크기가 제2 영역(Ar2)에 인가되는 유효 게이트 전압(Veff)의 크기보다 작다.
제1 영역(Ar1) 및 제3 영역(Ar3)에서의 유효 게이트 전압(Veff)이 상대적으로 작기 때문에, 박막 트랜지스터(100)가 완전히 온(ON)되기 전 문턱전압(Vth) 구간에서 전류(IDS) 증가 속도가 지연되어, s-팩터가 증가되는 효과가 발생한다. 이와 같이, 본 발명의 일 실시예에 따르면, 채널부(130n)와 게이트 전극(150) 사이의 간격을 증가시키지 않고도, 박막 트랜지스터(100)의 s-팩터를 증가시키실 수 있다.
박막 트랜지스터(100)가 온(ON)된 상태에서는 채널부(130n)와 제1 연결부(131)(Source) 사이의 커패시턴스(CCH) 및 채널부(130n)와 제1 도전재층(71) 사이의 커패시턴스(CBUF)가 무시될 수 있으며, 채널부(130n)와 게이트 전극(150) 사이에 커패시턴스(CGI)에 의하여 드레인 전극(162)과 소스 전극(161) 사이에 전류(IDS)가 흐르게 된다. 본 발명의 일 실시예에 따르면, 채널부(130n)와 게이트 전극(150) 사이의 간격을 증가시키지 않기 때문에, 박막 트랜지스터(100)가 온(ON)된 상태에서 박막 트랜지스터(100)의 온(ON) 전류가 감소되지 않는다. 박막 트랜지스터(100)의 온(ON) 상태에서, 특히, 채널부(130n)의 제2 영역(Ar2)이 메인(main) 전류 영역이 되어, 박막 트랜지스터(100)의 온(ON) 전류가 향상될 수 있다.
종래, 박막 트랜지스터의 s-팩터를 증가시키기 위하여 게이트 전극과 채널부의 거리를 증기시키는 방법이 적용되었다. 이 경우, s-팩터는 증가하지만 박막 트랜지스터의 온(ON) 전류가 감소하는 문제가 있었다.
반면, 본 발명의 일 실시예에 따르면, 박막 트랜지스터(100)의 s-팩터를 증가시키면서도, 박막 트랜지스터(100)가 우수한 온(ON) 전류 특성을 가지도록 할 수 있다. 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 큰 s-팩터(s-factor)를 가지기 때문에, 표시장치의 구동 트랜지스터로 사용될 수 있다.
도 1e 및 1f는 각각 본 발명의 다른 일 실시예들에 따른 박막 트랜지스터의 단면도이다.
도 1e의 박막 트랜지스터는, 도 1a 내지 1d의 박막 트랜지스터(100)와 비교하여, 액티브층(130)이 다층 구조를 갖는다.
도 1e를 참조하면, 액티브층(130)은 기판(110) 상의 제1 산화물 반도체층(130a) 및 제1 산화물 반도체층(130a) 상의 제2 산화물 반도체층(130b)을 포함한다. 제1 산화물 반도체층(130a)과 제2 산화물 반도체층(130b)은 동일한 반도체 물질을 포함할 수도 있고, 서로 다른 반도체 물질을 포함할 수도 있다.
제1 산화물 반도체층(130a)은 제2 산화물 반도체층(130b)을 지지한다. 따라서, 제1 산화물 반도체층(130a)을 "지지층"이라고도 한다. 채널부(130n) 제2 산화물 반도체층(130b)에 형성될 수 있다. 따라서, 제2 산화물 반도체층(130b)을 "채널층"이라고도 한다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 채널부(130n)는 제1 산화물 반도체층(130a)에도 형성될 수 있다.
액티브층(130)이 제1 산화물 반도체층(130a)과 제2 산화물 반도체층(130b)으로 이루어진 구조로 바이 레이어(bi-layer) 구조 라고도 한다.
도 1f의 박막 트랜지스터는, 도 1e의 박막 트랜지스터와 비교하여, 액티브층(130)이 제2 산화물 반도체층(130b) 상의 제3 산화물 반도체층을 더 포함한다.
도 1f를 참조하면, 액티브층(130)은 제1 산화물 반도체층(130a), 제2 산화물 반도체층(130b) 및 제3 산화물 반도체층을 포함한다. 그러나, 본 발명의 다른 일 실시예가 이에 한정되는 것은 아니며, 액티브층(130)은 다른 반도체층을 더 포함할 수도 있다.
도 2a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(200)의 평면도이고, 도 2b, 2c 및 2d는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도들이다. 구체적으로, 도 2b는 도 2a의 2I-2I'를 자른 단면도이고, 도 2c는 도 2a의 2II-2II'를 자른 단면도이고, 2d는 도 2a의 2III-2III'를 자른 단면도이다.
도 2a의 박막 트랜지스터(200)는 도 1a의 박막 트랜지스터(100)와 비교하여, 제1 스페이스(21) 및 제2 스페이서(22)를 포함한다. 이하, 중복을 피하기 위하여 이미 설명된 구성에 대한 설명은 생략된다.
도 2a 및 2b를 참조하면, 제1 도전재층(71) 상에 제1 스페이서(21) 및 제2 스페이서(22)가 배치된다. 제1 스페이서(21) 및 제2 스페이서(22)는 제1 도전재층(71)과 채널부(130n) 사이에 배치되어, 제1 도전재층(71)과 채널부(130n)를 서로 이격시킨다.
도 2a를 참조하면, 채널부(130n)는 제1 영역(Ar1), 제2 영역(Ar2) 및 제4 영역(Ar4)을 포함한다. 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(200)에 있어서, 채널부(130n)는 제1 영역(Ar1)을 사이에 두고 제2 영역(Ar2)과 이격된 제4 영역(Ar4)을 포함한다. 제4 영역(Ar4)에 인가되는 유효 게이트 전압은 상기 제1 영역에 인가되는 유효 게이트 전압보다 크도록 구성된다.
제1 스페이서(21)는 제1 영역(Ar1)과 중첩하지 않고 제2 영역(Ar2)과 중첩한다. 채널부(130n)의 제4 영역(Ar4)은 제2 스페이서(22)와 중첩한다. 여기서, 제1 영역(Ar1)은 제2 영역(Ar2)과 제4 영역(Ar4) 사이에 배치된다.
본 발명의 또 다른 일 실시예에 따르면, 제1 스페이서(21)와 제2 스페이서(22)는 서로 이격되어 있으며, 제1 영역(Ar1)은 제1 스페이서(21)와 제2 스페이서(22) 사이의 이격 공간과 중첩한다.
도 2b를 참조하면, 채널부(130n)의 제1 영역(Ar1)과 제1 도전재층(71) 사이에 제1 커패시턴스(Cap21)가 형성되고, 채널부(130n)의 제2 영역(Ar2)과 제1 도전재층(71) 사이에 제2 커패시턴스(Cap22)가 형성되고, 채널부(130n)의 제4 영역(Ar4)과 제1 도전재층(71) 사이에 제4 커패시턴스(Cap24)가 형성된다.
본 발명의 또 다른 일 실시예에 따르면, 채널부(130n)의 제4 영역(Ar4)과 제1 도전재층(71) 사이의 거리가 채널부(130n)의 제1 영역(Ar1)과 제1 도전재층(71) 사이 거리보다 크기 때문에, 제4 커패시턴스(Cap24)가 제1 커패시턴스(Cap21)보다 작다. 따라서, 채널부(130n)의 제4 영역(Ar4)에서의 유효 게이트 전압(Veff)의 감소가 제1 영역(Ar1)에서의 유효 게이트 전압(Veff)의 감소보다 작다. 그 결과, 제4 영역(Ar4)에 인가되는 유효 게이트 전압(Veff)이 제1 영역(Ar1)에 인가되는 유효 게이트 전압(Veff)보다 크다.
본 발명의 또 다른 일 실시예에 따르면, 채널부(130n)에 게이트 전압(VGS)이 인가될 때,제1 커패시턴스(Cap21), 제2 커패시턴스(Cap22) 및 제4 커패시턴스(Cap24)에 의하여, 박막 트랜지스터(200)에서 드레인-소스 전류(IDS)의 증가 속도가 감소되며, s-팩터가 증가되는 효과가 발생한다. 특히, 제1 커패시턴스(Cap21)에 의하여 박막 트랜지스터(200)의 s-팩터 증가가 현저해질 수 있다.
또한, 본 발명의 또 다른 일 실시예에 따르면, s-팩터 증가를 위해 채널부(130n)와 게이트 전극(150) 사이의 간격을 크게 할 필요가 없기 때문에, 박막 트랜지스터(200)가 온(ON)된 상태에서 박막 트랜지스터(200)의 온(ON) 전류가 감소되지 않도록 할 수 있다. 그 결과, 박막 트랜지스터(200)가 우수한 온(ON) 전류 특성을 가질 수 있다. 박막 트랜지스터(200)의 온(ON) 상태에서, 특히, 채널부(130n)의 제2 영역(Ar2) 및 제4 영역(Ar4)이 메인(main) 전류 영역이 되어, 박막 트랜지스터(200)의 온(ON) 전류가 향상될 수 있다.
도 3a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 평면도이고, 도 3b, 3c 및 3d는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도들이다. 구체적으로, 도 3b는 도 3a의 3I-3I'를 자른 단면도이고, 도 3c는 도 3a의 3II-3II'를 자른 단면도이고, 3d는 도 3a의 3III-3III'를 자른 단면도이다.
도 3a의 박막 트랜지스터(300)는 도 1a의 박막 트랜지스터(100)와 비교하여, 제1 도전재층(81) 및 제2 도전재층(82)를 포함한다.
도 3a 및 3b를 참조하면, 제1 도전재층(81) 및 제2 도전재층(82)은 기판(110) 상에 배치되며, 채널부(130n)와 중첩한다. 도 3b에 도시된 바와 같이, 채널부(130n)는 제1 도전재층(81) 및 제2 도전재층(82)과 게이트 전극(150) 사이에 배치된다.
제1 도전재층(81) 및 제2 도전재층(82)은 각각 제1 연결부(131)와 연결된다.
도 3a 및 도 3c를 참조하면, 제1 도전재층(81) 및 제2 도전재층(82)은 각각 패드부(85)와 연결된다. 패드부(85)는 제1 도전재층(81) 및 제2 도전재층(82)과 일체로 형성될 수 있다. 도 3c 및 3d를 참조하면, 패드부(85)는 콘택홀(CH1)을 통하여 소스 전극(161) 연결되고, 소스 전극(161)은 콘택홀(CH2)을 통하여 제1 연결부(131)와 연결된다. 그 결과, 제1 도전재층(81) 및 제2 도전재층(82)은 각각 패드부(85) 및 소스 전극(161)을 통하여 제1 연결부(131)와 연결될 수 있다.
또한, 도 3a 및 도 3b를 참조하면, 제1 도전재층(81)과 제2 도전재층(82) 사이에 제1 스페이서(11)가 배치된다. 제1 스페이서(11)는 채널부(130n)와 중첩하며, 채널부(130n)는 제1 스페이서(11)와 게이트 전극(150) 사이에 배치된다.
본 발명의 또 다른 일 실시예에 따르면, 제1 도전재층(81), 제2 도전재층(82) 및 제1 스페이서(11)는 동일층에 배치될 수 있다(도 3b 참조).
도 3a를 참조하면, 채널부(130n)는 제1 영역(Ar1), 제2 영역(Ar2) 및 제3 영역(Ar3)을 포함한다. 제1 영역(Ar1)은 제1 도전재층(81)과 중첩하고, 제2 영역(Ar2)은 제1 스페이서(11)와 중첩하고, 제3 영역(Ar3)은 제2 도전재층(82)과 중첩한다.
제1 도전재층(81)은 제1 영역(Ar1)과 중첩하고, 제2 영역(Ar2)과 중첩하지 않는다. 제1 스페이서(11)는 제1 영역(Ar1)과 중첩하지 않고, 제2 영역(Ar2)과 중첩한다.
제2 도전재층(82)은 제3 영역(Ar3)과 중첩하고, 제1 스페이서(11)와 중첩하지 않는다.
도 3b를 참조하면, 채널부(130n)의 제1 영역(Ar1)과 제1 도전재층(81) 사이에 제1 커패시턴스(Cap31)가 형성되고, 채널부(130n)의 제3 영역(Ar3)과 제2 도전재층(82) 사이에 제3 커패시턴스(Cap33)가 형성된다.
본 발명의 또 다른 일 실시예에 따르면, 채널부(130n)의 제2 영역(Ar2)과 하부의 기판(110) 사이에 실질적으로 커패시턴스(Cap)가 형성되지 않는다. 따라서, 채널부(130n)의 제2 영역(Ar2)에서의 유효 게이트 전압(Veff)의 감소가 제1 영역(Ar1) 및 제3 영역(Ar3)에서의 유효 게이트 전압(Veff)의 감소보다 작다. 그 결과, 제3 영역(Ar3)에 인가되는 유효 게이트 전압(Veff)이 제2 영역(Ar2)에 인가되는 유효 게이트 전압(Veff)보다 작다.
본 발명의 또 다른 일 실시예에 따르면, 채널부(130n)에 게이트 전압(VGS)이 인가될 때, 제1 커패시턴스(Cap31) 및 제3 커패시턴스(Cap33)에 의하여, 박막 트랜지스터(300)에서 드레인-소스 전류(IDS)의 증가 속도가 감소되며, s-팩터가 증가되는 효과가 발생한다.
또한, 본 발명의 또 다른 일 실시예에 따르면, s-팩터 증가를 위해 채널부(130n)와 게이트 전극(150) 사이의 간격을 크게 할 필요가 없기 때문에, 박막 트랜지스터(300)가 온(ON)된 상태에서 박막 트랜지스터(300)의 온(ON) 전류가 감소되지 않도록 할 수 있다. 그 결과, 박막 트랜지스터(300)가 우수한 온(ON) 전류 특성을 가질 수 있다. 박막 트랜지스터(100)의 온(ON) 상태에서, 특히, 채널부(130n)의 제2 영역(Ar2)이 메인(main) 전류 영역이 되어, 박막 트랜지스터(300)의 온(ON) 전류가 향상될 수 있다.
도 4a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 평면도이고, 도 4b, 4c 및 4d는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도들이다. 구체적으로, 도 4b는 도 4a의 4I-4I'를 자른 단면도이고, 도 4c는 도 4a의 4II-4II'를 자른 단면도이고, 4d는 도 4a의 4III-4III'를 자른 단면도이다.
도 4a의 박막 트랜지스터(400)는 도 2a의 박막 트랜지스터(200)와 비교하여, 제1 스페이스(21)와 제2 스페이서(22) 사이의 제1 도전재층(91)을 포함한다.
구체적으로, 도 4a의 박막 트랜지스터(400)는 채널부(130n)와 중첩하는 제1 도전재층(91), 제1 스페이스(21) 및 제2 스페이서(22)를 포함한다. 채널부(130n)는 제1 도전재층(91), 제1 스페이스(21) 및 제2 스페이서(22)와 게이트 전극(150) 사이에 배치된다.
제1 도전재층(91)은 제1 연결부(131)와 연결된다.
도 4a 및 도 4c를 참조하면, 제1 도전재층(91)은 패드부(95)와 연결된다. 패드부(95)는 제1 도전재층(91)과 일체로 형성될 수 있다. 도 4c 및 4d를 참조하면, 패드부(95)는 콘택홀(CH1)을 통하여 소스 전극(161) 연결되고, 소스 전극(161)은 콘택홀(CH2)을 통하여 제1 연결부(131)와 연결된다. 그 결과, 제1 도전재층(91)은 각각 패드부(95) 및 소스 전극(161)을 통하여 제1 연결부(131)와 연결될 수 있다.
도 4b를 참조하면, 제1 도전재층(91)은 제1 스페이스(21)와 제2 스페이서(22) 사이에 배치된다. 본 발명의 또 다른 일 실시예에 따르면, 제1 도전재층(91), 제1 스페이스(21)와 제2 스페이서(22)는 동일층에 배치될 수 있다(도 4b 참조).
도 4a를 참조하면, 채널부(130n)는 제1 영역(Ar1), 제2 영역(Ar2) 및 제4 영역(Ar4)을 포함한다. 제1 영역(Ar1)은 제1 도전재층(81)과 중첩하고, 제2 영역(Ar2)은 제1 스페이서(21)와 중첩하고, 제4 영역(Ar4)은 제2 스페이서(22)와 중첩한다.
제1 도전재층(91)은 제1 영역(Ar1)과 중첩한다. 제1 영역(Ar1)은 제2 영역(Ar2)과 제4 영역(Ar4) 사이에 배치된다.
제1 스페이서(21)는 제1 영역(Ar1)과 중첩하지 않고, 제2 영역(Ar2)과 중첩한다. 제2 스페이서(22)는 제1 영역(Ar1)과 중첩하지 않고, 제4 영역(Ar4)과 중첩한다.
도 4a 및 4b를 참조하면, 채널부(130n)의 제1 영역(Ar1)과 제1 도전재층(91) 사이에 제1 커패시턴스(Cap41)가 형성된다. 그러나, 채널부(130n)의 제2 영역(Ar2)과 하부의 기판(110) 사이에 실질적으로 커패시턴스(Cap)가 형성되지 않고, 채널부(130n)의 제4 영역(Ar4)과 하부의 기판(110) 사이에도 실질적으로 커패시턴스(Cap)가 형성되지 않는다. 따라서, 채널부(130n)의 제2 영역(Ar2) 및 제4 영역(Ar4)에서의 유효 게이트 전압(Veff)의 감소가 제1 영역(Ar1)에서의 유효 게이트 전압(Veff)의 감소보다 작다. 그 결과, 채널부(130n)의 제2 영역(Ar2) 및 제4 영역(Ar4) 각각에 인가되는 유효 게이트 전압(Veff)이 제1 영역(Ar1)에 인가되는 유효 게이트 전압(Veff)보다 크다.
본 발명의 또 다른 일 실시예에 따르면, 채널부(130n)에 게이트 전압(VGS)이 인가될 때, 제1 커패시턴스(Cap41)에 의하여 박막 트랜지스터(400)에서 드레인-소스 전류(IDS)의 증가 속도가 감소되며, s-팩터가 증가되는 효과가 발생한다.
또한, 본 발명의 또 다른 일 실시예에 따르면, s-팩터 증가를 위해 채널부(130n)와 게이트 전극(150) 사이의 간격을 크게 할 필요가 없기 때문에, 박막 트랜지스터(400)가 온(ON)된 상태에서 박막 트랜지스터(400)의 온(ON) 전류가 감소되지 않도록 할 수 있다. 그 결과, 박막 트랜지스터(400)가 우수한 온(ON) 전류 특성을 가질 수 있다. 박막 트랜지스터(400)의 온(ON) 상태에서, 특히, 채널부(130n)의 제2 영역(Ar2) 및 제4 영역(Ar4)이 메인(main) 전류 영역이 되어, 박막 트랜지스터(400)의 온(ON) 전류가 향상될 수 있다.
도 5a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 평면도이고, 도 5b, 5c 및 5d는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 단면도들이다. 구체적으로, 도 5b는 도 5a의 5I-5I'를 자른 단면도이고, 도 5c는 도 5a의 5II-5II'를 자른 단면도이고, 5d는 도 5a의 5III-5III'를 자른 단면도이다.
도 5a의 박막 트랜지스터(500)는 도 3a의 박막 트랜지스터(300)와 비교하여, 제1 스페이서(11)를 포함하지 않는다.
도 5a 및 5b를 참조하면, 제1 도전재층(81) 및 제2 도전재층(82)은 기판(110) 상에 배치되며, 채널부(130n)와 중첩한다. 도 5b에 도시된 바와 같이, 채널부(130n)는 제1 도전재층(81) 및 제2 도전재층(82)과 게이트 전극(150) 사이에 배치된다.
제1 도전재층(81) 및 제2 도전재층(82)은 각각 제1 연결부(131)와 연결된다.
도 5a 및 도 5c를 참조하면, 제1 도전재층(81) 및 제2 도전재층(82)은 각각 패드부(85)와 연결되며, 패드부(85) 및 소스 전극(161)을 통하여 제1 연결부(131)와 연결될 수 있다.
본 발명의 또 다른 일 실시예에 따르면, 제1 도전재층(81) 및 제2 도전재층(82)은 동일층에 배치될 수 있다(도 5b 참조). 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 제1 도전재층(81)과 제2 도전재층(82)이 서로 다른 층에 배치될 수도 있다.
도 5a를 참조하면, 채널부(130n)는 제1 영역(Ar1), 제2 영역(Ar2) 및 제3 영역(Ar3)을 포함한다. 제1 영역(Ar1)은 제1 도전재층(81)과 중첩하고, 제3 영역(Ar3)은 제2 도전재층(82)과 중첩한다. 본 발명의 또 다른 일 실시예에 따르면, 제1 도전재층(81) 및 제2 도전재층(82)은 평면상에서 서로 이격되어 있으며, 채널부(130n)의 제2 영역(Ar2)은 제1 도전재층(81)과 제2 도전재층(82) 사이의 이격 공간과 중첩한다.
제1 도전재층(81)은 제1 영역(Ar1)과 중첩하고, 제2 영역(Ar2)과 중첩하지 않는다. 제2 도전재층(82)은 제3 영역(Ar3)과 중첩하고, 제2 영역(Ar2)과 중첩하지 않는다.
도 5b를 참조하면, 채널부(130n)의 제1 영역(Ar1)과 제1 도전재층(81) 사이에 제1 커패시턴스(Cap51)가 형성되고, 채널부(130n)의 제3 영역(Ar3)과 제2 도전재층(82) 사이에 제3 커패시턴스(Cap53)가 형성된다.
본 발명의 또 다른 일 실시예에 따르면, 채널부(130n)의 제2 영역(Ar2)과 하부의 기판(110) 사이에 실질적으로 커패시턴스(Cap)가 형성되지 않는다. 따라서, 채널부(130n)의 제2 영역(Ar2)에서의 유효 게이트 전압(Veff)의 감소가 제1 영역(Ar1) 및 제3 영역(Ar3)에서의 유효 게이트 전압(Veff)의 감소보다 작다. 그 결과, 제3 영역(Ar3)에 인가되는 유효 게이트 전압(Veff)이 제2 영역(Ar2)에 인가되는 유효 게이트 전압(Veff)보다 작다.
본 발명의 또 다른 일 실시예에 따르면, 채널부(130n)에 게이트 전압(VGS)이 인가될 때, 제1 커패시턴스(Cap31) 및 제3 커패시턴스(Cap33)에 의하여, 박막 트랜지스터(500)에서 드레인-소스 전류(IDS)의 증가 속도가 감소되며, s-팩터가 증가되는 효과가 발생한다.
또한, 본 발명의 또 다른 일 실시예에 따르면, s-팩터 증가를 위해 채널부(130n)와 게이트 전극(150) 사이의 간격을 크게 할 필요가 없기 때문에, 박막 트랜지스터(500)가 온(ON)된 상태에서 박막 트랜지스터(500)의 온(ON) 전류가 감소되지 않도록 할 수 있다. 그 결과, 박막 트랜지스터(500)가 우수한 온(ON) 전류 특성을 가질 수 있다.
도 6a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(600)의 평면도이고, 도 6b, 6c 및 6d는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(600)의 단면도들이다. 구체적으로, 도 6b는 도 6a의 6I-6I'를 자른 단면도이고, 도 6c는 도 6a의 6II-6II'를 자른 단면도이고, 6d는 도 6a의 6III-6III'를 자른 단면도이다.
도 6a의 박막 트랜지스터(600)는 도 5a의 박막 트랜지스터(500)와 비교하여, 도전성 패턴(111)을 더 포함한다.
도 6b 내지 6d를 참조하면, 도전성 패턴(111)은 기판(110) 상에 배치된다.
도전성 패턴(111)은 전기 전도성을 갖는다. 도전성 패턴(111)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd), 티타늄(Ti) 및 철(Fe) 중 적어도 하나를 포함할 수 있다. 도전성 패턴(111)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
도전성 패턴(111)은 광차단 특성을 가질 수 있다. 따라서, 도전성 패턴(111)이 광차단층 역할을 할 수 있다. 도전성 패턴(111)은 외부로부터 입사되는 광을 차단하여 채널부(130n)를 보호할 수 있다. 도전성 패턴(111)을 광차단층이라고 할 수도 있다.
도전성 패턴(111) 상에 제1 버퍼층(121)이 배치되고, 제1 버퍼층(121) 상에 제1 도전재층(81) 및 제2 도전재층(82)이 배치되고, 제1 도전재층(81) 및 제2 도전재층(82) 상에 제2 버퍼층(122)이 배치된다. 제1 버퍼층(121)과 제2 버퍼층(122)을 모두 버퍼층(120)이라고 할 수 있다. 제1 버퍼층(121)과 제2 버퍼층(122)은 모두 절연성 재료로 만들어진다. 제1 버퍼층(121)과 제2 버퍼층(122)은 동일한 조성을 가질 수도 있고, 서로 다른 조성을 가질 수도 있다.
제2 버퍼층(122) 상에 액티브층(130)이 배치된다.
도 6a 내지 6d를 참조하면, 도전성 패턴(111)은 제1 도전재층(81) 및 제2 도전재층(82)을 사이에 두고, 액티브층(130)과 이격되어 있다. 도전성 패턴(111)은 채널부(130n)와 중첩한다.
본 발명의 또 다른 일 실시예에 따르면, 도전성 패턴(111)은 제1 연결부(131)과 연결된다.
도 6a 및 도 6d를 참조하면, 도전성 패턴(111)은 콘택홀(CH4)을 통하여 소스 전극(161)과 연결된다. 소스 전극(161)이 콘택홀(CH2)을 통하여 제1 연결부(131)와 연결되기 때문에, 도전성 패턴(111)은 소스 전극(161)을 통하여 제1 연결부(131)과 연결된다고 할 수 있다.
또한, 제1 도전재층(81) 및 제2 도전재층(82)은 각각 패드부(85) 및 소스 전극(161)을 통하여 제1 연결부(131)와 연결된다. 따라서, 도전성 패턴(111), 제1 도전재층(81) 및 제2 도전재층(82)에 동일한 전압이 인가될 수 있다.
도 6a를 참조하면, 채널부(130n)는 제1 영역(Ar1), 제2 영역(Ar2) 및 제3 영역(Ar3)을 포함한다. 제1 영역(Ar1)은 제1 도전재층(81)과 중첩하고, 제3 영역(Ar3)은 제2 도전재층(82)과 중첩한다. 채널부(130n)의 제2 영역(Ar2)은 제1 도전재층(81)과 제2 도전재층(82) 사이의 이격 공간과 중첩한다.
도 6b를 참조하면, 채널부(130n)의 제1 영역(Ar1)과 제1 도전재층(81) 사이에 제1 커패시턴스(Cap61)가 형성되고, 채널부(130n)의 제2 영역(Ar2)과 도전성 패턴(111) 사이에 제2 커패시턴스(Cap62)가 형성되고, 채널부(130n)의 제3 영역(Ar3)과 제2 도전재층(82) 사이에 제3 커패시턴스(Cap63)가 형성된다.
채널부(130n)의 제2 영역(Ar2)과 도전성 패턴(111) 사이의 거리는 채널부(130n)의 제1 영역(Ar1)과 제1 도전재층(81) 사이의 거리 및 채널부(130n)의 제3 영역(Ar3)과 제2 도전재층(82) 사이의 거리보다 크다. 따라서, 제2 커패시턴스(Cap62)는 제1 커패시턴스(Cap61) 및 제3 커패시턴스(Cap63)보다 작다. 그 결과, 채널부(130n)의 제2 영역(Ar2)에서의 유효 게이트 전압(Veff)의 감소가 제1 영역(Ar1) 및 제3 영역(Ar3)에서의 유효 게이트 전압(Veff)의 감소보다 작으며, 제1 영역(Ar1) 및 제3 영역(Ar3)에 인가되는 유효 게이트 전압(Veff)이 제2 영역(Ar2)에 인가되는 유효 게이트 전압(Veff)보다 작다.
본 발명의 또 다른 일 실시예에 따르면, 채널부(130n)에 게이트 전압(VGS)이 인가될 때, 제1 커패시턴스(Cap61), 제2 커패시턴스(Cap62) 및 제3 커패시턴스(Cap63)에 의하여, 박막 트랜지스터(600)에서 드레인-소스 전류(IDS)의 증가 속도가 감소되며, s-팩터가 증가되는 효과가 발생한다.
또한, 본 발명의 또 다른 일 실시예에 따르면, s-팩터 증가를 위해 채널부(130n)와 게이트 전극(150) 사이의 간격을 크게 할 필요가 없기 때문에, 박막 트랜지스터(600)가 온(ON)된 상태에서 박막 트랜지스터(600)의 온(ON) 전류가 감소되지 않도록 할 수 있다. 그 결과, 박막 트랜지스터(600)가 우수한 온(ON) 전류 특성을 가질 수 있다.
도 7a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(700)의 평면도이고, 도 7b, 7c 및 7d는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(700)의 단면도들이다. 구체적으로, 도 7b는 도 7a의 7I-7I'를 자른 단면도이고, 도 7c는 도 7a의 7II-7II'를 자른 단면도이고, 7d는 도 7a의 7III-7III'를 자른 단면도이다.
도 7a의 박막 트랜지스터(700)는 도 4a의 박막 트랜지스터(400)와 비교하여, 제1 스페이서(21) 및 제2 스페이서(22)를 포함하지 않는다.
도 7a 및 7b를 참조하면, 기판(110) 상에 배치된 제1 도전재층(91)은 채널부(130n)와 중첩한다. 도 7b에 도시된 바와 같이, 채널부(130n)는 제1 도전재층(91)과 게이트 전극(150) 사이에 배치된다.
제1 도전재층(91)은 제1 연결부(131)와 연결된다. 도 7c 및 도 7d를 참조하면, 제1 도전재층(91)은 패드부(95) 및 소스 전극(161)을 통하여 제1 연결부(131)와 연결될 수 있다.
도 7a를 참조하면, 채널부(130n)는 제1 영역(Ar1), 제2 영역(Ar2) 및 제4 영역(Ar4)을 포함한다. 제1 영역(Ar1)은 제1 도전재층(81)과 중첩한다. 제2 영역(Ar2) 및 제4 영역(Ar4)은 제1 도전재층(81)과 중첩하지 않는다. 본 발명의 또 다른 일 실시예에 따르면, 제1 영역(Ar1)은 제2 영역(Ar2)과 제4 영역(Ar4) 사이에 위치할 수 있다.
도 7b를 참조하면, 채널부(130n)의 제1 영역(Ar1)과 제1 도전재층(91) 사이에 제1 커패시턴스(Cap71)가 형성된다. 그러나, 채널부(130n)의 제2 영역(Ar2)과 하부의 기판(110) 사이에 실질적으로 커패시턴스(Cap)가 형성되지 않고, 채널부(130n)의 제4 영역(Ar4)과 하부의 기판(110) 사이에도 실질적으로 커패시턴스(Cap)가 형성되지 않는다. 따라서, 채널부(130n)의 제2 영역(Ar2) 및 제4 영역(Ar4)에서의 유효 게이트 전압(Veff)의 감소가 제1 영역(Ar1)에서의 유효 게이트 전압(Veff)의 감소보다 작다. 그 결과, 채널부(130n)의 제2 영역(Ar2) 및 제4 영역(Ar4) 각각에 인가되는 유효 게이트 전압(Veff)이 제1 영역(Ar1)에 인가되는 유효 게이트 전압(Veff)보다 크다.
본 발명의 또 다른 일 실시예에 따르면, 채널부(130n)에 게이트 전압(VGS)이 인가될 때, 제1 커패시턴스(Cap71)에 의하여 박막 트랜지스터(700)에서 드레인-소스 전류(IDS)의 증가 속도가 감소되며, s-팩터가 증가되는 효과가 발생한다.
또한, 본 발명의 또 다른 일 실시예에 따르면, s-팩터 증가를 위해 채널부(130n)와 게이트 전극(150) 사이의 간격을 크게 할 필요가 없기 때문에, 박막 트랜지스터(700)가 온(ON)된 상태에서 박막 트랜지스터(700)의 온(ON) 전류가 감소되지 않도록 할 수 있다. 그 결과, 박막 트랜지스터(700)가 우수한 온(ON) 전류 특성을 가질 수 있다. 박막 트랜지스터(100)의 온(ON) 상태에서, 특히, 채널부(130n)의 제2 영역(Ar2) 및 제4 영역(Ar4)이 메인(main) 전류 영역이 되어, 박막 트랜지스터(700)의 온(ON) 전류가 향상될 수 있다.
도 8a는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 평면도이고, 도 8b, 8c 및 8d는 각각 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도들이다. 구체적으로, 도 8b는 도 8a의 8I-8I'를 자른 단면도이고, 도 8c는 도 8a의 8II-8II'를 자른 단면도이고, 8d는 도 8a의 8III-8III'를 자른 단면도이다.
도 8a의 박막 트랜지스터(700)는 도 7a의 박막 트랜지스터(700)와 비교하여, 도전성 패턴(111)을 더 포함한다.
도 8b 내지 8d를 참조하면, 도전성 패턴(111)은 기판(110) 상에 배치된다.
도전성 패턴(111)은 전기 전도성을 갖는다. 또한, 도전성 패턴(111)은 광차단 특성을 가질 수 있다. 따라서, 도전성 패턴(111)을 광차단층이라고 할 수 있다.
도전성 패턴(111) 상에 제1 버퍼층(121)이 배치되고, 제1 버퍼층(121) 상에 제1 도전재층(91)이 배치되고, 제1 도전재층(91) 상에 제2 버퍼층(122)이 배치되고, 제2 버퍼층(122) 상에 액티브층(130)이 배치된다.
도 8a 내지 8d를 참조하면, 도전성 패턴(111)은 제1 도전재층(91)을 사이에 두고, 액티브층(130)과 이격되어 있다.
도전성 패턴(111)은 채널부(130n)와 중첩하며, 제1 연결부(131)와 연결된다.
도 8a 및 도 8d를 참조하면, 도전성 패턴(111)은 콘택홀(CH4)을 통하여 소스 전극(161)과 연결된다. 소스 전극(161)이 콘택홀(CH2)을 통하여 제1 연결부(131)와 연결되기 때문에, 도전성 패턴(111)은 소스 전극(161)을 통하여 제1 연결부(131)과 연결된다고 할 수 있다.
또한, 제1 도전재층(91)은 패드부(95) 및 소스 전극(161)을 통하여 제1 연결부(131)와 연결된다. 따라서, 도전성 패턴(111) 및 제1 도전재층(91)에 동일한 전압이 인가될 수 있다.
도 6a를 참조하면, 채널부(130n)는 제1 영역(Ar1), 제2 영역(Ar2) 및 제4 영역(Ar4)을 포함한다. 제1 영역(Ar1)은 제1 도전재층(91)과 중첩한다. 제1 영역(Ar1)은 제2 영역(Ar2)과 제4 영역(Ar4) 사이에 위치할 수 있다.
도 8b를 참조하면, 채널부(130n)의 제1 영역(Ar1)과 제1 도전재층(91) 사이에 제1 커패시턴스(Cap81)가 형성되고, 채널부(130n)의 제2 영역(Ar2)과 도전성 패턴(111) 사이에 제2 커패시턴스(Cap82)가 형성되고, 채널부(130n)의 제4 영역(Ar4)과 도전성 패턴(111) 사이에 제4 커패시턴스(Cap84)가 형성된다.
채널부(130n)의 제2 영역(Ar2)과 도전성 패턴(111) 사이의 거리 및 제4 영역(Ar4)과 도전성 패턴(111) 사이의 거리는 채널부(130n)의 제1 영역(Ar1)과 제1 도전재층(91) 사이의 거리보다 크다. 따라서, 제2 커패시턴스(Cap82) 및 제4 커패시턴스(Cap84)는 제1 커패시턴스(Cap81)보다 작다. 그 결과, 채널부(130n)의 제2 영역(Ar2) 및 제4 영역(Ar4)에서의 유효 게이트 전압(Veff)의 감소가 제1 영역(Ar1) 에서의 유효 게이트 전압(Veff)의 감소보다 작으며, 제1 영역(Ar1)에 인가되는 유효 게이트 전압(Veff)이 제2 영역(Ar2) 및 제4 영역(Ar4)에 인가되는 유효 게이트 전압(Veff)보다 작다.
본 발명의 또 다른 일 실시예에 따르면, 채널부(130n)에 게이트 전압(VGS)이 인가될 때, 제1 커패시턴스(Cap81), 제2 커패시턴스(Cap82) 및 제4 커패시턴스(Cap84)에 의하여, 박막 트랜지스터(800)에서 드레인-소스 전류(IDS)의 증가 속도가 감소되며, s-팩터가 증가되는 효과가 발생한다.
또한, 본 발명의 또 다른 일 실시예에 따르면, s-팩터 증가를 위해 채널부(130n)와 게이트 전극(150) 사이의 간격을 크게 할 필요가 없기 때문에, 박막 트랜지스터(800)가 온(ON)된 상태에서 박막 트랜지스터(800)의 온(ON) 전류가 감소되지 않도록 할 수 있다. 그 결과, 박막 트랜지스터(800)가 우수한 온(ON) 전류 특성을 가질 수 있다.
도 11은 박막 트랜지스터들에 대한 문턱전압 그래프이다. 박막 트랜지스터들에 대한 문턱전압 그래프는, 게이트 전압(VGS)에 대한 드레인-소스 전류(IDS)의 그래프로 표시된다.
도 11에서 "실시예 1"로 표시된 것은 도 1의 박막 트랜지스터(100)에 대한 문턱전압 그래프이다.
도 11에서 "비교예 1"로 표시된 것은 비교예 1의 박막 트랜지스터에 대한 문턱전압 그래프이다. 여기서, 비교예 1의 박막 트랜지스터는, 도 1의 박막 트랜지스터(100)와 비교하여, 제1 도전재층(71) 및 제1 스페이서(11)를 포함하지 않는 박막 트랜지스터이다.
도 11에서 "비교예 2"로 표시된 것은 비교예 2의 박막 트랜지스터에 대한 문턱전압 그래프이다. 여기서, 비교예 2의 박막 트랜지스터는, 도 1의 박막 트랜지스터(100)와 비교하여, 제1 도전재층(71) 및 제1 스페이서(11)를 가지지 않고, 대신 박막 트랜지스터의 s-팩터를 증가시키기 위하여, 게이트 절연막(140)의 두께를 두껍게 하여, 채널부(130n)와 게이트 전극(150) 사이의 이격 거리를 크게 한 박막 트랜지스터이다.
도 11을 참고하면, 문턱전압(Vth) 구간에서 실시예 1의 박막 트랜지스터는 비교예 1의 박막 트랜지스터보다 큰 s-팩터를 갖는다는 것을 확인할 수 있다. 또한, 실시예 1의 박막 트랜지스터는 비교예 2의 박막 트랜지스터보다 큰 온(ON) 전류를 가진다는 것을 확인할 수 있다. 이와 같이, 본 발명의 일 실시예에 따르면, 큰 s-팩터를 가지면서도 우수한 온(ON) 전류 특성을 갖는 박막 트랜지스터가 제조될 수 있다.
도 12는 박막 트랜지스터들의 s-팩터와 온(ON) 전류의 분포 그래프이다. 여기서 온(ON) 전류는 게이트(VGS) 전압이 5V 일 때의 전류 크기를 도시한다. 도 12를 참조하면, 본 발명의 일 실시예들에 따른 박막 트랜지스터들은 비교예들에 따른 박막 트랜지스터들과 비교하여 큰 s-팩터 및 큰 온(ON) 전류를 갖는다는 것을 확인할 수 있다.
이하, 상기 설명된 박막 트랜지스터들(100, 200, 300, 400, 500, 600, 700, 800)을 포함하는 표시장치를 상세히 설명한다.
도 13는 본 발명의 또 다른 일 실시예에 따른 표시장치(900)의 개략도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(900)는, 도 13에 도시된 바와 같이, 표시패널(310), 게이트 드라이버(320), 데이터 드라이버(330) 및 제어부(340)를 포함한다.
표시패널(310)에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되고, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 화소(P)가 배치된다. 화소(P)의 구동에 의해 영상이 표시된다
제어부(340)는 게이트 드라이버(320)와 데이터 드라이버(330)를 제어한다.
제어부(340)는 외부 시스템(미도시)으로부터 공급되는 신호를 이용하여, 게이트 드라이버(320)를 제어하기 위한 게이트 제어신호(GCS) 및 데이터 드라이버(330)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(340)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(330)에 공급한다.
게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터를 제어하기 위한 제어신호들이 포함될 수 있다.
데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다.
데이터 드라이버(330)는 표시패널(310)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(330)는 제어부(340)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 데이터 전압을 데이터 라인(DL)들에 공급한다.
게이트 드라이버(320)는 쉬프트 레지스터(350)를 포함할 수 있다.
쉬프트 레지스터(350)는, 제어부(340)로부터 전송된 스타트 신호 및 게이트 클럭 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시패널(310)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스는, 화소(P)에 배치된 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다.
또한, 쉬프트 레지스터(350)는, 1 프레임 중, 게이트 펄스가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호를 공급한다. 이하, 게이트 펄스와 게이트 오프 신호를 총칭하여 스캔신호(SS 또는 Scan)라 한다.
본 발명의 일 실시예에 따르면, 게이트 드라이버(320)는 기판(110) 상에 실장될 수 있다. 이와 같이, 게이트 드라이버(320)가 기판(110) 상에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다.
도 14는 도 13의 어느 한 화소(P)에 대한 회로도이고, 도 15은 도 14의 화소(P)에 대한 평면도이고, 도 16은 도 15의 I-I'를 따라 자른 단면도이다.
도 14의 회로도는 표시 소자(710)로 유기발광 다이오드(OLED)를 포함하는 표시장치(900)의 화소(P)에 대한 등가 회로도이다.
화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다.
도 14의 화소 구동부(PDC)는 스위칭 트랜지스터인 제1 박막 트랜지스터(TR1) 및 구동 트랜지스터인 제2 박막 트랜지스터(TR2)를 포함한다. 예를 들어, 제2 박막 트랜지스터(TR2)로, 상기 실시예들에 설명된 박막 트랜지스터(100, 200, 300, 400, 500, 600,, 700, 800)가 사용될 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 게이트 라인(GL)을 통해 공급되는 스캔신호(SS)에 의해 턴온 또는 턴오프된다.
데이터 라인(DL)은 화소 구동부(PDC)로 데이터 전압(Vdata)을 제공하며, 제1박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어한다.
구동 전원 라인(PL)은 표시 소자(710)로 구동 전압(Vdd)을 제공하며, 제2 박막 트랜지스터(TR2)는 구동 전압(Vdd)을 제어한다. 구동 전압(Vdd)은 표시 소자(710)인 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동 전압이다.
게이트 드라이버(320)로부터 게이트 라인(GL)을 통하여 인가된 스캔신호(SS)에 의해 제1 박막 트랜지스터(TR1)가 턴온될 때, 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 표시 소자(710)와 연결된 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)는 스토리지 캐패시터(Cst)이다.
데이터 전압(Vdata)에 따라 제2 박막 트랜지스터(TR2)를 통해 표시 소자(710)인 유기발광 다이오드(OLED)로 공급되는 전류의 양이 제어되며, 이에 따라, 표시 소자(710)로부터 출력되는 광의 계조가 제어될 수 있다.
도 15 및 도 16을 참조하면, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 기판(110) 상에 배치된다. 제2 박막 트랜지스터(TR2)는 제1 도전재층(71)을 포함한다.
기판(110)은 유리 또는 플라스틱으로 이루어질 수 있다. 기판(110)으로, 플렉스블 특성을 갖는 플라스틱, 예를 들어, 폴리이미드(PI)가 사용될 수 있다.
기판(110) 상에 하부 버퍼층(220)이 배치되고, 하부 버퍼층(220) 상에 제1 도전재층(71)이 배치된다. 도 15 및 도 16을 참조하면, 구동 트랜지스터인 제2 박막 트랜지스터(TR2)에만 제1 도전재층(71)이 배치된 구성이 예시되어 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 박막 트랜지스터(TR1)에도 제1 도전재층(71)이 배치될 수 있다.
또한, 기판(110) 상에 광차단층(111)이 배치될 수 있다. 광차단층(111)은 제1 도전재층(71)의 하부에도 배치될 수 있다. 예를 들어, 기판(110) 상에 광차단층(111)이 배치되고, 광차단층(111) 상에 하부 버퍼층(220)이 배치되고, 하부 버퍼층(220) 상에 제1 도전재층(71)이 배치될 수도 있다.
도 15 및 도 16에는 제1 박막 트랜지스터(TR1)의 하부에 광차단층(111)이 배치된 구성이 예시적으로 도시되어 있다.
도 15 및 도 16을 참조하면, 제1 도전재층(71) 상에 제1 스페이서(11)가 배치된다.
제1 도전재층(71), 제1 스페이서(11) 및 광차단층(111) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 절연성 물질로 이루어지며, 외부로부터 유입되는 수분이나 산소 등으로부터 액티브층(A1, A2)을 보호한다.
버퍼층(120) 상에 제1 박막 트랜지스터(TR1)의 제1 액티브층(A1) 및 제2 박막 트랜지스터(TR2)의 제2 액티브층(A2)이 배치된다.
제1 액티브층(A1) 및 제2 액티브층(A2)은, 예를 들어, 비정질 실리콘 반도체 물질, 다결정 실리콘 반도체 물질 및 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 제1 액티브층(A1) 및 제2 액티브층(A2)은, 예를 들어, 산화물 반도체 물질로 이루어진 산화물 반도체층으로 이루어질 수 있다.
제1 박막 트랜지스터(TR1)에 있어서, 제1 액티브층(A1)은 채널부, 제1 연결부 및 제2 연결부를 포함할 수 있다. 제1 액티브층(A1)의 채널부는 게이트 전극(G1)과 중첩한다. 본 발명의 또 다른 일 실시예에 따르면, 제1 연결부를 제1 소스 전극(S1)이라고 하고, 제2 연결부를 제1 드레인 전극(D1)이라고 할 수 있다.
제2 박막 트랜지스터(TR2)에 있어서, 제2 액티브층(A2) 역시 채널부, 제1 연결부 및 제2 연결부를 포함할 수 있다. 제2 액티브층(A2)의 채널부는 게이트 전극(G2)과 중첩한다. 본 발명의 또 다른 일 실시예에 따르면, 제1 연결부를 제2 드레인 전극(D2)이라 하고, 제2 연결부를 제2 소스 전극(S2)이라고 할 수 있다.
도 15 및 도 16을 참조하면, 제1 액티브층(A1)의 일부는 도체화되어 제1 커패시터(C1)의 제1 커패시터 전극(C11)이 될 수 있다.
제1 액티브층(A1) 및 제2 액티브층(A2)상에 게이트 절연막(140)이 배치된다. 게이트 절연막(140)은 제1 액티브층(A1) 및 제2 액티브층(A2)의 상면 전체를 커버할 수도 있고, 제1 액티브층(A1) 및 제2 액티브층(A2)의 일부만을 커버할 수도 있다.
게이트 절연막(140) 상에 제1 박막 트랜지스터(TR1)의 게이트 전극(G1) 및 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)이 배치된다.
게이트 전극(G1, G2) 상에 층간 절연막(180)이 배치된다.
층간 절연막(180) 상에 데이터 라인(DL)과 구동 전원 라인(PL)이 배치된다.
데이터 라인(DL)은 제1 콘택홀(H1)을 통하여 제1 액티브층(A1)에 형성된 제1 소스 전극(S1)과 접촉한다. 본 발명의 또 다른 일 실시예에 따르면, 제1 액티브층(A1)과 중첩하는 데이터 라인(DL)의 일부를 제1 소스 전극(S1)이라고 할 수도 있다.
구동 전원 라인(PL)은 제5 콘택홀(H5)을 통하여 제2 액티브층(A2)에 형성된 제2 드레인 전극(D2)과 접촉한다. 본 발명의 또 다른 일 실시예에 따르면, 제2 액티브층(A2)과 중첩하는 구동 전원 라인(PL)의 일부를 제2 드레인 전극(D2)이라고 할 수도 있다.
도 15 및 도 16을 참조하면, 층간 절연막(180) 상에 제1 커패시터(C1)의 제2 커패시터 전극(C12), 제1 브리지(BR1) 및 제2 브리지(BR2)가 배치된다.
제2 커패시터 전극(C12)은 제1 커패시터 전극(C11)과 중첩되어 제1 커패시터(C1)가 형성된다.
제1 브리지(BR1)는 제2 커패시터 전극(C12)과 일체로 형성될 수 있다. 제1 브리지(BR1)는 제2 콘택홀(H2)을 통하여 제1 도전재층(71)과 연결되고, 제3 콘택홀(H3)를 통하여 제2 소스 전극(S2)과 연결된다. 그 결과, 제1 도전재층(71)이 제2 박막 트랜지스터(TR2)의 제2 소스 전극(S2)과 연결될 수 있다.
제2 브리지(BR2)는 제4 콘택홀(H4)를 통하여 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결되고, 제7 콘택홀(H7)를 통하여 제1 커패시터(C1)의 제1 커패시터 전극(C11)과 연결된다.
또한, 도 15을 참조하면, 층간 절연막(180) 상에 제3 브리지(BR3)가 배치된다. 제3 브리지(BR1)는 제8 콘택홀(H8)를 통하여 게이트 라인(GL)과 연결됨으로써 제1 게이트 전극(A1)과 연결되고, 제9 콘택홀(H9)를 통하여 제1 박막 트랜지스터(TR1)의 광차단층(111)과 연결된다. 도 15에 광차단층(111)이 제1 게이트 전극(A1)과 연결되는 구성이 개시되어 있으나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 광차단층(111)은 제1 소스 전극(S1) 또는 제1 드레인 전극(D1)과도 연결될 수 있다.
데이터 라인(DL), 구동 전원 라인(PL), 제2 커패시터 전극(C12), 제1 브리지(BR1), 제2 브리지(BR2) 및 제3 브리지(BR3) 상에 평탄화층(175)이 배치된다. 평탄화층(175)은 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)의 상부를 평탄화하며, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)를 보호한다.
평탄화층(175) 상에 표시 소자(710)의 제1 전극(711)이 배치된다. 표시 소자(710)의 제1 전극(711)은 평탄화층(175)에 형성된 제6 콘택홀(H6)을 통하여, 제1 브리지(BR1)와 일체로 형성된 제2 커패시터 전극(C12)과 접촉한다. 그 결과, 제1 전극(711)이 제2 박막 트랜지스터(TR2)의 제2 소스 전극(S2)과 연결될 수 있다.
제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.
제1 전극(711) 상에 유기 발광층(712)이 배치되고, 유기 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 16에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.
본 발명의 또 다른 일 실시예에 따르면, 제2 박막 트랜지스터(TR2)는 큰 s-팩터(s-factor)를 가질 수 있다. 제2 박막 트랜지스터(TR2)는 구동 트랜지스터로 사용되어, 표시장치(900)의 계조 표현 능력을 향상시킬 수 있다.
도 17는 본 발명의 또 다른 일 실시예에 따른 표시장치(1000)의 어느 한 화소(P)에 대한 회로도이다.
도 17은 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.
도 17에 도시된 표시장치(1000)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소(P)에는, 화소 구동부(PDC)에 신호를 공급하는 신호 라인들(DL, GL, PL, RL, SCL)이 배치되어 있다.
데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 스캔신호(SS)가 공급되고, 구동 전원 라인(PL)으로 화소를 구동하는 구동 전압(Vdd)이 공급되고, 레퍼런스 라인(RL)으로는 레퍼런스 전압(Vref)이 공급되고, 센싱 제어 라인(SCL)으로 센싱 제어 신호(SCS)가 공급된다.
도 17을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
화소 구동부(PDC)는, 예를 들어, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR1)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR1)를 통해 전송된 데이터 전압(Vdata)에 따라 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제2 박막 트랜지스터(TR2)(구동 트랜지스터), 제2 박막 트랜지스터(TR2)의 특성을 감지하기 위한 제3 박막 트랜지스터(TR3)(레퍼런스 트랜지스터)를 포함한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 제2 박막 트랜지스터(TR2)와 표시 소자(710) 사이의 제1노드(n1) 및 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR1)와 연결된다. 제2 노드(n2)와 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다.
제1 박막 트랜지스터(TR1)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 공급된다. 데이터 전압(Vdata)은 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 소스 전극(S2) 사이에 형성된 제1 캐패시터(C1)에 충전된다.
제2 박막 트랜지스터(TR2)가 턴온되면, 화소를 구동하는 구동 전압(Vdd)에 의해, 전류가 제2 박막 트랜지스터(TR2)를 통하여 표시 소자(710)로 공급되어, 표시 소자(710)에서 광이 출력된다.
도 18은 본 발명의 또 다른 일 실시예에 따른 표시장치(1100)의 어느 한 화소에 대한 회로도이다.
도 18에 도시된 표시장치(1100)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.
화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다.
화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다.
도 18의 화소(P)는 도 17의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다.
또한, 도 18의 화소 구동부(PDC)는 도 17의 화소 구동부(PDC)와 비교하여, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)를 더 포함한다.
도 18을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.
제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다.
제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다.
제4 박막 트랜지스터(TR4)는 에미젼 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다.
본 발명의 또 다른 일 실시예에 따른 화소 구동부(PDC)는, 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 5개 이상의 박막 트랜지스터를 포함할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300, 400, 500, 600, 700, 800: 박막 트랜지스터
900, 1000, 1100: 표시장치
11, 21: 제1 스페이서 22: 제2 스페이서
71, 81, 91: 제1 도전재층 82: 제2 도전재층
110: 기판 111: 도전성 패턴
120: 버퍼층 121: 제1 버퍼층
122: 제2 버퍼층 130: 액티브층
130n: 채널부 131: 제1 연결부
132: 제2 연결부 140: 게이트 절연막
150: 게이트 전극
710: 표시 소자 711: 제1 전극
712: 유기 발광층 713: 제2 전극

Claims (27)

  1. 액티브층 및 상기 액티브층과 적어도 일부 중첩하는 게이트 전극을 포함하고,
    상기 액티브층은
    채널부;
    상기 채널부의 일측과 접촉하는 제1 연결부; 및
    상기 채널부의 타측과 접촉하는 제2 연결부;를 포함하고,
    상기 채널부는 제1 영역 및 상기 제1 영역과 나란히 배치된 제2 영역을 포함하고,
    상기 제1 영역 및 상기 제2 영역은 각각 적어도 상기 제1 연결부로부터 상기 제2 연결부까지 이어지며,
    상기 제1 영역에 인가되는 유효 게이트 전압이 상기 제2 영역에 인가되는 유효 게이트 전압보다 작도록 구성된, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 채널부는 상기 제2 영역을 사이에 두고 상기 제1 영역과 이격된 제3 영역을 포함하며,
    상기 제3 영역은 각각 적어도 상기 제1 연결부로부터 상기 제2 연결부까지 이어지며,
    상기 제3 영역에 인가되는 유효 게이트 전압이 상기 제2 영역에 인가되는 유효 게이트 전압보다 작도록 구성된, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 채널부는 상기 제1 영역을 사이에 두고 상기 제2 영역과 이격된 제4 영역을 포함하며,
    상기 제4 영역은 각각 적어도 상기 제1 연결부로부터 상기 제2 연결부까지 이어지며,
    상기 제4 영역에 인가되는 유효 게이트 전압이 상기 제1 영역에 인가되는 유효 게이트 전압보다 크도록 구성된, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 채널부와 중첩하는 제1 도전재층을 더 포함하며,
    상기 채널부는 상기 제1 도전재층과 상기 게이트 전극 사이에 배치되며,
    상기 제1 도전재층은 상기 제1 연결부와 연결된, 박막 트랜지스터.
  5. 제4항에 있어서,
    상기 제1 도전재층은 상기 제1 영역과 중첩하는, 박막 트랜지스터.
  6. 제4항에 있어서,
    상기 채널부와 중첩하는 제1 스페이서를 더 포함하는, 표시장치.
  7. 제6항에 있어서,
    상기 제1 스페이서는 상기 제1 영역과 중첩하지 않고, 상기 제2 영역과 중첩하는, 박막 트랜지스터.
  8. 제6항에 있어서,
    상기 채널부는 상기 제1 영역과 이격되어 상기 제1 스페이서와 중첩하지 않는 제3 영역을 더 포함하는, 박막 트랜지스터.
  9. 제6항에 있어서,
    상기 제1 스페이서는 상기 채널부와 상기 제1 도전재층 사이에 배치된 포함하는, 박막 트랜지스터.
  10. 제6항에 있어서,
    상기 제1 스페이서와 상기 제1 도전재층이 동일층에 배치된, 박막 트랜지스터.
  11. 제6항에 있어서,
    상기 제1 스페이서와 이격되어 상기 채널부와 중첩하는 제2 스페이서를 더 포함하는, 표시장치.
  12. 제11항에 있어서,
    상기 채널부는 상기 제2 스페이서와 중첩하는 제4 영역을 포함하는, 박막 트랜지스터.
  13. 제11항에 있어서,
    상기 제1 영역은 상기 제1 스페이서와 상기 제2 스페이서 사이의 이격 공간과 중첩하는, 박막 트랜지스터.
  14. 제11항에 있어서,
    상기 제1 스페이서 및 상기 제2 스페이서는 상기 채널부와 제1 도전재층 사이에 배치되는, 박막 트랜지스터.
  15. 제11항에 있어서,
    상기 제1 도전재층, 상기 제1 스페이서 및 제2 스페이서는 동일층에 배치되며,
    상기 제1 도전재층은 상기 제1 스페이서 및 제2 스페이서 사이에 배치된, 박막 트랜지스터.
  16. 제4항에 있어서,
    상기 제1 도전재층과 이격되어 상기 채널부와 중첩하는 제2 도전재층을 더 포함하며,
    상기 채널부는 상기 제2 도전재층과 상기 게이트 전극 사이에 배치되며,
    상기 제2 도전재층은 상기 제1 연결부와 연결된, 박막 트랜지스터.
  17. 제16항에 있어서,
    상기 채널부는 상기 제2 도전재층과 중첩하는 제3 영역을 포함하는, 박막 트랜지스터.
  18. 제16항에 있어서,
    상기 제1 도전재층과 상기 제2 도전재층 사이의 제1 스페이서를 더 포함하는, 박막 트랜지스터.
  19. 제18항에 있어서,
    상기 제1 도전재층, 상기 제2 도전재층 및 상기 제1 스페이서는 동일층에 배치된, 박막 트랜지스터.
  20. 제16항에 있어서,
    상기 제2 영역은 제1 도전재층과 상기 제2 도전재층 사이의 이격 공간과 중첩하는, 박막 트랜지스터.
  21. 제4항에 있어서,
    상기 제1 도전재층을 사이에 두고, 상기 액티브층과 이격된 도전성 패턴을 더 포함하는, 박막 트랜지스터.
  22. 제16항에 있어서,
    상기 제1 도전재층 및 상기 제2 도전재층을 사이에 두고, 상기 액티브층과 이격된 도전성 패턴을 더 포함하는, 박막 트랜지스터.
  23. 제1항에 있어서,
    상기 액티브층은 산화물 반도체 물질을 포함하는, 박막 트랜지스터.
  24. 제23항에 있어서,
    상기 산화물 반도체 물질은, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계 및 FIZO(FeInZnO)계 산화물 반도체 물질 중 적어도 하나를 포함하는, 박막 트랜지스터.
  25. 제1항에 있어서,
    상기 액티브층은,
    제1 산화물 반도체층; 및
    상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;
    을 포함하는, 박막 트랜지스터.
  26. 제25항에 있어서,
    상기 액티브층은, 상기 제2 산화물 반도체층 상의 제3 산화물 반도체층을 더 포함하는, 박막 트랜지스터.
  27. 제1항 내지 제26중 중 어느 한 항의 박막 트랜지스터를 포함하는, 표시장치.
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