DE102022128609A1 - Dünnschichttransistor und diesen aufweisende displayvorrichtung - Google Patents

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Abstract

Ein Dünnschichttransistor (100, 200, 300, 400, 500, 600, 700, 800) und eine denselben aufweisende Displayvorrichtung werden bereitgestellt. Der Dünnschichttransistor (100, 200, 300, 400, 500, 600, 700, 800) weist eine aktive Schicht (130) und eine Gate-Elektrode (150) auf, die zumindest teilweise mit der aktiven Schicht (130) überlappt, wobei die aktive Schicht (130) einen Kanalabschnitt (130n), einen ersten Verbindungsabschnitt (131), der in Kontakt mit einer Seite des Kanalabschnitts (130n) ist, und einen zweiten Verbindungsabschnitt (132), der in Kontakt mit der anderen Seite des Kanalabschnitts (130n) ist, aufweist der Kanalabschnitt (130n) ein erstes Gebiet (Ar1) und ein zweites Gebiet (Ar2) aufweist, die parallel zu dem ersten Gebiet (Ar1) angeordnet sind, wobei sich sowohl das erste Gebiet (Ar1) als auch das zweite Gebiet (Ar2) von dem ersten Verbindungsabschnitt (131) zu dem zweiten Verbindungsabschnitt (132) erstrecken, und eine an das erste Gebiet (Ar1) angelegte effektive Gatespannung kleiner ist als die an das zweite Gebiet (Ar2) angelegte.

Description

  • QUERVERWEIS ZU VERWANDTEN ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nr. 10-2021-0148501 , eingereicht am 2. November 2 021.
  • HINTERGRUND
  • Gebiet der Erfindung
  • Die vorliegende Offenbarung betrifft einen Dünnschichttransistor und eine diesen aufweisende Displayvorrichtung.
  • Beschreibung der bezogenen Technik
  • Transistoren werden häufig als Schalt- oder Antriebsvorrichtungen im Gebiet der elektronischen Geräte verwendet. Da ein Dünnschichttransistor auf einem Glas- oder Kunststoffsubstrat hergestellt werden kann, werden Dünnschichttransistoren insbesondere als Schaltvorrichtungen für Displayvorrichtungen wie Flüssigkristalldisplayvorrichtungen oder organische lichtemittierende Vorrichtungen verwendet.
  • Die Displayvorrichtung kann beispielsweise einen Treiber-Dünnschichttransistor und einen Treiber-Dünnschichttransistor aufweisen. Im Allgemeinen ist es vorteilhaft, dass der Treiber-Dünnschichttransistor einen kleinen s-Faktor hat, um die Ein-Aus-Eigenschaften zu verbessern, und der Treiber-Dünnschichttransistor einen großen s-Faktor hat, um eine Grauskala zu repräsentieren.
  • Dünnschichttransistoren mit einem kleinen s-Faktor werden in der Regel gewählt, um eine höhere Ein-Aus-Charakteristik zu gewährleisten/zu erreichen. Wenn diese Dünnschichttransistoren jedoch an einen Treiber-Dünnschichttransistor der Displayvorrichtung angeschlossen werden, ist es schwierig, eine Grauskala der Displayvorrichtung zu repräsentieren.
  • Daher ist der Dünnschichttransistor mit einem großen s-Faktor erforderlich, um eine Grauskala einfacher, genauer und effizienter zu repräsentieren, indem er auf den steuernden Dünnschichttransistor der Displayvorrichtung angewendet wird. Auch wenn ein Dünnschichttransistor einen großen s-Faktor hat, ist es vorteilhaft, dass der Dünnschichttransistor ausgezeichnete, zum Beispiel hohe Stromeigenschaften in einem EIN-Zustand haben sollte.
  • KURZBESCHREIBUNG
  • Die vorliegende Offenbarung wurde im Hinblick auf die oben genannten Probleme und Überlegungen gemacht, und es ist ein Ziel der vorliegenden Offenbarung, einen Dünnschichttransistor bereitzustellen, der einen großen s-Faktor und ausgezeichnete Stromeigenschaften im EIN-Zustand hat.
  • Ein weiteres Ziel der vorliegenden Offenbarung ist es, einen Dünnschichttransistor bereitzustellen, der einen großen s-Faktor bei einer Schwellenspannungsperiode und einen großen Stromwert in einem EIN-Zustand aufweist.
  • Ein weiteres Ziel der vorliegenden Offenbarung ist es, einen Dünnschichttransistor bereitzustellen, der so konstruiert ist, dass er einen großen s-Faktor bei einer Schwellenspannungsperiode als „effektive Gate-Spannung“ eines ersten Gebiets eines Kanalabschnitts aufweist, so dass er niedriger ist als der eines zweiten Gebiets des Kanalabschnitts. Die effektive Gatespannung ist, im Gegensatz zu einer von außen an die Gateelektrode angelegten Spannung, ein Teil einer an die Gateelektrode angelegten Spannung, der tatsächlich einen Stromfluss bewirkt.
  • Ein weiteres Ziel der vorliegenden Offenbarung ist es, einen Dünnschichttransistor bereitzustellen, der so konstruiert ist, dass ein Abstand zwischen einer Gate-Elektrode und einer aktiven Schicht nicht größer ist als notwendig, um ausgezeichnete/verbesserte EIN-Stromeigenschaften zu haben, da der Abstand zwischen der Gate-Elektrode und der aktiven Schicht nicht vergrößert zu werden braucht, um einen s-Faktor des Dünnschichttransistors zu erhöhen.
  • Ein weiteres Ziel der vorliegenden Offenbarung ist es, einen Dünnschichttransistor bereitzustellen, bei dem ein Abstandshalter entlang einer Richtung eines Kanalabschnitts angeordnet ist, um einen großen s-Faktor und gleichzeitig eine große EIN-Stromcharakteristik zu haben.
  • Ein weiteres Ziel der vorliegenden Offenbarung ist es, einen Dünnschichttransistor bereitzustellen, bei dem eine leitfähige Materialschicht entlang einer Richtung eines Kanalabschnitts angeordnet ist, um einen großen s-Faktor und gleichzeitig eine große EIN-Stromcharakteristik zu haben.
  • Ein weiteres Ziel der vorliegenden Offenbarung ist es, eine Displayvorrichtung bereitzustellen, die eine ausgezeichnete Graustufendarstellung und ausgezeichnete Stromeigenschaften aufweist, mittels Einbeziehens eines Dünnschichttransistors mit einem großen s-Faktor und großen EIN-Stromeigenschaften.
  • Zusätzlich zu den oben erwähnten Zielen der vorliegenden Offenbarung werden zusätzliche Ziele und Merkmale der vorliegenden Offenbarung von Fachleuten anhand der folgenden Beschreibung der vorliegenden Offenbarung klar verstanden werden.
  • Gemäß einem Aspekt der vorliegenden Offenbarung können die obigen und andere Ziele mittels des Bereitstellens eines Dünnschichttransistors gemäß Anspruch 1 und eines Dünnschichttransistors gemäß Anspruch 14 erreicht werden. Weitere Ausführungsformen sind in den abhängigen Ansprüchen beschrieben. Gemäß einem weiteren Aspekt der vorliegenden Offenbarung können die obigen und andere Ziele mittels des Bereitstellens eines Dünnschichttransistors erreicht werden, der eine aktive Schicht und eine Gate-Elektrode aufweist, die zumindest teilweise mit der aktiven Schicht überlappt, wobei die aktive Schicht einen Kanalabschnitt, einen ersten Verbindungsabschnitt, der mit einer Seite des Kanalabschnitts in Kontakt ist und einen zweiten Verbindungsabschnitt, der mit der anderen Seite (der gegenüberliegenden Seite) des Kanalabschnitts in Kontakt ist, aufweist, wobei der Kanalabschnitt ein erstes Gebiet und ein zweites Gebiet, das parallel zu dem ersten Gebiet angeordnet ist, aufweist, wobei sich sowohl das erste Gebiet als auch das zweite Gebiet von dem ersten Verbindungsabschnitt zu dem zweiten Verbindungsabschnitt erstrecken, und wobei eine an das ersten Gebiet angelegte effektive Gatespannung kleiner ist als die an das zweite Gebiet angelegte.
  • Der Kanalabschnitt kann ein drittes Gebiet aufweisen, das von dem ersten Gebiet beabstandet ist, wobei das zweite Gebiet dazwischen angeordnet ist, wobei sich das dritte Gebiet von mindestens dem ersten Verbindungsabschnitt zu dem zweiten Verbindungsabschnitt erstrecken kann, und wobei eine effektive Gatespannung, die an das dritte Gebiet angelegt wird, kleiner sein kann als die an das zweite Gebiet angelegte.
  • Der Kanalabschnitt weist ein viertes Gebiet auf, der von dem zweiten Gebiet beabstandet ist, wobei das erste Gebiet dazwischen angeordnet ist, wobei sich das vierte Gebiet von mindestens dem ersten Verbindungsabschnitt zu dem zweiten Verbindungsabschnitt erstrecken kann, und wobei eine effektive Gatespannung, die an das vierte Gebiet angelegt wird, größer sein kann als die an das erste Gebiet angelegte.
  • Der Dünnschichttransistor kann ferner eine erste leitfähige Materialschicht aufweisen, die mit dem Kanalabschnitt überlappt, wobei der Kanalabschnitt zwischen der ersten leitfähigen Materialschicht und der Gate-Elektrode angeordnet sein kann und die erste leitfähige Materialschicht mit dem ersten Verbindungsabschnitt verbunden sein kann.
  • Die erste leitfähige Materialschicht kann das erste Gebiet überlappen.
  • Der Dünnschichttransistor kann ferner einen ersten Abstandshalter aufweisen, der mit dem Kanalabschnitt überlappt.
  • Der erste Abstandshalter darf das erste Gebiet nicht überlappen und kann das zweite Gebiet überlappen.
  • Der Kanalabschnitt kann ferner ein drittes Gebiet aufweisen, das von dem ersten Gebiet beabstandet ist, so dass es den ersten Abstandshalter nicht überlappt.
  • Der erste Abstandshalter kann zwischen dem Kanalabschnitt und der ersten leitfähigen Materialschicht angeordnet sein.
  • Der erste Abstandshalter und die erste Schicht aus leitfähigem Material können auf derselben Schicht angeordnet sein.
  • Der Dünnschichttransistor kann ferner einen zweiten Abstandshalter aufweisen, der von dem ersten Abstandshalter beabstandet ist und den Kanalabschnitt überlappt.
  • Der Kanalabschnitt kann ein viertes Gebiet aufweisen, der sich mit dem zweiten Abstandshalter überlappt.
  • Das erste Gebiet kann einen Zwischenraum (d. h. eine Lücke oder einen Zwischenraum) zwischen dem ersten Abstandshalter und dem zweiten Abstandshalter überlappen.
  • Der erste Abstandshalter und der zweite Abstandshalter können zwischen dem Kanalabschnitt und der ersten leitfähigen Materialschicht angeordnet sein.
  • Die erste Schicht aus leitfähigem Material, der erste Abstandshalter und der zweite Abstandshalter können auf derselben Schicht angeordnet sein, und die erste Schicht aus leitfähigem Material kann zwischen dem ersten Abstandshalter und dem zweiten Abstandshalter angeordnet sein.
  • Der Dünnschichttransistor kann ferner eine zweite Schicht aus leitfähigem Material aufweisen, die von der ersten Schicht aus leitfähigem Material beabstandet ist, um den Kanalabschnitt zu überlappen, wobei der Kanalabschnitt zwischen der zweiten Schicht aus leitfähigem Material und der Gate-Elektrode angeordnet sein kann und die zweite Schicht aus leitfähigem Material mit dem ersten Verbindungsabschnitt verbunden sein kann.
  • Der Kanalabschnitt kann ein drittes Gebiet aufweisen, das von der zweiten leitfähigen Materialschicht überlappt ist.
  • Der Dünnschichttransistor kann ferner einen ersten Abstandshalter zwischen der ersten leitfähigen Materialschicht und der zweiten leitfähigen Materialschicht aufweisen.
  • Die erste Schicht aus leitfähigem Material, die zweite Schicht aus leitfähigem Material und der erste Abstandshalter können auf derselben Schicht angeordnet sein.
  • Das zweite Gebiet kann einen Zwischenraum zwischen der ersten leitfähigen Materialschicht und der zweiten leitfähigen Materialschicht überlappen.
  • Der Dünnschichttransistor kann ferner ein leitfähiges Muster aufweisen, das von der aktiven Schicht beabstandet ist, wobei die erste leitfähige Materialschicht dazwischen angeordnet ist.
  • Der Dünnschichttransistor kann ferner ein leitfähiges Muster aufweisen, das von der aktiven Schicht mit der ersten leitfähigen Materialschicht und der zweiten leitfähigen Materialschicht, die dazwischen angeordnet sind, beabstandet ist.
  • Die aktive Schicht kann ein Oxid-Halbleitermaterial aufweisen.
  • Das Oxid-Halbleitermaterial kann mindestens eines der folgenden Materialien aufweisen: IZO(InZnO)-basiert, IGO(InGaO)-basiert, ITO(InSnO)-basiert, IGZO(InGaZnO)-basiert, IGZTO(InGaZnSnO)-basiert, GZTO(GaZnSnO)-basiert, GZO(GaZnO)-basiert, ITZO(InSnZnO)-basiert oder FIZO(FeInZnO)-basiert.
  • Die aktive Schicht kann eine erste Oxidhalbleiterschicht und eine zweite Oxidhalbleiterschicht auf der ersten Oxidhalbleiterschicht aufweisen.
  • Die aktive Schicht kann ferner eine dritte Oxidhalbleiterschicht auf der zweiten Oxidhalbleiterschicht aufweisen.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung können die obigen und andere Ziele mittels des Bereitstellens einer Displayvorrichtung erreicht werden, die den oben beschriebenen Dünnschichttransistor aufweist.
  • Figurenliste
  • Die obigen und andere Ziele, Merkmale und andere Vorteile der vorliegenden Offenbarung werden aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen, in denen klarer verstanden werden:
    • 1A ist eine Draufsicht, die einen Dünnschichttransistor gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt;
    • 1B, 1C und 1D sind Querschnittsansichten, die einen Dünnschichttransistor gemäß einer Ausführungsform der vorliegenden Offenbarung zeigen;
    • 1E und 1F sind Querschnittsansichten, die einen Dünnschichttransistor gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung zeigen;
    • 2A ist eine Draufsicht, die einen Dünnschichttransistor gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt;
    • 2B, 2C und 2D sind Querschnittsansichten, die einen Dünnschichttransistor gemäß noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigen;
    • 3A ist eine Draufsicht, die einen Dünnschichttransistor gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt;
    • 3B, 3C und 3D sind Querschnittsansichten, die einen Dünnschichttransistor gemäß noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigen;
    • 4A ist eine Draufsicht, die einen Dünnschichttransistor gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt;
    • 4B, 4C und 4D sind Querschnittsansichten, die einen Dünnschichttransistor gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigen;
    • 5A ist eine Draufsicht, die einen Dünnschichttransistor gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt;
    • 5B, 5C und 5D sind Querschnittsansichten, die einen Dünnschichttransistor gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigen;
    • 6A ist eine Draufsicht, die einen Dünnschichttransistor gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt;
    • 6B, 6C und 6D sind Querschnittsansichten, die einen Dünnschichttransistor gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigen;
    • 7A ist eine Draufsicht, die einen Dünnschichttransistor gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt;
    • 7B, 7C und 7D sind Querschnittsansichten, die einen Dünnschichttransistor gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigen;
    • 8A ist eine Draufsicht, die einen Dünnschichttransistor gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt;
    • 8B, 8C und 8D sind Querschnittsansichten, die einen Dünnschichttransistor gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigen;
    • 9A und 9B sind schematische Ansichten, die eine effektive Gate-Spannung eines Dünnschichttransistors zeigen;
    • 10A und 10B sind schematische Ansichten, die eine effektive Gatespannung eines Dünnschichttransistors gemäß einer Ausführungsform der vorliegenden Offenbarung zeigen;
    • 11 ist ein Diagramm, das die Schwellenspannungen von Dünnschichttransistoren zeigt;
    • 12 ist ein Verteilungsdiagramm, das einen s-Faktor und einen EIN-Strom von Dünnschichttransistoren zeigt;
    • 13 ist eine schematische Darstellung einer Displayvorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung;
    • 14 ist ein Schaltplan, der ein beliebiges Pixel aus 13 zeigt;
    • 15 ist eine Draufsicht, die das Pixel aus 14 zeigt;
    • 16 ist ein Querschnitt entlang der Linie I-I' aus 15;
    • 17 ist ein Schaltplan, der ein beliebiges Pixel einer Displayvorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt; und
    • 18 ist ein Schaltplan, der ein beliebiges Pixel einer Displayvorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt.
  • DETAILLIERTE BESCHREIBUNG DER OFFENBARUNG
  • Die Vorteile und Merkmale der vorliegenden Offenbarung und ihrer Ausführungsverfahren werden anhand der folgenden Ausführungsformen verdeutlicht, die unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden. Die vorliegende Offenbarung kann jedoch in verschiedenen Formen verkörpert werden und sollte nicht als auf die hier dargelegten Ausführungsformen beschränkt verstanden werden. Vielmehr sind diese Ausführungsformen bereitgestellt, damit diese Offenbarung gründlich und vollständig ist und der Fachperson den Umfang der vorliegenden Offenbarung vollständig vermittelt. Außerdem wird die vorliegende Offenbarung nur durch den Umfang der Ansprüche definiert.
  • Eine Form, eine Größe, ein Verhältnis, ein Winkel und eine Anzahl, die in den Zeichnungen zur Beschreibung von Ausführungsformen der vorliegenden Offenbarung angegeben sind, sind lediglich ein Beispiel, und daher ist die vorliegende Offenbarung nicht auf die abgebildeten Details beschränkt. Gleiche Bezugsziffern beziehen sich in der gesamten Beschreibung auf ähnliche Elemente. In der folgenden Beschreibung wird die detaillierte Beschreibung der relevanten bekannten Funktion oder Konfiguration weggelassen, wenn sie den wichtigen Punkt der vorliegenden Offenbarung unnötig verschleiert.
  • In den Fällen, in denen die in der vorliegenden Spezifikation beschriebenen Begriffe „aufweisen“, „haben“ und „beinhalten“ verwendet werden, kann ein weiterer Teil hinzugefügt werden, sofern nicht „nur~“ verwendet wird. Die Begriffe der Einzahl können die Mehrzahl aufweisen, es sei denn, es wird auf das Gegenteil hingewiesen.
  • Bei der Auslegung eines Elements wird davon ausgegangen, dass das Element einen Fehlerbereich aufweist, auch wenn es keine ausdrückliche Beschreibung gibt.
  • Bei der Beschreibung einer Positionsbeziehung, z. B. wenn die Positionsbeziehung als „auf~“, „über~“, „unter~“ und „neben~“ beschrieben wird, können ein oder mehrere Teile zwischen zwei anderen Teilen angeordnet sein, es sei denn, es wird „nur“ oder „direkt“ verwendet.
  • Räumliche Relativbegriffe wie „unter“, „unterhalb“, „Überlapp-“, „niedriger“, „oberhalb“ und „über“ können hier verwendet werden, um auf einfache Weise die Beziehung eines oder mehrerer Elemente zu einem oder mehreren anderen Elementen zu beschreiben, wie in den Figuren dargestellt. Es versteht sich, dass diese Begriffe verschiedene Ausrichtungen der Displayvorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen sollen. Wenn beispielsweise die in der Figur dargestellte Displayvorrichtung umgekehrt angeordnet ist, kann die Displayvorrichtung, die als „unter“ oder „unterhalb“ einer anderen Displayvorrichtung beschrieben ist, „über“ einer anderen Displayvorrichtung angeordnet sein. Daher kann ein beispielhafter Begriff „unter“ oder „unterhalb“ sowohl „unter“ als auch „über“ Ausrichtungen aufweisen. Ebenso kann der beispielhafte Begriff „über“ oder „auf“ die Ausrichtungen „über“ und „unter“ oder „unterhalb“ aufweisen.
  • Bei der Beschreibung einer zeitlichen Beziehung, z. B. wenn die zeitliche Reihenfolge mit „nach“, „anschließend“, „als nächstes“ und „vor“ beschrieben wird, kann ein nicht kontinuierlicher Fall aufgezeigt werden, es sei denn, es wird „nur“ oder „direkt“ verwendet.
  • Es versteht sich von selbst, dass die Begriffe „erstes“, „zweites“ usw. hier zwar zur Beschreibung verschiedener Elemente verwendet werden können, diese Elemente aber nicht durch diese Begriffe eingeschränkt werden sollten. Diese Begriffe werden nur verwendet, um ein Element von einem anderen zu trennen. So könnte beispielsweise ein erstes Element als zweites Element bezeichnet werden, und in ähnlicher Weise könnte ein zweites Element als erstes Element bezeichnet werden, ohne dass dies den Umfang der vorliegenden Offenbarung abweichen würde.
  • Der Begriff „mindestens ein“ ist so zu verstehen, dass er alle Kombinationen von einem oder mehreren der aufgeführten Posten aufweist. Zum Beispiel bezeichnet die Bedeutung von „mindestens eines von einem ersten, einem zweiten und einem dritten Element“ die Kombination aller Elemente, die von zwei oder mehr des ersten, des zweiten und des dritten Elements sowie des ersten, des zweiten oder des dritten Elements vorgeschlagen werden.
  • Die Merkmale der verschiedenen Ausführungsformen der vorliegenden Offenbarung können teilweise oder insgesamt miteinander verbunden oder kombiniert werden, und sie können auf verschiedene Weise miteinander zusammenwirken und technisch gesteuert werden, wie Fachpersonen hinreichend verstehen können. Die Ausführungsformen der vorliegenden Offenbarung können unabhängig voneinander ausgeführt werden, oder sie können zusammen in einer gemeinschaftlich abhängigen Beziehung ausgeführt werden.
  • In den Zeichnungen werden gleiche oder ähnliche Elemente mit denselben Bezugsziffern bezeichnet, auch wenn sie in verschiedenen Zeichnungen dargestellt sind.
  • In den Ausführungsformen der vorliegenden Offenbarung werden der Einfachheit halber eine Source-Elektrode und eine Drain-Elektrode voneinander unterschieden. Die Source-Elektrode und die Drain-Elektrode können jedoch austauschbar verwendet werden. Die Source-Elektrode kann die Drain-Elektrode sein, und die Drain-Elektrode kann die Source-Elektrode sein. Auch kann die Source-Elektrode in einer beliebigen Ausführungsform der vorliegenden Offenbarung die Drain-Elektrode in einer weiteren Ausführungsform der vorliegenden Offenbarung sein, und die Drain-Elektrode in einer beliebigen Ausführungsform der vorliegenden Offenbarung kann die Source-Elektrode in einer weiteren Ausführungsform der vorliegenden Offenbarung sein.
  • In einigen Ausführungsformen der vorliegenden Offenbarung wird zur Vereinfachung der Beschreibung ein Source-Bereich von einer Source-Elektrode und ein Drain-Bereich von einer Drain-Elektrode unterschieden. Die Ausführungsformen der vorliegenden Offenbarung sind jedoch nicht auf diese Struktur beschränkt. So kann beispielsweise ein Source-Bereich eine Source-Elektrode und ein Drain-Bereich eine Drain-Elektrode sein. Auch kann ein Source-Bereich eine Drain-Elektrode und ein Drain-Bereich eine Source-Elektrode sein.
  • 1A ist eine Draufsicht, die einen Dünnschichttransistor 100 gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt, und 1B, 1C und 1D sind Querschnittsansichten, die einen Dünnschichttransistor 100 gemäß einer Ausführungsform der vorliegenden Offenbarung zeigen.
  • Der Dünnschichttransistor 100 gemäß einer Ausführungsform der vorliegenden Offenbarung weist eine aktive Schicht 130 und eine Gate-Elektrode 150 auf, die zumindest teilweise mit der aktiven Schicht 130 überlappt oder von dieser überlappt ist. Die aktive Schicht 130 weist einen Kanalabschnitt 130n, einen ersten Verbindungsabschnitt 131, der mit einer Seite des Kanalabschnitts 130n in Kontakt ist, und einen zweiten Verbindungsabschnitt 132, der mit der anderen Seite des Kanalabschnitts 130n in Kontakt ist, auf. Gemäß einer Ausführungsform der vorliegenden Offenbarung weist der Kanalabschnitt 130n ein erstes Gebiet Ar1 und ein zweites Gebiet Ar2 auf, die parallel zu dem ersten Gebiet Ar1 angeordnet sind, wobei das erste Gebiet Ar1 und das zweite Gebiet Ar2 von dem ersten Verbindungsabschnitt 131 mit dem zweiten Verbindungsabschnitt 132 verbunden sind und eine an das erste Gebiet Ar1 angelegte effektive Gatespannung kleiner ist als die an das zweite Gebiet Ar2 angelegte.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung weist der Kanalabschnitt 130n ein drittes Gebiet Ar3 auf, das von dem ersten Gebiet Ar1 beabstandet ist, wobei das zweite Gebiet Ar2 dazwischen angeordnet ist, und eine effektive Gate-Spannung, die an das dritte Gebiet Ar3 angelegt wird, ist kleiner als die an das zweite Gebiet Ar2 angelegte.
  • Der Dünnschichttransistor 100 gemäß einer Ausführungsform der vorliegenden Offenbarung kann ferner eine erste Schicht aus leitfähigem Material 71 aufweisen, die mit dem Kanalabschnitt 130n überlappt, und einen ersten Abstandshalter 11 zwischen dem Kanalabschnitt 130n und der ersten Schicht aus leitfähigem Material 71. Der Kanalabschnitt 130n ist zwischen der ersten leitfähigen Materialschicht 71 und der Gate-Elektrode 150 angeordnet, und die erste leitfähige Materialschicht 71 kann mit dem ersten Verbindungsabschnitt 131 verbunden sein.
  • Im Folgenden wird der Dünnschichttransistor 100 gemäß einer Ausführungsform der vorliegenden Offenbarung unter Bezugnahme auf die 1A bis 1D näher beschrieben.
  • 1A ist eine Draufsicht, die einen Dünnschichttransistor 100 gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt, 1B ist eine Querschnittsansicht entlang der Linie 1I-1I' aus 1A, 1C ist eine Querschnittsansicht entlang der Linie 1II-1II' aus 1A, und 1D ist eine Querschnittsansicht entlang der Linie 1III-1III' aus 1A.
  • Wie in den 1A bis 1D dargestellt, befindet sich die erste leitfähige Materialschicht 71 auf einem Substrat 110.
  • Als Substrat 110 kann Glas oder Kunststoff verwendet werden. Als Kunststoff kann ein transparenter, flexibler Kunststoff, z. B. Polyimid, verwendet werden. Wenn Polyimid als Substrat 110 verwendet wird, kann ein hitzebeständiges Polyimid verwendet werden, das einer hohen Temperatur standhalten kann, im Hinblick darauf, dass ein Hochtemperatur-Abscheidungsprozess auf dem Substrat 110 durchgeführt wird.
  • Die erste leitfähige Materialschicht 71 ist auf dem Substrat 110 angeordnet. Obwohl in den 1A bis 1D nicht dargestellt, kann eine untere Pufferschicht 220 zwischen dem Substrat 110 und der ersten leitfähigen Materialschicht 71 angeordnet sein (siehe 14 und 16). Die untere Pufferschicht 220 kann einen oberen Teil des Substrats 110 planarisieren, Luft- und Feuchtigkeitsbarriereeigenschaften haben und isolierende Eigenschaften zum Schutz des Dünnschichttransistors 100 aufweisen.
  • Die erste leitfähige Materialschicht 71 ist elektrisch leitfähig. Die erste leitfähige Materialschicht 71 kann mindestens eines der folgenden Metalle aufweisen: ein Metall auf Aluminiumbasis wie Aluminium (Al) oder eine Aluminiumlegierung, ein Metall auf Silberbasis wie Silber (Ag) oder eine Silberlegierung, ein Metall auf Kupferbasis wie Kupfer (Cu) oder eine Kupferlegierung, ein Metall auf Molybdänbasis wie Molybdän (Mo) oder eine Molybdänlegierung, Chrom (Cr), Tantal (Ta), Neodym (Nd), Titan (Ti) oder Eisen (Fe). Die erste leitfähige Materialschicht 71 kann einen mehrschichtigen Aufbau haben, der mindestens zwei leitfähige Schichten aufweist, deren jeweilige physikalische Eigenschaften sich voneinander unterscheiden.
  • Darüber hinaus kann die erste leitfähige Materialschicht 71 lichtabschirmende Eigenschaften haben. Daher kann die erste leitfähige Materialschicht 71 als lichtabschirmende Schicht dienen. Die erste leitfähige Materialschicht 71 kann von außen einfallendes Licht abschirmen, um den Kanalabschnitt 130n zu schützen. Die erste leitfähige Materialschicht 71 kann als lichtabschirmende Schicht bezeichnet werden.
  • Die erste leitfähige Materialschicht 71 ist zwischen dem Substrat 110 und der aktiven Schicht 130 angeordnet, und die erste leitfähige Materialschicht 71 überlappt den Kanalabschnitt 130n der aktiven Schicht 130.
  • Wie in den 1A bis 1D dargestellt, ist der erste Abstandshalter 11 auf der ersten leitfähigen Materialschicht 71 angeordnet. Der erste Abstandshalter 11 ist zwischen der ersten leitfähigen Materialschicht 71 und dem Kanalabschnitt 130n angeordnet, um die erste leitfähige Materialschicht 71 und den Kanalabschnitt 130n voneinander zu beabstanden.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung kann der erste Abstandshalter 11 eine Dicke von 1 µm bis 10 µm haben. Die Dicke des ersten Abstandshalters 11 kann je nach Größe des Dünnschichttransistors 100 variieren. Der erste Abstandshalter 11 kann beispielsweise eine Dicke von 10 µm bis 20 µm haben. Wenn der Dünnschichttransistor 100 gemäß einer Ausführungsform der vorliegenden Offenbarung in der Displayvorrichtung verwendet wird, kann der erste Abstandshalter 11 eine Dicke von beispielsweise 2 um bis 5 µm aufweisen. Gemäß einer Ausführungsform der vorliegenden Offenbarung kann die Dicke des ersten Abstandshalters 11 als ein Abstand zwischen den beiden Oberflächen des ersten Abstandshalters 11 bezeichnet werden, der entlang einer Richtung senkrecht zu einer Oberfläche des Substrats 110 gemessen wird.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung kann der erste Abstandshalter 11 eine Dicke aufweisen, die mindestens doppelt so groß ist wie die Pufferschicht 120.
  • Der erste Abstandshalter 11 kann aus einem isolierenden Material gebildet sein, das mindestens eines der folgenden Materialien aufweist: ein Siliziumoxid, ein Siliziumnitrid und ein Oxid auf Metallbasis. Der erste Abstandshalter 11 kann eine Linienform haben. Beispielsweise kann ein Querschnitt des ersten Abstandshalters 11 eine trapezförmige Linienform aufweisen.
  • Eine Pufferschicht 120 ist auf der ersten leitfähigen Materialschicht 71 und dem ersten Abstandshalter 11 angeordnet. Die Pufferschicht 120 kann mindestens ein Siliziumoxid, ein Siliziumnitrid oder ein Oxid auf Metallbasis aufweisen. Gemäß einer Ausführungsform der vorliegenden Offenbarung kann die Pufferschicht 120 mindestens eines der Elemente Siliziumoxid oder Siliziumnitrid aufweisen. Die Pufferschicht 120 kann eine einschichtige Struktur oder eine mehrschichtige Struktur aufweisen.
  • Die Pufferschicht 120 schützt die aktive Schicht 130. Außerdem ist die Pufferschicht 120 so geformt, dass die erste leitfähige Materialschicht 71 und der Kanalabschnitt 130n voneinander beabstandet und isoliert sind.
  • Die aktive Schicht 130 ist auf der Pufferschicht 120 angeordnet.
  • Die aktive Schicht 130 kann aus einem Halbleitermaterial gebildet sein. Die aktive Schicht 130 kann ein amorphes Siliziumhalbleitermaterial, ein polykristallines Siliziumhalbleitermaterial oder einen Oxidhalbleiter aufweisen.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung kann die aktive Schicht 130 ein Oxid-Halbleitermaterial aufweisen. Das Oxid-Halbleitermaterial kann zum Beispiel mindestens eines der folgenden Materialien aufweisen: IZO(InZnO)-basiertes, IGO(InGaO)-basiertes, ITO(InSnO)-basiertes, IGZO(InGaZnO)-basiertes, IGZTO(InGaZnSnO)-basiertes, GZTO(GaZnSnO)-basiertes, GZO(GaZnO)-basiertes, ITZO(InSnZnO)-basiertes oder FIZO(FeInZnO)-basiertes Oxid-Halbleitermaterial, aber eine Ausführungsform der vorliegenden Offenbarung ist darauf nicht beschränkt, und eine aktive Schicht 130 kann aus einem anderen in der Technik bekannten Oxid-Halbleitermaterial hergestellt sein.
  • Die aktive Schicht 130 weist einen Kanalabschnitt 130n, einen ersten Verbindungsabschnitt 131 und einen zweiten Verbindungsabschnitt 132 auf. Eine Seite des Kanalabschnitts 130n ist in Kontakt mit dem ersten Verbindungsabschnitt 131, und die andere Seite des Kanalabschnitts 130n ist in Kontakt mit dem zweiten Verbindungsabschnitt 132. Der Kanalabschnitt 130n überlappt die Gate-Elektrode 150 und dient als Kanal des Dünnschichttransistors 100.
  • Der erste Verbindungsabschnitt 131 und der zweite Verbindungsabschnitt 132 der aktiven Schicht 130 überlappen die Gate-Elektrode 150 nicht. Der erste Verbindungsabschnitt 131 und der zweite Verbindungsabschnitt 132 können mittels selektiven Leitfähigmachens des Halbleitermaterials gebildet werden (wobei Leitfähigmachen ein Prozess ist, bei dem die Schichten A und B Sauerstoff aus einem Teil einer ersten aktiven Schicht in Kontakt mit einer Schicht aus leitfähigem Material aufnehmen, so dass in den Abschnitten einer aktiven Schicht in Kontakt mit den Schichten A und B Sauerstoffvakanz auftritt und somit Abschnitte der aktiven Schicht in Kontakt mit der Schicht aus leitfähigem Material leitfähig gemacht werden).
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung kann der erste Verbindungsabschnitt 131 der aktiven Schicht 130 ein Source-Bereich und der zweite Verbindungsabschnitt 132 ein Drain-Bereich sein. Gemäß einer Ausführungsform der vorliegenden Offenbarung kann der erste Anschlussbereich 131 als Source-Elektrode und der zweite Anschlussbereich 132 als Drain-Elektrode bezeichnet werden.
  • Eine Ausführungsform der vorliegenden Offenbarung ist jedoch nicht auf das obige Beispiel beschränkt. Der erste Verbindungsabschnitt 131 kann ein Drain-Bereich sein, und der zweite Verbindungsabschnitt 132 kann ein Source-Bereich sein. Auch kann der erste Verbindungsabschnitt 131 als Drain-Elektrode und der zweite Verbindungsabschnitt 132 als Source-Elektrode bezeichnet werden.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung weist der Kanalabschnitt 130n ein erstes Gebiet Ar1 und ein zweites Gebiet Ar2 auf, die parallel zu dem ersten Gebiet Ar1 angeordnet sind. Unter Bezugnahme auf die 1A und 1B überlappt der erste Abstandshalter 11 das erste Gebiet Ar1 nicht und überlappt das zweite Gebiet Ar2. Gemäß einer Ausführungsform der vorliegenden Offenbarung kann ein Gebiet des Kanalabschnitts 130n, der den ersten Abstandshalter 11 überlappt, als das zweite Gebiet Ar2 bezeichnet werden, und eines der Gebiete des Kanalabschnitts 130n, die mittels des ersten Abstandshalters 11 abgeteilt sind und den ersten Abstandshalter 11 nicht überlappen, kann als das erste Gebiet Ar1 bezeichnet werden.
  • Wie in 1A und 1B gezeigt, weist der Kanalabschnitt 130n ein drittes Gebiet Ar3 auf. Das dritte Gebiet Ar3 überlappt den ersten Abstandshalter 11 nicht. Das dritte Gebiet Ar3 ist von dem ersten Gebiet Ar1 beabstandet, wobei das zweite Gebiet Ar2 dazwischen angeordnet ist.
  • Bezug nehmend auf 1A und 1B sind das erste und das zweite Gebiet Ar1 und Ar2 parallel zueinander angeordnet und erstrecken sich von dem ersten Verbindungsabschnitt 131 zu dem zweiten Verbindungsabschnitt 132. Das dritte Gebiet Ar3 ist ebenfalls parallel zu dem zweiten Gebiet Ar2 angeordnet und erstreckt sich von dem ersten Verbindungsabschnitt 131 zu dem zweiten Verbindungsabschnitt 132.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung ist die an das erste Gebiet Ar1 angelegte effektive Gatespannung kleiner als die an das zweite Gebiet Ar2 angelegte. Auch die effektive Gatespannung, die an das dritte Gebiet Ar3 angelegt wird, ist kleiner als die, die an das zweite Gebiet Ar2 angelegt wird. Die effektive Gatespannung wird später beschrieben.
  • Eine Gate-Isolierschicht 140 ist auf der aktiven Schicht 130 angeordnet. Die Gate-Isolierschicht 140 kann mindestens eines der folgenden Materialien aufweisen: Siliziumoxid, Siliziumnitrid oder ein Oxid auf Metallbasis. Die Gate-Isolierschicht 140 kann eine einschichtige oder eine mehrschichtige Struktur aufweisen.
  • Unter Bezugnahme auf die 1B bis 2D kann die Gate-Isolierschicht 140 integral auf der gesamten Oberfläche des Substrats 110 gebildet sein, ohne strukturiert zu sein, aber eine Ausführungsform der vorliegenden Offenbarung ist darauf nicht beschränkt. Die Gate-Isolierschicht 140 kann mit einem Muster versehen sein. Beispielsweise kann die Gate-Isolierschicht 140 in einer Form strukturiert sein, die der Gate-Elektrode 150 entspricht.
  • Die Gate-Isolierschicht 140 schützt den Kanalabschnitt 130n.
  • Eine Gate-Elektrode 150 ist auf der Gate-Isolierschicht 140 angeordnet. Die Gate-Elektrode 150 überlappt den Kanalabschnitt 130n der aktiven Schicht 130.
  • Die Gate-Elektrode 150 kann mindestens eines der folgenden Metalle aufweisen: ein Metall auf Aluminiumbasis wie Aluminium (Al) oder eine Aluminiumlegierung, ein Metall auf Silberbasis wie Silber (Ag) oder eine Silberlegierung, ein Metall auf Kupferbasis wie Kupfer (Cu) oder eine Kupferlegierung, ein Metall auf Molybdänbasis wie Molybdän (Mo) oder eine Molybdänlegierung, Chrom (Cr), Tantal (Ta), Neodym (Nd) oder Titan (Ti). Die Gate-Elektrode 150 kann eine mehrschichtige Struktur aufweisen, die mindestens zwei leitfähige Schichten mit jeweils unterschiedlichen physikalischen Eigenschaften aufweist.
  • Auf der Gate-Elektrode 150 befindet sich eine isolierende Zwischenschicht 180. Die isolierende Zwischenschicht 180 ist eine isolierende Schicht aus einem isolierenden Material. Die isolierende Zwischenschicht 180 kann aus einem organischen Material, aus einem anorganischen Material oder aus einem Stapel aus einer organischen Schicht und einer anorganischen Schicht gebildet sein.
  • Eine Source-Elektrode 161 und eine Drain-Elektrode 162 sind auf der isolierenden Zwischenschicht 180 angeordnet.
  • Die Source-Elektrode 161 kann über ein Kontaktloch CH1 mit der ersten leitfähigen Materialschicht 71 verbunden sein. Die Source-Elektrode 161 ist auch mit der aktiven Schicht 130 durch ein Kontaktloch CH2 verbunden. Im Einzelnen kann die Source-Elektrode 161 durch das Kontaktloch CH2 mit dem ersten Verbindungsabschnitt 131 der aktiven Schicht 130 elektrisch verbunden sein. Folglich kann die erste leitfähige Materialschicht 71 mit dem ersten Verbindungsabschnitt 131 der aktiven Schicht 130 verbunden sein.
  • Die Drain-Elektrode 162 ist von der Source-Elektrode 161 beabstandet und somit über ein Kontaktloch CH3 mit der aktiven Schicht 130 verbunden. Im Einzelnen kann die Drain-Elektrode 162 über das Kontaktloch CH3 elektrisch mit dem zweiten Verbindungsabschnitt 132 der aktiven Schicht 130 verbunden sein.
  • Die Source-Elektrode 161 und die Drain-Elektrode 162 können jeweils mindestens eines der Elemente Molybdän (Mo), Aluminium (Al), Chrom (Cr), Gold (Au), Titan (Ti), Nickel (Ni), Neodym (Nd), Kupfer (Cu) oder deren Legierungen aufweisen. Sowohl die Source-Elektrode 161 als auch die Drain-Elektrode 162 können aus einer einzigen Schicht aus Metall oder einer Metalllegierung oder aus zwei oder mehr Schichten gebildet sein.
  • Unter Bezugnahme auf 1C und 1D sind der erste Verbindungsabschnitt 131 und die Sourceelektrode 161 als voneinander unterschieden dargestellt, aber eine Ausführungsform der vorliegenden Offenbarung ist darauf nicht beschränkt. Der erste Verbindungsabschnitt 131 kann eine Sourceelektrode sein, und eine durch die Bezugsziffer „161“ dargestellte Elektrode kann eine Anschlusselektrode oder eine Brücke sein.
  • In den 1C und 1D sind der zweite Anschluss 132 und die Drain-Elektrode 162 voneinander unterschieden dargestellt, aber eine Ausführungsform der vorliegenden Offenbarung ist nicht darauf beschränkt, und der zweite Verbindungsabschnitt 132 kann eine Drain-Elektrode sein, und eine durch die Bezugsziffer „162“ dargestellte Elektrode kann eine Anschlusselektrode oder eine Brücke sein.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung kann, da die erste Schicht aus leitfähigem Material 71 mit der Source-Elektrode 161 verbunden ist, die gleiche Spannung wie die der Source-Elektrode 161 an die erste Schicht aus leitfähigem Material 71 angelegt werden. Da die erste leitfähige Materialschicht 71 zwischen dem Substrat 110 und der aktiven Schicht 130 angeordnet ist, kann die an die erste leitfähige Materialschicht 71 angelegte Spannung den Kanalabschnitt 130n beeinflussen.
  • Zum Beispiel kann aufgrund einer elektrischen Beeinflussung der ersten leitfähigen Materialschicht 71 eine elektrische Feldwirkung, die durch die Gate-Elektrode 150 an den Kanalabschnitt 130n angelegt wird, selektiv reduziert werden. Im Einzelnen wird durch die Gate-Elektrode 150 ein elektrisches Feld an den Kanalabschnitt 130n angelegt, und die an das zweite Gebiet des Kanalabschnitts 130n angelegte elektrische Feldwirkung kann aufgrund der elektrischen Beeinflussung durch die erste leitfähige Materialschicht 71 selektiv reduziert werden.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung kann eine effektive Gatespannung Veff in dem ersten Gebiet Ar1 des Kanalabschnitts 130n, der nahe der ersten leitfähigen Materialschicht 71 angeordnet ist, reduziert werden. Infolgedessen kann die effektive Gatespannung Veff, die an das erste Gebiet Ar1 des Kanalabschnitts 130n angelegt wird, kleiner sein als diejenige, die an das zweite Gebiet Ar2 des Kanalabschnitts 130n angelegt wird, das weit entfernt von der ersten leitfähigen Materialschicht 71 angeordnet ist.
  • Ebenso kann die effektive Gatespannung Veff im dritten Gebiet Ar3 des Kanalabschnitts 130n, der in der Nähe der ersten leitfähigen Materialschicht 71 angeordnet ist, reduziert werden. Infolgedessen kann die effektive Gatespannung Veff, die an das dritte Gebiet Ar3 des Kanalabschnitts 130n angelegt wird, kleiner sein als diejenige, die an das zweite Gebiet Ar2 angelegt wird, das weit entfernt von der ersten leitfähigen Materialschicht 71 angeordnet ist.
  • Wie oben beschrieben, kann ein s-Faktor des Dünnschichttransistors 100 erhöht werden, wenn die effektive Gatespannung im Kanalabschnitt 130n reduziert wird.
  • Nachfolgend wird der s-Faktor detailliert beschrieben.
  • In einer Drain-Source-Stromkurve für eine Gatespannung des Dünnschichttransistors 100 wird der s-Faktor (sub-threshold swing) mittels eines inversen Werts einer Steigung der Kurve „bei einer Periode von“, d. h. bei einer Schwellenspannung Vth, ermittelt. Beispielsweise kann der s-Faktor bei der Periode von/für die Schwellenspannung Vth des Dünnschichttransistors 100 als ein Index verwendet werden, der ein Änderungsniveau, d. h. eine Änderungsrate des Drain-Source-Stroms in Bezug auf die Gate-Spannung, anzeigt.
  • Wenn der s-Faktor groß wird, wird die Änderungsrate des Drain-Source-Stroms IDS für (in Bezug auf) die Gate-Spannung langsam.
  • Der s-Faktor kann z. B. durch ein Stromänderungsdiagramm beschrieben werden, das in 11 dargestellt ist. 11 ist ein Schwellenspannungsdiagramm für die Dünnschichttransistoren. Im Einzelnen zeigt 11 einen Drain-Source-Strom IDS für eine Gatespannung VGS. In der Periode der Schwellenspannung Vth, d. h. für Vth, des in 11 gezeigten Graphen, ist eine inverse Zahl oder ein Gradient einer Steigung (Kehrwert) im Graphen des Drain-Source-Stroms IDS für die Gatespannung VGS der s-Faktor. Wenn die Steigung des Graphen steil ist, ist der s-Faktor klein, und wenn die Steigung des Graphen sanft ist, ist der s-Faktor groß. Wenn der s-Faktor groß ist, ist die Änderungsrate des Drain-Source-Stroms IDS für die Gatespannung im Zeitraum der Schwellenspannung Vth langsam.
  • Wenn der s-Faktor groß wird, da die Änderungsrate des Drain-Source-Stroms IDS für die Gatespannung in der Periode der Schwellenspannung Vth langsam wird, ist es einfach, eine Größe des Drain-Source-Stroms IDS mittels Einstellens der Gatespannung VGS einzustellen.
  • In der stromgesteuerten Displayvorrichtung, zum Beispiel in einer organischen lichtemittierenden Displayvorrichtung, kann die Grauskala eines Pixels mittels Einstellens der Größe des Drain-Source-Stroms IDS des Treiber-Dünnschichttransistors gesteuert werden. Die Größe des Drain-Source-Stroms IDS des Treiber-Dünnschichttransistors wird von der Gate-Spannung bestimmt. Daher ist es in der organischen lichtemittierenden Displayvorrichtung, die mittels des Stroms gesteuert wird, einfach, die Grauskala eines Pixels einzustellen, wenn der s-Faktor des Treiber-Dünnschichttransistors TR groß wird.
  • Bezugnehmend auf 1B, da das erste Gebiet Ar1 und das dritte Gebiet Ar3 des Kanalabschnitts 130n so angeordnet sind, dass sie an die erste leitfähige Materialschicht 71 angrenzen, kann die erste leitfähige Materialschicht 71 das zweite Gebiet des Kanalabschnitts 130n elektrisch beeinflussen, wenn die gleiche Spannung wie die der Source-Elektrode 161 an die erste leitfähige Materialschicht 71 angelegt wird. Aufgrund des elektrischen Einflusses der ersten leitfähigen Materialschicht 71 kann die Wirkung des elektrischen Feldes, das durch die Gate-Elektrode 150 an das zweite Gebiet des Kanalabschnitts 130n angelegt wird, verringert werden. Infolgedessen kann der s-Faktor des Dünnschichttransistors 100, der die erste leitfähige Materialschicht 71 aufweist, erhöht werden.
  • Der Einfluss der ersten leitfähigen Materialschicht 71 auf den s-Faktor des Dünnschichttransistors 100 kann anhand der 9A, 9B, 10A und 10B beschrieben werden.
  • 9A und 9B sind schematische Ansichten, die eine effektive Gatespannung Veff eines Dünnschichttransistors zeigen. 9A und 9B sind schematische Ansichten, die eine effektive Gatespannung Veff eines Dünnschichttransistors (Vergleichsbeispiel 1) zeigen, der eine ähnliche Struktur wie in 1A bis 1D hat, aber nicht die erste leitfähige Materialschicht 71 aufweist.
  • 9A zeigt schematisch eine Kapazität Cap, die erzeugt werden kann, wenn eine Gate-Spannung VGS an den Dünnschichttransistor angelegt wird. Die Gate-Spannung VGS ist eine Spannung zwischen der Source-Elektrode 161 und der Gate-Elektrode 150. Gemäß einer Ausführungsform der vorliegenden Offenbarung kann die Gate-Spannung VGS als eine Spannung zwischen dem ersten Verbindungsabschnitt 131 und der Gate-Elektrode 150 bezeichnet werden.
  • 9A zeigt schematisch eine Beziehung zwischen der Schwellenspannung Vth und der Kapazität Cap in der Nähe der Schwellenspannung Vth, bevor der Dünnschichttransistor vollständig eingeschaltet ist.
  • Wie in 9A gezeigt, kann, wenn die Gatespannung VGS an den Dünnschichttransistor (Vergleichsbeispiel 1) angelegt wird, der nicht die erste leitfähige Materialschicht 71 aufweist, eine Kapazität CGI zwischen dem Kanalabschnitt 130n der aktiven Schicht 130 und der Gateelektrode 150 (Gate) gebildet werden, und eine Kapazität CCH kann auch zwischen dem Kanalabschnitt 130n und dem ersten Verbindungsabschnitt 131 (Source) gebildet werden.
  • Die Kapazität CCH, die zwischen dem Kanalabschnitt 130n und dem ersten Verbindungsabschnitt 131 (Source) gebildet wird, kann als eine Kapazität bezeichnet werden, die durch eine Spannungsdifferenz zwischen der Drain-Elektrode 162, die ein Hochspannungsanschluss ist, und der Source-Elektrode 161, die ein Niederspannungsanschluss ist, in dem Kanalabschnitt 130n gebildet wird, der aus einer Oxidhalbleiterschicht mit N-Typ-Halbleitereigenschaften gebildet ist.
  • Die Beziehung zwischen der Kapazität Cap und der Spannung aus 9A kann wie in 9B dargestellt werden. Bezug nehmend auf 9B werden aufgrund der Kapazität CCH zwischen dem Kanalabschnitt 130n und dem zweiten Verbindungsabschnitt 132 (Source) nicht alle Gate-Spannungen VGS effektiv an den Kanalabschnitt 130n angelegt. Infolgedessen kann es zu Spannungsverlusten kommen.
  • Bezug nehmend auf 9B wird ein Teil der Gatespannungen VGS, der während des Ansteuerns des Dünnschichttransistors effektiv an den Kanalabschnitt 130n angelegt wird, als effektive Gatespannung Veff bezeichnet, wobei die effektive Gatespannung Veff durch die folgende Gleichung 1 erhalten werden kann. V eff = [ C GI / ( C GI + C CH ) ] × V GS
    Figure DE102022128609A1_0001
  • 10A und 10B sind schematische Ansichten, die die effektive Gatespannung Veff des Dünnschichttransistors 100 gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulichen.
  • 10A zeigt schematisch eine Kapazität Cap, die erzeugt werden kann, wenn eine Gatespannung VGS an den Dünnschichttransistor 100 gemäß einer Ausführungsform der vorliegenden Offenbarung angelegt wird. 10A zeigt schematisch eine Beziehung zwischen der Schwellenspannung Vth und der Kapazität Cap in der Nähe der Schwellenspannung Vth, bevor der Dünnschichttransistor vollständig eingeschaltet wird.
  • Wie in 10A gezeigt, kann, wenn die Gate-Spannung VGS an den Dünnschichttransistor 100 angelegt wird, eine Kapazität CGI zwischen dem Kanalabschnitt 130n der aktiven Schicht 130 und der Gate-Elektrode 150 gebildet werden, eine Kapazität CCH kann zwischen dem Kanalabschnitt 130n und dem ersten Verbindungsabschnitt 131 (Source) gebildet werden, und eine Kapazität CBUF kann zusätzlich zwischen dem Kanalabschnitt 130n und der ersten leitfähigen Materialschicht 71 gebildet werden.
  • Unter Bezugnahme auf 1A und 1B kann die Kapazität CBUF zwischen dem Kanalabschnitt 130n und der ersten leitfähigen Materialschicht 71 eine Summe einer ersten Kapazität Cap11 zwischen dem ersten Gebiet Ar1 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 71, einer zweiten Kapazität Cap12 zwischen dem zweiten Gebiet Ar2 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 71 und einer dritten Kapazität Cap13 zwischen dem dritten Gebiet Ar3 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 71 sein. Im Einzelnen kann die Kapazität CBUF zwischen dem Kanalabschnitt 130n und der ersten leitfähigen Materialschicht 71 mittels der folgenden Gleichung 2 berechnet werden. C BUF = Cap 11 + Cap1 2 + Cap 13
    Figure DE102022128609A1_0002
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung können, da ein Abstand zwischen dem ersten Gebiet Ar1 des Kanalabschnitts 130n und der ersten Schicht aus leitfähigem Material 71 und ein Abstand zwischen dem dritten Gebiet Ar3 und der ersten Schicht aus leitfähigem Material 71 kürzer ist als ein Abstand zwischen dem zweiten Gebiet Ar2 des Kanalabschnitts 130n und der ersten Schicht aus leitfähigem Material 71, die folgenden Beziehungsgleichungen 3 und 4 zwischen der ersten Kapazität Cap11, der zweiten Kapazität Cap12 und der dritten Kapazität Cap13 aufgestellt werden. Cap 11 > Cap 12
    Figure DE102022128609A1_0003
     Cap 13 > Cap 12
    Figure DE102022128609A1_0004
  • Die Beziehung zwischen der Kapazität Cap und der Spannung gemäß 10A kann wie in 10B gezeigt dargestellt werden. Bezug nehmend auf 10B werden aufgrund der Kapazität CCH zwischen dem Kanalabschnitt 130n und dem ersten Verbindungsabschnitt 131 (Source) und der Kapazität CBUF zwischen dem Kanalabschnitt 130n und der ersten leitfähigen Materialschicht 71 nicht alle Gate-Spannungen VGS effektiv an den Kanalabschnitt 130n angelegt, und es kann zu Spannungsverlusten kommen.
  • Da die erste leitfähige Materialschicht 71, die Source-Elektrode 161 und der erste Verbindungsabschnitt 131 elektrisch miteinander verbunden sind, wird zusätzlich die Kapazität CBUF zwischen dem Kanalabschnitt 130n und der ersten leitfähigen Materialschicht 71 erzeugt, wodurch die geringere Kapazität CCH + CBUF, die einen Spannungsverlust verursacht, erhöht wird.
  • Wenn eine effektiv an den Kanalabschnitt 130n angelegte Spannung der Gatespannung VGS in 10B als effektive Gatespannung Veff bezeichnet wird, kann die effektive Gatespannung Veff durch die folgende Gleichung 5 erhalten werden. V eff = [ C GI / ( C GI + C CH + C BUF ) ] × V GS
    Figure DE102022128609A1_0005
  • Unter Bezugnahme auf Gleichung 5 kann die effektive Gatespannung Veff relativ reduziert werden, so dass sie größer ist als in Gleichung 1, da der Nenner der Gleichung 5 aufgrund der Kapazität CBUF zwischen dem Kanalabschnitt 130n und der ersten leitfähigen Materialschicht 71 erhöht ist. Wenn die Gatespannung VGS angelegt wird, wird daher eine zunehmende Geschwindigkeit (d. h. zunehmende Rate oder zunehmende Steigung relativ zur Änderung der Gatespannung) des Drain-Source-Stroms IDS im Dünnschichttransistor 100 gemäß einer Ausführungsform der vorliegenden Offenbarung verringert, und als Folge davon wird der s-Faktor erhöht.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung ist die Kapazität Cap11 zwischen dem ersten Gebiet Ar1 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 71 größer als die Kapazität Cap12 zwischen dem zweiten Gebiet Ar2 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 71. Auch die Kapazität Cap13 zwischen dem dritten Gebiet Ar3 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 71 ist größer als die Kapazität Cap12 zwischen dem zweiten Gebiet Ar2 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 71. Infolgedessen kann die effektive Gatespannung Veff in dem ersten Gebiet Ar1 und dem dritten Gebiet Ar3 des Kanalabschnitts 130n, die in der Nähe der ersten leitfähigen Materialschicht 71 angeordnet sind, deutlich reduziert werden.
  • Daher ist gemäß einer Ausführungsform der vorliegenden Offenbarung eine Größe der effektiven Gatespannung Veff, die an das erste Gebiet Ar1 angelegt wird, kleiner als die der effektiven Gatespannung Veff, die an das zweite Gebiet Ar2 angelegt wird. Darüber hinaus ist der Betrag der effektiven Gatespannung Veff, die an das dritte Gebiet Ar3 angelegt wird, kleiner als der Betrag der effektiven Gatespannung Veff, die an das zweite Gebiet Ar2 angelegt wird.
  • Da die effektive Gatespannung Veff im ersten Gebiet Ar1 und im dritten Gebiet Ar3 relativ klein ist, ist die Anstiegsgeschwindigkeit des Stroms IDS im Zeitraum der Schwellenspannung Vth verzögert/klein, bevor der Dünnschichttransistor 100 vollständig eingeschaltet ist, wodurch der s-Faktor erhöht wird. Wie oben beschrieben, kann gemäß einer Ausführungsform der vorliegenden Offenbarung der s-Faktor des Dünnschichttransistors 100 erhöht werden, ohne dass der Abstand zwischen dem Kanalabschnitt 130n und der Gate-Elektrode 150 vergrößert wird.
  • In dem Zustand, in dem der Dünnschichttransistor 100 eingeschaltet ist, können die Kapazität CCH zwischen dem Kanalabschnitt 130n und dem ersten Verbindungsabschnitt 131 (Source) und die Kapazität CBUF zwischen dem Kanalabschnitt 130n und der ersten leitfähigen Materialschicht 71 vernachlässigt werden, und der Strom IDS fließt zwischen der Drainelektrode 162 und der Sourceelektrode 161 durch die Kapazität CGI zwischen dem Kanalabschnitt 130n und der Gateelektrode 150. Gemäß einer Ausführungsform der vorliegenden Offenbarung wird ein EIN-Strom des Dünnschichttransistors 100 in einem Zustand, in dem der Dünnschichttransistor 100 eingeschaltet ist, nicht verringert, da der Abstand zwischen dem Kanalabschnitt 130n und der Gateelektrode 150 nicht vergrößert wird. Im EIN-Zustand des Dünnschichttransistors 100 wird insbesondere das zweite Gebiet Ar2 des Kanalabschnitts 130n zu einem Hauptstrombereich, so dass der EIN-Strom des Dünnschichttransistors 100 verbessert werden kann.
  • Bei einem Verfahren zum Vergrößern des Abstands zwischen einer Gate-Elektrode und einem Kanalabschnitt zum Erhöhen des s-Faktors tritt ein Problem auf, dass der s-Faktor zwar erhöht, der EIN-Strom des Dünnschichttransistors jedoch verringert wird.
  • Andererseits kann gemäß einer Ausführungsform der vorliegenden Offenbarung der s-Faktor des Dünnschichttransistors 100 erhöht werden, und der Dünnschichttransistor 100 kann ausgezeichnete/hohe EIN-Stromeigenschaften aufweisen. Da der Dünnschichttransistor 100 gemäß einer Ausführungsform der vorliegenden Offenbarung einen großen s-Faktor aufweist, kann der Dünnschichttransistor 100 als Treibertransistor der Displayvorrichtung verwendet werden.
  • 1E und 1F sind Querschnittsansichten, die einen Dünnschichttransistor gemäß weiteren Ausführungsformen der vorliegenden Offenbarung zeigen.
  • Im Dünnschichttransistor aus 1E hat die aktive Schicht 130 im Vergleich zum Dünnschichttransistor 100 der 1A bis 1D eine mehrschichtige Struktur.
  • Wie in 1E dargestellt, weist die aktive Schicht 130 eine erste Oxidhalbleiterschicht 130a auf dem Substrat 110 und eine zweite Oxidhalbleiterschicht 130b auf der ersten Oxidhalbleiterschicht 130a auf. Die erste Oxidhalbleiterschicht 130a und die zweite Oxidhalbleiterschicht 130b können das gleiche Halbleitermaterial aufweisen oder ihre jeweiligen Halbleitermaterialien, die sich voneinander unterscheiden, aufweisen.
  • Die erste Oxidhalbleiterschicht 130a trägt die zweite Oxidhalbleiterschicht 130b. Daher wird die erste Oxidhalbleiterschicht 130a als „Trägerschicht“ bezeichnet. Der Kanalabschnitt 130n kann in der zweiten Oxidhalbleiterschicht 130b ausgebildet sein. Daher wird die zweite Oxidhalbleiterschicht 130b als „Kanalschicht“ bezeichnet, aber eine Ausführungsform der vorliegenden Offenbarung ist darauf nicht beschränkt, und der Kanalabschnitt 130n kann in der ersten Oxidhalbleiterschicht 130a ausgebildet sein.
  • Eine Struktur, bei der die aktive Schicht 130 eine erste Oxidhalbleiterschicht 130a und eine zweite Oxidhalbleiterschicht 130b aufweist, wird als Zweischichtstruktur bezeichnet.
  • In dem Dünnschichttransistor aus 1F weist die aktive Schicht im Vergleich zu dem Dünnschichttransistor aus 1E außerdem eine dritte Oxidhalbleiterschicht 130c auf der zweiten Oxidhalbleiterschicht 130b auf.
  • Bezugnehmend auf 1F weist die aktive Schicht 130 eine erste Oxidhalbleiterschicht 130a, eine zweite Oxidhalbleiterschicht 130b und eine dritte Oxidhalbleiterschicht 130c auf, aber eine weitere Ausführungsform der vorliegenden Offenbarung ist darauf nicht beschränkt, und die aktive Schicht 130 kann darüber hinaus eine weitere Halbleiterschicht aufweisen.
  • 2A ist eine Draufsicht, die einen Dünnschichttransistor 200 gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt, und 2B, 2C und 2D sind Querschnittsansichten, die einen Dünnschichttransistor 200 gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung zeigen. Im Einzelnen ist 2B eine Querschnittsansicht entlang der Linie 2I-2I' aus 2A, 2C ist eine Querschnittsansicht entlang der Linie 2II-2II' aus 2A, und 2D ist eine Querschnittsansicht entlang der Linie 2III-2III' aus 2A.
  • Der Dünnschichttransistor 200 aus 2A weist im Vergleich zum Dünnschichttransistor 100 aus 1A einen ersten Abstandshalter 21 und einen zweiten Abstandshalter 22 auf. Nachfolgend wird auf die Beschreibung der bereits beschriebenen Elemente verzichtet, um Redundanz zu vermeiden.
  • Wie in 2A und 2B dargestellt, sind der erste Abstandshalter 21 und der zweite Abstandshalter 22 auf der ersten leitfähigen Materialschicht 71 angeordnet. Der erste Abstandshalter 21 und der zweite Abstandshalter 22 sind zwischen der ersten leitfähigen Materialschicht 71 und dem Kanalabschnitt 130n angeordnet, um die erste leitfähige Materialschicht 71 und den Kanalabschnitt 130n voneinander zu beabstanden.
  • Bezug nehmend auf 2A weist der Kanalabschnitt 130n ein erstes Gebiet Ar1, ein zweites Gebiet Ar2 und ein viertes Gebiet Ar4 auf. In dem Dünnschichttransistor 200 gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung weist der Kanalabschnitt 130n ein viertes Gebiet Ar4 auf, das von dem zweiten Gebiet Ar2 beabstandet ist, wobei das erste Gebiet Ar1 dazwischen angeordnet ist. Eine effektive Gatespannung, die an das vierte Gebiet Ar4 angelegt wird, ist so konfiguriert, dass sie größer ist als die an das erste Gebiet Ar1 angelegte.
  • Der erste Abstandshalter 21 überlappt das zweite Gebiet Ar2, ohne das erste Gebiet Ar1 zu überlappen. Der vierte Gebiet Ar4 des Kanalabschnitts 130n überlappt den zweiten Abstandshalter 22. In diesem Fall ist das erste Gebiet Ar1 zwischen dem zweiten Gebiet Ar2 und dem vierten Gebiet Ar4 angeordnet.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung sind der erste Abstandshalter 21 und der zweite Abstandshalter 22 voneinander beabstandet, und das erste Gebiet Ar1 überlappt einen Zwischenraum zwischen dem ersten Abstandshalter 21 und dem zweiten Abstandshalter 22.
  • Bezugnehmend auf 2B wird eine erste Kapazität Cap21 zwischen dem ersten Gebiet Ar1 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 71 gebildet, eine zweite Kapazität Cap22 wird zwischen dem zweiten Gebiet Ar2 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 71 gebildet, und eine vierte Kapazität Cap24 wird zwischen dem vierten Gebiet Ar4 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 71 gebildet.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung ist die vierte Kapazität Cap24 kleiner als die erste Kapazität Cap21, da ein Abstand zwischen dem vierten Gebiet Ar4 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 71 größer ist als ein Abstand zwischen dem ersten Gebiet Ar1 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 71. Daher ist eine effektive Gatespannung Veff im vierten Gebiet Ar4 des Kanalabschnitts 130n weniger reduziert als die im ersten Gebiet Ar1. Infolgedessen ist die effektive Gatespannung Veff, die an das vierte Gebiet Ar4 angelegt wird, größer als die an das erste Gebiet Ar1 angelegte.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung wird, wenn die Gatespannung VGS an den Kanalabschnitt 130n angelegt wird, die Anstiegsgeschwindigkeit des Drain-Source-Stroms IDS in dem Dünnschichttransistor 200 durch die erste Kapazität Cap21, die zweite Kapazität Cap22 und die vierte Kapazität Cap24 verringert, und der s-Faktor wird erhöht. Insbesondere kann der s-Faktor des Dünnschichttransistors 200 durch die erste Kapazität Cap21 deutlich erhöht werden.
  • Außerdem ist möglicherweise gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung der EIN-Strom des Dünnschichttransistors 200 in dem Zustand, in dem der Dünnschichttransistor 200 eingeschaltet ist, nicht verringert, da der Abstand zwischen dem Kanalabschnitt 130n und der Gate-Elektrode 150 nicht vergrößert zu werden braucht, um den s-Faktor zu erhöhen. Infolgedessen kann der Dünnschichttransistor 200 hervorragende EIN-Strom-Eigenschaften aufweisen. Im EIN-Zustand des Dünnschichttransistors 200 werden insbesondere das zweite Gebiet Ar2 und das vierte Gebiet Ar4 des Kanalabschnitts 130n zu Hauptstrombereichen, so dass der EIN-Strom des Dünnschichttransistors 200 verbessert werden kann.
  • 3A ist eine Draufsicht, die einen Dünnschichttransistor 300 gemäß noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt, und 3B, 3C und 3D sind Querschnittsansichten, die einen Dünnschichttransistor 300 gemäß noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigen. Im Einzelnen ist 3B eine Querschnittsansicht entlang der Linie 3I-3I' aus 3A, 3C ist eine Querschnittsansicht entlang der Linie 3II-3II' aus 3A, und 3D ist eine Querschnittsansicht entlang der Linie 3III-3III' aus 3A.
  • Der Dünnschichttransistor 300 aus 3A weist im Vergleich zum Dünnschichttransistor 100 aus 1A eine erste leitfähige Materialschicht 81 und eine zweite leitfähige Materialschicht 82 auf.
  • Wie in 3A und 3B dargestellt, sind die erste leitfähige Materialschicht 81 und die zweite leitfähige Materialschicht 82 auf dem Substrat 110 angeordnet und überlappen den Kanalabschnitt 130n. Wie in 3B dargestellt, ist der Kanalabschnitt 130n zwischen der ersten leitfähigen Materialschicht 81 und der zweiten leitfähigen Materialschicht 82 und der Gate-Elektrode 150 angeordnet.
  • Die erste leitfähige Materialschicht 81 und die zweite leitfähige Materialschicht 82 sind jeweils mit dem ersten Verbindungsabschnitt 131 verbunden.
  • Wie in den 3A und 3C dargestellt, sind sowohl die erste Schicht aus leitfähigem Material 81 als auch die zweite Schicht aus leitfähigem Material 82 mit einem Pad-Abschnitt 85 verbunden. Der Pad-Abschnitt 85 kann einstückig mit der ersten leitfähigen Materialschicht 81 und der zweiten leitfähigen Materialschicht 82 ausgebildet sein. Wie in den 3C und 3D dargestellt, ist der Pad-Abschnitt 85 mit der Source-Elektrode 161 durch das Kontaktloch CH1 verbunden, und die Source-Elektrode 161 ist mit dem ersten Verbindungsabschnitt 131 durch das Kontaktloch CH2 verbunden. Dementsprechend können sowohl die erste Schicht aus leitfähigem Material 81 als auch die zweite Schicht aus leitfähigem Material 82 über den Pad-Abschnitt 85 und die Sourceelektrode 161 mit dem ersten Verbindungsabschnitt 131 verbunden sein.
  • Wie in den 3A und 3B dargestellt, ist ein erster Abstandshalter 11 zwischen der ersten leitfähigen Materialschicht 81 und der zweiten leitfähigen Materialschicht 82 angeordnet. Der erste Abstandshalter 11 überlappt den Kanalabschnitt 130n, und der Kanalabschnitt 130n ist zwischen dem ersten Abstandshalter 11 und der Gate-Elektrode 150 angeordnet.
  • Gemäß noch einer weiteren Ausführungsform der vorliegenden Offenbarung können die erste Schicht aus leitfähigem Material 81, die zweite Schicht aus leitfähigem Material 82 und der erste Abstandshalter 11 auf derselben Schicht angeordnet sein (siehe 3B).
  • Wie in 3A dargestellt, weist der Kanalabschnitt 130n ein erstes Gebiet Ar1, ein zweites Gebiet Ar2 und einen dritten Gebiet Ar3 auf. Das erste Gebiet Ar1 überlappt die erste leitfähige Materialschicht 81, das zweite Gebiet Ar2 überlappt den ersten Abstandshalter 11, und das dritte Gebiet Ar3 überlappt die zweite leitfähige Materialschicht 82.
  • Die erste leitfähige Materialschicht 81 überlappt das erste Gebiet Ar1 und überlappt nicht das zweite Gebiet Ar2. Der erste Abstandshalter 11 überlappt nicht das erste Gebiet Ar1 und überlappt das zweite Gebiet Ar2.
  • Die zweite Schicht aus leitfähigem Material 82 überlappt das dritte Gebiet Ar3, nicht aber den ersten Abstandshalter 11.
  • Bezug nehmend auf 3B wird eine erste Kapazität Cap 31 zwischen dem ersten Gebiet Ar1 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 81 gebildet, und eine dritte Kapazität Cap33 wird zwischen dem dritten Gebiet Ar3 des Kanalabschnitts 130n und der zweiten leitfähigen Materialschicht 82 gebildet.
  • Gemäß noch einer weiteren Ausführungsform der vorliegenden Offenbarung wird zwischen dem zweiten Gebiet Ar2 des Kanalabschnitts 130n und dem Substrat 110 unterhalb des zweiten Gebiets Ar2 im Wesentlichen keine Kapazität Cap gebildet. Daher ist die effektive Gatespannung Veff in dem zweiten Gebiet Ar2 des Kanalabschnitts 130n weniger reduziert als die effektive Gatespannung Veff in dem ersten Gebiet Ar1 und dem dritten Gebiet Ar3. Infolgedessen ist die an das dritte Gebiet Ar3 angelegte effektive Gatespannung Veff kleiner als die an das zweite Gebiet Ar2 angelegte effektive Gatespannung Veff.
  • Gemäß noch einer weiteren Ausführungsform der vorliegenden Offenbarung wird, wenn die Gatespannung VGS an den Kanalabschnitt 130n angelegt wird, die Anstiegsgeschwindigkeit des Drain-Source-Stroms IDS im Dünnschichttransistor 300 durch die erste Kapazität Cap31 und die dritte Kapazität Cap33 verringert, und der s-Faktor wird erhöht.
  • Darüber hinaus braucht gemäß noch einer weiteren Ausführungsform der vorliegenden Offenbarung der EIN-Strom des Dünnschichttransistors 300 in dem Zustand, in dem der Dünnschichttransistor 300 eingeschaltet ist, nicht reduziert werden, da der Abstand zwischen dem Kanalabschnitt 130n und der Gate-Elektrode 150 nicht erhöht werden muss, um den s-Faktor zu erhöhen. Infolgedessen kann der Dünnschichttransistor 300 hervorragende EIN-Strom-Eigenschaften aufweisen. Im EIN-Zustand des Dünnschichttransistors 300 wird insbesondere das zweite Gebiet Ar2 des Kanalabschnitts 130n zu einem Hauptstrombereich, so dass der EIN-Strom des Dünnschichttransistors 300 verbessert werden kann.
  • 4A ist eine Draufsicht, die einen Dünnschichttransistor 400 gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt, und 4B, 4C und 4D sind Querschnittsansichten, die einen Dünnschichttransistor 400 gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigen. Im Einzelnen ist 4B eine Querschnittsansicht entlang der Linie 4I-4I' aus 4A, 4C ist eine Querschnittsansicht entlang der Linie 4II-4II' aus 4A und 4D ist eine Querschnittsansicht entlang der Linie 4III-4III' aus 4A.
  • Der Dünnschichttransistor 400 aus 4A weist im Vergleich zum Dünnschichttransistor 200 aus 2A eine erste leitfähige Materialschicht 91 zwischen dem ersten Abstandshalter 21 und dem zweiten Abstandshalter 22 auf.
  • Im Einzelnen weist der Dünnschichttransistor 400 aus 4A eine erste leitfähige Materialschicht 91, die den Kanalabschnitt 130n überlappt, einen ersten Abstandshalter 21 und einen zweiten Abstandshalter 22 auf. Der Kanalabschnitt 130n ist zwischen der ersten leitfähigen Materialschicht 91, dem ersten Abstandshalter 21, dem zweiten Abstandshalter 22 und der Gate-Elektrode 150 angeordnet.
  • Die erste leitfähige Materialschicht 91 ist mit dem ersten Verbindungsabschnitt 131 verbunden.
  • Wie in den 4A und 4C dargestellt, ist die erste Schicht aus leitfähigem Material 91 mit einem Pad-Abschnitt 95 verbunden. Der Pad-Abschnitt 95 kann einstückig mit der ersten leitfähigen Materialschicht 91 ausgebildet sein. Wie in den 4C und 4D dargestellt, ist der Pad-Abschnitt 95 mit der Source-Elektrode 161 durch das Kontaktloch CH1 verbunden, und die Source-Elektrode 161 ist mit dem ersten Verbindungsabschnitt 131 durch das Kontaktloch CH2 verbunden. Infolgedessen kann die erste leitfähige Materialschicht 91 mit dem ersten Verbindungsabschnitt 131 durch den Pad-Abschnitt 95 und die Sourceelektrode 161 verbunden sein.
  • Wie in 4B dargestellt, ist die erste Schicht aus leitfähigem Material 91 zwischen dem ersten Abstandshalter 21 und dem zweiten Abstandshalter 22 angeordnet. Gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung können die erste leitfähige Materialschicht 91, der erste Abstandshalter 21 und der zweite Abstandshalter 22 auf derselben Schicht angeordnet sein (siehe 4B).
  • Wie in 4A dargestellt, weist der Kanalabschnitt 130n ein erstes Gebiet Ar1, ein zweites Gebiet Ar2 und ein viertes Gebiet Ar4 auf. Das erste Gebiet Ar1 überlappt die erste leitfähige Materialschicht 91, das zweite Gebiet Ar2 überlappt den ersten Abstandshalter 21, und der vierte Gebiet Ar4 überlappt den zweiten Abstandshalter 22.
  • Die erste leitfähige Materialschicht 91 überlappt das erste Gebiet Ar1. Das erste Gebiet Ar1 ist zwischen dem zweiten Gebiet Ar2 und dem vierten Gebiet Ar4 angeordnet. Der vierte Gebiet Ar4 kann sich von mindestens dem ersten Verbindungsabschnitt 131 bis zum zweiten Verbindungsabschnitt 132 erstrecken.
  • Der erste Abstandshalter 21 überlappt das zweite Gebiet Ar2, ohne das erste Gebiet Ar1 zu überlappen. Der zweite Abstandshalter 22 überlappt das vierte Gebiet Ar4, ohne das erste Gebiet Ar1 zu überlappen.
  • Bezugnehmend auf die 4A und 4B wird eine erste Kapazität Cap41 zwischen dem ersten Gebiet Ar1 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 91 gebildet. Zwischen dem zweiten Gebiet Ar2 des Kanalabschnitts 130n und dem Substrat 110 unterhalb des zweiten Gebiets Ar2 ist jedoch im Wesentlichen keine Kapazität Cap ausgebildet. Die Kapazität Cap wird auch nicht zwischen dem vierten Gebiet Ar4 des Kanalabschnitts 130n und dem Substrat 110 unterhalb des vierten Gebiets Ar4 gebildet. Daher ist die effektive Gatespannung Veff in dem zweiten Gebiet Ar2 und dem vierten Gebiet Ar4 des Kanalabschnitts 130n weniger reduziert als die effektive Gatespannung Veff in dem ersten Gebiet Ar1. Infolgedessen ist die effektive Gatespannung Veff , die jeweils an das zweite Gebiet Ar2 und das vierte Gebiet Ar4 des Kanalabschnitts 130n angelegt wird, größer als die effektive Gatespannung Veff, die an das erste Gebiet Ar1 angelegt wird.
  • Gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung wird, wenn die Gate-Spannung VGS an den Kanalabschnitt 130n angelegt wird, die Anstiegsgeschwindigkeit des Drain-Source-Stroms IDS im Dünnschichttransistor 400 durch die erste Kapazität Cap41 verringert und der s-Faktor erhöht.
  • Gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung ist der EIN-Strom des Dünnschichttransistors 400 in dem Zustand, in dem der Dünnschichttransistor 400 eingeschaltet ist, möglicherweise nicht verringert, da der Abstand zwischen dem Kanalabschnitt 130n und der Gate-Elektrode 150 nicht vergrößert zu werden braucht, um den s-Faktor zu erhöhen. Infolgedessen kann der Dünnschichttransistor 400 verbesserte/ausgezeichnete EIN-Strom-Eigenschaften aufweisen. Im EIN-Zustand des Dünnschichttransistors 400 werden insbesondere das zweite Gebiet Ar2 und das vierte Gebiet Ar4 des Kanalabschnitts 130n zu Hauptstrombereichen, so dass der EIN-Strom des Dünnschichttransistors 400 verbessert werden kann.
  • 5A ist eine Draufsicht, die einen Dünnschichttransistor gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt, und 5B, 5C und 5D sind Querschnittsansichten, die einen Dünnschichttransistor gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigen. Im Einzelnen ist 5B eine Querschnittsansicht entlang der Linie 5I-5I' aus 5A, 5C ist eine Querschnittsansicht entlang der Linie 5II-5II' aus 5A, und 5D ist eine Querschnittsansicht entlang der Linie 5III-5III' aus 5A.
  • Der Dünnschichttransistor 500 aus 5A weist im Vergleich zum Dünnschichttransistor 300 aus 3A keinen ersten Abstandshalter 11 auf.
  • Wie in 5A und 5B dargestellt, sind die erste leitfähige Materialschicht 81 und die zweite leitfähige Materialschicht 82 auf dem Substrat 110 angeordnet und überlappen den Kanalabschnitt 130n. Wie in 5B dargestellt, ist der Kanalabschnitt 130n zwischen der ersten leitfähigen Materialschicht 81 und der zweiten leitfähigen Materialschicht 82 und der Gate-Elektrode 150 angeordnet.
  • Die erste leitfähige Materialschicht 81 und die zweite leitfähige Materialschicht 82 sind jeweils mit dem ersten Verbindungsabschnitt 131 verbunden.
  • Unter Bezugnahme auf die 5A und 5C können sowohl die erste Schicht aus leitfähigem Material 81 als auch die zweite Schicht aus leitfähigem Material 82 mit dem Pad-Abschnitt 85 verbunden sein und über den Pad-Abschnitt 85 und die Sourceelektrode 161 mit dem ersten Verbindungsabschnitt 131 verbunden sein.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung können die erste Schicht aus leitfähigem Material 81 und die zweite Schicht aus leitfähigem Material 82 auf derselben Schicht angeordnet sein (siehe 5B), aber ferner noch eine weitere Ausführungsform der vorliegenden Offenbarung ist darauf nicht beschränkt. Die erste Schicht aus leitfähigem Material 81 und die zweite Schicht aus leitfähigem Material 82 können in ihren jeweiligen voneinander verschiedenen Schichten angeordnet sein.
  • Wie in 5A dargestellt, weist der Kanalabschnitt 130n ein erstes Gebiet Ar1, ein zweites Gebiet Ar2 und einen dritten Gebiet Ar3 auf. Das erste Gebiet Ar1 überlappt die erste leitfähige Materialschicht 81, und das dritte Gebiet Ar3 überlappt die zweite leitfähige Materialschicht 82. Gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung sind die erste leitfähige Materialschicht 81 und die zweite leitfähige Materialschicht 82 in einer Ebene voneinander beabstandet, und das zweite Gebiet Ar2 des Kanalabschnitts 130n überlappt den Zwischenraum zwischen der ersten leitfähigen Materialschicht 81 und der zweiten leitfähigen Materialschicht 82.
  • Die erste Schicht aus leitfähigem Material 81 überlappt das erste Gebiet Ar1 und überlappt nicht das zweite Gebiet Ar2. Die zweite Schicht aus leitfähigem Material 82 überlappt das dritte Gebiet Ar3 und überlappt nicht das zweite Gebiet Ar2.
  • Bezug nehmend auf 5B wird eine erste Kapazität Cap51 zwischen dem ersten Gebiet Ar1 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 81 gebildet, und eine dritte Kapazität Cap53 wird zwischen dem dritten Gebiet Ar3 des Kanalabschnitts 130n und der zweiten leitfähigen Materialschicht 82 gebildet.
  • Gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung wird zwischen dem zweiten Gebiet Ar2 des Kanalabschnitts 130n und dem Substrat 110 unterhalb des zweiten Gebiets Ar2 im Wesentlichen keine Kapazität Cap gebildet. Daher ist die effektive Gatespannung Veff in dem zweiten Gebiet Ar2 des Kanalabschnitts 130n weniger reduziert als die effektive Gatespannung Veff in dem ersten Gebiet Ar1 und dem dritten Gebiet Ar3. Infolgedessen ist die effektive Gatespannung Veff, die an das dritte Gebiet Ar3 angelegt wird, kleiner als diejenige, die an das zweite Gebiet Ar2 angelegt wird.
  • Gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung wird, wenn die Gatespannung VGS an den Kanalabschnitt 130n angelegt wird, die Anstiegsgeschwindigkeit des Drain-Source-Stroms IDS im Dünnschichttransistor 500 durch die erste Kapazität Cap51 und die dritte Kapazität Cap53 verringert, und der s-Faktor wird erhöht.
  • Darüber hinaus kann gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung der EIN-Strom des Dünnschichttransistors 500 in dem Zustand, in dem der Dünnschichttransistor 500 eingeschaltet ist, nicht reduziert werden, da der Abstand zwischen dem Kanalabschnitt 130n und der Gate-Elektrode 150 nicht erhöht werden muss, um den s-Faktor zu erhöhen. Infolgedessen kann der Dünnschichttransistor 500 verbesserte/ausgezeichnete EIN-Strom-Eigenschaften aufweisen.
  • 6A ist eine Draufsicht, die einen Dünnschichttransistor 600 gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt, und 6B, 6C und 6D sind Querschnittsansichten, die einen Dünnschichttransistor 600 gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigen. Im Einzelnen ist 6B eine Querschnittsansicht entlang der Linie 6I-6I' aus 6A, 6C ist eine Querschnittsansicht entlang der Linie 6II-6II' aus 6A und 6D ist eine Querschnittsansicht entlang der Linie 6III-6III' aus 6A.
  • Der Dünnschichttransistor 600 aus 6A weist im Vergleich zum Dünnschichttransistor 500 aus 5A außerdem ein leitfähiges Muster 111 auf.
  • Wie in den 6B bis 6D zu sehen ist, ist das leitfähige Muster 111 auf dem Substrat 110 angeordnet.
  • Das leitfähige Muster 111 ist elektrisch leitfähig. Das leitfähige Muster 111 kann mindestens eines der folgenden Metalle aufweisen: ein Metall auf Aluminiumbasis wie beispielsweise Aluminium (Al) oder eine Aluminiumlegierung, ein Metall auf Silberbasis wie beispielsweise Silber (Ag) oder eine Silberlegierung, ein Metall auf Kupferbasis wie beispielsweise Kupfer (Cu) oder eine Kupferlegierung, ein Metall auf Molybdänbasis wie beispielsweise Molybdän (Mo) oder eine Molybdänlegierung, Chrom (Cr), Tantal (Ta), Neodym (Nd), Titan (Ti) oder Eisen (Fe). Das leitfähige Muster 111 kann eine mehrschichtige Struktur aufweisen, die mindestens zwei leitfähige Schichten mit jeweils unterschiedlichen physikalischen Eigenschaften aufweist.
  • Das leitfähige Muster 111 kann lichtabschirmende Eigenschaften haben. Daher kann das leitfähige Muster 111 als lichtabschirmende Schicht dienen. Das leitfähige Muster 111 kann von außen einfallendes Licht abschirmen, um den Kanalabschnitt 130n zu schützen. Das leitfähige Muster 111 kann als Lichtabschirmende Schicht bezeichnet werden.
  • Eine erste Pufferschicht 121 ist auf dem leitfähigen Muster 111 angeordnet, die erste leitfähige Materialschicht 81 und die zweite leitfähige Materialschicht 82 sind auf der ersten Pufferschicht 121 angeordnet, und eine zweite Pufferschicht 122 ist auf der ersten leitfähigen Materialschicht 81 und der zweiten leitfähigen Materialschicht 82 angeordnet. Sowohl die erste Pufferschicht 121 als auch die zweite Pufferschicht 122 können als Pufferschicht 120 bezeichnet werden. Sowohl die erste Pufferschicht 121 als auch die zweite Pufferschicht 122 sind aus einem isolierenden Material hergestellt. Die erste Pufferschicht 121 und die zweite Pufferschicht 122 können die gleiche oder eine unterschiedliche Zusammensetzung aufweisen.
  • Auf der zweiten Pufferschicht 122 befindet sich eine aktive Schicht 130.
  • Wie in den 6A bis 6D gezeigt, ist das leitfähige Muster 111 von der aktiven Schicht 130 beabstandet, wobei die erste leitfähige Materialschicht 81 und die zweite leitfähige Materialschicht 82 dazwischen liegen. Das leitfähige Muster 111 überlappt den Kanalabschnitt 130n.
  • Gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung ist das leitfähige Muster 111 mit dem ersten Verbindungsabschnitt 131 verbunden.
  • Unter Bezugnahme auf die 6A und 6D ist das leitfähige Muster 111 durch ein Kontaktloch CH4 mit der Sourceelektrode 161 verbunden. Da die Sourceelektrode 161 über das Kontaktloch CH2 mit dem ersten Verbindungsabschnitt 131 verbunden ist, kann das leitfähige Muster 111 über die Sourceelektrode 161 mit dem ersten Verbindungsabschnitt 131 verbunden sein.
  • Sowohl die erste Schicht aus leitfähigem Material 81 als auch die zweite Schicht aus leitfähigem Material 82 sind über den Pad-Bereich 85 und die Source-Elektrode 161 mit dem ersten Verbindungsbereich 131 verbunden. Daher kann die gleiche Spannung an das leitfähige Muster 111, die erste leitfähige Materialschicht 81 und die zweite leitfähige Materialschicht 82 angelegt werden.
  • Wie in 6A dargestellt, weist der Kanalabschnitt 130n ein erstes Gebiet Ar1, ein zweites Gebiet Ar2 und ein drittes Gebiet Ar3 auf. Das erste Gebiet Ar1 überlappt die erste leitfähige Materialschicht 81, und das dritte Gebiet Ar3 überlappt die zweite leitfähige Materialschicht 82. Das zweite Gebiet Ar2 des Kanalabschnitts 130n überlappt den Zwischenraum zwischen der ersten leitfähigen Materialschicht 81 und der zweiten leitfähigen Materialschicht 82.
  • Bezugnehmend auf 6B wird eine erste Kapazität Cap61 zwischen dem ersten Gebiet Ar1 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 81 gebildet, eine zweite Kapazität Cap62 wird zwischen dem zweiten Gebiet Ar2 des Kanalabschnitts 130n und dem leitfähigen Muster 111 gebildet, und eine dritte Kapazität Cap63 wird zwischen dem dritten Gebiet Ar3 des Kanalabschnitts 130n und der zweiten leitfähigen Materialschicht 82 gebildet.
  • Ein Abstand zwischen dem zweiten Gebiet Ar2 des Kanalabschnitts 130n und dem leitfähigen Muster 111 ist größer als ein Abstand zwischen dem ersten Gebiet Ar1 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 81 und ein Abstand zwischen dem dritten Gebiet Ar3 des Kanalabschnitts 130n und der zweiten leitfähigen Materialschicht 82. Daher ist die zweite Kapazität Cap62 kleiner als die erste Kapazität Cap61 und die dritte Kapazität Cap63. Infolgedessen ist eine effektive Gatespannung Veff in dem zweiten Gebiet Ar2 des Kanalabschnitts 130n weniger reduziert als die in dem ersten Gebiet Ar1 und dem dritten Gebiet Ar3, und die effektive Gatespannung Veff, die an das erste Gebiet Ar1 und das dritte Gebiet Ar3 angelegt wird, ist kleiner als die an das zweite Gebiet Ar2 angelegte.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung wird, wenn die Gatespannung VGS an den Kanalabschnitt 130n angelegt wird, die Anstiegsgeschwindigkeit des Drain-Source-Stroms IDS im Dünnschichttransistor 600 durch die erste Kapazität Cap61, die zweite Kapazität Cap62 und die dritte Kapazität Cap63 verringert, und der s-Faktor wird erhöht.
  • Außerdem ist gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung der EIN-Strom des Dünnschichttransistors 600 in dem Zustand, in dem der Dünnschichttransistor 600 eingeschaltet ist, möglicherweise nicht verringert, da der Abstand zwischen dem Kanalabschnitt 130n und der Gate-Elektrode 150 nicht vergrößert zu werden braucht, um den s-Faktor zu erhöhen. Infolgedessen kann der Dünnschichttransistor 600 hervorragende EIN-Strom-Eigenschaften aufweisen.
  • 7A ist eine Draufsicht, die einen Dünnschichttransistor 700 gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt, und 7B, 7C und 7D sind Querschnittsansichten, die einen Dünnschichttransistor 700 gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigen. Im Einzelnen ist 7B eine Querschnittsansicht entlang der Linie 7I-7I' aus 7A, 7C ist eine Querschnittsansicht entlang der Linie 7II-7II' aus 7A und 7D ist eine Querschnittsansicht entlang der Linie 7III-7III' aus 7A.
  • Der Dünnschichttransistor 700 aus 7A weist im Vergleich zum Dünnschichttransistor 400 aus 4A keinen ersten Abstandshalter 21 und keinen zweiten Abstandshalter 22 auf.
  • Wie in den 7A und 7B dargestellt, überlappt die erste leitfähige Materialschicht 91, die auf dem Substrat 110 angeordnet ist, den Kanalabschnitt 130n. Wie in 7B dargestellt, ist der Kanalabschnitt 130n zwischen der ersten leitfähigen Materialschicht 91 und der Gate-Elektrode 150 angeordnet.
  • Die erste leitfähige Materialschicht 91 ist mit dem ersten Verbindungsabschnitt 131 verbunden. Unter Bezugnahme auf die 7C und 7D kann die erste Schicht aus leitfähigem Material 91 mit dem ersten Verbindungsabschnitt 131 über den Pad-Abschnitt 95 und die Sourceelektrode 161 verbunden sein.
  • Wie in 7A dargestellt, weist der Kanalabschnitt 130n ein erstes Gebiet Ar1, ein zweites Gebiet Ar2 und ein viertes Gebiet Ar4 auf. Das erste Gebiet Ar1 überlappt die erste leitfähige Materialschicht 91. Das zweite Gebiet Ar2 und der vierte Gebiet Ar4 überlappen die erste leitfähige Materialschicht 91 nicht. Gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung kann das erste Gebiet Ar1 zwischen dem zweiten Gebiet Ar2 und dem vierten Gebiet Ar4 angeordnet sein.
  • Bezug nehmend auf 7B wird eine erste Kapazität Cap71 zwischen dem ersten Gebiet Ar1 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 91 gebildet. Zwischen dem zweiten Gebiet Ar2 des Kanalabschnitts 130n und dem Substrat 110 unterhalb des zweiten Gebiets Ar2 ist jedoch im Wesentlichen keine kapazitive Abdeckung ausgebildet. Außerdem wird die Kapazität Cap nicht zwischen dem vierten Gebiet Ar4 des Kanalabschnitts 130n und dem Substrat 110 unterhalb des vierten Gebiets Ar4 gebildet. Daher ist die effektive Gatespannung Veff in dem zweiten Gebiet Ar2 und dem vierten Gebiet Ar4 des Kanalabschnitts 130n weniger reduziert als die effektive Gatespannung Veff in dem ersten Gebiet Ar1. Infolgedessen ist die effektive Gatespannung Veff, die jeweils an den zweiten Gebiet Ar2 und das vierte Gebiet Ar4 des Kanalabschnitts 130n angelegt wird, größer als die effektive Gatespannung Veff, die an das erste Gebiet Ar1 angelegt wird.
  • Gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung wird beim Anlegen der Gate-Spannung VGS an den Kanalabschnitt 130n die Anstiegsgeschwindigkeit des Drain-Source-Stroms IDS im Dünnschichttransistor 700 durch die erste Kapazität Cap71 verringert und der s-Faktor erhöht.
  • Außerdem ist gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung der EIN-Strom des Dünnschichttransistors 700 in dem Zustand, in dem der Dünnschichttransistor 700 eingeschaltet ist, möglicherweise nicht verringert, da der Abstand zwischen dem Kanalabschnitt 130n und der Gate-Elektrode 150 nicht vergrößert zu werden braucht, um den s-Faktor zu erhöhen. Infolgedessen kann der Dünnschichttransistor 700 hervorragende EIN-Strom-Eigenschaften aufweisen. Im EIN-Zustand des Dünnschichttransistors 700 werden insbesondere das zweite Gebiet Ar2 und das vierte Gebiet Ar4 des Kanalabschnitts 130n zu Hauptstrombereichen, so dass der EIN-Strom des Dünnschichttransistors 700 verbessert werden kann.
  • 8A ist eine Draufsicht, die einen Dünnschichttransistor gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt, und 8B, 8C und 8D sind Querschnittsansichten, die einen Dünnschichttransistor gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung zeigen. Im Einzelnen ist 8B eine Querschnittsansicht entlang der Linie 8I-8I' aus 8A und 8C ist eine Querschnittsansicht entlang der Linie 8II-8II' aus 8A und 8D ist eine Querschnittsansicht entlang der Linie 8III-8III' aus 8A.
  • Der Dünnschichttransistor 800 aus 8A weist im Vergleich zum Dünnschichttransistor 700 aus 7A außerdem ein leitfähiges Muster 111 auf.
  • Wie in den 8B bis 8D zu sehen ist, ist das leitfähige Muster 111 auf dem Substrat 110 angeordnet.
  • Das leitfähige Muster 111 ist elektrisch leitfähig. Darüber hinaus kann das leitfähige Muster 111 lichtabschirmende Eigenschaften haben. Daher kann das leitfähige Muster 111 auch als lichtabschirmende Schicht bezeichnet werden.
  • Auf dem leitfähigen Muster 111 ist eine erste Pufferschicht 121 angeordnet, auf der ersten Pufferschicht 121 ist eine erste Schicht aus leitfähigem Material 91 angeordnet, auf der ersten Schicht aus leitfähigem Material 91 ist eine zweite Pufferschicht 122 angeordnet, und auf der zweiten Pufferschicht 122 ist eine aktive Schicht 130 angeordnet.
  • Wie in den 8A bis 8D dargestellt, ist das leitfähige Muster 111 von der aktiven Schicht 130 beabstandet, wobei die erste leitfähige Materialschicht 91 dazwischen liegt.
  • Das leitfähige Muster 111 überlappt den Kanalabschnitt 130n und ist mit dem ersten Verbindungsabschnitt 131 verbunden.
  • Unter Bezugnahme auf 8A und 8D ist das leitfähige Muster 111 durch das Kontaktloch CH4 mit der Sourceelektrode 161 verbunden. Da die Sourceelektrode 161 über das Kontaktloch CH2 mit dem ersten Verbindungsabschnitt 131 verbunden ist, kann das leitfähige Muster 111 über die Sourceelektrode 161 mit dem ersten Verbindungsabschnitt 131 verbunden werden.
  • Die erste Schicht aus leitfähigem Material 91 ist mit dem ersten Verbindungsabschnitt 131 über den Pad-Abschnitt 95 und die Sourceelektrode 161 verbunden. Daher kann die gleiche Spannung an das leitfähige Muster 111 und die erste leitfähige Materialschicht 91 angelegt werden.
  • Wie in 8A dargestellt, weist der Kanalabschnitt 130n ein erstes Gebiet Ar1, ein zweites Gebiet Ar2 und ein viertes Gebiet Ar4 auf. Das erste Gebiet Ar1 überlappt die erste leitfähige Materialschicht 91. Das erste Gebiet Ar1 kann zwischen dem zweiten Gebiet Ar2 und dem vierten Gebiet Ar4 angeordnet sein.
  • Bezugnehmend auf 8B wird eine erste Kapazität Cap81 zwischen dem ersten Gebiet Ar1 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 91 gebildet, eine zweite Kapazität Cap82 wird zwischen dem zweiten Gebiet Ar2 des Kanalabschnitts 130n und dem leitfähigen Muster 111 gebildet, und eine vierte Kapazität Cap84 wird zwischen dem vierten Gebiet Ar4 des Kanalabschnitts 130n und dem leitfähigen Muster 111 gebildet.
  • Ein Abstand zwischen dem zweiten Gebiet Ar2 des Kanalabschnitts 130n und dem leitfähigen Muster 111 und ein Abstand zwischen dem vierten Gebiet Ar4 und dem leitfähigen Muster 111 sind größer als ein Abstand zwischen dem ersten Gebiet Ar1 des Kanalabschnitts 130n und der ersten leitfähigen Materialschicht 91. Daher sind die zweite Kapazität Cap82 und die vierte Kapazität Cap84 kleiner als die erste Kapazität Cap81. Infolgedessen ist die effektive Gatespannung Veff in dem zweiten Gebiet Ar2 und dem vierten Gebiet Ar4 des Kanalabschnitts 130n kleiner als die effektive Gatespannung Veff in dem ersten Gebiet Ar1, und die effektive Gatespannung Veff, die an das erste Gebiet Ar1 angelegt wird, ist kleiner als die an das zweite Gebiet Ar2 und das vierte Gebiet Ar4 angelegte.
  • Gemäß ferner noch einer weiteren Ausführungsform der vorliegenden Offenbarung wird, wenn die Gatespannung VGS an den Kanalabschnitt 130n angelegt wird, die Anstiegsgeschwindigkeit des Drain-Source-Stroms IDS im Dünnschichttransistor 800 durch die erste Kapazität Cap81, die zweite Kapazität Cap82 und die vierte Kapazität Cap84 verringert und der s-Faktor wird erhöht.
  • Darüber hinaus ist gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung der Einschaltstrom des Dünnschichttransistors 800 in dem Zustand, in dem der Dünnschichttransistor 800 eingeschaltet ist, möglicherweise nicht verringert, da der Abstand zwischen dem Kanalabschnitt 130n und der Gate-Elektrode 150 nicht erhöht werden muss, um den s-Faktor zu erhöhen. Infolgedessen kann der Dünnschichttransistor 800 hervorragende EIN-Strom-Eigenschaften aufweisen.
  • 11 ist ein Schwellenspannungsdiagramm für Dünnschichttransistoren. Das Schwellenspannungsdiagramm für die Dünnschichttransistoren wird durch ein Diagramm des Drain-Source-Stroms IDS für die Gate-Spannung VGS dargestellt.
  • In 11. „Ausführungsform 1“ ist ein Schwellenspannungsdiagramm für den Dünnschichttransistor 100 aus 1.
  • In 11 ist „Vergleichsbeispiel 1“ ein Schwellenspannungsdiagramm für einen Dünnschichttransistor des Vergleichsbeispiels 1. Im Vergleich zu dem Dünnschichttransistor 100 aus 1B weist der Dünnschichttransistor gemäß dem Vergleichsbeispiel 1 keine erste leitfähige Materialschicht 71 und keinen ersten Abstandshalter 11 auf.
  • In 11 ist „Vergleichsbeispiel 2“ ein Schwellenspannungsdiagramm für einen Dünnschichttransistor des Vergleichsbeispiels 2. Im Vergleich zum Dünnschichttransistor 100 aus 1B weist der Dünnschichttransistor gemäß dem Vergleichsbeispiel 2 eine große Dicke der Gate-Isolierschicht 140 auf, um den s-Faktor des Dünnschichttransistors anstelle der ersten leitfähigen Materialschicht 71 und des ersten Abstandshalters 11 zu erhöhen, wodurch der Abstand zwischen dem Kanalabschnitt 130n und der Gate-Elektrode 150 vergrößert wird.
  • Unter Bezugnahme auf 11 wird festgestellt, dass der Dünnschichttransistor der Ausführungsform 1 einen größeren s-Faktor als der Dünnschichttransistor des Vergleichsbeispiels 1 bei der Periode der Schwellenspannung Vth aufweist. Es wird auch festgestellt, dass der Dünnschichttransistor der Ausführungsform 1 einen größeren EIN-Strom als der Dünnschichttransistor des Vergleichsbeispiels 2 hat. Wie oben beschrieben, kann gemäß einer Ausführungsform der vorliegenden Offenbarung ein Dünnschichttransistor mit einem großen s-Faktor und mit ausgezeichneten EIN-Strom-Eigenschaften hergestellt werden.
  • 12 ist ein Verteilungsdiagramm, das den s-Faktor und den EIN-Strom von Dünnschichttransistoren zeigt. In diesem Fall stellt der EIN-Strom Ion5 eine Stromgröße dar, wenn die Gate-Spannung VGS 5 V beträgt. Unter Bezugnahme auf 12 wird festgestellt, dass die Dünnschichttransistoren gemäß den Ausführungsformen der vorliegenden Offenbarung einen großen s-Faktor und einen großen EIN-Strom im Vergleich zu den Dünnschichttransistoren gemäß Vergleichsbeispielen aufweisen.
  • Nachfolgend wird die Displayvorrichtung, die die oben beschriebenen Dünnschichttransistoren 100, 200, 300, 400, 500, 600, 700 und 800 aufweist, im Detail beschrieben.
  • 13 ist eine schematische Darstellung einer Displayvorrichtung 900 gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung.
  • Wie in 13 gezeigt, weist die Displayvorrichtung 900 gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung eine Anzeigetafel 310, einen Gatetreiber 320, einen Datentreiber 330 und einen Controller 340 auf.
  • Gate-Leitungen GL und Datenleitungen DL sind in der Anzeigetafel 310 angeordnet, und Pixel P sind in den Kreuzungsbereichen der Gate-Leitungen GL und der Datenleitungen DL angeordnet. Ein Bild wird durch Ansteuerung der Pixel P angezeigt.
  • Der Controller 340 steuert den Gate-Treiber 320 und den Datentreiber 330.
  • Der Controller 340 gibt ein Gate-Steuersignal GCS zum Steuern des Gate-Treibers 320 und ein Daten-Steuersignal DCS zum Steuern des Datentreibers 330 unter Verwendung eines von einem externen System (nicht dargestellt) gelieferten Signals aus. Außerdem tastet das Steuergerät 340 die von dem externen System eingegebenen Bilddaten ab, richtet die abgetasteten Daten neu aus und liefert die neu ausgerichteten digitalen Bilddaten RGB an den Datentreiber 330.
  • Das Gate-Steuersignal GCS weist einen Gate-Startimpuls GSP, einen Gate-Schiebetakt GSC, ein Gate-Ausgangsfreigabesignal GOE, ein Startsignal Vst und einen Gate-Takt GCLK auf. Auch Steuersignale zum Steuern eines Schieberegisters können im Gate-Steuersignal GCS enthalten sein.
  • Das Datensteuersignal DCS weist einen Sourcestartimpuls SSP, ein Sourceverschiebungstaktsignal SSC, ein Sourceausgangsfreigabesignal SOE und ein Polaritätssteuersignal POL auf.
  • Der Datentreiber 330 liefert eine Datenspannung an die Datenleitungen DL des Anzeigefeldes 310. Im Einzelnen wandelt der Datentreiber 330 die vom Controller 340 eingegebenen Bilddaten RGB in eine analoge Datenspannung um und liefert die Datenspannung an die Datenleitungen DL.
  • Der Gate-Treiber 320 kann ein Schieberegister 350 aufweisen.
  • Das Schieberegister 350 versorgt die Gate-Leitungen GL sequentiell mit Gate-Impulsen für ein Bild unter Verwendung des Startsignals und des Gate-Takts, die von der Steuereinheit 340 übertragen werden. In diesem Fall bedeutet ein Bild eine Zeitspanne, in der ein Bild über das Anzeigefeld 310 ausgegeben wird. Der Gate-Impuls hat eine Einschaltspannung, mit der ein im Pixel P angeordnetes Schaltelement (Dünnschichttransistor) eingeschaltet werden kann.
  • Außerdem liefert das Schieberegister 350 ein Gate-Off-Signal, mit dem das Schaltelement ausgeschaltet werden kann, an die Gate-Leitung GL für die andere Periode eines Rahmens, in der der Gate-Impuls nicht geliefert wird. Nachfolgend werden der Gate-Impuls und das Gate-Off-Signal zusammen als Scan-Signal SS oder Scan bezeichnet.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung kann der Gate-Treiber 320 auf dem Substrat 110 untergebracht werden. Auf diese Weise wird eine Struktur, in der der Gate-Treiber 320 direkt auf dem Substrat 110 untergebracht ist, als Gate-In-Panel-Struktur (GIP) bezeichnet.
  • 14 ist ein Schaltplan, der ein beliebiges Pixel P aus 13 darstellt, 15 ist eine Draufsicht, die ein Pixel P aus 14 darstellt, und 16 ist eine Querschnittsansicht entlang der Linie I-I' aus 15.
  • Das Schaltbild in 14 ist ein Ersatzschaltbild für das Pixel P der Displayvorrichtung 900, die eine organische Leuchtdiode (OLED) als Displayelement 710 aufweist.
  • Das Pixel P weist ein Displayelement 710 und eine Pixel-Treiberschaltung PDC zum Ansteuern des Displayelements 710 auf.
  • Die Pixel-Treiberschaltung PDC aus 14 weist einen ersten Dünnschichttransistor TR1 auf, der ein Schalttransistor ist, und einen zweiten Dünnschichttransistor TR2, der ein Treibertransistor ist. Beispielsweise können die in den Ausführungsformen beschriebenen Dünnschichttransistoren 100, 200, 300, 400, 500, 600, 700 und 800 als zweiter Dünnschichttransistor TR2 verwendet werden.
  • Der erste Dünnschichttransistor TR1 ist mit der Gateleitung GL und der Datenleitung DL verbunden und wird durch das über die Gateleitung GL zugeführte Abtastsignal SS ein- oder ausgeschaltet.
  • Die Datenleitung DL liefert eine Datenspannung Vdata an die Pixel-Treiberschaltung PDC, und der erste Dünnschichttransistor TR1 steuert das Anlegen der Datenspannung Vdata.
  • Eine Treiberstromleitung PL liefert eine Treiberspannung Vdd an das Displayelement 710, und der zweite Dünnschichttransistor TR2 steuert die Treiberspannung Vdd. Die Treiberspannung Vdd ist eine Pixel- Treiberspannung zum Treiben der organischen Leuchtdiode (OLED), die das Displayelement 710 darstellt.
  • Wenn der erste Dünnschichttransistor TR1 durch das vom Gate-Treiber 320 über die Gate-Leitung GL angelegte Abtastsignal SS eingeschaltet wird, wird die über die Datenleitung DL zugeführte Datenspannung Vdata einer Gate-Elektrode G2 des zweiten Dünnschichttransistors TR2 zugeführt, der mit dem Displayelement 710 verbunden ist. Die Datenspannung Vdata wird in einem ersten Kondensator C1 geladen, der zwischen der Gate-Elektrode G2 und einer Source-Elektrode S2 des zweiten Dünnschichttransistors TR2 ausgebildet ist. Der erste Kondensator C1 ist ein Speicherkondensator Cst.
  • Die Höhe eines Stroms, der der organischen Leuchtdiode (OLED), welche das Displayelement 710 ist, durch den zweiten Dünnschichttransistor TR2 zugeführt wird, wird entsprechend der Datenspannung Vdata gesteuert, wodurch eine Grauskala des vom Displayelement 710 emittierten Lichts gesteuert werden kann.
  • Der erste Dünnschichttransistor TR1 und der zweite Dünnschichttransistor TR2 sind auf dem Substrat 110 angeordnet (siehe 15 und 16).
  • Das Substrat 110 kann aus Glas oder Kunststoff hergestellt sein. Als Substrat 110 kann Kunststoff mit flexiblen Eigenschaften, z. B. Polyimid (PI), verwendet werden.
  • Eine untere Pufferschicht 220 ist auf dem Substrat 110 angeordnet, und eine erste leitfähige Materialschicht 71 ist auf der unteren Pufferschicht 220 angeordnet. Unter Bezugnahme auf die 15 und 16 ist die erste leitfähige Materialschicht 71 nur im zweiten Dünnschichttransistor TR2 angeordnet, der ein Treibertransistor ist, aber eine Ausführungsform der vorliegenden Offenbarung ist darauf nicht beschränkt, und die erste leitfähige Materialschicht 71 kann im ersten Dünnschichttransistor TR1 angeordnet sein.
  • Auf dem Substrat 110 kann auch eine lichtabschirmende Schicht 111 angeordnet sein. Die lichtabschirmende Schicht 111 kann unterhalb der ersten leitfähigen Materialschicht 71 angeordnet sein. Beispielsweise kann die lichtabschirmende Schicht 111 auf dem Substrat 110, die untere Pufferschicht 220 auf der lichtabschirmenden Schicht 111 und die erste leitfähige Materialschicht 71 auf der unteren Pufferschicht 220 angeordnet sein.
  • Die lichtabschirmende Schicht 111 ist unterhalb des ersten Dünnschichttransistors TR1 angeordnet, wie in den 15 und 16 beispielhaft dargestellt.
  • Wie in den 15 und 16 dargestellt, ist ein erster Abstandshalter 11 auf der ersten leitfähigen Materialschicht 71 angeordnet.
  • Auf der ersten leitfähigen Materialschicht 71, dem ersten Abstandshalter 11 und der lichtabschirmenden Schicht 111 ist eine Pufferschicht 120 angeordnet. Die Pufferschicht 120 ist aus einem isolierenden Material gebildet und schützt die aktiven Schichten A1 und A2 vor Wasser oder Sauerstoff von außen.
  • Die erste aktive Schicht A1 des ersten Dünnschichttransistors TR1 und die zweite aktive Schicht A2 des zweiten Dünnschichttransistors TR2 sind auf der Pufferschicht 120 angeordnet.
  • Jede der ersten und zweiten aktiven Schichten A1 und A2 kann mindestens eines von beispielsweise einem amorphen Silizium-Halbleitermaterial, einem polykristallinen Silizium-Halbleitermaterial oder einem Oxid-Halbleitermaterial aufweisen. Jede der ersten und zweiten aktiven Schichten A1 und A2 kann aus einer Oxidhalbleiterschicht aus einem Oxid-Halbleitermaterial hergestellt werden.
  • In dem ersten Dünnschichttransistor TR1 kann die erste aktive Schicht A1 einen Kanalabschnitt, einen ersten Verbindungsabschnitt und einen zweiten Verbindungsabschnitt aufweisen. Der Kanalabschnitt der ersten aktiven Schicht A1 überlappt eine Gate-Elektrode G1. Gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung kann der erste Verbindungsabschnitt als eine erste Source-Elektrode S1 und der zweite Verbindungsabschnitt als eine erste Drain-Elektrode D1 bezeichnet werden.
  • In dem zweiten Dünnschichttransistor TR2 kann die zweite aktive Schicht A2 einen Kanalabschnitt, einen ersten Verbindungsabschnitt und einen zweiten Verbindungsabschnitt aufweisen. Der Kanalabschnitt der zweiten aktiven Schicht A2 überlappt die Gate-Elektrode G2. Gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung kann der erste Verbindungsabschnitt als zweite Drainelektrode D2 und der zweite Verbindungsabschnitt als zweite Sourceelektrode S2 bezeichnet werden.
  • Unter Bezugnahme auf die 15 und 16 kann ein Teil der ersten aktiven Schicht A1 leitend gemacht werden, um eine erste Kondensatorelektrode C11 des ersten Kondensators C1 zu werden.
  • Eine Gate-Isolierschicht 140 ist auf der ersten und zweiten aktiven Schicht A1 und A2 angeordnet. Die Gate-Isolierschicht 140 kann die gesamte Oberseite der ersten und zweiten aktiven Schicht A1 und A2 bedecken oder nur einen Teil der ersten aktiven Schicht A1 und der zweiten aktiven Schicht A2 bedecken.
  • Die Gateelektrode G1 des ersten Dünnschichttransistors TR1 und die Gateelektrode G2 des zweiten Dünnschichttransistors TR2 sind auf der Gateisolierschicht 140 angeordnet.
  • Auf den Gate-Elektroden G1 und G2 befindet sich eine isolierende Zwischenschicht 180.
  • Die Datenleitung DL und die Steuerstromleitung PL sind auf der Isolierzwischenschicht 180 angeordnet.
  • Die Datenleitung DL ist mit der ersten Source-Elektrode S1, die in der ersten aktiven Schicht A1 ausgebildet ist, durch ein erstes Kontaktloch H1 in Kontakt. Gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung kann ein Teil der Datenleitung DL, der mit der ersten aktiven Schicht A1 überlappt, als die erste Source-Elektrode S1 bezeichnet werden.
  • Die Treiberstromleitung PL ist durch ein fünftes Kontaktloch H5 in Kontakt mit der zweiten Drainelektrode D2, die in der zweiten aktiven Schicht A2 ausgebildet ist. Gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung kann ein Teil der treibenden Stromleitung PL, der mit der zweiten aktiven Schicht A2 überlappt, als zweite Drainelektrode D2 bezeichnet werden.
  • Wie in den 15 und 16 dargestellt, sind eine zweite Kondensatorelektrode C12 des ersten Kondensators C1, eine erste Brücke BR1 und eine zweite Brücke BR2 auf der isolierenden Zwischenschicht 180 angeordnet.
  • Die zweite Kondensatorelektrode C12 überlappt die erste Kondensatorelektrode C11 und bildet den ersten Kondensator C1.
  • Die erste Brücke BR1 kann einstückig mit der zweiten Kondensatorelektrode C12 ausgebildet sein. Die erste Brücke BR1 ist über ein zweites Kontaktloch H2 mit der ersten leitfähigen Materialschicht 71 und über ein drittes Kontaktloch H3 mit der zweiten Source-Elektrode S2 verbunden. Dadurch kann das erste leitfähige Material 71 mit der zweiten Source-Elektrode S2 des zweiten Dünnschichttransistors TR2 verbunden werden.
  • Die zweite Brücke BR2 ist über ein viertes Kontaktloch H4 mit der Gate-Elektrode G2 des zweiten Dünnschichttransistors TR2 und über ein siebtes Kontaktloch H7 mit der ersten Kondensatorelektrode C11 des ersten Kondensators C1 verbunden.
  • Wie in 15 dargestellt, ist eine dritte Brücke BR3 auf der isolierenden Zwischenschicht 180 angeordnet. Die dritte Brücke BR3 ist über ein achtes Kontaktloch H8 mit der Gate-Leitung GL und damit mit der ersten Gate-Elektrode G1 und über ein neuntes Kontaktloch H9 mit der lichtabschirmenden Schicht 111 des ersten Dünnschichttransistors TR1 verbunden. Obwohl 15 zeigt, dass die lichtabschirmende Schicht 111 mit der ersten Gate-Elektrode G1 verbunden ist, ist eine Ausführungsform der vorliegenden Offenbarung nicht darauf beschränkt, und die lichtabschirmende Schicht 111 kann auch mit der ersten Source-Elektrode S1 oder der ersten Drain-Elektrode D1 verbunden sein.
  • Eine Planarisierungsschicht 175 ist auf der Datenleitung DL, der Steuerstromleitung PL, der zweiten Kondensatorelektrode C12, der ersten Brücke BR1, der zweiten Brücke BR2 und der dritten Brücke BR3 angeordnet. Die Planarisierungsschicht 175 planarisiert obere Teile des ersten Dünnschichttransistors TR1 und des zweiten Dünnschichttransistors TR2 und schützt den ersten Dünnschichttransistor TR1 und den zweiten Dünnschichttransistor TR2.
  • Eine erste Elektrode 711 des Displayelements 710 ist auf der Planarisierungsschicht 175 angeordnet. Die erste Elektrode 711 des Displayelements 710 ist durch ein sechstes Kontaktloch H6, das in der Planarisierungsschicht 175 ausgebildet ist, in Kontakt mit der zweiten Kondensatorelektrode C12, die einstückig mit der ersten Brücke BR1 ausgebildet ist. Folglich kann die erste Elektrode 711 mit der zweiten Source-Elektrode S2 des zweiten Dünnschichttransistors TR2 verbunden sein.
  • An einem Rand der ersten Elektrode 711 ist eine Bankschicht 750 angeordnet. Die Bankschicht 750 definiert einen Lichtemissionsbereich des Displayelements 710.
  • Eine organische lichtemittierende Schicht 712 ist auf der ersten Elektrode 711 angeordnet, und eine zweite Elektrode 713 ist auf der organischen lichtemittierenden Schicht 712 angeordnet. Damit ist das Displayelement 710 fertiggestellt. Das in 16 dargestellte Displayelement 710 ist eine organische Leuchtdiode (OLED). Daher ist die Displayvorrichtung 900 gemäß einer Ausführungsform der vorliegenden Offenbarung eine organische lichtemittierende Displayvorrichtung.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung kann der zweite Dünnschichttransistor TR2 einen großen s-Faktor aufweisen. Der zweite Dünnschichttransistor TR2 kann als Treibertransistor verwendet werden, um die Graudarstellungsfähigkeit der Displayvorrichtung 900 zu verbessern.
  • 17 ist ein Schaltplan, der ein beliebiges Pixel P einer Displayvorrichtung 1000 gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung zeigt.
  • 17 ist ein Ersatzschaltbild, das ein Pixel P einer organischen lichtemittierenden Displayvorrichtung zeigt.
  • Das Pixel P der in 17 dargestellten Displayvorrichtung 1000 weist eine organische Leuchtdiode (OLED) auf, die ein Displayelement 710 ist, sowie eine Pixel-Treiberschaltung PDC zum Treiben des Displayelements 710. Das Displayelement 710 ist mit der Pixel-Treiberschaltung PDC verbunden.
  • Im Pixel P sind die Signalleitungen DL, GL, PL, RL und SCL angeordnet, die ein Signal an die Pixel-Treiberschaltung PDC liefern.
  • Die Datenspannung Vdata wird der Datenleitung DL zugeführt, das Abtastsignal SS wird der Gateleitung GL zugeführt, die Treiberspannung Vdd zum Treiben des Pixels wird der Treiberleitung PL zugeführt, eine Referenzspannung Vref wird einer Referenzleitung RL zugeführt, und ein Abtaststeuersignal SCS wird einer Abtaststeuerleitung SCL zugeführt.
  • Unter Bezugnahme auf 17 wird angenommen, dass eine Gate-Leitung eines (n)-ten Pixels P „GLn“ ist, eine Gate-Leitung eines (n-1)-ten Pixels P, das an das (n)-te Pixel P angrenzt, „GLn-1“ ist, und die Gate-Leitung „GLn-1“ des (n-1)-ten Pixels P als Abtaststeuerleitung SCL des (n)-ten Pixels P dient.
  • Die Pixel-Treiberschaltung PDC weist beispielsweise einen ersten Dünnschichttransistor TR1 (Schalttransistor) auf, der mit der Gateleitung GL und der Datenleitung DL verbunden ist, einen zweiten Dünnschichttransistor TR2 (Treibertransistor) zum Steuern der Größe eines an das Displayelement 710 abgegebenen Stroms in Abhängigkeit von der durch den ersten Dünnschichttransistor TR1 übertragenen Datenspannung Vdata, und einen dritten Dünnschichttransistor TR3 (Referenztransistor) zum Erfassen der Eigenschaften des zweiten Dünnschichttransistors TR2.
  • Ein erster Kondensator C1 befindet sich zwischen der Gate-Elektrode G2 des zweiten Dünnschichttransistors TR2 und dem Displayelement 710. Der erste Kondensator C1 wird als Speicherkondensator Cst bezeichnet.
  • Der erste Dünnschichttransistor TR1 wird durch das an die Gateleitung GL angelegte Abtastsignal SS eingeschaltet, um die an die Datenleitung DL angelegte Datenspannung Vdata an die Gateelektrode G2 des zweiten Dünnschichttransistors TR2 zu übertragen.
  • Der dritte Dünnschichttransistor TR3 ist mit einem ersten Knoten n1 zwischen dem zweiten Dünnschichttransistor TR2 und dem Displayelement 710 und der Referenzleitung RL verbunden und wird daher durch das Abtaststeuersignal SCS ein- oder ausgeschaltet und erfasst die Eigenschaften des zweiten Dünnschichttransistors TR2, der ein Treibertransistor ist, für eine Abtastperiode.
  • Ein zweiter Knoten n2, der mit der Gate-Elektrode G2 des zweiten Dünnschichttransistors TR2 verbunden ist, ist mit dem ersten Dünnschichttransistor TR1 verbunden. Der erste Kondensator C1 ist zwischen dem zweiten Knoten n2 und dem ersten Knoten n1 angeordnet.
  • Wenn der erste Dünnschichttransistor TR1 eingeschaltet wird, wird die über die Datenleitung DL gelieferte Datenspannung Vdata der Gate-Elektrode G2 des zweiten Dünnschichttransistors TR2 zugeführt. Die Datenspannung Vdata wird in dem ersten Kondensator C1 geladen, der zwischen der Gate-Elektrode G2 und der Source-Elektrode S2 des zweiten Dünnschichttransistors TR2 gebildet wird.
  • Wenn der zweite Dünnschichttransistor TR2 eingeschaltet ist, wird der Strom dem Displayelement 710 durch den zweiten Dünnschichttransistor TR2 in Übereinstimmung mit der Treiberspannung Vdd zum Treiben des Pixels zugeführt, wodurch Licht vom Displayelement 710 ausgegeben wird.
  • 18 ist ein Schaltplan, der ein Pixel einer Displayvorrichtung 1100 gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung darstellt.
  • Das Pixel P der in 18 dargestellten Displayvorrichtung 1100 weist eine organische Leuchtdiode (OLED) auf, die ein Displayelement 710 ist, sowie eine Pixel-Treiberschaltung PDC zum Treiben des Displayelements 710. Das Displayelement 710 ist mit der Pixel-Treiberschaltung PDC verbunden.
  • Die Pixel-Treiberschaltung PDC weist die Dünnschichttransistoren TR1, TR2, TR3 und TR4 auf.
  • Im Pixel P sind die Signalleitungen DL, EL, GL, PL, SCL und RL angeordnet, die ein Treibersignal an die Pixel-Treiberschaltung PDC liefern.
  • Im Vergleich zum Pixel P in 17 weist das Pixel P in 18 außerdem eine Emissionskontrollleitung EL auf. Ein Emissionssteuersignal EM wird der Emissionssteuerleitung EL zugeführt.
  • Außerdem weist die Pixel-Treiberschaltung PDC aus 18 im Vergleich zur Pixel-Treiberschaltung PDC aus 17 einen vierten Dünnschichttransistor TR4 auf, der ein Emissionssteuertransistor zum Steuern eines Lichtemissionszeitpunkts des zweiten Dünnschichttransistors TR2 ist.
  • Unter Bezugnahme auf 18 wird angenommen, dass eine Gate-Leitung eines (n)-ten Pixels P „GLn“ ist, eine Gate-Leitung eines (n-1)-ten Pixels P, das an das (n)-te Pixel P angrenzt, „GLn-1“ ist, und die Gate-Leitung „GLn-1“ des (n-1)-ten Pixels P als Abtaststeuerleitung SCL des (n)-ten Pixels P dient.
  • Ein erster Kondensator C1 befindet sich zwischen der Gate-Elektrode G2 des zweiten Dünnschichttransistors TR2 und dem Displayelement 710. Ein zweiter Kondensator C2 befindet sich zwischen einem der Anschlüsse des vierten Dünnschichttransistors TR4, dem eine Steuerspannung Vdd zugeführt wird, und einer Elektrode des Displayelements 710.
  • Der erste Dünnschichttransistor TR1 wird durch das an die Gateleitung GL angelegte Abtastsignal SS eingeschaltet, um die an die Datenleitung DL angelegte Datenspannung Vdata an die Gateelektrode G2 des zweiten Dünnschichttransistors TR2 zu übertragen.
  • Der dritte Dünnschichttransistor TR3 ist mit der Referenzleitung RL verbunden und wird daher durch das Abtaststeuersignal SCS ein- oder ausgeschaltet und erfasst die Eigenschaften des zweiten Dünnschichttransistors TR2, der ein Treibertransistor ist, für eine Abtastperiode.
  • Der vierte Dünnschichttransistor TR4 überträgt die Treiberspannung Vdd an den zweiten Dünnschichttransistor TR2 in Übereinstimmung mit dem Emissionssteuersignal EM oder schirmt die Treiberspannung Vdd ab. Wenn der vierte Dünnschichttransistor TR4 eingeschaltet ist, wird dem zweiten Dünnschichttransistor TR2 ein Strom zugeführt, wodurch Licht aus dem Displayelement 710 ausgegeben wird.
  • Die Pixel-Treiberschaltung PDC gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung kann zusätzlich zu der oben beschriebenen Struktur in verschiedenen Strukturen ausgebildet sein. Die Pixel-Treiberschaltung PDC kann beispielsweise fünf oder mehr Dünnschichttransistoren aufweisen.
  • Gemäß der vorliegenden Offenbarung können die folgenden vorteilhaften Wirkungen erzielt werden.
  • Der Dünnschichttransistor gemäß einer Ausführungsform der vorliegenden Offenbarung hat einen großen s-Faktor und gleichzeitig eine ausgezeichnete EIN-Stromcharakteristik. Daher kann bei Verwendung des Dünnschichttransistors eine Graustufendarstellungsfähigkeit der Displayvorrichtung verbessert werden, und die Stromeigenschaften der Displayvorrichtung können ebenfalls verbessert werden.
  • Weitere Beispiele sind in den nachstehenden nummerierten Sätzen aufgeführt:
    1. 1. Dünnschichttransistor, aufweisend: eine aktive Schicht; und eine Gate-Elektrode, die zumindest teilweise mit der aktiven Schicht überlappt, wobei die aktive Schicht aufweist: einen Kanalabschnitt; einen ersten Verbindungsabschnitt, der in Kontakt mit einer Seite des Kanalabschnitts ist; und einen zweiten Verbindungsabschnitt, der mit der anderen Seite des Kanalabschnitts in Kontakt ist,
      • wobei der Kanalabschnitt ein erstes Gebiet und ein zweites Gebiet aufweist, das parallel zu dem ersten Gebiet angeordnet ist, wobei sich sowohl das erste Gebiet als auch das zweite Gebiet von dem ersten Verbindungsabschnitt zu dem zweiten Verbindungsabschnitt erstreckt, und wobei eine an das erste Gebiet angelegte effektive Gatespannung kleiner ist als die an das zweite Gebiet angelegte.
    2. 2. Der Dünnschichttransistor gemäß Satz 1, wobei der Kanalabschnitt ein drittes Gebiet aufweist, das von dem ersten Gebiet beabstandet ist, wobei das zweite Gebiet dazwischen angeordnet ist, wobei sich das dritte Gebiet von mindestens dem ersten Verbindungsabschnitt zu dem zweiten Verbindungsabschnitt erstreckt, und eine an das dritte Gebiet angelegte effektive Gate-Spannung kleiner ist als die an das zweite Gebiet angelegte.
    3. 3. Der Dünnschichttransistor gemäß Satz 1 oder Satz 2, wobei der Kanalabschnitt ein viertes Gebiet aufweist, der von dem zweiten Gebiet beabstandet ist, wobei das erste Gebiet dazwischen angeordnet ist,
      • das vierte Gebiet sich von mindestens dem ersten Verbindungsabschnitt zu dem zweiten Verbindungsabschnitt erstreckt, und eine effektive Gatespannung, die an das vierte Gebiet angelegt wird, größer ist als die an das erste Gebiet angelegte.
    4. 4. Der Dünnschichttransistor gemäß einem der Sätze 1 bis 3, ferner aufweisend eine erste Schicht aus leitfähigem Material, die mit dem Kanalabschnitt überlappt, wobei der Kanalabschnitt zwischen der ersten Schicht aus leitfähigem Material und der Gate-Elektrode angeordnet ist und die erste Schicht aus leitfähigem Material mit dem ersten Verbindungsabschnitt verbunden ist.
    5. 5. Der Dünnschichttransistor gemäß Satz 4, wobei die erste leitfähige Materialschicht das erste Gebiet überlappt.
    6. 6. Der Dünnschichttransistor gemäß Satz 4 oder 5, ferner aufweisend einen ersten Abstandshalter, der mit dem Kanalabschnitt überlappt.
    7. 7. Der Dünnschichttransistor gemäß Satz 6, wobei der erste Abstandshalter das erste Gebiet nicht überlappt und das zweite Gebiet überlappt.
    8. 8. Der Dünnschichttransistor gemäß Satz 6 oder Satz 7, wobei der Kanalabschnitt ferner ein drittes Gebiet aufweist, das von dem ersten Gebiet beabstandet ist, so dass er den ersten Abstandshalter nicht überlappt.
    9. 9. Der Dünnschichttransistor gemäß einem der Sätze 6-8, wobei der erste Abstandshalter zwischen dem Kanalabschnitt und der ersten leitfähigen Materialschicht angeordnet ist.
    10. 10. Der Dünnschichttransistor gemäß einem der Sätze 6-9, wobei der erste Abstandshalter und die erste leitfähige Materialschicht auf derselben Schicht angeordnet sind.
    11. 11. Der Dünnschichttransistor gemäß einem der Sätze 6-10, ferner aufweisend einen zweiten Abstandshalter, der von dem ersten Abstandshalter beabstandet ist, um den Kanalabschnitt zu überlappen.
    12. 12. Der Dünnschichttransistor gemäß Satz 11, wobei der Kanalabschnitt ein viertes Gebiet aufweist, der von dem zweiten Abstandshalter überlappt ist.
    13. 13. Der Dünnschichttransistor gemäß Satz 11 oder 12, wobei das erste Gebiet einen Zwischenraum zwischen dem ersten Abstandshalter und dem zweiten Abstandshalter überlappt.
    14. 14. Der Dünnschichttransistor gemäß einem der Sätze 11-13, wobei der erste Abstandshalter und der zweite Abstandshalter zwischen dem Kanalabschnitt und der ersten leitfähigen Materialschicht angeordnet sind.
    15. 15. Der Dünnschichttransistor gemäß einem der Sätze 11-14, wobei die erste leitfähige Materialschicht, der erste Abstandshalter und der zweite Abstandshalter auf derselben Schicht angeordnet sind, und
      • die erste leitfähige Materialschicht zwischen dem ersten Abstandshalter und dem zweiten Abstandshalter angeordnet ist.
    16. 16. Der Dünnschichttransistor gemäß Satz 4, der ferner eine zweite Schicht aus leitfähigem Material aufweist, die von der ersten Schicht aus leitfähigem Material beabstandet ist, um den Kanalabschnitt zu überlappen, wobei der Kanalabschnitt zwischen der zweiten Schicht aus leitfähigem Material und der Gate-Elektrode angeordnet ist, und die zweite Schicht aus leitfähigem Material mit dem ersten Verbindungsabschnitt verbunden ist.
    17. 17. Der Dünnschichttransistor gemäß Satz 16, wobei der Kanalabschnitt ein drittes Gebiet aufweist, das von der zweiten leitfähigen Materialschicht überlappt ist.
    18. 18. Der Dünnschichttransistor gemäß Satz 16 oder 17, ferner aufweisend einen ersten Abstandshalter zwischen der ersten leitfähigen Materialschicht und der zweiten leitfähigen Materialschicht.
    19. 19. Der Dünnschichttransistor gemäß Satz 18, wobei die erste leitfähige Materialschicht, die zweite leitfähige Materialschicht und der erste Abstandshalter auf derselben Schicht angeordnet sind.
    20. 20. Der Dünnschichttransistor gemäß Satz 16, wobei das zweite Gebiet einen Zwischenraum zwischen der ersten leitfähigen Materialschicht und der zweiten leitfähigen Materialschicht überlappt.
    21. 21. Der Dünnschichttransistor gemäß Satz 4, ferner aufweisend ein leitfähiges Muster, das von der aktiven Schicht beabstandet ist, wobei die erste leitfähige Materialschicht dazwischen angeordnet ist.
    22. 22. Der Dünnschichttransistor gemäß Satz 16, ferner aufweisend ein leitfähiges Muster, das von der aktiven Schicht mit der ersten leitfähigen Materialschicht und der zweiten leitfähigen Materialschicht, die dazwischen angeordnet sind, beabstandet ist.
    23. 23. Der Dünnschichttransistor gemäß einem der Sätze 1-22, wobei die aktive Schicht ein Oxid-Halbleitermaterial aufweist.
    24. 24. Dünnschichttransistor gemäß Satz 23, wobei das Oxid-Halbleitermaterial mindestens eines der folgenden Materialien aufweist: IZO(InZnO)-basiert, IGO(InGaO)-basiert, ITO(InSnO)-basiert, IGZO(InGaZnO)-Basis, IGZTO(InGaZnSnO)-Basis, GZTO(GaZnSnO)-Basis, GZO(GaZnO)-Basis, ITZO(InSnZnO)-Basis oder FIZO(FeInZnO)-Basis Oxid-Halbleitermaterial.
    25. 25. Der Dünnschichttransistor gemäß einem der Sätze 1-24, wobei die aktive Schicht aufweist:
      • eine erste Oxidhalbleiterschicht; und eine zweite Oxidhalbleiterschicht auf der ersten Oxidhalbleiterschicht.
    26. 26. Der Dünnschichttransistor gemäß Satz 25, wobei die aktive Schicht ferner eine dritte Oxidhalbleiterschicht auf der zweiten Oxidhalbleiterschicht aufweist.
    27. 27. Displayvorrichtung, die den Dünnschichttransistor gemäß einem der Sätze 1 bis 26 aufweist.
    28. 28. Dünnschichttransistor aufweisend: eine aktive Schicht; und
      • eine Gate-Elektrode, die zumindest teilweise von einem Abschnitt der aktiven Schicht überlappt ist, wobei die aktive Schicht aufweist: einen Kanalabschnitt; einen ersten Verbindungsabschnitt, der mit einer Seite des Kanalabschnitts in Kontakt ist; und einen zweiten Verbindungsabschnitt, der mit der anderen Seite des Kanalabschnitts in Kontakt ist, wobei der Kanalabschnitt ein erstes Gebiet und ein zweites Gebiet aufweist, wobei sich sowohl das erste Gebiet als auch das zweite Gebiet von dem ersten Verbindungsabschnitt zu dem zweiten Verbindungsabschnitt erstreckt, und wobei
      • das erste Gebiet und das zweite Gebiet sich jeweils von dem ersten Verbindungsabschnitt zu dem zweiten Verbindungsabschnitt erstrecken, ferner aufweisend eine erste leitfähige Materialschicht, die von dem Kanalabschnitt überlappt ist, wobei der Kanalabschnitt zwischen der ersten leitfähigen Materialschicht und der Gate-Elektrode angeordnet ist und die erste leitfähige Materialschicht mit dem ersten Verbindungsabschnitt verbunden ist; ferner aufweisend einen ersten Abstandshalter, der von dem Kanalabschnitt überlappt ist.
    29. 29. Dünnschichttransistor, aufweisend:
      • eine aktive Schicht; und eine Gate-Elektrode, die zumindest teilweise von einem Teil der aktiven Schicht überlappt ist,
      • wobei die aktive Schicht aufweist: einen Kanalabschnitt;
      • einen ersten Verbindungsabschnitt, der mit einer Seite des Kanalabschnitts in Kontakt ist; und
      • einen zweiten Verbindungsabschnitt, der mit der anderen Seite des Kanalabschnitts in Kontakt ist,
      • wobei der Kanalabschnitt ein erstes Gebiet und ein zweites Gebiet aufweist, wobei sich das erste Gebiet und das zweite Gebiet jeweils von dem ersten Verbindungsabschnitt zu dem zweiten Verbindungsabschnitt erstrecken, und wobei sich das erste Gebiet und das zweite Gebiet jeweils von dem ersten Verbindungsabschnitt zu dem zweiten Verbindungsabschnitt erstrecken,
      • ferner eine erste leitfähige Materialschicht aufweisend, die von dem Kanalabschnitt überlappt ist,
      • wobei der Kanalabschnitt zwischen der ersten leitfähigen Materialschicht und der Gate-Elektrode angeordnet ist und die erste leitfähige Materialschicht mit dem ersten Verbindungsabschnitt verbunden ist, ferner eine zweite leitfähige Materialschicht aufweisend, die von der ersten leitfähigen Materialschicht beabstandet ist, um den Kanalabschnitt zu überlappen,
      • wobei der Kanalabschnitt zwischen der zweiten leitfähigen Materialschicht und der Gate-Elektrode angeordnet ist und die zweite leitfähige Materialschicht mit dem ersten Verbindungsabschnitt verbunden ist.
  • Der Fachperson wird klar sein, dass die oben beschriebene Offenbarung durch die oben beschriebenen Ausführungsformen und die beigefügten Zeichnungen nicht beschränkt ist und dass verschiedene Ersetzungen, Modifikationen und Variationen in der vorliegenden Offenbarung vorgenommen werden können, ohne vom Umfang der Offenbarung abzuweichen. Folglich wird der Umfang der vorliegenden Offenbarung durch die beigefügten Ansprüche definiert.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020210148501 [0001]

Claims (25)

  1. Dünnschichttransistor (100, 200, 300, 400), aufweisend: eine aktive Schicht (130); und eine Gate-Elektrode (150), die zumindest teilweise von einem Teil der aktiven Schicht (130) überlappt ist, wobei die aktive Schicht (130) aufweist: einen Kanalabschnitt (130n); einen ersten Verbindungsabschnitt (131), der mit einer Seite des Kanalabschnitts (130n) in Kontakt ist; und einen zweiten Verbindungsabschnitt (132), der mit der anderen Seite des Kanalabschnitts (130n) in Kontakt ist, wobei der Kanalabschnitt (130n) ein erstes Gebiet (Ar1) und ein zweites Gebiet (Ar2) aufweist, und wobei sich sowohl das erste Gebiet (Ar1) als auch das zweite Gebiet (Ar2) von dem ersten Verbindungsabschnitt (131) zu dem zweiten Verbindungsabschnitt (132) erstrecken; der Dünnschichttransistor (100, 200, 300, 400) ferner aufweisend: eine erste leitfähige Materialschicht (71, 81, 91), die von dem Kanalabschnitt (130n) überlappt ist, wobei der Kanalabschnitt (130n) zwischen der ersten leitfähigen Materialschicht (71, 81, 91) und der Gate-Elektrode (150) angeordnet ist, und wobei die erste leitfähige Materialschicht (71, 81, 91) mit dem ersten Verbindungsabschnitt (131) verbunden ist; und der Dünnschichttransistor (100, 200, 300, 400) ferner aufweist: einen ersten Abstandshalter (11, 21), der von dem Kanalabschnitt (130n) überlappt ist.
  2. Dünnschichttransistor (100, 200, 300, 400) gemäß Anspruch 1, wobei der erste Abstandshalter (11, 21) das erste Gebiet (Ar1) nicht überlappt und das zweite Gebiet (Ar2) überlappt.
  3. Dünnschichttransistor (100, 300) gemäß Anspruch 1 oder Anspruch 2, wobei der Kanalabschnitt (130n) ein drittes Gebiet (Ar3) aufweist, das von dem ersten Gebiet (Ar1) beabstandet ist, wobei das zweite Gebiet (Ar2) dazwischen angeordnet ist, wobei sich das dritte Gebiet (Ar3) von mindestens dem ersten Verbindungsabschnitt (131) zum zweiten Verbindungsabschnitt (132) erstreckt.
  4. Dünnschichttransistor (200, 400) gemäß einem der Ansprüche 1 bis 3, wobei der Kanalabschnitt (130n) ein viertes Gebiet (Ar4) aufweist, das von dem zweiten Gebiet (Ar2) beabstandet ist, wobei das erste Gebiet (Ar1) dazwischen angeordnet ist, wobei sich das vierte Gebiet (Ar4) von mindestens dem ersten Verbindungsabschnitt (131) zum zweiten Verbindungsabschnitt (132) erstreckt.
  5. Dünnschichttransistor (100, 200, 300, 400) gemäß einem der vorhergehenden Ansprüche, wobei die erste leitfähige Materialschicht (71, 81, 91) das erste Gebiet (Ar1) überlappt.
  6. Dünnschichttransistor (100, 300) gemäß einem der vorhergehenden Ansprüche, wobei der Kanalabschnitt (130n) ferner ein drittes Gebiet (Ar3) aufweist, der von dem ersten Gebiet (Ar1) beabstandet ist, so dass er den ersten Abstandshalter (11) nicht überlappt.
  7. Dünnschichttransistor (100, 200) gemäß einem der vorhergehenden Ansprüche, wobei der erste Abstandshalter (11) zwischen dem Kanalabschnitt (130n) und der ersten leitfähigen Materialschicht (71) angeordnet ist.
  8. Dünnschichttransistor (300, 400) gemäß einem der Ansprüche 1 bis 6, wobei der erste Abstandshalter (11, 21) und die erste leitfähige Materialschicht (81, 91) auf derselben Schicht angeordnet sind.
  9. Dünnschichttransistor (200, 400) gemäß einem der vorhergehenden Ansprüche, ferner einen zweiten Abstandshalter (22) aufweisend, der von dem ersten Abstandshalter (21) beabstandet ist, um den Kanalabschnitt (130n) zu überlappen.
  10. Dünnschichttransistor (200, 400) gemäß Anspruch 9, wobei der Kanalabschnitt (130n) ein viertes Gebiet (Ar4) aufweist, das von dem zweiten Abstandshalter (22) überlappt ist.
  11. Dünnschichttransistor (200, 400) gemäß Anspruch 9 oder Anspruch 10, wobei das erste Gebiet (Ar1) einen Zwischenraum zwischen dem ersten Abstandshalter (21) und dem zweiten Abstandshalter (22) überlappt.
  12. Dünnschichttransistor (200) gemäß einem der Ansprüche 9-11, wobei der erste Abstandshalter (21) und der zweite Abstandshalter (22) zwischen dem Kanalabschnitt (130n) und der ersten leitfähigen Materialschicht (71) angeordnet sind.
  13. Dünnschichttransistor (400) gemäß einem der Ansprüche 9-11, wobei die erste leitfähige Materialschicht (91), der erste Abstandshalter (21) und der zweite Abstandshalter (22) auf derselben Schicht angeordnet sind, und die erste leitfähige Materialschicht (91) zwischen dem ersten Abstandshalter (21) und dem zweiten Abstandshalter (22) angeordnet ist.
  14. Ein Dünnschichttransistor (300, 500, 600), der aufweist: eine aktive Schicht (130); und eine Gate-Elektrode (150), die zumindest teilweise von einem Teil der aktiven Schicht (130) überlappt ist, wobei die aktive Schicht (130) aufweist: einen Kanalabschnitt (130n); einen ersten Verbindungsabschnitt (131), der mit einer Seite des Kanalabschnitts (130n) in Kontakt ist; und einen zweiten Verbindungsabschnitt (132), der mit der anderen Seite des Kanalabschnitts (130n) in Kontakt ist, wobei der Kanalabschnitt (130n) ein erstes Gebiet (Ar1) und ein zweites Gebiet (Ar2) aufweist, und wobei sich sowohl das erste Gebiet (Ar1) als auch das zweite Gebiet (Ar2) von dem ersten Verbindungsabschnitt (131) zu dem zweiten Verbindungsabschnitt (132) erstrecken; der Dünnschichttransistor (300, 500, 600), ferner aufweisend eine erste leitfähige Materialschicht (81), die von dem Kanalabschnitt (130n) überlappt ist, wobei der Kanalabschnitt (130n) zwischen der ersten leitfähigen Materialschicht (81) und der Gate-Elektrode (150) angeordnet ist, und wobei die erste leitfähige Materialschicht (81) mit dem ersten Verbindungsabschnitt (131) verbunden ist; der Dünnschichttransistor (300, 500, 600), ferner aufweisend eine zweite leitfähige Materialschicht (82), die von der ersten leitfähigen Materialschicht (81) beabstandet ist, um den Kanalabschnitt (130n) zu überlappen, wobei der Kanalabschnitt (130n) zwischen der zweiten leitfähigen Materialschicht (82) und der Gate-Elektrode (150) angeordnet ist, und wobei die zweite leitfähige Materialschicht (82) mit dem ersten Verbindungsabschnitt (131) verbunden ist.
  15. Dünnschichttransistor (300, 500, 600) gemäß Anspruch 14, wobei der Kanalabschnitt (130n) ein drittes Gebiet (Ar3) aufweist, das von der zweiten leitfähigen Materialschicht (82) überlappt ist.
  16. Dünnschichttransistor (300) gemäß Anspruch 14 oder 15, ferner aufweisend einen ersten Abstandshalter (11) zwischen der ersten leitfähigen Materialschicht (81) und der zweiten leitfähigen Materialschicht (82).
  17. Dünnschichttransistor (300) gemäß Anspruch 16, wobei die erste leitfähige Materialschicht (81), die zweite leitfähige Materialschicht (82) und der erste Abstandshalter (11) auf derselben Schicht angeordnet sind.
  18. Dünnschichttransistor (300, 500, 600) gemäß einem der Ansprüche 14 bis 17, wobei das zweite Gebiet (Ar2) einen Zwischenraum zwischen der ersten leitfähigen Materialschicht (81) und der zweiten leitfähigen Materialschicht (82) überlappt.
  19. Dünnschichttransistor (600) gemäß einem der vorhergehenden Ansprüche, ferner aufweisend ein leitfähiges Muster (111), das von der aktiven Schicht (130) beabstandet ist, wobei die erste leitfähige Materialschicht (81) dazwischen angeordnet ist.
  20. Dünnschichttransistor (600) gemäß einem der Ansprüche 14 bis 18, ferner aufweisend ein leitfähiges Muster (111), das von der aktiven Schicht (130) durch die erste leitfähige Materialschicht (81) und die zweite leitfähige Materialschicht (82) beabstandet ist, die beide dazwischen angeordnet sind.
  21. Dünnschichttransistor (100, 200, 300, 400, 500, 600) gemäß einem der Ansprüche 1 bis 20, wobei die aktive Schicht (130) ein Oxid-Halbleitermaterial aufweist.
  22. Dünnschichttransistor (100, 200, 300, 400, 500, 600) gemäß Anspruch 21, wobei das Oxid-Halbleitermaterial mindestens eines der folgenden Materialien aufweist: IZO(InZnO)-basiertes, IGO(InGaO)-basiertes, ITO(InSnO)- basiertes, IGZO(InGaZnO)-basiertes, IGZTO(InGaZnSnO)- basiertes, GZTO(GaZnSnO)- basiertes, GZO(GaZnO)-basiertes, ITZO(InSnZnO)- basiertes oder FIZO(FeInZnO)- basiertes Oxid-Halbleitermaterial.
  23. Dünnschichttransistor (100, 200, 300, 400, 500, 600) gemäß einem der Ansprüche 1-22, wobei die aktive Schicht (130) aufweist: eine erste Oxidhalbleiterschicht (130a); und eine zweite Oxidhalbleiterschicht (130b) auf der ersten Oxidhalbleiterschicht (130a).
  24. Dünnschichttransistor (100, 200, 300, 400, 500, 600) gemäß Anspruch 23, wobei die aktive Schicht (130) ferner eine dritte Oxidhalbleiterschicht (130c) auf der zweiten Oxidhalbleiterschicht (130b) aufweist.
  25. Displayvorrichtung (900, 1000, 1100), die den Dünnschichttransistor (100, 200, 300, 400, 500, 600) gemäß einem der Ansprüche 1 bis 24 aufweist.
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